CN101803004A - 电容元件及半导体器件 - Google Patents

Abstract

一种电容元件及具有该电容元件的半导体器件，该电容元件具有：第一梳状布线(14a)，其形成在基板(10)上，并且具有第一梳齿；第二梳状布线(14b)，其形成在基板上，并且具有以与第一梳齿对置的方式配置的第二梳齿；第一电极(16a)及第二电极(16b)，它们相互对置，它们相对置的面的方向是与第一梳齿及第二梳齿的长边方向交叉的方向；第一电介质层，其形成在第一电极和第二电极之间；第一电极与第一梳齿连接，第二电极与第二梳齿连接。

Description

电容元件及半导体器件

技术领域

本发明涉及一种电容元件及具有该电容元件的半导体器件。

背景技术

在低通滤波器、RF(Radio-Frequency，高频)电路、AD转换器等电子设备中，电容元件是重要的构成要素。

近来，MIM(Metal-Insulator-Metal)电容元件作为电压特性和频率特性良好的电容元件引起了世人的关注。

另外，以下是本发明的背景技术。

专利文献1：JP特开2002-124575号公报

专利文献2：JP特表2003-529941号公报

专利文献3：JP特表2003-530699号公报

专利文献4：JP特表2003-536271号公报

专利文献5：JP特开2005-108874号公报

专利文献6：JP特开2006-128164号公报

非专利文献1：Jonghae Kim et al.，“3-Dimensional Vertical Parallel PlateCapacitors in an SOI CMOS Technology for Integrated RF Circuits”，2003Symposium on VLSI Circuits Digest of Technical Papers，pp.29-32，June2003。

发明内容

发明要解决的课题

然而，被提出的电容元件的每单位面积的静电电容并不一定足够大。特别在低通滤波器(low-pass filter)等中要求极大的静电电容。因此，提高每单位面积的静电电容的技术备受期待。

本发明的目的是提供能够提高每单位面积的静电电容的电容元件及具有该电容元件的半导体器件。

用于解决课题的手段

根据本发明的一个观点，提供一种电容元件，其具有：第一梳状布线，其形成在基板上，并且具有第一梳齿；第二梳状布线，其形成在上述基板上，并且具有以与上述第一梳齿对置的方式配置的第二梳齿；第一电极及第二电极，它们相互对置，它们相对置的面的方向是与上述第一梳齿及上述第二梳齿的长边方向交叉的方向；第一电介质层，其形成在上述第一电极和上述第二电极之间；上述第一电极与上述第一梳齿连接，上述第二电极与上述第二梳齿连接。

此外，根据本发明的另一观点，提供一种半导体器件，其具有在半导体基板上形成的电容元件，上述电容元件具有：第一梳状布线，其形成在基板上，并且具有第一梳齿；第二梳状布线，在形成在上述基板上，并且具有以与上述第一梳齿对置的方式配置的第二梳齿；第一电极及第二电极，它们相互对置，它们相对置的面的方向是与上述第一梳齿及上述第二梳齿的长边方向交叉的方向；第一电介质层，其形成在上述第一电极和上述第二电极之间；上述第一电极与上述第一梳齿连接，上述第二电极与上述第二梳齿连接。

发明效果

根据本发明，第一电极及第二电极分别与在同一层上形成的第一梳状布线及第二梳状布线连接。因此，构成第一电极的一部分的第n层导体插件与构成第二电极的一部分的第n层的导体插件相互对置。此外，构成第一电极的一部分的第m层的导电层与构成第二电极的一部分的第m层的导电层相互对置。因此，根据本发明，能够确保第一电极与第二电极之间的大的静电电容。因此，根据本发明，能够使每单位面积的静电电容变得足够大。

此外，根据本发明，第一电极和第二电极是交互地形成的，在从半导体基板的上方观察时，第一电极和第二电极整体排列成棋盘格状。因此，根据本发明，不仅能够确保第一电极与第二电极之间的平行平板电容，也能够确保第一电极与第二电极之间的大的边缘电容。因此，根据本发明，能够使每单位面积的静电电容变得足够大。

此外，根据本发明，以在相对半导体基板垂直的方向上突出的方式形成有第一电极和第二电极。因此，与在不同的层间绝缘膜上以相对层间绝缘膜的表面平行的方式形成有第一电极和第二电极的情况相比，能够使第一电极与第二电极之间的间隔变得足够窄。因此，根据本发明，能够提供每单位面积的静电电容大的电容元件。

附图说明

图1是示出了本发明的第一实施方式的半导体器件的立体图。

图2是示出了本发明的第一实施方式的半导体器件的剖视图。

图3是示出了本发明的第一实施方式的半导体器件的俯视图。

图4是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其一)。

图5是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其二)。

图6是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其三)。

图7是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其四)。

图8是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其五)。

图9是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其六)。

图10是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其七)。

图11是示出了本发明的第一实施方式的半导体器件的制造方法的工序图(其八)。

图12是示出了本发明的第一实施方式的半导体器件的制造方法的变形例的工序剖面图(其一)。

图13是示出了本发明的第一实施方式的半导体器件的制造方法的变形例的工序剖面图(其二)。

图14是示出了本发明的第一实施方式的半导体器件的制造方法的变形例的工序剖面图(其三)。

图15是示出了本发明的第一实施方式的半导体器件的制造方法的变形例的工序剖面图(其四)。

图16是示出了本发明的第一实施方式的变形例的半导体器件的剖视图。

图17是示出了本发明的第二实施方式的半导体器件的立体图。

图18是示出了本发明的第二实施方式的半导体器件的剖视图。

图19是示出了本发明的第二实施方式的半导体器件的俯视图。

图20是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其一)。

图21是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其二)。

图22是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其三)。

图23是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其四)。

图24是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其五)。

图25是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其六)。

图26是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其七)。

图27是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其八)。

图28是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其九)。

图29是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其十)。

图30是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其十一)。

图31是示出了本发明的第二实施方式的半导体器件的制造方法的工序图(其十二)。

图32是示出了本发明的第二实施方式的变形例的半导体器件的剖视图。

图33是示出了本发明的第三实施方式的半导体器件的立体图。

图34是示出了本发明的第三实施方式的半导体器件的剖视图。

图35是示出了本发明的第三实施方式的半导体器件的俯视图。

图36是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其一)。

图37是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其二)。

图38是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其三)。

图39是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其四)。

图40是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其五)。

图41是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其六)。

图42是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其七)。

图43是示出了本发明的第三实施方式的半导体器件的制造方法的工序图(其八)。

图44是示出了本发明的第三实施方式的变形例的半导体器件的剖视图。

附图标记说明

10；半导体基板

12：层间绝缘膜

14a：第一梳状布线

14b：第二梳状布线

15a、15b：梳齿

16a：第一电极

16b：第二电极

16c：第三电极

16d：第四电极

18：层间绝缘膜

20a、20b：接触孔

22a、22b：导体插件

24a、24b：线状导电层

26：层间绝缘膜

28a～28d：接触孔

30a～30d：导体插件

30e、30f：线状导电层

32a、32b：线状导电层

34：层间绝缘膜

36a～36d：接触孔

38a～38d：导体插件

38e、38f：线状导电层

40a、40b：线状导电层

42：层间绝缘膜

44a、44b：线状导电层

46：层间绝缘膜

48a、48b：接触孔

50a、50b：导体插件

52a、52b：线状导电层

54：层间绝缘膜

56a、56b：接触孔

58a、58b：导体插件

60a、60b：接触孔

62a、62b：导体插件

64a：第三梳状布线

64b：第四梳状布线

65a、65b：梳齿

66：槽

68：阻挡金属(barrier metal)

70：导电膜

72a、72b：槽

74：阻挡金属

76：导电膜

具体实施方式

第一实施方式

使用图1至图11来说明本发明的第一实施方式的电容元件及具有该电容元件的半导体器件以及它们的制造方法。

电容元件及半导体器件

首先，使用图1至图3来说明本实施方式的电容元件及具有该电容元件的半导体器件。图1是示出了本实施方式的半导体器件的立体图。另外，在图1中省略了以埋入第一电极16a及第二电极的方式形成的层间绝缘膜18、26、34、42。图2是示出了本实施方式的半导体器件的剖视图。图3是示出了本实施方式的半导体器件的俯视图。图2与图3的A-A′线剖面相对应。

如图1所示那样，在例如由硅基板构成的半导体基板10上形成例如由氧化硅膜构成的层间绝缘膜12。在半导体基板10上适当地形成有未图示的晶体管、导体插件及布线等。

在层间绝缘膜12上形成有梳状(梳齿状)的第一布线14a和梳状(梳齿状)的第二布线14b。第一梳状布线14a和第二梳状布线14b形成于相同的层。第一梳状布线14a具有多个梳齿15a。第一梳状布线14a的多个梳齿15a是以平行的方式形成的。第二梳状布线14b具有多个梳齿15b。第二梳状布线14b的多个梳齿15b是以平行的方式形成的。第一梳状布线14a的多个梳齿15a和第二梳状布线14b的多个梳齿15b是以相互被插入的方式形成的。换句话说，第一梳状布线14a的多个梳齿15a和第二梳状布线14b的多个梳齿15b是以相互组合的方式形成的。第一梳状布线14a的梳齿15a与第二梳状布线14b的梳齿15b被配置成相互对置。第二梳状布线14b的一个梳齿15b被配置在第一梳状布线14a的一个梳齿15a与第一梳状布线14b的另一梳齿15b之间。此外，第一梳状布线14a的其它梳齿15a被配置在第二梳状布线14b的一个梳齿15b与第二梳状布线14b的另一梳齿15b之间。第一梳状布线14a例如与第一电位连接。第二梳状布线14b例如与不同于第一电位的第二电位连接。第一电位例如为电源电位。第二电位例如为接地电位。通过使第一梳状布线14a的梳齿15a与第二梳状布线14b的梳齿15b之间的间隔变窄，能够使第一电极16a与第二电极16b之间的间隔也变窄，从而能够提高电容元件的每单位面积的静电电容。

在形成有第一梳状布线14a及第二梳状布线14b的半导体基板10上，以在相对于半导体基板10的表面垂直的方向上突出的方式形成有多个第一电极16a及多个第二电极16b。多个第一电极16a及多个第二电极16b是交互地形成的，在从半导体基板10的上方观察时，多个第一电极16a及多个第二电极16b整体排列成棋盘格状(checker board design)(参照图3)。

多个第一电极16a构成了电容元件(电容部)的一侧的电极，多个第二电极16b构成了与电容元件(电容部)的一侧的电极相对置的另一侧的电极。

如同下面详述的那样，第一电极16a是将导体插件22a、线状导电层24a、导体插件30a、30b、线状导电层32a、导体插件38a、38b及线状导电层40a依次层叠而构成的。第一电极16a与第一梳状布线14a连接。更具体地说，第一电极16a与第一梳状布线14a的梳齿15a连接。

此外，如同下面详述的那样，第二电极16b是将导体插件22b、线状导电层24b、导体插件30c、30d、线状导电层32b、导体插件38c、38d及线状导电层40b依次层叠而构成的。第二电极16b与第二梳状布线14b连接。更具体地说，第二电极16b与第二梳状布线14b的梳齿15b连接。

第一电极16a与第二电极16b的对置面在与第一梳状布线14a及第二梳状布线14b的梳齿的长边方向相交的方向上，更具体地说，第一电极16a与第二电极16b的对置面在与第一梳状布线14a及第二梳状布线14b的梳齿的长边方向垂直的方向上。

多个第一电极16a及多个第二电极16b埋入在层间绝缘膜18、26、34、42中。

在形成有第一梳状布线14a及第二梳状布线14b的层间绝缘膜12上形成有例如由氧化硅膜构成的层间绝缘膜18。

在层间绝缘膜18中形成有到达第一梳状布线14a的梳齿15a的接触孔20a和到达第二梳状布线14b的梳齿15b的接触孔20b。

在接触孔20a、20b的内部分别埋入有导体插件22a、22b。

在埋入有导体插件22a、22b的层间绝缘膜18上形成有线状导电层24a、24b。线状导电层24a与导体插件22a连接，线状导电层24b与导体插件22b连接。

在形成有线状导电层24a、24b的层间绝缘膜18上形成有例如由氧化硅膜构成的层间绝缘膜26。

在层间绝缘膜26中形成有分别到达线状导电层24a的接触孔28a、28b和分别到达线状导电层24b的接触孔28c、28d。

在接触孔28a、28b的内部分别埋入有导体插件30a、30b。导体插件30a与线状导电层24a的一侧的端部连接，导体插件30b与线状导电层24a的另一侧的端部连接。

此外，在接触孔28c、28d的内部分别埋入有导体插件30c、30d。导体插件30c与线状导电层24b的一侧的端部连接，导体插件30d与线状导电层24b的另一侧的端部连接。

在埋入有导体插件30a～30d的层间绝缘膜26上形成有线状导电层32a、32b。

线状导电层32a的一侧的端部经由导体插件30a与线状导电层24a的一侧的端部连接。此外，线状导电层32a的另一侧的端部经由导体插件30b与线状导电层24a的另一侧的端部连接。

线状导电层32b的一侧的端部经由导体插件30c与线状导电层24b的一侧的端部连接。此外，线状导电层32b的另一侧的端部经由导体插件30d与线状导电层24b的另一侧的端部连接。

在形成有线状导电体32a、32b的层间绝缘膜26上形成有例如由氧化硅膜构成的层间绝缘膜34。

在层间绝缘膜34中形成有分别到达线状导电层32a的接触孔36a、36b和分别到达线状导电层32b的接触孔36c、36d。

在接触孔36a、36b的内部分别埋入有导体插件38a、38b。导体插件38a与线状导电层32a的一侧的端部连接，导体插件38b与线状导电层32a的另一侧的端部连接。

此外，在接触孔36c、36d的内部分别埋入有导体插件38c、38d。导体插件38c与线状导电层32b的一侧的端部连接，导体插件38d与线状导电层32b的另一侧的端部连接。

在埋入有导体插件38a～38d的层间绝缘膜34上形成有线状导电层40a、40b。

线状导电层40a的一侧的端部经由导体插件38a与线状导电层32a的一侧的端部连接。此外，线状导电层40a的另一侧的端部经由导体插件38b与线状导电层32a的另一侧的端部连接。

线状导电层40b的一侧的端部经由导体插件38c与线状导电层32b的一侧的端部连接。此外，线状导电层340b的另一侧的端部经由导体插件38d与线状导电层32b的另一侧的端部连接。

在形成有线状导电层40a、40b的层间绝缘膜34上形成有例如由氧化硅膜构成的层间绝缘膜42。

这样，构成由导体插件22a、导电层24a、导体插件30a、30b、导电层32a、导体插件38a、38b及导电层40a形成的第一电极16a。

此外，构成由导体插件22b、导电层24b、导体插件30c、30d、导电层32b、导体插件38c、38d及导电层40b形成的第二电极16b。

如上所述那样，第一电极16a与第二电极16b交互地排列，在从半导体基板10的上方观察时，第一电极16a与第二电极16b整体排列成棋盘格状。

位于第一电极16a与第二电极16b之间的层间绝缘膜18、26、34、42具有电容元件的电介质层的功能。

第一电极16a、电介质层18、26、34、42以及第二电极构成了电容元件。

以这样的方式来构成本实施方式的半导体器件。

根据本实施方式，第一电极16a及第二电极16b分别与在同一层上形成的第一梳状布线14a及第二梳状布线14b连接。因此，构成第一电极16a的一部分的第n层的导体插件与构成第二电极16b的一部分的第n层的导体插件相互对置。此外，构成第一电极16a的一部分的第m层的导电层与构成第二电极16b的一部分的第m层的导电层40b相互对置。因此，根据本实施方式，能够确保第一电极16a与第二电极16b之间的大的静电电容。因此，根据本实施方式，能够使每单位面积的静电电容变得足够大。

此外，根据本实施方式，交互形成有第一电极16a与第二电极16b，在从半导体基板10的上方观察时，第一电极16a与第二电极16b整体排列成棋盘格状。因此，根据本实施方式，不仅能够确保第一电极16a与第二电极16b之间的大的平行平板电容，还能够确保第一电极16a与第二电极16b之间的大的边缘电容。因此，根据本实施方式，能够使每单位面积的静电电容变得足够大。

此外，根据本实施方式，以在相对半导体基板10垂直的方向上突出的方式形成有第一电极16a与第二电极16b。因此，与在不同的层间绝缘膜上以相对层间绝缘膜的表面平行的方式形成有第一电极16a与第二电极16b的情况相比，能够使第一电极16a与第二电极16b之间的间隔变得足够窄。因此，根据本实施方式，能够提供每单位面积的静电电容大的电容元件。

电容元件及半导体器件的制造方法

接下来，使用图4至图11来说明本实施方式的电容元件及具有该电容元件的半导体器件的制造方法。图4至图11是示出了本实施方式的半导体器件的制造方法的工序图。图4(a)至图9(a)是剖视图，分别与图4(b)至图9(b)的A-A′线剖面相对应。图10是剖视图，图11是俯视图。图10与图11的A-A′线剖面相对应。

首先，如图4所示，在例如由硅基板构成的半导体基板10上形成例如由氧化硅膜构成的层间绝缘膜12。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，如图4(b)所示那样，在层间绝缘膜12上形成具有多个梳齿15a的第一梳状布线14a和具有多个梳齿15b的第二梳状布线14b。

另外，在此以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并且通过对该导电膜进行蚀刻来形成第一梳状布线14a及第二梳状布线14b，但第一梳状布线14a及第二梳状布线14b的形成方法并不局限于此。也可以如下所述地利用金属镶嵌(damascene)法来形成第一梳状布线14a及第二梳状布线14b。

图12至图15是示出了本实施方式的半导体器件的制造方法的变形例的工序剖视图。

首先，如图12(a)所示那样，在形成于层间绝缘膜12上的层间绝缘膜13上形成槽66。

接下来，例如利用溅射法在整个表面上形成由氮化钛(TiN)等构成的阻挡金属68。

接下来，例如利用溅射法在整个表面上形成由铜(Cu)构成的种子层(未图示)。

接下来，利用电镀法在整个表面上形成由铜(Cu)构成的导电膜70(参照图12(b))。

接下来，利用CMP(Chemical Mechanical Polishing，化学机械研磨)法对导电膜70、种子层及阻挡金属68进行研磨，直至露出层间绝缘膜13的表面。这样，使由铜(Cu)构成的第一梳状布线14a及由铜(Cu)构成的第二梳状布线14b埋入层间绝缘膜13中(参照图13(a))。

这样，也可以利用金属镶嵌法来形成第一梳状布线15a及第二梳状布线15b。

接下来，如图5所示那样，在形成有第一梳状布线14a及第二梳状布线14b的层间绝缘膜12上形成例如由氧化硅膜构成的层间绝缘膜18。

接下来，例如利用光刻(photolithography)技术，在层间绝缘膜18中形成到达第一梳状布线14a的梳齿15a的接触孔20a和到达第二梳状布线14b的梳齿15b的接触孔20b。

接下来，例如利用CVD法在整个表面上形成阻挡膜(barrier film)及钨膜。作为该阻挡膜的材料，能够使用钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等。

接下来，例如利用CMP法对钨膜及阻挡膜进行研磨，直至露出层间绝缘膜18的表面。由此，在接触孔20a、20b的内部分别埋入例如由钨构成的导体插件22a、22b。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜18上形成线状导电层24a与线状导电层24b。这些导电层24a、24b是交互地形成的，在从半导体基板10的上方观察时，导电层24a、24b整体排列成棋盘格状。线状导电层24a的一侧的端部与导体插件22a连接。导电层24a经由导体插件22a与梳状布线14a电连接。此外，线状导电层24b的一侧的端部与导体插件22b连接。导电层24b经由导体插件22b与梳状布线14b电连接(参照图6)。

另外，在此，以如下情况为例进行了说明，即，形成由铝等来构成的导电膜，并且对该导电膜进行蚀刻，由此形成导电层24a及导电层24b，但导电层24a及导电层24b的形成方法并不局限于此。也可以如下所述地利用双金属镶嵌(dual damascene)法来形成导电层24a及导电层24b。

首先，如图13(b)所示那样，在层间绝缘膜18形成到达第一梳状布线15a的接触孔20a和到达第二梳状布线15b的接触孔20b。

接下来，如图14(a)所示那样，在层间绝缘膜18形成用于埋入导电层24a、24b的槽72a、72b。

接下来，例如利用溅射法在整个表面上形成由氮化钛(TiN)等构成的阻挡金属74。

接下来，例如利用溅射法在整个表面上形成由铜(Cu)构成的种子层(未图示)。

接下来，利用电镀法在整个表面上形成由铜(Cu)构成的导电膜76(参照图14(b))。

接下来，利用CMP法对导电膜76、种子层及阻挡金属74进行研磨，直至露出层间绝缘膜18的表面。这样，由铜(Cu)构成的导体插件22a和由铜(Cu)构成的导电层24a成为一体，并且由铜(Cu)构成的导体插件22b和由铜(Cu)构成的导电层24b成为一体(参照图15)。

也可以像这样利用双金属镶嵌法来形成导体插件22a、22b及导电层24a、24b。

接下来，如图7所示那样，例如利用CVD法在形成有导电层24a、24b的层间绝缘膜18的整个表面上形成例如由氧化硅膜构成的层间绝缘膜26。

接下来，使用光刻技术在层间绝缘膜26中形成到达导电层24a的一侧的端部的接触孔28a、到达导电层24a的另一侧的端部的接触孔28b、到达导电层24b的一侧的端部的接触孔28c以及到达导电层24b的另一侧的端部的接触孔28d。

接下来，例如利用CVD法在整个表面上形成阻挡膜及钨膜。

接下来，例如利用CMP法对钨膜及阻挡膜进行研磨，直至露出层间绝缘膜26的表面。由此，在接触孔28a～28d的内部分别埋入例如由钨构成的导体插件30a～30d。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜26上形成线状导电层32a和线状导电层32b。这些导电层32a、32b是交互地形成的，在从半导体基板10的上方观察时，导电层32a、32b整体排列成棋盘格状(参照图8)。线状导电层32a的一侧的端部与导体插件30a连接，线状导电层32a的另一侧的端部与导体插件30b连接。导电层32a经由导体插件30a、30b与导电层24a、24b电连接。在本实施方式中，因为导电层32a经由两个导体插件30a、30b与导电层24a电连接，所以能够充分确保导电层32a与导电层24a之间的连接的可靠性。导电层32b经由导体插件30c、30d与导电层24b电连接。在本实施方式中，因为导电层32b经由两个导体插件30c、30d与导电层24a电连接，所以能够充分确保导电层32b与导电层24b之间的连接的可靠性。此外，在本实施方式中，与仅通过一个导体插件30a来连接导电层32a与导电层24a并且仅通过一个导体插件30c来连接导电层32b与导电层24b的情况相比，能够使导体插件30a、30b与导体插件30c、30d的对置的面积增大。因此，根据本实施方式，能够有助于提高每单位面积的静电电容。

另外，在此，以如下情况为例进行了说明，即，形成由铝等来构成的导电膜，并且对该导电膜进行蚀刻，由此形成导电层32a及导电层32b，但导电层32a及导电层32b的形成方法并不局限于此。例如，也可以在层间绝缘膜形成用于埋入导体插件30a～30d的接触孔以及用于埋入导电层32a、32b的槽，在该接触孔内、槽内及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导体插件30a～30d和由铜(Cu)构成的导电层32a、32b埋入层间绝缘膜中(未图示)。即，也可以利用双金属镶嵌法来形成导体插件30a～30d及导电层32a、32b。此时，由铜(Cu)构成的导体插件30a、30b和由铜(Cu)构成的导电层32a成为一体，并且由铜(Cu)构成的导体插件30c、30d和由铜(Cu)构成的导电层32b成为一体。

接下来，例如利用CVD法在形成有导电层32a、32b的层间绝缘膜26的整个表面上形成例如由氧化硅膜构成的层间绝缘膜34。

接下来，使用光刻技术在层间绝缘膜34中形成到达导电层32a的一侧的端部的接触孔38a、到达导电层32a的另一侧的端部的接触孔38b、到达导电层32b的一侧的端部的接触孔38c以及到达导电层23b的另一侧的端部的接触孔38d。

接下来，例如利用CVD法在整个表面上形成阻挡膜及钨膜。

接下来，例如利用CMP法对钨膜及阻挡膜进行研磨，直至露出层间绝缘膜34的表面。由此，在接触孔36a～36d的内部分别埋入例如由钨构成的导体插件38a～38d(参照图9)。

接下来，例如利用溅射法在整个表面上形成膜厚为200nm～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜34上形成由导电膜构成的线状导电层40a和由导电膜构成的线状导电层40b。这些导电层40a、40b是交互地形成的，在从半导体基板10的上方观察时，导电层40a、40b整体排列成棋盘格状。线状导电层40a的一侧的端部与导体插件38a连接，线状导电层40a的另一侧的端部与导体插件38b连接。此外，线状导电层40b的一侧的端部与导体插件38c连接，线状导电层40b的另一侧的端部与导体插件38d连接。

另外，在此，以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并且对该导电膜进行蚀刻，由此形成导电层40a及导电层40b，但导电层40a及导电层40b的形成方法并不局限于此。例如，也可以在层间绝缘膜形成用于埋入导体插件38a～38d的接触孔以及用于埋入导电层40a、40b的槽，在该接触孔内、槽内及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导体插件38a～38d以及由铜(Cu)构成的导电层40a、40b埋入层间绝缘膜中(未图示)。即，也可以利用双金属镶嵌法来形成导体插件38a～38d及导电层32a、32b。此时，由铜(Cu)构成的导体插件38a、38b和由铜(Cu)构成的导电层40a成为一体，并且由铜(Cu)构成的导体插件38c、38d和由铜(Cu)构成的导电层40b成为一体。

接下来，例如利用CVD法在整个表面上形成例如由氧化硅膜构成的层间绝缘膜42。

以这样的方式来制造本实施方式的半导体器件(参照图10及图11)。

根据本实施方式，通过适宜地层叠导体插件22a、导电层24a、导体插件30a、30b、导电层32a、导体插件38a、38b及导电层40a来形成第一电极16a，并且通过适宜地层叠导体插件22b、导电层24b、导体插件30c、30d、导电层32b、导体插件38c、38d及导电层40b来形成第二电极16b。因此，根据本实施方式，不需要使用特殊的制造工序、特殊的布线规则等。这样，根据本实施方式，能够使用通常的制造工序来制造电容元件及具有该电容元件的半导体器件。

变形例

接下来，使用图16来说明本实施方式的电容元件及具有该电容元件的半导体器件的变形例。图16是示出了本变形例的半导体器件的剖视图。

本变形例的电容元件及使用该电容元件的半导体器件的主要特征是：线状导电层24a、24b通过埋入在层间绝缘膜26中的线状导电层30e、30f分别与线状导电层32a、32b连接，线状导电层32a、32b通过埋入在层间绝缘膜34中的线状导电层38e、38f与线状导电层40a、40b连接。

这样，无需通过导体插件30a～30d来分别连接线状导电层24a、24b与线状导电层32a、32b之间，可以通过线状导电层30e、30f来分别连接线状导电层24a、24b与线状导电层32a、32b之间。此外，无需通过导体插件38a～38d来分别连接线状导电层32a、32b与线状导电层40a、40b之间，可以通过线状导电层38e、38f来分别连接线状导电层32a、32b与线状导电层40a、40b之间。

第二实施方式

使用图17至图31来说明本发明的第二实施方式的电容元件及具有该电容元件的半导体器件以及它们的制造方法。对与图1至图16所示出的第一实施方式的电容元件及半导体器件等相同的构成要素标注相同的附图标记，并省略或简述其说明。

电容元件及半导体器件

首先，使用图17至图19来说明本实施方式的电容元件及具有该电容元件的半导体器件。图17是示出了本实施方式的半导体器件的立体图。另外，在图17中省略了以埋入第一电极16a及第二电极的方式形成的层间绝缘膜18、26、34以及以埋入第二电极16c及第三电极16d的方式形成的层间绝缘膜46、54。图18是示出了本实施方式的半导体器件的剖视图。图19是示出了本实施方式的半导体器件的俯视图。图18与图19的A-A′线剖面相对应。

本实施方式的半导体器件的主要特征是：在形成有第一梳状布线14a及第二梳状布线14b的层的下方，形成有与第一梳状布线14a电连接的第三电极16c和与第二梳状布线14b电连接的第四电极16d。

如图18所示那样，在例如由硅基板构成的半导体基板10上形成有例如由氧化硅膜构成的层间绝缘膜12。

在形成有层间绝缘膜12的半导体基板10上，以在相对于半导体基板10的表面垂直的方向上突出的方式形成有多个第三电极16c及多个第四电极16d。

多个第三电极16c及多个第四电极16d是交互地形成的，在从半导体基板10的上方观察时，多个第三电极16c及多个第四电极16d整体排列成棋盘格状。多个第三电极16c及多个第四电极16d被埋入在层间绝缘膜46、54中。

位于第三电极16a与第四电极16b之间的层间绝缘膜46、54具有电容元件的电介质层的功能。

如同下面详述的那样，第三电极16a是将线状导电层44a、导体插件50a、50b、线状导电层52a及导体插件58a依次层叠而构成的。

此外，如同下面详述的那样，第四电极16b是将线状导电层44b、导体插件50c、50d、线状导电层52b及导体插件58b依次层叠而构成的。

在层间绝缘膜12上形成有线状导电层44a、44b。导电层44a、44b是交互地形成的，在从半导体基板10的上方观察时，导电层44a、44b整体排列成棋盘格状。

在形成有线状导电层44a、44b的层间绝缘膜12上，形成有例如由氧化硅膜构成的层间绝缘膜46。

在层间绝缘膜46中形成有分别到达线状导电层44a的接触孔48a、48b和分别到达线状导电层44b的接触孔48c、48d。

在接触孔48a、48b的内部分别埋入有导体插件50a、50b。导体插件50a与线状导电层44a的一侧的端部连接，导体插件50b与线状导电层44a的另一侧的端部连接。

此外，在接触孔48c、48d的内部分别埋入有导体插件50c、50d。导体插件50c与线状导电层44b的一侧的端部连接，导体插件50d与线状导电层44b的另一侧的端部连接。

在埋入有导体插件50a～50d的层间绝缘膜46上形成有线状导电层52a、52b。

在形成有线状导电层52a、52b的层间绝缘膜46上形成有例如由氧化硅膜构成的层间绝缘膜54。

在层间绝缘膜54中形成有到达线状导电层52a的一侧的端部的接触孔56a和到达线状导电层52b的一侧的端部的接触孔56b。

在接触孔56a、56b的内部分别埋入有导体插件58a、58b。导体插件58a与线状导电层52a的一侧的端部连接，导体插件58b与线状导电层52b的一侧的端部连接。

在埋入有导体插件58a、58b的层间绝缘膜54上形成有第一梳状布线14a和第二梳状布线14b(参照图19)。第一梳状布线14a与第二梳状布线14b形成于相同的层。第一梳状布线14a的多个梳齿15a与第二梳状布线14b的多个梳齿15b是以相互被插入的方式形成的。第三电极16c的上部与第一梳状布线14a连接。更具体地说，第三电极16c的上部与第一梳状布线14a的梳齿15a连接。第四电极16d的上部与第二梳状布线14b连接。更具体地说，第四电极16d的上部与第二梳状布线14b的梳齿15b连接。第一梳状布线14a例如与第一电位连接。第二梳状布线14b例如与不同于第一电位的第二电位连接。第一电位例如为电源电位。第二电位例如为接地电位。

在形成有第一梳状布线14a及第二梳状布线14b的层间绝缘膜54上，以在相对于半导体基板10的表面垂直的方向上突出的方式形成有多个第一电极16a及多个第二电极16b。多个第一电极16a及多个第二电极16b是交互地形成的，在从半导体基板10的上方观察时，多个第一电极16a及多个第二电极16b整体排列成棋盘格状

如同下面详述的那样，第一电极16a是将导体插件22a、线状导电层24a、导体插件30a、30b及线状导电层32a依次层叠而构成的。

此外，如同下面详述的那样，第二电极16b是将导体插件22b、线状导电层24b、导体插件30c、30d及线状导电层32b依次层叠而构成的。

在形成有第一梳状布线14a及第二梳状布线14b的层间绝缘膜54上形成有例如由氧化硅膜构成的层间绝缘膜18。

在层间绝缘膜18中形成有到达第一梳状布线14a的梳齿15a的接触孔20a和到达第二梳状布线14b的梳齿15b的接触孔20b。

在接触孔20a、20b的内部分别埋入有导体插件22a、22b。

在埋入有导体插件22a、22b的层间绝缘膜18上形成有线状导电层24a、24b。线状导电层24a与导体插件22a连接，线状导电层24b与导体插件22b连接。

在形成有线状导电层24a、24b的层间绝缘膜18上形成有例如由氧化硅膜构成的层间绝缘膜26。

在层间绝缘膜26中形成有分别到达线状导电层24a的接触孔28a、28b以及分别到达线状导电层24b的接触孔28c、28d。

在接触孔28a、28b的内部分别埋入有导体插件30a、30b。导体插件30a与线状导电层24a的一侧的端部连接，导体插件30b与线状导电层24a的另一侧的端部连接。

此外，在接触孔28c、28d的内部分别埋入有导体插件30c、30d。导体插件30c与线状导电层24b的一侧的端部连接，导体插件30d与线状导电层24b的另一侧的端部连接。

在埋入有导体插件30a～30d的层间绝缘膜26上形成有线状导电层32a、32b。

线状导电层32a的一侧的端部经由导体插件30a与线状导电层24a的一侧的端部连接。此外，线状导电层32a的另一侧的端部经由导体插件30b与线状导电层24a的另一侧的端部连接。

线状导电层32b的一侧的端部经由导体插件30c与线状导电层24b的一侧的端部连接。此外，线状导电层32b的另一侧的端部经由导体插件30d与线状导电层24b的另一侧的端部连接。

在形成有线状导电体32a、32b的层间绝缘膜26上形成有例如由氧化硅膜构成的层间绝缘膜34。

以这样的方式来构成本实施方式的电容元件及具有该电容元件的半导体器件。

根据本实施方式，在第一梳状布线14a的上方和下方分别形成有与第一电位连接的第一电极16a和第三电极16c，在第二梳状布线14b的上方和下方分别形成有与第二电位连接的第二电极16b和第四电极16d。因此，根据本实施方式，能够分别降低从第一电极16a至第一电极16a的末端的电阻、从第一电极16a至第三电极16c的末端的电阻、从第二电极16b至第二电极16b的末端的电阻及从第二电极16b至第四电极16d的末端的电阻，进而能够提供频率特性良好的电容元件。

电容元件及半导体器件的制造方法

接下来，使用图20至图31来说明本实施方式的电容元件及具有该电容元件的半导体器件的制造方法。图20至图31是示出了本实施方式的半导体器件的制造方法的工序图。图20(a)至图25(a)是剖视图，它们分别与图20(b)至图25(b)的A-A′线剖面相对应。图26是剖视图，图27是俯视图。图26与图27的A-A′线剖面相对应。图28是剖视图，图29是俯视图。图28与图29的A-A′线剖面相对应。图30是剖视图，图31是俯视图。图30与图31的A-A′线剖面相对应。

首先，在例如由硅基板构成的半导体基板10上形成例如由氧化硅膜构成的层间绝缘膜12。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜12上形成线状导电层44a、44b。导电层44a、44b是交互地形成的，在从半导体基板10的上方观察时，导电层44a、44b整体排列成棋盘格状(参照图20)。

另外，在此以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并对该导电膜进行蚀刻，由此形成导电层44a、44b，但导电层44a、44b的形成方法并不局限于此。也可以在层间绝缘膜上形成槽，在该槽的内部及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导电层44a及由铜(Cu)构成的导电层44b埋入层间绝缘膜中(未图示)。即，也可以利用单金属镶嵌(single damascene)法来将导电层44a及导电层44b埋入层间绝缘膜中。

接下来，例如利用CVD法在整个表面上形成例如由氧化硅膜构成的层间绝缘膜46。

接下来，使用光刻技术在层间绝缘膜46中形成到达导电层44a的一侧的端部的接触孔48a、到达导电层44a的另一侧的端部的接触孔48b、到达导电层44b的一侧的端部的接触孔48c及到达导电层44b的另一侧的端部的接触孔48d(参照图21)。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜46上形成线状导电层52a和线状导电层52b。这些导电层52a、52b是交互地形成的，在从半导体基板10的上方观察时，导电层52a、52b整体排列成棋盘格状(参照图22)。线状导电层52a的一侧的端部与导体插件50a连接，线状导电层52a的另一侧的端部与导体插件50b连接。导电层52a经由导体插件50a、50b与导电层44a、44b电连接。导电层52b经由导体插件50c、50d与导电层44b电连接。

另外，在此，以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并对该导电膜进行蚀刻，由此形成导电层52a及导电层52b，但导电层52a及导电层52b的形成方法并不局限于此。例如，也可以在层间绝缘膜中形成用于埋入导体插件50a～50d的接触孔以及用于埋入导电层52a、52b的槽，在该接触孔内、槽内及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导体插件50a～50d和由铜(Cu)构成的导电层52a、52b埋入层间绝缘膜中(未图示)。即，也可以利用双金属镶嵌法来形成导体插件50a～50d及导电层52a、52b。此时，由铜(Cu)构成的导体插件50a、50b和由铜(Cu)构成的导电层52a成为一体，并且由铜(Cu)构成的导体插件50c、50d与由铜(Cu)构成的导电层52b成为一体。

接下来，例如利用CVD法在形成有导电层52a、52b的层间绝缘膜46的整个表面上形成例如由氧化硅膜构成的层间绝缘膜54。

接下来，使用光刻技术在层间绝缘膜54中形成到达导电层52a的一侧的端部的接触孔56a和到达导电层52b的一侧的端部的接触孔56b。

接下来，例如利用CVD法在整个表面上形成阻挡膜及钨膜。

接下来，例如利用CMP法对钨膜及阻挡膜进行研磨，直至露出层间绝缘膜54的表面。由此，在接触孔56a、56b的内部分别埋入例如由钨构成的导体插件58a、58b(参照图23)。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜54上形成具有多个梳齿15a的第一梳状布线14a和具有多个梳齿15b的第二梳状布线14b(参照图24)。

另外，在此，以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并对该导电膜进行蚀刻，由此形成第一梳状布线14a及第二梳状布线14b，但第一梳状布线14a及第二梳状布线14b的形成方法并不局限于此。例如，也可以在层间绝缘膜中形成用于埋入导体插件58a、58b的接触孔以及用于埋入梳状布线14a、14b的槽，在该接触孔内、槽内及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导体插件58a、58b和由铜(Cu)构成的梳状布线14a、14b埋入层间绝缘膜中(未图示)。即，也可以利用双金属镶嵌法来形成导体插件58a、58b及梳状布线14a、14b。此时，由铜(Cu)构成的导体插件58a与由铜(Cu)构成的第一梳状布线14a成为一体，并且由铜(Cu)构成的导体插件58b与由铜(Cu)构成的第二梳状布线14b成为一体。

接下来，例如利用CVD法在形成有第一梳状布线14a及第二梳状布线14b的层间绝缘膜54的整个表面上形成例如由氧化硅膜构成的层间绝缘膜18。

接下来，例如使用光刻技术在层间绝缘膜18中形成到达第一梳状布线14a的接触孔20a和到达第二梳状布线14b的接触孔20b。

接下来，例如利用CVD法在整个表面上形成阻挡膜及钨膜。

接下来，例如利用CMP法对钨膜及阻挡膜进行研磨，直至露出层间绝缘膜18的表面。由此，在接触孔20a、20b的内部分别埋入例如由钨构成的导体插件22a、22b(参照图25)。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜18上形成线状导电层24a和线状导电层24b。这些导电层24a、24b是交互地形成的，在从半导体基板10的上方观察时，导电层24a、24b整体排列成棋盘格状。线状导电层24a的一侧的端部与导体插件22a连接。导电层24a经由导体插件22a与梳状布线14a电连接。此外，线状导电层24b的一侧的端部与导体插件22b连接。导电层24b经由导体插件22b与梳状布线14b电连接(参照图26及图27)。

另外，在此，以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并对该导电膜进行蚀刻，由此形成导电层24a及导电层24b，但导电层24a及导电层24b的形成方法并不局限于此。例如，也可以在层间绝缘膜中形成用于埋入导体插件22a、22b的接触孔以及用于埋入导电层24a、24b的槽，在该接触孔内、槽内及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导体插件22a、22b以及由铜(Cu)构成的导电层24a、24b埋入层间绝缘膜中(未图示)。即，也可以利用双金属镶嵌法来形成导体插件22a、22b及导电层24a、24b。此时，由铜(Cu)构成的导体插件22a和由铜(Cu)构成的导电层24a成为一体，并且由铜(Cu)构成的导体插件22b和由铜(Cu)构成的导电层24b成为一体。

接下来，例如利用CVD法在形成有导电层24a、24b的层间绝缘膜18的整个表面上形成例如由氧化硅膜构成的层间绝缘膜26。

接下来，使用光刻技术在层间绝缘膜26中形成到达导电层24a的一侧的端部的接触孔28a、到达导电层24a的另一侧的端部的接触孔28b、到达导电层24b的一侧的端部的接触孔28c以及到达导电层24b的另一侧的端部的接触孔28d。

接下来，例如利用CVD法在整个表面上形成阻挡膜及钨膜。

接下来，例如利用CMP法对钨膜及阻挡膜进行研磨，直至露出层间绝缘膜26的表面。由此，在接触孔28a～28d的内部分别埋入例如由钨构成的导体插件30a～30d(参照图28及图29)。

接下来，例如利用溅射法在整个表面上形成膜厚200nm～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜26上形成线状导电层32a及线状导电层32b。这些导电层32a、32b是交互地形成的，在从半导体基板10的上方观察时，导电层32a、32b整体排列成棋盘格状。线状导电层32a的一侧的端部与导体插件30a连接，线状导电层32a的另一侧的端部与导体插件30b连接。导电层32a经由导体插件30a、30b与导电层24a、24b电连接。导电层32b经由导体插件30c、30d与导电层24b电连接。

另外，在此，以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并对该导电膜进行蚀刻，由此形成导电层32a及导电层32b，但导电层32a及导电层32b的形成方法并不局限于此。例如，也可以在层间绝缘膜中形成用于埋入导体插件30a～30d的接触孔以及用于埋入导电层32a、32b的槽，在该接触孔内、槽内及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导体插件30a～30d以及由铜(Cu)构成的导电层32a、32b埋入层间绝缘膜中(未图示)。即，也可以利用双金属镶嵌法来形成导体插件30a～30d及导电层32a、32b。此时，由铜(Cu)构成的导体插件30a、30b和由铜(Cu)构成的导电层32a成为一体，并且由铜(Cu)构成的导体插件30c、30d和由铜(Cu)构成的导电层32b成为一体。

接下来，例如利用CVD法在整个表面上形成例如由氧化硅膜构成的层间绝缘膜34(参照图30及图31)。

以这样的方式来制造本实施方式的半导体器件。

变形例

接下来，使用图32来说明本实施方式的电容元件及具有该电容元件的半导体器件的变形例。图32是示出了本变形例的半导体器件的剖视图。

本变形例的电容元件及使用该电容元件的半导体器件的主要特征是：线状导电层44a、44b经由埋入在层间绝缘膜46中的线状导电层48e、48f分别与线状导电层52a、52b连接，线状导电层24a、24b经由埋入在层间绝缘膜26中的线状导电层30e、30f与线状导电层32a、32b连接。

这样，无需通过导体插件50a～50d来分别连接线状导电层44a、44b与线状导电层52a、52b，可以通过线状导电层48e、48f来分别连接线状导电层44a、44b与线状导电层52a、52b。此外，无需通过导体插件30a～30d来分别连接线状导电层24a、24b与线状导电层32a、32b，可以通过线状导电层30e、30f来分别连接线状导电层24a、24b与线状导电层32a、32b。

第三实施方式

使用图33至图43来说明本发明的第三实施方式的电容元件及具有该电容元件的半导体器件以及它们的制造方法。对与图1至图28所示出的第一或者第二实施方式的电容元件及半导体器件等相同的构成要素标注相同的附图标记，并省略或简述其说明。

电容元件及半导体器件

首先，使用图33至图35来说明本实施方式的电容元件及具有该电容元件的半导体器件。图33是示出了本实施方式的半导体器件的立体图。另外，在图33中省略了以埋入第一电极16a及第二电极16b的方式形成的层间绝缘膜18、26、34、42。图34是示出了本实施方式的半导体器件的剖视图。图35是示出了本实施方式的半导体器件的俯视图。图34与图35的A-A′线剖面相对应。

本实施方式的半导体器件的主要特征是：不仅在第一电极16a的下方形成有第一梳状布线14a，而且在第一电极16a的上方也形成有与第一电极16a电连接的第三梳状布线64a，不仅在第二电极16b的下方形成有第二梳状布线14b，而且在第二电极16b的上方也形成有与第二电极16b电连接的第四梳状布线64b。

如图33所示那样，在例如由硅基板构成的半导体基板10上形成有例如由氧化硅膜构成的层间绝缘膜12。

在形成有层间绝缘膜12的半导体基板10上形成有第一梳状布线14a和第二梳状布线14b。第一梳状布线14a和第二梳状布线14b形成在同一层上。第一梳状布线14a的多个梳齿15a和第二梳状布线14b的多个梳齿15b是以相互被插入的方式形成的。第一梳状布线14a例如与第一电位连接。第二梳状布线14b例如与不同于第一电位的第二电位连接。第一电位例如为电源电位。第二电位例如为接地电位。

在形成有第一梳状布线14a及第二梳状布线14b的半导体基板10上，以在相对于半导体基板10的表面垂直的方向上突出的方式形成有多个第一电极16a及多个第二电极16b。多个第一电极16a及多个第二电极16b是交互地形成的，在从半导体基板10的上方观察时，多个第一电极16a及多个第二电极16b整体排列成棋盘格状。

如同下面详述的那样，第一电极16a是将导体插件22a、导电层24a、导体插件30a、30b、导电层32a及导体插件62a依次层叠而构成的。

如同下面详述的那样，第二电极16b是将导体插件22b、导电层24b、导体插件30c、30d、导电层32b及导体插件62b依次层叠而构成的。

多个第一电极16a及多个第二电极16b分别埋入在层间绝缘膜18、26、34、42中。

在形成有第一梳状布线14a及第二梳状布线14b的层间绝缘膜12上形成有例如由氧化硅膜构成的层间绝缘膜18。

在层间绝缘膜18中形成有到达第一梳状布线14a的接触孔20a和到达第二梳状布线14b的接触孔20b。

在接触孔20a、20b的内部分别埋入有导体插件22a、22b。

在埋入有导体插件22a、22b的层间绝缘膜18上形成有线状导电层24a、24b。线状导电层24a与导体插件22a连接，线状导电层24b与导体插件22b连接。

在形成有线状导电层24a、24b的层间绝缘膜18上形成有例如由氧化硅膜构成的层间绝缘膜26。

在层间绝缘膜26中形成有分别到达线状导电层24a的接触孔28a、28b和分别到达线状导电层24b的接触孔28c、28d。

在接触孔28a、28b的内部分别埋入有导体插件30a、30b。导体插件30a与线状导电层24a的一侧的端部连接，导体插件30b与线状导电层24a的另一侧的端部连接。

此外，在接触孔28c、28d的内部分别埋入有导体插件30c、30d。导体插件30c与线状导电层24b的一侧的端部连接，导体插件30d与线状导电层24b的另一侧的端部连接。

在埋入有导体插件30a～30d的层间绝缘膜26上形成有线状导电层32a、32b。

线状导电层32a的一侧的端部经由导体插件30a与线状导电层24a的一侧的端部连接。此外，线状导电层32a的另一侧的端部经由导体插件30b与线状导电层24a的另一侧的端部连接。

线状导电层32b的一侧的端部经由导体插件30c与线状导电层24b的一侧的端部连接。此外，线状导电层32b的另一侧的端部经由导体插件30d与线状导电层24b的另一侧的端部连接。

在形成有线状导电体32a、32b的层间绝缘膜26上形成有例如由氧化硅膜构成的层间绝缘膜34。

在层间绝缘膜34中形成有到达线状导电层32a的一侧的端部的接触孔60a和到达导电层32b的一侧的端部的接触孔60b。

在接触孔60a、60b的内部分别埋入有导体插件62a、62b。导体插件62a与线状导电层32a的一侧的端部连接，导体插件62b与线状导电层32b的另一侧的端部连接。

在埋入有导体插件62a、62b的层间绝缘膜34上形成有第三梳状布线64a和第四梳状布线64b(参照图35)。第三梳状布线64a和第四梳状布线64b形成在同一层上。第三梳状布线64a具有多个梳齿65a。第三梳状布线64a的多个梳齿65a是以平行的方式形成的。第四梳状布线64b具有多个梳齿65b。第四梳状布线64b的多个梳齿65b是以平行的方式形成的。第三梳状布线64a的多个梳齿65a与第四梳状布线64b的多个梳齿65b是以相互被插入的方式形成的。换句话说，第三梳状布线64a的多个梳齿65a与第四梳状布线64b的多个梳齿65b是以相互组合的方式形成的。第三梳状布线64a的梳齿65a与第四梳状布线64b的多个梳齿65b被配置成相互对置。第四梳状布线64b的一个梳齿65b被配置在第三梳状布线64a的一个梳齿65a与第三梳状布线64b的另一梳齿65b之间。此外，第三梳状布线64a的其它梳齿65a被配置在第四梳状布线64b的一个梳齿65b与第四梳状布线64b的另一梳齿65b之间。第三梳状布线64a与和第一梳状配线14a相同的电位即第一电位连接。第四梳状布线64b与和第二梳状布线14b相同的电位即第二电位连接。

第三梳状布线64a的梳齿65b经由导体插件62a与线状导电层32a的一侧的端部连接。

此外，第四梳状布线64b的梳齿65b经由导体插件62b与线状导电层32b的一侧的端部连接。

在形成有第三梳状布线64a及第四梳状布线64b的层间绝缘膜34上形成有例如由氧化硅膜构成的层间绝缘膜42。

这样，构成由导体插件22a、导电层24a、导体插件30a、30b、导电层32a及导体插件62a形成的第一电极16a。

此外，构成由导体插件22b、导电层24b、导体插件30c、30d、导电层32b及导体插件62b形成的第二电极16b。

如上所述，本实施方式的半导体器件不仅在第一电极16a的下方形成有第一梳状布线14a，在第一电极16a的上方也形成有与第一电极16a电连接的第三梳状布线64a。此外，如上所述，本实施方式的半导体器件不仅在第二电极16b的下方形成有第二梳状布线14b，在第二电极16b的上方也形成有与第二电极16b电连接的第四梳状布线64b。因此，根据本实施方式，能够提供频率特性良好的电容元件。

电容元件及半导体器件的制造方法

接下来，使用图36至图43来说明本实施方式的电容元件及具有该电容元件的半导体器件的制造方法。图36至图43是示出了本实施方式的半导体器件的制造方法的工序图。图36(a)至图41(a)是剖视图，它们分别与图36(b)至图41(b)的A-A′线剖面相对应。图42是剖视图，图43是俯视图。图42与图43的A-A′线剖面相对应。

首先，因为从在半导体基板10上形成层间绝缘膜12的工序至在层间绝缘膜26上形成导电层32a、32b的工序为止与使用图4至图8已经在上面叙述的第一实施方式的半导体器件的制造方法相同，所以省略其说明(参照图36至图40)。

接下来，例如利用CVD法在形成有导电层32a、32b的层间绝缘膜26的整个表面上形成例如由氧化硅膜构成的层间绝缘膜34。

接下来，使用光刻技术在层间绝缘膜34上形成到达导电层32a的一侧的端部的接触孔60a和到达导电层32a的另一侧的端部的接触孔60b。

接下来，例如利用CVD法在整个表面上形成阻挡膜及钨膜。

接下来，例如利用CMP法对钨膜及阻挡膜进行研磨，直至露出层间绝缘膜34的表面。由此，在接触孔60a、60b的内部分别埋入例如由钨构成的导体插件62a、62b(参照图41)。

接下来，例如利用溅射法在整个表面上形成膜厚为200～300nm左右的由铝等构成的导电膜。

接下来，使用光刻技术在该导电膜上形成图案。这样，在层间绝缘膜34上形成具有多个梳齿65a的第三梳状布线64a和具有多个梳齿65b的第四梳状布线64b。第三梳状布线64a的梳齿65a经由导体插件62a与导电层32a的一侧的端部电连接，此外，第四梳状布线64b的梳齿65b经由导体插件62b与导电层32b的一侧的端部电连接。

另外，在此，以如下情况为例进行了说明，即，形成由铝等构成的导电膜，并对该导电膜进行蚀刻，由此形成第三梳状布线64a及第四梳状布线64b，但第三梳状布线64a及第四梳状布线64b的形成方法并不局限于此。例如，也可以在层间绝缘膜中形成用于埋入导体插件62a、62b的接触孔以及用于埋入梳状布线64a、64b的槽，在该接触孔内、槽内及层间绝缘膜上形成由铜(Cu)构成的导电膜，并对该导电膜进行研磨，直至露出层间绝缘膜的表面，由此将由铜(Cu)构成的导体插件62a、62b与由铜(Cu)构成的64a、64b埋入层间绝缘膜中(未图示)。即，也可以利用双金属镶嵌法来形成导体插件62a、62b及梳状布线64a、64b。此时，由铜(Cu)构成的导体插件62a和由铜(Cu)构成的第三梳状配线64a成为一体，并且由铜(Cu)构成的导体插件62b与由铜(Cu)构成的第四梳状布线64b成为一体。

接下来，例如利用CVD法在整个表面上形成例如由氧化硅膜构成的层间绝缘膜42。

以这样的方式来制造本实施方式的半导体器件(参照图42及图43)。

变形例

接下来，使用图44来说明本实施方式的电容元件及具有该电容元件的半导体器件的变形例。图44是示出了本变形例的半导体器件的剖视图。

本变形例的电容元件及使用该电容元件的半导体器件的主要特征是：线状导电层24a、24b通过埋入在层间绝缘膜26中的线状导电层30e、30f分别与线状导电层32a、32b连接。

这样，无需通过导体插件30a～30d来分别连接线状导电层24a、24b与线状导电层32a、32b，可以通过线状导电层30e、30f来分别连接线状导电层24a、24b与线状导电层32a、32b。

变形实施方式

本发明并不局限于上述实施方式，能够进行各种变形。

例如，在上述实施方式中，以使用铝等金属来作为第一梳状布线14a及第二梳状布线14b的材料的情况为例进行了说明，但第一梳状布线14a及第二梳状布线14b的材料并不局限于金属。例如，也可以使用多晶硅(polysilicon)等来作为第一梳状布线14a及第二梳状布线14b的材料。

此外，在上述实施方式中，以使用铝等金属来作为第三梳状布线64a及第四梳状布线64b的材料的情况为例进行了说明，但第三梳状布线64a及第四梳状布线64b的材料并不局限于金属。例如，也可以使用多晶硅等来作为第三梳状布线64a及第四梳状布线64b的材料。

此外，在上述实施方式中，以使用铝等金属来作为导电层24a、24b、32a、32b、40a、40b、44a、44b、52a、52b的材料的情况为例进行了说明，但导电层24a、24b、32a、32b、40a、40b、44a、44b、52a、52b的材料并不局限于金属。例如，也可以使用多晶硅等来作为导电层24a、24b、32a、32b、40a、40b、44a、44b、52a、52b的材料。

此外，在第三实施方式中，以仅在梳状布线14a、14b与梳状布线64a、64b之间形成电极16a、16b的情况为例进行了说明，但还可以在梳状布线14a、14b的下方形成如图17所示的电极16c、16d。

此外，在第三实施方式中，以仅在梳状布线14a、14b与梳状布线64a、64b之间形成电极16a、16b的情况为例进行了说明，但还可以在梳状布线64a、64b的上方形成与电极16a、16b相同的电极。

工业实用性

本发明的电容元件及半导体器件对提供每单位面积的静电电容大的电容元件及具有该电容元件的半导体器件有所帮助。

Claims (15)

1.一种电容元件，其特征在于，

具有：

第一梳状布线，其形成在基板上，并且具有第一梳齿，

第二梳状布线，其形成在上述基板上，并且具有以与上述第一梳齿对置的方式配置的第二梳齿，

第一电极及第二电极，它们相互对置，它们的相对置的面的方向是与上述第一梳齿及上述第二梳齿的长边方向交叉的方向，

第一电介质层，其形成在上述第一电极和上述第二电极之间；

上述第一电极与上述第一梳齿连接，

上述第二电极与上述第二梳齿连接。

2.如权利要求1所述的电容元件，其特征在于，

还具有第三电极及第四电极，它们相互对置，它们的相对置的面的方向是与上述第一梳齿及上述第二梳齿的长边方向交叉的方向，

上述第一梳状布线还具有与上述第一梳齿平行的第三梳齿，

上述第二梳状布线还具有与上述第二梳齿平行的第四梳齿，

上述第三电极与上述第三梳齿连接，

上述第四电极与上述第四梳齿连接。

3.如权利要求1或2所述的电容元件，其特征在于，还具有：

第五电极，其形成在上述第一电极的下方，该第五电极的上部与上述第一梳状布线连接；

第六电极，其形成在上述第二电极的下方，该第六电极的上部与上述第二梳状布线连接，并且该第六电极与上述第五电极对置；

第二电介质层，其形成在上述第五电极和上述第六电极之间。

4.如权利要求1至3中的任意一项所述的电容元件，其特征在于，

还具有：

第三梳状布线，其形成在上述基板上，并且具有第五梳齿，

第四梳状布线，其形成在上述基板上，并且具有以与上述第五梳齿对置的方式配置的第六梳齿；

上述第一电极的上部与上述第五梳齿连接，

上述第二电极的上部与上述第六梳齿连接。

5.如权利要求1至4中的任意一项所述的电容元件，其特征在于，

上述第一电极和上述第二电极是分别通过交互地层叠导电层和导体插件来构成的。

6.如权利要求2所述的电容元件，其特征在于，

上述第三电极或上述第四电极是通过交互地层叠导电层和导体插件来构成的。

7.如权利要求1至4中的任意一项所述的电容元件，其特征在于，

通过层叠多个导电层来构成上述第一电极或者上述第二电极。

8.如权利要求2所述的电容元件，其特征在于，

通过层叠多个导电层来构成上述第三电极及上述第四电极。

9.如权利要求5所述的电容元件，其特征在于，

多个上述导电层中的一个导电层与在上述一个导电层上形成的另一导电层经由多个上述导体插件相连接，该多个导体插件直接形成在上述一个导电层上。

10.如权利要求9所述的电容元件，其特征在于，

上述多个导体插件形成在上述一个导电层的两端部。

11.如权利要求2所述的电容元件，其特征在于，

上述第二梳齿配置在上述第一梳齿和上述第三梳齿之间，

上述第三梳齿配置在上述第二梳齿和上述第四梳齿之间。

12.如权利要求1至11中的的任意一项所述的电容元件，其特征在于，

上述第一梳状布线及上述第二梳状布线由含有多晶硅、铜的金属或者含有铝的金属构成。

13.一种半导体器件，具有在半导体基板上形成的电容元件，其特征在于，

上述电容元件具有：

第一梳状布线，其形成在基板上，并且具有第一梳齿，

第二梳状布线，在形成在上述基板上，并且具有以与上述第一梳齿对置的方式配置的第二梳齿，

第一电极及第二电极，它们相互对置，它们的相对置的面的方向是与上述第一梳齿及上述第二梳齿的长边方向交叉的方向，

第一电介质层，其形成在上述第一电极和上述第二电极之间；

上述第一电极与上述第一梳齿连接，

上述第二电极与上述第二梳齿连接。

14.如权利要求13所述的半导体器件，其特征在于，

上述电容元件还具有：

第三电极，其形成在上述第一电极的下方，该第三电极的上部与上述第一梳状布线连接；

第四电极，其形成在上述第二电极的下方，该第四电极的上部与上述第二梳状布线连接，并且该第四电极与上述第三电极对置；

第二电介质层，其形成在上述第三电极和上述第四电极之间。

15.如权利要求13或14所述的半导体器件，其特征在于，

上述电容元件还具有：

第三梳状布线，其形成在上述基板上，并且具有第五梳齿，

第四梳状布线，其形成在上述基板上，并且具有以与上述第五梳齿对置的方式配置的第六梳齿；

上述第一电极的上部与上述第五梳齿连接，

上述第二电极的上部与上述第六梳齿连接。

Images