CN101438404B

CN101438404B - 制造用于互连应用的可靠过孔接触

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Publication number: CN101438404B
Application number: CN2007800159891A
Authority: CN
Inventors: 杨智超; O·范德斯特拉滕
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2006-05-17
Filing date: 2007-05-11
Publication date: 2011-05-04
Anticipated expiration: 2027-05-11
Also published as: EP2020027B1; TWI406361B; EP2020027A2; US20070267751A1; US20090298280A1; US7800228B2; WO2008069832A2; TW200818391A; US7960274B2; CN101438404A; WO2008069832A3; EP2020027A4

Abstract

提供了一种可靠的和机械强度高的互连结构，所述互连结构不包括在开口的底部中的刨槽特征。替代地，本发明的互连结构利用了包含Co的缓冲层，所述包含Co的缓冲层被选择性地淀积在下互连层中的导电特征的暴露表面上。通过存在于上互连层的介质材料中的至少一个开口进行所述选择性淀积。所述包含Co的缓冲层包括Co和至少P和B中的一种。可选地在所述包含Co的缓冲层中还存在W。

Description

制造用于互连应用的可靠过孔接触

技术领域

本发明涉及半导体结构及其制造方法。更具体而言，本发明涉及互连结构，所述互连结构具有增加的过孔至布线连接的可靠性和强度而对电阻或处理复杂性没有显著的影响。

背景技术

通常，半导体器件包括形成了在半导体衬底上制造的集成电路的多个电路。通常定线信号通路的复杂网络以连接在衬底的表面上分布的电路元件。跨器件有效地路由这些信号需要形成多级或多层的配置，例如单或双镶嵌布线结构。在典型的互连结构中，金属过孔垂直于半导体衬底延伸，金属线路平行于半导体衬底延伸。

由于数百万的器件和电路拥聚在半导体芯片上，在一代又一代之后，增加了布线密度和金属层的数目。为了提供用于高信号速率的低RC，具有比二氧化硅低的介电常数的低k介质材料以及包含铜的线路日益变得必要。由常规镶嵌方法形成的薄金属布线和销(stud)的质量对于确保成品率和可靠性而言极为重要。如今在该领域遇到的主要问题是在低k介质材料中嵌入的深亚微米销的机械完整性较差，其会在互连结构中造成不令人满意的热循环和应力迁徙电阻。当使用新金属化方法或多孔低k介质材料时，该问题变得更为严重。

当在互连结构中采用铜镶嵌和低k介质材料时，为了解决该弱机械强度的问题，半导体工业已采用了一种所谓的“过孔穿通”技术。在互连结构内过孔穿通提供了过孔刨槽(via-gouging)特征(或锚定(anchoring)区域)。已报导了这样的过孔刨槽特征获得了合理的接触电阻并增加了接触销的机械强度。例如，在IEEE Int.Electron Devices Meeting，313(2004)，M.-Si.Liang的“Challenges in Cu/Low k Integration ″，IEEE Int.ElectronDevices Meeting，313(2004)，D.Edelstein等的″Comprehensive ReliabilityEvaluation of a 90nm CMOS Technology with Cu/PECVD Low k BEOL″IEEE Int.Reliability Physics Symp.，316(2004)中，以及美国专利，Chang等的No.4,184,909，Simon等的No.5,933,753，Geffken等的5,985,762，Uzoh等的6,429,519和Yang等的6,784,105之中，已经报导了这些发现。

然而，在现有技术中用于制造过孔刨槽的氩溅射技术会损伤低k介质材料。由于需要产生刨槽(gouging)特征，因此最终的互连结构包括由Ar溅射方法引入到低k介质材料中的严重损伤。对于先进的芯片制造而言，这成为了降低成品率的主要因素和可靠性问题。

在图1中示出了包括通过氩溅射形成的过孔刨槽特征的现有技术互连结构的问题。具体而言，图1示出了包括位于下互连层100的顶上的上互连层108的现有技术互连结构。下互连层100包括了包括至少一个导电特征104的第一低k介质材料102。典型地，通过扩散阻挡层103将至少一个导电特征104与第一低k介质材料102隔离开。导电特性104典型地是嵌入第一低k介质材料的金属线路。典型地，下互连层100与上互连层108通过覆盖层106部分地隔离。上互连层108包括第二低k介质材料110，该第二低k介质材料110包括导电填充的线路112和位于其中的导电过孔114。在一些实施例中，如图1中所示，导电填充的线路112直接位于导电填充过孔114之上并与导电填充的过孔114接触。导电填充的线路112和导电填充的过孔的组合具有过孔刨槽特征116，该过孔刨槽特征116延伸到下互连层100的至少一个导电特征104中。如所示例的，导电填充的线路112和导电填充的过孔114均包括导电材料。第一扩散阻挡层118和第二扩散阻挡层120将导电区域与介质材料隔离。图1示出的区域125示出了在用于制造过孔刨槽特征116的Ar溅射期间，在介质材料中形成的损伤区域。损伤区域125在导电特征的底部处导致了不期望的粗糙。如附图的右侧所示，现有技术方法还在未对准的过孔图形127处损坏了介质层 102。当过孔未完全对准或设置到下伏的互连层上时，就限定了未对准的过孔图形。

这些特征均劣化了总布线可靠性以及过孔到布线连接的强度。而且，上述特征均导致了呈现高水平的金属到金属泄漏的结构。

已经开发了多孔超低k介质材料(具有约2.8或更少的介电常数)，并且在互连结构中使用该材料作为一种层间介质。与致密(即，非多孔)低k介质材料相比，氩溅射损伤对所测试的大多数超低k介质材料的影响更大，这使得几乎不可能集成当前的金属化方法与超低k介质材料。结果，在阻挡层完整性测试期间，所有的当前的超低k硬件都失效。

由于现有技术互连结构的上述缺陷，特别是在包括作为一种层间介质材料的多孔超低k介质的那些结构中，仍需要开发这样的新的并改善的集成方案，其改善了过孔到布线连接的可靠性和强度而不会将任何的损伤区域引入到介质材料中。

发明内容

本发明提供了一种互连结构及其制造方法，其增强了过孔到布线连接的可靠性和强度，而没有将任何的损伤区域引入到所述互连结构的介质材料中。可以获得上述效果而不会显著地影响电阻或处理复杂性。另外，本发明的互连结构和方法对于未对准的过孔图形特别有利。

根据本发明，可以获得上述效果而不会将过孔刨槽特征引入到所述互连结构中，从而避免了使用Ar溅射。具体而言，在本发明中，通过在与下互连层的导电特征直接接触的开口(典型地过孔)的底部中提供包含Co的缓冲层，来获得以上效果。根据本发明，所述包含Co的缓冲层直接位于下互连层的所述导电特征的暴露表面的顶上。在上互连层的所述开口与所述下互连层的所述下导电特征之间的界面上选择性地形成所述包含Co的缓冲层，并且所述包含Co的缓冲层被限制在所述界面上。

概括而言，本发明提供了一种半导体结构，例如互连结构，其包括：

下互连层，包括具有嵌入其中的至少一个导电特征的第一介质材料；

上互连层，包括第二介质材料，所述第二介质材料具有与所述下互连层的所述至少一个导电特征直接接触的至少一个开口。

包含Co的缓冲层，被设置在所述至少一个开口中，仅在所述下互连层的所述至少一个导电特征的暴露的表面上；

第一和第二衬里，位于所述至少一个开口内；以及

导电材料，位于所述至少一个开口中的所述第二衬里上。

在本发明的一些实施例中，所述第一和第二衬里连续地存在于所述至少一个开口中。在这样的实施例中，本发明的结构包括：

下互连层，包括具有嵌入其中的至少一个导电特征的第一介质；

上互连层，包括第二介质材料，所述第二介质材料具有与所述下互连层的所述至少一个导电特征直接接触的至少一个开口；

第一和第二衬里，所述第一和第二衬里连续地位于所述至少一个开口内；以及

导电材料，位于所述至少一个开口中的所述第二衬里上。

在本发明的又一实施例中，所述第一衬里不是连续的，在所述包含Co的缓冲层的顶上没有所述第一衬里。在本发明的该特定的实施例中，本发明的结构包括：

第一和第二衬里，位于所述至少一个开口内，其中所述第一衬里是不连续的，并且在所述包含Co的缓冲层上没有所述第一衬里；以及

导电材料，位于所述至少一个开口中的所述第二衬里上。

在上述实施例的任何一个中，优选在所述至少一个开口中存在的所述导电材料是Cu或包含Cu的合金。

除了上述之外，本发明还涉及一种制造这样的结构方法。概括而言，本申请的方法包括：

提供包括下互连层和上互连层的多层互连结构，其中所述下互连层包括具有嵌入其中的至少一个导电特征的第一介质材料，以及所述上互连层包括具有至少一个开口的第二介质材料，所述至少一个开口直接接触所述下互连层的所述至少一个导电特征；

在所述至少一个开口中仅在所述下互连层的所述至少一个导电特征的暴露的表面上选择性地淀积包含Co的缓冲层；

在所述至少一个开口内形成第一和第二衬里；以及

在所述至少一个开口中的所述第二衬里上形成导电材料。

附图说明

图1是描述了现有技术的互连结构的示意图(通过截面视图)，该互连结构包括过孔刨槽特征以及在形成所述过孔刨槽特征期间引入到该互连结构的介质材料中的损伤区域，图1还示出了未对准的过孔图形；

图2A-2F是描述了在本发明的第一实施例中使用的基本处理步骤的示意图(通过截面视图)；以及

图3是示出了利用本申请的第二实施例形成的本发明的互连结构的示意图(通过截面视图)。

具体实施方式

本发明提供了这样的互连结构及其制造方法，该互连结构包括位于在上互连层的开口与下互连层的导电特征之间的界面处的包含Co的合金，通过参考下列讨论和伴随本申请的附图将更为详细地描述本发明。提供了在下面将仔细参考的本申请的附图用于示例的目的，并且例如，附图未按比例绘制。

在下面的描述中，阐述了多个具体细节，例如特定的结构、部件、材料、尺寸、处理步骤和技术，以便理解本发明。然而，本领域的技术人员将意识到没有这些具体细节同样可以实践本发明。在其它的实施例中，为了避免模糊本发明，而没有详细地描述公知的结构或处理步骤。

可以理解当作为层、区域或衬底的部件被描述为“在另一部件上”或“在另一部件之上”时，其可以直接在另一部件上或者也可以存在中间部件。相对地，当部件被描述为“直接在另一部件上”或“直接在另一部件之上”时，则不存在中间部件。还可以理解当部件被描述为“在另一部件下”或“在另一部件之下”时，其可以“直接在另一部件下”或“直接在另一部件之下”，或者可以存在中间部件。相反，当部件被描述为“直接在另一部件下”或“直接在另一部件之下”时，则不存在中间部件。

本发明的方法流程从提供图2A中所示的初始互连结构10开始。具体而言，图2A中示出的初始互连结构10包括多层互连，该多层互连包括下互连层12和上互连层16，典型地但不必总是通过介质覆盖层14部分地隔离下互连层12与上互连层16。位于包括一个或多个半导体器件的半导体衬底之上的下互连层12包括第一介质材料18，该第一介质材料18具有通过阻挡层22与第一介质材料18隔离的至少一个导电特征(即导电区域)20。上互连层16包括第二介质材料24，该第二介质材料24具有位于其中的至少一个开口。图2A还示出了未对准的过孔图形25。在图2A中，示出了两个开口；参考标号26表示用于单镶嵌结构的线路开口，以及参考标号27A和27B表示分别地用于双镶嵌结构的过孔开口和线路开口。虽然示出了这样的结构，但本申请并不局限于该结构。替代地，本申请构思了包括到下面的导电特征20的至少一个开口的结构。典型地，该至少一个开口是位于线路开口之下的过孔开口。

利用现有技术中公知的标准互连处理制造图2A中示出的初始互连结构10。例如，通过首先将第一介质材料18施加到衬底的表面(未示出)，来形成初始互连结构10。未示出的衬底包括半导电材料、绝缘材料、导电材料或其任何组合。当衬底由半导电材料构成时，可以使用诸如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP以及其它III/V或II/VI化合物半导体的任何半导体。除了上述类型的半导体材料，本发明还构思了半导体衬底是分层的半导体的情况，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。

当衬底是绝缘材料时，绝缘材料可以是有机绝缘体、无机绝缘体或者包括多层的其组合。当衬底是导电材料时，该衬底可以包括，例如多晶Si、元素金属、元素金属的合金、金属硅化物、金属氮化物或者包括多层的其组合。当衬底包括半导电材料时，可以在其上制造一个或多个半导体器件，例如互补金属氧化物半导体(CMOS)器件。

下互连层12的第一介质材料18包括任何的层间或层内介质，该层间或层内介质包括无机介质或有机介质的。第一介质材料18可以是多孔的或非多孔的。可以用作第一介质材料18的合适介质的一些实例包括，但并不局限于：SiO₂、倍半硅氧烷(silsesquioxane)、包括Si、C、O和H的掺杂C的氧化物(即，有机硅酸盐)、热固化聚芳撑醚、或其多层物。在本申请中使用的术语“聚芳撑(polyarylene)”代表通过化学键、稠环、或例如氧、硫、砜、亚砜、羰基等的惰性链接基团链接在一起的芳基部分或惰性替代的芳基部分。

第一介质材料18典型地具有约4.0或更小的介电常数，更为典型的具有约2.8或更小的介电常数。与具有介电常数大于4.0的更高介电常数的介质材料相比，这些介质通常具有更低的寄生串扰。依赖于所使用的介质材料以及在下互连层12之内的介质的确切数目，第一介质材料18的厚度可以变化。典型地，对于普通互连结构，第一介质材料18具有约200至约450nm的厚度。

下互连层12还具有至少一个导电特征20，该至少一个导电特征20嵌入在第一介质材料18中(即位于之内)。导电特征20包括导电区域，通过阻挡层22将导电区域与第一介质材料18分离。通过光刻(即，将光致抗蚀剂施加到第一介质材料18的表面，将光抗蚀剂暴露至希望的辐射图形，以及利用常规抗蚀剂显影剂显影曝光的抗蚀剂)，在第一介质材料18中蚀刻(干法蚀刻或湿法蚀刻)开口，并且使用阻挡层22填充蚀刻的区域，然后使用导电材料形成导电区域，形成导电特征20。通过淀积方法，例如原子层淀积(ALD)、化学气相淀积(CVD)、等离子体增加化学气相淀积(PECVD)、物理气相淀积(PVD)、溅射、化学溶液淀积或镀敷，来形成阻挡层22，阻挡层22可以包括Ta、TaN、Ti、TiN、Ru、RuN、W、WN或者任何其它可以防止导电材料扩散通过的材料。

依赖于淀积方法的具体装置和所使用的材料，阻挡层22的厚度可以变化。典型地，阻挡层22具有约4至约40nm的厚度，更为典型地具有约7至约20nm的厚度。

在形成阻挡层22之后，使用形成导电特征20的导电材料填充第一介质材料18之内的开口的剩余区域。在形成导电特征20时使用的导电材料包括，例如多晶Si、导电金属、包括至少一种导电金属的合金、导电金属硅化物或其组合。优选地，在形成导电特征20时使用的导电材料是导电金属，例如Cu、W或Al，在本发明中更为优选Cu或Cu合金(例如AlCu)。利用常规淀积方法，包括但不局限于：CVD、PECVD、溅射、化学溶液淀积或镀敷，将导电材料填充到第一介质材料18中的剩余的开口中。在淀积之后，可以使用例如化学机械抛光(CMP)的常规平坦化方法提供这样的结构，在该结构中阻挡层22和导电特征20均具有与第一介质材料18的上表面基本上共面的上表面。

在形成至少一个导电特征20之后，利用常规淀积方法，例如CVD、PECVD、化学溶液淀积、或蒸发，在下互连层12的表面上形成介质覆盖层14。应该注意到在所有情况下不一定都需要介质覆盖层。介质覆盖层14包括任何适宜的介质覆盖材料，例如SiC、Si₄NH₃、SiO₂、碳掺杂的氧化物、氮和氢掺杂的碳化硅SiC(N，H)或其多层物。依赖于用于形成介质覆盖层14的技术以及构成该层的材料，介质覆盖层14的厚度可以变化。典型地，介质覆盖层14具有约15至约55nm的厚度，更为典型地具有约25至45nm的厚度。

接下来，通过将第二介质材料24施加到介质覆盖层14的暴露的上表面，来形成上互连层16。第二介质材料24包括与下互连层12的第一介质材料18相同或不同的介质材料，优选相同的介质材料。对第二介质材料而言，可以应用用于形成第一介质材料18的处理技术和厚度范围。接下来，利用如上所述的光刻和蚀刻，将至少一个开口形成到第二介质材料24之中。蚀刻可以包括干法蚀刻方法、湿法化学蚀刻方法或其组合。在此使用的术语“干法蚀刻”表示例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀的蚀刻技术。根据本发明，上述蚀刻步骤还去除了位于导电特征20顶上的介质覆盖层14的一部分，以便暴露下互连层12中的导电特征20的一部分。

应该注意，在上述蚀刻步骤期间，有时会形成未对准的过孔区域25。如所示，未对准的过孔区域的一部分位于导电特征20上，而未对准的过孔区域25的其它部分被形成到邻近的第一介质材料18中。

图2B示出了在下互连层中的导电特征20的至少暴露的部分上淀积了包含Co的缓冲层28之后所形成的结构。应该注意到，在未对准的过孔区域25中，缓冲层28形成在导电特征20的暴露的水平和垂直表面上。应该指出，为了清楚起见，在该附图和剩下的附图中，没有标出一些在此示出的部件。未标出的部件与图2A中标出并示出的部件相同。

根据本发明，通过包括例如电镀敷和无电镀敷的选择性淀积方法，形成包含Co的缓冲层28。

包含Co的缓冲层28包括仅仅元素Co、或者包括P和B中的至少一种的元素Co。可选地，还可以使用W。因此，本发明提供包括Co、CoP、CoWP、CoB、和CoWB中的至少一种的包含Co的缓冲层28。在这些材料当中，优选CoP或CoWP用于包含Co的缓冲层28。

依赖于所使用的选择性淀积方法的具体条件，包含Co的缓冲层28的厚度可以变化。通常，包含Co的缓冲层28的厚度约1到约20nm，更典型地约4至约10nm。应该注意到，包含Co的缓冲层28的选择性的淀积方法提供了跨整个淀积表面厚度基本上均匀的层。也就是，选择性的淀积方法提供了这样的包含Co的缓冲层28，该缓冲层28跨整个淀积表面，例如导电特征20的暴露的部分，具有很少的厚度变化或没有厚度变化(约

或更少)。

根据本发明，在过孔底部(或开口的下部)中的包含Co的缓冲层28提供了改善的机械/附着强度，进而改善了过孔到布线连接的可靠性。在本明中获得了改善的机械/附着强度和过孔到布线连接的可靠性，而不需要在过孔的底部提供过孔刨槽特征。由于在本申请中没有构思过孔刨槽特征，所以与包括过孔刨槽特征的现有技术的互连结构相比，本发明的互连结构的介质没有被Ar等离子体损伤。存在的包含Co的缓冲层28还通过密封其下的互连20并防止互连材料20扩散到电介质18中，而有利于未对准的过孔。

如上所述，通过包括例如电镀敷和无电镀敷的选择性的淀积方法，形成包含Co的缓冲层28。这些选择性的淀积技术对于本领域的技术人员是公知的。

电镀敷包括在电极处沉淀金属，这是电流流过包含金属材料的溶液或悬浊液的结果。电镀敷具有涂敷复杂形状和不规则腔体的能力并可以准确地控制厚度。利用现有电镀敷技术中公知的条件来实施在本发明中所使用的电镀敷方法。

在无电镀敷方法中，在衬底的表面上发生氧化还原反应，该氧化还原反应包括一种或多种可溶还原剂的氧化与一种或多更金属离子的还原。对于包括Cu、Ni、Co、Au、Ag Pd、Rh的许多材料，为了方法继续，新淀积的表面是充分催化的。

在无电镀敷时，通过将纳米尺寸的催化颗粒并入到顶表面层上，可以获得不导电、或半导体的表面的激活。这些催化颗粒可以是Pd、Co、Ni，并且可以通过物理或化学淀积来施加催化颗粒。

这些颗粒的功能是，当将衬底沉浸到无电镀敷镀液中时，催化并启动电化学淀积反应。无电镀敷镀液在衬底的催化区域上淀积导电层，镀敷层的厚度主要依赖于暴露到镀敷镀液的时间。在本发明中所使用的适宜的无电镀敷系统是基于使用次磷酸盐(hypophosphite)还原剂。在该系统中，在合适的pH和温度(通常在65℃至75℃之间)下，使用柠檬酸盐稳定剂将次磷酸盐离子与钴离子混合在一起。当上述激活的催化的衬底沉浸到该镀敷镀液上时，在衬底上发生下列反应：

然后在衬底上的催化Pd层的顶上选择性地淀积Co金属。依赖于镀液溶液的成分，通过该反应淀积的金属可以是Co、CoP、CoWP、CoB orCoWB。催化层可以是Pd、Co或Ni金属。通过离子注入，或其它类型的物理淀积方法在衬底的表面上并入催化Pd层，或者通过化学方法来施加催化Pd层。例如，将包含悬浮的Pd微颗粒的胶状Pd催化溶液注入到接触开口的内部，这可以以良好的附着性将Pd颗粒淀积到接触开口的内部上。

接下来，通过在第二介质材料24的暴露表面(包括在线路和过孔开口内的侧壁表面)上以及包含Co的缓冲层28的表面的顶上形成第一衬里，来提供第一衬里30。例如，在图2C中示出了产生的结构。第一衬里30包括TaN、TiN、RuN、RuTa、RuTaN、WN或任何其它类似的包含金属氮化物的材料。还构思了包含金属氮化物的材料的多层。利用例如原子层淀积(ALD)、化学气相淀积(CVD)、等离子体增强的化学气相淀积(PECVD)、物理气相淀积(PVD)、溅射、化学溶液淀积，或镀敷来形成第一衬里30。

依赖于第一衬里内的材料层的数目，第一衬里30的厚度可以变化，形成第一衬里的技术与形成第一衬里材料本身的技术是相同的。典型地，第一衬里30具有约1至约20nm的厚度，更为典型地具有约3至约10nm的厚度。

然后，在第一衬里30的顶上形成第二衬里32。应该注意，衬里30和32形成了防止导电材料从导电区域扩散到介质材料中的扩散阻挡层。例如，在图2D中示出了包含第二衬里32的产生的结构。

第二衬里32包括Ta、Ti、Ru、Ir、Pt、Rh或任何其它相似的金属材料。还构思了这些金属材料的多层。利用例如原子层淀积(ALD)、化学气相淀积(CVD)、等离子体增强的化学气相淀积(PECVD)、物理气相淀积(PVD)、溅射、化学溶液淀积、或镀敷，来形成第二衬里32。

依赖于第二衬里内的材料层的数目，第二衬里32的厚度可以变化，形成第二衬里的技术与形成第二衬里材料本身的技术是相同的。典型地，第二衬里32具有约1至约20nm的厚度，更为典型地具有约3至约10nm的厚度。

应该注意，在本发明的该实施例中，第一和第二衬里30和32分别地连续地存在于线路开口和过孔开口内。

在本发明的该点处，在第二衬里32顶上的开口内可以形成可选的镀敷种子层(未示出)。虽然是可选的，但优选在该结构内包括镀敷种子层以促进导电材料的生长。特别是当在至少一个开口内随后形成导电金属或金属合金时。当存在种子层时，镀敷种子层可以包括例如在形成下面更为详细描述的导电材料时所使用的导电金属或金属合金。典型地，并且当导电材料包括Cu时，镀敷种子层包括Cu、CuAl、CuIr、CuTa、CuRh、TaRu、或Cu的其它合金，即，包含Cu的合金。

通过包括例如ALD、CVD、PECVD、PVD、化学溶液淀积或其它相似淀积方法的常规淀积方法，形成镀敷种子层。镀敷种子层的厚度可以变化，并且厚度变化在本领域的技术人员所公知的范围内。典型地，镀敷种子层具有约2至约80nm的厚度。

接下来，在至少一个开口内形成互连导电材料34。互连导电材料34包括与导电特征20的材料相同或不同的导电材料，优选相同的材料。优选地，使用Cu、Al、W或其合金，使用Cu或AlCu最为优选。利用与上述形成导电特征20相同的淀积方法形成导电材料34，并且在淀积导电材料34之后，对该结构进行平坦化。图2E示出了在淀积导电材料之后的互连结构，而图2F示出了在平坦化之后的互连结构。包括研磨和/或化学机械抛光(CMP)的平坦化方法分别去除了第一和第二衬里30和23、存在于上互连层16的上水平表面之上的镀敷种子层(如果存在)和导电材料，由此提供了在图2F中示出的结构。

现在参考图3中结构。具体而言，图3中示出的结构表示了本申请的另一实施例。在本发明的该实施例中，第一衬里30没有连续地存在于底部过孔部分内。具体而言，在至少一个开口内淀积了第一衬里30之后，通过溅射方法从过孔的底部去除第一衬里30。在制造图3示出的该可选的互连结构时，实施上述与图2A-2F相关的所有其它的处理步骤。

还注意到，与现有技术的互连结构相比，本申请的互连结构具有增加的可靠性以及增加的过孔到布线连接的强度。获得了增加的可靠性和强度，而没有将刨槽特征引入到过孔底部中。由于在本发明的互连结构中不存在刨槽特征，与利用Ar溅射方法将刨槽特征引入到过孔底部的现有技术的互连结构相比，没有损伤(因此没被粗化)本发明的互连结构的介质材料。

虽然关于本发明的优选实施例，具体示出和描述了本发明，但本领域的技术人员应该理解，在不脱离本发明的精神和范围的情况下可以对形式和细节做出上述和其它的改变。因此旨在本发明不局限于所描述和示例的具体形式和细节，而是落入所附权利要求的范围内。

Claims

1.一种半导体结构，包括：

上互连层，包括具有至少一个开口的第二介质材料，所述至少一个开口直接接触所述下互连层的所述至少一个导电特征；

第一和第二衬里，位于所述至少一个开口内；以及

导电材料，位于所述至少一个开口中的所述第二衬里上。

2.根据权利要求1的半导体结构还包括介质覆盖层，所述介质覆盖层部分地位于所述上互连层与所述下互连层之间，所述介质覆盖层在所述下互连层的所述至少一个导电特征的部分上延伸。

3.根据权利要求1的半导体结构，其中所述第一和第二介质材料包括具有4.0或更小的介电常数的相同或不同的介质材料。

4.根据权利要求1的半导体结构，其中所述至少一个导电特征和所述上互连层的所述导电材料包括相同或不同的导电材料，所述相同或不同的导电材料选自多晶Si、导电金属、包括至少一种导电金属的合金、导电金属硅化物及其组合。

5.根据权利要求4的半导体结构，其中所述至少一个导电特征和所述上互连层的所述导电材料包括Cu或包含Cu的合金。

6.根据权利要求1的半导体结构，其中所述第一衬里是不连续的，而所述第二衬里是连续的，所述不连续的第一衬里不位于所述包含Co的缓冲层的顶上。

7.根据权利要求1的半导体结构，其中所述包含Co的缓冲层包括单独的元素Co、或具有P和B中的至少一种的元素Co。

8.根据权利要求7的半导体结构，还包括W。

9.根据权利要求1的半导体结构，其中所述至少一个开口包括过孔，所述过孔未对准所述至少一个导电特征的所述表面，并且所述包含Co的缓冲层被设置在所述至少一个导电特征的暴露的水平和垂直表面上。

10.一种半导体结构，包括：

第一和第二衬里，连续地位于所述至少一个开口内；以及

导电材料，位于所述至少一个开口中的所述第二衬里上。

11.根据权利要求10的半导体结构还包括介质覆盖层，所述介质覆盖层部分地位于所述上互连层与下互连层之间，所述介质覆盖层在所述下互连层的所述至少一个导电特征的部分上延伸。

12.根据权利要求10的半导体结构，其中所述第一和第二介质材料包括具有4.0或更小的介电常数的相同或不同的介质材料。

13.根据权利要求10的半导体结构，其中所述至少一个导电特征和所述上互连层的所述导电材料包括相同或不同的导电材料，所述相同或不同的导电材料选自多晶Si、导电金属构成的材料、包括至少一种导电金属的合金、导电金属硅化物及其组合。

14.根据权利要求13的半导体结构，其中所述至少一个导电特征和所述上互连层的所述导电材料包括Cu或包含Cu的合金。

15.根据权利要求10的半导体结构，其中所述包含Co的缓冲层包括单独的元素Co、或具有P和B中的至少一种的元素Co。

16.根据权利要求15的半导体结构，还包括W。

17.根据权利要求10的半导体结构，其中所述至少一个开口包括过孔，所述过孔未对准所述至少一个导电特征的所述表面，并且所述包含Co的缓冲层被设置在所述至少一个导电特征的暴露的水平和垂直表面上。

18.一种半导体结构，包括：

第一和第二衬里，位于所述至少一个开口内，其中所述第一衬里是不连续的并且在所述包含Co的缓冲层的顶上不存在所述第一衬里；以及

导电材料，位于所述至少一个开口中的所述第二衬里上。

19.根据权利要求18的半导体结构还包括介质覆盖层，所述介质覆盖层部分地位于所述上互连层与下互连层之间，所述介质覆盖层在所述下互连层的所述至少一个导电特征的部分上延伸。

20.根据权利要求18的半导体结构，其中所述第一和第二介质材料包括具有4.0或更小的介电常数的相同或不同的介质材料。

21.根据权利要求18的半导体结构，其中所述至少一个导电特征和所述上互连层的所述导电材料包括相同或不同的导电材料，所述相同或不同的导电材料选自多晶Si、导电金属、包括至少一种导电金属的合金、导电金属硅化物及其组合。

22.根据权利要求21的半导体结构，其中所述至少一个导电特征和所述上互连层的所述导电材料包括Cu或包含Cu的合金。

23.根据权利要求18的半导体结构，其中所述包含Co的缓冲层包括单独的元素Co、或具有P和B中的至少一种的元素Co。

24.根据权利要求23的半导体结构，还包括W。

25.根据权利要求18的半导体结构，其中所述至少一个开口包括过孔，所述过孔未对准所述至少一个导电特征的所述表面，并且所述包含Co的缓冲层被设置在所述至少一个导电特征的暴露的水平和垂直表面上。

26.一种形成半导体结构的方法，包括：

在所述至少一个开口内形成第一和第二衬里；以及

在所述至少一个开口中的所述第二衬里上形成导电材料。

27.根据权利要求26的方法，还包括在所述上互连层与下互连层之间提供介质覆盖层，所述介质覆盖层在所述下互连层的所述至少一个导电特征的部分上延伸而没有完全覆盖所述至少一个导电特征。

28.根据权利要求26的方法，其中所述选择性地淀积包括电镀敷方法。

29.根据权利要求26的方法，其中所述选择性地淀积包括无电镀敷方法。

30.根据权利要求26的方法，其中选择性地淀积所述包含Co的缓冲层包括单独的元素Co或具有P和B中的至少一种的元素Co。

31.根据权利要求30的方法，还包括W。

32.根据权利要求26的方法，其中所述至少一个导电特征和所述上互连层的所述导电材料包括Cu或包含Cu的合金。

33.根据权利要求26的方法，其中所述至少一个开口包括过孔，所述过孔未对准所述至少一个导电特征的所述表面，并且在所述至少一个导电特征的暴露的水平和垂直表面上设置所述包含Co的缓冲层。