JP2003068848A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作に重要な要素である、Ｃｕ配線が低
い抵抗値を有するという利点を損なわずに、かつエレク
トロマイグレーションを抑制することができる多層配線
構造を提供する。 【解決手段】 ＳｉＯ_２膜３７を介して上下に設けられ
るＣｕ配線３５，４３と、Ｃｕ配線３５，４３間を接続
するビアプラグ４１とを備える。ビアプラグ４１は、そ
の膜厚の一部を形成する少なくとも１層のＷ層４７を有
する。Ｗ層４７は、Ｃｕ配線３５，４３にバリアメタル
層３９を介して接するように積層されており、特に１０
ナノメートル以上、１００ナノメートル以下の膜厚に形
成されることが好ましい。本デバイス構造により、Ｃｕ
配線抵抗を必要以上に上昇させることなく、Ｃｕのエレ
クトロマイグレーション耐性を上げることが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に、多層配線構造を有する半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】ＵＬＳＩ（Ultra Large Scale Integrat
ion）技術の急速な発展に伴い、デバイス配線の寸法ル
ールの微細化が進んでいる。この微細化により集積すべ
き素子数が増加し、該増加により配線が複雑化する。こ
の問題に対処すべく、多層配線が注目されている。

【０００３】また、多層配線では、配線の複雑化による
配線間の遅延が懸念されており、特にロジックＬＳＩ配
線等では、抵抗値が低い銅（Ｃｕ）を用いたＣｕ配線が
注目されている。

【０００４】図１は、従来の半導体装置の配線構造を説
明する図である。

【０００５】図１を参照して、半導体基板１０の上に
は、該基板上に形成された素子（図示せず）を覆う層間
膜としての酸化シリコン（ＳｉＯ_２）膜１１が形成され
ている。ＳｉＯ_２膜１１の上には、窒化タンタル、タン
タル等のバリアメタル層１３を介して、下層配線となる
Ｃｕ配線１５が形成されている。

【０００６】また、ＳｉＯ_２膜１１の上には、Ｃｕ配線
１５を覆う層間膜としてのＳｉＯ_２膜１７が形成されて
いる。このＳｉＯ_２膜１７を貫通してＣｕ配線１５と接
するように、窒化タンタル、タンタル等のバリアメタル
層１９を介して、ビアプラグ２１が形成されている。

【０００７】また、ＳｉＯ_２膜１７の上には、窒化タン
タル、タンタル等のバリアメタル層１９を介して、上層
配線となるＣｕ配線２３がビアプラグ２１と連続して形
成されている。また、ＳｉＯ_２膜１７の上には、バリア
メタル層１９に接してＳｉＯ _２膜２５が形成されてい
る。

【０００８】たとえば、Ｃｕ配線２３からビアプラグ２
１を通りＣｕ配線１５に向かって電流が流れる場合、Ｃ
ｕ配線１５からビアプラグ２１を通りＣｕ配線２３に向
かって電子が流れる。

【０００９】この時、エレクトロマイグレーション現象
により、電子の流れと同様にビアプラグ２１内の銅原子
はＣｕ配線２３の方向に向かって移動しようとする。こ
れにより、ビアプラグ２１内の銅原子が移動した部分で
不足が生じ、ビアプラグ２１のＣｕ配線１５側にボイド
が発生する。

【００１０】

【発明が解決しようとする課題】ロジックＬＳＩ配線に
おいて、従来のアルミニウム（Ａｌ）配線ではビアプラ
グにタングステン（Ｗ）を用いていた。このため、Ａｌ
のマイグレーションを抑制することができ、Ａｌ配線の
寿命分散が抑制されて、信頼性を高くすることができ
た。

【００１１】一方、高速処理を考慮して、Ａｌ配線から
低い抵抗値を有するＣｕ配線に移行しつつある。Ｃｕ配
線では、デュアルダマシンを採用したプロセスが定着し
つつある。このプロセスによる構造では、配線−ビアプ
ラグ−配線が全てＣｕにより積層される。ＣｕはＡｌよ
りも原子量が大きいため、エレクトロマイグレーション
の影響を受けにくいが、このようなＣｕ配線の積層構造
でも、微細化が進んだ半導体構造ではビアプラグに局所
的な電流集中が生じるため、図１で説明したようなボイ
ドの発生による配線不良が避けられない。

【００１２】高速動作を実現するための重要な要素であ
る、Ｃｕ配線が低い抵抗値を有するという利点を損なわ
ずに、かつＣｕのエレクトロマイグレーションを抑制す
ることができるＣｕ配線構造、特に、Ｃｕのエレクトロ
マイグレーションが実際に発生するビアプラグの構造に
着目した配線構造が望まれる。

【００１３】本発明の目的は、高速動作を維持しつつ、
ビアプラグの構造に着目してエレクトロマイグレーショ
ンの発生を抑制することができる半導体装置及びその製
造方法を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、層間絶縁膜を介して上下に
設けられる第１及び第２配線と、前記第１配線と前記第
２配線とを接続するビアプラグとを備える。前記ビアプ
ラグは、その膜厚の一部を形成する少なくとも１層の高
融点金属層を有しており、該層を形成する金属は、前記
第１及び第２配線を形成する金属の融点よりも高い融点
を有する。

【００１５】ここで、前記ビアプラグは、１層の高融点
金属層を有することが好ましく、前記高融点金属層は、
前記第１又は第２配線にバリアメタル層を介して接する
ように積層されていることが好ましい。

【００１６】また、前記第１及び第２配線、及び前記ビ
アプラグは銅又は銅合金により形成され、前記高融点金
属層はタングステンにより形成されることが好ましい。
また、前記高融点金属層は、１０ナノメートル以上、１
００ナノメートル以下の膜厚に形成されることが好まし
い。

【００１７】かかる高融点金属層は、例えば化学気相堆
積法を使い、適当な堆積条件を選択することにより、層
間絶縁膜表面への堆積を抑制しつつ前記ビアプラグ内に
露出されている金属表面に選択的に、マスク工程を使う
ことなく自己整合的に形成することが可能である。

【００１８】本発明による半導体装置は、多層配線構造
を有するものであり、以下に示す実施の形態では、高速
動作に寄与する配線構造として注目されているＣｕ配線
構造を取り上げる。ここでは、Ｃｕ配線構造においてＣ
ｕのエレクトロマイグレーションを抑制するための新た
なビアプラグの構造を例示する。特に、ビアプラグの膜
厚の一部を形成する金属の選択基準、及びＣｕのエレク
トロマイグレーションを考慮した場合の該金属層に対す
る制約等が示される。

【００１９】本発明によれば、Ｃｕ多層配線構造におい
て電流集中が生じやすいビアホール内部に、エレクトロ
マイグレーション耐性に優れたＷ等の高融点金属よりな
る中間層を、前記ビアホールの深さ方向の一部にのみ、
エレクトロマイグレーションに対する障壁として有効
な、しかもビアホールの実質的な抵抗増大を招かないよ
うな厚さに形成することにより、超微細化高速半導体装
置の信頼性を大きく向上させることができる。本発明に
よれば、かかる高融点金属中間層は自己整合的に形成す
ることができるため、マスク工程数の増加を回避するこ
とが可能である。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面と対応して詳細に説明する。

【００２１】図２は、本実施の形態による半導体装置の
配線構造を概念的に説明する図である。

【００２２】本実施の形態による半導体装置は、Ｃｕ配
線３５，４３を採用した多層配線構造を有している。配
線間を接続するビアプラグ４１には、Ｃｕ配線４３と連
続して形成されるＣｕ層４２の他に、高融点金属層とし
てのＷ層４７が設けられている。この高融点金属層とし
て採用される金属材料は、Ｃｕ配線及びＣｕ層４２を形
成しているＣｕの融点及び比抵抗に基づいて選択され、
所定範囲内の膜厚に形成されている。

【００２３】図２を参照して、本実施の形態による半導
体装置の配線構造を説明する。まず、半導体（Ｓｉ）基
板３０の上には、該基板上に形成された素子（図示せ
ず）を覆う層間膜としての酸化シリコン（ＳｉＯ_２）膜
３１が形成されている。本実施の形態では、ＳｉＯ_２膜
３１は、約４００ｎｍの膜厚に形成されている。

【００２４】つぎに、ＳｉＯ_２膜３１の上には、バリア
メタル層３３が設けられている。このバリアメタル層３
３は、配線プロセス等において、配線材料として使用さ
れるＣｕの原子がＳｉＯ_２膜３１中に拡散するのを防止
するために設けられている。本実施の形態では、バリア
メタル層３３は、約２０ｎｍの膜厚に形成されている。

【００２５】バリアメタル層３３の上には、下層配線と
なるＣｕ配線３５が形成されている。本実施の形態で
は、Ｃｕ配線３５は、約３００ｎｍの膜厚に形成されて
いる。また、ＳｉＯ_２膜３１の上には、Ｃｕ配線３５を
覆う層間膜としてのＳｉＯ_２膜３７が形成されている。
本実施の形態では、ＳｉＯ_２膜３７は、約４００ｎｍの
膜厚に形成されている。

【００２６】ビアプラグ４１は、上記ＳｉＯ_２膜３７を
貫通し、Ｃｕ配線３５とＣｕ配線４３とを接続するよう
に形成されている。上述のように、本実施の形態におけ
るビアプラグ４１は、高融点金属層としてのＷ層４７
と、Ｃｕ配線４３と連続して形成されるＣｕ層４２とに
より形成されている。

【００２７】ＳｉＯ_２膜３７の上には、バリアメタル層
３９が設けられている。本実施の形態におけるバリアメ
タル層３９の役割は２つある。第１は、配線プロセス等
において、配線材料として使用されるＣｕの原子がＳｉ
Ｏ_２膜３７，４５中に拡散するのを防止することであ
る。第２は、Ｗ層４７と共にＣｕの拡散を防止する層を
２重に形成して（２重のＣｕ拡散防止層）、エレクトロ
マイグレーションによるＣｕ原子の拡散を防止すること
である。本実施の形態では、バリアメタル層３９は、約
２０ｎｍの膜厚に形成されている。

【００２８】バリアメタル層３９の上には、上層配線と
なるＣｕ配線４３がＣｕ層４２と連続して形成されてい
る。本実施の形態では、Ｃｕ配線４３は、約３００ｎｍ
の膜厚に形成されている。また、ＳｉＯ_２膜３７の上に
は、Ｃｕ配線４３を囲むように、層間膜としてのＳｉＯ
_２膜４５が形成されている。本実施の形態では、ＳｉＯ
_２膜４５は、約４００ｎｍの膜厚に形成されている。

【００２９】ここで、ビアプラグ４１の構造について具
体的に説明する。Ｗ層４７はビアプラグ４１の下部に設
けられており、その下面は、Ｃｕ配線３５に直接接して
いる。一方、該Ｗ層４７の上面は、バリアメタル層３９
を介して、Ｃｕ層４２と接している。したがって、本実
施の形態では、ビアプラグ４１を構成するＷ層４７とＣ
ｕ層４２との間にバリアメタル層３９が設けられてい
る。

【００３０】また、ＳｉＯ_２膜３７を貫通して設けられ
たビアプラグ４１の膜厚約４００ｎｍのうち、Ｗ層４７
は、約５０ｎｍの膜厚に形成されている。したがって、
この配線構造におけるＷ層４７は、Ｃｕ配線が有する低
い抵抗値を損なわないように、非常に薄い膜厚に形成さ
れていることがわかる。

【００３１】このように、本実施の形態による半導体装
置は、ＳｉＯ_２膜３７を介して上下に設けられるＣｕ配
線３５，４３と、Ｃｕ配線３５とＣｕ配線４３とを接続
するビアプラグ４１とにより構成される配線構造を有し
ている。ここで、ビアプラグ４１は、配線金属であるＣ
ｕよりも高い融点を有する金属の層としてのＷ層４７を
有している。

【００３２】図２に示される配線構造により、Ｃｕ配線
が有する低い抵抗値を生かした高速動作を維持すること
ができる一方で、Ｃｕのマイグレーションの抑制にも対
処することができる。その理由を以下に示す。第１観点
として、Ｃｕのマイグレーションを抑制するための手段
としての高融点金属層に適用される材料の選択（図３参
照）、第２観点として、高速動作を考慮した該金属層の
膜厚（図４参照）、について説明する。

【００３３】上記第１観点について説明する。本実施の
形態では、ビアプラグ４１は、Ｃｕ層４２の他に、高融
点金属層としてのタングステン（Ｗ）層４７をＣｕ配線
３５と直接接するように有している。Ｗは、Ｃｕ配線３
５，４３及びＣｕ層４２を形成しているＣｕの融点より
も高い融点を有する。

【００３４】図３は、本実施の形態による半導体装置に
おける高融点金属層に適用する金属材料を説明する図で
ある。

【００３５】Ｃｕ配線におけるビアプラグ４１の一部に
形成する金属層には、電流集中が生じるビアプラグ４１
内での電子の移動（銅原子の移動）を抑制することがま
ず要求される。そこで、電子の移動（銅原子の移動）を
抑制することができる能力を有する金属に注目する。具
体的には、配線金属であるＣｕに比べて融点が高い（或
いは原子番号が大きい）金属材料が選択される。これ
は、融点が高い金属ほど、「その金属原子が移動しにく
い」という考えに基づいている。一方、このような金属
層は、配線金属であるＣｕと反応して高抵抗層を形成す
るものであってはならない。

【００３６】図３を参照して、ここでは、金（Ａｕ）、
銀（Ａｇ）、コバルト（Ｃｒ）等の金属材料に対応し
て、その融点及び比抵抗が示されている。本実施の形態
では、Ｃｕの融点（１０８４．５℃）に比べて３倍以上
の高い融点（３３８７℃）を有するＷを選択する。後述
するが、Ｗを使用することで、ＣＶＤ法によるセルフア
ライメントによる配線プロセスが可能となる。

【００３７】たとえば図２を参照して、Ｃｕ配線４３か
らビアプラグ４１を通してＣｕ配線３５に向かって電流
を流した場合、Ｗの融点の高さ、具体的にはＣｕと比べ
た場合のＷにおける電子の移動のしにくさにより、Ｃｕ
配線３５からＣｕ配線４３に向かって流れる電子の移動
が抑制される。これにより、該電子の移動に応じて移動
しようとするビアプラグ４１中のＣｕ原子の移動を抑制
することができる。

【００３８】さらに、上述したように、このＣｕ層４２
とＷ層４７との間に設けられているバリアメタル層３９
は、Ｗ層４７と同様に、エレクトロマイグレーションに
よるＣｕ拡散を防止する役割を有している。バリアメタ
ル層３９及びＷ層４７からなる２重のＣｕ拡散防止層に
より、エレクトロマイグレーション耐性がより強化され
る。

【００３９】つぎに、上記第２観点について説明する。
本実施の形態では、Ｗ層４７は、ビアプラグ４１の膜厚
全体の一部をわずかに形成するだけの極めて薄い膜厚を
有する。これは、Ｃｕの比抵抗（約１．５６μΩｃｍ）
に比べてＷの比抵抗（約４．９μΩｃｍ）が大きい点を
考慮することによる。ビアプラグ４１全体の抵抗値をで
きるだけ低くすることで、Ｃｕ配線における全体の遅延
量を低減することができ、さらには高速動作を維持する
ことができる。

【００４０】図４は、本実施の形態による半導体装置に
おけるＷ層４７の膜厚について説明する図である。この
図は、Ｗ層４７の膜厚を厚くすることにより、Ｃｕ配線
に全体における遅延量が増大する概念を簡単に例示して
いる。

【００４１】Ｗ層４７の膜厚は、Ｃｕ配線３５−ビアプ
ラグ４１−Ｃｕ配線４３の間に電界を印加した時に、あ
る温度でどの程度Ｃｕが拡散するかで決定される。した
がって、Ｃｕの拡散をある程度抑制するために設けられ
るＷ層４７の膜厚は、ビアプラグ４１（ＳｉＯ_２膜３
７）の膜厚（約４００ｎｍ）に比べて、非常に薄く形成
することができる（約５０ｎｍ）。

【００４２】図４を参照して、Ｗ層４７の膜厚は、１０
ｎｍ以上、１００ｎｍ以下であることが好ましい。１０
ｎｍ以下ではＣｕの拡散が大きくなり、１００ｎｍ以上
ではＷ層４７の抵抗が大きいため、ビアプラグ４１を含
むＣｕ配線全体の遅延量が大きくなる。このように、Ｗ
層４７の膜厚を適切に選ぶことにより、低い抵抗値を有
するＣｕ配線の利点を生かした高速動作を維持すること
ができる。このＷ層４７の膜厚に関する制約については
図５にて説明する。

【００４３】さらに、本実施の形態では、バリアメタル
層３９を、配線プロセス等だけでなく、動作時において
もＣｕの拡散防止に利用する配線構造としている。この
配線構造により、バリアメタル層３９を形成する材料及
び膜厚等を考慮する等して、Ｗ層４７の膜厚をさらに薄
く設けることができる。

【００４４】図５は、本実施の形態による半導体装置に
おけるＷ層４７の膜厚範囲を説明する図である。ここで
は、Ｗ層４７の膜厚範囲を配線抵抗の見積もり計算に基
づいて説明する。

【００４５】先ず、ビアプラグ４１をＣｕと共にＷを用
いた場合のビアプラグ４１の抵抗は、以下のように示さ
れる。 Ｒ＝Ｒ１＋Ｒ２ ＝ρ１×Ｌ１／Ｓ＋ρ２×Ｌ２／Ｓ ＝（８．４Ｌ１＋４０Ｌ２）×１０^−５／πｄ^２ ここで、Ｒ１はＣｕの抵抗であり、Ｒ２はＷの抵抗であ
る。また、ρ１はＣｕの比抵抗（２．１μΩ・ｃｍ）で
あり、ρ２はＷの比抵抗（１０μΩ・ｃｍ）である（こ
こではＣＶＤ−Ｗの比抵抗を使用する）。また、Ｌ１
は、ビアプラグ４１の一部を形成するＣｕ（Ｃｕ層４
２）の厚さであり、Ｌ２はビアプラグ４１の一部を形成
するＷ（Ｗ層４７）の厚さである。さらに、Ｓ＝πｄ^２
／４であり、Ｄはビアプラグの直径である。

【００４６】たとえば、本実施の形態のように、ＳｉＯ
_２膜３７の膜厚が４００ｎｍ、Ｗ層４７の膜厚が５０ｎ
ｍである場合、直径０．２μｍのビアプラグ４１の抵抗
は、Ｌ１＝３５０ｎｍ、Ｌ２＝５０ｎｍ、及びｄ＝０．
２として、上式より以下のように求められる。 Ｒ＝Ｒ１＋Ｒ２ ＝０．２３４＋０．１５９ ＝０．３９３（Ω） すなわち、Ｗを施さない場合（０．２６７Ω）に比べ
て、ビアプラグ４１の抵抗は４７％上昇する。

【００４７】図５は、ＳｉＯ_２膜３７の膜厚をＬ＝４０
０ｎｍに固定した場合のＷ層４７の膜厚とビアプラグ４
１全体の抵抗（遅延時間）の上昇率との関係を示してい
る。

【００４８】図５では、直線（実線）Ａは、現実的なレ
ベルでのＷ−ＣＶＤによる比抵抗（ρ２＝１０μΩ・ｃ
ｍ）の場合を示しており、直線（破線）Ｂは、期待され
る将来的なレベルでのＷ−ＣＶＤによる比抵抗（ρ２＝
５μΩ・ｃｍ）の場合を示している。

【００４９】本実施の形態において規定されるＷ層の膜
厚範囲は、直線Ａに基づく下限と、直線Ｂに基づく上限
により規定される。具体的には、直線Ａに基づいた、現
状におけるＷ層４７の薄膜成長プロセスからの制約と、
直線Ｂに基づいた、将来的な技術向上による要素を含め
た、デバイス設計に関する外部からの制約とにより規定
される。これらに関して以下により詳細に説明する。

【００５０】はじめに、下限に関して説明する。薄膜成
長過程において、一般的なメタル成長では、２次元核生
成から連続膜に移行するために１０ｎｍ程度が必要とさ
れる。仮に連続膜でなければ、Ｃｕフローに対するバリ
ア性能が極端に劣化する恐れがある。

【００５１】つぎに、上限について説明する。図５を参
照して、本実施の形態では、Ｃｕ配線が有する特徴であ
る高速動作を生かすために、ビアプラグ１個当りに許容
することができる抵抗上昇率を３０％（レベルＣにて図
示）に設定している。この３０％は、回路設計等の外部
から要求される許容条件である。

【００５２】この場合、Ｗのバルク値での抵抗率を考慮
すれば９０ｎｍ以下（図示せず）まで許容することがで
き、現状のＷ−ＣＶＤでの抵抗率を考慮すれば、直線Ａ
に基づいて約３０ｎｍ以下まで許容することができる。
さらに、将来的にＷ−ＣＶＤの抵抗率が低くすることが
できることが期待され、直線Ｂに基づいて約１００ｎｍ
以下までは許容することができると考えられる。

【００５３】たとえば、ビアプラグ４１をＷのみで形成
する場合、単ピッチのビアプラグ（Ｗのみ）−Ｃｕ配線
−ビアプラグ（Ｗのみ）の構造に関して全体の配線抵抗
が非常に大きくなる。このことは、ＷとＣｕとの抵抗率
の差から明確であり、直線Ａの傾きを通して、Ｃｕ配線
を採用する利点が大きく損なわれることが容易に理解さ
れる。

【００５４】以上から、Ｗ層４７の膜厚を約１０ｎｍか
ら約１００ｎｍの範囲に設定することにより、Ｃｕ配線
抵抗を必要以上に上昇させることなく、Ｃｕのエレクト
ロマイグレーション耐性を上げることが可能となる。

【００５５】図６は、本実施の形態による半導体装置の
製造方法を説明する製造プロセスフロー図である。ここ
では、図６（Ａ）〜図６（Ｄ）を用いて、下層配線及び
上層配線を有する２層配線のデュアルダマシンによる工
程フローを説明する。

【００５６】図６（Ａ）を参照して、はじめに、Ｓｉ基
板３０の上に、層間膜としてＳｉＯ _２膜３１を形成す
る。本実施の形態では、プラズマＣＶＤ法により、約４
００ｎｍの膜厚に形成する。

【００５７】つぎに、エッチングストッパとしての窒化
シリコン（ＳｉＮ）膜４８を形成する。本実施の形態で
は、ＣＶＤ法あるいはスパッタリング法により、約３０
ｎｍの膜厚に形成する。

【００５８】つぎに、Ｃｕ配線３５を形成するための下
準備を行う。まず、フォトリソグラフィ工程及びエッチ
ング工程において、Ｃｕ配線３５が形成される領域であ
るトレンチを約０．２μｍの幅で開口する。次いで、レ
ジスト除去／洗浄工程において、ＳｉＮ膜４８上のフォ
トレジストを除去し、開口しているトレンチ表面を含め
たＳｉＮ膜４８表面の洗浄を行う。

【００５９】つぎに、上記トレンチの表面に、ＰＶＤ法
により、バリアメタル層３３とＣｕシード層（図示せ
ず）を成膜する。本実施の形態では、バリアメタル層３
３の材料にはＴａＮを用い、約２０ｎｍの膜厚に形成す
る。また、Ｃｕシード層は、ＣＶＤ法またはスパッタリ
ングにより、約１００ｎｍの膜厚に形成する。

【００６０】最後に、メッキ工程によりＣｕのメッキ膜
を成膜し、トレンチの埋込みを行う。ここで、Ｃｕメッ
キは、電解メッキ法により約３００ｎｍの膜厚に形成さ
れる。その後、ＣＭＰ工程において、第１配線層の上に
残されているＣｕ層及びバリアメタル層（図示せず）を
除去する。

【００６１】つぎに、第２配線層を形成する。はじめ
に、層間絶縁膜としてＳｉＯ_２膜３７を形成する。この
ＳｉＯ_２膜３７は、ビアプラグ４１が設けられる層（図
示せず）に対応する。本実施の形態では、プラズマＣＶ
Ｄ法により、ＳｉＯ_２膜３７の膜厚を約４００ｎｍに形
成する。

【００６２】つぎに、ＳｉＯ_２膜３７の上に、エッチン
グストッパとしてのＳｉＮ膜４９を形成する。本実施の
形態では、前記ＳｉＮ膜４９はＣＶＤ法あるいはスパッ
タリング法により、約３０ｎｍの膜厚に形成する。

【００６３】つぎに、ＳｉＮ膜４９の上に、層間膜とし
てのＳｉＯ_２膜４５を形成する。ＳｉＯ_２膜４５は、Ｃ
ｕ配線４３が形成される第２配線層に対応する。本実施
の形態では、プラズマＣＶＤ法により、ＳｉＯ_２膜４５
の膜厚を約４００ｎｍに形成する。

【００６４】その後、フォトリソグラフィ／エッチング
工程において、Ｃｕ配線３５が露出するように、ＳｉＯ
_２膜３７，４５及びＳｉｎ膜４９を貫通して約０．２μ
ｍ幅のビアホール３８を形成する。ビアホール３８は、
ビアプラグ４１が形成される領域が上に開口している空
間である。その後、レジスト除去／洗浄工程において、
ＳｉＯ_２膜４５上のフォトレジストを除去し、ビアホー
ル３８の表面を含めたＳｉＯ_２膜４５表面の洗浄を行
う。

【００６５】つぎに、図６（Ｂ）を参照して、ＣＶＤ法
によるＷ層４７を成膜する。本実施の形態では、Ｗ層４
７のＣＶＤプロセスの際、タングステン・ヘキサカルボ
ニルＷ(ＣＯ)6を原料として用い、Ｗ層４７を５０ｎｍ
の膜厚に形成する。

【００６６】図７は、本実施の形態において使用される
Ｗ(ＣＯ)6の蒸気圧曲線を示す図である。Ｗ(ＣＯ)6は、
蒸気圧が比較的高いため、原料温度が常温でも容易に供
給が可能であり、基板（この場合Ｃｕ）上でのＷの成長
は供給律速となる。

【００６７】また、ビアホール内部への選択成長である
ため、低ガス圧力下での成長が好ましい。具体的には、
基板温度３００℃、ガス供給量１００ｓｃｃｍ、圧力１
００ｐａで行った。この時のＷの成長速度は、１５ｎｍ
／ｍｉｎである。Ｗの成長は、活性点の多い領域で選択
的に成長する。したがって、この場合、ＳｉＯ_２膜３
７，４５上ではＷは成長されない。なお、Ｗ(ＣＯ)6を
堆積する際のＣｕとＳｉＯ_２の選択比は無限大である。

【００６８】このように、ＣＶＤ法による堆積工程にお
いて、Ｗ(ＣＯ)_６は、ＳｉＯ_２膜４５の上から供給され
るが、Ｗ層の堆積条件を上記の好ましい範囲に設定して
おくことにより、ＳｉＯ_２膜３７上へのＷ層の堆積が抑
制され、Ｗ層４７はビアホール３８において露出されて
いるＣｕ配線３５上に選択的に堆積する。

【００６９】つぎに、図６（Ｃ）を参照して、ここで
は、バリアメタル層３９とＣｕシード層４４を成膜す
る。本実施の形態では、ＰＶＤ法により、バリアメタル
層３９を形成する金属として窒化タンタル（ＴａＮ）を
用い、約２０ｎｍの膜厚に形成する。また、Ｃｕシード
層４４を約１００ｎｍの膜厚に形成する。

【００７０】つぎに、図６（Ｄ）を参照して、ここで
は、メッキ工程においてＣｕのメッキ膜を成膜し、ビア
ホール３８及び該プラグ３８上部の開口領域に対して該
メッキ膜を埋め込み、具体的には、電解メッキ法によ
り、約３００ｎｍの膜厚に形成する。

【００７１】その後、ＣＭＰ工程により、第２配線層
（ＳｉＯ２膜４５）よりも上に形成されているＣｕシー
ド層、バリアメタル層及びＣｕメッキ膜（図示せず）等
を除去し、第２配線層の工程を終了する。これにより、
ビアプラグ４１（Ｃｕ層４２）及びＣｕ配線４３が形成
される。

【００７２】以上により、本実施の形態による半導体装
置の製造方法は、以下の工程により実施することができ
る。はじめに、シリコン基板１０上に設けられたＳｉＯ
_２膜３１上にＣｕ配線３５を形成する。つぎに、Ｃｕ配
線３５を覆うＳｉＯ_２膜３７７を形成し、該ＳｉＯ_２膜
３７を貫通してＣｕ配線３５を露出するビアホール３８
を形成する。

【００７３】つぎに、ビアホール３８において露出され
ているＣｕ配線３５に接するように、Ｃｕよりも融点が
高いＷを用いてＷ層４７を形成する。最後に、バリアメ
タル層３９等を介して、Ｃｕ層４２及びＣｕ配線４３を
形成する。

【００７４】この製造方法では、高融点金属層を形成す
る金属としてＷを用いることにより、ＣＶＤ工程におい
てＣｕ配線３５に対して選択的に堆積させることができ
る。この場合、Ｗ(ＣＯ)６を比較的低い温度で成膜する
ことができ、セルフアライメントにより非常に薄い層を
形成することができる。

【００７５】以上、本発明の実施の形態を説明してきた
が、本発明は上記実施の形態に限定されず、デバイス構
造の変更及び／又は製造プロセスにおける設定パラメー
タ等の変更等があってもよい。以下、この点について説
明する。

【００７６】はじめに、上記実施の形態では、高速動作
を維持し、Ｃｕのマイグレーションを抑制するために、
高融点金属層（Ｗ層４７）は、ビアプラグ４１の下部に
１層だけ設けられている。そこでは、Ｗ層４７は、その
下面においてＣｕ配線３５に接し、さらに、その上面に
おいてバリアメタル層３９と接することにより、２重の
（連続した）Ｃｕ拡散防止層を形成している。本発明は
上記実施の形態に限定されず、たとえば、Ｗ層４７は、
ビアプラグ４１における上部にその膜厚の一部を構成す
るように１層だけ設けられていてもよい。以下、この点
について詳細に説明する。

【００７７】図８は、本発明の他の実施の形態による半
導体装置の配線構造を説明する図である。図８におい
て、図２に示した構成と同じ構成には同一符号を付して
説明を省略する。

【００７８】図８において、Ｗ層４７は、ビアプラグ４
１の上部に１層だけ設けられている。そこでは、Ｗ層４
７は、その下面においてＣｕ層４２と接し、さらに、そ
の上面においてバリアメタル層３９を介してＣｕ配線４
３と接している。

【００７９】また、図２に示した配線構造がＣｕ配線３
５側に２重の（連続した）Ｃｕ拡散防止層が設けられて
いるのに対し、図８に示す配線構造は、Ｃｕ配線４３側
に２重の（連続した）Ｃｕ拡散防止層を設けている。さ
らに、この配線構造では、ビアプラグ４１の下部にＣｕ
配線３５と接するバリアメタル層３９が設けられてい
る。

【００８０】このように、Ｗ層４７は、図２に示す配線
構造ではビアプラグ４１の下部に設けられており、図８
に示す配線構造ではビアプラグ４１の上部に設けられて
いる。勿論、ビアプラグ４１の中央部、すなわち、バリ
アメタル層３９を介してＣｕ配線３５又はＣｕ配線４３
と直接接しない位置にＷ層４７を設けることも可能であ
る。

【００８１】ここで、図８に示すビアプラグ４１のプロ
セスについて、上述した図６（Ｂ）及び図６（Ｃ）の説
明に対応して説明する。この場合、シングルダマシンに
より、下層配線及び上層配線を有する２層配線を形成す
る。

【００８２】はじめに、図６（Ａ）の構造にＰＶＤ法に
よりバリアメタル層３９とＣｕシード層４４を成膜す
る。なお、この状態では、ビアホール３８の開口部には
バリアメタル層３９は形成されていない。つぎに、Ｃｕ
メッキ膜を埋め込んでＣｕ層４２を形成する。ここで
は、ビアホール３８の開口部がＣｕ層４２の上面よりも
Ｗ層４７の膜厚だけ高くなるように凸状にする。つぎ
に、凸状に開口している部分にＣＶＤ法によりＷを堆積
してＷ層４７を形成し、ビアプラグ４１を形成する。そ
の後、ビアプラグ４１の上面にバリアメタル層３９を形
成し、第２配線層（Ｃｕ配線４３）の配線工程を行う。

【００８３】つぎに、上記実施の形態では、高速動作を
維持し、Ｃｕのマイグレーションを抑制するために、高
融点金属層（Ｗ層４７）は、ビアプラグ４１の下部に１
層だけ設けられている。本発明は上記実施の形態に限定
されず、たとえば、高速動作に対する要求を緩和する場
合には、ビアプラグ４１の任意の位置に複数のＷ層４７
を設けていてもよい。以下、この点について詳細に説明
する。

【００８４】図９は、本発明の他の形態による半導体装
置の配線構造を説明する図である。図９において、図２
に示した構成と同じ構成には同一符号を付して説明を省
略する。

【００８５】図９において、Ｗ層４７は、ビアプラグ４
１の内部に２層設けられている。そこでは、Ｗ層４７の
それぞれは、その上面及び下面においてＣｕ層４２と接
している。具体的には、（Ｃｕ配線３５−）バリアメタ
ル層３９−Ｃｕ層４２−Ｗ層４７−Ｃｕ層４２−Ｗ層４
７−Ｃｕ層４２−バリアメタル層３９（−Ｃｕ配線４
３）による積層構造が形成されている。

【００８６】なお、図９に例示するＷ層４７のそれぞれ
は、ビアプラグ４１の上面及び下面に設けられているバ
リアメタル層３９に接していない。勿論、これらの一方
又は全てが上部及び下部のバリアメタル層３９に接する
ような配線構造としてもよい。

【００８７】ここで、図９に示すビアプラグ４１のプロ
セスについて、上述した図６（Ｂ）及び図６（Ｃ）、さ
らには図８の説明に対応して説明する。

【００８８】はじめに、図６（Ａ）の構造にＰＶＤ法に
よりバリアメタル層３９とＣｕシード層４４を成膜す
る。なお、この状態では、ビアホール３８の開口部には
バリアメタル層３９は形成されていない。その後、Ｃｕ
メッキ膜を埋め込んでＣｕ層４２を形成する工程とＣＶ
Ｄ法によりＷ層４７を堆積する工程とを交互に繰り返し
てビアプラグ４１を形成する。その後、ビアプラグ４１
の上面にバリアメタル層３９を形成し、第２配線層（Ｃ
ｕ配線４３）の配線工程を行う。

【００８９】以上より、図８及び図９に示した他の形態
による配線構造を含めて、本発明の半導体装置では、ビ
アプラグ４１は、その膜厚の一部を形成する少なくとも
１層の高融点金属層（Ｗ層４７）を有していればよい。
高速動作が要求される場合には、ビアプラグ４１内に１
層のＷ層４７を有していることが好ましい。

【００９０】また、図２に示す配線構造では、Ｃｕ配線
３５−Ｗ層４７−バリアメタル層３９−Ｃｕ層４２によ
る２重のＣｕ拡散防止層が形成されている。勿論、Ｗ層
４７とバリアメタル層３９の積層順序を入れ替えて、Ｃ
ｕ配線３５−バリアメタル層３９−Ｗ層４７−Ｃｕ層４
２による２重のＣｕ拡散防止層を形成してもよい。

【００９１】同様に、図８に示す配線構造では、Ｃｕ層
４２−Ｗ層４７−バリアメタル層３９−Ｃｕ配線４３に
よる２重のＣｕ拡散防止層が形成されている。勿論、Ｗ
層４７とバリアメタル層３９の積層順序を入れ替えて、
Ｃｕ層４２−バリアメタル層３９−Ｗ層４７−Ｃｕ配線
４３による２重のＣｕ拡散防止層を形成してもよい。

【００９２】したがって、本発明の半導体装置では、Ｗ
層４７とバリアメタル層３９の一方が、その積層順序に
よらずＣｕ配線３５又はＣｕ配線３５のいずれかに接し
ていることが好ましい。ここでは、たとえば図８に示し
たように、２重のＣｕ拡散防止層が形成されていない側
にバリアメタル層３９を有していてもよい。

【００９３】一方、本発明による半導体装置の製造プロ
セスは、ビアホール３８内に、Ｃｕ配線３５，４３を形
成するＣｕの融点よりも高い融点を有するＷにより、上
記ビアホール３８の深さよりも薄い中間層としてのＷ層
４７を形成する工程を含んでいる。さらに、ビアホール
３８中に、該W層４７にコンタクトするように、また該
ビアホール３８中を充填するようにビアプラグ４１を形
成する工程を含んでいる。

【００９４】最後に、上記実施の形態では、金属配線に
Ｃｕを用いビアプラグ４１における抵抗値をより低くし
て高速動作を実現する配線構造を例示している。本発明
は上記実施の形態に限定されず、たとえば、Ａｌ配線を
はじめとした他の金属配線の場合に適用することができ
る。この場合、図３に示される金属材料の融点及び比抵
抗から配線に使用される金属材料の融点に比べて高い融
点を有する金属材料を高融点金属として選択し、さらに
該高融点金属層に応じた膜厚に形成する。

【００９５】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載の要旨内において様
々な変形・変更が可能である。

【００９６】（付記１） 層間絶縁膜を介して上下に設
けられる第１及び第２配線と、前記第１配線と前記第２
配線とを接続するビアプラグと、を備え、前記ビアプラ
グは、その膜厚の一部を形成する少なくとも１層の高融
点金属層を有し、該層を形成する金属は、前記第１及び
第２配線を形成する金属の融点よりも高い融点を有す
る、ことを特徴とする半導体装置。

【００９７】（付記２） 前記ビアプラグは１層の高融
点金属層を有する、付記１記載の半導体装置。

【００９８】（付記３） 前記高融点金属層は、前記第
１又は第２配線にバリアメタル層を介して接するように
積層されている、付記１又は２記載の半導体装置。

【００９９】（付記４） 前記第１及び第２配線、及び
前記ビアプラグは銅又は銅合金により形成されており、
前記高融点金属層はタングステンにより形成されてい
る、付記１乃至３のいずれか記載の半導体装置。

【０１００】（付記５） 前記高融点金属層は、１０ｎ
ｍ以上、１００ｎｍ以下の膜厚に形成される、付記１乃
至４のいずれか記載の半導体装置。

【０１０１】（付記６） 絶縁膜の上に第１配線層を形
成するステップと、前記第１配線層の上に層間絶縁膜を
形成し、該層間絶縁膜を貫通して前記第１配線を露出す
るビアホールを形成するステップと、前記ビアホール内
に、前記第１配線層を形成する金属の融点よりも高い融
点を有する金属により、前記ビアホールの深さよりも薄
い中間層を形成するステップと、前記ビアホール中に、
前記中間層にコンタクトするように、また前記ビアホー
ル中を充填するようにビアプラグを形成するステップ
と、前記層間絶縁膜上に、前記ビアプラグに接続する第
２配線層を形成するステップと、を備える半導体装置の
製造方法。

【０１０２】（付記７） 前記中間層を形成するステッ
プは、前記層間絶縁膜表面に前記高融点金属の層が形成
されないような条件で実行される自己整合プロセスより
なる付記６記載の半導体装置の製造方法。

【０１０３】（付記８） 前記中間層を形成するステッ
プは、化学気相成長法により実行される付記７記載の半
導体装置の製造方法。

【０１０４】（付記９） 前記中間層を形成するステッ
プと前記ビアプラグを形成するステップは、前記中間層
を前記ビアホールにおいて前記第１の配線層にコンタク
トするように形成するステップと、前記ビアプラグを前
記ビアホール中において前記中間層上に形成するステッ
プとよりなる付記６記載の半導体装置の製造方法。

【０１０５】（付記１０） 前記中間層を形成するステ
ップと前記ビアプラグを形成するステップは、前記ビア
プラグを前記ビアホールにおいて前記第１の配線層にコ
ンタクトするように形成するステップと、前記中間層
を、前記ビアホールにおいて前記ビアプラグ上に形成す
る工程とよりなる付記６記載の半導体装置の製造方法。

【０１０６】（付記１１） 前記ビアプラグを形成する
ステップは、前記高融点金属層がバリアメタル層を介し
て前記第１配線又は第２配線に接するように積層するス
テップを含む、付記６〜１０のうち、いずれか一項記載
の半導体装置の製造方法。

【０１０７】（付記１２） 前記第１及び第２配線、及
び前記ビアプラグは銅又は銅合金により形成され、前記
中間層はタングステンにより形成される、付記６〜１１
のうち、いずれか一項記載の半導体装置の製造方法。

【０１０８】

【発明の効果】本発明によれば、Ｃｕ多層配線構造にお
いて電流集中が生じやすいビアホール内部に、エレクト
ロマイグレーション耐性に優れたＷ等の高融点金属より
なる中間層を、前記ビアホールの深さ方向の一部にの
み、エレクトロマイグレーションに対する障壁として有
効な、しかもビアホールの実質的な抵抗増大を招かない
ような厚さに形成することにより、超微細化高速半導体
装置の信頼性を大きく向上させることができる。また、
本発明によれば、かかる高融点金属中間層は自己整合的
に形成することができるため、マスク工程数の増加を回
避することが可能である。

【図面の簡単な説明】

【図１】従来の半導体装置の配線構造を説明する図であ
る。

【図２】本発明の実施の形態による半導体装置の配線構
造を説明する図である。

【図３】本発明の実施の形態による半導体装置における
高融点金属層に適用する金属材料を説明する図である。

【図４】本発明の実施の形態による半導体装置における
Ｗ層の膜厚について説明する図である。

【図５】本発明の実施の形態による半導体装置における
Ｗ層の膜厚範囲を説明する図である。

【図６】本発明の実施の形態による半導体装置の製造方
法を説明する製造プロセスフロー図である。

【図７】本発明の実施の形態において使用されるＷ(Ｃ
Ｏ)6の蒸気圧曲線を示す図である。

【図８】本発明の他の実施の形態による半導体装置の配
線構造を説明する図である。

【図９】本発明の他の実施の形態による半導体装置の配
線構造を説明する図である。

【符号の説明】

１１，１７，２５，３１，３７，４５ ：ＳｉＯ_２膜 １３，１９，３３，３９ ：バリアメタ
ル層 １５，２３，３５，４３ ：Ｃｕ配線 ２１，４１ ：ビアプラグ ４２ ：Ｃｕ層 ３８ ：ビアホール ４４ Ｃｕシード層 ４７ ：Ｗ層 ４８，４９ ：ＳｉＮ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 信幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 大場 隆之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH11 HH21 HH32 JJ01 JJ11 JJ19 JJ21 JJ32 KK11 KK21 KK32 MM01 MM02 MM12 MM13 NN03 NN06 NN07 PP02 PP06 PP08 PP14 PP15 PP27 QQ09 QQ10 QQ25 QQ37 QQ48 QQ91 QQ92 RR04 RR06 SS08 SS15 TT02 WW02 XX05

Claims (7)

【特許請求の範囲】
1. 【請求項１】 層間絶縁膜を介して上下に設けられる第
   １及び第２配線と、 前記第１配線と前記第２配線とを接続するビアプラグと
   を備え、 前記ビアプラグは、その膜厚の一部を形成する少なくと
   も１層の高融点金属層を有し、該層を形成する金属は、
   前記第１及び第２配線を形成する金属の融点よりも高い
   融点を有することを特徴とする半導体装置。
2. 【請求項２】 前記ビアプラグは１層の高融点金属層を
   有する請求項１記載の半導体装置。
3. 【請求項３】 前記高融点金属層は、前記第１又は第２
   配線にバリアメタル層を介して接するように積層されて
   いる請求項１又は２記載の半導体装置。
4. 【請求項４】 前記第１及び第２配線、及び前記ビアプ
   ラグは銅又は銅合金により形成されており、前記高融点
   金属層はタングステンにより形成されている請求項１乃
   至３のいずれか記載の半導体装置。
5. 【請求項５】 前記高融点金属層は、１０ナノメートル
   以上、１００ナノメートル以下の膜厚に形成される請求
   項１乃至４のいずれか記載の半導体装置。
6. 【請求項６】 絶縁膜の上に第１配線層を形成するステ
   ップと、 前記第１配線層の上に層間絶縁膜を形成し、該層間絶縁
   膜を貫通して前記第１配線を露出するビアホールを形成
   するステップと、 前記ビアホール内に、前記第１配線層を形成する金属の
   融点よりも高い融点を有する金属により、前記ビアホー
   ルの深さよりも薄い中間層を形成するステップと、 前記ビアホール中に、前記中間層にコンタクトするよう
   に、また前記ビアホール中を充填するようにビアプラグ
   を形成するステップと、 前記層間絶縁膜上に、前記ビアプラグに接続する第２配
   線層を形成するステップとを備える半導体装置の製造方
   法。
7. 【請求項７】 前記中間層を形成するステップは、前記
   層間絶縁膜表面に前記高融点金属の層が形成されないよ
   うな条件で実行される自己整合プロセスよりなる請求項
   ６記載の半導体装置の製造方法。