TWI406361B - 於互連應用中形成可靠介層接觸之結構及方法 - Google Patents

Description

於互連應用中形成可靠介層接觸之結構及方法

本發明係關於一種半導體結構與一種製造半導體結構之方法。更特別地是，本發明係關於一種互連結構，其具有增加介層至佈線連結之可靠性與強度，而不會增進電阻或製程複雜性。

一般而言，半導體裝置包括複數個形成在半導體基板上之積體電路。通常信號路徑之複雜網路係連接於散佈於基板表面之電路元件。整個裝置之有效信號路徑，需要形成多層次或多層架構，如單一或雙鑲嵌佈線結構。於典型之互連結構內，金屬介層係垂直於半導體基板，而金屬線係平行於半導體基板。

隨著越來越多裝置與電路壓縮於一半導體晶片，金屬層的佈線密度與數目皆隨一代接著一代增加。為提供高信號速度之低電阻電容，介電常數小於二氧化矽的低k介電材料及含銅線變得非常必要。為確保生產量與可靠度，藉由一般鑲嵌製程形成之薄金屬導線與螺栓的品質非常重要。現今在此遭遇到的主要問題為，嵌入於低k介電材料中之深次微米金屬螺栓之不良機械完整性，造成在互連結構中令人不滿意的熱循環與應力遷移阻抗。當使用新金屬化方法與多孔低k介電材料時，此問題會變得更嚴重。

為了解決應用銅鑲嵌與低k介電材料於互連結構之弱機械強度議題，所謂〝介層貫穿(via punch－through)〞技術則為半導體工業採納。介層貫穿提供介層挖鑿特徵(via－gouging feature)(或錨繫區域)於互連結構內。據報告介層挖鑿特徵達成接觸螺栓之合理接觸電阻，以及增加機械強度。這些發現已在例如313(2004)電氣電子工程師協會國際電子裝置會議M.－Si.Liang〝在銅/低k整合之挑戰(Challenges in Cu/Low K Integration)〞、316(2004)電氣電子工程師協會國際可靠度物理座談會D.Edelstein等人〝具有銅/電漿增強化學氣相沈積低k後段製程之90nm互補式金屬氧化半導體科技之綜合可靠度估算(Comprehensive Reliability Evaluation of a 90 nm CMOS Technology with Cu/PECVD Low k BEOL)〞、以及Chang等人美國專利案4,184,909號、Simon等人的美國專利5,933,753號、Geffken等人的美國專利5,985,762號、Uzoh等人的美國專利6,429,519號，以及Yang等人的美國專利6,784,105號中報導。

然而，先前技術中用以產生介層挖鑿之氬濺鍍技術會破壞低k介電材料。由於形成挖鑿特徵的條件，最終互連結構包含從氬濺鍍製程導致低k介電材料嚴重破壞。此為先進晶片製造之主要產量降低及可靠度的顧慮。

圖1係為先前技術互連結構之問題，包括由氬濺鍍產生之介層挖鑿特徵。特別地，圖1顯示先前技術互連結構，包括置於下互連層100頂之上互連層108。下互連層100包括第一低k介電材料102，其包含至少一導電特徵104。至少一導電特徵104典型地藉由擴散阻障層103與第一低k介電材料102隔開。導電特徵104典型地為嵌於第一低k介電材料之金屬線。下互連層100典型地以帽蓋層106與上互連層108部分分隔開。上互連層108包括第二低k介電材料110，其包括置於其中的導電填充線112與傳導介層114。於一些實施例，如圖1所示，導電填充線112直接置於導電填充介層114之上，並與之接觸。導電填充線112與導電填充介層114之組合具有一介層挖鑿特徵116，該特徵延伸入下互連層100之至少一導電特徵104。如所示，導電填充線112與導電填充介層114各包括一導電材料。第一擴散阻障層118與第二擴散阻障層120將傳導區域與介電材料隔開。圖1所示的區域125表示在氬濺鍍期間內形成為介電材料之破壞區域，氬濺鍍係用以產生介層挖鑿特徵116。被破壞的區域125則會在導電特徵的底部造成不受歡迎的粗糙度。如圖式最右手邊所示，先前技術製程同樣會破壞於未對準介層圖案127的第一介電層102。未對準介層圖案係定義為當介層沒有完全對準/坐落在下層互連層上。

這兩特徵會使總佈線可靠度以及介層至佈線連結的強度降級。更者，兩上述特徵會造成展現高階金屬至金屬洩漏的結構。

多孔超低k介電材料(具有大約2.8或更小的介電常數)已被研發，且已被使用做為互連結構中其中之一層間介電層。相較於密集之(亦即，非多孔)低k介電質，氬濺鍍的破壞性在大部分超低k介電材料測試上影響更高，使目前超低k介電材料之金屬化方法整合幾乎不可能。結果，全部現有超低k硬體則會在阻障完整性的測試期間失敗。

鑑於先前互連結構之上述缺點，且特別是在當其中一層間介電材料為多孔超低k介電質，需要持續研發一種既新又改善之整合結構，改善介層至佈線連結之可靠度與強度，而不會在介電材料導致任何破壞區域。

本發明提供一種互連結構與其製造方法，其會增加介層至佈線連接的可靠度與強度，而不會於互連結構的介電材料造成破壞區域。如此並不會對電阻或製程複雜度產生明顯影響。此外，本發明互連結構與方法對未對準的介層圖案特別有用。

根據本發明，以上所述不需引入介層挖鑿特徵至互連結構而可達成，以避免使用氬濺鍍製程。特別是，本發明中以上所述係藉由提供含鈷緩衝層於開口(一般為介層)之底部，而使開口直接接觸下層互連層之導電特徵。根據本發明，含鈷緩衝層直接置於下層互連層導電特徵之暴露表面頂上。含鈷緩衝層係選擇地形成於且限制於上互連層之開口與下互連層之下層導電特徵間之介面。

整體而言，本發明提供一種半導體結構，例如，一種互連結構，包含：一下互連層，包含具有至少一導電特徵於其中之一第一介電材料；一上互連層，包含一第二介電材料，其具有至少一開口直接接觸下互連層之至少一導電特徵；一含鈷緩衝層，設置於至少一開口中，僅於下互連層之至少一導電特徵之暴露表面上；第一襯層與第二襯層，位於至少一開口內；以及一導電材料，位於至少一開口中之第二襯層上。

於本發明的一些實施例中，第一襯層與第二襯層係連續存在於至少一開口內。在此類實施例中，本發明結構包含：一下互連層，包含具有至少一導電特徵於其中之第一介電材料；一上互連層，包含第二介電材料，其具有至少一開口直接接觸下互連層之至少一導電特徵；一含鈷緩衝層，置於至少一開口中，僅於下互連層之至少一導電特徵之暴露表面上；第一襯層與第二襯層，連續地位於至少一開口內；以及一導電材料，位於至少一開口中之第二襯層上。

於本發明之另一實施例中，第一襯層係不連續，且不在含鈷緩衝層頂上。於本發明的特別實施例中，本發明結構包含：一下互連層，包含具有至少一導電特徵嵌於其中之第一介電材料；一上互連層，包含第二介電材料，其具有至少一開口直接接觸下互連層之至少一導電特徵；一含鈷緩衝層，置於至少一開口中，僅於下互連層之至少一導電特徵之暴露表面上；第一襯層與第二襯層，位於至少一開口內，其中第一襯層為不連續的，且不存在於含鈷緩衝層頂上；以及一導電材料，位於至少一開口中之第二襯層上。

在上述任一實施例中，存在於至少一開口中的導電材料係較佳地為銅或含銅合金。

除了上述半導體結構，本發明亦關於此結構之製造方法。大略來說，本案的方法包含：提供一一多層互連結構，包含一下互連層與一上互連層，其中下互連層包含具有至少一導電特徵於其中之一第一介電材料，且上互連層包含一第二介電材料具有至少一開口，其直接接觸下互連層之至少一導電特徵；選擇性沈積一含鈷緩衝層於至少一開口中，僅於下互連層之至少一導電特徵之暴露表面上；形成第一襯層與第二襯層於至少一開口內；以及形成一導電材料於至少一開口內之第二襯層上。

本發明提供一種互連結構與其製造方法，其包括置於上互連層開口與下互連層之導電特徵間的介面之含鈷合金。現將參考伴隨本申請案的以下討論與圖式而更詳細地說明。參考以下提供用於說明之圖式使本申請案更為詳細，而就其本身而論，並圖式並未按比率繪製。

以下說明陳述許多具體細節，譬如特定結構、元件、材料、尺寸、製程步驟與技術，以便對本發明提供完整了解。不過，一般熟諳該技藝者將理解到，本發明可在不具有這些特定細節之下實施。在其他實例中，眾所皆知的結構或製程步驟將不會詳細說明，以便避免混淆本發明。

可理解的是，當一元件，如一層、區域或基板視為在另一元件〝上〞或〝上方〞時，可直接地位於其他元件上，或者亦可存在中間元件。相對之下，當一元件視為於另一元件〝直接之上〞或者〝直接上方〞時，即不會有任何中間元件存在。亦令人理解的是，當一元件視為在另一元件〝下〞或〝下方〞時，可直接於其他元件〝下〞或〝下方〞，或者可存在中間元件。相對之下，當一元件視為在另一元件〝直接之下〞或者〝直接下方〞時，就不會有任何中間元件存在。

本發明的製程流程始於提供初始互連結構10，如圖2A所示。具體地，圖2A所示的初始互連結構10典型地包括、但非總是以介電帽蓋層14來部分區隔之下互連層12與上互連層16的多層互連。下互連層12可置於包括一個或多個半導體裝置之半導體基板上，其包含具有至少一導電特徵(亦即，傳導區域)20的第一介電材料18，導電特徵係藉由一阻障層22與第一介電材料18分隔。上互連層16包含具有至少一開口於其中的第二介電材料24。圖2A亦顯示一未對準介層圖案25。於圖2A顯示兩開口；參考數字26代表單一鑲嵌結構的一線開口，且參考數字27A與27B分別代表一雙鑲嵌結構的介層開口與線開口。雖然顯示此類結構，但本申請案並非限於此一結構。替代地，本申請案考量包括有通到下層導電特徵20之至少一開口的結構。典型地，至少一開口為置於線開口下的一介層開口。

圖2A所示之初始互連結構10，係使用於該技藝中眾所皆知之標準互連製程。例如，初始互連結構10的形成可藉由施加第一介電材料18(未顯示)於基板表面。基板雖未顯示但可包含一半導材料、一絕緣材料、一導電材料或其任何組合。當基板由半導材料組成時，任何半導體皆可使用，如矽(Si)、矽化鍺(SiGe)、碳化矽鍺(SiGeC)、碳化矽(SiC)、鍺(Ge)合金、砷化鎵(GeAs)、砷化銦(InAs)、磷化銦(InP)，且亦可使用其他Ⅲ/V或Ⅱ/Ⅵ族化合物半導體。除這些所列之半導體材料種類外，本發明亦考慮疊層半導體之半導體基板，如矽/鍺化矽(Si/SiGe)、矽/碳化矽(Si/SiC)、絕緣層上矽(SOIs)或者絕緣層上矽鍺(SGOIs)。

當基板為絕緣材料時，絕緣材料可為有機絕緣體、無機絕緣體或其多層組合。當基板為導電材料時，基板可例如包括多晶矽、元素金屬、元素金屬合金、金屬矽化物、金屬氮化物、或其多層組合。當基板包含半導材料時，一個或多個半導體裝置可製造於其上，如互補式金屬氧化物半導體(CMOS)裝置。

下互連層12之第一介電材料18可包含任何含有無機介電質或有機介電質之層間或層內介電質。第一介電材料18係為多孔或非多孔性。可用以作第一介電材料18之一些適當介電質的範例包括但不限於：二氧化矽、倍半矽氧烷(silsequioaxanes)、包括矽、碳、氧與氫原子之碳摻雜氧化物(即有機矽酸鹽)、熱固性聚芳香烯醚類(polyarylene ethers)、或其多層。〝聚芳香烯(polyarylene)〞用語被使用於本申請案中，以代表芳香族羥基團或惰性的替代芳香族羥基團，其係藉由鍵結、稠合環、惰性連結群，如氧、硫、碸(sulfone)、亞碸(sulfoxide)、碳基與類似物，連結在一起。

典型地，第一介電材料18具有約4.0或更小之介電常數，甚至更典型介電常數約2.8或更小。相較於具有比4.0更高介電常數的介電材料，這些介電質一般具有較低的寄生串音。第一介電材料18的厚度可取決於使用之介電材料以及於下互連層12內確切的介電質數目而改變。典型地，以正常的互連結構而言，第一介電材料18厚度約200至約450 nm。

下互連層12亦具有嵌入於(即置於內部)第一介電材料18中的至少一導電特徵20。導電特徵20包含藉由一阻障層22與第一介電材料18分隔的傳導區域。導電特徵20乃藉由微影(即施加光阻到第一介電材料18表面、曝光光阻於所想要之圖案輻射、且利用習知顯影劑顯影曝光之光阻)、蝕刻(乾式蝕刻或濕式蝕刻)開口於第一介電材料18，以及以阻障層22填充蝕刻區域，隨後填充導電材料形成傳導區域。阻障層可包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、氮化釕(RuN)、鎢(W)、氮化鎢(WN)或任何其他可作為阻障層以避免導電材料擴散的材料，阻障層22係藉由沈積製程形成，如原子層沈積(ALD)、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)、物理氣相沈積(PVD)、濺鍍、化學溶液沈積或電鍍。

阻障層22的厚度可取決於沈積製程的實際方法以及所使用的材料來改變。典型地，阻障層22的厚度約4 nm至約40 nm，更典型的厚度是約7 nm至約20 nm。

形成阻障層22後，以導電材料填充在第一介電材料18內開口的剩下區域，以形成導電特徵20。形成導電特徵20所用之導電材料，包括如多晶矽、傳導金屬、包含至少一傳導金屬的合金、傳導金屬矽化物或其組合。較佳地，形成導電特徵20所用之導電材料係為一傳導金屬，譬如銅、鎢或鋁，於本發明中較佳為銅或銅合金(如銅鋁合金)。導電材料係利用習知沈積製程，其包括但不限於：CVD、PECVD、濺鍍、化學溶液沈積或電鍍，填充第一介電材料18剩下之開口。於沈積後，習知之平坦化製程，如化學機械研磨(CMP)可用以提供一種結構，其中阻障層22與導電特徵20皆具有一上表面，係實質上與第一介電材料18上表面共平面。

形成至少一導電特徵20後，利用習知沈積製程，如CVD、PECVD、化學溶液沈積或蒸鍍，形成介電帽蓋層14於下互連層12表面。須注意的是，並不是所有情況都需要介電帽蓋層。介電帽蓋層14包含任何適當的介電帽蓋材料，如碳化矽、氨化矽(Si₄ NH₃ )、二氧化矽、摻雜碳的氧化物、摻雜氮與氫的碳化矽SiC(N,H)或其多層組合。帽蓋層14的厚度取決於所使用之技術及形成該層的材料組成而改變。基本上，帽蓋層14的厚度約15 nm至55 nm，更典型地，厚度約25 nm至約45 nm。

接著，上互連層16係藉由施加第二介電材料24至帽蓋層14上的暴露表面而形成。第二介電材料24包含與下互連層12之第一介電材料18相同或不同之材料，較佳地係為與其相同之介電材料。第一介電材料18的製程技術與厚度範圍在此亦可用於第二介電材料24。接著，使用上述之微影及蝕刻，而形成至少一開口於第二介電材料24。此蝕刻包含乾式蝕刻製程、濕式化學蝕刻製程、或其組合。〝乾式蝕刻〞在此用以代表一蝕刻技術，如反應性離子蝕刻、離子束蝕刻、電漿蝕刻或者雷射剝蝕(laser ablation)。根據本發明，上述的蝕刻步驟亦移除置於導電特徵20頂上之部分介電帽蓋層14，以暴露下互連層12之部分導電特徵20。

需注意的是，上述蝕刻步驟中，有時會形成未對準介層區域25。如圖所示，部份未對準介層區域25坐落於導電特徵20上，而其他部份未對準介層區域25則形成於相鄰之第一介電材料18中。

圖2B顯示含鈷緩衝層28沈積於下互連層導電特徵20之至少暴露部分上後所形成的結構。須注意的是，在未對準介層區域25中，含鈷緩衝層28會形成在導電特徵20的暴露水平與垂直表面上。應該指出的是，在此圖式與剩下的圖式中，在此所示的一些元件並不會被清楚標明。沒被標示的元件與在圖2A中所標示與顯示者相同。

根據本發明，含鈷緩衝層28係由選擇性沈積製程所形成，例如包括電鍍與無電電鍍。

含鈷緩衝層28僅包含元素鈷，或者元素鈷以及磷與硼的至少其中一個。選替地，亦可使用鎢。因此，本發明提供一種含鈷緩衝層28，此緩衝層包括鈷(Co)、磷化鈷(CoP)、鈷鎢磷化合物(CoWP)、硼化鈷(CoB)與鈷鎢硼化合物(CoWB)。在這些材料中，含鈷緩衝層28的較佳材料係為磷化鈷、鈷鎢磷化合物。

含鈷緩衝層28的厚度取決於所選擇使用沈積製程之確切情況而改變。一般來說，含鈷緩衝層28的厚度約1 nm至約20 nm，甚至更典型地厚度為約4 nm至約10 nm。須注意的是，含鈷緩衝層28的選擇性沈積提供一種於整個沈積表面上厚度實質均勻之一層。亦即，選擇性沈積製程在整個沈積表面，如導電特徵20之暴露部分，提供一種變化很少或無任何厚度變化(大約20埃或更少)之含鈷緩衝層28。

根據本發明，介層底部(或開口下部)之含鈷緩衝層28，提供改善之機械/黏著強度，進而改善介層至佈線連結之可靠度。本發明不需提供介層挖鑿特徵於介層底部，而改善機械/黏著強度及介層至佈線連接之可靠度。因為本申請案不考慮任何介層挖鑿特徵，誠如先前技術具包括介層挖鑿特徵之互連結構的情形，所以本發明之互連結構的介電質不會被氬電漿所破壞。因密封底層互連20，且避免互連材料20擴散至介電質18內，含鈷緩衝層28的存在亦有利於未對準介層。

如上所述，含鈷緩衝層28係由選擇性沈積製程所形成，如電鍍與無電電鍍。這兩種選擇性沈積製程皆為熟諳該技藝者所熟知。

電鍍包含由於電流通過含金屬材料的溶液或懸浮液，而將金屬沈澱於電極上。電鍍具有精確之厚度控制以塗佈複雜形狀與不規則孔洞的能力。於本發明中所使用的電鍍製程，可用電鍍技術中眾所皆知的情況來進行。

在無電沈積製程中，包含一個或多個可溶還原劑之氧化，與一個或多個金屬離子還原之氧化還原反應發生在基板表面上。就許多金屬而言，包括銅、鎳、鈷、金、銀、鈀、銠，最新近的沈積表面足以催化製程持續。

在無電電鍍中，藉由合併奈米尺寸催化劑顆粒於頂表面層而可達表面、非導電或半導體活化。這些催化劑顆粒可為鈀、鈷、鎳，且可由物理或化學沈積。

這些顆粒的功能係為當基板浸入於無電電鍍槽時，催化與起始電化學沈積反應。無電電鍍槽將傳導層沈積在基板之催化區域，電鍍層的厚度主要取決於暴露至電鍍槽的時間。於本發明中所使用之適當無電電鍍系統依據次磷酸鹽還原劑之使用。在此系統中，於適當之PH與溫度(通常在65°至75℃之間)，次磷酸鹽離子與鈷離子之混合物係與檸檬酸鹽穩定劑一起產生。當將上述活化催化基板浸於本電鍍槽上時，以下的反應發生於基板上：

鈷金屬隨後則係選擇性地沈積於基板之催化鈀層頂上。藉由此反應所沈積的金屬可為鈷、磷化鈷、鈷鎢磷化合物、硼化鈷或鈷鎢硼化合物，其係取決於電鍍槽溶液之成分。催化層可為鈀、鈷或鎳金屬。催化鈀層可藉由離子植入或者其他種類之物理沈積方法而併入於基板表面上，或藉由化學方法沈積。例如，將含鈀懸浮微粒的膠狀鈀催化溶液注入於接觸開口內，其將沉積具有非常良好黏著力的鈀顆粒於接觸開口內。

接著，第一襯層30係藉由形成第一襯層於第二介電材料24之暴露表面上(包括線與介層開口內的壁表面)以及含鈷緩衝層28表面頂上。最終的結構則例如顯示於圖2C中。第一襯層30包含氮化鉭、氮化鈦、氮化釕、鉭化釕、鉭鈦化釕、氮化鎢或者任何其他類似含金屬氮化物的材料。含金屬氮化物材料的多層結構亦可被考慮在內。第一襯層30係使用沈積製程來形成，如原子層沈積(ALD)、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)、物理氣相沈積(PVD)、濺鍍、化學溶液沈積或電鍍。

第一襯層30的厚度取決於第一襯層內材料層之數目、形成第一襯層之技術及第一襯層本身之材料而改變。典型地，第一襯層30的厚度約1 nm至約20 nm，甚至更典型的為，厚度約3 nm至約10 nm。

隨後，第二襯層32形成於第一襯層30頂上。須注意的是，襯層30與32形成一擴散阻障層，以避免來自傳導區域的導電材料擴散入介電材料內。最終結構包括第二襯層32，如圖2D所示。

第二襯層32包含鉭、鈦、釕、銥、鉑、銠或任何其他類似之金屬材料。這些金屬材料多層亦考慮於其中。第二襯層32係使用沈積製程形成，如原子層沈積(ALD)、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)、物理氣相沈積(PVD)、濺鍍、化學溶液沈積或電鍍。

第二襯層32的厚度可取決於第二襯層內材料層的數目、用以形成第二襯層之技術、以及第二襯層本身之材料而改變。典型地，第二襯層32的厚度約1 nm至約20 nm，甚至更典型的是，厚度約3 nm至約10 nm。

須注意的是，於本發明實施例中，第一襯層與第二襯層30與32兩者分別連續地存在於線開口與介層開口內。

於本發明此時點，選擇性的電鍍晶種層(未顯示)可形成於開口內之第二襯層32頂上。雖然為選擇性地，但較佳包括電鍍晶種層於此結構內，以助於導電材料之生長。尤其是當傳導金屬或金屬合金隨後形成於至少一開口內之情況。當存在時，電鍍晶種層包含一傳導金屬或金屬合金，如用以形成於以下更詳細說明導電材料者。典型地，當導電材料包含銅時，電鍍晶種層則包含銅、銅鋁合金、銅銥合金、銅鉭合金、銅銠合金、鉭釕合金、或者其他銅合金，亦即，含銅之合金。

電鍍晶種層係藉由習知沈積製程形成，例如包括原子層沈積(ALD)、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)、物理氣相沈積(PVD)、化學溶液沈積與其他類似之沈積製程。電鍍晶種層的厚度可於熟知此技藝者之範圍內改變。典型地，電鍍晶種層的厚度是約2 nm至約80 nm。

接著，互連導電材料34形成於至少一開口內。互連導電材料34包含與導電特徵20相同或不同的導電材料，較佳地係為相同之導電材料。較佳地，可使用銅、鋁、鎢或其合金，最佳的係為銅或鋁銅合金。導電材料34係使用上述形成導電特徵20之相同沈積製程，及隨後沈積導電材料34而形成，此結構係會受到平坦化。圖2E顯示導電材料34沈積後之互連結構，而圖2F顯示平坦化後之互連結構。平坦化製程包括碾磨及/或化學機械研磨(CMP)，以分別移除第一襯層與第二襯層30與32、存在於上互連層16水平表面上的電鍍晶種層(若選用時)以及導電材料34，則會提供圖2F所示的結構。

現較佳地參考圖3所示的結構。具體地，圖3所示之結構代表本申請案之另一實施例。於本發明此其他實施例中，第一襯層30並未連續地存在於底部介層內。具體地，第一襯層30已藉由濺鍍製程自介層底部移除，濺鍍製程係沈積第一襯層30於至少一開口後進行。如上述結合圖2A－2F之所有其他製程步驟，進行於製造圖3所示之替代性互連結構。

再次須注意的是，相較於先前技術之互連結構，本申請案的互連結構已增加可靠度，且增加介層至佈線連結之強度。不需引入挖鑿特徵至介層底部內之下，而可增加可靠度與強度。因為沒有任何挖鑿特徵存在於本發明互連結構，所以不會破壞本發明互連結構之介電材料(因而不會變粗糙)，如先前技術之互連結構所發生的情況，其使用氬濺鍍製程以引入挖鑿特徵至介層底部內。

以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。

10．．．初始互連結構

12．．．下互連層

14．．．介電帽蓋層

16．．．上互連層

18．．．第一介電材料

20．．．導電特徵

22．．．阻障層

24．．．第二介電材料

25．．．未對準介層圖案

26．．．線開口

27A．．．介層開口

27B．．．線開口

28．．．含鈷緩衝層

30．．．第一襯層

32．．．第二襯層

34．．．互連導電材料

100．．．下互連層

102．．．第一低k介電材料

103．．．擴散阻障層

104．．．導電特徵

106．．．帽蓋層

108．．．上互連層

110．．．第二低k介電材料

112．．．導電填充線

114．．．傳導介層

116．．．介層挖鑿特徵

118．．．擴散阻障層

120．．．第二擴散阻障層

125．．．區域

127．．．未對準介層圖案

圖1係為描述先前技術之互連結構之剖面示意圖，此結構包括形成介層挖鑿特徵期間，引入介層挖鑿特徵與破壞區域至互連結構之介電材料內。圖1亦顯示未對準的介層圖案。

圖2A－2F係為本發明第一實施例中所使用之基本製程步驟之剖面示意圖。

圖3係為利用本發明第二實施例而形成之發明互連結構圖之剖面示意圖。

12．．．下互連層

14．．．介電帽蓋層

16．．．上互連層

18．．．第一介電材料

20．．．導電特徵

22．．．阻障層

24．．．第二介電材料

25．．．未對準介層圖案

26．．．線開口

27A．．．介層開口

27B．．．線開口

28．．．含鈷緩衝層

30．．．第一襯層

32．．．第二襯層

34．．．互連導電材料

Claims (34)

1. 一種半導體結構，包含：一下互連層，包含具有至少一導電特徵於其中之一第一介電材料；一上互連層，包含一第二介電材料，其具有至少一開口直接接觸該下互連層之該至少一導電特徵；一含鈷緩衝層，設置於該至少一開口中，僅於該下互連層之該至少一導電特徵之暴露表面上；第一襯層與第二襯層，位於該至少一開口內；以及一導電材料，位於該至少一開口中之該第二襯層上。
2. 如申請專利範圍第1項之半導體結構，更包含一介電帽蓋層，部分地置於該上互連層與該下互連層之間，該介電帽蓋層延伸於該下互連層之該至少一導電特徵之部份。
3. 如申請專利範圍第1項之半導體結構，其中該第一介電材料與該第二介電材料包含具有介電常數約4.0或更小之相同或不同之介電材料。
4. 如申請專利範圍第1項之半導體結構，其中該至少一導電特徵與該上互連層之該導電材料包括從多晶矽、傳導金屬、包含至少一傳導金屬的合金、一傳導金屬矽化物，與其組合所組成之群組選出之相同或不同的導電材料。
5. 如申請專利範圍第4項之半導體結構，其中該至少一導電特徵與該上互連層之該導電材料包含銅或含銅合金。
6. 如申請專利範圍第1項之半導體結構，其中該第一襯層與第二襯層係連續呈現於該至少一開口。
7. 如申請專利範圍第1項之半導體結構，其中該第一襯層為不連續的，而該第二襯層為連續的，該不連續的第一襯層不在該含鈷緩衝層頂上。
8. 如申請專利範圍第1項之半導體結構，其中該含鈷緩衝層包含僅元素鈷，或具有磷與硼之至少其中一個之元素鈷。
9. 如申請專利範圍第8項之半導體結構，更包含鎢。
10. 如申請專利範圍第1項之半導體結構，其中該至少一開口包含一介層，該介層未對準於該至少一導電特徵之該表面，且該含鈷緩衝層係置於該至少一導電特徵之暴露的水平與垂直表面。
11. 一種半導體結構，包含：一下互連層，包含具有至少一導電特徵於其中的一第一介電材料；一上互連層，包含一第二介電材料，其具有至少一開口直接接觸該下互連層之該至少一導電特徵；一含鈷緩衝層，置於該至少一開口中，僅於該下互連層之該至少一導電特徵之暴露表面上；第一襯層與第二襯層，連續地位於該至少一開口內；以及一導電材料，位於該至少一開口中之該第二襯層上。
12. 如申請專利範圍第11項之半導體結構，更包含一介電帽蓋層，部分地置於該上互連層與該下互連層之間，該介電帽蓋層係延伸於該下互連層之該至少一導電特徵之部分。
13. 如申請專利範圍第11項之半導體結構，其中該第一介電材料與該第二介電材料包含具有介電常數約4.0或更小之相同或不同之介電材料。
14. 如申請專利範圍第11項之半導體結構，其中該至少一導電特徵與該上互連層的該導電材料包含從多晶矽、傳導金屬、包含至少一傳導金屬之合金、一傳導金屬矽化物，與其組合所組成之群組選出的相同或不同的導電材料。
15. 如申請專利範圍第14項之半導體結構，其中該至少一導電特徵與該上互連層的該導電材料包含銅或含銅合金。
16. 如申請專利範圍第11項之半導體結構，其中該含鈷緩衝層包含僅元素鈷，或具有磷與硼之至少其中一個之元素鈷。
17. 如申請專利範圍第16項之半導體結構，更包含鎢。
18. 如申請專利範圍第11項之半導體結構，其中該至少一開口包含一介層，該介層未對準於該至少一導電特徵之該表面，且該含鈷緩衝層係置於該至少一導電特徵之暴露的水平與垂直表面。
19. 一種半導體結構，包含：一下互連層，包含具有至少一導電特徵嵌於其中的一第一介電材料；一上互連層，包含一第二介電材料，其具有至少一開口直接接觸該下互連層之該至少一導電特徵；一含鈷緩衝層，置於該至少一開口中，僅於該下互連層之該至少一導電特徵之暴露表面上；第一襯層與第二襯層，位於該至少一開口內，其中該第一襯層為不連續的，且不存在於含該鈷緩衝層頂上；以及一導電材料，位於該至少一開口中之該第二襯層上。
20. 如申請專利範圍第19項之半導體結構，更包含一介電帽蓋層，部分地置於該上互連層與該下互連層之間，該介電帽蓋層係延伸於該下互連層之該至少一導電特徵之部分。
21. 如申請專利範圍第19項之半導體結構，其中該第一介電材料與該第二介電材料包含具有介電常數約4.0或更小之相同或不同之介電材料。
22. 如申請專利範圍第19項之半導體結構，其中該至少一導電特徵與該上互連層的該導電材料包含從多晶矽、傳導金屬、包含至少一傳導金屬之合金、一傳導金屬矽化物與其組合所組成之群組選出的相同或不同的導電材料。
23. 如申請專利範圍第22項之半導體結構，其中該至少一導電特徵與該上互連層的該導電材料包含銅或含銅合金。
24. 如申請專利範圍第19項之半導體結構，其中該含鈷緩衝層包含元素鈷，或具有磷與硼之至少其中一個之元素鈷。
25. 如申請專利範圍第24項之半導體結構，更包含鎢。
26. 如申請專利範圍第19項之半導體結構，其中該至少一開口包含一介層，該介層未對準於該至少一導電特徵的該表面，且該含鈷緩衝層被配置在至少一導電特徵之暴露的水平與垂直表面上。
27. 一種形成半導體結構之方法，包含：提供一多層互連結構，包含一下互連層與一上互連層，其中該下互連層包含具有至少一導電特徵嵌於其中之一第一介電材料，且該上互連層包含一第二介電材料具有至少一開口，其直接接觸該下互連層之該至少一導電特徵；選擇性沈積一含鈷緩衝層於該至少一開口中，僅於該下互連層之該至少一導電特徵之暴露表面上；形成第一襯層與第二襯層於該至少一開口內；以及形成一導電材料於該至少一開口內之該第二襯層上。
28. 如申請專利範圍第27項之方法，更包含提供一介電帽蓋層於該上互連層與該下互連層之間，該介電帽蓋層延伸於該下互連層之該至少一導電特徵之部分，但卻沒有完全蓋住該至少一導電特徵。
29. 如申請專利範圍第27項之方法，其中該選擇性沈積包含一電鍍製程。
30. 如申請專利範圍第27項之方法，其中該選擇性沈積包含一無電鍍製程。
31. 如申請專利範圍第27項之方法，其中選擇性沈積該含鈷緩衝層，包括選自僅元素鈷，或具有磷或硼之至少其一之元素鈷。
32. 如申請專利範圍第31項之方法，更包含鎢。
33. 如申請專利範圍第27項之方法，其中該至少一導電特徵與該上互連層的該導電材料包含銅或含銅合金。
34. 如申請專利範圍第27項之方法，其中該至少一開口包含一介層，該介層未對準於該至少一導電特徵之該表面，且該含鈷緩衝層係置於具該至少一導電特徵之暴露的水平與垂直表面。