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CN100502011C - 存储元件 - Google Patents

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CN100502011C
CN100502011C CNB2005800241948A CN200580024194A CN100502011C CN 100502011 C CN100502011 C CN 100502011C CN B2005800241948 A CNB2005800241948 A CN B2005800241948A CN 200580024194 A CN200580024194 A CN 200580024194A CN 100502011 C CN100502011 C CN 100502011C
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Abstract

提供了一种其构造能够容易以高密度制造的存储元件。该存储元件包括两个电极(1、4)之间的记录层(2、3)，且向两个电极(1、4)施加不同极性的电势，从而由电阻变化元件(10)构造存储单元，用于可逆地改变记录层(2、3)的电阻值。在多个相邻的存储单元中，至少一部分构成电阻变化元件(10)的记录层的层(2、3)是由相同层共同形成的。

Description

存储元件
技术领域
本发明涉及一种存储元件，其中通过使用电阻变化元件构造存储单元，在电阻变化元件中利用向两个电极施加不同极性的电势可逆地改变记录膜的电阻值。
背景技术
在诸如计算机的信息设备中，广泛地使用能够高速工作的高密度DRAM作为随机存取存储器。
然而，与电子设备和信号处理中使用的通用逻辑电路LSI相比，DRAM的制造工艺复杂，因此其制造成本高昂。
此外，DRAM是一种易失性存储器，在断电时其信息丢失。因此，应当频繁进行刷新操作，即，应当读出已写入信息(数据)、重新放大并应当重新写入信息。
因此，提出了FeRAM(铁电物质存储器)、MRAN(磁存储元件)等作为非易失性存储器，即使在断电时也能够防止其信息丢失。
对于这些存储器而言，没有电源供应也能够保持写入的信息很长时间。
此外，对于这些存储器而言，人们认为如果这些存储器形成为非易失性存储器，那么就能够取消刷新操作，从而能够降低功耗。
不过，在上述非易失性存储器中，由于构成每个存储单元的存储元件尺寸减小，变得难以保持存储元件的特性。
因此，难以将元件的尺寸一直减小到设计规则的极限和制造工艺的极限。
因此，提出了一种新型的存储元件作为具有适于减小尺寸的布置的存储器。
这种存储元件具有这样的结构，其中在两个电极之间夹置包含特定金属的离子导体。
那么，如果两个电极中的任一个包含该导体中含有的金属，当向两个电极施加电压时，电极中所含的金属扩散到离子导体中作为离子，由此改变了离子导体的电特性，例如电阻值或电容。
利用这种特性有可能构造储存器件(例如参见引用的专利文献1和引用的非专利文献1)。
具体而言，该离子导体是一种由硫属元素化物和金属的固溶体制成的玻璃材料或半导体材料。更具体而言，该离子导体由AsS、GeS、GeSe中溶解了Ag、Cu、Zn的材料制成(例如，包含Ag、Cu、Zn的硫属元素化物是合适的，像AsSAg、GeSeAg、GeSAg、AsSCu、GeSeCu和GeSCu)。两个电极中的任一个电极含有Ag、Cu、Zn(参见上述引用的专利文献1)。应当指出，另一个电极由钨、镍、钼、铂、金属硅化物等形成，其基本不会被溶解到含有离子导体的材料中。
那么，举例来说，可以将存储元件和二极管或诸如MOS晶体管的选择元件连接起来形成存储单元，可以将这些存储单元形成阵列以构造储存器件。
在具有这种布置的存储元件中，当向两个电极施加高于阈值电压的偏压时，离子导体中的导电离子(例如Ag、Cu、Zn等离子)向负电极方向移动到达负电极，从而造成产生电沉积。此外，当该电沉积枝状(树枝晶体)生长并到达正电极时，就形成了电流通路，使得离子导体的电阻值从高电阻变到低电阻。结果，就可能在存储元件上记录信息。
此外，当将极性与上述偏压相反的电压施加到两个电极上时，形成枝状电流通路的导电离子溶解到离子导体中，从而该电流通路消失，电阻值重新回到初始的高电阻状态。结果，能够从存储元件擦除所记录的信息。
此外，除了上述布置，还提出了一种具有如下布置的存储元件，其中在电极和离子导体之间插入限制离子运动的阻挡层。一般认为该阻挡层可以由适当材料制作，以限制离子运动，尽管其允许电子在其中传导，例如氮化钛、钛钨、氧化镍等。那么，该阻挡层应当以如此方式充分减小厚度(小于3nm)从而电子在所需操作电压下可以通过该阻挡层。
在具有其中阻挡层如上述形成的布置的存储元件中，利用施加高于阈值电压的记录电压，电子在阻挡层中传导，之后电沉积继续发展并在阻挡层表面和另一电极之间形成电流通路，从而获得诸如电阻改变的电特性。
那么，所提出的单元结构是这样的结构，其中，在形成于一个电极(下电极)上的绝缘层的一部分上形成过孔，无论是否存在阻挡层，离子导体/阻挡层/另一电极(上电极)都形成于该过孔中。
当存储元件具有上述结构时，有可能使存储元件的尺寸变得较小(例如，在10nm的量级上)，而通过形成于一个电极上的绝缘层能够使存储元件与其他电要素绝缘。
在制造如上所述的形成于过孔之内的存储元件的布置时，例如，在下电极上沉积绝缘层。此外，通过构图和蚀刻工艺在绝缘层上形成到达下电极的过孔。之后，选择性地或者以非选择性方式在过孔中沉积从离子导体到上电极的各层。
这里曾描述过，当以非选择性方式沉积各层时，在沉积各层之后，可以通过CMP(化学机械抛光)和/或蚀刻技术移除形成于绝缘层上的离子导体和电极膜材料。
此外，报道过一种将PCMO(PrCaMnO)作为记录膜的电阻变化型非易失性存储器(参见引用的非专利文献2)。
然后，还是在使用该PCMO的电阻变化型非易失性存储器的情况中，所提出的单元结构具有形成于过孔中的PCMO膜，该膜通过绝缘膜而被构图。
同时，在用于形成每个存储单元且在制造诸如DRAM的半导体储存器件时使用的处理工艺中，惯例是是使用RIE(反应离子蚀刻)方法，这是蚀刻处理方法的一种。
通过使用诸如RIE方法的处理技术，有可能容易地从电气地和物理地分隔存储单元。
那么，当所有相邻存储单元或连接到相同选择线的存储单元和连接到相邻非选择线的存储单元都被电气和物理地隔离开时，就可能降低相互的电干扰，也可能防止杂质原子不希望的原子扩散。
具体而言，从理想的角度而言，由于RIE方法能够通过与蚀刻气体的反应以气相状态设置成膜元素且能够通过蚀刻去除气态成膜元素，因此这种反应离子蚀刻方法不存在因这样蚀刻的成膜元素的再沉积而造成的制造成品率降低的问题，所以这种反应离子蚀刻方法被广泛使用。
[引用的专利文献1]：日本未审PCT公开No.2002-536840
[引用的非专利文献1]：NIKEEI ELECTRONICS，2003年1月20日的一期(104页)
[引用的非专利文献2]：Technical Digest，International Electron DevicesMeeting(IEDM)，2002，p.193
发明内容
然而，当构成存储元件的每一层都形成于过孔之内时，需要诸如利用下层电极取向的选择性外延生长或基于镀敷的膜生长的方法，以便在过孔内选择性地沉积各层。
于是，不可能使用普通的膜沉积方法(气相沉积、溅镀、CVD方法等)。
此外，在上述任一种新型存储元件中，是通过现有半导体制造工艺中不成熟的材料构建存储元件的。
那么，当希望通过RIE方法处理此类新型材料时，难以根据构成元素气化此类新型材料，或者即使在能够气化此类新型材料的时候，必需选择反应气体并检验蚀刻条件等的最优化。
具体而言，当微制造技术发展到光刻获得的处理精度小于100nm并进一步小于50nm的时候，需要处理精度高达大约几个纳米长度以下的蚀刻技术，因此难以通过现有蚀刻技术处理此类新型材料。
此外，当使用此类新型材料时，如果希望根据使用普通膜沉积方法的非选择性生长形成构成存储元件的各层，那么将会出现与例如过孔内的膜的非均匀性(例如，膜厚的非均匀性)有关的问题，或者必需要在膜沉积之后检验CMP(化学机械抛光)方法中的条件的最优化或基于蚀刻技术的膜去除工艺的条件。
因此，前述新型存储元件遇到了这样的问题：为了提高制造成品率需要很长的开发周期。
同时，作为在半导体制造工艺等中处理细微形状的方法，使用了利用深紫外线、超紫外线、电子束等的光刻技术。
根据这种光刻技术，有可能处理小于100nm的非常细微的形状。
由于这种光刻技术难以充分提高焦深，其处理分辨率或精度取决于曝光表面高度的晶片平面分布。
那么，当曝光表面是诸如硅衬底的半导体的表面时，以高精度抛光衬底的表面，且曝光表面高度具有充分的均匀性。为此，能够在高精度下以非常高的分辨率执行例如MOS晶体管的栅极的构图工艺。
另一方面，在通过诸如膜沉积和蚀刻处理的多种工艺处理硅衬底之后，由于不均匀的膜厚、诸如蚀刻和抛光的处理量的不均、以及基于当随部分的构建材料不同时所需的材料的处理量的差异，难以获得大致为初始衬底表面那样的曝光表面高度分布。
因此，例如在布线工艺中的光刻的分辨率劣于MOS晶体管的栅极的处理工艺的分辨率。
因此，即使使用与闪速存储器(其中仅利用MOS晶体管构建存储单元)等的波长相同的曝光光源，这种新型的利用如MOS晶体管的选择元件和电阻变化元件构建的存储单元也难以获得等同的光刻分辨率。
结果，难以以高密度制造由存储单元阵列形成的存储器件。
为了解决上述问题，本发明旨在提供一种其布置能够容易地以高密度制造的存储元件。
根据本发明的存储元件特征在于：电阻变化元件构成存储单元，所述电阻变化元件具有在两个电极之间提供的记录层，且其中所述记录层的电阻值在对于所述两个电极施加不同极性的电势时可逆地改变，构成所述电阻变化元件的所述记录层的层的至少一部分是由所述多个相邻存储单元中的同一层共同形成的。
根据本发明的存储元件的上述布置，由于各存储单元由电阻变化元件构成，其中在两个电极之间提供记录层，且其中所述记录层的电阻值在对于所述两个电极施加不同极性的电势时可逆地改变，因此电阻变化元件的电阻值能够在高电阻和低电阻之间可逆地变化。因此，能够将电阻变化元件的电阻状态存储在存储单元中作为信息。
此外，由于构成电阻变化元件的记录层的层的至少一部分可以由多个相邻存储单元中的相同层形成，在制造存储元件时，共同形成的层不必在每个存储单元处通过记录膜的局部沉积或构图处理而被处理。因此，能够降低构图精度，且有可能容易地执行构图。
此外，在根据本发明的上述存储元件中，有可能构造具有如下布置的存储元件，其中电阻变化元件形成于布线上方，以向电阻变化元件施加操作电压。
根据上述布置，由于在形成电阻变化元件之前形成驱动存储元件所需的非常薄的布线，因此，在沉积完例如电阻变化元件的记录膜之后不必执行形成于布线层之间的绝缘膜所需的高温(例如，高于350℃的温度)工艺。有可能甚至使用其膜结构在高温下改变的材料来形成电阻变化元件。
根据上述的本发明，在制造存储元件时，由于对于共同形成的层的构图精度可以被降低且能够容易地执行构图，因此有可能相当大地提高制造成品率。
因此，即使在存储单元的尺寸微型化的时候，由于能够以高成品率容易地制造存储元件，因此有可能提高存储单元的密度。结果，有可能提高存储元件的存储容量并使存储器小型化。
此外，即使将现有半导体工艺中不成熟的新材料(元素和组分)用于电极和记录层，由于能够以高成品率容易地制造存储元件，因此有可能相当大程度上减少开发处理技术所需的时间周期。
此外，即使在记录层等中使用新材料时，由于廉价的老式光刻系统和制造工艺能够处理这种新材料，因此有可能相当大程度上降低存储元件的制造成本。
那么，由于决定存储单元密度和存储元件制造成品率的因素由材料/光刻工艺/蚀刻工艺/抛光工艺来决定，而这些与电阻变化元件的布置无关，而是在现有半导体批量生产技术中是可用的，因此能够容易地将现有技术应用于本发明。
此外，当存储元件具有这样的布置，即电阻变化元件形成于布线上方以向电阻变化元件施加操作电压时，由于有可能将甚至其膜结构在高温下改变的材料用于电阻变化元件，因此有可能增加选择电阻变化元件的材料的自由度。
因此，有可能将诸如电阻变化比的特性优良的材料和廉价材料用于电阻变化元件。结果，有可能容易地区分存储在存储元件的存储单元上的信息，并使存储元件廉价或降低制造成本。
附图说明
图1为根据本发明实施方式的存储元件的示意性布置图(截面图)；
图2为图1的存储元件的示意性平面图；
图3为图1的存储元件的等效电路图；
图4为根据本发明另一实施方式的存储元件的示意性布置图(示意性平面图)；
图5为根据本发明又一实施方式的存储元件的示意性布置图(示意性平面图)；
图6为图5的存储元件的截面图；
图7为示出图6的改进布置的布置的截面图；以及
图8为将要参照其解释相邻存储单元中的故障的图。
具体实施方式
图1为根据本发明实施方式的存储元件的示意性布置图(截面图)。
该存储单元由大量的构成存储单元的电阻变化元件10的阵列构成。
电阻变化元件10包括高电阻膜2和插置在下电极1和上电极4之间的离子源层3。这些高电阻层2和离子源层3构成记录层，通过记录层能够在每个存储单元的电阻变化元件10上记录信息，以下将详细对其进行描述。
离子源层3含有选自Ag、Cu、Zn的一种以上的元素(金属元素)和选自S、Se、Te的一种以上的元素(硫属元素化物元素)。
然后，当金属元素如下所述被离子化时，电阻变化元件10的电阻值变化。即，该金属元素(Ag、Cu、Zn)变成了离子源。
高电阻膜2是使用电阻率高于离子源层3的材料，如绝缘体或半导体构建的。
具体而言，可以使用氧化硅、氮化硅、稀土氧化物膜、稀土氮化物膜、非晶硅和非晶锗。此外，可以使用诸如非晶硫属元素化物的材料。
具体而言，可以将例如CuTeGeGd膜用作上述的离子源层3。虽然该CuTeGeGd膜可能会基于组分而改变其电阻率，然而由于Cu、Te和Gd为金属元素，与S或Se被至少用作硫属元素化物的情况相比，更容易降低电阻。
在非晶硫属元素化物薄膜中，GeTe具有非常低的电阻率且其电阻率约为1×104Ωcm。另一方面，GeSe具有大约1×1013Ωcm的电阻率，GeSTe具有大约1×1011Ωcm的电阻率(参见1990年5月份的“FUNCTIONALMATERIAL”第76页)。
通过这种方式，通过在使用GeTe作为基质材料的材料中，或者含有Te的材料中包含诸如Cu和Cd的金属，有可能降低电阻。那么，厚度为20nm且单元面积为0.4μm2的CuTeGeGd膜的电阻值能够降低到小于大约100Ω。
另一方面，与高电阻膜2一起使用的氧化钆膜的电阻值能够容易地增大至高于100kΩ，且继续增大至1MΩ，即使其具有较厚的膜厚。
此外，在图1所示的布置中，各电阻变化元件10形成于半导体衬底11上形成的MOS晶体管Tr上方。
该MOS晶体管Tr由形成于被元件分隔层12在半导体衬底11中隔开的区域上的源极/漏极区13和栅电极14构成。在栅电极14的壁表面上形成侧壁绝缘层。
此外，栅电极14被通用做字线WL，其是存储元件的一种寻址布线。
然后，MOS晶体管Tr的源极/漏极区13之一和电阻变化元件10的下电极1通过插塞层15/金属布线层16/插塞层17而彼此电连接。
MOS晶体管Tr的源极/漏极区13中的另一个通过插塞层15连接到金属布线层16。金属布线层16连接到位线EL(参见图2)，该位线充当着存储元件的另一种寻址布线。
在本实施方式中，具体而言，在整个存储单元阵列部分(存储器部分)上方，构成每个存储单元的电阻变化元件10可以共同具有高电阻膜2/离子源层3/上电极4各层。换言之，每个电阻变化元件10由同一层的高电阻膜2/离子源层3/上电极4构成。
那么，共同形成的上电极4可以充当将要在以下描述的平板电极PL。
另一方面，在每个存储单元处单独形成下电极1，且各存储单元彼此电隔离。通过在每个存储单元处单独形成下电极1，就在对应于各下电极1的位置提供了各存储单元的电阻变化元件10。
此外，下电极1分别连接到对应的选择MOS晶体管Tr。
图2示出了根据该实施方式的存储元件的示意性平面图，且图3示出了等效电路图。
在图2中，短划线示出了MOS晶体管Tr的有源区18。此外，在该图中，附图标记21表示与电阻变化元件10的下电极1相通的接触部分，而附图标记22表示与位线BL相通的接触部分。
如图2所示，平板电极PL形成于存储单元阵列部分(存储器部分)上方。该平板电极FL在图3的等效电路图中由粗线表示。
此外，如图3所示，电阻变化元件10的一端连接到选择MOS晶体管Tr的源极/漏极之一，MOS晶体管Tr的源极/漏极中的另一个连接到位线BL(BL0、BL1、......、BLm)，MOS晶体管Tr的栅极连接到字线WL(WL0、WL1、，......、WLn)。
然后，电阻变化元件10的另一端连接到平板电极PL，其共同形成于整个存储单元阵列上方。通过该平板电极PL向每个电阻变化元件10施加同样的电势。
随后，将参考图1到3描述根据本实施方式的存储元件的操作。
当选择MOS晶体管Tr的栅极被字线WL开启以向位线BL施加电压时，通过MOS晶体管Tr的源极/漏极向选定的存储单元的下电极1施加电压。
这里，当施加到下电极1的电压极性相对于上电极4(平板电极PL)的电势保持为负电势时，离子源层3中含有的充当离子源的金属元素(例如，Cu)作为离子向着下电极1的方向移动。当这些离子注入高电阻膜2中或者它们沉积在高电阻膜2的表面上时，高电阻膜2的界面状态改变，使得电阻变化元件10的电阻值变为低电阻状态。结果，能够将信息记录在选定的存储单元的电阻变化元件10上。
此外，当施加到下电极1的电压极性相对于上电极4(平板电极PL)的电势保持为正电势时，随着电压的施加，移动到高电阻膜2中的离子或者移动到高电阻膜2的表面上的离子向着上电极4(平板电极PL)的方向移动，使得电阻变化元件10的电阻值变成高电阻状态。结果，能够从选定的存储单元的电阻变化元件10擦除所记录的信息。
这里，电阻变化元件10的电阻值的变化主要是由高电阻膜2的电阻值变化导致的。
那么，通过将高电阻膜2的膜厚减小到例如大约几个纳米就有可能抑制相邻存储单元之间的干扰。
应当指出，高电阻膜2可以在高电阻状态和低电阻状态之间至少具有能够充分保持读出信号的差异程度。例如，高电阻膜应当具有大于30％的差异。
此外，当从存储单元读出所记录的信息时，例如通过MOS晶体管Tr选定存储单元，向选定的存储单元施加预定的电压或电流，并通过连接到位线BL前面部分或平板电极PL的读出放大器检测随着电阻变化元件10的电阻状态而不同的电流或电压。
此时，应当选择施加到选定存储单元的电压或电流使其小于电压或电流的阈值，在该阈值处，电阻变化元件10的电阻值状态发生改变。
接着，将描述根据本实施方式的制造存储元件的方法。
例如，可以如下制造根据本实施方式的存储元件。
首先，在半导体衬底11上形成MOS晶体管Tr。
之后，在表面上方形成绝缘层。
接着，在该绝缘层上形成过孔。
随后，通过如CVD法和镀敷的适当方法用诸如W、WN和TiW的电极材料填充过孔的内部。
接着，通过如CMP方法的适当方法使表面平坦化。
然后，可以通过重复这些工艺形成插塞层15/金属布线层16/插塞层17/下电极1，并可以通过在每一存储单元处构图来加工下电极1。
随后，在于每个存储单元处隔开的下电极1的整个表面上沉积将成为高电阻膜2的绝缘膜或半导体膜。
应当指出，此时最好下电极1的表面应当与周围的绝缘层平齐且被平坦化。
例如，沉积厚度为4nm的氧化钆膜作为高电阻膜2。可以在沉积金属钆膜之后，在含有氧的等离子体气氛中通过热氧化方法或诸如等离子体氧化的适当方法形成该氧化钆膜。
或者，例如，可以沉积稀土氧化物膜、稀土氮化物膜、氮化硅膜和氧化硅膜作为高电阻膜2。可以通过诸如所谓的反应溅镀法和CVD方法的适当方法形成这些膜。
接着，在高电阻膜2的整个表面上接着沉积离子源层3。例如，沉积厚度为20nm的CuTeGeGd膜作为离子源层3。尽管CuTeGeGd是具有低电阻的材料，能够直接用作上电极4，最好上电极4应当由具有更低电阻的材料制造。
此外，在离子源层3的整个表面上接着沉积上电极4。例如，沉积电阻低于离子源层3的电阻的金属材料、硅化物和诸如TaN和WN的低电阻氮化物作为上电极4。
之后，通过构图加工沉积在整个表面上的高电阻膜2/离子源层3/上电极4使得它们可以保留在存储单元阵列部分(存储器部分)的整体上。
此时，为了处理作为整个存储单元阵列部分(存储器部分)上方的图案的高电阻膜/离子源层/上电极，不必使用最先进的微制造技术。
同时，像本实施方式这样，当构成电阻变化元件的层是通过相邻存储单元共同形成的时候，应当以这样的方式形成各电阻变化元件，使得相邻的存储单元可以独立而正确地工作。
具体而言，当存储单元被微型化且相邻存储单元的电极之间的距离相当程度地减小时，存储器因为相邻存储单元之间导致的干扰而不可避免地发生故障。
例如，如图8所示，考虑这样的布置，其包括形成于每个存储单元处的下电极41、相对于多个存储单元共同形成的记录层(其电阻通过记录而改变的部分)42和上电极43。
然后，在图8左侧的一个存储单元中，假设从下电极41到上电极43形成在记录层42中垂直延伸的电流路径31(通过枝状结晶或离子扩散等形成)，从而将该存储单元的记录层42的电阻值设置到低电阻状态。
这里，如果记录层42的膜厚h等于或大于相邻存储单元的下电极41之间的距离s(h>s)，那么与公共的上电极43相比，右相邻存储单元的下电极41变得更接近形成于左相邻存储单元上的电路路径31。于是，当信息存储在该存储单元中时，如图8所示，形成了从下电极41到相邻存储单元的电流路径31延伸的电流路径32。
即使在这种状态下，在信息被存储于存储单元中之后立即从存储单元中读出信息的时候，不会发生任何问题。然而，当今后从存储单元擦除信息时发生了问题。
具体而言，当从被设置为图8所示的状态的左存储单元擦除信息时，左存储单元的电流路径31消失。此时，尽管形成于右相邻存储单元上的电流路径32还在，但该电流路径32未连接到公共上电极43，结果，右相邻存储单元也变为信息被从该存储单元擦除的状态。结果，发生了所谓的误擦除。
此外，由于如图8所示形成了电流路径32的状态不同于形成了到达上公共电极43的电流路径的状态，不仅在擦除操作中，而且在记录操作中也发生了问题。结果，影响了记录操作条件(例如，操作电压等)且记录操作变得不稳定。
为了避免这些问题，充分减小记录层(电阻改变的部分)的膜厚是重要的。
就此而论，在上述引用的专利文献1中所述的电阻变化元件中，电阻改变的部分(离子导电层)具有35nm的膜厚。
为此原因，如果相邻存储单元的下电极之间的距离变得小于50nm，具体而言，为32nm，那么上述表示为h>s的条件成立，因此难以通过使用在引用的专利文献1中所述的电阻变化元件构造本发明的存储元件。
因此，在图1到3所示的实施方式中，当假设高电阻膜2的膜厚为H1，且假设相邻存储单元的下电极1之间的距离为S1，应当满足不等式H1<S1。最好满足不等式H1<2S1，更希望应当满足不等式H1<4S1。
在这些条件下，例如，即使在其中形成了电流路径的记录电流Vw和阈值电压Vth之间满足不等式Vw>2Vth或Vw>4Vth，也能在相邻单元不受影响的范围内形成电流路径。
此外，希望离子源层3的电阻值R1应当低于被设置为擦除状态的电阻变化元件10的电阻值Re(R1<Re)。更希望应当满足不等式R1<4Re。
根据本实施方式的存储元件的上述布置，由于电阻变化元件10的高电阻膜2/离子源层3/上电极4是共同形成于整个存储单元阵列部分上方的，在制造存储元件时，在通过构图处理这些高电阻膜/离子源层/上电极的各层的工艺中，处理高电阻膜2/离子源层3/上电极4的各层以使之保留在整个存储单元阵列部分上方是足够的，而不必使用最先进的技术。
结果，由于各层2、3、4的下层表面不必被形成为像半导体衬底表面那样具有高平坦度的表面，且能够通过现有制造技术容易地处理和构图各层2、3、4，因此有可能以高成品率容易地制造存储元件。
因此，即使在存储单元的尺寸微型化时，由于能够以高成品率容易地制造存储元件，从而有可能提高存储单元的密度。于是，变得有可能提高存储元件的存储容量并微型化存储器。
此外，即使使用在现有半导体工艺中不成熟的新材料，由于有可能以高成品率制造存储元件，因此有可能很大程度上减少开发处理技术所需的时间周期。
此外，即使使用新材料时，由于廉价的老式光刻系统和制造工艺能够处理上述新材料，因此有可能很大程度上减少存储元件的制造成本。
然后，由于决定存储单元的密度和制造存储元件的成品率的因素与电阻变化元件的布置无关，而是，上述因素取决于现有半导体批量生成技术中可用的材料/光刻工艺/蚀刻工艺/抛光工艺，因此能够容易地把相关技术应用于本发明。
此外，根据本实施方式的存储元件，由于电阻变化元件10位于充当寻址布线的字线WL(栅极14)和位线BL(金属布线层16)上方，因此在沉积电阻变化元件10的各层2、3、4之后不需要形成布线层之间的绝缘层所必需的高温(例如，约350℃)制造工艺。
因此，有可能通过使用在高温下膜结构等会变化的材料形成电阻变化元件10。
接着，图4示出了根据本发明另一实施方式的存储元件的示意性布置图(示意性平面图)。
在本实施方式中，如图4所示，存储元件具有如下布置：平板电极PL相对于在与位线BL平行的方向上相邻的存储单元共同地形成。
应当指出，在根据本实施方式的存储元件中，存储单元的右侧和左侧方向的截面图具有类似于前述实施方式的图1所示的布置。
具体而言，在平行于位线BL的方向上相邻的存储单元的每个电阻变化元件10中共同地形成高电阻膜2/离子源层3/上电极4。
根据本实施方式的布置，由于在与平行于位线BL的方向相邻的存储单元中共同形成高电阻膜2/离子源层3/上电极4，与通过在每个存储单元构图形成各层2、3、4的布置相比，能够降低在平行于位线BL的方向中所需的构图精度。
结果，有可能以高成品率容易地制造存储元件。
由于按照惯例，诸如半导体存储器的存储单元的间距在行方向和列方向是不同的，可以考虑在使用电阻变化元件的存储元件中的存储单元的间距在行方向和列方向是不同的。
在这种情况下，由于在行方向和列方向上处理精度不同，因此通过在尤其是处理精度高的方向上共同形成各层，适当降低构图精度以便以高成品率容易地制造存储元件是更为有效的。
然后，对于处理精度低的方向，只要处理精度能够利用相关技术实现，就不会发生问题，除非各层不是共同形成的(如果各层是通过构图单独处理的)。
因此，本实施方式的布置尤其适用于存储单元在平行于位线BL的方向上的间距小于存储单元在垂直于位线BL的方向上的间距的情况。
接着，图5示出了根据本发明另一实施方式的存储元件的示意性布置图(示意性平面图)。
在本实施方式中，如图5所示，平板电极PL共同形成于垂直和水平方向上的两个相邻存储单元，共四个存储单元上。
然后，图6示出了存储单元右侧和左侧的截面图。
更具体而言，本实施方式具有这种构造：高电阻膜2/离子源层3/上电极4共同形成于沿垂直和水平方向相邻的四个存储单元的电阻变化元件10中。
此外，如图6所示，沿图中向右和向左的方向延伸的布线5形成于充当平板电极PL的上电极4上，因此可以通过布线5向各平板电极PL施加同样的电势。
根据本实施方式的布置，由于四个在垂直和水平方向相邻的存储单元的高电阻膜2/离子源层3/上电极4是共同形成的，与这些层2、3、4是在每个存储单元构图的布置相比，能够降低垂直和水平方向的构图精度。
结果，有可能以高成品率容易地制造存储元件。
应当指出，如图7的截面图所示，应当以如下方式改进图6所示的布置：在较宽范围(例如整个存储器阵列单元)中可以仅构图高电阻膜3。
此外，根据本发明，可以通过相邻存储单元共同形成下电极，而可以在每个存储单元处分隔上电极。
可以在每个存储单元处分隔夹置电阻变化元件的记录层的两个电极中的至少一个。
在本发明中，应当指出，共同形成相邻的存储单元层的范围不限于上述实施方式中所示的布置，也能够使用其他布置。
此外，在本发明中，通过相邻存储单元共同形成的诸层不限于上述实施方式中所示的布置，还可以使用各种布置，例如仅仅共同形成高电阻膜的布置，以及共同形成高电阻膜和离子源层而独立形成上电极的布置。
此外，代替高电阻膜和离子源层的层叠结构，可以构建一个记录层，其功能还可以充当这两个层的功能。
此外，可以以和上述各实施方式相反的顺序层叠构成电阻变化元件的各层。
在至少沿垂直方向和水平方向中一个方向彼此相邻的多个存储单元中，如果共同地形成构成电阻变化元件的记录层的层的至少一部分，那么能够比以下布置更多地降低处理精度且有可能容易地以高成品率制造存储元件，在所述布置中各层是形成于每个存储单元的。
本发明不限于上述实施方式，本发明可以采取各种其他布置而不脱离本发明的精神。

Claims (2)

1.一种存储元件，其由电阻变化元件构成存储单元，所述电阻变化元件具有在两个电极之间提供的记录层，且其中所述记录层的电阻值在对于所述两个电极施加不同极性的电势时可逆地改变，构成所述电阻变化元件的所述记录层的至少一部分是由所述多个相邻存储单元中的同一层共同形成的，
其特征在于，所述记录层具有由离子源层和高电阻层构成的层叠层结构，所述离子源层包含选自Ag、Cu、Zn中的一种以上的元素和选自S、Se、Te中的一种以上的元素，所述高电阻层由绝缘体或半导体形成。
2.根据权利要求1所述的存储元件，其特征在于，所述电阻变化元件形成于布线上方，以通过布线向所述电阻变化元件施加操作电压。
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