JP4539885B2 - 記憶素子および記憶装置 - Google Patents

Description

本発明は、イオン化層を含む記憶層の電気的特性の変化により２値以上の情報を記憶可能な記憶素子および記憶装置に関する。

コンピュータ等の情報機器においては、ＲＡＭ(Random Access memory;ランダム・アクセス・メモリ) として、動作が高速で、高密度のＤＲＡＭ(Dynamic Random Access memory)が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ(Large Scale Integration) や信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)（強誘電体メモリ）やＭＲＡＭ(Magnetoresistive Random Access Memory)(磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。

しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。フラッシュメモリは、集積度が高いが、動作速度の点で不利である。ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは、消費電力の問題がある。

そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されており、特に特許文献１においては、イオン導電体はカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３．１．２０号（第１０４頁）

しかしながら、上述した構成の記憶素子では、イオン導電体の抵抗値が低抵抗の記憶状態（例えば，「１」）、あるいは高抵抗値の消去状態（例えば「０」）で長時間にわたって放置した場合や、室温よりも高い温度雰囲気で放置した場合には、抵抗値が変化して情報を保持しなくなるという問題がある。このように情報保持能力が低いと、不揮発メモリに用いる素子特性としては不十分である。

また、同じ面積あたりに大容量の記録を行うためには、単に高抵抗状態「０」、低抵抗状態「１」だけでなく、例えば高抵抗状態が数百ＭΩ、低抵抗状態が数ｋΩとして、その中間的な任意の値の抵抗値を保持することが可能となれば、メモリの動作マージンが広がるのみならず、多値記録が可能となる。すなわち、４つの抵抗状態を記憶することができれば、２ビット/ 素子、１６の抵抗値を記憶することができれば、３ビット/ 素子の情報を記憶することができ、メモリの容量をそれぞれ２倍、３倍と向上させることができる。

しかしながら、従来の記憶素子では、例えば変化しうる抵抗値範囲が数ｋΩ〜数１００ＭΩの場合、低抵抗状態で保持可能な抵抗値はおよそ１０ｋΩ以下、高抵抗状態で保持可能な抵抗値はおよそ１ＭΩ以上であり、高抵抗と低抵抗状態の中間的な抵抗値の保持が困難であり、多値記憶の実現は困難であるという問題があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、記憶および消去状態の抵抗値の保持能力が向上すると共に、多値記憶を可能とし、大容量化に好適な特性を有する記憶素子および記憶装置を提供することにある。

本発明の第１の記憶素子は、第１電極と第２電極との間にイオン化層を含むと共に、第１電極とイオン化層との間にイオン化層よりも抵抗値の高い高抵抗層を含む記憶層を有し、記憶層の電気的特性の変化により情報を記憶するもので、イオン化層が、ＣｕＴｅＺｒにより構成されるものである。イオン化層に含有されるＺｒは３原子％以上３３原子％以下である。
本発明の第２の記憶素子は、第１電極と第２電極との間にイオン化層を含む記憶層を有し、記憶層の電気的特性の変化により情報を記憶するものであって、イオン化層は、ＣｕＴｅＺｒＳｉにより構成され、イオン化層に含有されるＺｒは３原子％以上３３原子％以下である。

本発明の記憶装置は、第１電極と第２電極との間にイオン化層を含む複数の記憶層を有し、記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えたものであり、記憶素子として上記本発明の記憶素子を用いたものである。

本発明の記憶素子または記憶装置では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、第１電極側にＺｒを含む金属元素の伝導パスが形成されて低抵抗状態となる。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、上記金属の伝導パスが酸化してイオン化層中へ溶解し、あるいは更にイオン化層中に存在するＺｒ（やＳｉ）などの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
ここでは、伝導パスを構成するＺｒは、Ｃｕなどの他の元素に比べて、イオン伝導材料（例えばカルコゲナイド）に対して比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、低抵抗状態を保持しやすくなる。一方、消去時の高抵抗状態においても、Ｚｒが再びイオン層中にイオン（陽イオン）として溶解している場合には、Ｚｒは少なくともＣｕなどの他の元素よりもイオン移動度が低いので、温度上昇があったとしても、また長期間放置したとしても動きづらく、カソード極上において金属状態で析出するようなことが起こりにくい。あるいは、Ｚｒ酸化物はカルコゲナイド電解質中で安定であり、酸化物が劣化しにくいので、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。

本発明の記憶素子または記憶装置によれば、イオン化層をＣｕＴｅＺｒまたはＣｕＴｅＺｒＳｉにより構成し、イオン化層に含有されるＺｒを３原子％以上３３原子％以下としたので、記憶および消去状態の抵抗値の保持能力が向上する。そして、抵抗値の保持特性が向上することから、例えば低抵抗状態から高抵抗状態へと変化させる際の消去電圧を調整することによって、高抵抗状態と低抵抗状態との間の中間的な状態を作り出すことができ、よって多値記憶が可能となり、大容量化を実現することが可能になる。

以下、本発明の実施の形態について説明する。

図１は、本発明の一実施の形態に係る記憶素子１０の断面構成図である。この記憶素子１０は、下部電極１と上部電極４との間に記憶層５を有するものである。ここで、下部電極１は、例えば、後述（図２）のようにＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板１１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。

下部電極１には、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル）およびシリサイド等を用いることができる。また、Ｃｕ等の、電界でイオン伝導が生じる可能性のある材料を用いる場合には、Ｃｕ等の電極上をＷ，ＷＮ，ＴｉＮ（窒化チタン），ＴａＮ（窒化タンタル）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。

記憶層５は下部電極１側から積層された高抵抗層２およびイオン化層３により構成されている。イオン化層３は、イオン伝導材料と共に（イオン化可能な）金属元素としてＣｕ（銅）およびＺｒ（ジルコニウム）を含有している。イオン伝導材料としては、例えば、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）が挙げられ、これら元素の１種でも，あるいは２種以上の組み合わせでもよい。具体的には、イオン化層３は、例えば、ＣｕＴｅＺｒ，ＣｕＳＺｒ，ＣｕＳｅＺｒを用いることができる。なお、これ以外にも他の元素、例えばＳｉ（珪素）を含んでいてもよい。ここで、イオン化層３の形成に際しては、高抵抗層２上にＣｕを含んでいないＴｅＺｒの層を形成し、このＴｅＺｒ層上に、Ｚｒが所望の範囲となるようにＣｕ層を積層してもよい。この場合、ＣｕはＴｅＺｒなどのカルコゲナイドに速やかに拡散するので、Ｃｕをカルコゲナイド中に合金化した場合と同様な微細構造となる。

高抵抗層２は、Ｃｕ−カルコゲナイドからなるイオン化層３と接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができるが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物若しくは窒化物などがよい。なお、高抵抗層２は本発明では必須ではないが、情報の保持特性を安定化させるためには高抵抗層２を設けることが好ましく、その場合には図１に示したように下部電極１側に接するように形成する。

上部電極４には、下部電極１と同様に公知の半導体配線材料を用いることができる。

本実施の形態の記憶素子１０では、上記下部電極１および上部電極４を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層５の電気的特性、例えば抵抗値が変化するものであり、これにより情報の記憶，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。

まず、上部電極４が例えば正電位、下部電極１側が負電位となるようにして記憶素子１０に対して正電圧を印加する。これによりイオン化層３からＣｕおよびＺｒの陽イオンがイオン伝導し、下部電極１側で電子と結合して析出し、その結果，下部電極１と記憶層５の界面に金属状態に還元された低抵抗のＣｕおよびＺｒの伝導パス（フィラメント）が形成される。若しくは、高抵抗層２の中に伝導パスが形成される。よって、記憶層５の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。

その後、正電圧を除去して記憶素子１０にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が記録されたことになる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭ(Programmable Read Only Memory) に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ(Random Access Memory)或いはＥＥＰＲＯＭ(Electronically Erasable and Programmable Read Only Memory) 等への応用には消去過程が必要であるが、消去過程においては、上部電極４が例えば負電位、下部電極１側が正電位になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶層５内に形成されていた伝導パスのＣｕおよびＺｒが酸化してイオン化し、イオン化層３に溶解若しくはＴｅ等と結合してＣｕ₂ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、ＣｕおよびＺｒによる伝導パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン化層３中に存在するＺｒやＳｉなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。

その後、負電圧を除去して記憶素子１０にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。

そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。記録後の抵抗値は、記憶素子１０のセルサイズおよび高抵抗層２の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ＭΩ以上の場合には、およそ数ｋΩ〜１００ＭΩの範囲となる。

記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましいが、高抵抗層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。高抵抗層２の抵抗値は、例えば、高抵抗層２を希土類元素の酸化物で形成する場合には、その厚みや含まれる酸素の量などにより制御することが可能である。なお、高抵抗層２を形成しない場合には、消去電流および電圧によって制御することができる。

上述のように本実施の形態の記憶素子１０では、記憶層５を、高抵抗層２と金属元素としてＣｕおよびＺｒを含有するイオン化層３とにより構成するようにしたので、上部電極４および下部電極１に電圧または電流パルスを印加することにより、情報を記録し、更に記録され情報を消去することが可能になる。

ここで、本実施の形態においては、従来の記憶素子に比してあらゆる範囲の抵抗値の保持性能が向上する。以下、その理由について説明する。

すなわち、本実施の形態では、イオン化層３中にＣｕに加えてＺｒが含まれているので、ＣｕだけでなくＺｒもイオン化元素として働き、ＣｕおよびＺｒの混在した伝導パスが形成される。Ｃｕはカルコゲナイドに比較的溶解しやすいが、Ｚｒの伝導パスは比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Ｃｕ単独の伝導パスの場合よりも低抵抗状態を保持しやすい。

また、消去時の高抵抗状態の保持に関しても、Ｚｒを含んでいる場合、例えばＺｒの伝導パスが形成され、再びイオン化層３中にイオンとして溶解している場合には、Ｚｒは少なくともＣｕよりもイオン移動度が低いので、温度が上昇しても、あるいは長期間の放置でも動きづらく、カソード極上で金属状態での析出が起こりにくい。あるいは、Ｚｒ酸化物はカルコゲナイド電解質中で安定であるので、酸化物が劣化しにくく、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。

このように本実施の形態では、イオン化層３にカルコゲナイド元素およびＣｕと共に、Ｚｒを含んでいるので、上述のようにあらゆる範囲の抵抗値を保持できるものであり、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。

ところで、このような抵抗値の保持特性はＺｒの添加量によって異なる。

例えば、Ｚｒ量が多過ぎると、イオン化層３の抵抗値が下がり過ぎてイオン化層３に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のようなあらゆる範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン化層３中のＺｒの含有量は３原子％以上であることが好ましく、より好ましくは３原子％以上４０原子％以下である。更に好ましくは、良好なメモリ動作特性のバランスの観点から、３原子％以上２５原子％以下である。なお、Ｃｕの含有量は０原子％以上５０原子％以下であり、最適値は上記Ｚｒの含有量により変化する。

なお、本実施の形態では、記憶層５の高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素を添加することもできる。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン化層２にＺｒと共に添加することか好ましい。但し、Ｓｉ添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性を得られないので、イオン化層２中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが望ましい。このような形態で記憶素子を形成することにより、あらゆる抵抗範囲での保持特性を大きく向上させることができ、更には大幅な保持特性の向上によって多値記録も可能となる。

以下、本実施の形態の記憶素子１０の製造方法について説明する。

まず、選択トランジスタ等のＣＭＯＳ(Complementary Metal Oxide Semicoductor)回路が形成された基板上に、例えばＷから成る下部電極１を形成する。その後、必要であれば逆スパッタ等で、下部電極１の表面上の酸化物等を除去する。次に、Ｇｄ酸化膜から成る高抵抗層２を形成する。例えば、Ｇｄターゲットを用いて、金属Ｇｄ膜を例えば膜厚１ｎｍで成膜した後に、酸素プラズマによって酸化する。次に、イオン化層３、例えば、ＣｕＴｅＳｉＺｒ膜を、ＤＣマグネトロンスパッタリングで形成する。次に、上部電極４として例えばＷ（タングステン）膜を成膜する。このようにして積層膜を形成する。

その後、この積層膜の各層のうち、高抵抗層２、イオン化層３および上部電極４を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reactive Ion Etching;反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うこともできる。次に、上部電極４に接続するよう配線層を形成し、全ての記憶素子１０と共通電位を得るためのコンタクト部とを接続する。次に、積層膜に対して熱処理を施す。このようにして記憶素子１０を製造することができる。

以上のように、本実施の形態の記憶素子１０では、記憶層５にＣｕとカルコゲン元素の他にＺｒおよびＳｉが含まれているので、情報保持特性に優れている。また、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能である。従って、この記憶素子１０を用いて記憶装置を構成することにより高密度化および小型化を図ることができる。また、下部電極１、高抵抗層２、イオン化層３および上部電極４の各層のいずれもスパッタリングが可能な材料で構成することが可能であり、製造プロセスも簡素化される。すなわち、各層の材料に適応した組成からなるターゲットを用いて、順次スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。

上記記憶素子１０を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１０に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスレコーダ、記録・消去・読み出し回路等に接続すればよい。

図２および図３は多数の記憶素子１０をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表すものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１０に対して、その下部電極１側に接続される配線と、その上部電極４側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１０が配置されている。また、例えば上部電極４側に接続された配線がアレイ全体に共通して形成される。

より具体的には、各記憶素子１０は、高抵抗層２、イオン化層３および上部電極４の各層を共有している。すなわち、高抵抗層２、イオン化層３および上部電極４それぞれは各記憶素子１０に共通の層（同一層）により構成されている。このうち共通に形成された上部電極４がプレート電極ＰＬとなる。一方、下部電極１は、メモリセル毎に個別に形成されており、これにより各メモリセルが電気的に分離されている。このメモリセル毎の下部電極１によって、各下部電極１に対応した位置に各メモリセルの記憶素子１０が規定される。下部電極１は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１０はこのＭＯＳトランジスタＴｒの上方に形成されている。ＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３とゲート電極１４とにより構成されている。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。ゲート電極１４は、記憶素子１０の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示しており、コンタクト部２１は記憶素子１０の下部電極１、コンタクト部２２はビット線ＢＬにそれぞれ接続されている。

このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が記録される。次に、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに記録された情報が消去される。記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１０の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１０の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。

本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（Programmable Read Only Memory)、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。

以下、本発明の具体的な実施例について説明する。

（実施例１）
まず、図２および図３に示したように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。次いで、半導体基板１１の表面を覆うように絶縁層を形成し、この絶縁層にビアホールを形成した。続いて、ＣＶＤ(Chemical Vapor Deposition) 法によりビアホールの内部をＷ（タングステン）から成る電極材で充填し、その表面をＣＭＰ(Chemical Mechanical Polishing) 法により平坦化した。そして、これらの工程を繰り返すことにより、プラグ層１５，金属配線層１６，プラグ層１７および下部電極１を形成して、更に下部電極１をメモリセル毎にパターニングした。この下部電極１の開口部の大きさは直径３００ｎｍとした。次に、下部電極１の上面の酸化物を除去するために、ＲＦ電源を用いた逆スパッタによって、１ｎｍ程度エッチングした。このとき下部電極１の表面を周囲の絶縁層と実質的に同一の高さになるよう平坦化した。次に、ＤＣマグネトロンスパッタにより、膜厚１．０ｎｍの金属Ｇｄ膜を形成し、更にチャンバー圧１ｍＴｏｒｒ，Ｏ₂ 雰囲気，投入電力５００Ｗの条件のＲＦプラズマによってＧｄ膜を１０秒間酸化し、このＧｄ酸化物を高抵抗層２とした。

次に、高抵抗層２上にイオン化層３としてＣｕＴｅＺｒＳｉ膜を３０ｎｍ堆積した。その組成はＣｕ２２％−Ｔｅ２１％−Ｚｒ２２％−Ｓｉ３６％( 原子％）とした。更に、イオン化層３上に、上部電極４としてＷ膜を膜厚２０ｎｍで形成した。その後、半導体基板１１の上に全面的に形成された高抵抗層２，イオン化層３および上部電極４をメモリ部全体にわたって残るようにパターニングして、図１に示した記憶素子１０を形成すると共に、上部電極４の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路に接続されるコンタクト部分を露出させた。更に、露出したコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。続いて、真空熱処理炉において、２時間、３００℃の熱処理を施した。このようにして、図２および図３に示したメモリセルアレイを作製し、実施例１とした。

（実施例２〜実施例５）
イオン化層３としてＣｕＴｅＺｒＳｉ膜を３０ｎｍ堆積し、その組成比を、実施例２はＣｕ３４％−Ｔｅ２３％−Ｚｒ３％−Ｓｉ３９％（原子％) 、実施例３はＣｕ４０％−Ｔｅ２４％−Ｚｒ８％−Ｓｉ２７％( 原子％) 、実施例４はＣｕ１７％−Ｔｅ２４％−Ｚｒ１７％−Ｓｉ２４％ (原子％) 、実施例５はＣｕ３４％−Ｔｅ３３％−Ｚｒ３３％( 原子％) とした以外は、実施例１と同様にしてメモリセルアレイを作製した。

（実施例６）
実施例６として、実施例１と同様にして図２および図３に示したように、ＭＯＳトランジスタＴｒを含むＣＭＯＳ回路が形成された半導体基板１１に形成された下部電極１を厚み１５ｎｍ程度のＳｉＯ２酸化膜で覆い層間絶縁膜とした。その後、電子線リソグラフィーによってパターニングして直径２０ｎｍのコンタクトホールを開口した後に、実施例１と同様にＧｄ酸化膜の高抵抗層を形成し、イオン化層組成がＣｕ２２％−Ｔｅ２１％−Ｚｒ２２％−Ｓｉ３６％（原子％) である記憶層を形成し、実施例１と同様にして記憶素子から成るメモリセルアレイを作製した。なお、実施例６のサンプルの素子サイズは２０ｎｍとした。

（実施例７）
実施例７として、実施例６と同様にして、ＭＯＳトランジスタを含むＣＭＯＳ回路が形成された半導体基板上の下部電極１上にＳｉＯ₂ 層間絶縁膜を介して直径２０ｎｍのコンタクトホールを形成し、このホール内に、高抵抗層２を形成せずに、直接、組成がＣｕ４３％−Ｔｅ２５％−Ｚｒ５％−Ｓｉ２８％（原子％）であるイオン化層３を形成して、更に、イオン化層３上に、上部電極４としてＷ膜を膜厚２０ｎｍで形成して記憶層５とし、実施例１と同様にメモリセルアレイを作製した。

（比較例１，２）
比較例１では、イオン化層３として、ＣｕＴｅＳｉ膜を３０ｎｍ堆積し、その組成比をＣｕ４２％−Ｔｅ２２％−Ｓｉ３７％( 原子％) とし、比較例２では、イオン化層３として、ＣｕＴｅＺｒＳｉ膜を３０ｎｍ堆積し、その組成比をＣｕ３９％−Ｔｅ２２％−Ｚｒ１．５％−Ｓｉ３７％( 原子％) とした以外は、実施例１と同様のメモリセルアレイをそれぞれ作製した。

（特性評価）
実施例１のセルアレイに対して、上部電極４に接続された上部配線層をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極、すなわちワード線ＷＬに電圧を印加してオン状態にし、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、すなわちビット線ＢＬに、例えば、１０μｓのパルス幅で３．０Ｖの電圧を印加する「書込み動作」を、メモリセルアレイ中の１０素子ｘ２列で合計２０素子に対して行い、その後に抵抗値を読み出した。次に、ゲート電極に３．０Ｖの電圧を印加してオン状態にし、−０．７Ｖ〜−２．５Ｖまで０．２Ｖ刻みの電圧を、例えば１０μｓのパルス幅でメモリセルアレイ中の同じ１０素子ｘ２列で合計２０素子に印加して「消去動作」を行い、消去状態の抵抗値を読み出した。この書込みおよび消去動作をメモリセルアレイに対して１０００回繰り返して行い、繰り返し動作特性を評価した。書込みおよび消去動作時のパルス幅を、例えば狭くすれば高速動作特性を評価することができる。また、１０００回繰り返し後に１０素子ｘ２列の１列分は書込み状態で停止し、残りの１列分は消去状態で停止し、書き込み状態および消去状態の抵抗値を測定した。次いで、１２０℃のオーブン中に１時間保持して高温加速保持試験を行った。その後に書込み状態および消去状態の抵抗値を読み出して、高温加速保持試験前後で抵抗値を比較することにより情報保持特性を評価した。このようにして得られた、実施例１の記憶素子の繰り返し特性を図４に示す。

次に、パルス幅を１００ｎｓ，１０μｓ，１００μｓとし、書込み電圧Ｖｗを３．０Ｖとして、書込みゲート電圧Ｖｇｗを１．３Ｖおよび１．８Ｖ、消去ゲート電圧を３．０Ｖとして消去電圧Ｖｅを０．７Ｖ〜２．５Ｖまでそれぞれ変化させた。これを１０００回繰り返した後、１２０℃−１ｈの高温加速保持前後での、書き込み状態（低抵抗状態）および消去状態（低抵抗状態）の抵抗値の消去電圧依存性を調べた。図５（Ａ）〜（Ｃ）、図６（Ａ）〜（Ｃ）にその結果を示す。実線は保持前の抵抗値、点線は保持後の抵抗値をそれぞれ示している。

以上の結果、書込み/ 消去の電圧条件やパルス幅によって消去抵抗は様々に変化しているが、どのような抵抗値でも、設定した抵抗値をおおよそ保持していることが分かる。

なお、図５および図６では消去電圧条件の依存性としているが、これら種々の抵抗値の保持加速試験後の抵抗値変化を散布図にプロットすると、図７に示したようになる。ここで、横軸は保持前の抵抗値、縦軸は保持後の抵抗値をそれぞれ示している。保持加速試験前後の抵抗値の変動がなければ、図中の左下から右上の対角線上にプロットされるものであるが、実施例１のサンプルでは、ほぼ対角線上にプロットされていることから、あらゆる抵抗値範囲でのデータ保持特性に優れていることがわかる。

比較例１のサンプルについても上記と同様に繰り返し保持試験を行った。保持前後の散布図を図８に示す。

比較例１のサンプルでは、図のようにおよそ１０ｋΩよりも抵抗値の大きい書込み状態は保持加速試験後に高抵抗化しているので、抵抗値全域にわたってのデータ保持性能は確保できていない。上記実施例１のイオン化層３はの組成Ｃｕ−Ｔｅ−Ｚｒ−Ｓｉであり、Ｚｒが含まれているのに対して、比較例１ではＺｒが含まれていないことから、このような違いが生じていると考えられる。

次に、実施例２，実施例３および比較例２のサンプルを比較することにより、抵抗値全域における保持特性向上効果がＺｒの添加量によってどの程度異なるかを調べた。表１に示したように、それぞれにおいてＺｒの添加量は３原子％，８原子％，１．５原子％である。

これらの繰り返し保持散布図の比較を、図９（実施例２），図１０（実施例３）および図１１（比較例２）に示す。Ｚｒの添加量が１．５原子％である比較例２の結果は、Ｚｒが含まれていない比較例１の結果とほぼ同様であり、１ＭΩ以上の高抵抗状態と１０ｋΩ以下の低抵抗状態でなければ抵抗値を保持しにくいが、実施例２のようにＺｒを３原子％以上を添加すると、その間の抵抗値も徐々に保持することが可能となっている。更に、実施例３のように８原子％へと添加量が増加すると、その効果がより顕著に現れるようになる。すなわち、イオン化層３へのＺｒの添加量は３原子％以上であることが好ましいことが分かる。

ここまではＣｕ，Ｔｅ，Ｚｒ，Ｓｉがそれぞれ含まれているイオン化層３についての結果を示してきたが、次に、イオン化層がＣｕ−Ｔｅ−Ｚｒ系合金からなり、Ｓｉを含まない実施例５の１０００回繰り返し保持試験の結果を図１２に示す。この図１２からは、Ｓｉを含まず、Ｃｕ−Ｔｅ−Ｚｒの単純な組成の実施例５でも、同様の保持特性向上効果を示している。一方で、Ｚｒを含んでいないＣｕ−Ｔｅ−Ｓｉ組成のイオン化層を用いた比較例１の繰り返し保持試験の結果（図８）では１０ｋ〜１ＭΩの抵抗値を保持していないことから、Ｚｒを含んでいることにより保持性能が向上していることが分かる。

以上、イオン化層３にＺｒを含んでいれば、あらゆる範囲の抵抗値の保持性能を向上させることができることが分かった。すなわち、Ｚｒを３原子％以上含んでいれば、Ｃｕ−Ｔｅ若しくは｛Ｃｕ、Ａｇ、Ｚｎ｝と｛Ｓ，Ｓｅ，Ｔｅ｝の組み合わせの他に、Ｓｉやその他の元素を含んでいても構わない。これらの添加元素としては、イオン化層のマトリックスの微細構造を強化したり、膜剥がれを防止する上で、ＧｅやＳｉなどが優れた例として挙げられる。

次に、上記実施例１と実施例６の結果を用いて、素子サイズの違いによる保持特性向上効果への影響について調べた。メモリ素子の大きさは、実施例１のサンプルでは直径３００ｎｍの円形、実施例６のサンプルでは直径２０ｎｍの円形としている。実施例１の繰り返し保持試験の結果についてはすでに図７で示しているとおり、抵抗値全域にわたって良好な保持特性を示している。実施例６の直径２０ｎｍの素子サイズでの繰り返し保持試験の結果を、図１３に示す。図１３から分かるように、２０ｎｍの微小素子でも同様に良好な保持特性を示している。従って、素子サイズの縮小による保持特性への悪影響は特に見られない。

次に、実施例７の結果を参照して、上記高抵抗層２が下電極１とイオン化層３との間に存在しない場合の結果について説明する。図１４に実施例７の繰り返し試験の結果を示す。高抵抗層２が存在していないので、初期抵抗が低く、繰り返すごとに消去状態の抵抗値が上昇していく傾向にあるが、書込み／消去のサイクル動作は可能である。

また、図１５に実施例７のサンプルについての保持試験の結果を示す。高抵抗層２が存在していない場合でも、抵抗値全域で保持性能が高いことがわかる。

従って、記憶層５をイオン化層３のみの構成としても、イオン化層３に加え高抵抗層２を有する構成の場合と同様の効果が得られることが分かった。

次に、実施例１のサンプルを用いて、多値記録特性の評価を行った。まず、書込みゲート電圧Ｖｇｗを１．３Ｖ、書込み電圧を２．５Ｖとし、消去ゲート電圧を２．５Ｖ、消去電圧をそれぞれ、１．１Ｖ，１．３Ｖ，１．５Ｖ，１．７Ｖ，１．９Ｖとし、６０ビットを同一条件で１０００回、繰り返し書き込み/ 消去動作させた。次に、同一条件で繰り返しを行った６０ビットのうちの半分の３０ビットを書込み状態で停止し、もう半分の３０ビットを消去状態で停止し、データセットした。この状態で抵抗値を読み出した後に、１２０℃、２時間の加速保持試験を行った後に、再び抵抗値を読み出した。このようにして測定した抵抗値保持特性の消去電圧依存性を図１６および図１７に示す。

図１６（Ａ）〜（Ｃ）および図１７（Ａ），（Ｂ）に示したように、消去電圧が大きくなるにつれて消去抵抗値が上昇していくと共に、加速保持試験を行ってもその抵抗値が保持されていることが分かる。ここで測定している３０ビットのうち６ビットを便宜的に不良処理し、図１６および図１７の条件からそれぞれ、書込み状態、Ｖｅ１．１Ｖ，Ｖｅ１．３Ｖ，Ｖｅ１．７Ｖの条件を選び出し、同一のグラフにプロットすると、図１８のようになる。

図１８から、４値の分離がなされていることが分かる。２² ＝４であることから、２ビット／素子の多値記録に相当する。これに加えて誤り訂正動作を行うことにより、抵抗値レベルを揃えることも可能である。なお、同様の方法を用いることにより、４値以上の多値記録も可能であることも容易に推定できる。

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態および実施例に限定されるものではなく、種々変形は可能である。

本発明の一実施の形態に係る記憶素子の構成を表す断面図である。 図１の記憶素子を用いたメモリセルアレイの概略構成を表す断面図である。 同じくメモリセルアレイの平面図である。 実施例１における記憶素子の繰り返し特性を表す図である。 実施例１における書き込み状態および消去状態の抵抗値の消去電圧依存性を表す特性図である。 同じく消去電圧依存性を表す特性図である。 実施例１における保持加速試験前後の抵抗値変化をプロットした散布図である 。 比較例１における保持加速試験前後の抵抗値変化をプロットした散布図である 。 実施例２における保持加速試験前後の抵抗値変化をプロットした散布図である。 実施例３における保持加速試験前後の抵抗値変化をプロットした散布図である。 比較例２における保持加速試験前後の抵抗値変化をプロットした散布図である。 実施例５における保持加速試験前後の抵抗値変化をプロットした散布図である 。 実施例６における保持加速試験前後の抵抗値変化をプロットした散布図である。 実施例７における記憶素子の繰り返し特性を表す図である。 実施例７における保持加速試験前後の抵抗値変化をプロットした散布図である。 実施例１における抵抗値保持特性の消去電圧依存性表す特性図である。 同じく消去電圧依存性表す特性図である。 図１６，図１７から書込み状態、Ｖｅ１．１Ｖ、Ｖｅ１．３Ｖ、Ｖｅ１．７Ｖの条件を選び出し、同一のグラフにプロットしたものである。

符号の説明

１…下部電極、２…高抵抗層、３…イオン化層、４…上部電極、５…記憶層、１０…記憶素子、１１…半導体基板、１３…ソース／ドレイン領域、１４…ゲート電極、１５，１７…プラグ層、１６…金属配線層、１８…アクティブ領域、２１，２２…コンタクト部

Claims (13)

1. 第１電極と第２電極との間にイオン化層を含むと共に、前記第１電極と前記イオン化層との間に前記イオン化層よりも抵抗値の高い高抵抗層を含む記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する記憶素子であって、
   前記イオン化層は、ＣｕＴｅＺｒにより構成され、前記イオン化層に含有されるＺｒは３原子％以上３３原子％以下である
   記憶素子。
2. 第１電極と第２電極との間にイオン化層を含む記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する記憶素子であって、
   前記イオン化層は、ＣｕＴｅＺｒＳｉにより構成され、前記イオン化層に含有されるＺｒは３原子％以上３３原子％以下である
   記憶素子。
3. 前記イオン化層は、更にＳｉ（シリコン）を含む
   請求項１に記載の記憶素子。
4. 前記イオン化層に含まれるＳｉの量は、１０原子％以上４５原子％以下である
   請求項３に記載の記憶素子。
5. 前記第１電極および第２電極への電圧印加によって前記記憶層内に前記金属元素を含む伝導パスが形成されることにより抵抗値が変化する
   請求項１または２に記載の記憶素子。
6. 第１電極と第２電極との間にイオン化層を含むと共に、前記第１電極と前記イオン化層との間に前記イオン化層よりも抵抗値の高い高抵抗層を含む記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えた記憶装置であって、
   前記イオン化層は、ＣｕＴｅＺｒにより構成され、前記イオン化層に含有されるＺｒは３原子％以上３３原子％以下である
   記憶装置。
7. 第１電極と第２電極との間にイオン化層を含む記憶層を有し、前記記憶層の電気的特性の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流パルスを印加するパルス印加手段とを備えた記憶装置であって、
   前記イオン化層は、ＣｕＴｅＺｒＳｉにより構成され、前記イオン化層に含有されるＺｒは３原子％以上３３原子％以下である
   記憶装置。
8. 前記イオン化層は、更にＳｉ（シリコン）を含む
   請求項６に記載の記憶装置。
9. 前記イオン化層に含まれるＳｉの量は、１０原子％以上４５原子％以下である
   請求項８に記載の記憶装置。
10. 各記憶素子は、２値以上の多値の情報を記憶する
    請求項６または７に記載の記憶装置。
11. 隣接する複数の記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されている
    請求項６または７に記載の記憶装置。
12. 前記複数の記憶素子における共通の層は、高抵抗層、イオン化層および上部電極であり、前記下部電極は素子毎に個別に形成されている
    請求項１１に記載の記憶装置。
13. 前記第１電極および第２電極への電圧印加によって前記記憶層内に前記金属元素を含む伝導パスが形成されることにより抵抗値が変化する
    請求項６または７に記載の記憶素子。

Images