JP2011204744A - 半導体記憶装置 - Google Patents

Abstract

【課題】単位面積当たりの記憶容量を増加させることのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、内部の導電パスＰの有無により情報を記憶する誘電体膜と、誘電体膜の第１の面に接するように設けられた複数の電極ＥＬ１〜ＥＬ４とを備える。導電パスＰは、複数の電極ＥＬ１〜ＥＬ４のうちの任意に選択された２つの電極間に形成可能であるとともに、導電パスＰは、任意の２つの電極間をつなぐ第１の方向には、第１の方向と反対の第２の方向に比べて、電流を流しやすい整流性を有する。導電パスＰの数は、複数の電極ＥＬ１〜ＥＬ４の数よりも大きい。
【選択図】図２Ａ

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。抵抗変化メモリ装置のメモリセルは、２つの電極の間に可変抵抗材料を挟み込み、印加電圧の極性や、電圧値と電圧印加時間等を制御することにより、高抵抗状態と低抵抗状態を設定している。

抵抗変化メモリ装置の記憶容量を増大させるため、メモリセルに３つ以上の電極を接続して、可変抵抗素子の抵抗状態を細かく制御し、１つのメモリセルに２ビット以上の情報を記憶させる構成が知られている（特許文献１参照）。しかし、特許文献１に記載のメモリ素子は、メモリ素子に対する電極の接続関係が複雑であり、電極を増やすことが困難である。また電極数を増やそうとする場合、メモリセルの面積が増え、単位面積当たりの記憶容量を増加させることが困難であるという問題がある。

特開２００６−１０８６７０号公報

本発明は、単位面積当たりの記憶容量を増加させることのできる半導体記憶装置を提供することを目的とする。

本発明の一の態様に係る半導体記憶装置は、内部の導電パスの有無により情報を記憶する誘電体膜と、前記誘電体膜の第１の面に接するように設けられた複数の電極とを備え、前記導電パスは、前記複数の電極のうちの任意に選択された２つの電極間に形成可能であるとともに、前記導電パスは、任意の２つの電極間をつなぐ第１の方向には、前記第１の方向と反対の第２の方向に比べて、電流を流しやすい整流性を有し、前記導電パスが形成され得る最大の数は、前記複数の電極の数よりも大きいことを特徴とする。

本発明の別の態様に係る半導体記憶装置は、内部の導電パスの有無により情報を記憶する誘電体膜と、前記誘電体膜の第１の面に接するように設けられた第１の数の第１の電極と、前記誘電体膜の第２の面に接するように設けられた第２の数の第２の電極とを備え、前記導電パスは、前記第１の電極のうちの任意に選択された１つの電極と、前記第２の電極のうち任意に選択された１つの電極との間に形成可能であり、前記導電パスは、任意の２つの電極間をつなぐ第１の方向には、前記第１の方向と反対の第２の方向に比べて、電流を流しやすい整流性を有し、前記導電パスが形成され得る最大の数は、前記第１の数がＮ、前記第２の数がＭであるとき、Ｎ×Ｍであることを特徴とする。

本発明によれば、単位面積当たりの記憶容量を増加させることのできる半導体記憶装置を提供することが可能となる。

実施の形態に係る半導体記憶装置のブロック図である。 実施の形態に係る半導体記憶装置のメモリセルの構成を示す図である。 実施の形態に係る半導体記憶装置のメモリセルの構成を示す図である。 実施の形態に係る半導体記憶装置のメモリセルの構成を示す図である。 実施の形態に係る半導体記憶装置のメモリセルの構成を示す図である。 実施の形態に係る半導体記憶装置のメモリセルの動作を説明する図である。 実施の形態に係る半導体記憶装置のメモリセルの動作を説明する図である。 実施の形態に係る半導体記憶装置のメモリセルの動作を説明する図である。 比較例の半導体記憶装置のメモリセルの構成を示す図である。 実施の形態に係る半導体記憶装置のメモリセルアレイの構成を示す断面図である。 実施の形態に係る半導体記憶装置のメモリセルアレイの構成を示す模式図である。 他の例に係る半導体記憶装置のメモリセルの構成を示す図である。 他の例に係る半導体記憶装置のメモリセルの構成を示す図である。 他の例に係る半導体記憶装置のメモリセルの構成を示す図である。

以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。

（第１の実施の形態）
［第１の実施の形態に係る半導体記憶装置の構成］
図１は、本発明の実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、ワード線及びビット線と接続されたメモリセルが配置されたメモリセルアレイ１０１を有する。また半導体記憶装置は、ワード線を選択駆動するロウデコーダ１０２、ビット線を選択駆動するカラムデコーダ１０３、及びロウデコーダ１０２、カラムデコーダ１０３にそれぞれロウアドレス、カラムアドレスを与える制御回路１０４を備える。制御回路１０４は、メモリセルアレイ１０１中の読み書きを行うメモリセルを選択し、選択メモリセルに対する動作の開始・終了を制御する。電源１０５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、ロウデコーダ１０２、カラムデコーダ１０３に供給する。

図２Ａ、Ｂ及び図３Ａ、Ｂは、それぞれメモリセルアレイ１０１に設けられるメモリセルＭＣの構成を示す図である。メモリセルＭＣは、ワード線、ビット線、及び上述の制御回路１０４等が形成された半導体基板１０の上に、例えば層間絶縁膜（図示略）を介して形成される。メモリセルアレイ１０１に設けられたワード線及びビット線と、メモリセルＭＣとの接続関係については後に詳述する。メモリセルＭＣは、内部に整流性導電パス（後述）が形成される誘電体膜を備える。以下の実施の形態においては、誘電体膜の一例として可変抵抗材料を用いたメモリセルＭＣについて説明する。メモリセルＭＣは、可変抵抗材料ＶＲと、可変抵抗材料ＶＲの一側面に接するように設けられ且つ独立に印加電圧を制御できる複数の電極ＥＬとを備える。図２Ａ、Ｂには、４つの電極ＥＬ１〜ＥＬ４が半導体基板１０に垂直な方向（ｚ方向）に並ぶように可変抵抗材料ＶＲに接続された構成が示されている。また、図３Ａ、Ｂには、５つの電極ＥＬ１〜ＥＬ５が半導体基板１０に垂直な方向（ｚ方向）に並ぶように可変抵抗材料ＶＲに接続された構成が示されている。図２Ｂ及び図３Ｂに示すように、この電極ＥＬは、絶縁膜（図示略）を介して積層された電極として形成することができる。電極ＥＬ１〜ＥＬ５にはそれぞれ配線Ｌ１〜Ｌ５が接続されて、この配線Ｌ１〜Ｌ５を介して動作に必要な電圧が印加される。また、可変抵抗材料ＶＲの別の側面には、全面に消去電極ＥＬｘが設けられている。本実施の形態においては、図２及び図３に示すように、消去電極ＥＬｘは可変抵抗材料ＶＲを挟んで複数の電極ＥＬと対向するように設けられている。

メモリセルＭＣを構成する材料として、例えば、電極ＥＬに白金（Ｐｔ）、可変抵抗材料ＶＲに二酸化チタン（ＴｉＯ_２）、消去電極ＥＬｘにＳｒＲｕＯ_３を用いることができる。これらの材料は一例であり、その他の材料を用いることも可能である。

メモリセルＭＣは、内部に形成された整流性導電パスＰ（例えば、特定の方向にのみ電流を流すことのできるフィラメント）の有無により情報の記憶を行う。整流性導電パスＰは、電極ＥＬのうち任意の２つの電極ＥＬ間に形成される。そして、整流性導電パスＰは、任意の２つの電極ＥＬ（例えば図２Ａに示す電極ＥＬ１と電極ＥＬ４）間に所定の電位差がかかるように電圧を印加した場合、第１の方向には、第１の方向と反対の第２の方向に比べて、電流を流しやすい整流性を有する。例えば、電極ＥＬ１に高電圧、電極ＥＬ４に低電圧を印加した場合、２つの電極ＥＬ間をつなぐ一方向（電極ＥＬ１から電極ＥＬ４に向かう方向）には電流を容易に流すことができる。しかし、電極ＥＬ１に低電圧、電極ＥＬ４に高電圧を印加した場合、２つの電極ＥＬ間をつなぐ他方向（電極ＥＬ４から電極ＥＬ１に向かう方向）にはリーク電流程度の電流しか流さない整流作用を有する。

図２Ａに示す例では、例えば下方の電極ＥＬから上方の電極ＥＬに向かって電流が流れるように整流性導電パスＰ１〜Ｐ６が形成される。４つの電極ＥＬ１〜ＥＬ４間では、_４Ｃ_２通り、すなわち６通りの整流性導電パスＰ１〜Ｐ６を形成することができる。２つの電極ＥＬ（例えば電極ＥＬ１と電極ＥＬ４）のうち下方にある電極ＥＬ１が高電位、上方にある電極ＥＬ４が低電位となるように電圧を印加して、電流が流れれば整流性導電パスＰ１が形成されており、電流が流れなければ整流性導電パスＰ１が形成されていないことが検出できる。この整流性導電パスＰ１が形成されている場合と、いない場合とに対応して１ビットの情報が記憶される。１つのメモリセルＭＣに電極ＥＬが４つ形成されている場合、６ビットの情報を記憶することが可能である。

図３Ａに示す例でも同様に、下方の電極ＥＬから上方の電極ＥＬに向かって電流が流れるように整流性導電パスＰ１〜Ｐ１０が形成される。５つの電極ＥＬ１〜ＥＬ５間では、_５Ｃ_２通り、すなわち１０通りの整流性導電パスＰ１〜Ｐ１０を形成することができ、１０ビットの情報を記憶することが可能である。メモリセルＭＣに設けられる電極ＥＬの数をＮ個とすると、メモリセルＭＣが記憶できる情報量は_ＮＣ_２（＝Ｎ（Ｎ−１）／２）ビットである。この場合、電極ＥＬを１つ追加すると、ほぼＮの２乗に比例して容量が増加する。

［第１の実施の形態に係る半導体記憶装置の動作］
次に、このように構成されたメモリセルＭＣに対する書き込み、読み出し、及び消去の各動作について、図４Ａ〜図４Ｃを参照して説明する。図４Ａ〜図４Ｃは、図２Ａに示す電極ＥＬが４つ形成されたメモリセルＭＣの向きを変えて表したものである。図４Ａは書き込み動作を、図４Ｂは読み出し動作を、図４Ｃは消去動作を説明するための図である。

メモリセルＭＣに対するデータの書き込み動作は、形成したい整流性導電パスＰの始点となる電極ＥＬに電圧Ｖｐｇｍ（＞０）を、終点となる電極ＥＬに電圧Ｖｓｓを印加することにより行う（図４Ａ参照）。始点となる電極ＥＬ近傍のショットキー障壁高さはこの電圧印加によっては殆ど変化しない。しかし、終点となる電極ＥＬ近傍では可変抵抗材料ＶＲ中の酸素欠損により、もともと存在したショットキー障壁高さが減じ、オーミックな接合に変化する。そのため、電極ＥＬ間に整流作用を持った導電パスＰ（フィラメント）が形成される。電極ＥＬ間に整流性導電パスＰの順方向、逆方向にそれぞれ所定の電圧を印加した場合、整流性導電パスＰの順方向に流れる電流は０．１ｎＡ〜１ｎＡ程度であり、逆方向に流れる電流は、１ｐＡ以下である。ここで、書き込み動作時には整流性導電パスＰを形成しない電極ＥＬ及び消去電極ＥＬｘをフローティング状態にする。

例えば、電極ＥＬ１、ＥＬ４間に整流性導電パスＰ１を形成する場合には、各電極ＥＬ１〜ＥＬ４、ＥＬｘへの印加電圧を以下のように設定する。
電極ＥＬ１：電圧Ｖ１＝Ｖｐｇｍ
電極ＥＬ２：フローティング状態
電極ＥＬ３：フローティング状態
電極ＥＬ４：電圧Ｖ４＝Ｖｓｓ
消去電極ＥＬｘ：フローティング状態

また、電極ＥＬ２、ＥＬ４間に整流性導電パスＰ３を形成する場合には、各電極ＥＬ１〜ＥＬ４、ＥＬｘへの印加電圧を以下のように設定する。
電極ＥＬ１：フローティング状態
電極ＥＬ２：電圧Ｖ２＝Ｖｐｇｍ
電極ＥＬ３：フローティング状態
電極ＥＬ４：電圧Ｖ４＝Ｖｓｓ
消去電極ＥＬｘ：フローティング状態

同様に、電極ＥＬ１、ＥＬ２間に整流性導電パスＰ４を形成する場合には、各電極ＥＬ１〜ＥＬ４、ＥＬｘへの印加電圧を以下のように設定する。
電極ＥＬ１：電圧Ｖ１＝Ｖｐｇｍ
電極ＥＬ２：電圧Ｖ２＝Ｖｓｓ
電極ＥＬ３：フローティング状態
電極ＥＬ４：フローティング状態
消去電極ＥＬｘ：フローティング状態

電極ＥＬ２、ＥＬ３間に整流性導電パスＰ５を形成する場合には、各電極ＥＬ１〜ＥＬ４、ＥＬｘへの印加電圧を以下のように設定する。
電極ＥＬ１：フローティング状態
電極ＥＬ２：電圧Ｖ２＝Ｖｐｇｍ
電極ＥＬ３：電圧Ｖ３＝Ｖｓｓ
電極ＥＬ４：フローティング状態
消去電極ＥＬｘ：フローティング状態

同様の動作により、他の電極ＥＬ間にも整流性導電パスＰを形成することができる。このような電圧印加動作により、メモリセルＭＣへの書き込み動作を実行することができる。

メモリセルＭＣの読み出し動作は、ある電極ＥＬに電圧Ｖｓｓを印加し、他の電極ＥＬに電圧Ｖｒｅａｄ（＞０）を印加することにより行う（図４Ｂ参照）。この状態で、電圧Ｖｒｅａｄが印加された電極ＥＬに接続されている配線Ｌに流れる電流をモニターすることにより、整流性導電パスＰの有無が検出される。電圧Ｖｓｓが印加された電極ＥＬに向けて電流が流れれば整流性導電パスＰが存在し、電流が流れなければ整流性導電パスＰが存在しないと判定する。読み出し動作時にも消去電極ＥＬｘをフローティング状態にする。

ここで、メモリセルＭＣの読み出し動作を以下の手順で行うことにより、読み出し動作にかかる時間を低減することができる。まず、電極ＥＬ４を終点とする整流性導電パスＰを検出するために、各電極ＥＬ１〜ＥＬ４、ＥＬｘへの印加電圧を以下のように設定する。
電極ＥＬ１：電圧Ｖ１＝Ｖｒｅａｄ
電極ＥＬ２：電圧Ｖ２＝Ｖｒｅａｄ
電極ＥＬ３：電圧Ｖ３＝Ｖｒｅａｄ
電極ＥＬ４：電圧Ｖ４＝Ｖｓｓ
消去電極ＥＬｘ：フローティング状態

このとき、図４Ｂに示すように整流性導電パスＰが形成されているとすると、配線Ｌ１から配線Ｌ４へと電流が流れて電極ＥＬ１、ＥＬ４間の整流性導電パスＰ１の存在が検出される。
また、配線Ｌ２から配線Ｌ４にも電流が流れる。ここで、電極ＥＬ２には整流性導電パスＰ４、Ｐ５も存在しているが、上述の電圧印加条件では電極ＥＬ１、ＥＬ２間や電極ＥＬ２、ＥＬ３間の電位差は、ショットキー障壁に比べて小さいため、実際には電流は流れない。そのため、配線Ｌ２に流れる電流は電極ＥＬ２、ＥＬ４間に整流性導電パスＰ３が存在するか否かにより決定される。図４Ｂに示す例では配線Ｌ２に電流が流れることにより電極ＥＬ２、ＥＬ４間に整流性導電パスＰ３が存在することが検出される。
そして、配線Ｌ３に電流が流れないことにより電極ＥＬ３、ＥＬ４間に整流性導電パスＰが存在しないことが検出される。

次に、電極ＥＬ３を終点とする整流性導電パスＰを検出するために、各電極ＥＬ１〜ＥＬ４、ＥＬｘへの印加電圧を以下のように設定する。
電極ＥＬ１：電圧Ｖ１＝Ｖｒｅａｄ
電極ＥＬ２：電圧Ｖ２＝Ｖｒｅａｄ
電極ＥＬ３：電圧Ｖ３＝Ｖｓｓ
電極ＥＬ４：電圧Ｖ４＝Ｖｒｅａｄ
消去電極ＥＬｘ：フローティング状態

図４Ｂに示すように整流性導電パスＰが形成されているとすると、配線Ｌ２から配線Ｌ３へと電流が流れて、電極ＥＬ２、ＥＬ３間の整流性導電パスＰ５の存在が検出される。このとき、配線Ｌ２から配線Ｌ４へは、ほとんど電流が流れることがない。
また、配線Ｌ１から配線Ｌ３へは電流が流れず、電極ＥＬ１、ＥＬ３間に整流性導電パスＰが存在しないことが検出される。

そして、電極ＥＬ２を終点とする整流性導電パスＰを検出するために、各電極ＥＬ１〜ＥＬ４、ＥＬｘへの印加電圧を以下のように設定する。
電極ＥＬ１：電圧Ｖ１＝Ｖｒｅａｄ
電極ＥＬ２：電圧Ｖ２＝Ｖｓｓ
電極ＥＬ３：電圧Ｖ３＝Ｖｒｅａｄ
電極ＥＬ４：電圧Ｖ４＝Ｖｒｅａｄ
消去電極ＥＬｘ：フローティング状態

配線Ｌ１から配線Ｌ２へと電流が流れて、電極ＥＬ１、ＥＬ２間の整流性導電パスＰ４の存在が検出される。このとき、配線Ｌ１から配線Ｌ４へは、ほとんど電流が流れることがない。
このような電圧印加動作により、メモリセルＭＣ内の整流性導電パスＰの有無を検出し、メモリセルＭＣに記憶された情報を読み出すことができる。

メモリセルＭＣに対する消去動作は、消去電極ＥＬｘに電圧Ｖｅｒａｓｅ（＜０Ｖ）を印加し、電極ＥＬに電圧Ｖｓｓを印加することにより行う（図４Ｃ参照）。
電極ＥＬ１：電圧Ｖ１＝Ｖｓｓ
電極ＥＬ２：電圧Ｖ２＝Ｖｓｓ
電極ＥＬ３：電圧Ｖ３＝Ｖｓｓ
電極ＥＬ４：電圧Ｖ４＝Ｖｓｓ
消去電極ＥＬｘ：電圧Ｖｘ＝Ｖｅｒａｓｅ

この電圧印加により、電極ＥＬ近傍の酸素欠損が消去電極ＥＬｘから供給される酸素イオンによって補填され、可変抵抗材料ＶＲは整流性導電パスＰの存在しない高抵抗状態（初期状態）に遷移する。ここで、消去電極ＥＬｘの材料としては、上述のＳｒＲｕＯ_３のような酸化物導電膜等を用いることにより、酸素イオンを供給する機能を持たせることが望ましい。
消去電極ＥＬｘは、メモリセルＭＣに個別に設けても良いし、消去電極ＥＬｘを制御する回路面積を低減するために複数のメモリセルＭＣに共通な電極としても良い。消去電極ＥＬｘを複数のメモリセルＭＣに共通な電極とした場合、所定数のメモリセルＭＣにより構成されるブロック単位での消去動作となる。
以上、電極ＥＬが４つ形成されたメモリセルＭＣに対する動作について説明したが、電極ＥＬが５つ以上のメモリセルＭＣに対しても同様の電圧印加により、書き込み、読み出し、及び消去の各動作を実行することができる。

［第１の実施の形態に係る半導体記憶装置の効果］
次に、比較例の半導体記憶装置のメモリセルＭＣを参照して、本実施の形態の半導体記憶装置のメモリセルＭＣの効果について説明する。図５は、比較例の半導体記憶装置のメモリセルＭＣの構成を示す図である。
図５の左側に示すメモリセルＭＣは、順に積層された電極ＥＬ１、可変抵抗材料ＶＲ、及び電極ＥＬ２を備える。このメモリセルＭＣも、内部に形成された整流性導電パスＰの有無により情報の記憶を行う。図５の左側に示すメモリセルＭＣには、例えば下方の電極ＥＬ１から上方の電極ＥＬ２に向かって電流が流れるように整流性導電パスＰが形成され、１ビットの情報が記憶される。
図５の中央、図５の右側に示すメモリセルＭＣは、可変抵抗材料ＶＲ及び電極ＥＬの積層数を増加させている。図５の中央に示すメモリセルＭＣは、３枚の電極ＥＬ１、ＥＬ２、及びＥＬ３の間に２層の可変抵抗材料ＶＲが設けられ、図５の右側に示すメモリセルＭＣは、４枚の電極ＥＬ１、ＥＬ２、ＥＬ３、及びＥＬ４の間に３層の可変抵抗材料ＶＲが設けられている。図５の中央、図５の右側に示すメモリセルＭＣには、それぞれ２ビット、３ビットの情報が記憶される。

図５に示すように、単純に電極ＥＬ及び可変抵抗材料ＶＲを積層させたメモリセルＭＣでは、電極ＥＬをＮ層からＮ＋１層に増加した場合、記憶容量はＮ−（Ｎ−１）＝１ビット分が増加するのみである。
一方、実施の形態に係るメモリセルＭＣでは、メモリセルＭＣに設けられる電極ＥＬの数をＮ個とすると、メモリセルＭＣが記憶できる情報量は_ＮＣ_２（＝Ｎ（Ｎ−１）／２）ビットである。そして、メモリセルＭＣに設けられる電極ＥＬを１つ追加すると、_{（Ｎ＋１）}Ｃ_２−_ＮＣ_２＝Ｎ^２ビット分容量が増加する。そのため、本実施の形態のメモリセルＭＣは、積層プロセスの増加、すなわち電極ＥＬ数の増加を上回る速度で記憶容量を増やすことができる。

（第２の実施の形態）
［第２の実施の形態に係る半導体記憶装置の構成］
次に、本発明の第２の実施の形態の半導体記憶装置について説明する。第２の実施の形態では、上述のメモリセルＭＣを用いたメモリセルアレイ１０１の構成について説明する。図６は、本実施の形態に係る半導体記憶装置のメモリセルアレイ１０１の構成を示す断面図であり、図７はメモリセルアレイ１０１の構成を示す模式図である。

上述の第１の実施の形態では、メモリセルＭＣに接続される電極ＥＬが４個又は５個の場合の構成例を説明したが、本実施の形態においては、メモリセルＭＣに電極ＥＬが７個接続された構成例を用いて説明する。また、第１の実施の形態では、メモリセルＭＣの電極ＥＬは半導体基板１０に垂直な方向に積層された電極ＥＬとして説明したが、本実施の形態においては、半導体基板１０に水平な方向に並んだ電極ＥＬとして説明する。第２の実施の形態において、上述の第１の実施の形態と同一の構成を有する箇所については、同一の符号を付して重複する説明を省略する。

図６に示すように半導体基板１０上には素子分離領域１１で互いに分離された複数のトランジスタＴ１１〜Ｔ１７が設けられている。各トランジスタＴ１１〜Ｔ１７は、半導体基板１０表面に形成された一対の不純物拡散領域１２と、不純物拡散領域１２の間にゲート絶縁膜１３を介して設けられたゲート電極１４とを有する。ここで、トランジスタＴ１１〜Ｔ１７のゲート電極１４は全てワード線ＷＬ１に接続されており、ワード線ＷＬ１への電圧印加によりトランジスタＴ１１〜Ｔ１７は同時に導通する。各トランジスタＴ１１〜Ｔ１７の一対の不純物拡散領域１２の一方は、ビアコンタクトを介してビット線ＢＬ１〜ＢＬ７にそれぞれ接続されている。また、各トランジスタＴ１１〜Ｔ１７の一対の不純物拡散領域１２の他方は、ビアコンタクトを介して電極ＥＬ１〜ＥＬ７にそれぞれ接続されている。この電極ＥＬ１〜ＥＬ７がメモリセルＭＣ１を構成する可変抵抗材料ＶＲに接続されている。本実施の形態において、可変抵抗材料ＶＲは断面が弓形の形状に形成されている。電極ＥＬ１〜ＥＬ７は、弓形形状の可変抵抗材料ＶＲの底面である弧部分にそれぞれ接続されている。そして、弓形形状の可変抵抗材料ＶＲの上面である弦部分には全面に消去電極ＥＬｘが接続されている。

第１の実施の形態に示すように、電極ＥＬが接する可変抵抗材料ＶＲの側面が平面であると、電極ＥＬの数が増す毎に整流性導電パスＰの形成が困難になるおそれがある。そこで本実施の形態に示すように側面が弧を描くように可変抵抗材料ＶＲを形成し、この円弧状の側面に電極ＥＬを接続することができる。これにより、距離の遠い電極（例えば電極ＥＬ１と電極ＥＬ７）の間でも確実に整流性導電パスＰを形成することができる。

メモリセルアレイ１０１には、図６に示すようなメモリセルＭＣが複数個設けられる。図７には、メモリセルアレイ１０１に設けられた複数のメモリセルＭＣ、トランジスタＴ、ビット線ＢＬ、及びワード線ＷＬの構成が模式的に示されている。ビット線ＢＬ１〜ＢＬ７にはトランジスタＴ１１〜Ｔ１７を介してメモリセルＭＣ１が接続されている。このビット線ＢＬ１〜ＢＬ７には、異なるトランジスタＴ２１〜Ｔ２７を介してメモリセルＭＣ２が、トランジスタＴ３１〜Ｔ３７を介してメモリセルＭＣ３がそれぞれ接続されている。トランジスタＴ２１〜Ｔ２７はゲート電極がワード線ＷＬ２に接続されており、トランジスタＴ３１〜Ｔ３７はゲート電極がワード線ＷＬ３に接続されている。メモリセルＭＣ１〜ＭＣ３の消去電極には動作電圧Ｖｘを印加するための配線が接続される。各メモリセルＭＣ１〜ＭＣ３の消去電極は、同一の配線に接続されて同時に動作が制御されるように構成しても良いし、異なる配線に接続されて独立に動作が制御されるように構成しても良い。

［第２の実施の形態に係る半導体記憶装置の動作］
このように構成されたメモリセルアレイ１０１において、１つのメモリセルＭＣに情報を記憶させる場合、そのメモリセルＭＣに対応するワード線ＷＬに電圧を印加してトランジスタＴを導通させる。例えばメモリセルＭＣ１に情報を記憶させる場合であれば、ワード線ＷＬ１に電圧を印加してトランジスタＴ１１〜Ｔ１７を導通させる。この状態で、ビット線ＢＬ１〜ＢＬ７に電圧Ｖｐｇｍ（＞０）又は電圧Ｖｓｓを印加することにより、メモリセルＭＣ内に整流性導電パスＰを形成する。消去電極ＥＬｘはフローティング状態に設定される。

メモリセルＭＣ１の読み出し動作においても、ワード線ＷＬ１に電圧を印加してトランジスタＴ１１〜Ｔ１７を導通させる。この状態で、ビット線ＢＬ１〜ＢＬ７に電圧Ｖｓｓ又は電圧Ｖｒｅａｄ（＞０）を印加する。ビット線ＢＬに流れる電流をモニターすることにより、整流性導電パスＰの有無が検出される。ここで、読み出し動作時にも消去電極ＥＬｘはフローティング状態に設定される。

メモリセルＭＣ１に対する消去動作は、ワード線ＷＬ１に電圧を印加してトランジスタＴ１１〜Ｔ１７を導通させるとともに、ビット線ＢＬ１〜ＢＬ７に電圧Ｖｓｓを印加する。この状態で、消去電極ＥＬｘへの印加電圧Ｖｘを電圧Ｖｅｒａｓｅに設定して、可変抵抗材料ＶＲを整流性導電パスＰの存在しない高抵抗状態に遷移させる。ここで、図７に示すように複数の消去電極ＥＬｘに同時に電圧Ｖｅｒａｓｅが印加される構成の場合、メモリセルＭＣ２、ＭＣ３のワード線ＷＬ２、ＷＬ３にも電圧を印加してトランジスタＴ２１〜Ｔ２７、Ｔ３１〜Ｔ３７を導通状態として、メモリセルＭＣ２、ＭＣ３の消去動作を同時に行うことができる。この結果、メモリセルアレイ１０１内の複数のメモリセルＭＣの情報を一括して消去することができる。

［第２の実施の形態に係る半導体記憶装置の効果］
本実施の形態のメモリセルＭＣも、メモリセルＭＣが記憶できる情報量は_ＮＣ_２（＝Ｎ（Ｎ−１）／２）ビットであり、電極ＥＬを１つ追加すると、ほぼＮの２乗に比例して容量が増加する。ここで、本実施の形態においては、１つのメモリセルＭＣに７個の電極ＥＬが接続されている。このメモリセルＭＣには_７Ｃ_２通り（２１ビット）の情報を記憶することができる。ビット線ＢＬ及びワード線ＷＬの各交差部に１ビットの情報を記憶するメモリセルＭＣを配置したクロスポイント型のメモリセルアレイ１０１に比べて約３倍の情報を記憶することができる。
本実施の形態のメモリセルＭＣは、半導体基板１０に水平な方向に並んだ電極ＥＬに接続されている。そのため、半導体基板１０に垂直な方向に並ぶ電極ＥＬに接続された第１の実施の形態のメモリセルＭＣよりも、メモリセルＭＣの占める面積は大きくなる。しかし、複数の電極ＥＬの積層・加工工程を繰り返す必要がなく、メモリセルアレイ１０１を容易に製造することが可能である。電極ＥＬを追加することによる積層・加工工程の困難さの増加と、容量の増加とを勘案して、第１の実施の形態、第２の実施の形態のいずれのメモリセルＭＣの構成とするかを選択することができる。

［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。
例えば、図８Ａ、ＢはメモリセルＭＣの他の例を示す図である。図８Ａ、Ｂに示されるメモリセルＭＣは、可変抵抗材料ＶＲと、可変抵抗材料ＶＲの一の側面に接するように設けられた電極ＥＬ１〜ＥＬ５と、別の側面に接するように設けられた電極ＥＬ６〜ＥＬ１０とを備える。電極ＥＬ１〜ＥＬ１０は、独立に印加電圧が制御される。図８Ａ、Ｂには、電極ＥＬ１〜ＥＬ５と、電極ＥＬ６〜ＥＬ１０とが、可変抵抗材料ＶＲの対向する２つの側面にそれぞれ設けられた構成が示されている。また、電極ＥＬ１〜ＥＬ１０は半導体基板１０に垂直な方向（ｚ方向）に並ぶように可変抵抗材料ＶＲに接続されている。そして、可変抵抗材料ＶＲの別の側面の全面に消去電極ＥＬｘが設けられている。

このメモリセルＭＣ内の整流性導電パスＰは、一の側面に接続された電極ＥＬ１〜ＥＬ５と、他の側面に接続された電極ＥＬ６〜ＥＬ１０との間に形成される。図８に示す例では、電極ＥＬ１〜ＥＬ５と電極ＥＬ６〜ＥＬ１０との間に、５×５通り、すなわち２５通りの整流性導電パスＰを形成することができる。メモリセルＭＣの一の側面に設けられる電極ＥＬの数をＮ個、他の側面に設けられる電極ＥＬの数をＭ個とすると、メモリセルＭＣが記憶できる情報量はＭ×Ｎビットである。図８に示す例の場合、メモリセルが記憶できる情報量はＮ^２ビットであり、対向する側面に設けられる電極ＥＬを１組追加すると、ほぼＮの２乗に比例して容量が増加する。本例のメモリセルＭＣにおいても、側面に電極ＥＬを追加することによりメモリセルＭＣの記憶容量を増大することが可能である。

また、メモリセルＭＣの構成の詳細は省略するが、可変抵抗材料ＶＲに接続され、立体的に配置された電極ＥＬ１〜ＥＬ１０のそれぞれの間で整流性導電パスＰを形成することができる場合、図９に示すように形成される整流性導電パスＰの数をさらに増加させることができる。これによりメモリセルＭＣの記憶容量をさらに増大させることが可能である。

１０１・・・メモリセルアレイ、 １０２・・・ロウデコーダ、 １０３・・・カラムデコーダ、 １０４・・・制御回路、 １０５・・・電源、 １０・・・半導体基板、 １１・・・素子分離領域、 １２・・・不純物拡散領域、 １３・・・ゲート絶縁膜、 １４・・・ゲート電極、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗材料、 ＥＬ・・・電極、 ＥＬｘ・・・消去電極、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 Ｔ・・・トランジスタ。

Claims (12)

1. 内部の導電パスの有無により情報を記憶する誘電体膜と、
   前記誘電体膜の第１の面に接するように設けられた複数の電極とを備え、
   前記導電パスは、前記複数の電極のうちの任意に選択された２つの電極間に形成可能であるとともに、
   前記導電パスは、任意の２つの電極間をつなぐ第１の方向には、前記第１の方向と反対の第２の方向に比べて、電流を流しやすい整流性を有し、
   前記導電パスが形成され得る最大の数は、前記複数の電極の数よりも大きい
   ことを特徴とする半導体記憶装置。
2. 前記誘電体膜の第２の面に接するように設けられた消去電極をさらに備えることを特徴とする請求項１記載の半導体記憶装置。
3. 前記消去電極は、複数の前記誘電体膜に対して共通な消去電極として設けられている
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記導電パスは、前記複数の電極の数がＮ個であるとき、_ＮＣ_２通りの前記電極の組み合わせのそれぞれに形成可能である
   ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
5. 前記複数の電極は、半導体基板に垂直な方向に並ぶように、絶縁膜を介して積層された電極である
   ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。
6. 前記誘電体膜は、半導体基板に垂直な断面が弓形であり、前記弓形の弧を底面とし且つ前記弓形の弦を上面として形成され、
   前記複数の電極は、前記半導体基板に水平な方向に並び前記底面に接続されている
   ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。
7. 前記消去電極は、前記上面の全面に設けられている
   ことを特徴とする請求項６記載の半導体記憶装置。
8. 前記複数の電極及び前記消去電極に所定の電圧を印加して、書き込み、消去、読み出しの各動作を実行する制御回路をさらに備え、
   前記制御回路は、前記複数の電極のうち選択された２つの電極に所定の電位差がかかるよう、選択された２つの電極に電圧を印加するとともに、前記複数の電極のうち選択されていない電極及び消去電極をフローティング状態にして選択された２つの電極間に導電パスを形成する書き込み動作を実行する
   ことを特徴とする請求項１乃至７のいずれか記載の半導体記憶装置。
9. 前記制御回路は、前記複数の電極のうち選択された２つの電極に所定の電位差がかかるよう、選択された２つの電極に電圧を印加することにより選択された２つの電極間に導電パスが形成されているかを検出する読み出し動作を実行する
   ことを特徴とする請求項８記載の半導体記憶装置。
10. 前記制御回路は、前記複数の電極に第１の電圧値の固定電圧を印加するとともに、前記消去電極に第１の電圧値よりも電圧値の小さい消去電圧を印加することにより前記誘電体膜を初期状態に戻す消去動作を実行する
    ことを特徴とする請求項８又は９記載の半導体記憶装置。
11. 内部の導電パスの有無により情報を記憶する誘電体膜と、
    前記誘電体膜の第１の面に接するように設けられた第１の数の第１の電極と、
    前記誘電体膜の第２の面に接するように設けられた第２の数の第２の電極とを備え、
    前記導電パスは、前記第１の電極のうちの任意に選択された１つの電極と、前記第２の電極のうち任意に選択された１つの電極との間に形成可能であり、
    前記導電パスは、任意の２つの電極間をつなぐ第１の方向には、前記第１の方向と反対の第２の方向に比べて、電流を流しやすい整流性を有し、
    前記導電パスが形成され得る最大の数は、前記第１の数がＮ、前記第２の数がＭであるとき、Ｎ×Ｍである
    ことを特徴とする半導体記憶装置。
12. 前記誘電体膜の第３の面に接するように設けられた消去電極をさらに備えることを特徴とする請求項１１記載の半導体記憶装置。

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