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CN109155235A - 使用背面补偿结构的晶圆平整度控制 - Google Patents

使用背面补偿结构的晶圆平整度控制 Download PDF

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CN109155235A
CN109155235A CN201880001676.9A CN201880001676A CN109155235A CN 109155235 A CN109155235 A CN 109155235A CN 201880001676 A CN201880001676 A CN 201880001676A CN 109155235 A CN109155235 A CN 109155235A
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CN
China
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wafer
semiconductor
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difference
compensation
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Application number
CN201880001676.9A
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戴晓望
吕震宇
陶谦
胡禺石
夏季
李兆松
何家兰
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Original Assignee
Yangtze Memory Technologies Co Ltd
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Abstract

公开了用于晶圆平整度控制的半导体结构以及用于使用和形成所述半导体结构的方法的实施例。在示例中，获得指示晶圆在第一方向和第二方向之间的平整度差异的模型。所述平整度差异与晶圆的正面上的多个半导体器件的多个制作阶段之一相关联。基于所述模型确定用于减小平整度差异的补偿图案。在所述多个制作阶段之一，基于补偿图案在晶圆的与正面相对的背面上形成补偿结构，以减小平整度差异。

Description

使用背面补偿结构的晶圆平整度控制
背景技术
本公开的实施例涉及半导体器件制作中的晶圆平整度控制。
晶圆平整度对半导体器件制作具有非常大的影响，其原因在于其能够对光刻系统有效地投射器件图案的能力造成影响。然而，曝光区域内的表面形貌的严重变化可能改变器件特征图案，并最终导致潜在的管芯成品率损失。因而，为了准确的投射，重要的是在相对平整或平坦的晶圆上对光的图案进行曝光。晶圆平整度对于其它制作过程也是重要的。例如，在键合过程期间，要键合的每个晶圆的平整度必须被控制在合理的偏差范围内，以确保两个键合表面的直接接触。
发明内容
文中公开了用于晶圆平整度控制的半导体结构以及用于使用和形成所述半导体结构的方法的实施例。
在一个示例中，公开了一种用于控制晶圆平整度的方法。获得指示第一方向和第二方向之间的晶圆的平整度差异的模型。平整度差异与晶圆的正面上的多个半导体器件的多个制作阶段之一相关联。基于所述模型确定用于减小平整度差异的补偿图案。在所述多个制作阶段之一，基于补偿图案在晶圆的与正面相对的背面上形成补偿结构，以减小平整度差异。
在另一示例中，公开了一种用于形成半导体结构的方法。在晶圆的正面上形成多个半导体结构。在晶圆的与正面相对的背面上沉积膜。使晶圆的背面上的所沉积的膜图案化，以形成部分覆盖晶圆的背面的补偿结构，从而减小第一方向和第二方向之间的晶圆的平整度差异。
在不同的示例中，一种半导体结构包括具有正面和与所述正面相对的背面的晶圆、晶圆的正面上的多个半导体器件、以及部分覆盖晶圆的背面并且被配置为减小第一方向和第二方向之间的晶圆的平整度差异的补偿结构。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A-图1C以平面图示出了根据本公开的一些实施例的示例性半导体器件的各个区域。
图2示出了根据本公开的一些实施例的示例性半导体器件的截面图。
图3是根据本公开的一些实施例的用于控制晶圆平整度的方法的流程图。
图4示出了根据本公开的一些实施例的晶圆弯曲度的示例性模拟结果。
图5示出了根据本公开的一些实施例的晶圆弯曲度的示例性测量结果。
图6示出了根据本公开的一些实施例的具有半导体器件的示例性晶圆的正面。
图7A出了根据本公开的一些实施例的具有补偿结构的示例性晶圆的背面。
图7B出了根据本公开的一些实施例的具有另一种补偿结构的示例性晶圆的背面。
图7C示出了根据本公开的一些实施例的具有又一种补偿结构的示例性晶圆的背面。
图7D示出了根据本公开的一些实施例的具有再另外一种补偿结构的示例性晶圆的背面。
图8A-图8C示出了根据本公开的一些实施例的用于形成在晶圆的背面上包括补偿结构的半导体结构的示例性制作过程。
图9是根据本公开的一些实施例的用于形成在晶圆的背面上包括补偿结构的示例性半导体结构的方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
背面沉积解决方案已被用于补偿由于在半导体器件制作期间在晶圆的正面建立的机械应力所导致的晶圆平整度(例如，晶圆弯曲度或晶圆翘曲度)的变化。例如，在半导体器件制作期间可能在晶圆的正面引入弯曲应力(伸张或压缩)。可以均匀沉积材料膜以覆盖晶圆背面的整个表面，以修复由于晶圆的相对侧上的弯曲应力所导致的晶圆的曲度。然而，用于制造一些半导体器件(例如，3D存储器件)的某些制作阶段可能引入晶圆平整度在不同方向上的不均衡变化。换言之，一些半导体结构的制作可能引起晶圆的曲度在不同方向上变化，这使得均匀背面沉积解决方案效果较差。
根据本公开的各种实施例提供了一种使用补偿结构的新颖背面沉积解决方案，所述补偿结构具有专门设计的图案以用于补偿不同方向上的晶圆平整度变化。所述图案可以是基于指示不同方向上的晶圆平整度差异的模型而确定的，所述模型可以是使用在任何给定制作阶段的晶圆平整度的模拟数据和/或材料数据而生成的。可以对与补偿结构相关联的各种特性(例如布局、厚度和材料)进行优化，以均衡晶圆平整度差异，由此提高半导体器件的成品率。
图1A-图1C以平面图示出了根据本公开的一些实施例的示例性半导体器件的各个区域。为了便于说明，将示例性半导体器件描述为3D存储器件，以示出形成于晶圆的正面上的可能引起晶圆平整度在晶圆平面中的两个方向上发生变化的各种半导体结构。然而，应当理解，半导体器件不限于3D存储器件，并且可以包括能够使用背面图案化补偿结构来减小晶圆平整度变化(例如，晶圆弯曲度差异)的任何适当半导体器件，下文将对此予以详细描述。半导体器件可以包括2D、2.5D或3D架构中的任何适当逻辑器件、易失性存储器(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))以及非易失性存储器件(例如，闪速存储器)。如本文所使用的，“晶圆”是用以在其中和/或其上构建半导体器件的一片半导体材料，并且在被分成管芯之前能够经受各种制作工艺。
图1A描绘了3D存储器件的字线(WL)贯穿阵列触点(TAC)区102，其包括NAND存储器串区110、TAC区120和顶部选择栅(TSG)阶梯区130。NAND存储器串区110可以包括NAND存储器串112的阵列，每个NAND存储器串包括多个堆叠的存储单元。每个NAND存储器串112在平面图中可以具有圆形形状。在平面图中TSG阶梯区130可以设置在NAND存储器串区110的侧面上并与TAC区120相邻。TSG阶梯区130可以包括形成于阶梯结构上的TSG触点132的阵列，其用于与NAND存储器串区110中的NAND存储器串112的顶部选择栅进行电连接。
在一些实施例中，TAC区120沿3D存储器件的字线方向(在图1A-图1C中标记为“WL”)处于两个TSG阶梯区130之间。TAC区120可以由阻挡结构124限定。可以在被阻挡结构124横向包围的TAC区120中形成多个TAC 126。在一些实施例中，在TAC区域120外部形成虚设沟道结构122，以向存储器阵列结构提供机械支撑。每个虚设沟道结构122在平面图中可以具有圆形形状。应当理解，例如，可以沿NAND存储器串区110的与TSG阶梯区130相邻的边缘在TAC区120外的任何区域中形成虚设沟道结构122。如图1A所示，WL TAC区102还可以包括多个缝隙结构114，每个缝隙结构沿字线方向并以条带形状横向延伸。至少一些缝隙结构114可以充当用于NAND存储器串区110中的NAND存储器串112的阵列的公共源极触点。缝隙结构114还可以将3D存储器件分成多个存储器块和/或多个存储器指。
图1B描绘了3D存储器件的位线(BL)TAC区104，其包括NAND存储器串区110和TAC区120。NAND存储器串区110可以包括NAND存储器串112的阵列，每个NAND存储器串包括多个堆叠的存储单元。在一些实施例中，TAC区120在3D存储器件的位线方向(在图1A-图1C中标记为“BL”)上处于两个NAND存储器串区110之间。TAC区120可以是由阻挡结构124结合3D存储器件的BL TAC区104的边缘限定的。多个TAC126可以形成于被阻挡结构124和BL TAC区104的边缘包围的TAC区120中。如图1B所示，BL TAC区104还可以包括均在字线方向上延伸的缝隙结构114。至少一些缝隙结构114可以充当用于NAND存储器串区110中的NAND存储器串112的阵列的公共源极触点。缝隙结构114还可以将3D存储器件分成多个存储器块和/或多个存储器指。在一些实施例中，虚设沟道结构122形成于NAND存储器串区110的部分中，例如形成于在位线方向上与TAC区120相邻的存储器指中。
图1C描绘了3D存储器件的阶梯TAC区106，其包括NAND存储器串区110、阶梯区140和TAC区120。NAND存储器串区110可以包括NAND存储器串112的阵列，每个NAND存储器串包括多个堆叠的存储单元。阶梯区140可以包括阶梯结构和形成于阶梯结构上的字线触点142的阵列。在一些实施例中，TAC区120处于阶梯区140中。TAC区120可以是由阻挡结构124单独限定的或者是由阻挡结构124结合3D存储器件的阶梯TAC区106的边缘限定的。可以在至少被阻挡结构124横向包围的TAC区120中形成多个TAC 126。如图1C所示，阶梯TAC区106还可以包括均在字线方向上延伸的缝隙结构114。至少一些缝隙结构114可以充当用于NAND存储器串区110中的NAND存储器串112的阵列的公共源极触点。缝隙结构114还可以将3D存储器件分成多个存储器块和/或多个存储器指。在一些实施例中，虚设沟道结构形成于TAC区域120外的阶梯区140中。
图2示出了根据本公开的一些实施例的3D存储器件200的截面图。3D存储器件200可以形成于晶圆的正面上并且包括衬底202(例如，晶圆的部分)，所述衬底可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它适当材料。
3D存储器件200可以包括处于衬底202上方的存储器阵列器件。要注意，在图2中包括y轴和z轴以进一步例示3D存储器件200中的部件之间的空间关系。衬底202包括在x-y平面内横向延伸的两个横向表面：能够在上面形成3D存储器件200的晶圆正面上的顶表面、以及与晶圆正面相对的背面上的底表面。x轴(未示出)垂直于y轴和z轴两者。如文中所使用的，在衬底(例如，衬底202)在z方向(垂直于x-y平面的竖直方向)上被定位于半导体器件(例如，3D存储器件200)的最下平面中时，在z方向上相对于半导体器件的衬底判断半导体器件的一个部件(例如，层或器件)在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在本公开中将通篇应用用于描述空间关系的相同概念。
在一些实施例中，3D存储器件200是NAND闪速存储器件，其中，存储单元是以NAND存储器串204的阵列的形式提供的，每个NAND存储器串在衬底202上方竖直延伸。每个NAND存储器串204可以竖直延伸通过多个对，每一对包括导体层206和电介质层208(本文称为“导体/电介质层对”)。堆叠的导体/电介质层对在文中又被称为“存储器堆叠层”210。存储器堆叠层210中的导体/电介质层对的数量(例如，32、64、96或128个，它们处于一个或多个台阶中)可以设定3D存储器件200中的存储单元的数量。存储器堆叠层210中的导体层206和电介质层208可以在竖直方向上交替堆叠。至少在横向方向上的一侧上，存储器堆叠层210可以包括阶梯结构(未示出)。
如图2所示，每个NAND存储器串204可以包括竖直延伸通过存储器堆叠层210的沟道结构218。沟道结构218可以包括以半导体材料(例如，作为半导体沟道220)和电介质材料(例如，作为存储器膜222)填充的沟道孔。在一些实施例中，半导体沟道220包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜222是包括隧道层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合层。每个NAND存储器串204可以具有圆柱形状(例如，柱形形状)。根据一些实施例，半导体沟道220、隧道层、存储层和阻挡层按此顺序沿从柱的中间向柱的外表面的方向布置。
在一些实施例中，NAND存储器串204包括用于NAND存储器串204的多个控制栅(每者是字线的部分)。存储器堆叠层210中的导体层206可以充当用于NAND存储器串204的存储单元的控制栅。导体层206可以包括用于多个NAND存储器串204的多个控制栅，并且可以作为字线横向延伸，终止于所述阶梯结构中。在一些实施例中，字线在垂直于y方向和z方向两者的x方向(未示出)上延伸，x方向对应于图1A-图1C中的字线方向WL。因而图1A-图1C中的位线方向BL对应于图2中的y方向。
在一些实施例中，NAND存储器串204在竖直方向上包括处于相应端部处的外延插塞224和刻蚀停止插塞226。外延插塞224和刻蚀停止插塞226中的每个可以接触沟道结构218的相应端部。外延插塞224可以包括从衬底202外延生长的半导体材料(例如，硅)。外延插塞224可以充当受到NAND存储器串204的源极选择栅控制的沟道。刻蚀停止插塞226可以处于NAND存储器串204的上端并且与沟道结构218接触。如文中所使用的，在衬底202被置于3D存储器件200的最低平面中时，部件(例如，NAND存储器串204)的“上端”是在z方向上离衬底202较远的一端，并且部件(例如，NAND存储器串204)的“下端”是在z方向上离衬底202较近的一端。
在一些实施例中，3D存储器件200进一步包括缝隙结构228。每个缝隙结构228可以竖直延伸通过存储器堆叠层210。缝隙结构228也可以横向延伸以将存储器堆叠层210分成多个块。缝隙结构228可以包括以导电材料填充的缝隙(沟槽)。缝隙结构228可以进一步包括处于所填充的导电材料与存储器堆叠层210之间的采用任何适当电介质材料的电介质层，以使所填充的导电材料与存储器堆叠层210中的周围导体层206电绝缘。结果，缝隙结构228能够将3D存储器件200分成多个存储器块和/或存储器指(例如，在平面图中与图1A-图1C中所示的类似)。
在一些实施例中，缝隙结构228充当共享同一阵列公共源极的同一存储器块或同一存储器指中的NAND存储器串204的源极触点。因而，缝隙结构228可以被称为多个NAND存储器串204的“公共源极触点”。在一些实施例中，衬底202包括掺杂区230，并且缝隙结构228的下端与衬底202的掺杂区230接触。因而，缝隙结构228可以通过掺杂区230电连接至NAND存储器串204。在一些实施例中，缝隙结构228还在与y方向和z方向两者垂直的x方向上横向延伸，该x方向对应于图1A-图1C中的字线方向WL。
如图2所示，存储器堆叠层210可以是交替堆叠层216的部分，交替堆叠层216也可以包括衬底202上的电介质堆叠层214。电介质堆叠层214可以包括多个电介质层对，例如，第一电介质层232和不同于所述第一电介质层232的第二电介质层234的交替堆叠层。电介质堆叠层214中的第一电介质层232可以与存储器堆叠层210中的电介质层208相同。在一些实施例中，电介质堆叠层214中的电介质层对的数量与存储器堆叠层210中的导体/电介质层对的数量相同。
在一些实施例中，3D存储器件200包括竖直延伸通过交替堆叠层216的阻挡结构235。阻挡结构235可以沿横向将交替堆叠层216分成存储器堆叠层210和电介质堆叠层214。也就是说，阻挡结构235可以变为存储器堆叠层210与电介质堆叠层214之间的边界。电介质堆叠层214可以沿横向至少被阻挡结构235包围。在一些实施例中，阻挡结构235在平面图中为闭合形状(例如，矩形、方形、圆形等)，以将电介质堆叠层214完全包围。例如，如图1A所示，阻挡结构124在平面图中为矩形形状，以完全包围TAC区120中的交替电介质堆叠层。在一些实施例中，阻挡结构235在平面图中并非闭合形状，但可以结合交替堆叠层216的一个或多个边缘来包围电介质堆叠层214。例如，如图1B-图1C所示，阻挡结构124结合3D存储器件的边缘包围TAC区120中的电介质堆叠层。
如图2所示，3D存储器件200还包括均竖直延伸通过电介质堆叠层214的TAC 236。TAC 236可以仅形成于至少被包括多个电介质层对的阻挡结构235横向包围的区域内部。也就是说，TAC 236可以竖直延伸通过电介质层(例如，第一电介质层232和第二电介质层234)，但不通过任何导体层(例如，导体层206)。每个TAC 236可以延伸通过电介质堆叠层214的整个厚度。在一些实施例中，TAC 236进一步延伸通过衬底202的至少部分。TAC 236能够以缩短的互连布线从和/或向3D存储器件200(例如电源总线的部分)传输电信号。在一些实施例中，TAC 236能够在3D存储器件200与外围器件(例如，CMOS芯片上；未示出)之间和/或在后段工序(BEOL)互连(未示出)与外围器件之间提供电连接。TAC 236还可以向交替堆叠层216提供机械支撑。每个TAC 236可以包括通过电介质堆叠层214并利用导电材料填充的竖直开口。
在一些实施例中，3D存储器件200包括与文中公开的各种存储器阵列结构(例如，NAND存储器串204和缝隙结构228)接触的多个局部触点。触点在文中被称为“局部触点”，因为它们与存储器阵列结构直接接触。如图2所示，局部触点可以包括NAND存储器串触点238和缝隙结构触点240。在本公开中，TAC 236也可以被视为局部触点。如本文使用的，术语“触点”可以宽泛地包括任何适当类型的互连，包括竖直互连接入(例如，通孔)线和横向线(例如，互连线)。每个局部触点可以包括采用导电材料填充的开口(例如，通孔孔或沟槽)。
上文参考图1A-图1C和图2描述了3D存储器件的各种半导体结构，包括NAND存储器串112和204、虚设沟道结构122、缝隙结构114和228、TAC 126和236、以及阻挡结构124和235、局部触点132、142、238和240、以及存储器堆叠层210。不同半导体结构可以具有不同的设计，例如布局、厚度和材料。在一个示例中，NAND存储器串112和204以及虚设沟道结构122是按照点阵布局布置的，并且它们每者在平面图中具有圆形形状并且竖直延伸通过存储器堆叠层。在另一个示例中，缝隙结构114和228是按照平行条带布局布置的，并且它们每者沿x方向(例如，字线方向)横向延伸并且沿z向竖直延伸通过存储器堆叠层。在又一示例中，存储器堆叠层210可以是沿z方向和x-y平面两者延伸的板的堆叠层。在3D存储器件的制作期间，与不同类型的半导体结构相关联的特性(例如，布局、厚度和材料)的非均匀性质能够在晶圆平面内引入不同方向上的不同水平的机械应力，由此导致晶圆平整度在不同方向上的差异。
此外，承载3D存储器件的半导体结构的晶圆要经历用于制造3D存储器件的一系列制作工艺。在不同的制作阶段，与每种类型的半导体结构相关联的特性(例如，布局、厚度和材料)也可能变化。因而，在不同制作阶段，由相同类型的半导体结构引入的机械应力的水平和/或方向可能仍然发生变化。在一个示例中，在将填充材料沉积到沟槽中之前和之后，由缝隙结构228导致的机械应力可能改变。在另一个示例中，在去除电介质层234并采用导体层206填充所产生的凹陷的栅极替换工艺之前、期间和之后，由存储器堆叠层210引起的机械应力可能改变。结果，根据一些实施例，必须考虑特定制作阶段以实现对晶圆平整度的精确控制。
图3是根据本公开的一些实施例的用于控制晶圆平整度的示例性方法300的流程图。要理解的是，方法300中所示的操作不是穷举性的，并且也可以在例示的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图3所示的顺序执行的。
参考图3，方法300开始于操作302，其中获得指示晶圆在第一方向和第二方向之间的平整度差异的模型。平整度差异可以与晶圆的正面上的多个半导体器件的多个制作阶段之一相关联。晶圆可以包括在上面(在正面上)形成3D存储器件200的图2中的衬底202。制作阶段可以包括但不限于电介质堆叠层(例如，图2中的214)的沉积、NAND存储器串(例如，图2中的204)的沟道孔的刻蚀、阻挡结构(例如，图2中的235)的沟槽的刻蚀、缝隙结构(例如，图2中的228)的沟槽的刻蚀、NAND存储器串(例如，图2中的204)的填充材料的沉积、阻挡结构(例如，图2中的235)的填充材料的沉积、存储器堆叠层(例如，图2中的210)的栅极替换、缝隙结构(例如，图2中的228)的填充材料的沉积、局部触点孔(图2中的TAC 236)的刻蚀、以及局部触点(例如，图2中的TAC 236)的填充材料的沉积。
晶圆的平整度差异可以包括两个不同方向(例如，第一方向和第二方向)上的晶圆弯曲度的差异和晶圆翘曲度的差异。“晶圆弯曲度”是自由的不受夹固的晶圆的中间表面的中心点从中间表面到参考平面的偏差，根据ASTM F534标准，该偏差是由等边三角形的三个角定义的。根据ASTM F657标准和ASTM F1390标准，“晶圆翘曲度”是自由的不受夹固的晶圆的中间表面距参考平面的最大距离和最小距离之间的差。第一方向可以垂直于第二方向。在一些实施例中，第一方向和第二方向分别是图1中的字线方向和位线方向，或者可以分别是上文参考图2所述的x方向和y方向。
在一些实施例中，为了获得模型，基于半导体器件的设计和半导体器件的制作阶段获得指示平整度差异的初始模型，获得特定制作阶段的平整度差异的测量结果，并基于测量结果调整初始模型以获得模型。初始模型可以包括对第一和第二方向上的晶圆平整度差异(例如，晶圆弯曲度差异)的模拟结果。根据一些实施例，模拟是基于各种输入执行的，所述输入包括要在晶圆上形成的半导体器件的设计以及用于实施半导体器件的设计的各种制作。半导体器件的设计可以包括半导体器件的类型(例如，2D、2.5D或3D架构中的逻辑器件、易失性存储器件或者非易失性存储器件)。半导体器件的设计还可以包括半导体器件的半导体结构的每种类型的设计，例如，布局、厚度和材料。对于不同类型的半导体器件，半导体器件的制作阶段可以是不同的。对于3D存储器件(例如，上文参考图1A-图1C和图2所描述的)，制作阶段包括例如电介质堆叠层的沉积、NAND存储器串的沟道孔的刻蚀、阻挡结构的沟槽的刻蚀、缝隙结构的沟槽的刻蚀、NAND存储器串的填充材料的沉积、阻挡结构的填充材料的沉积、存储器堆叠层的栅极替换、缝隙结构的填充材料的沉积、局部触点孔的刻蚀、以及局部触点的填充材料的沉积。可以基于测量结果对初始模型进行调整，以获得所述模型。例如，可以基于测量结果通过一次或多次迭代更新初始模型的一个或多个参数。
图4示出了根据本公开的一些实施例的晶圆弯曲度的示例性模拟结果402和404。要指出的是，在图4中包括x轴和y轴以进一步例示晶圆平面的两个正交方向。如上文所述，根据一些实施例，x方向是字线方向，并且y方向是位线方向。模拟结果402和404的灰度级的水平指示晶圆在z向上离开参考平面的位移的水平。例如，模拟结果402是在刻蚀缝隙结构(例如，图1A-图1C中的114和图2中的228)的制作阶段之前获得的。模拟结果402示出了晶圆平面中的所有方向(包括x方向和y方向)上的相对均匀的晶圆弯曲度。也就是说，在模拟结果402中，x方向上的晶圆弯曲度与y方向上的晶圆弯曲度基本相同。模拟结果404是在刻蚀缝隙结构(例如，图1A-图1C中的114和图2中的228)的制作阶段之后获得的。缝隙结构的刻蚀能够在x方向上产生大量的标称平行的沟槽，这可能在x方向上而非在y方向上引起晶圆弯曲度的显著改变。模拟结果404示出了x方向和y方向上的非均匀晶圆弯曲度。也就是说，在模拟结果404中，x方向上的晶圆弯曲度不同于y方向上的晶圆弯曲度。在一些实施例中，模拟结果可以用于获得第一方向和第二方向(x方向和y方向)之间的晶圆平整度差异(例如，晶圆弯曲度差异)的初始模型。
图5示出了根据本公开的一些实施例的晶圆弯曲度的示例性测量结果501和503。例如，测量结果501指示在刻蚀缝隙结构(例如图1A-图1C中的114和图2中的228)的制作阶段之后的y方向上的晶圆弯曲度WBy，并且测量结果503指示在刻蚀缝隙结构的制作阶段之后的x方向上的晶圆弯曲度WBx。晶圆弯曲度WBy和晶圆弯曲度WBx可以是从一个或多个测试晶圆测量的实际数据。晶圆弯曲度WBy和晶圆弯曲度WBx的每者可以被测量为自由的不受夹固的晶圆502的中间表面的中心点从中间表面到参考平面504的偏差，根据ASTM F534标准，该偏差是由等边三角形的三个角定义的。如测量结果501和503中所示，x方向上的晶圆弯曲度WBx大于y方向上的晶圆弯曲度WBy。在一些实施例中，晶圆弯曲度差异是通过等式(WBx-Wby)或者等式(WBx-WBy)/WBx计算的。
方法300进行至操作304，如图3所示，其中，基于所述模型确定用于减小平整度差异的补偿图案。与补偿图案相关联的各种特性对补偿晶圆平整度差异存在某种影响。在一些实施例中，补偿图案与补偿结构的布局、厚度和材料的至少其中之一相关联。可以基于所述模型对与补偿图案相关联的布局、厚度、材料和/或任何其它适当特性进行分析，以减小特定制作阶段的晶圆平整度差异。例如，可以基于形成于晶圆的正面上的半导体结构来确定补偿结构的布局、厚度和/或材料。
在一些实施例中，补偿图案越厚，则补偿图案能够引起的机械应力就越高(即，补偿效果越好)。另一方面，在厚度增大时，补偿图案可能更容易被剥离。在一些实施例中，与补偿图案相关联的材料的机械特性(例如，杨氏模量)还与补偿图案能够引起的机械应力的水平有关。除了机械特性之外，与补偿图案相关联的材料的热特性(例如，熔点)也可能影响材料的选择。在一些实施例中，与补偿图案相关联的材料还基于特定制作阶段来确定。例如，在使用高温热工艺的制作阶段，不能使用具有相对较低的熔点的材料。
方法300进行至操作306，如图3所示，其中在特定制作阶段，基于补偿图案在晶圆的与正面相对的背面上形成补偿结构，以减小平整度差异。与利用材料膜均匀地覆盖晶圆背面上的整个表面的已知背面沉积解决方案不同，本文中所形成的补偿结构能够实施补偿图案以减小由于晶圆的正面上的不均匀分布的应力所引起的晶圆平整度差异。也就是说，根据一些实施例，补偿结构利用基于晶圆平整度差异确定的专门设计的图案部分地覆盖背面表面。补偿结构的各种特性(例如，布局、厚度和材料)可以是在确定补偿图案时设定的。
图6示出了根据本公开的一些实施例的具有半导体器件的示例性晶圆602的正面。多个管芯604可以被布置在晶圆602的正面上，并且一个或多个半导体器件(例如，3D存储器件)可以形成在每个管芯604上。图7A-图7D示出了根据各种实施例的分别具有补偿结构704、706、708和710的示例性晶圆602的背面。根据一些实施例，每个补偿结构704、706、708或710部分地覆盖晶圆602的背面，并且被配置为减小在给定制作阶段由于形成于晶圆602的正面上的半导体器件所导致的晶圆602在第一方向和第二方向之间的平整度差异。补偿结构704、706、708和710可以具有基于晶圆平整度模型确定的不同布局。在图7A所示的一个示例中，补偿结构704具有平行直线布局。平行直线(条带)中的每者可以延伸跨越晶圆602的部分或者整个晶圆602。在一些实施例中，形成于晶圆602的正面上的3D存储器件中的每者包括标称地相互平行的多个缝隙结构，它们中的每者在字线方向上延伸。因而，补偿结构704的平行直线的延伸方向也可以是字线方向。在另一示例中，如图7B所示，补偿结构706具有平行的波浪线布局。平行的波浪线中的每者可以在字线方向上延伸。在又一示例中，如图7C所示，补偿结构708具有点阵布局。点阵中的每一点可以具有任何适当形状，包括但不限于圆形、方形、三角形、菱形等。在图7D所示的又一示例中，补偿结构710具有辐射条带布局。平行条带中的每者从晶圆602的中心点径向延伸。应当理解，补偿结构的布局不限于图7A-图7D所示的示例，其可以是能够在晶圆602的背面上施加不同方向上的不均衡的机械应力的任何适当布局。
如上文所述，补偿结构的厚度可以处于能够为晶圆平整度差异的补偿提供足够的机械应力并且还具有足够的对晶圆的粘附的范围内。在一些实施例中，补偿结构的厚度不大于大约5μm，例如不大于5μm。在一些实施例中，补偿结构的厚度可以处于大约100nm和大约5μm之间，例如处于100nm和5μm之间(例如，100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1μm、2μm、3μm、4μm、5μm，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。在一些实施例中，补偿结构的厚度处于大约10nm和大约100nm之间，例如10nm和100nm之间(例如，10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。
如上文所述，补偿结构的材料可以是基于它们的机械特性(例如，杨氏模量)和热特性(例如，熔点)选择的。在一些实施例中，补偿结构的材料包括诸如氮化硅、氧化硅和氮氧化硅的电介质材料以及诸如多晶硅和非晶硅的半导体材料。在一些实施例中，补偿结构的材料包括有机材料。然而，在涉及高温热工艺的某些制作阶段，不可能使用有机材料制作补偿结构。
图8A-图8C示出了根据本公开的一些实施例的用于形成在晶圆802的背面上包括补偿结构808的半导体结构的示例性制作过程。图9是根据本公开的一些实施例的用于形成在晶圆的背面上包括补偿结构的示例性半导体结构的方法900的流程图。将一起描述图8-图9。要理解的是，方法900中所示的操作不是穷举性的，并且也可以在例示的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图8-图9所示的顺序执行的。
参考图9，方法900开始于操作902，其中，在晶圆的正面上形成多个半导体结构。如图8A所示，在晶圆802的正面上形成半导体结构804。半导体结构804可以是布置在晶圆802的多个管芯中的任何适当半导体器件的部分。半导体结构804的示例包括文中公开的3D存储器件中的各种半导体结构。晶圆802的正面上的半导体结构804的形成能够在晶圆平面中的不同方向上引入不均衡的机械应力分布，其可能导致晶圆802的两个不同方向上的平整度差异。
方法900进行至操作904，如图9所示，其中，在晶圆的与正面相对的背面上形成膜。如图8B所示，在晶圆802的背面上沉积膜806。膜806的材料可以包括但不限于氧化硅、氮化硅、多晶硅、有机材料或其任何组合。膜806可以是由一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电化学沉积或其任何组合。在一些实施例中，膜806是具有堆叠在彼此上方的具有相同或不同材料的多个子膜的复合膜。根据一些实施例，膜806的厚度不大于5μm。
方法900进行至操作906，如图9所示，其中，将晶圆的背面上的沉积膜图案化，以形成部分覆盖晶圆的背面的补偿结构，从而减小晶圆在第一方向和第二方向之间的平整度差异。补偿结构的布局、厚度和/或材料是基于晶圆正面上的引起晶圆正面上的机械应力的方向不均匀性的半导体结构而确定的。在一些实施例中，补偿结构的应力在第一方向和第二方向上也是不均匀的，以补偿晶圆正面的第一方向和第二方向上的应力的不均匀性。
如图8C所示，膜806被图案化以在晶圆802的背面上形成部分覆盖晶圆802的背面的补偿结构808。补偿结构808的图案可以是专门设计的，以减小晶圆802在第一方向和第二方向之间的平整度差异。因而，补偿结构808的应力在第一方向和第二方向之间也是不均匀的。在一些实施例中，补偿结构808在平面图中的布局包括但不限于平行直线、平行波浪线、辐射条带和点阵。为了使补偿结构808图案化，可以首先使用专门设计的布局通过光刻和显影对光刻胶层图案化。之后，可以使用图案化的光刻胶层作为刻蚀掩模，以通过湿法刻蚀和/或干法刻蚀对膜806的暴露部分进行刻蚀。可以使用任何适当的刻蚀剂(例如，湿法刻蚀和/或干法刻蚀)去除暴露部分中的膜806的某一厚度。可以通过刻蚀速率和/或刻蚀时间对刻蚀掉的厚度进行控制。补偿结构808的一些特性可以与膜806的那些特性是相同的，例如，上文详细描述的材料和厚度。
参考图3，方法300还包括操作308，其中，从晶圆的背面去除补偿结构的至少部分。在一些实施例中，通过后续制作过程(例如，晶圆减薄或切片)去除补偿结构的部分或者整体，或者去除补偿结构的部分或整体以允许执行后续制作过程(例如，需要背面真空吸力以固持晶圆的制作过程)。去除补偿结构的定时可以是基于当前制作过程和/或后续制作过程而确定的。在一些实施例中，在某些制作阶段之后，例如，当在所述制作阶段期间已经利用填充材料填充了半导体结构的开口时，补偿结构的去除不影响背面应力补偿。应当理解，在一些实施例中，即使在最终的制作过程之后，补偿结构的部分或整体仍然保持完好。
根据本公开的一个方面，公开了一种用于控制晶圆平整度的方法。获得指示晶圆在第一方向和第二方向之间的平整度差异的模型。平整度差异与晶圆的正面上的多个半导体器件的多个制作阶段之一相关联。基于所述模型确定补偿图案，以减小平整度差异。在所述多个制作阶段之一，基于补偿图案在晶圆的与正面相对的背面上形成补偿结构，以减小平整度差异。
在一些实施例中，平整度差异包括晶圆弯曲度的差异。
在一些实施例中，第一方向垂直于第二方向。
在一些实施例中，多个半导体器件包括多个3D存储器件。根据一些实施例，所述3D存储器件中的每者包括标称地相互平行的多个缝隙结构，并且所述第一方向与缝隙结构的延伸方向相同。所述补偿结构可以包括均在第一方向上延伸的多个条带。
在一些实施例中，为了获得所述模型，基于半导体器件的设计和半导体器件的制作阶段获得指示平整度差异的初始模型，获得在多个制作阶段之一的平整度差异的测量结果，并且基于所述测量结果调整所述初始模型，以获得所述模型。
在一些实施例中，所述补偿图案与所述补偿结构的布局、厚度和材料的至少其中之一相关联。根据一些实施例，所述补偿图案是基于所述模型以及所述多个制作阶段之一确定的。
在一些实施例中，从晶圆的背面去除补偿结构的至少部分。
根据本公开的另一方面，公开了一种用于形成半导体结构的方法。在晶圆的正面上形成多个半导体结构。在晶圆的与正面相对的背面上沉积膜。使晶圆的背面上的沉积膜图案化，以形成部分覆盖晶圆的背面的补偿结构，从而减小晶圆在第一方向和第二方向之间的平整度差异。
在一些实施例中，所述补偿结构的厚度不大于大约5μm。在一些实施例中，所述补偿结构的布局包括平行直线、平行波浪线、辐射条带和点阵的至少其中之一。在一些实施例中，补偿结构的材料包括氧化硅、氮化硅、多晶硅和有机材料的至少其中之一。在一些实施例中，基于形成于所述晶圆的正面上的多个半导体结构确定补偿结构的布局、厚度和材料的至少其中之一。在一些实施例中，补偿结构的应力在第一方向和第二方向上是不均匀的。
在一些实施例中，平整度差异包括晶圆弯曲度的差异。
在一些实施例中，第一方向垂直于第二方向。
在一些实施例中，所述多个半导体结构包括标称地相互平行的多个缝隙结构，并且所述第一方向与缝隙结构的延伸方向相同。所述补偿结构可以包括均在第一方向上延伸的多个条带。
在一些实施例中，从晶圆的背面去除补偿结构的至少部分。
根据本公开的又一方面，一种半导体结构包括具有正面和与所述正面相对的背面的半导体结构、晶圆的正面上的多个半导体器件、以及部分覆盖晶圆的背面并且被配置为减小晶圆在第一方向和第二方向之间的平整度差异的补偿结构。
在一些实施例中，所述补偿结构的厚度不大于大约5μm。
在一些实施例中，所述补偿结构的布局包括平行直线、平行波浪线、辐射条带和点阵的至少其中之一。在一些实施例中，补偿结构的材料包括氧化硅、氮化硅、多晶硅和有机材料的至少其中之一。在一些实施例中，补偿结构的应力在第一方向和第二方向上是不均匀的。
在一些实施例中，平整度差异包括晶圆弯曲度的差异。
在一些实施例中，第一方向垂直于第二方向。
在一些实施例中，所述多个半导体器件包括多个3D存储器件。根据一些实施例，所述3D存储器件中的每者包括标称地相互平行的多个缝隙结构，并且所述第一方向与缝隙结构的延伸方向相同。所述补偿结构可以包括均在第一方向上延伸的多个条带。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (31)

1.一种用于控制晶圆平整度的方法，包括：
获得指示晶圆在第一方向和第二方向之间的平整度差异的模型，所述平整度差异与所述晶圆的正面上的多个半导体器件的多个制作阶段中的一个制作阶段相关联；
基于所述模型确定用于减小所述平整度差异的补偿图案；以及
在所述多个制作阶段中的所述一个制作阶段，基于所述补偿图案在所述晶圆的与所述正面相对的背面上形成补偿结构，以减小所述平整度差异。
2.根据权利要求1所述的方法，其中，所述平整度差异包括晶圆弯曲度的差异。
3.根据权利要求1或2所述的方法，其中，所述第一方向垂直于所述第二方向。
4.根据权利要求1-3中的任何一项所述的方法，其中，所述多个半导体器件包括多个三维(3D)存储器件。
5.根据权利要求4所述的方法，其中，
所述3D存储器件中的每者包括标称地相互平行的多个缝隙结构；并且
所述第一方向与所述缝隙结构延伸的方向相同。
6.根据权利要求5所述的方法，其中，所述补偿结构包括多个条带，每个条带在所述第一方向上延伸。
7.根据权利要求1-6中的任何一项所述的方法，其中，获得所述模型包括：
基于所述半导体器件的设计以及所述半导体器件的所述制作阶段获得指示所述平整度差异的初始模型；
获得所述多个制作阶段中的所述一个制作阶段的所述平整度差异的测量结果；以及
基于所述测量结果对所述初始模型进行调整，以获得所述模型。
8.根据权利要求1-7中的任何一项所述的方法，其中，所述补偿图案与所述补偿结构的布局、厚度和材料的至少其中之一相关联。
9.根据权利要求8所述的方法，其中，与所述补偿结构相关联的所述材料是基于所述模型和所述多个制作阶段中的所述一个制作阶段确定的。
10.根据权利要求1-9中的任何一项所述的方法，还包括从所述晶圆的所述背面去除所述补偿结构的至少部分。
11.一种用于形成半导体结构的方法，包括：
在晶圆的正面上形成多个半导体结构；
在所述晶圆的与所述正面相对的背面上沉积膜；以及
使所述晶圆的所述背面上的沉积膜图案化，以形成部分覆盖所述晶圆的所述背面的补偿结构，从而减小所述晶圆在第一方向和第二方向之间的平整度差异。
12.根据权利要求11所述的方法，其中，所述补偿结构的厚度不大于大约5μm。
13.根据权利要求11或12所述的方法，其中，所述补偿结构的布局包括平行直线、平行波浪线、辐射条带和点阵的至少其中之一。
14.根据权利要求11-13中的任何一项所述的方法，其中，所述补偿结构的材料包括氧化硅、氮化硅、多晶硅和有机材料的至少其中之一。
15.根据权利要求11所述的方法，其中，基于形成于所述晶圆的所述正面上的所述多个半导体结构确定所述补偿结构的布局、厚度和材料的至少其中之一。
16.根据权利要求11-15中的任何一项所述的方法，其中，所述补偿结构的应力在所述第一方向和所述第二方向上是不均匀的。
17.根据权利要求11-16中的任何一项所述的方法，其中，所述平整度差异包括晶圆弯曲度的差异。
18.根据权利要求11-17中的任何一项所述的方法，其中，所述第一方向垂直于所述第二方向。
19.根据权利要求11-18中的任何一项所述的方法，其中，
所述多个半导体结构包括标称地相互平行的多个缝隙结构；并且
所述第一方向与所述缝隙结构延伸的方向相同。
20.根据权利要求19所述的方法，其中，所述补偿结构包括多个条带，每个条带在所述第一方向上延伸。
21.根据权利要求11-20中的任何一项所述的方法，还包括从所述晶圆的所述背面去除所述补偿结构的至少部分。
22.一种半导体结构，包括：
具有正面和与所述正面相对的背面的晶圆；
在所述晶圆的所述正面上的多个半导体器件；以及
补偿结构，其部分覆盖所述晶圆的所述背面并且被配置为减小所述晶圆在第一方向和第二方向之间的平整度差异。
23.根据权利要求22所述的半导体结构，其中，所述补偿结构的厚度不大于大约5μm。
24.根据权利要求22或23所述的半导体结构，其中，所述补偿结构的布局包括平行直线、平行波浪线、辐射条带和点阵的至少其中之一。
25.根据权利要求22-24中的任何一项所述的半导体结构，其中，所述补偿结构的材料包括氧化硅、氮化硅、多晶硅和有机材料的至少其中之一。
26.根据权利要求22-25中的任何一项所述的半导体结构，其中，所述补偿结构的应力在所述第一方向和所述第二方向上是不均匀的。
27.根据权利要求22-26中的任何一项所述的半导体结构，其中，所述平整度差异包括晶圆弯曲度的差异。
28.根据权利要求22-27中的任何一项所述的半导体结构，其中，所述第一方向垂直于所述第二方向。
29.根据权利要求22-28中的任何一项所述的半导体结构，其中，所述多个半导体器件包括多个三维(3D)存储器件。
30.根据权利要求29所述的半导体结构，其中，
所述3D存储器件中的每者包括标称地相互平行的多个缝隙结构；并且
所述第一方向与所述缝隙结构延伸的方向相同。
31.根据权利要求30所述的半导体结构，其中，所述补偿结构包括多个条带，每个条带在所述第一方向上延伸。
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