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TWI669765B - 使用背面補償結構的晶圓平整度控制 - Google Patents

使用背面補償結構的晶圓平整度控制 Download PDF

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TWI669765B
TWI669765B TW107133707A TW107133707A TWI669765B TW I669765 B TWI669765 B TW I669765B TW 107133707 A TW107133707 A TW 107133707A TW 107133707 A TW107133707 A TW 107133707A TW I669765 B TWI669765 B TW I669765B
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Xiaowang DAI
震宇 呂
Zhenyu Lu
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李兆松
Zhaosong LI
何家蘭
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Yangtze Memory Technologies Co., Ltd.
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Abstract

公開了用於晶圓平整度控制的半導體結構以及用於使用和形成所述半導體結構的方法的實施例。在示例中，獲得指示晶圓在第一方向和第二方向之間的平整度差異的模型。所述平整度差異與晶圓的正面上的複數個半導體元件的複數個製作階段之一相關聯。基於所述模型確定用於減小平整度差異的補償圖案。在所述複數個製作階段之一，基於補償圖案在晶圓的與正面相對的背面上形成補償結構，以減小平整度差異。

Description

使用背面補償結構的晶圓平整度控制
本公開的實施例涉及半導體元件製作中的晶圓平整度控制。
晶圓平整度對半導體元件製作具有非常大的影響，其原因在於其能夠對微影系統有效地投射元件圖案的能力造成影響。然而，曝光區域內的表面形貌的嚴重變化可能改變元件特徵圖案，並最終導致潛在的管芯成品率損失。因而，為了準確的投射，重要的是在相對平整或平坦的晶圓上對光的圖案進行曝光。晶圓平整度對於其它製作過程也是重要的。例如，在鍵合過程期間，要鍵合的每個晶圓的平整度必須被控制在合理的偏差範圍內，以確保兩個鍵合表面的直接接觸。
文中公開了用於晶圓平整度控制的半導體結構以及用於使用和形成所述半導體結構的方法的實施例。
在一個示例中，公開了一種用於控制晶圓平整度的方法。獲得指示第一方向和第二方向之間的晶圓的平整度差異的模型。平整度差異與晶圓的正面上的複數個半導體元件的複數個製作階段之一相關聯。基於所述模型確定用於減小平整度差異的補償圖案。在所述複數個製作階段之一，基於補償圖案在晶圓的與正面相對的背面上形成補償結構，以減小平整度差異。
在另一示例中，公開了一種用於形成半導體結構的方法。在晶圓的正面上形成複數個半導體結構。在晶圓的與正面相對的背面上沉積膜。使晶圓的背面上的所沉積的膜圖案化，以形成部分覆蓋晶圓的背面的補償結構，從而減小第一方向和第二方向之間的晶圓的平整度差異。
在不同的示例中，一種半導體結構包括具有正面和與所述正面相對的背面的晶圓、晶圓的正面上的複數個半導體元件、以及部分覆蓋晶圓的背面並且被配置為減小第一方向和第二方向之間的晶圓的平整度差異的補償結構。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文。
應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“襯底”是指向其上增加後續材料層的材料。襯底自身可以被圖案化。增加在襯底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，襯底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，襯底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、豎直和/或沿傾斜表面延伸。襯底可以是層，在其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成互連線和/或通孔觸點）和一個或複數個電介質層。
如本文使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語“3D記憶體件”是指一種半導體元件，其在橫向取向的襯底上具有豎直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND記憶體串），以使得所述記憶體串相對於襯底在豎直方向上延伸。如本文使用的，術語“豎直/豎直地”是指標稱地垂直於襯底的橫向表面。
背面沉積解決方案已被用於補償由於在半導體元件製作期間在晶圓的正面建立的機械應力所導致的晶圓平整度（例如，晶圓彎曲度或晶圓翹曲度）的變化。例如，在半導體元件製作期間可能在晶圓的正面引入彎曲應力（伸張或壓縮）。可以均勻沉積材料膜以覆蓋晶圓背面的整個表面，以修復由於晶圓的相對側上的彎曲應力所導致的晶圓的曲度。然而，用於製造一些半導體元件（例如，3D記憶體件）的某些製作階段可能引入晶圓平整度在不同方向上的不均衡變化。換言之，一些半導體結構的製作可能引起晶圓的曲度在不同方向上變化，這使得均勻背面沉積解決方案效果較差。
根據本公開的各種實施例提供了一種使用補償結構的新穎背面沉積解決方案，所述補償結構具有專門設計的圖案以用於補償不同方向上的晶圓平整度變化。所述圖案可以是基於指示不同方向上的晶圓平整度差異的模型而確定的，所述模型可以是使用在任何給定製作階段的晶圓平整度的模擬資料和/或材料資料而生成的。可以對與補償結構相關聯的各種特性（例如佈局、厚度和材料）進行優化，以均衡晶圓平整度差異，由此提高半導體元件的成品率。
圖1A-圖1C以平面圖示出了根據本公開的一些實施例的示例性半導體元件的各個區域。為了便於說明，將示例性半導體元件描述為3D記憶體件，以示出形成於晶圓的正面上的可能引起晶圓平整度在晶圓平面中的兩個方向上發生變化的各種半導體結構。然而，應當理解，半導體元件不限於3D記憶體件，並且可以包括能夠使用背面圖案化補償結構來減小晶圓平整度變化（例如，晶圓彎曲度差異）的任何適當半導體元件，下文將對此予以詳細描述。半導體元件可以包括2D、2.5D或3D架構中的任何適當邏輯元件、揮發性記憶體（例如，動態隨機存取記憶體（DRAM）和靜態隨機存取記憶體（SRAM））以及非揮發性記憶體件（例如，閃速記憶體）。如本文所使用的，“晶圓”是用以在其中和/或其上構建半導體元件的一片半導體材料，並且在被分成管芯之前能夠經受各種製作製程。
圖1A描繪了3D記憶體件的字線（WL）貫穿陣列觸點（TAC）區102，其包括NAND記憶體串區110、TAC區120和頂部選擇閘（TSG）階梯區130。NAND記憶體串區110可以包括NAND記憶體串112的陣列，每個NAND記憶體串包括複數個堆疊的儲存單元。每個NAND記憶體串112在平面圖中可以具有圓形形狀。在平面圖中TSG階梯區130可以設置在NAND記憶體串區110的側面上並與TAC區120相鄰。TSG階梯區130可以包括形成於階梯結構上的TSG觸點132的陣列，其用於與NAND記憶體串區110中的NAND記憶體串112的頂部選擇閘進行電連接。
在一些實施例中，TAC區120沿3D記憶體件的字線方向（在圖1A-圖1C中標記為“WL”）處於兩個TSG階梯區130之間。TAC區120可以由阻擋結構124限定。可以在被阻擋結構124橫向包圍的TAC區120中形成複數個TAC 126。在一些實施例中，在TAC區域120外部形成虛設通道結構122，以向記憶體陣列結構提供機械支撐。每個虛設通道結構122在平面圖中可以具有圓形形狀。應當理解，例如，可以沿NAND記憶體串區110的與TSG階梯區130相鄰的邊緣在TAC區120外的任何區域中形成虛設通道結構122。如圖1A所示，WL TAC區102還可以包括複數個縫隙結構114，每個縫隙結構沿字線方向並以條帶形狀橫向延伸。至少一些縫隙結構114可以充當用於NAND記憶體串區110中的NAND記憶體串112的陣列的公共源極觸點。縫隙結構114還可以將3D記憶體件分成複數個記憶體塊和/或複數個記憶體指。
圖1B描繪了3D記憶體件的位線（BL）TAC區104，其包括NAND記憶體串區110和TAC區120。NAND記憶體串區110可以包括NAND記憶體串112的陣列，每個NAND記憶體串包括複數個堆疊的儲存單元。在一些實施例中，TAC區120在3D記憶體件的位線方向（在圖1A-圖1C中標記為“BL”）上處於兩個NAND記憶體串區110之間。TAC區120可以是由阻擋結構124結合3D記憶體件的BL TAC區104的邊緣限定的。複數個TAC 126可以形成於被阻擋結構124和BL TAC區104的邊緣包圍的TAC區120中。如圖1B所示，BL TAC區104還可以包括均在字線方向上延伸的縫隙結構114。至少一些縫隙結構114可以充當用於NAND記憶體串區110中的NAND記憶體串112的陣列的公共源極觸點。縫隙結構114還可以將3D記憶體件分成複數個記憶體塊和/或複數個記憶體指。在一些實施例中，虛設通道結構122形成於NAND記憶體串區110的部分中，例如形成於在位線方向上與TAC區120相鄰的記憶體指中。
圖1C描繪了3D記憶體件的階梯TAC區106，其包括NAND記憶體串區110、階梯區140和TAC區120。NAND記憶體串區110可以包括NAND記憶體串112的陣列，每個NAND記憶體串包括複數個堆疊的儲存單元。階梯區140可以包括階梯結構和形成於階梯結構上的字線觸點142的陣列。在一些實施例中，TAC區120處於階梯區140中。TAC區120可以是由阻擋結構124單獨限定的或者是由阻擋結構124結合3D記憶體件的階梯TAC區106的邊緣限定的。可以在至少被阻擋結構124橫向包圍的TAC區120中形成複數個TAC 126。如圖1C所示，階梯TAC區106還可以包括均在字線方向上延伸的縫隙結構114。至少一些縫隙結構114可以充當用於NAND記憶體串區110中的NAND記憶體串112的陣列的公共源極觸點。縫隙結構114還可以將3D記憶體件分成複數個記憶體塊和/或複數個記憶體指。在一些實施例中，虛設通道結構形成於TAC區域120外的階梯區140中。
圖2示出了根據本公開的一些實施例的3D記憶體件200的截面圖。 3D記憶體件200可以形成於晶圓的正面上並且包括襯底202（例如，晶圓的部分），所述襯底可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣體（SOI）、鍺覆絕緣體（GOI）或任何其它適當材料。
3D記憶體件200可以包括處於襯底202上方的記憶體陣列元件。要注意，在圖2中包括y軸和z軸以進一步例示3D記憶體件200中的部件之間的空間關係。襯底202包括在x-y平面內橫向延伸的兩個橫向表面：能夠在上面形成3D記憶體件200的晶圓正面上的頂表面、以及與晶圓正面相對的背面上的底表面。x軸（未示出）垂直於y軸和z軸兩者。如文中所使用的，在襯底（例如，襯底202）在z方向（垂直於x-y平面的豎直方向）上被定位於半導體元件（例如，3D記憶體件200）的最下平面中時，在z方向上相對於半導體元件的襯底判斷半導體元件的一個部件（例如，層或元件）在另一部件（例如，層或元件）“上”、“上方”還是“下方”。在本公開中將通篇應用用於描述空間關係的相同概念。
在一些實施例中，3D記憶體件200是NAND閃速記憶體件，其中，儲存單元是以NAND記憶體串204的陣列的形式提供的，每個NAND記憶體串在襯底202上方豎直延伸。每個NAND記憶體串204可以豎直延伸通過複數個對，每一對包括導體層206和電介質層208（本文稱為“導體/電介質層對”）。堆疊的導體/電介質層對在文中又被稱為“記憶體堆疊層”210。記憶體堆疊層210中的導體/電介質層對的數量（例如，32、64、96或128個，它們處於一個或複數個臺階中）可以設定3D記憶體件200中的儲存單元的數量。記憶體堆疊層210中的導體層206和電介質層208可以在豎直方向上交替堆疊。至少在橫向方向上的一側上，記憶體堆疊層210可以包括階梯結構（未示出）。
如圖2所示，每個NAND記憶體串204可以包括豎直延伸通過記憶體堆疊層210的通道結構218。通道結構218可以包括以半導體材料（例如，作為半導體通道220）和電介質材料（例如，作為記憶體膜222）填充的通道孔。在一些實施例中，半導體通道220包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜222是包括隧道層、儲存層（又稱為“電荷捕獲/儲存層”）和阻障層的複合層。每個NAND記憶體串204可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，半導體通道220、隧道層、儲存層和阻障層按此順序沿從柱的中間向柱的外表面的方向佈置。
在一些實施例中，NAND記憶體串204包括用於NAND記憶體串204的複數個控制閘（每一個是字線的部分）。記憶體堆疊層210中的導體層206可以充當用於NAND記憶體串204的儲存單元的控制閘。導體層206可以包括用於複數個NAND記憶體串204的複數個控制閘，並且可以作為字線橫向延伸，終止於所述階梯結構中。在一些實施例中，字線在垂直於y方向和z方向兩者的x方向（未示出）上延伸，x方向對應於圖1A-圖1C中的字線方向WL。因而圖1A-圖1C中的位線方向BL對應於圖2中的y方向。
在一些實施例中，NAND記憶體串204在豎直方向上包括處於相應端部處的磊晶插塞224和蝕刻停止插塞226。磊晶插塞224和蝕刻停止插塞226中的每個可以接觸通道結構218的相應端部。磊晶插塞224可以包括從襯底202磊晶生長的半導體材料（例如，矽）。磊晶插塞224可以充當受到NAND記憶體串204的源極選擇閘控制的通道。蝕刻停止插塞226可以處於NAND記憶體串204的上端並且與通道結構218接觸。如文中所使用的，在襯底202被置於3D記憶體件200的最低平面中時，部件（例如，NAND記憶體串204）的“上端”是在z方向上離襯底202較遠的一端，並且部件（例如，NAND記憶體串204）的“下端”是在z方向上離襯底202較近的一端。
在一些實施例中，3D記憶體件200進一步包括縫隙結構228。每個縫隙結構228可以豎直延伸通過記憶體堆疊層210。縫隙結構228也可以橫向延伸以將記憶體堆疊層210分成複數個塊。縫隙結構228可以包括以導電材料填充的縫隙（溝槽）。縫隙結構228可以進一步包括處於所填充的導電材料與記憶體堆疊層210之間的採用任何適當電介質材料的電介質層，以使所填充的導電材料與記憶體堆疊層210中的周圍導體層206電絕緣。結果，縫隙結構228能夠將3D記憶體件200分成複數個記憶體塊和/或記憶體指（例如，在平面圖中與圖1A-圖1C中所示的類似）。
在一些實施例中，縫隙結構228充當共用同一陣列公共源極的同一記憶體塊或同一記憶體指中的NAND記憶體串204的源極觸點。因而，縫隙結構228可以被稱為複數個NAND記憶體串204的“公共源極觸點”。在一些實施例中，襯底202包括摻雜區230，並且縫隙結構228的下端與襯底202的摻雜區230接觸。因而，縫隙結構228可以透過摻雜區230電連接至NAND記憶體串204。在一些實施例中，縫隙結構228還在與y方向和z方向兩者垂直的x方向上橫向延伸，該x方向對應於圖1A-圖1C中的字線方向WL。
如圖2所示，記憶體堆疊層210可以是交替堆疊層216的部分，交替堆疊層216也可以包括襯底202上的電介質堆疊層214。電介質堆疊層214可以包括複數個電介質層對，例如，第一電介質層232和不同於所述第一電介質層232的第二電介質層234的交替堆疊層。電介質堆疊層214中的第一電介質層232可以與記憶體堆疊層210中的電介質層208相同。在一些實施例中，電介質堆疊層214中的電介質層對的數量與記憶體堆疊層210中的導體/電介質層對的數量相同。
在一些實施例中，3D記憶體件200包括豎直延伸通過交替堆疊層216的阻擋結構235。阻擋結構235可以沿橫向將交替堆疊層216分成記憶體堆疊層210和電介質堆疊層214。也就是說，阻擋結構235可以變為記憶體堆疊層210與電介質堆疊層214之間的邊界。電介質堆疊層214可以沿橫向至少被阻擋結構235包圍。在一些實施例中，阻擋結構235在平面圖中為閉合形狀（例如，矩形、方形、圓形等），以將電介質堆疊層214完全包圍。例如，如圖1A所示，阻擋結構124在平面圖中為矩形形狀，以完全包圍TAC區120中的交替電介質堆疊層。在一些實施例中，阻擋結構235在平面圖中並非閉合形狀，但可以結合交替堆疊層216的一個或複數個邊緣來包圍電介質堆疊層214。例如，如圖1B-圖1C所示，阻擋結構124結合3D記憶體件的邊緣包圍TAC區120中的電介質堆疊層。
如圖2所示，3D記憶體件200還包括均豎直延伸通過電介質堆疊層214的TAC 236。TAC 236可以僅形成於至少被包括複數個電介質層對的阻擋結構235橫向包圍的區域內部。也就是說，TAC 236可以豎直延伸通過電介質層（例如，第一電介質層232和第二電介質層234），但不通過任何導體層（例如，導體層206）。每個TAC 236可以延伸通過電介質堆疊層214的整個厚度。在一些實施例中，TAC 236進一步延伸通過襯底202的至少部分。TAC 236能夠以縮短的互連佈線從和/或向3D記憶體件200（例如電源匯流排的部分）傳輸電信號。在一些實施例中，TAC 236能夠在3D記憶體件200與週邊元件（例如，CMOS晶片上；未示出）之間和/或在後段工序（BEOL）互連（未示出）與週邊元件之間提供電連接。TAC 236還可以向交替堆疊層216提供機械支撐。每個TAC 236可以包括通過電介質堆疊層214並利用導電材料填充的豎直開口。
在一些實施例中，3D記憶體件200包括與文中公開的各種記憶體陣列結構（例如，NAND記憶體串204和縫隙結構228）接觸的複數個局部觸點。觸點在文中被稱為“局部觸點”，因為它們與記憶體陣列結構直接接觸。如圖2所示，局部觸點可以包括NAND記憶體串觸點238和縫隙結構觸點240。在本公開中，TAC 236也可以被視為局部觸點。如本文使用的，術語“觸點”可以寬泛地包括任何適當類型的互連，包括豎直互連接入（例如，通孔）線和橫向線（例如，互連線）。每個局部觸點可以包括採用導電材料填充的開口（例如，通孔孔或溝槽）。
上文參考圖1A-圖1C和圖2描述了3D記憶體件的各種半導體結構，包括NAND記憶體串112和204、虛設通道結構122、縫隙結構114和228、TAC 126和236、以及阻擋結構124和235、局部觸點132、142、238和240、以及記憶體堆疊層210。不同半導體結構可以具有不同的設計，例如佈局、厚度和材料。在一個示例中，NAND記憶體串112和204以及虛設通道結構122是按照點陣佈局佈置的，並且它們每一個在平面圖中具有圓形形狀並且豎直延伸通過記憶體堆疊層。在另一個示例中，縫隙結構114和228是按照平行條帶佈局佈置的，並且它們每一個沿x方向（例如，字線方向）橫向延伸並且沿z向豎直延伸通過記憶體堆疊層。在又一示例中，記憶體堆疊層210可以是沿z方向和x-y平面兩者延伸的板的堆疊層。在3D記憶體件的製作期間，與不同類型的半導體結構相關聯的特性（例如，佈局、厚度和材料）的非均勻性質能夠在晶圓平面內引入不同方向上的不同水平的機械應力，由此導致晶圓平整度在不同方向上的差異。
此外，承載3D記憶體件的半導體結構的晶圓要經歷用於製造3D記憶體件的一系列製作製程。在不同的製作階段，與每種類型的半導體結構相關聯的特性（例如，佈局、厚度和材料）也可能變化。因而，在不同製作階段，由相同類型的半導體結構引入的機械應力的水平和/或方向可能仍然發生變化。在一個示例中，在將填充材料沉積到溝槽中之前和之後，由縫隙結構228導致的機械應力可能改變。在另一個示例中，在去除電介質層234並採用導體層206填充所產生的凹陷的閘極替換製程之前、期間和之後，由記憶體堆疊層210引起的機械應力可能改變。結果，根據一些實施例，必須考慮特定製作階段以實現對晶圓平整度的精確控制。
圖3是根據本公開的一些實施例的用於控制晶圓平整度的示例性方法300的流程圖。要理解的是，方法300中所示的步驟不是窮舉性的，並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。此外，所述步驟中的一些可以是同時執行的或者可以是按照不同於圖3所示的循序執行的。
參考圖3，方法300開始於步驟302，其中獲得指示晶圓在第一方向和第二方向之間的平整度差異的模型。平整度差異可以與晶圓的正面上的複數個半導體元件的複數個製作階段之一相關聯。晶圓可以包括在上面（在正面上）形成3D記憶體件200的圖2中的襯底202。製作階段可以包括但不限於電介質堆疊層（例如，圖2中的214）的沉積、NAND記憶體串（例如，圖2中的204）的通道孔的蝕刻、阻擋結構（例如，圖2中的235）的溝槽的蝕刻、縫隙結構（例如，圖2中的228）的溝槽的蝕刻、NAND記憶體串（例如，圖2中的204）的填充材料的沉積、阻擋結構（例如，圖2中的235）的填充材料的沉積、記憶體堆疊層（例如，圖2中的210）的閘極替換、縫隙結構（例如，圖2中的228）的填充材料的沉積、局部觸點孔（圖2中的TAC 236）的蝕刻、以及局部觸點（例如，圖2中的TAC 236）的填充材料的沉積。
晶圓的平整度差異可以包括兩個不同方向（例如，第一方向和第二方向）上的晶圓彎曲度的差異和晶圓翹曲度的差異。“晶圓彎曲度”是自由的不受夾固的晶圓的中間表面的中心點從中間表面到參考平面的偏差，根據ASTM F534標準，該偏差是由等邊三角形的三個角定義的。根據ASTM F657標準和ASTM F1390標準，“晶圓翹曲度”是自由的不受夾固的晶圓的中間表面距參考平面的最大距離和最小距離之間的差。第一方向可以垂直於第二方向。在一些實施例中，第一方向和第二方向分別是圖1中的字線方向和位線方向，或者可以分別是上文參考圖2所述的x方向和y方向。
在一些實施例中，為了獲得模型，基於半導體元件的設計和半導體元件的製作階段獲得指示平整度差異的初始模型，獲得特定製作階段的平整度差異的測量結果，並基於測量結果調整初始模型以獲得模型。初始模型可以包括對第一和第二方向上的晶圓平整度差異（例如，晶圓彎曲度差異）的模擬結果。根據一些實施例，模擬是基於各種輸入執行的，所述輸入包括要在晶圓上形成的半導體元件的設計以及用於實施半導體元件的設計的各種製作。半導體元件的設計可以包括半導體元件的類型（例如，2D、2.5D或3D架構中的邏輯元件、揮發性記憶體件或者非揮發性記憶體件）。半導體元件的設計還可以包括半導體元件的半導體結構的每種類型的設計，例如，佈局、厚度和材料。對於不同類型的半導體元件，半導體元件的製作階段可以是不同的。對於3D記憶體件（例如，上文參考圖1A-圖1C和圖2所描述的），製作階段包括例如電介質堆疊層的沉積、NAND記憶體串的通道孔的蝕刻、阻擋結構的溝槽的蝕刻、縫隙結構的溝槽的蝕刻、NAND記憶體串的填充材料的沉積、阻擋結構的填充材料的沉積、記憶體堆疊層的閘極替換、縫隙結構的填充材料的沉積、局部觸點孔的蝕刻、以及局部觸點的填充材料的沉積。可以基於測量結果對初始模型進行調整，以獲得所述模型。例如，可以基於測量結果透過一次或多次反覆運算更新初始模型的一個或複數個參數。
圖4示出了根據本公開的一些實施例的晶圓彎曲度的示例性模擬結果402和404。要指出的是，在圖4中包括x軸和y軸以進一步例示晶圓平面的兩個正交方向。如上文所述，根據一些實施例，x方向是字線方向，並且y方向是位線方向。模擬結果402和404的灰度級的水平指示晶圓在z向上離開參考平面的位移的水平。例如，模擬結果402是在蝕刻縫隙結構（例如，圖1A-圖1C中的114和圖2中的228）的製作階段之前獲得的。模擬結果402示出了晶圓平面中的所有方向（包括x方向和y方向）上的相對均勻的晶圓彎曲度。也就是說，在模擬結果402中，x方向上的晶圓彎曲度與y方向上的晶圓彎曲度基本相同。模擬結果404是在蝕刻縫隙結構（例如，圖1A-圖1C中的114和圖2中的228）的製作階段之後獲得的。縫隙結構的蝕刻能夠在x方向上產生大量的標稱平行的溝槽，這可能在x方向上而非在y方向上引起晶圓彎曲度的顯著改變。模擬結果404示出了x方向和y方向上的非均勻晶圓彎曲度。也就是說，在模擬結果404中，x方向上的晶圓彎曲度不同於y方向上的晶圓彎曲度。在一些實施例中，模擬結果可以用於獲得第一方向和第二方向（x方向和y方向）之間的晶圓平整度差異（例如，晶圓彎曲度差異）的初始模型。
圖5示出了根據本公開的一些實施例的晶圓彎曲度的示例性測量結果501和503。例如，測量結果501指示在蝕刻縫隙結構（例如圖1A-圖1C中的114和圖2中的228）的製作階段之後的y方向上的晶圓彎曲度WBy，並且測量結果503指示在蝕刻縫隙結構的製作階段之後的x方向上的晶圓彎曲度WBx。晶圓彎曲度WBy和晶圓彎曲度WBx可以是從一個或複數個測試晶圓測量的實際資料。晶圓彎曲度WBy和晶圓彎曲度WBx的每一個可以被測量為自由的不受夾固的晶圓502的中間表面的中心點從中間表面到參考平面504的偏差，根據ASTM F534標準，該偏差是由等邊三角形的三個角定義的。如測量結果501和503中所示，x方向上的晶圓彎曲度WBx大於y方向上的晶圓彎曲度WBy。在一些實施例中，晶圓彎曲度差異是透過等式（WBx-Wby）或者等式（WBx-WBy）/WBx計算的。
方法300進行至步驟304，如圖3所示，其中，基於所述模型確定用於減小平整度差異的補償圖案。與補償圖案相關聯的各種特性對補償晶圓平整度差異存在某種影響。在一些實施例中，補償圖案與補償結構的佈局、厚度和材料的至少其中之一相關聯。可以基於所述模型對與補償圖案相關聯的佈局、厚度、材料和/或任何其它適當特性進行分析，以減小特定製作階段的晶圓平整度差異。例如，可以基於形成於晶圓的正面上的半導體結構來確定補償結構的佈局、厚度和/或材料。
在一些實施例中，補償圖案越厚，則補償圖案能夠引起的機械應力就越高（即，補償效果越好）。另一方面，在厚度增大時，補償圖案可能更容易被剝離。在一些實施例中，與補償圖案相關聯的材料的機械特性（例如，楊氏模量）還與補償圖案能夠引起的機械應力的水平有關。除了機械特性之外，與補償圖案相關聯的材料的熱特性（例如，熔點）也可能影響材料的選擇。在一些實施例中，與補償圖案相關聯的材料還基於特定製作階段來確定。例如，在使用高溫熱製程的製作階段，不能使用具有相對較低的熔點的材料。
方法300進行至步驟306，如圖3所示，其中在特定製作階段，基於補償圖案在晶圓的與正面相對的背面上形成補償結構，以減小平整度差異。與利用材料膜均勻地覆蓋晶圓背面上的整個表面的已知背面沉積解決方案不同，本文中所形成的補償結構能夠實施補償圖案以減小由於晶圓的正面上的不均勻分佈的應力所引起的晶圓平整度差異。也就是說，根據一些實施例，補償結構利用基於晶圓平整度差異確定的專門設計的圖案部分地覆蓋背面表面。補償結構的各種特性（例如，佈局、厚度和材料）可以是在確定補償圖案時設定的。
圖6示出了根據本公開的一些實施例的具有半導體元件的示例性晶圓602的正面。複數個管芯604可以被佈置在晶圓602的正面上，並且一個或複數個半導體元件（例如，3D記憶體件）可以形成在每個管芯604上。圖7A-圖7D示出了根據各種實施例的分別具有補償結構704、706、708和710的示例性晶圓602的背面。根據一些實施例，每個補償結構704、706、708或710部分地覆蓋晶圓602的背面，並且被配置為減小在給定製作階段由於形成於晶圓602的正面上的半導體元件所導致的晶圓602在第一方向和第二方向之間的平整度差異。補償結構704、706、708和710可以具有基於晶圓平整度模型確定的不同佈局。在圖7A所示的一個示例中，補償結構704具有平行直線佈局。平行直線（條帶）中的每一個可以延伸跨越晶圓602的部分或者整個晶圓602。在一些實施例中，形成於晶圓602的正面上的3D記憶體件中的每一個包括標稱地相互平行的複數個縫隙結構，它們中的每一個在字線方向上延伸。因而，補償結構704的平行直線的延伸方向也可以是字線方向。在另一示例中，如圖7B所示，補償結構706具有平行的波浪線佈局。平行的波浪線中的每一個可以在字線方向上延伸。在又一示例中，如圖7C所示，補償結構708具有點陣佈局。點陣中的每一點可以具有任何適當形狀，包括但不限於圓形、方形、三角形、菱形等。在圖7D所示的又一示例中，補償結構710具有輻射條帶佈局。平行條帶中的每一個從晶圓602的中心點徑向延伸。應當理解，補償結構的佈局不限於圖7A-圖7D所示的示例，其可以是能夠在晶圓602的背面上施加不同方向上的不均衡的機械應力的任何適當佈局。
如上文所述，補償結構的厚度可以處於能夠為晶圓平整度差異的補償提供足夠的機械應力並且還具有足夠的對晶圓的粘附的範圍內。在一些實施例中，補償結構的厚度不大於大約5µm，例如不大於5µm。在一些實施例中，補償結構的厚度可以處於大約100nm和大約5µm之間，例如處於100nm和5µm之間（例如，100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1µm、2µm、3µm、4µm、5µm，由所述下端和這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所限定的任何範圍中）。在一些實施例中，補償結構的厚度處於大約10nm和大約100nm之間，例如10nm和100nm之間（例如，10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm，由所述下端和這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所限定的任何範圍中）。
如上文所述，補償結構的材料可以是基於它們的機械特性（例如，楊氏模量）和熱特性（例如，熔點）選擇的。在一些實施例中，補償結構的材料包括諸如氮化矽、氧化矽和氮氧化矽的電介質材料以及諸如多晶矽和非晶矽的半導體材料。在一些實施例中，補償結構的材料包括有機材料。然而，在涉及高溫熱製程的某些製作階段，不可能使用有機材料製作補償結構。
圖8A-圖8C示出了根據本公開的一些實施例的用於形成在晶圓802的背面上包括補償結構808的半導體結構的示例性製作過程。圖9是根據本公開的一些實施例的用於形成在晶圓的背面上包括補償結構的示例性半導體結構的方法900的流程圖。將一起描述圖8-圖9。要理解的是，方法900中所示的步驟不是窮舉性的，並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。此外，所述步驟中的一些可以是同時執行的或者可以是按照不同於圖8-圖9所示的循序執行的。
參考圖9，方法900開始於步驟902，其中，在晶圓的正面上形成複數個半導體結構。如圖8A所示，在晶圓802的正面上形成半導體結構804。半導體結構804可以是佈置在晶圓802的複數個管芯中的任何適當半導體元件的部分。半導體結構804的示例包括文中公開的3D記憶體件中的各種半導體結構。晶圓802的正面上的半導體結構804的形成能夠在晶圓平面中的不同方向上引入不均衡的機械應力分佈，其可能導致晶圓802的兩個不同方向上的平整度差異。
方法900進行至步驟904，如圖9所示，其中，在晶圓的與正面相對的背面上形成膜。如圖8B所示，在晶圓802的背面上沉積膜806。膜806的材料可以包括但不限於氧化矽、氮化矽、多晶矽、有機材料或其任何組合。膜806可以是由一種或多種薄膜沉積製程形成的，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電化學沉積或其任何組合。在一些實施例中，膜806是具有堆疊在彼此上方的具有相同或不同材料的多個子膜的複合膜。根據一些實施例，膜806的厚度不大於5µm。
方法900進行至步驟906，如圖9所示，其中，將晶圓的背面上的沉積膜圖案化，以形成部分覆蓋晶圓的背面的補償結構，從而減小晶圓在第一方向和第二方向之間的平整度差異。補償結構的佈局、厚度和/或材料是基於晶圓正面上的引起晶圓正面上的機械應力的方向不均勻性的半導體結構而確定的。在一些實施例中，補償結構的應力在第一方向和第二方向上也是不均勻的，以補償晶圓正面的第一方向和第二方向上的應力的不均勻性。
如圖8C所示，膜806被圖案化以在晶圓802的背面上形成部分覆蓋晶圓802的背面的補償結構808。補償結構808的圖案可以是專門設計的，以減小晶圓802在第一方向和第二方向之間的平整度差異。因而，補償結構808的應力在第一方向和第二方向之間也是不均勻的。在一些實施例中，補償結構808在平面圖中的佈局包括但不限於平行直線、平行波浪線、輻射條帶和點陣。為了使補償結構808圖案化，可以首先使用專門設計的佈局透過微影和顯影對光阻層圖案化。之後，可以使用圖案化的光阻層作為蝕刻遮罩，以透過濕式蝕刻和/或乾式蝕刻對膜806的暴露部分進行蝕刻。可以使用任何適當的蝕刻劑（例如，濕式蝕刻和/或乾式蝕刻）去除暴露部分中的膜806的某一厚度。可以透過蝕刻速率和/或蝕刻時間對蝕刻掉的厚度進行控制。補償結構808的一些特性可以與膜806的那些特性是相同的，例如，上文詳細描述的材料和厚度。
參考圖3，方法300還包括步驟308，其中，從晶圓的背面去除補償結構的至少部分。在一些實施例中，透過後續製作過程（例如，晶圓減薄或切片）去除補償結構的部分或者整體，或者去除補償結構的部分或整體以允許執行後續製作過程（例如，需要背面真空吸力以固持晶圓的製作過程）。去除補償結構的定時可以是基於當前製作過程和/或後續製作過程而確定的。在一些實施例中，在某些製作階段之後，例如，當在所述製作階段期間已經利用填充材料填充了半導體結構的開口時，補償結構的去除不影響背面應力補償。應當理解，在一些實施例中，即使在最終的製作過程之後，補償結構的部分或整體仍然保持完好。
根據本公開的一個方面，公開了一種用於控制晶圓平整度的方法。獲得指示晶圓在第一方向和第二方向之間的平整度差異的模型。平整度差異與晶圓的正面上的複數個半導體元件的複數個製作階段之一相關聯。基於所述模型確定補償圖案，以減小平整度差異。在所述複數個製作階段之一，基於補償圖案在晶圓的與正面相對的背面上形成補償結構，以減小平整度差異。
在一些實施例中，平整度差異包括晶圓彎曲度的差異。
在一些實施例中，第一方向垂直於第二方向。
在一些實施例中，複數個半導體元件包括複數個3D記憶體件。根據一些實施例，所述3D記憶體件中的每一個包括標稱地相互平行的複數個縫隙結構，並且所述第一方向與縫隙結構的延伸方向相同。所述補償結構可以包括均在第一方向上延伸的複數個條帶。
在一些實施例中，為了獲得所述模型，基於半導體元件的設計和半導體元件的製作階段獲得指示平整度差異的初始模型，獲得在複數個製作階段之一的平整度差異的測量結果，並且基於所述測量結果調整所述初始模型，以獲得所述模型。
在一些實施例中，所述補償圖案與所述補償結構的佈局、厚度和材料的至少其中之一相關聯。根據一些實施例，所述補償圖案是基於所述模型以及所述複數個製作階段之一確定的。
在一些實施例中，從晶圓的背面去除補償結構的至少部分。
根據本公開的另一方面，公開了一種用於形成半導體結構的方法。在晶圓的正面上形成複數個半導體結構。在晶圓的與正面相對的背面上沉積膜。使晶圓的背面上的沉積膜圖案化，以形成部分覆蓋晶圓的背面的補償結構，從而減小晶圓在第一方向和第二方向之間的平整度差異。
在一些實施例中，所述補償結構的厚度不大於大約5µm。在一些實施例中，所述補償結構的佈局包括平行直線、平行波浪線、輻射條帶和點陣的至少其中之一。在一些實施例中，補償結構的材料包括氧化矽、氮化矽、多晶矽和有機材料的至少其中之一。在一些實施例中，基於形成於所述晶圓的正面上的複數個半導體結構確定補償結構的佈局、厚度和材料的至少其中之一。在一些實施例中，補償結構的應力在第一方向和第二方向上是不均勻的。
在一些實施例中，平整度差異包括晶圓彎曲度的差異。
在一些實施例中，第一方向垂直於第二方向。
在一些實施例中，所述複數個半導體結構包括標稱地相互平行的複數個縫隙結構，並且所述第一方向與縫隙結構的延伸方向相同。所述補償結構可以包括均在第一方向上延伸的複數個條帶。
在一些實施例中，從晶圓的背面去除補償結構的至少部分。
根據本公開的又一方面，一種半導體結構包括具有正面和與所述正面相對的背面的半導體結構、晶圓的正面上的複數個半導體元件、以及部分覆蓋晶圓的背面並且被配置為減小晶圓在第一方向和第二方向之間的平整度差異的補償結構。
在一些實施例中，所述補償結構的厚度不大於大約5µm。
在一些實施例中，所述補償結構的佈局包括平行直線、平行波浪線、輻射條帶和點陣的至少其中之一。在一些實施例中，補償結構的材料包括氧化矽、氮化矽、多晶矽和有機材料的至少其中之一。在一些實施例中，補償結構的應力在第一方向和第二方向上是不均勻的。
在一些實施例中，平整度差異包括晶圓彎曲度的差異。
在一些實施例中，第一方向垂直於第二方向。
在一些實施例中，所述複數個半導體元件包括複數個3D記憶體件。根據一些實施例，所述3D記憶體件中的每一個包括標稱地相互平行的複數個縫隙結構，並且所述第一方向與縫隙結構的延伸方向相同。所述補償結構可以包括均在第一方向上延伸的複數個條帶。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能方塊描述了本公開的實施例，功能方塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能方塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
102‧‧‧字線貫穿陣列觸點區（WL TAC區）
104‧‧‧位線貫穿陣列觸點區（BL TAC區）
106‧‧‧階梯貫穿陣列觸點區（階梯TAC區）
110‧‧‧NAND記憶體串區
112、204‧‧‧NAND記憶體串
114、228‧‧‧縫隙結構
120‧‧‧貫穿陣列觸點區（TAC區）
122‧‧‧虛設通道結構
124、235‧‧‧阻擋結構
126、236‧‧‧貫穿陣列觸點（TAC）
130‧‧‧頂部選擇閘階梯區（TSG階梯區）
132‧‧‧頂部選擇閘觸點（TSG觸點）
140‧‧‧階梯區
142‧‧‧字線觸點
200‧‧‧3D記憶體件
202‧‧‧襯底
206‧‧‧導體層
208‧‧‧電介質層
210‧‧‧記憶體堆疊層
214‧‧‧電介質堆疊層
216‧‧‧交替堆疊層
218‧‧‧通道結構
220‧‧‧半導體通道
222‧‧‧記憶體膜
224‧‧‧磊晶插塞
226‧‧‧蝕刻停止插塞
230‧‧‧摻雜區
232‧‧‧第一電介質層
234‧‧‧第二電介質層
238‧‧‧NAND記憶體串觸點
240‧‧‧縫隙結構觸點
300、900‧‧‧方法
302~308、902~906‧‧‧步驟
402、404‧‧‧模擬結果
501、503‧‧‧測量結果
502、602、802‧‧‧晶圓
504‧‧‧參考平面
604‧‧‧管芯
704、706、708、710、808‧‧‧補償結構
804‧‧‧半導體結構
806‧‧‧膜
BL‧‧‧位線方向
WBx、WBy‧‧‧晶圓彎曲度
WL‧‧‧字線方向
X、Y、Z‧‧‧軸
被併入本文並形成說明書的一部分的附圖例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。 圖1A-圖1C以平面圖示出了根據本公開的一些實施例的示例性半導體元件的各個區域。 圖2示出了根據本公開的一些實施例的示例性半導體元件的截面圖。 圖3是根據本公開的一些實施例的用於控制晶圓平整度的方法的流程圖。 圖4示出了根據本公開的一些實施例的晶圓彎曲度的示例性模擬結果。 圖5示出了根據本公開的一些實施例的晶圓彎曲度的示例性測量結果。 圖6示出了根據本公開的一些實施例的具有半導體元件的示例性晶圓的正面。 圖7A出了根據本公開的一些實施例的具有補償結構的示例性晶圓的背面。 圖7B出了根據本公開的一些實施例的具有另一種補償結構的示例性晶圓的背面。 圖7C示出了根據本公開的一些實施例的具有又一種補償結構的示例性晶圓的背面。 圖7D示出了根據本公開的一些實施例的具有再另外一種補償結構的示例性晶圓的背面。 圖8A-圖8C示出了根據本公開的一些實施例的用於形成在晶圓的背面上包括補償結構的半導體結構的示例性製作過程。 圖9是根據本公開的一些實施例的用於形成在晶圓的背面上包括補償結構的示例性半導體結構的方法的流程圖。 將參考附圖描述本公開的實施例。

Claims (20)

  1. 一種用於控制晶圓平整度的方法，包括： 獲得指示晶圓在第一方向和第二方向之間的平整度差異的模型，所述平整度差異與所述晶圓的正面上的複數個半導體元件的複數個製作階段中的一個製作階段相關聯； 基於所述模型確定用於減小所述平整度差異的補償圖案；以及 在所述複數個製作階段中的所述一個製作階段，基於所述補償圖案在所述晶圓的與所述正面相對的背面上形成補償結構，以減小所述平整度差異。
  2. 如請求項1所述的方法，其中，所述平整度差異包括晶圓彎曲度的差異。
  3. 如請求項1所述的方法，其中，所述第一方向垂直於所述第二方向。
  4. 如請求項1所述的方法，其中，所述複數個半導體元件包括複數個三維（3D）記憶體件。
  5. 如請求項4所述的方法，其中， 所述3D記憶體件中的每一個包括相互平行的複數個縫隙結構；並且 所述第一方向與所述縫隙結構延伸的方向相同。
  6. 如請求項5所述的方法，其中，所述補償結構包括複數個條帶，每個條帶在所述第一方向上延伸。
  7. 如請求項1所述的方法，其中，獲得所述模型包括： 基於所述半導體元件的設計以及所述半導體元件的所述製作階段，獲得指示所述平整度差異的初始模型； 獲得所述複數個製作階段中的所述一個製作階段的所述平整度差異的測量結果；以及 基於所述測量結果對所述初始模型進行調整，以獲得所述模型。
  8. 如請求項1所述的方法，其中，所述補償圖案與所述補償結構的佈局、厚度和材料的至少其中之一相關聯。
  9. 如請求項8所述的方法，其中，與所述補償結構相關聯的所述材料是基於所述模型和所述複數個製作階段中的所述一個製作階段確定的。
  10. 如請求項1所述的方法，還包括從所述晶圓的所述背面去除所述補償結構的至少部分。
  11. 一種用於形成半導體結構的方法，包括： 在晶圓的正面上形成複數個半導體結構； 在所述晶圓的與所述正面相對的背面上沉積膜；以及 使所述晶圓的所述背面上的沉積膜圖案化，以形成部分覆蓋所述晶圓的所述背面的補償結構，從而減小所述晶圓在第一方向和第二方向之間的平整度差異。
  12. 如請求項11所述的方法，其中，所述補償結構的厚度不大於5µm。
  13. 如請求項11所述的方法，其中，所述補償結構的佈局包括平行直線、平行波浪線、輻射條帶和點陣的至少其中之一。
  14. 如請求項11所述的方法，其中，所述補償結構的材料包括氧化矽、氮化矽、多晶矽和有機材料的至少其中之一。
  15. 如請求項11所述的方法，其中， 所述複數個半導體結構包括相互平行的複數個縫隙結構；並且 所述第一方向與所述縫隙結構延伸的方向相同。
  16. 如請求項11所述的方法，還包括從所述晶圓的所述背面去除所述補償結構的至少部分。
  17. 一種半導體結構，包括： 具有正面和與所述正面相對的背面的晶圓； 在所述晶圓的所述正面上的複數個半導體元件；以及 補償結構，其部分覆蓋所述晶圓的所述背面並且被配置為減小所述晶圓在第一方向和第二方向之間的平整度差異。
  18. 如請求項17所述的半導體結構，其中，所述補償結構的厚度不大於5µm。
  19. 如請求項17所述的半導體結構，其中，所述補償結構的佈局包括平行直線、平行波浪線、輻射條帶和點陣的至少其中之一。
  20. 如請求項17所述的半導體結構，其中，所述補償結構的材料包括氧化矽、氮化矽、多晶矽和有機材料的至少其中之一。
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