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CN110301046B - 用于形成具有背面字线的三维存储器件的方法 - Google Patents

用于形成具有背面字线的三维存储器件的方法 Download PDF

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CN110301046B
CN110301046B CN201980000832.4A CN201980000832A CN110301046B CN 110301046 B CN110301046 B CN 110301046B CN 201980000832 A CN201980000832 A CN 201980000832A CN 110301046 B CN110301046 B CN 110301046B
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conductive
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Yangtze Memory Technologies Co Ltd
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Abstract

本文公开了用于形成具有弯折背面字线的三维(3D)存储器件方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。凹口被形成于衬底的至少一个边缘上。在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘形成半导体层以覆盖所述凹口。沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面形成多个交错的导电层和介电质层。去除所述衬底的部分以暴露所述半导体层下面的交错的导电层和介电质层。

Description

用于形成具有背面字线的三维存储器件的方法
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元被缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。
发明内容
本文公开了用于形成具有弯折背面字线的3D存储器件方法的实施例。
在一个示例中，公开了一种用于形成3D存储器件的方法。在衬底的至少一个边缘上形成凹口。在衬底上方并且横向延伸超出衬底的至少一个边缘形成半导体层以覆盖所述凹口。沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面形成多个交错的导电层和介电质层。去除所述衬底的部分以暴露所述半导体层下面的交错的导电层和介电质层。
在另一个示例中，公开了一种用于形成3D存储器件的方法。在衬底的至少一个边缘上形成凹口。在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘形成半导体层以覆盖所述凹口。沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面交替地沉积牺牲层和介电质层。去除所述衬底的部分以暴露所述半导体层下面的所述交错的牺牲层和介电质层。利用多个导电层来替换所述牺牲层。
在又一个示例中，公开了一种用于形成3D存储器件的方法。凹口被形成于衬底的至少一个边缘上。在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘形成半导体层被以覆盖所述凹口。沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面交替地沉积导电层和介电质层。去除所述衬底的部分以暴露所述半导体层下面的交错的导电层和介电质层。
附图说明
随附附图，其被在此并入并且形成说明书的一部分，图示了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使得相关领域的技术人员能够制作和使用本公开。
图1A图示了根据一些实施例的具有弯折背面字线的示例性3D存储器件的横截面。
图1B图示了根据一些实施例的具有弯折背面字线的另一示例性3D存储器件的横截面。
图2A-2G图示了根据一些实施例的用于形成具有弯折背面字线的示例性3D存储器件的制造工艺。
图3是根据一些实施例的用于形成具有弯折背面字线的示例性3D存储器件的方法的流程图。
将参考以下附图来描述本公开的实施例。
具体实施方式
尽管讨论了特定配置和布置，但应该理解，这仅出于说明性目的而进行。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以在各种其他应用中被采用。
应注意，说明书中对“一个实施例”，“实施例”，“示例实施例”，“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不必包括特定的特征、结构或特性。此外，这样的短语不一定指相同的实施例。另外，当结合实施例描述特定特征、结构、或特性时，在相关领域技术人员的知识内能够结合其他实施例来实现这样的特征、结构、或特性，无论是否进行了明确描述。
通常，术语可以至少部分地从上下文中的使用来理解。例如，如本文中所使用的术语“一个或多个”，至少部分地取决于上下文，可以用于在单数意义上描述任何特征、结构或特性，或者可以用于在复数意义上描述特征、结构或特性的组合。类似地，诸如“一”，“一个”或“该”的术语也可以被理解为传达单数使用或传达复数使用，至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达因素的排他性集合，并且可以，替代地，再次至少部分地根据上下文，允许存在不一定明确描述的其他因素。
应该容易理解的是，本公开中的“上”，“之上”和“上方”的含义应该以最宽泛的方式解释，使得“上”不仅意味着“直接”在某物之上，而且还包括具有中间特征或其间的层而在某物之“上”的含义，并且“之上”或“上方”不仅意味着“之上”或“上方”的含义，而且还可以包括它在某物“之上”或“上方”而没有中间特征或其之间的层(即，直接在某物上)的含义。
此外，本文中可以为方便说明而使用空间上的相对术语，例如“下方”，“之下”，“下面”，“之上”，“上方”等，以描述如附图中所示的一个元件或特征与另外(一个或多个)元件或(一个或多个)特征的关系。除了附图中所示的取向之外，空间上相对的术语旨在包括设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且相应地，本文中使用的空间上的相对描述符可以类似地解释。
如本文中所用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被构图。在衬底上方的增加材料可以被构图或者可以保持未构图。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文中所使用的，术语“层”是指包括具有一厚度的区域的材料部分。层可以在整个下面的或上面的结构上延伸，或者可以具有小于下面的或上面的结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于所述连续结构的厚度。例如，层可以位于连续结构的上表面与下表面之间或处的任何一对水平平面之间。层可以横向地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其下具有一个或多个层。层可以包抱多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔接触)和一个或多个介电质层。
如本文中所使用的，术语“标称/名义”是指在产品或过程的设计阶段期间设定的部件或过程操作的特征或参数的期望值或目标值，以及所述期望值之上和/或之下的值的范围。值的范围可能是由于制造工艺或公差的微小变化。如本文中所使用的，术语“约”指示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其在例如值的10-30％内变化(例如，值的±10％，±20％或±30％)。
如本文中所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储器单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文中所使用的，术语“垂直/垂直地”意味着名义上垂直于衬底的侧表面。
在一些3D存储器件(例如，3D NAND存储器件)中，需要阶梯结构以使触点落在并且单独地电连接每个字线以操作存储器单元编程、擦除和读取序列。外围电路在存储单元阵列周围、之下或之上并且通过外围触点电连接。随着3D存储器件扩展到更低成本和更高的单元密度，降低成本和增加单元密度的自然方法是在存储堆叠层中添加更多层。然而，添加层还增加了用于访问字线的阶梯结构的尺寸，这减小了芯片上的存储器单元的核心阵列面积。此外，在存储堆叠层的正面上形成的更多字线触点增加了互连布线(例如，字线扇出)的复杂性。
根据本公开的各种实施例提供了具有弯折的背面字线的3D存储器件。这里公开的存储堆叠层结构允许朝向器件衬底的两侧的互连路由(例如，字线扇出)，从而增加布线灵活性，降低互连密度，节省芯阵列的芯片面积，以及扩大工艺窗口。在一些实施例中，存储器单元(例如，3D NAND存储器串)通过器件衬底两侧上的存储堆叠层形成，这也增加了存储器单元密度。此外，字线触点可以与字线一起整体形成，而无需专门的触点形成工艺，以降低成本并在字线触点与字线之间具有较低的界面电阻实现更好的电性能。
图1A图示了根据本公开的一些实施例的具有弯折背面字线的示例性3D存储器件100的横截面。3D存储器件100可包括衬底102，衬底102可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体层上有硅(SOI)或任何其它合适的材料。在一些实施例中，衬底102是减薄的衬底，其是通过研磨、湿/干蚀刻、化学机械抛光(CMP)或其任何组合而从正常厚度减薄的。在一些实施例中，衬底102是载片晶圆(也称为支撑晶圆)，其不包括在其上形成的任何半导体器件，例如，可以包括玻璃或石英。
3D存储器件100可以包括在衬底102的至少一个边缘118/120上方并且横向延伸超过衬底102的至少一个边缘118/120的半导体层104。如图1A中所示，半导体层104横向延伸超过衬底102的两个边缘118和120。注意，x轴和y轴被添加到图1A中，以进一步图示3D存储器件100中的部件的空间关系。衬底102包括在x方向(横向方向或宽度方向)上横向延伸的两个侧表面(例如，顶表面和底表面)。如本文中所使用的，半导体器件(例如，3D存储器件100)的一个部件(例如，层或器件)是否在另一部件(例如，层或器件)“上”、“之上”或“下方”是在衬底在y方向上(垂直方向或厚度方向)被定位于半导体器件在y方向上的最低平面中时相对于半导体器件(例如，衬底102)的衬底来确定的。贯穿本公开，应用了用于描述空间关系的相同概念。
半导体层104可包括硅(例如，多晶硅、无定形硅、单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)或任何其他合适的半导体材料。在一些实施例中，半导体层104包括多晶硅。根据一些实施例，半导体层104的一部分或全部通过任何合适掺杂剂以期望的掺杂水平进行掺杂。例如，半导体层104可以是掺杂多晶硅层。在一些实施例中，半导体层104的厚度不大于约1μm，例如1μm。在一些实施例中，半导体层104的厚度在约10nm与约1μm之间，例如在10nm与1μm之间(例如，10nm，20nm，30nm，40nm，50nm，60nm，70nm，80nm，90nm，100nm，200nm，300nm，400nm，500nm，600nm，700nm，800nm，900nm，1μm，由任何这些值限定下限的任何范围，或由这些值中的任何两个限定的任何范围)。在一些实施例中，半导体层104延伸超出衬底102的距离(即，半导体层104的边缘114或116与衬底102的相应边缘118或120之间的距离)在约5μm与约10μm之间，例如在5μm与10μm之间(例如，5μm，6μm，7μm，8μm，9μm，10μm，由任何这些值限定下限的任何范围，或由这些值中的任何两个限定的任何范围)。
半导体层104可以用作3D存储器件100的源(例如，阵列共源级(ACS))以及用于形成双侧弯折字线的支撑结构，如下面详细描述的。因此，半导体层104在此也可称为3D存储器件100的“源极板”104。
在一些实施例中，3D存储器件100还包括设置在衬底102与半导体层104之间的衬垫层106。衬垫层106可以包括氧化硅。在一些实施例中，衬垫层106是包括多个介电质层的复合介电质层，例如多个氧化硅层或具有氧化硅层、氧氮化硅层和/或高介电常数的(高k)介电质层的氧化硅层。
3D存储器件100还可以包括存储堆叠层108。存储堆叠层108可以是堆叠存储结构，通过该堆叠存储结构形成存储器串(例如，NAND存储器串130和140)。在一些实施例中，存储堆叠层108包括垂直地堆叠的多个交错的导电层110和介电质层112。在一些实施例中，3D存储器件100是NAND闪存设备，其中存储器单元被提供于NAND存储器串130和140与3D存储器件100的导电层110的交叉点处。存储堆叠层108中的导电层110和介电质层112的对的数量(例如，32、64、96或128)可以设置3D存储器件100中的存储器单元的数量。
导电层110可各自具有相同的厚度或具有不同的厚度。类似地，介电质层112可各自具有相同的厚度或具有不同的厚度。导电层110可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物或其任何组合。在一个示例中，所述导电层110中的每个包括金属，例如钨。在另一个示例中，所述导电层110中的每个包括掺杂多晶硅。介电质层112可包括介电质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个介电质层112包括氧化硅。
如图1A中所示，根据一些实施例，存储堆叠层108的交错的导电层110和介电质层112位于半导体层(源极板)104的正面上方并且在半导体层(源极板)104的背面下方延伸。本文中提到的半导体层(源极板)104的正面是半导体层(源极板)104的两个主侧面(在两个边缘114和116之间延伸)中的在y方向更远离衬底102的一个，而本文中提到的半导体层(源极板)104的背面是半导体层(源极板)104的两个主侧面(在两个边缘114和116之间延伸)中的在y方向更靠近衬底102的一个。每个导电层110和介电质层112可以横向延伸超过半导体层(源极板)104的正面处的半导体层(源极板)104的至少一个边缘114/116。如图1A中所示，在一些实施例中，每个导电层110和介电质层112可以在半导体层(源极板)104的正面横向延伸超过半导体层(源极板)104的两个边缘114和116。也就是说，根据一些实施例，每个导电层110和介电质层112的尺寸大于半导体层(源极板)104在x方向上的尺寸，半导体层104在x方向上的尺寸继而大于衬底102在x方向上的尺寸。因此，存储堆叠层108可以在x方向上延伸超出半导体层(源极板)104的整个正面。
在一些实施例中，存储堆叠层108的交错的导电层110和介电质层112沿着半导体层(源极板)104的至少一个边缘114/116垂直延伸。如图1A中所示，存储堆叠层108的交错的导电层110和介电质层112可以沿半导体层(源极板)104的两个边缘114和116垂直延伸。在一些实施例中，存储堆叠层108的交错的导电层110和介电质层112进一步延伸到半导体层(源极板)104的背侧下方。也就是说，根据一些实施例，衬底102和存储堆叠层108的交错的导电层110和介电质层112的一部分被设置在半导体层(源极板)104的背侧下方。在一些实施例中，存储堆叠层108的交错的导电层110和介电质层112的部分在x方向上被设置在衬底102的左侧和右侧。换句话说，根据一些实施例，存储堆叠层108在x方向上在半导体层(源极板)104的背面的一部分上但不是在其整体上延伸。
如图1A中所示，每个导电层110和介电质层112在侧视图中可以具有连续弯折形状体，所述连续弯折形状体包括包括在半导体层(源极板)104的正面上方的第一横向部分122，在半导体层(源极板)104背面下方的第二横向部分124和连接第一和第二横向部分122和124的垂直部分126。在一些实施例中，每个导电层110或介电质层112的第一横向部分122在x方向上分别比每个导电层110或介电质层112的第二横向部分124长。在一些实施例中，每个导电层110或介电质层112的垂直部分126在y方向上比半导体层(源极板)104的厚度更长。每个导电层110的第一和第二横向部分122和124以及垂直部分126可以形成(例如，用作)在半导体层(源极板)104的正面和背面之间延伸的弯折字线。3D存储器件100的每个弯折字线可以在半导体层(源极板)104的正面横向延伸超过半导体层(源极板)104的边缘114和116，例如，通过其第一横向部分122。每个弯折字线可以沿着半导体层(源极板)104的至少一个边缘114/116垂直延伸，例如，通过其垂直部分126。如图1A中所示，在一些实施例中，每个弯折字线沿着半导体层(源极板)104的两个边缘114和116垂直延伸。与仅具有仅设置在正面的直字线的一些现有3D存储器件不同，3D存储器件100包括在正面和背面之间延伸的弯折字线。
3D存储器件100的每个导电层110可以是由相同导电材料制成的连续层，包括但不限于金属或掺杂多晶硅。除了弯折字线之外，根据一些实施例，每个导电层110还包括字线触点128，字线触点128连接到弯折字线并且在半导体层(源极板)104的背面下方垂直延伸。如图1A中所示，导电层110还可以在半导体层(源极板)104的背侧下方垂直延伸，以形成(例如，用作)多个字线触点128。每个字线触点128在3D存储器件100的背面上垂直(例如，在y方向上)延伸，用于字线扇出。与具有单独的字线和字线触点的一些现有3D存储器件不同，3D存储器件100包括导电层110，每个导电层110是由相同导电材料制成的连续层，用作字线和字线触点两者。
如在图1A中所示，3D存储器件100可以包括多个NAND存储器串130和140，每个NAND存储器串130和140垂直地延伸穿过交错的导电层110和介电质层112。根据一些实施例，每个NAND存储器串130或140与半导体层(源极板)104接触。NAND存储器串130和140可以设置在半导体层(源极板)104的正面上方(这里称为前NAND存储器串130)以及半导体层(源极板)104的背面下方(在此称为后NAND存储器串140)。每个前NAND存储器串130可包括填充有半导体材料(例如，形成半导体沟道132)和介电质材料(例如，形成存储器膜134)的沟道孔。在一些实施例中，半导体沟道132包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜134是复合层，包括隧穿层，存储层(也称为“电荷捕获/存储层”)和阻隔层。每个前NAND存储串130可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道132、隧穿层、存储层和存储器膜134的阻隔层按此顺序从柱的中心朝向外表面径向布置。隧穿层可包括氧化硅、氮氧化硅或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可包括氧化硅、氮氧化硅、高k介电质或其任何组合。
在一些实施例中，每个前NAND存储器串130还包括位于沟道孔的下部(例如，在下端)的半导体插塞136。半导体插塞136可包括半导体材料，例如多晶硅。半导体插塞136可以与半导体层(源极板)104接触，并且用作由前NAND存储器串130的源选择栅极控制的沟道。在一些实施例中，每个前NAND存储器串130还包括位于沟道孔的上部(例如，在上端)的沟道插塞138。在一些实施例中，沟道插塞138可以用作前NAND存储器串130的漏极。
与仅具有前NAND存储器串的一些现有3D存储器件不同，3D存储器件100还可包括设置在半导体层(源极板)104的背面下方的后NAND存储器串140，因为弯折的字线可以在半导体层(源极板)104的背面下方延伸。类似于前NAND存储器串130，每个后NAND存储器串140包括半导体沟道142和存储器膜144。每个后NAND存储器串140可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道142、隧穿层、存储层和存储器膜144的阻隔层按此顺序从柱的中心朝向外表面径向布置。
在一些实施例中，每个后NAND存储器串140还包括位于沟道孔的上部(例如，在上端)的半导体插塞146。半导体插塞146可包括半导体材料，例如多晶硅。半导体插塞146可以与半导体层(源极板)104接触，并且用作由后NAND存储器串140的源极选择栅极控制的沟道。在一些实施例中，每个后NAND存储器串140还包括位于沟道孔的下部(例如，在下端)的沟道插塞148。在一些实施例中，沟道插塞148可以用作后NAND存储器串140的漏极。
在一些实施例中，3D存储器件100是单片3D存储器件的一部分，其中，单片3D存储器件的部件(例如，存储器单元和外围设备)形成在单个衬底(例如，衬底102)上。可以在存储堆叠层108上方形成外围设备(未示出)，例如用于便于3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路。在一些实施例中，3D存储器件100是非单片3D存储器件的一部分，其中部件分别在不同的衬底上形成，并且然后被以面对面的方式、面对背的方式或者背对背的方式结合。外围设备(未示出)可以形成在与衬底102不同的单独衬底上。作为结合的非单片3D存储器件一部分，衬底102可以是减薄的衬底(其不是结合的非单片3D存储器件衬底)，并且后段制程(BEOL)互连的非单片3D存储器件可以形成在减薄衬底102的背面上。然而，3D存储器件100可以是单片或非单片3D存储器件的一部分，而不管3D存储器件100是在外围设备之上还是之下(未示出)。为便于参考，图1A描绘了3D存储器件100的状态，其中衬底102在y方向上位于半导体层(源极板)104下方。还应理解，尽管未在图1A中示出，但是3D存储器件100的额外部件可以形成为3D存储器件100的一部分，包括但不限于栅极线狭缝/源极触点、虚设沟道、局部互连、互连层(例如，BEOL互连)等。
图1B图示了根据一些实施例的具有弯折背面字线的另一示例性3D存储器件101的横截面。与沿着半导体层(源极板)104的两个边缘114和116形成弯折的字线的图1A中不同，图1B中的3D存储器件101包括沿着半导体层(源极板)104的一个边缘114形成的弯折字线。3D存储器件101的其余部件基本上类似于图1A中的3D存储器件100中的对应物，因此，在此不再详述。
如图1B中所示，根据一些实施例，衬底103上方的半导体层(源极板)104横向延伸超过衬底103的一个边缘118。半导体层(源极板)104的一个边缘116可以与衬底103的另一个边缘120对准。结果，根据一些实施例，每个导电层110和介电质层112横向延伸超出半导体层(源极板)104的正面处的半导体层(源极板)104的一个边缘114而不超出另一个边缘116。交错的导电层110和介电质层112可以沿着半导体层(源极板)104的一个边缘114而不是另一个边缘116垂直延伸。因此，根据一些实施例，弯折的字线(包括导电层110的第一和第二横向部分122和124以及垂直部分126)在半导体层(源极板)104的正面横向延伸超出半导体层(源极板)104的一个边缘114，而不超出另一个边缘116。弯折的字线可以沿着半导体层(源极板)104的一个边缘114而不是另一个边缘116垂直延伸。除了弯折字线之外，根据一些实施例，每个导电层110还包括多个字线触点128，字线触点128连接到弯折字线并且在半导体层(源极板)104的背面下方垂直延伸。
图2A-2G图示了根据一些实施例的用于形成具有弯折背面字线的示例性3D存储器件的制造工艺。图3是根据一些实施例的用于形成具有弯折背面字线的示例性3D存储器件的方法的流程图。图2A-2G和图3中描绘的3D存储器件的示例包括图1A中描绘的3D存储器件100。将一起描述图2A-2G和图3。应当理解，方法300中示出的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3中所示不同的顺序执行。
参考图3，方法300开始于操作302，其中在衬底的至少一个边缘上形成凹口。在一些实施例中，两个凹口分别形成在衬底的两个边缘上。凹口的深度可以大于导电层和介电质层的组合厚度的两倍。
如图2A中所示，在衬底202上形成衬垫层204。衬底202可以是硅衬底或载片晶圆。衬垫层204可包括氧化硅，例如原硅酸四乙酯(TEOS)氧化硅，或任何其他介电质材料，包括但不限于氮化硅、氮氧化硅或其任何组合。衬垫层204可以通过一种或多种薄膜沉积工艺形成，包括但不限于原位蒸汽发生(ISSG)、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂或其任何组合。可以通过旋涂在衬垫层204上形成光致抗蚀剂层(未示出)。光致抗蚀剂层可以是任何合适类型的正或负光致抗蚀剂。在一些实施例中，在衬垫层204与光致抗蚀剂层之间形成硬掩模层(例如，非晶碳膜)，底部抗反射涂层(BARC)膜和/或介电质抗反射涂层(DARC)膜。
光致抗蚀剂层可以通过光刻和显影来构图，并且被用作蚀刻掩模，以通过湿法蚀刻和/或干法蚀刻来蚀刻衬垫层204和衬底202的暴露部分。可以使用任何合适的蚀刻剂(例如，湿法蚀刻和/或干法蚀刻)来去除暴露部分中的衬垫层204的整个厚度和衬底202的特定厚度，以分别在衬底202的两个边缘上形成两个凹口206和208(例如，深沟槽隔离(DTI))，例如，用于形成如图1A中所示的3D存储器件100。每个凹口206或208在x方向上的宽度可以由经构图的光致抗蚀剂层来控制。应该理解，在一些实施例中，光致抗蚀剂层可以被构图为覆盖凹口206和208中的一个，使得仅可以在衬底202的一个边缘上形成一个凹口206或208，例如，用于形成如图1B中所示的3D存储器件101。为了便于描述，图2A-2G分别示出了在衬底202的两个边缘上包括两个凹口206和208的制造工艺。相同的工艺可用于制造如图1B中所示的3D存储器件101，仅包括在衬底202的一个边缘上的一个凹口。
每个凹口206或208在y方向上的深度可以名义上相同。可以通过蚀刻速率和/或蚀刻时间来控制深度(例如，衬底202的蚀刻厚度)。在一些实施例中，每个凹口206或208的深度大于要在存储堆叠层中形成的导电层和介电质层的组合厚度的两倍。例如，如果导电层和介电质层的组合厚度是5μm，则每个凹口206或208的深度可以大于10μm。在一些实施例中，期望通过针对衬底202的任何合适的各向异性蚀刻工艺(例如反应离子蚀刻(RIE))来使每个凹口206或208的侧壁轮廓尽可能地直。在形成凹口206和208之后，可以通过一个或多个蚀刻工艺去除衬垫层204上方的一个或多个剩余层(例如，光致抗蚀剂层)以暴露衬垫层204，如图2A中所示。
方法300前进到操作304，如图3中所示，其中在衬底上方并且横向延伸超出衬底的至少一个边缘而将半导体层形成为覆盖凹口。在一些实施例中，为了形成半导体层，用凹口牺牲层来填充凹口，在衬底和凹口牺牲层上方沉积半导体层，并去除凹口中的凹口牺牲层。
如图2B中所示，每个凹口206或208(如图2A中所示)填充有凹口牺牲层210。凹口牺牲层210可包括对衬底202的材料具有高蚀刻(湿法或干法蚀刻)选择性的任何材料。例如，衬底202可以是硅衬底，并且凹口牺牲层210可以包括氧化硅、碳、聚合物或光致抗蚀剂。在一些实施例中，通过一个或多个薄膜沉积工艺来形成凹口牺牲层210，包括但不限于CVD、PVD、ALD、电镀、无电极电镀、旋涂或其任何组合，然后进行平坦化工艺，例如CMP，以去除凹口206或208外部的多余凹口牺牲层210。结果，可以仅在凹口206和208中形成凹口牺牲层210并填充每个凹口206或208，使得凹口牺牲层210的顶表面与衬垫层204的顶表面齐平，如图2B中所示。
如图2C中所示，半导体层214形成在衬底202上方并横向延伸超过衬底202的两个边缘以覆盖凹口206和208。根据一些实施例，半导体层214包括多晶硅。在一些实施例中，半导体层214通过一个或多个薄膜沉积工艺沉积在焊盘层204和凹口牺牲层210上(如图2B所示)，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电极电镀或其任何组合。凹口206和208中的凹口牺牲层210然后可以通过例如湿法蚀刻、干法蚀刻、聚合物灰化、光致抗蚀剂剥离等来去除，这取决于凹口牺牲层210的材料。在一些实施例中，去除其两个边缘处的半导体层214的一部分以暴露下面的凹口牺牲层210，使得蚀刻剂可以施加到凹口牺牲层210。可以通过在上面形成的另一蚀刻掩模(例如，另一光刻胶层)来对半导体层214的被去除部分进行构图。结果，凹口206和208可以重新打开，如图2C中所示。根据一些实施例，每个凹口206或208的顶表面由半导体层214形成，并且每个凹口206或208的底表面和侧表面由衬底202形成。在一些实施例中，使用离子注入和/或热扩散，通过任何合适的掺杂剂以期望的掺杂水平来对半导体层214进行掺杂。
方法300前进到操作306，如图3中所示，其中，沿着半导体层的正面和至少一个边缘并沿着凹口的顶表面、侧表面和底表面形成多个交错的导电层和介电质层。在一些实施例中，例如使用ALD交替地沉积所述多个导电层和介电质层。在一些实施例中，每个导电层包括掺杂多晶硅，并且每个介电质层包括氧化硅。
如图2D中所示，沿着半导体层214的正面和两个边缘并沿着每个凹口206或208的顶表面、侧表面和底表面形成多个导电层218和介电质层220(如图2C中所示)。每个导电层218可以包括金属或掺杂多晶硅，并且每个介电质层220可以包括氧化硅、氮化硅和/或氮氧化硅。在一些实施例中，每个导电层218包括掺杂多晶硅，并且每个介电质层220包括氧化硅。导电层218和介电质层220可以通过一种或多种薄膜沉积工艺来交替地沉积，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电极电镀或其任何组合。可以控制沉积速率和/或沉积时间以控制每个导电层218和每个介电质层220的厚度。在一些实施例中，导电层218和介电质层220的每个对的组合厚度名义上相同。如上所述，根据一些实施例，导电层218和介电质层220的每个对的组合厚度小于每个凹口206或208的深度的一半，使得可以在凹口206和208中形成导电层218和介电质层220的至少一个对，如图2D所示。
在一些实施例中，使用ALD交替地沉积导电层218和介电质层220。ALD是一种薄膜沉积技术，其基于顺序使用气相化学过程以使表面暴露于交替的气态物质(前体)。ALD可用于生产非常薄的适形薄膜，其控制薄膜的精确厚度和组分并且可能在原子水平上的均匀薄膜表面。可以使用ALD沿着半导体层214的正面和两个边缘以及沿着每个凹口206或208的顶表面、侧表面和底表面来沉积具有良好控制的厚度和表面均匀性的导电层218和介电质层220。也就是说，可以使用ALD沿循半导体层214和衬底202的轮廓来共形地沉积堆叠的连续层。在一些实施例中，每个凹口206或208的一部分未被导电层218和介电质层220填充，分别在凹口206和208中留下凹槽222和224。
方法300前进到操作308，如图3中所示，其中去除衬底的一部分以暴露半导体层下面的交错的导电层和介电质层。在一些实施例中，为了去除衬底的一部分，在交错的导电层和介电质层上方沉积蚀刻停止层，并且衬底被减薄直到被蚀刻停止层停止。蚀刻停止层可包括多晶硅。在一些实施例中，去除所述衬底的一部分，使得所述凹口和所述侧表面的一部分和所述底表面被去除。
如图2E中所示，在交错的导电层218和介电质层220上沉积蚀刻停止层226。在一些实施例中，蚀刻停止层226包括多晶硅。蚀刻停止层226可以通过一种或多种薄膜沉积工艺来沉积，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电极电镀或其任何组合。在一些实施例中，可以使用ALD沉积蚀刻停止层226，使得蚀刻停止层226可以适形地涂覆以填充凹槽222和224(如图2D中所示)。
如在图2F中所示，移除衬底202的一部分以暴露交错的导电层218(例如，用作字线触点228)和半导体层214下方的介电质层220。衬底202可以被减薄直到被蚀刻停止层226停止。在一些实施例中，通过CMP、干法蚀刻和/或湿法蚀刻来减薄衬底202，并且蚀刻停止层226用作CMP蚀刻停止层和/或用于湿法蚀刻的硬掩模。在一些实施例中，移除衬底202的一部分，使得所述凹口206或208和所述侧表面的一部分和所述底表面被去除。可以通过蚀刻停止层226来控制减薄程度。例如，可以去除蚀刻停止层226下方的衬底202的部分以及蚀刻停止层226下方的交错的导电层218和介电质层220的部分以暴露字线触点228(即，导电层218的在半导体层214的背面下方垂直延伸的一部分)。根据一些实施例，在衬底202减薄之后，例如通过湿法蚀刻和/或干法蚀刻去除蚀刻停止层226。
返回参考图3中的方法300的操作306，在一些实施例中，为了形成多个交错的导电层和介电质层，沿半导体层的正面和至少一个边缘并且沿着凹口的顶表面、侧表面和底表面交替地沉积多个牺牲层和介电质层，并且用多个导电层替换牺牲层。可以使用ALD交替地沉积多个牺牲层和介电质层。在一些实施例中，每个牺牲层包括氮化硅，每个介电质层包括氧化硅，并且每个导电层包括金属。在操作308，在一些实施例中，去除衬底的一部分以暴露半导体层下方的交错的牺牲层和介电质层。为了去除衬底的一部分，可以在交错的牺牲层和介电质层上方沉积蚀刻停止层，并且可以减薄衬底直到被蚀刻停止层停止。
如图2D中所示，在一些实施例中，沿着半导体层214的正面和两个边缘并沿着每个凹口206或208的顶表面、侧表面和底表面形成多个牺牲层218和介电质层220(如图2C中所示)。每个牺牲层218可以包括第一介电质，例如氮化硅，并且每个介电质层220可以包括除第一介电质之外的第二介电质，例如氧化硅。牺牲层218和介电质层220可以通过一种或多种薄膜沉积工艺来交替地沉积，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电极电镀或其任何组合。可以控制沉积速率和/或沉积时间以控制每个牺牲层218和每个介电质层220的厚度。在一些实施例中，牺牲层218和介电质层220的每个对的组合厚度名义上相同。如上所述，根据一些实施例，牺牲层218和介电质层220的每个对的组合厚度小于每个凹口206或208的深度的一半，使得可以在凹口206和208中形成牺牲层218和介电质层220的至少一个对。
在一些实施例中，使用ALD交替地沉积牺牲层218和介电质层220。可以使用ALD沿着半导体层214的正面和两个边缘以及沿着每个凹口206或208的顶表面、侧表面和底表面来沉积具有良好控制的厚度和表面均匀性的牺牲层218和介电质层220。也就是说，可以使用ALD沿循半导体层214和衬底202的轮廓来共形地沉积堆叠的连续层。在一些实施例中，每个凹口206或208的一部分未被牺牲层218和介电质层220填充，从而在相应的凹口206或208中留下凹槽222和224。
如图2E中所示，在一些实施例中，在交错的牺牲层218和介电质层220上沉积蚀刻停止层226。在一些实施例中，蚀刻停止层226包括多晶硅。蚀刻停止层226可以通过一种或多种薄膜沉积工艺来沉积，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电极电镀或其任何组合。在一些实施例中，可以使用ALD沉积蚀刻停止层226，使得蚀刻停止层226可以适形地涂覆以填充凹槽222和224(如图2D中所示)。
如图2F中所示，在一些实施例中，移除衬底202的一部分以暴露半导体层214下方的交错的牺牲层218和介电质层220。衬底202可以被减薄直到被蚀刻停止层226停止。在一些实施例中，通过CMP、干法蚀刻和/或湿法蚀刻来减薄衬底202，并且蚀刻停止层226用作CMP蚀刻停止层和/或用于湿法蚀刻的硬掩模。在一些实施例中，移除衬底202的一部分，使得所述凹口206或208和所述侧表面的一部分和所述底表面被去除。可以通过蚀刻停止层226来控制减薄程度。例如，可以去除蚀刻停止层226下方的衬底202的部分以及蚀刻停止层226下方的交错的牺牲层218和介电质层220的部分以暴露牺牲层218的在半导体层214的背面下方垂直延伸的一部分。根据一些实施例，在衬底202减薄之后，例如通过湿法蚀刻和/或干法蚀刻去除蚀刻停止层226。
如图2G中所示，在一些实施例中，形成一个或多个狭缝开口230，每个狭缝开口230垂直延伸穿过交错的牺牲层218和介电质层220。狭缝开口230可以通过湿法蚀刻和/或干法蚀刻工艺来形成，例如深RIE，以形成用于随后的栅极替换工艺的路径，栅极替换工艺用导电层232替换牺牲层218(如图2F所示)。利用导电层232替换牺牲层218可以通过湿法蚀刻对介电质层220(例如，氧化硅)有选择性的牺牲层218(例如，氮化硅)并用导电层232填充该结构来执行。导电层232可包括金属，例如钨。可以通过PVD、CVD、ALD、任何其他合适的工艺或其任何组合来沉积导电层232。结果，在栅极替换工艺之后，在半导体层214的背侧下方垂直延伸的牺牲层218的部分可以变为字线触点236。
应当理解，可以容易地领会形成3D存储器件的其他部件(例如，NAND存储器串，局部互连和外围设备)的细节，因此，这里不再描述。例如，可以在交错的导电层和介电质层沉积之后并且在衬底的背面减薄之前形成至少一些NAND存储器串和局部互连。
根据本公开的一个方面，公开了一种用于形成3D存储器件方法。凹口被形成于衬底的至少一个边缘上。在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘形成半导体层以覆盖所述凹口。沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面形成多个交错的导电层和介电质层。去除所述衬底的部分以暴露所述半导体层下面的交错的导电层和介电质层。
在一些实施例中，为了形成凹口，分别在衬底的两个边缘上形成两个凹口。
在一些实施例中，所述凹口的深度大于导电层和介电质层的组合厚度的两倍。
在一些实施例中，为了形成半导体层，用凹口牺牲层来填充凹口，在衬底和凹口牺牲层上方沉积半导体层，并去除凹口中的凹口牺牲层。
在一些实施例中，所述半导体层的厚度不大于1μm。在一些实施例中，所述半导体层包括多晶硅。
在一些实施例中，为了形成所述多个交错的导电层和介电质层，使用ALD来交替地沉积所述多个导电层和介电质层。在一些实施例中，每个导电层包括掺杂多晶硅，并且每个介电质层包括氧化硅。
在一些实施例中，为了形成所述多个交错的导电层和介电质层，使用ALD来交替地沉积所述多个牺牲层和介电质层，并且用导电层来替换所述牺牲层。在一些实施例中，每个牺牲层包括氮化硅，每个介电质层包括氧化硅，并且每个导电层包括金属。
在一些实施例中，为了去除所述衬底的一部分，在交错的导电层和介电质层上方沉积蚀刻停止层，并且衬底被减薄直到被蚀刻停止层停止。在一些实施例中，所述蚀刻停止层包括多晶硅。
在一些实施例中，去除所述衬底的一部分，使得所述凹口和所述侧表面的一部分和所述底表面被去除。
根据本公开的另一方面，公开了一种用于形成3D存储器件方法。凹口被形成于衬底的至少一个边缘上。在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘形成半导体层以覆盖所述凹口。沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面交替地沉积所述牺牲层和介电质层。去除所述衬底的部分以暴露所述半导体层下面的所述交错的牺牲层和介电质层。利用多个导电层来替换所述牺牲层。
在一些实施例中，使用ALD来交替地沉积所述多个牺牲层和介电质层。
在一些实施例中，每个牺牲层包括氮化硅，每个介电质层包括氧化硅，并且每个导电层包括金属。
在一些实施例中，为了形成半导体层，用凹口牺牲层来填充凹口，在衬底和凹口牺牲层上方沉积半导体层，并去除凹口中的凹口牺牲层。
在一些实施例中，为了去除所述衬底的一部分，在交错的牺牲层和介电质层上方沉积蚀刻停止层，并且所述衬底被减薄直到被蚀刻停止层停止。
根据本公开的再另一方面，公开了一种用于形成3D存储器件方法。凹口被形成于衬底的至少一个边缘上。在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘形成半导体层以覆盖所述凹口。沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面交替地沉积导电层和介电质层。去除所述衬底的部分以暴露所述半导体层下面的交错的导电层和介电质层。
在一些实施例中，使用ALD交替地沉积所述多个导电层和介电质层。
在一些实施例中，每个导电层包括掺杂多晶硅，并且每个介电质层包括氧化硅。
在一些实施例中，为了形成半导体层，用凹口牺牲层来填充凹口，在衬底和凹口牺牲层上方沉积半导体层，并去除凹口中的凹口牺牲层。
在一些实施例中，为了去除所述衬底的一部分，在交错的导电层和介电质层上方沉积蚀刻停止层，并且衬底被减薄直到被蚀刻停止层停止。
对具体实施例的前述描述将揭示本公开的一般性质，他人可以通过应用本领域技术范围内的知识，针对各种应用容易地修改和/或调整这样的具体实施例，而无需过度实验，而不离开从本公开的一般概念来看。因此，基于本文给出的教导和指导，这些调整和修改旨在落入所公开实施例的等价方案的含义和范围内。应理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于说明特定功能及其关系的实现的功能构建块描述了本公开的实施例。为了便于描述，这里任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所预期的本公开的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等价方案来限定。

Claims (23)

1.一种用于形成三维(3D)存储器件的方法，包括：
在衬底的至少一个边缘上形成凹口；
形成半导体层，所述半导体层在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘以覆盖所述凹口；
沿着所述半导体层的正面和所述至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面形成多个交错的导电层和介电质层；以及
去除所述衬底的一部分以暴露所述半导体层下方的所述交错的导电层和介电质层。
2.根据权利要求1所述的方法，其中，形成所述凹口包括将两个凹口分别形成在所述衬底的两个边缘上。
3.根据权利要求1或2所述的方法，其中，所述凹口的深度大于所述导电层和所述介电质层的组合厚度的两倍。
4.根据权利要求1-2中的任一项所述的方法，其中，形成所述半导体层包括：
利用凹口牺牲层来填充所述凹口；
在所述衬底和所述凹口牺牲层上方沉积所述半导体层；以及
去除所述凹口中的所述凹口牺牲层。
5.根据权利要求1-2中的任一项所述的方法，其中，所述半导体层的厚度不大于1μm。
6.根据权利要求1-2中的任一项所述的方法，其中，所述半导体层包括多晶硅。
7.根据权利要求1-2中的任一项所述的方法，其中，形成所述多个交错的导电层和介电质层包括使用原子层沉积(ALD)来交替地沉积所述多个导电层和介电质层。
8.根据权利要求7所述的方法，其中，所述导电层中的每个包括掺杂多晶硅，并且所述介电质层中的每个包括氧化硅。
9.根据权利要求1-2和8中的任一项所述的方法，其中，形成所述多个交错的导电层和介电质层包括：
使用ALD来交替地沉积多个牺牲层和所述介电质层；以及
利用所述导电层来替换所述牺牲层。
10.根据权利要求9所述的方法，其中，所述牺牲层中的每个包括氮化硅，所述介电质层中的每个包括氧化硅，并且所述导电层中的每个包括金属。
11.根据权利要求1-2、8和10中的任一项所述的方法，其中，去除所述衬底的所述部分包括：
在所述交错的导电层和介电质层上方沉积蚀刻停止层；以及
对所述衬底进行减薄直到被所述蚀刻停止层停止。
12.根据权利要求11所述的方法，其中，所述蚀刻停止层包括多晶硅。
13.根据权利要求1-2、8、10和12中的任一项所述的方法，其中，去除所述衬底的所述部分，使得所述凹口和所述侧表面的一部分和所述底表面被去除。
14.一种用于形成三维(3D)存储器件的方法，包括：
在衬底的至少一个边缘上形成凹口；
形成半导体层，所述半导体层在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘以覆盖所述凹口；
沿着所述半导体层的正面和所述至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面交替地沉积多个牺牲层和介电质层；
去除所述衬底的一部分以暴露所述半导体层下方的所述交错的多个牺牲层和介电质层；以及
利用多个导电层来替换所述牺牲层。
15.根据权利要求14所述的方法，其中，使用原子层沉积(ALD)来交替地沉积所述多个牺牲层和介电质层。
16.根据权利要求14或15所述的方法，其中，所述牺牲层中的每个包括氮化硅，所述介电质层中的每个包括氧化硅，并且所述导电层中的每个包括金属。
17.根据权利要求14-15中的任一项所述的方法，其中，形成所述半导体层包括：
利用凹口牺牲层来填充所述凹口；
在所述衬底和所述凹口牺牲层上方沉积所述半导体层；以及
去除所述凹口中的所述凹口牺牲层。
18.根据权利要求14-15中的任一项所述的方法，其中，去除所述衬底的所述部分包括：
在所述交错的牺牲层和介电质层上方沉积蚀刻停止层；以及
对所述衬底进行减薄直到被所述蚀刻停止层停止。
19.一种用于形成三维(3D)存储器件的方法，包括：
在衬底的至少一个边缘上形成凹口；
形成半导体层，所述半导体层在所述衬底上方并且横向延伸超出所述衬底的至少一个边缘以覆盖所述凹口；
沿着所述半导体层的正面和至少一个边缘并沿着所述凹口的顶表面、侧表面和底表面交替地沉积多个导电层和介电质层；以及
去除所述衬底的一部分以暴露所述半导体层下方的所述交错的导电层和介电质层。
20.根据权利要求19所述的方法，其中，形成所述半导体层包括：
利用凹口牺牲层来填充所述凹口；
在所述衬底和所述凹口牺牲层上方沉积所述半导体层；以及
去除所述凹口中的所述凹口牺牲层。
21.根据权利要求19-20中的任一项所述的方法，其中，去除所述衬底的所述部分包括：
在所述交错的导电层和介电质层上方沉积蚀刻停止层；以及
对所述衬底进行减薄直到被所述蚀刻停止层停止。
22.根据权利要求20所述的方法，其中，使用原子层沉积(ALD)来交替地沉积所述多个导电层和介电质层。
23.根据权利要求19或20所述的方法，其中，所述导电层中的每个包括掺杂多晶硅，并且所述介电质层中的每个包括氧化硅。
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