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CN108735814B - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

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CN108735814B
CN108735814B CN201711275837.7A CN201711275837A CN108735814B CN 108735814 B CN108735814 B CN 108735814B CN 201711275837 A CN201711275837 A CN 201711275837A CN 108735814 B CN108735814 B CN 108735814B
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layer
semiconductor device
electrode structure
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供半导体装置的形成方法。上述方法包含在栅极电极层内形成开口，以形成两个分开的栅极电极层。上述方法亦包含在两个分开的栅极电极层之间的区域执行氧化或氮化处理。上述方法还包括在两个分开的栅极电极层之间的开口内形成第一绝缘层。

Description

半导体装置的形成方法
技术领域
本发明一些实施例有关于半导体装置结构及其形成方法，特别是对相邻的两个栅极结构间的区域实施氮化或氧化处理，使相邻的两个栅极结构不发生短路的方法。
背景技术
半导体装置用于各种电子产品，例如个人电脑、手机、数码相机或其他电子设备。典型的半导体装置是通过在半导体基底上沉积介电或绝缘层、导电层或半导体材料，并利用黄光来图案化各个材料层，以在其内部形成电子部件及元件而制造形成。
通过最小部件尺寸(例如晶体管、二极管、电阻、电容等)的整合密度持续微缩，半导体工业历经快速的成长，使得单位面积内能整合更多的元件。然而，随着最小部件尺寸的微缩化，伴随其他需要解决的问题。
发明内容
根据一些实施例，提供半导体装置的形成方法。上述方法包含在栅极电极层内形成开口，以形成两个分开的栅极电极层。上述方法亦包含在两个分开的栅极电极层之间的区域执行氧化或氮化处理。上述方法还包括在两个分开的栅极电极层之间的开口上形成第一绝缘层。
附图说明
本公开的各种方式最好的理解方式为阅读以下说明书的详说明并配合所附附图。应该注意的是，本公开的各种不同特征部件并未依据工业标准作业的尺寸而绘制。事实上，为使说明书能清楚叙述，各种不同特征部件的尺寸可以任意放大或缩小。
图1是根据一些实施例，半导体装置的等轴测投影图。
图2A是根据一些实施例，形成半导体装置的中间各阶段的沿图1的线段A-A绘示的剖面图。
图2B是根据一些实施例，形成半导体装置的中间各阶段的沿图1的线段B-B绘示的剖面图。
图2C是根据一些实施例，形成半导体装置的中间各阶段的沿图1的线段C-C绘示的剖面图。
图3A是根据一些实施例，在如图2A-2C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图3B是根据一些实施例，在如图2A-2C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图3C是根据一些实施例，在如图2A-2C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图4A是根据一些实施例，在如图3A-3C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图4B是根据一些实施例，在如图3A-3C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图4C是根据一些实施例，在如图3A-3C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图5A是根据一些实施例，在如图4A-4C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图5B是根据一些实施例，在如图4A-4C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图5C是根据一些实施例，在如图4A-4C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图6A是根据一些实施例，在如图5A-5C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图6B是根据一些实施例，在如图5A-5C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图6C是根据一些实施例，在如图5A-5C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图7A是根据一些实施例，在如图6A-6C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图7B是根据一些实施例，在如图6A-6C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图7C是根据一些实施例，在如图6A-6C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图8A是根据一些实施例，在如图7A-7C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图8B是根据一些实施例，在如图7A-7C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图8C是根据一些实施例，在如图7A-7C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图9A是根据一些实施例，在如图8A-8C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图9B是根据一些实施例，在如图8A-8C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图9C是根据一些实施例，在如图8A-8C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图10A是根据一些实施例，在如图9A-9C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图10B是根据一些实施例，在如图9A-9C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图10C是根据一些实施例，在如图9A-9C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图10D是根据一些实施例，在如图9A-9C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图11A是根据一些实施例，在如图10A-10C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段A-A绘示的剖面图。
图11B是根据一些实施例，在如图10A-10C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段B-B绘示的剖面图。
图11C是根据一些实施例，在如图10A-10C所示的装置上执行的后续制程的其中一个阶段的沿图1的线段C-C绘示的剖面图。
图12A、12B、12C、12D、12E、12F、12G、12H是根据一些实施例，形成半导体装置的中间各阶段的上视图。
图13A、13B、13C、13D、13E是根据一些实施例，半导体装置的上视图。
图14A、14B是根据一些实施例，半导体装置的上视图。
图15A、15B、15C、15D是根据一些实施例，半导体装置的剖面图。
【符号说明】
10～半导体基底
15～鳍结构
20～隔离绝缘层
22～栅极电极结构
25～栅极介电层
30～栅极电极层
35～硬掩模层
40～开口
45～第一绝缘层
50～绝缘层
52～栅极电极结构
55～高介电常数栅极介电层
60～金属栅极电极层
65～栅极开口
70～绝缘侧壁间隙物
75～接触物
80～层间介电层
85～蚀刻停止层
H1-H8～厚度
L1、L2～长度
具体实施方式
要了解的是本说明书以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而本说明书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本发明。例如，若是本说明书以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本发明的说明中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或特征部件与另一(复数)元件或(复数)特征部件的关系，可使用空间相关用语，例如“在…之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语涵盖使用或操作中的装置的不同方位。例如，若翻转附图中的装置，描述为位于其他元件或特征部件“下方”或“在…之下”的元件，将定位为位于其他元件或特征部件“上方”。因此，范例的用语“下方”可涵盖上方及下方的方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
本发明提供许多实施例。可提供额外的操作在这些实施例所述的阶段之前、之中及/或之后。在不同的实施例，这些阶段可被省略或取代。可在半导体装置结构内增加额外的部件(feature)。在不同的实施例，下述的部件可被省略或取代。在一些实施例所述的操作是以特定的顺序施加，然而这些操作可以其他合理的顺序施加。
图1是根据一些实施例，半导体装置的等轴测投影图。半导体装置包含从隔离绝缘层20凸出的多个鳍结构15。鳍结构15和隔离绝缘层20形成于半导体基底10上。在一些实施例，鳍结构15通过蚀刻基底而形成。在这些实施例，鳍结构15可视为基底的一部分。在一些实施例，鳍结构15通过执行材料沉积操作而形成，例如在基底上外延沉积。栅极电极结构52形成于鳍结构15上。绝缘侧壁间隙物70形成于栅极电极结构52的相对两侧的表面上。邻近的栅极电极结构52沿X方向延伸，并通过绝缘层50隔开。在一些实施例，多个栅极电极结构52沿X方向延伸，并以Y方向排列。层间介电层80形成在以Y方向排列的相邻的栅极电极结构的绝缘侧壁间隙物70之间。
图2A-11C是根据一些实施例，形成半导体装置的一系列制程。应该了解的是，可提供额外的操作在图2A-11C所述的阶段之前、之中及/或之后。在一些实施例，操作/制程的顺序是可以互换的。图2A-11C，A图为沿图1的线段A-A(X方向)的剖面图，B图为沿图1的线段B-B(Y方向)的剖面图，C图为沿图1的线段C-C(Y方向)的剖面图。
图2A为沿X方向的剖面图，其绘示在半导体基底10上形成多个鳍结构15。图2B为沿Y方向的剖面图，其绘示鳍结构15形成于半导体基底10上。图2C为沿Y方向的剖面图，其绘示鳍结构15形成于半导体基底10上。
在一些实施例，基底10包含单晶半导体层，其至少位于基底10的部分表面上。基底10可包含单晶半导体材料，例如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP或任意上述组合。基底10可为绝缘上覆硅(silicon-on-insulator，SOI)基底。在一些实施例，基底10由Si形成。在一些实施例，基底10例如为p型硅基底，其杂浓度介于约1×1015atoms cm-3至约2×1015atoms cm-3的范围间。在一些实施例，基底10例如为n型硅基底，其掺杂浓度介于约1×1015atoms cm-3至约2×1015atoms cm-3的范围间。
在一些实施例，如图2A所示，图案化基底10以形成复数个鳍结构。如图1所示，鳍结构15沿第一方向(例如，Y方向)延伸，且上述多个鳍结构15沿第二方向(例如，X方向)排列，其中第二方向大抵上与第一方向垂直。为了简洁及方便说明，图1绘示四个鳍结构15，图2A绘示两个鳍结构15。然而，本发明实施例的装置内的鳍结构的数量可以任意改变，装置可包含三个或大于四个的鳍结构。
在一些实施例，鳍结构15的宽度介于约5nm至约40nm的范围间。在一些实施例，鳍结构15的宽度介于约7nm至约12nm的范围间。在一些实施例，鳍结构15的高度介于约100nm至约300nm的范围间。在一些实施例，鳍结构15的高度介于约50nm至约100nm的范围间。当鳍结构的高度不均匀时，从基底得出的高度可从与相对应的鳍结构的平均高度的平面而测量出。在一些实施例，鳍结构15之间的间距介于约5nm至约80nm的范围间。在一些实施例，鳍结构15之间的间距介于约7nm至约15nm的范围间。然而，本说明书所述的尺寸及数值仅为示例，并可依据不同尺寸的集成电路而改变成适合的尺寸及数值。
可通过任意适合的方法图案化鳍结构15。例如，鳍结构15可使用一或多道黄光微影制程而图案化，上述黄光微影制程包含双重图案化或多重图案化制程。一般而言，双重图案化或多重图案化制程结合了黄光微影和自我对准制程，而允许制造出来的图案具有小于直接使用单一黄光微影制程的间距。例如，在一些实施例，形成牺牲层于基底上，并使用黄光微影制程图案化。使用自我对准制程，沿图案化牺牲层的侧壁形成间隙物。之后移除牺牲层，并且可使用剩下的间隙物来图案化鳍结构。
图3A-3C绘示隔离绝缘层20形成于基底10上，并环绕鳍结构15。图3A是沿图1的线段A-A绘示的剖面图，图3B是沿图1的线段B-B绘示的剖面图，且图3C是沿图1的线段C-C绘示的剖面图。鳍结构15凸出于隔离绝缘层20的部分将会成为之后形成的装置的通道区，而镶嵌于隔离绝缘层20内的部分则会成为井区。在一些实施例，井区的高度介于约60nm至约200nm的范围间。在一些实施例，通道区的高度介于约40nm至约150nm的范围间。在一些实施例，通道区的高度介于约60nm至约100nm的范围间。
隔离绝缘层20包含一或多层的绝缘材料。隔离绝缘层20的绝缘材料可包含氧化硅，其包含二氧化硅；氮化硅，其包含Si3N4；氮氧化硅(SiON)；SiOCN；氟掺杂硅玻璃(fluorine-doped silicate glass，FSG)；或低介电常数介电材料，其通过低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)，等离子体增强化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)或流动式化学气相沉积而形成。流动式介电材料如同名字所暗示，在沉积的过程中，材料会流动而填入具有高深宽比的间隙或间距中。通常，会在含硅前驱物内添加各种化合物而允许已沉积的薄膜流动。在一些实施例，会增添氮氢键结。流动式介电前驱物的例子，特别针对流动式氧化硅前驱物而言，包含硅酸盐、硅氧烷、甲基硅氧烷(methylsilsesquioxane，MSQ)、氢化硅氧烷(hydrogensilsesquioxane，HSQ)、MSQ/HSQ、全氢硅氮烷(perhydrosilazane，TCPS)、全氢聚硅氮烷(perhydro-polysilazane，PSZ)、四乙氧基硅烷(tetraethyl orthosilicate，TEOS)或硅烷胺，例如三硅烷胺(trisilylamine，TSA)。这些流动式氧化硅材料由多重操作制程而形成。在沉积流动式薄膜后，使其硬化并退火，而从氧化硅移除不需要的元素。移除不需要的元素后，使流动式薄膜收缩，变得更致密。在一些实施例，传导多道退火制程。在一些实施例，隔离绝缘层20可由使用旋涂式玻璃(spin on glass，SOG)制程形成。在一些实施例，隔离绝缘材料延伸至基底最上层的表面上，之后实施平坦化操作，例如化学机械研磨(chemicalmechanical polishing，CMP)方法及/或回蚀刻方法，以移除隔离绝缘层20上方的部分。
在一些实施例，隔离绝缘层20上方的部分可使用湿蚀刻制程移除，例如，通过将基底浸泡至氢氟酸(hydrofluoric acid，HF)内。在一些实施例，通过使用干蚀刻制程移除隔离绝缘层20上方的部分。例如，干蚀刻制程可使用CHF3或BF3作为蚀刻气体。
之后，如图4A-4C所示，形成包含了栅极介电层25和栅极电极层30的栅极电极结构22于鳍结构15凸出的部分和隔离绝缘层20上。图4A是沿图1的线段A-A绘示的剖面图，图4B是沿图1的线段B-B绘示的剖面图，图4C是沿图1的线段C-C绘示的剖面图。在一些实施例，栅极电极层30由多晶硅形成。在一些实施例，栅极电极结构22为虚置栅极电极结构，栅极介电层25为虚置栅极介电层，且栅极电极层30为虚置栅极电极层。在一些实施例，硬掩模层35形成于栅极电极结构22上。在一些实施例，硬掩模35包含一或多层的氧化硅或氮化硅。硬掩模层35通过化学气相沉积、原子层沉积(atomiclayer deposition，ALD)或任意适合的方法形成。图4B绘示在硬掩模层35和栅极电极结构22沿着鳍结构15的长边(Y方向)而形成于鳍结构15上。在一些实施例，栅极电极层30的宽度(Y方向)介于约30nm至约60nm的范围间。
在一些实施例，栅极介电层25包含一或多层的介电材料，例如氧化硅、氮化硅或高介电常数介电材料、其他适合的介电材料及/或上述组合。
在一些实施例，如图5A-5C所示，绝缘侧壁间隙物70形成于栅极电极结构22的相对两侧的表面上。图5A是沿图1的线段A-A绘示的剖面图，图5B是沿图1的线段B-B绘示的剖面图，图5C是沿图1的线段C-C绘示的剖面图。绝缘侧壁间隙物70是由厚度介于约至约范围间的氮化硅、氮氧化硅、碳化硅、SiON、SiCON、SiOC或上述组合层而形成。侧壁间隙物70通过使用化学气相沉积、原子层沉积或任意适合的方法形成。在一些实施例，绝缘侧壁间隙物70通过将侧壁间隙物材料共形地(conformally)沉积于栅极结构22上，并通过非等相向性蚀刻而移除侧壁间隙物材料之中，位于栅极结构22上方以及位于相邻的两个栅极结构之间的区域的部分，之后留下位于栅极结构22的侧壁上的侧壁间隙物材料而形成。
源/漏极区(未绘示)形成于位于栅极结构22的相对两侧的侧壁间隙物70的外侧的鳍结构15上。在一些实施例，源/漏极区通过将栅极结构22和侧壁间隙物70作为注入掩模，并将掺杂质植入鳍结构15而形成。在一些实施例，源/漏极区通过外延沉积于位于侧壁间隙物70外侧的鳍结构15而形成。形成源/漏极区后，层间介电(interlayer dielectric，ILD)层80形成于装置上。层间介电层80是由绝缘材料制成的绝缘层，例如一或多层的氧化硅、氮化硅、低介电常数介电材料或上述组合。层间介电层80可通过化学气相沉积形成。例如通过化学机械研磨来平坦化层间介电层80。在一些实施例，硬掩模层35通过平坦化操作移除。
参阅图6A-6C，之后图案化硬掩模层35，且图案延伸至栅极电极层30和栅极介电层25而形成开口40。图6A是沿图1的线段A-A绘示的剖面图，图6B是沿图1的线段B-B绘示的剖面图，图6C是沿图1的线段C-C绘示的剖面图。在一些实施例，使用黄光微影和蚀刻技术形成开口40，借此形成两个分开的栅极电极层30。例如，硬掩模层35可通过沉积光阻于硬掩模层35上，并选择性地将光阻曝光于光化辐射下而图案化。选择性曝光可通过将光阻经由掩模曝光于紫外线下，或使用雷射或电子束而达成。之后将经曝光的光阻显影，而在光阻内形成图案，以露出部分的硬掩模层35。之后可使用适合的蚀刻剂以蚀刻硬掩模层35露出的部分，，之后使用适合的蚀刻剂使图案延伸穿透栅极电极层30和栅极介电层25而形成开口40。
如图7A-7C所示，在两个分开的栅极电极层之间的区域30上执行氧化或氮化处理。图7A是沿图1的线段A-A绘示的剖面图，图7B是沿图1的线段B-B绘示的剖面图，图7C是沿图1的线段C-C绘示的剖面图。氧化或氮化处理在两个分开的栅极电极层30之间的开口内形成了第一绝缘层45。在一些实施例，氧化及/或氮化处理包含对两个分开的栅极电极层之间的区域施加氧等离子体及/或氮等离子体，以在两个分开的栅极电极层之间的区域的侧壁上形成第一绝缘层45。氧等离子体及氮等离子体与栅极电极层材料(例如多晶硅)反应，借此形成氧化物或氮化物层。在一些实施例，氧等离子体或氮等离子体施加的功率介于约0.5kW至约6kW的范围间，氧气或氮气的流速介于约100sccm至约1000sccm的范围间，且压力介于约40mTorr至约400mTorr的范围间。在一些实施例，氧等离子体或氮等离子体施加的功率介于约1kW至约3kW的范围间，氧气或氮气的流速介于约200sccm至约1000sccm的范围间，且压力介于约60mTorr至约300mTorr的范围间。在一些实施例，氧等离子体或氮等离子体施加的功率介于约1.5kW至约2.5kW的范围间，氧气或氮气的流速介于约400sccm至约800sccm的范围间，且压力介于约100mTorr至约200mTorr的范围间。在一些实施例，第一绝缘层45的厚度介于约至约的范围间，且包含二氧化硅、氮氧化硅、碳化硅、SiCON或SiOC层。在一些实施例，第一绝缘层45的碳的来源为位于开口40旁的侧壁间隙物70，由于侧壁间隙物70由碳化硅、SiCON或SiOC形成，因此碳的来源包含碳化硅、SiCON或SiOC。在一些实施例，氧或氮等离子体与位于开口40旁的栅极电极层30和侧壁间隙物70反应，形成第一绝缘层45。
如图8A-8C所示，沉积绝缘材料于开口40内，以形成第二绝缘层50。图8A是沿图1的线段A-A绘示的剖面图，图8B是沿图1的线段B-B绘示的剖面图，图8C是沿图1的线段C-C绘示的剖面图。在一些实施例，第二绝缘层50延伸至开口40外，并且覆盖硬掩模层35的上表面。在一些实施例，第二绝缘层50为厚度介于约至约的氮化硅、氮氧化硅、碳化硅、SiCON或SiOC层。第二绝缘层50通过使用化学气相沉积、原子层沉积或任意适合的方法形成。在一些实施例，形成第二绝缘层50的材料与第一绝缘层45和侧壁间隙物70的材料不同。
如图9A-9C所示，之后平坦化第二绝缘层50，并移除硬掩模层35。图9A是沿图1的线段A-A绘示的剖面图，图9B是沿图1的线段B-B绘示的剖面图，图9C是沿图1的线段C-C绘示的剖面图。在一些实施例，执行化学机械研磨或回蚀刻操作以平坦化第二绝缘层50。
在一些实施例，栅极电极结构22为虚置栅极电极结构，其包含虚置栅极电极层30和虚置栅极介电层25。如图10A-10C所示，之后移除虚置栅极电极结构22，例如通过蚀刻操作，在第二绝缘层50的相对两侧形成一对栅极开口65。图10A是沿图1的线段A-A绘示的剖面图，图10B是沿图1的线段B-B绘示的剖面图，图10C是沿图1的线段C-C绘示的剖面图。在一些实施例，移除第二绝缘层50和栅极开口65之间的第一绝缘层45。在一些实施例，在移除虚置栅极电极层的操作过程中，移除第一绝缘层45之中，位于第二绝缘层50和虚置栅极电极层30的部分。在一些实施例，如图10D所示(沿图1的线段C-C绘示的剖面图)，第一绝缘层45的一部分留在第二绝缘层50和侧壁间隙物70之间(也参阅图12E-12H、13A、13B、13D和13E)。第二绝缘层50留在鳍结构15之间。
如图11A-11C所示，之后形成高介电常数栅极介电层55和金属栅极电极层60于栅极开口65内，形成一对HK/MG(high k/metal gate)电极结构52。图11A是沿图1的线段A-A绘示的剖面图，图11B是沿图1的线段B-B绘示的剖面图，图11C是沿图1的线段C-C绘示的剖面图。HK/MG电极结构52通过第二绝缘层50而彼此电性分离。在一些实施例，第一绝缘层45的部分留在第二绝缘层50与金属栅极电极层60之间(参阅图13B和13C)。图11B为沿鳍的长度方向(Y方向)，绘示鳍结构15与形成于其上方的HK/MG电极结构52。当栅极开口65形成时，在一些实施例，移除位于虚置栅极电极结构22侧壁上的第一绝缘层45。当直接从一对栅极电极结构22之间的区域移除第一绝缘层45时，之后形成的HK/MG电极结构52之间的距离会小于一对虚置栅极电极结构22之间的距离，因此，根据本发明一些实施例，增加了装置密度。
在一些实施例，高介电常数介电层55包含一或多层的介电材料，例如氮化硅或高介电常数介电材料、其他适合的介电材料及/或上述组合。高介电常数介电材料的例子包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数介电材料及/或上述组合。高介电常数介电层55可通过化学气相沉积、原子层沉积或任意的适合的方法形成。在一些实施例，栅极介电层55的厚度介于约1nm至约6nm的范围间。在一些实施例，形成界面层(例如二氧化硅)于鳍结构15和高介电常数介电层55之间。
金属栅极电极层60形成于栅极介电层55上。金属栅极电极层60包含一或多层的导电材料，例如铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合的材料，及/或上述组合。金属栅极电极层60可通过化学气相沉积、原子层沉积、物理气相沉积(溅镀)、电镀或其他适合的方法而形成。
在本发明一些实施例，一或多个功函数调整层(未绘示)设置在栅极介电层55和栅极电极60之间。功函数调整层由导电材料形成，例如单一层的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或两层或更多层的上述材料。用于n型场效晶体管时，使用一或多个TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi作为功函数调整层，用于p型场效晶体管时，使用一或多个TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co作为功函数调整层。n型场效晶体管装置和p型场效晶体管装置的功函数调整层可以不同。功函数调整层可通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸发或其他适合的制程而形成。
图12A、12B、12C、12D、12E、12F、12G、12H是根据一些实施例，形成半导体装置的一系列制程的上视图。图12A-12D是一系列制程的上视图。图12A、12C、12E和12G绘示当开口40准确地对准栅极电极层30的制程。图12B、12D、12F和12H绘示当开口40不准确地对准栅极电极的实施例。上述附图应证当开口不准确地对准时，本发明实施例是如何避免相邻的栅极电极互相桥接。
图12A绘示开口40准确地对准栅极电极层30。另一方面，在图12B，开口40不准确地对准，且在两个栅极电极层30之间有电性连接。
如图12C所示，氧化或氮化操作形成了第一绝缘层45，以电性隔离两个栅极电极层30。如图12D所示，第一绝缘层45可以不用如图12C所示的结构那样地对称，也可以避免相邻两个栅极电极层30之间的电性桥接。
如图12E和12F所示，第二绝缘层50设置于开口40内。在一些实施例，形成栅极开口65时，也移除与栅极电极层30对应的区域的第一绝缘层45。然而，部分的第一绝缘层45留在栅极开口65之间，例如位于第二绝缘层50与绝缘侧壁间隙物70之间。
接下来，HK/MG栅极电极结构形成于栅极开口65内。如图12G和12H所示，第二绝缘层50和第一绝缘层45使栅极电极层60维持彼此电性隔离。
图13A、13B、13C、13D、13E是根据一些实施例，栅极电极结构的上视图。其绘示第一绝缘层45、第二绝缘层50、金属栅极电极层60和绝缘侧壁间隙物70各种不同的排列。在一些实施例，形成不同的金属栅极电极层60、第一绝缘层45、第二绝缘层50的轮廓及界面。在一些实施例，这些不同的轮廓通过在执行移除虚置栅极的多晶硅时，蚀刻第一绝缘层45而形成。
在一些实施例，如图13A所示，在金属栅极电极层60与第二绝缘层50之间的界面形成一尖锐的角度。在一些实施例，长度H1和H2介于约1nm至约200nm的范围间，且H1<H2。
另一方面，在一些实施例，在图13B，形成了金属栅极电极层60的四方形边角。在一些实施例，长度H1和H2介于约1nm至约200nm的范围间，且H1>H2。
在一些实施例，在图13C，在移除多晶硅的过程中，并未移除第一绝缘层45，且第二绝缘层50与栅极电极层60之间的第一绝缘层45的厚度H3介于约0.5nm至约50nm的范围间。另一方面，在一些实施例，在图13D，在移除多晶硅的过程中，亦移除了第二绝缘层50与栅极电极层60之间的第一绝缘层45，而剩下位于第二绝缘层50与侧壁间隙物70之间的第一绝缘层45的厚度H4介于约0.5nm至约50nm的范围间。
在图13E，第一绝缘层45形成了四边形的形状，而不是形成如图13A-13D所示的圆形。在移除多晶硅的操作过程中，部分的第一绝缘层45留在壁间隙物70上。第二绝缘层50与侧壁间隙物70之间的第一绝缘层45的厚度H5大致上等于或些微地小于距离H6，上述距离H6指的是位于金属栅极电极层60上的第一绝缘层45的外侧的表面和第一绝缘层45与第二绝缘层50界面所延伸的内侧表面之间的距离。在一些实施例，H6-H5<2nm，且长度H5和H6介于约1nm至约200nm的范围间。
图14A和14B是根据本发明一些实施例，装置排列的上视图。图14A绘示短通道装置(例如装置的通道长度L1<100nm)之中，第一绝缘层45、第二绝缘层50、栅极电极层60和绝缘侧壁间隙物70的排列。短通道装置的例子例如为核心存储器装置。在一些实施例，短通道装置的通道长度L1<50nm。图14B绘示长通道装置(例如装置的通道长度L2>100nm)之中。在一些实施例，长通道装置的通道长度L2介于约300nm至约400nm的范围间。长通道装置的例子例如为输入/输出装置。在一些实施例，短通道装置之中，第二绝缘层50和栅极电极层60之间的第一绝缘层45的厚度H7介于约0至约2nm的范围间。在一些实施例，第二绝缘层50和栅极电极层60之间的第一绝缘层45的厚度H8介于约1nm至约100nm的范围间。
如图15A-15D所示，第一绝缘层45及第二绝缘层50和其蚀刻选择性影响了之后形成的接触物75的形状。在一些实施例，必要时，会调整接触物的形状以提供栅极电极层60和接触物75之间更大的接触面积。图15A为根据本发明一些实施例，接触物75所在位置的上视图。图15B-15D是沿线段D-D，绘示穿透蚀刻停止层85的接触物的轮廓，并绘示接触物轮廓如何取决于栅极电极层60和第二绝缘层50之间的第一绝缘层45的相对厚度H3(参阅图13C)及其蚀刻选择性，以及取决于绝缘侧壁间隙物70和第二绝缘层50之间的第一绝缘层45的相对厚度H4(参阅图13D)。在一些实施例，如图15B所示，H3＝H4。在一些实施例，如图15C所示，H3>H4。在一些实施例，如第15D图所示，H3>>H4。
在一些实施例，接触物75可通过任意适合的导电材料形成，例如金属，其包含钨(W)。导电材料可通过任意适合的沉积技术沉积，其包含化学气相沉积、原子层沉积、电镀，或其他适合的方法形成。
通过执行本发明的一些实施例，无法预期地达成了降低每片晶片的缺陷数量。本发明的实施例例如可举在多晶硅栅极电极移除操作后，执行氧化或氮化处理。例如，针对提升(pull up)通道栅极p型金属氧化物半导体(PMOS)装置，每片晶片检测到的缺陷的数量从29个减少至0个。在另一些实施例，针对降低(pull down)n型金属氧化物半导体(NMOS)静态随机存取存储器的晶片，每片晶片检测到的缺陷的数量从58个减少至0个。此外，针对传统逻辑装置的晶片，当执行本发明的一些实施例时，缺陷的数量由140/吋2变成31/吋2。
因此，通过执行本发明的一些实施例来制造半导体装置，可无法预期地提升装置的产率。
可以了解的是，本发明实施例所有的优点并未在此全部描述，所有的实施例或示例都不需要特别的优点，并且其他的实施例或示例可以提供不同的优点。
根据一些实施例，提供半导体装置的形成方法。上述方法包含在栅极电极层内形成开口，以形成两个分开的栅极电极层。上述方法亦包含在两个分开的栅极电极层之间的区域执行氧化或氮化处理。上述方法还包括在两个分开的栅极电极层之间的开口上形成第一绝缘层。
在一些实施例，其中在栅极电极内形成开口包含：形成硬掩模层于栅极电极层上，之后图案化硬掩模层，使硬掩模层内的图案延伸穿透栅极电极层。
在一些实施例，其中在两个分开的栅极电极层之间的区域上执行氧化或氮化处理包含：在两个分开的栅极电极层之间的区域施加氧等离子体或氮等离子体，并且形成第二绝缘层于两个分开的栅极电极层之间的区域的侧壁上。
在一些实施例，氧等离子体或氮等离子体施加的功率介于约0.5kW至约6kW的范围间。
在一些实施例，氧气或氮气的流速介于约100sccm至约1000sccm的范围间。且压力介于约40mTorr至约400mTorr的范围间。
在一些实施例，第二绝缘层由氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
在一些实施例，在两个分开的栅极电极层之间的开口上形成第一绝缘层包含：在开口内沉积氧化物层、氮化物层或碳化物层。
在一些实施例，第一绝缘层由氮化硅、氮氧化硅、碳化硅、碳氧化硅、SiCON及上述组合所构成的群组的材料形成。
在一些实施例，绝缘侧壁间隙物形成于栅极电极层的相对两侧的表面上。
在一些实施例，栅极电极层为多晶硅形成的虚置栅极电极层。
在一些实施例，栅极电极层为虚置栅极电极层，且上述方法还包括：形成第一绝缘层后，移除虚置栅极电极层及位于其下方的虚置栅极介电层，并通过第一绝缘层形成一对栅极间隙物，形成高介电常数栅极介电层于上述一对栅极间隙物上，并形成金属栅极电极层于高介电常数栅极介电层上。
根据一些实施例，提供半导体装置的形成方法。，上述方法包含形成沿第一方向延伸的复数个鳍结构于半导体基底上。上述方法亦包含形成隔离绝缘层，隔离绝缘层环绕鳍结构，使得鳍结构的第一部分镶嵌于隔离绝缘层内，且鳍结构的第二部分凸出隔离绝缘层。上述方法还包括形成栅极电极结构于鳍结构和隔离绝缘层的上方，栅极电极结构包含沿第二方向延伸的栅极介电层和栅极电极层，第二方向大抵上与第一方向垂直。此外，上述方法包含形成硬掩模层于栅极电极结构上。上述方法亦包含形成绝缘侧壁间隙物于栅极电极结构相对两侧的表面上。上述方法还包括形成层间介电层于鳍结构和栅极电极结构上。此外，上述方法包含在露出一部分隔离绝缘层的一对鳍结构之间的栅极电极结构内，形成开口，以形成两个分开的栅极电极结构。上述方法亦包含执行氧化或氮化处理于两个分开的栅极电极层之间的区域。上述方法还包括形成第一绝缘层于两个分开的栅极电极层之间的开口内。
在一些实施例，开口在栅极电极内形成开口包含图案化硬掩模层，以及使硬掩模层内的图案延伸并贯穿栅极电极结构。
在一些实施例，其中在两个分开的栅极电极层之间的区域上执行氧化或氮化处理包含：在两个分开的栅极电极层之间的区域施加氧等离子体或氮等离子体，并且形成第二绝缘层于两个分开的栅极电极层之间的区域的侧壁上。
在一些实施例，氧等离子体或氮等离子体施加的功率介于约0.5kW至约6kW的范围间。
在一些实施例，氧气或氮气的流速介于约100sccm至约1000sccm的范围间。且压力介于约40mTorr至约400mTorr的范围间。
在一些实施例，第二绝缘层由氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
在一些实施例，在两个分开的栅极电极层之间的开口上形成第一绝缘层包含：在开口内沉积氧化物层、氮化物层或碳化物层。
在一些实施例，第一绝缘层由氮化硅、氮氧化硅、碳化硅、碳氧化硅、SiCON及上述组合所构成的群组的材料形成。
在一些实施例，在一些实施例，栅极电极层为多晶硅形成的虚置栅极电极层。
在一些实施例，上述方法还包括：形成第一绝缘层后，移除虚置栅极电极层及位于其下方的虚置栅极介电层，并通过第一绝缘层形成一对栅极间隙物，形成高介电常数栅极介电层于上述一对栅极间隙物上，并形成金属栅极电极层于高介电常数栅极介电层上。
根据一些实施例，提供半导体装置。上述半导体装置包含设置在半导体基底上，并沿第一方向延伸的复数个鳍结构。鳍结构的下部镶嵌于第一绝缘层内。上述半导体装置亦包含沿第二方向延伸的第一栅极电极结构及第二栅极电极结构，其设置于鳍结构和第一绝缘层上，且第二方向大抵上与第一方向平行。第一栅极电极结构和第二栅极电极结构彼此分隔，且沿相同方向的线段延伸。上述半导体装置还包括第一及第二绝缘侧壁间隙物排列在第一及第二栅极电极结构的相对两侧的表面上。第一及第二绝缘侧壁间隙物连续地沿第二方向延伸。此外，上述半导体装置包含设置在第一栅极电极结构和第二栅极电极结构之间的第二绝缘层。第二绝缘层使第一栅极电极结构与第二栅极电极结构分离。上述半导体装置亦包含第三绝缘层，其设置在第一栅极电极结构与第二栅极电极结构之间。第三绝缘层的材料与第二绝缘层的材料不同。
以上叙述许多实施例的特征，使所属技术领域中具有通常知识者能够清楚理解本揭示的概念。所属技术领域中具有通常知识者能够理解，其可利用本发明揭示内容作为基础，以设计或更动其他制程及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中具有通常知识者亦能够理解，不脱离本揭示的精神和范围的等效构造可在不脱离本揭示的精神和范围内作各种的更动、替代与润饰。

Claims (38)

1.一种半导体装置的形成方法，包括：
在一栅极电极层内形成一开口，以形成两个分开的栅极电极层；
形成一对栅极间隙物于该栅极电极层相对侧的表面上；
在两个分开的该些栅极电极层之间的一区域，执行一氧化或氮化处理；以及
在两个分开的该些栅极电极层之间的该开口内形成一第一绝缘层，其中在两个分开的该些栅极电极层之间的该区域执行该氧化或氮化处理的步骤包括:形成一第二绝缘层延伸至该对栅极间隙物中。
2.如权利要求1所述的半导体装置的形成方法，其中在该栅极电极内形成该开口的步骤包括：
形成一硬掩模层于该栅极电极层上；
图案化该硬掩模层；以及
使该硬掩模层内的图案延伸穿透该栅极电极层。
3.如权利要求1所述的半导体装置的形成方法，其中在两个分开的该些栅极电极层之间的该区域执行该氧化或氮化处理的步骤包括：
在两个分开的该些栅极电极层之间的该区域施加一氧等离子体或氮等离子体，
其中该第二绝缘层形成于两个分开的该些栅极电极层之间的该区域的多个侧壁上。
4.如权利要求3所述的半导体装置的形成方法，其中该氧等离子体或氮等离子体施加的功率介于0.5kW至6kW的范围间，氧气或氮气的流速介于100sccm至1000sccm的范围间且其压力介于40mTorr至400mTorr的范围间。
5.如权利要求3所述的半导体装置的形成方法，其中该第二绝缘层由氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
6.如权利要求1所述的半导体装置的形成方法，其中在两个分开的该些栅极电极层之间的该开口内形成该第一绝缘层的步骤包括在该开口内沉积一氧化物层、氮化物层或碳化物层。
7.如权利要求6所述的半导体装置的形成方法，其中该第一绝缘层由氮化硅、氮氧化硅、碳化硅、碳氧化硅、氮碳氧化硅及上述组合所构成的群组的材料形成。
8.如权利要求1所述的半导体装置的形成方法，其中多个绝缘侧壁间隙物形成于该栅极电极层相对侧的表面上。
9.如权利要求1所述的半导体装置的形成方法，其中该些栅极电极层为多晶硅形成的多个虚置栅极电极层。
10.如权利要求1所述的半导体装置的形成方法，其中该些栅极电极层为多个虚置栅极电极层，且该方法更包括：
形成该第一绝缘层后，移除该些虚置栅极电极层及位于其下方的多个虚置栅极介电层，以形成由该第一绝缘层分开的该对栅极间隙物；
形成多个高介电常数栅极介电层于该对栅极间隙物中；以及
形成多个金属栅极电极层于该些高介电常数栅极介电层上。
11.一种半导体装置的形成方法，包括：
形成沿一第一方向延伸的多个鳍结构于一半导体基底上；
形成一隔离绝缘层，其环绕该些鳍结构，使得该些鳍结构的一第一部分镶嵌于该隔离绝缘层内，且该些鳍结构的一第二部分凸出该隔离绝缘层；
形成一栅极电极结构于该些鳍结构和该隔离绝缘层的上方，该栅极电极结构包括沿一第二方向延伸的一栅极介电层和一栅极电极层，该第二方向大抵上与该第一方向垂直；
形成一硬掩模层于该栅极电极结构上；
形成多个绝缘侧壁间隙物于该栅极电极结构相对侧的表面上；
形成一层间介电层于该些鳍结构和栅极电极结构上；
在露出一部分的该隔离绝缘层的一对鳍结构之间的该栅极电极结构内，形成一开口，以形成两个分开的栅极电极结构；
在两个分开的该些栅极电极层之间的一区域执行一氧化或氮化处理；以及
形成一第一绝缘层于两个分开的该些栅极电极层之间的该开口内，其中在两个分开的该些栅极电极层之间的该区域上执行该氧化或氮化处理的步骤包括：形成一第二绝缘层延伸至该些绝缘侧壁间隙物中。
12.如权利要求11所述的半导体装置的形成方法，其中在该栅极电极内形成该开口的步骤包括：
图案化该硬掩模层，以及
使该硬掩模层内的图案延伸穿透该栅极电极结构。
13.如权利要求11所述的半导体装置的形成方法，其中在两个分开的该些栅极电极层之间的该区域上执行该氧化或氮化处理的步骤包括：
在两个分开的该些栅极电极层之间的该区域施加一氧等离子体或氮等离子体，
其中该一第二绝缘层于两个分开的该些栅极电极层之间的该区域的多个侧壁上。
14.如权利要求13所述的半导体装置的形成方法，其中该氧等离子体或氮等离子体施加的功率介于0.5kW至6kW的范围间，氧气或氮气的流速介于100sccm至1000sccm的范围间且其压力介于40mTorr至400mTorr的范围间。
15.如权利要求13所述的半导体装置的形成方法，其中该第二绝缘层由氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
16.如权利要求11所述的半导体装置的形成方法，其中在两个分开的该些栅极电极层之间的该开口内形成该第一绝缘层的步骤包括在该开口内沉积一氧化物层、氮化物层或碳化物层。
17.如权利要求16所述的半导体装置的形成方法，其中该第一绝缘层由氮化硅、氮氧化硅、碳化硅、碳氧化硅、氮碳氧化硅及上述组合所构成的群组的材料形成。
18.如权利要求11所述的半导体装置的形成方法，其中该些栅极电极层为多晶硅形成的多个虚置栅极电极层。
19.如权利要求18所述的半导体装置的形成方法，更包括：
形成该第一绝缘层后，移除该些虚置栅极电极层及该些虚置栅极介电层，以形成由该第一绝缘层分开的一对栅极间隙物；
形成一高介电常数栅极介电层于该对栅极间隙物中；以及
形成多个金属栅极电极层于该些高介电常数栅极介电层上。
20.一种半导体装置的形成方法，包括：
形成一对栅极间隙物于一第一栅极电极层与一第二栅极电极层相对侧的表面上；
对邻近分开的该些第一与第二栅极电极层的相对端面施加一氧等离子体及/或氮等离子体，以形成一第一绝缘层于该第一栅极电极层的该端面上，以及一第二绝缘层于该第二栅极电极层的该端面上；
其中该些第一与第二栅极电极层的长度沿一共同方向对准，其中该第一绝缘层及该第二绝缘层延伸至该对栅极间隙物中；以及
形成一第三绝缘层于该第一绝缘层与该第二绝缘层之间。
21.一种半导体装置，包括：
多个鳍结构，其设置在一半导体基底上并沿一第一方向延伸，其中该些鳍结构的一下部镶嵌于一第一绝缘层内；
一第一栅极电极结构及一第二栅极电极结构，其设置于该些鳍结构和该第一绝缘层上并沿一第二方向延伸，该第二方向大抵上与该第一方向垂直，其中该第一栅极电极结构和该第二栅极电极结构彼此分隔，且沿相同方向的一线段延伸；
多个第一及第二绝缘侧壁间隙物，其排列在该些第一及第二栅极电极结构相对侧的表面上，其中该些第一及第二绝缘侧壁间隙物各连续地沿该第二方向延伸；
一第二绝缘层，其设置在该第一栅极电极结构和该第二栅极电极结构之间的一区域内，其中该第二绝缘层使该第一栅极电极结构与该第二栅极电极结构分离；以及
一第三绝缘层，其设置在该第一栅极电极结构与该第二栅极电极结构之间的该区域内，其中该第三绝缘层的材料与该第二绝缘层的材料不同，其中该第三绝缘层延伸至该些第一及第二绝缘侧壁间隙物中。
22.如权利要求21所述的半导体装置，其中该第二绝缘层由氮化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
23.如权利要求21所述的半导体装置，其中该第二绝缘层具有介于至间的厚度。
24.如权利要求21所述的半导体装置，其中该第三绝缘层由二氧化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
25.如权利要求21所述的半导体装置，其中该第三绝缘层具有介于至间的厚度。
26.如权利要求21所述的半导体装置，其中该第三绝缘层设置于该第一栅极电极结构与该第二栅极电极结构的相对侧壁上。
27.一种半导体装置，包括：
多个鳍结构，其设置在一半导体基底上并沿一第一方向延伸；
一第一栅极电极结构及一第二栅极电极结构，其设置于该些鳍结构上并沿一第二方向延伸，该第二方向大抵上与该第一方向垂直，其中该第一栅极电极结构和该第二栅极电极结构彼此分隔，且沿相同方向的一线段延伸；
多个第一及第二绝缘侧壁间隙物，其排列在该些第一及第二栅极电极结构相对侧的表面上；
一第一绝缘层，其设置于该第一栅极电极结构和该第二栅极电极结构之间的一区域内，其中该第一绝缘层延伸至该些第一及第二绝缘侧壁间隙物中；以及
一第二绝缘层，其设置在该第一栅极电极结构和该第二栅极电极结构之间的该区域内，其中在平面图中，该第一栅极电极结构和该第二栅极电极结构之间该第二绝缘层在该第二绝缘层的一内部的长度H2大于该第一栅极电极结构和该第二栅极电极结构之间该第二绝缘层在该第二绝缘层的一边缘部的长度H1。
28.如权利要求27所述的半导体装置，其中该第二绝缘层由氮化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
29.如权利要求27所述的半导体装置，其中该长度H1及该长度H2介于1nm至200nm的范围间。
30.如权利要求27所述的半导体装置，其中该第一绝层与该第二绝缘层是由不同的材料所形成。
31.如权利要求30所述的半导体装置，其中该第一绝缘层由二氧化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
32.如权利要求27所述的半导体装置，其中该些第一及第二绝缘侧壁间隙物的材料与该第二绝缘层的材料不同。
33.如权利要求27所述的半导体装置，其中该些第一及第二绝缘侧壁间隙物由碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
34.一种半导体装置，包括：
多个鳍结构，其设置在一半导体基底上并沿一第一方向延伸；
一第一栅极电极结构及一第二栅极电极结构，其设置于该些鳍结构上并沿一第二方向延伸，该第二方向大抵上与该第一方向垂直，其中该第一栅极电极结构和该第二栅极电极结构彼此分隔，且沿相同方向的一线段延伸；
多个第一及第二绝缘侧壁间隙物，其排列在该些第一及第二栅极电极结构相对侧的表面上，其中该些第一及第二绝缘侧壁间隙物各连续地沿该第二方向延伸；
一第一绝缘层，其设置于该第一栅极电极结构和该第二栅极电极结构之间的一区域内，其中该第一绝缘层使该第一栅极电极结构与该第二栅极电极结构分离，其中该第一绝缘层延伸至该些第一及第二绝缘侧壁间隙物中；以及
一第二绝缘层，其设置在该第一栅极电极结构和该第二栅极电极结构之间的该区域内，其中在平面图中，该第一绝缘层围绕该第二绝缘层。
35.如权利要求34所述的半导体装置，其中该第一绝缘层于该第二绝缘层与该第一栅极电极结构之间的厚度H3介于0.5nm至50nm的范围间。
36.如权利要求34所述的半导体装置，其中该第一绝缘层与该第二绝缘层是由不同的材料所形成。
37.如权利要求34所述的半导体装置，其中该些第一及第二绝缘侧壁间隙物的材料与该第二绝缘层的材料不同。
38.如权利要求34所述的半导体装置，其中该第二绝缘层由氮化硅、氮氧化硅、碳化硅、碳氧化硅及氮碳氧化硅所构成的群组的材料形成。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017128047B4 (de) 2017-04-24 2024-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung
CN109585293B (zh) * 2017-09-29 2021-12-24 台湾积体电路制造股份有限公司 切割金属工艺中的基脚去除
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
US10347540B1 (en) * 2017-12-14 2019-07-09 International Business Machines Corporation Gate cut using selective deposition to prevent oxide loss
KR20190081071A (ko) * 2017-12-29 2019-07-09 삼성전자주식회사 반도체 소자
US10727067B2 (en) * 2018-11-29 2020-07-28 Globalfoundries Inc. Late gate cut using selective conductor deposition
CN112071908A (zh) * 2019-06-10 2020-12-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11251284B2 (en) * 2019-10-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate cutting process and resulting gate structures
US11437287B2 (en) 2020-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US11430788B2 (en) * 2020-02-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with latch-up immunity
US12107013B2 (en) * 2020-04-28 2024-10-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
TWI792269B (zh) * 2020-04-28 2023-02-11 台灣積體電路製造股份有限公司 半導體裝置與其製作方法
US11335603B2 (en) 2020-06-26 2022-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layered insulating film stack
US11495464B2 (en) * 2020-07-08 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177450A (ja) * 2009-01-29 2010-08-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN102751295A (zh) * 2009-07-18 2012-10-24 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法
KR20160074859A (ko) * 2014-12-18 2016-06-29 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
CN106104810A (zh) * 2014-03-11 2016-11-09 夏普株式会社 半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110121469A (ko) 2010-04-30 2011-11-07 주식회사 하이닉스반도체 하이브리드 산화를 이용한 트랜지스터의 게이트 유전층 형성 방법
US10269802B2 (en) * 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9559205B2 (en) 2015-05-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US10038079B1 (en) * 2017-04-07 2018-07-31 Taiwan Semicondutor Manufacturing Co., Ltd Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177450A (ja) * 2009-01-29 2010-08-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN102751295A (zh) * 2009-07-18 2012-10-24 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法
CN106104810A (zh) * 2014-03-11 2016-11-09 夏普株式会社 半导体器件及其制造方法
KR20160074859A (ko) * 2014-12-18 2016-06-29 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법

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