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CN107424998A - 半导体器件及半导体器件的制造方法 - Google Patents

半导体器件及半导体器件的制造方法 Download PDF

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CN107424998A
CN107424998A CN201710317887.0A CN201710317887A CN107424998A CN 107424998 A CN107424998 A CN 107424998A CN 201710317887 A CN201710317887 A CN 201710317887A CN 107424998 A CN107424998 A CN 107424998A
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semiconductor device
element isolation
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Renesas Electronics Corp
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Abstract

本发明涉及半导体器件及半导体器件的制造方法。能够提高半导体器件的特性。半导体器件构成为具有SOI衬底、在活性区域上隔着栅极绝缘膜(GI1)形成的栅电极(GE1)、和在元件分离区域形成的虚拟栅电极(DGE1)，该SOI衬底具有活性区域和元件分离区域即元件分离绝缘膜(STI)。在虚拟栅电极(DGE1)的两侧形成虚拟侧壁膜(DSW)，该侧壁膜以与活性区域与元件分离区域即元件分离绝缘膜(STI)的边界一致或重叠的方式配置。根据所述构成，即便在接触孔(C1)偏移形成的情况下，也能够防止插塞(P1)形成得较深而到达例如绝缘层(BOX)、支撑衬底(SB)。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体器件及半导体器件的制造方法，特别是涉及有效应用于使用了SOI衬底的半导体器件的技术。
背景技术
作为能够抑制短沟道特性及抑制元件偏差的半导体器件，现在，使用着使用了SOI衬底的半导体器件。SOI衬底具有由Si(硅)等构成的支撑衬底，其上的绝缘层(也称为BOX(Buried Oxide(隐埋氧化物))层)，及其上的由Si等构成的薄的半导体层。在SOI衬底上形成了MISFET时，迁移率提高，另外还能够改善由杂质波动导致的元件偏差。
例如，专利文献1(日本特开2014-236097号公报)中公开了这样的技术，其中，以较宽的宽度并以覆盖与SOI层邻接的元件分离区域的上表面的端部的方式，形成在SOI衬底上部的SOI层上形成的外延层的技术。由此，能够防止形成位置发生了偏移的接触插塞与SOI层之下的半导体衬底的连接。
另外，专利文献2(日本特开2006-190823号公报)中公开了这样一种半导体器件，其中，在具有活性区域和沟槽分离区域的半导体衬底上，形成具有栅电极、栅极绝缘膜及侧壁膜绝缘膜的晶体管，且在沟槽分离区域上以不与活性区域重叠的方式配置有虚拟栅极布线。而且，在虚拟栅极布线的侧壁上形成有宽度为活性区域的端部与虚拟栅极布线间距离同等以上尺寸的侧壁绝缘膜。
现有技术文献
专利文献
专利文献1：日本特开2014-236097号公报
专利文献2：日本特开2006-190823号公报
发明内容
发明要解决的技术问题
本申请的发明人从事于使用如上所述的SOI(Silicon On Insulator(绝缘体上硅))衬底的半导体器件的研发，并就其特性提高进行着潜心研究。在SOI衬底上的活性区域上形成MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS型场效应晶体管)，并在该MISFET的源漏区域上形成接触插塞时，接触插塞的位置偏差成为问题。
具体而言，当接触插塞的形成位置由半导体层上偏移至元件分离区域侧时，接触插塞存在到达绝缘层、及/或支撑衬底的潜在可能性。当使用了所谓的由硅等构成的块体衬底(bulk substrate)时，由于经源漏区域而在衬底上形成接合，因此从接触插塞向衬底的漏电流小。与此相对，由于在绝缘层的下层的支撑衬底上未形成接合，因此向衬底的漏电流变大。
如上所述，对于使用了SOI衬底的半导体器件而言，期望用于降低上述漏电流、并提高其特性的半导体器件的构成的研究。
从本说明书的描述和附图可以清楚地看出本发明的其他课题和新颖特征。
用于解决问题的手段
对本申请中公开的实施方式之中的代表性的实施方式的概要简单说明如下。
本申请中公开的一个实施方式中所示的半导体器件为在SOI衬底上的活性区域与元件分离区域的边界附近，配置虚拟栅极及其两侧的虚拟侧壁膜的半导体器件。
本申请中公开的一个实施方式中所示的半导体器件的制造方法为在SOI衬底上的活性区域与元件分离区域的边界附近，形成虚拟栅极及其两侧的虚拟侧壁膜。
发明效果
根据本申请中公开的以下所示的代表性的实施方式中所示的半导体器件，能够提高半导体器件的特性。
根据本申请中公开的以下所示的代表性的实施方式中所示的半导体器件的制造方法，能够制造特性良好的半导体器件。
附图说明
图1：为示出实施方式1的半导体器件的第一构成的剖面图。
图2：为示出实施方式1的半导体器件的第一构成的俯视图。
图3：为示出比较例1及比较例2的半导体器件的构成的图。
图4：为示出实施方式1的半导体器件的第二构成的剖面图。
图5：为示出实施方式1的半导体器件的第三构成的剖面图。
图6：为示出比较例3的半导体器件的构成的剖面图。
图7：为示出实施方式1的半导体器件的第四构成的剖面图。
图8：为示出实施方式1的应用例的半导体器件的构成的剖面图。
图9：为示出实施方式1的应用例的半导体器件的构成的俯视图。
图10：为示出比较例4的半导体器件的构成的剖面图。
图11：为示出实施方式1的半导体器件的制造工序的剖面图。
图12：为示出实施方式1的半导体器件的制造工序的剖面图。
图13：为示出实施方式1的半导体器件的制造工序的剖面图。
图14：为示出实施方式1的半导体器件的制造工序的剖面图。
图15：为示出实施方式1的半导体器件的制造工序的剖面图。
图16：为示出实施方式1的半导体器件的制造工序的剖面图。
图17：为示出实施方式1的半导体器件的制造工序的剖面图。
图18：为示出实施方式1的半导体器件的制造工序的剖面图。
图19：为示出实施方式1的半导体器件的制造工序的剖面图。
图20：为示出实施方式1的半导体器件的制造工序的剖面图。
图21：为示出实施方式1的半导体器件的制造工序的剖面图。
图22：为示出实施方式1的半导体器件的制造工序的剖面图。
图23：为示出实施方式1的半导体器件的制造工序的剖面图。
图24：为示出实施方式1的半导体器件的制造工序的剖面图。
图25：为示出实施方式1的半导体器件的制造工序的剖面图。
图26：为示出实施方式1的半导体器件的制造工序的剖面图。
图27：为示出实施方式1的半导体器件的制造工序的剖面图。
图28：为示出实施方式1的半导体器件的制造工序的剖面图。
图29：为示出实施方式2的变形例1的半导体器件的构成的俯视图。
图30：为示出实施方式2的变形例2的半导体器件的构成的俯视图。
图31：为示出实施方式2的变形例3的半导体器件的构成的俯视图。
图32：为示出实施方式2的变形例4的半导体器件的构成的一个例子的俯视图。
图33：为示出其他变形例的半导体器件的构成的剖面图。
附图标记说明
1ASOI区域
1Ac活性区域
1Iso元件分离区域
2A块体区域
2Ac活性区域
2Iso元件分离区域
BOX绝缘层
C1接触孔
CAP覆盖绝缘膜
DGE1虚拟栅电极
DGE2虚拟栅电极
DSW虚拟侧壁膜
EP外延层
EX1n型的低浓度杂质区域
EX2n型的低浓度杂质区域
GE1栅电极
GE2栅电极
GI1栅极绝缘膜
GI2栅极绝缘膜
IL1层间绝缘膜
IL1a薄氮化硅膜
IL1b氧化硅膜
IL2层间绝缘膜
IL2a薄氮化硅膜
IL2b氧化硅膜
L1距离
L2距离
M1布线
NAn沟道型的MISFET的形成区域
OX氧化膜
P1插塞
PAp沟道型的MISFET的形成区域
PS多晶硅膜
PW1p型阱
PW2p型阱
R凹部
S1第一膜
S2第二膜
S3第三膜
S4第四膜
SB支撑衬底
SD1高浓度杂质区域
SD2高浓度杂质区域
SIL金属硅化物层
SL半导体层
STI元件分离绝缘膜
SW侧壁膜
具体实施方式
在以下实施方式中，为了方便，在必要时分割成多个部分或实施方式来说明，但除了特别明示的情况之外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部的变形例、应用例、详细说明、补充说明等关系。另外，在以下实施方式中，提到要素的数等(包括个数、数值、量、范围等)时，除了特别明示的情况以及在原理上明确限定为特定数的情况等之外，均不限定于该特定数，可以是特定数以上也可以是特定数以下。
而且，在以下实施方式中，除了特别明示的情况以及被认为原理上明确是必须的情况等之外，其构成要素(还包括要素步骤等)当然并非一定是必须的。相同地，在以下实施方式中，涉及到构成要素等的形状、位置关系等时，除了特别明示的情况和认为原理上明确不成立的情况等之外，包括实质上与该形状等近似或类似的情况等。在这点上，对于上述数等(包括个数、数值、量、范围等)也是同样的。
以下，基于附图对实施方式进行详细说明。需要说明的是，在用于说明实施方式的所有图中，对具有同一功能的部件标注同一或相关符号，省略对其的重复说明。另外，当存在多个类似的部件(部位)时，有时对总称的符号追加标记从而表示个别的或特定的部位。另外，在以下的实施方式中，除非特别必要，否则原则上不重复同一或同样部分的说明。
另外，在实施方式所用的附图中，即便是剖面图，有时为了便于观察附图而省略剖面线。另外，即便是俯视图，有时为了便于观察附图而标注剖面线。
另外，在剖面图及俯视图中，为了易于理解附图，各部位的大小有时不与实际器件对应，而将特定的部位相对放大表示。另外，为了易于理解附图，即便在剖面图与俯视图对应的情况下，有时也将特定的部位相对放大表示。
(实施方式1)
以下，参照附图，对本实施方式的半导体器件进行详细说明。
[结构说明]
图1为示出本实施方式的半导体器件的第一构成的剖面图，图2为本实施方式的半导体器件的第一构成的俯视图。图1例如与图2的(A)的A-A剖面部对应。图2的(B)表示2个活性区域1Ac的俯视图。需要说明的是，为了易于理解附图，在俯视图中，省略了配置于栅电极GE1的周围的侧壁膜SW。另外，如后文所述，在本实施方式的半导体器件中，有时具有SOI区域1A和块体区域(bulk region)2A(参照图8、图9)。在图1及图2中，示出了SOI区域1A。
SOI衬底具有在支撑衬底SB上隔着绝缘层BOX而配置的半导体层SL(参照图11)。支撑衬底SB为例如由单晶硅(Si)构成的半导体衬底，绝缘层BOX为由氧化硅构成的层。另外，半导体层SL为由单晶硅构成的层。绝缘层BOX的厚度为例如10nm～30nm左右。另外，半导体层SL的厚度为例如10nm～30nm左右。
如图1及图2所示，SOI区域1A具有2个活性区域1Ac、及分别围绕上述活性区域的元件分离区域1Iso。如后文所述，元件分离区域1Iso为埋入元件分离槽内的元件分离绝缘膜STI的形成区域，且活性区域1Ac为由元件分离绝缘膜STI围绕的半导体层(SL)的露出区域(参照图12、图2的(B))。如图2的(B)所示，2个活性区域1Ac分别为大致矩形，并相分开地配置。2个活性区域间成为元件分离区域1Iso。需要说明的是，在构成活性区域的半导体层SL的下方的支撑衬底SB中配置有含有杂质(这里，p型杂质)的阱(这里，p型阱PW1)。
在2个活性区域1Ac中分别形成MISFET。MISFET具有在半导体层SL上隔着栅极绝缘膜GI1而形成的栅电极GE1，和在栅电极GE1的两侧的半导体层SL中形成的源漏区域。上述源漏区域为LDD结构的源漏区域。因而，源漏区域具有n型的低浓度杂质区域EX1和n型的高浓度杂质区域SD1，该低浓度杂质区域EX1相对于栅电极GE1等而自对准地形成，该n型的高浓度杂质区域SD1相对于栅电极GE1及其侧壁的侧壁膜SW的合成体(合成图案，合成形状物)而自对准地形成。另外，n型的高浓度杂质区域SD1的杂质浓度比n型的低浓度杂质区域EX1的杂质浓度高。这里，半导体层SL上配置有外延层EP(参照图21)。该外延层EP以高浓度含有n型的杂质(例如磷(P)、砷(As))。因而，这里，n型的高浓度杂质区域SD1由外延层EP及半导体层SL构成。换言之，n型的高浓度杂质区域SD1为在外延层EP及半导体层SL的层叠部形成的n型的杂质区域。
侧壁膜SW具有在栅电极GE1的侧壁上形成的第一膜S1，在第一膜S1的侧壁及半导体层SL(n型的低浓度杂质区域EX1)上形成的第二膜S2，和在第二膜S2的侧壁上形成的第四膜S4。第一膜S1为例如氧化硅膜，第二膜S2及第四膜S4为例如氮化硅膜。
在2个活性区域间的元件分离区域1Iso上，形成有虚拟栅电极DGE1。该虚拟栅电极DGE1由与栅电极GE1同层的膜构成。同层的膜例如为由相同的构成材料、以相同的工序而形成的膜。另外，在虚拟栅电极DGE1的两侧的侧壁上形成虚拟侧壁膜DSW。该虚拟侧壁膜DSW由与侧壁膜SW同层的膜构成。因而，虚拟侧壁膜DSW由上述第一膜S1、第二膜S2及第四膜S4构成。虚拟栅电极DGE1及其两侧的虚拟侧壁膜DSW由于是与活性区域1Ac上的MISFET类似的结构体，因此，有时将它们总称为准晶体管(pseudo-transistor)。但是该准晶体管由于在元件分离区域1Iso没有形成，因此即便向虚拟栅电极DGE1施加电位的情况下，也不会工作。
另外，在栅电极GE1、源漏区域(这里，外延层EP)及虚拟栅电极DGE1的上部形成金属硅化物层(构成源漏区域的半导体层与金属的化合物)SIL。另外，在上述MISFET上形成层间绝缘膜IL1。该层间绝缘膜IL1由薄的氮化硅膜(也称为内衬膜)IL1a与其上的氧化硅膜IL1b的层叠膜构成。在MISFET的源漏区域(这里，外延层EP)的上方，形成插塞(接触插塞)P1。该插塞P1由埋入到接触孔C1内的导电性膜构成。将从插塞P1、到活性区域1Ac与元件分离区域1Iso的边界为止的距离(最短距离)称为“L1”(参照图2的(A))。
这里，在本实施方式中，在元件分离区域1Iso上配置虚拟栅电极DGE1，此外，在该虚拟栅电极DGE1的两侧形成虚拟侧壁膜DSW。该虚拟侧壁膜DSW沿活性区域1Ac与元件分离区域1Iso的边界而配置。更优选的是，关于虚拟侧壁膜DSW，其端部与活性区域1Ac与元件分离区域1Iso的边界一致，或，虚拟侧壁膜DSW以与活性区域1Ac与元件分离区域1Iso的边界重叠(覆盖)的方式配置。
根据上述构成，能够消除由插塞P1的偏移而导致的不良状况。另外，能够消除由沿活性区域1Ac与元件分离区域1Iso的边界而产生的凹部(recess，STI凹穴(divot))R而导致的不良状况。其结果，能够实现漏电流的降低，TDDB(Time Dependent DielectricBreakdown：经时介电质击穿)寿命的提高等，半导体器件的特性的提高。
图3为示出比较例1及比较例2的半导体器件的构成的图，图3的(A)为示出比较例1的构成的剖面图，图3的(B)为比较例2的构成的俯视图。需要说明的是，对与本实施方式(图1等)对应的位置标注相同符号并省略其说明。
如图3的(A)所示，在未设置虚拟栅电极DGE1及虚拟侧壁膜DSW的比较例1的情况中，当插塞P1偏移形成的情况下，在形成接触孔C1时，存在元件分离绝缘膜STI被深深蚀刻，接触孔C1的底部到达绝缘层BOX、或支撑衬底(p型阱PW1)SB的潜在可能性(参照由虚线之圆所围成的部分)。若在如上所述的深接触孔C1中埋入导电性膜、并形成插塞P1的话，则插塞P1与支撑衬底SB之间的绝缘耐压降低，另外，插塞P1与支撑衬底SB处于导通状态，漏电流增加。
为了避免如上所述的由插塞P1的偏移导致的不良状况，如图3的(B)所示，也可以采用确保从插塞P1至活性区域1Ac与元件分离区域1Iso的边界为止的距离(最短距离)L2(L2＞L1)较大。然而，如上所述的情况下，活性区域1Ac变大，会阻碍装置的微细化、高集成化。另外，如后文所述，在块体区域(2A)中，没有考虑插塞P1偏移的必要性，能够减小上述距离。例如，有时能够以图2的(A)所示的距离L1进行对应。如上所述的情况下，在SOI区域1A和块体区域2A处，从插塞P1至活性区域1Ac与元件分离区域1Iso的边界为止的距离(L1、L2，边距(margin))不同。即，每个区域适用于不同的设计规范(设计手册)，电路设计变得困难。
与此相对，在本实施方式中，如图4所示，即便在接触孔C1发生偏移而形成的情况下，通过虚拟侧壁膜DSW能够防止接触孔C1形成得较深而例如到达绝缘层BOX、或支撑衬底SB。图4为示出本实施方式的半导体器件的第二构成的剖面图。因而，能够维持插塞P1与支撑衬底SB的绝缘状态，能够实现漏电流的降低。另外，能够减小从插塞P1至活性区域1Ac与元件分离区域1Iso的边界为止的距离L1，能够实现装置的微细化、高集成化。另外，如后文所述，能够以同样的设计规范来设计SOI区域1A和块体区域2A，能够使电路设计变得容易。
图5为示出本实施方式的半导体器件的第三构成的剖面图。图5中，在MISFET的源漏区域(这里，外延层EP)的上方没有形成插塞P1。如上所述，即便在没有形成插塞P1的区域中，也能够消除由沿活性区域1Ac与元件分离区域1Iso的边界而产生的凹部(recess，STI凹穴)R而导致的不良状况。图6为示出比较例3的半导体器件的构成的剖面图。如图6所示，在没有设置虚拟栅电极DGE1及虚拟侧壁膜DSW的比较例3的情况中，有时会沿活性区域1Ac与元件分离区域1Iso的边界而产生凹部(recess，STI凹穴)R。即，在活性区域1Ac与元件分离区域1Iso的边界部，元件分离区域(元件分离绝缘膜STI)1Iso的表面变得低于活性区域(半导体层SL)1Ac的表面。如上所述的凹部R通过在元件分离绝缘膜STI的表面处于露出的状态下的氧化膜的除去工序、光刻胶膜的显影工序等而产生，具有上述这些工序越多则凹部R变得越深的倾向。另外，当在元件分离绝缘膜STI的表面注入有杂质(这里，n型或p型杂质)的情况下，由上述工序导致的膜损失的速度变大，凹部R具有变深的倾向。
如上所述，当产生了凹部R的情况下，金属硅化物层SIL沿凹部R形成至较深的位置。因此，存在金属硅化物层SIL的端部到达绝缘层BOX、及/或支撑衬底SB的附近的潜在可能性(参照由虚线之圆所围成的部分)。由此，金属硅化物层SIL与支撑衬底SB之间的绝缘层BOX的耐压降低，会产生TDDB寿命的低下、绝缘层BOX的绝缘破坏。另外，当产生上述凹部R的情况下，还存在这样的不良状况，即在半导体层SL上生长的外延层EP还在栅极长度方向上生长。
与此相对，在本实施方式中，如图7所示，由于存在虚拟栅电极DGE1、虚拟侧壁膜(S1、S2、S4)，因此，沿活性区域1Ac与元件分离区域1Iso的边界而产生的凹部R比以往更小。另外，即便产生凹部R，也能够由虚拟侧壁膜DSW埋入凹部R。图7为示出本实施方式的半导体器件的第四构成的剖面图。
如上所述，在本实施方式中，金属硅化物层SIL不会沿凹部R形成至较深的位置，能够避免绝缘层BOX的耐压降低。即，能够避免TDDB寿命的低下、绝缘层BOX的绝缘破坏。
(应用例)
接下来，针对具有SOI区域1A和块体区域2A的半导体器件进行说明。具体而言，当使用SOI衬底来形成半导体器件时，有时混合搭载在上述半导体层SL形成的MISFET(这里，称为SOI-MISFET)，和在除去了绝缘层BOX和半导体层SL的支撑衬底(所谓的块体衬底)SB上形成的MISFET(这里，称为块体MISFET(bulk MISFET))。需要说明的是，是要设为SOI-MISFET，还是要设为块状MISFET，根据所要求的电路功能进行适当选择。
图8为示出本实施方式的应用例的半导体器件的构成的剖面图，图9为本实施方式的应用例的半导体器件的构成的俯视图。图8对应于对应例如图9的A-A剖面部。
如图8及图9所示，本应用例的半导体器件具有在SOI区域1A形成的SOI-MISFET，和在块体区域2A形成的块状MISFET。
这里，在SOI区域1A形成的SOI-MISFET例如用于逻辑电路等，并且是以比较而言低压的电位而驱动的MISFET。特别地，在SOI区域1A中形成的SOI-MISFET由于能够高速工作、且功耗低，因此可用于如上所述的要求高的逻辑电路(标准单元)等。
另外，在块体区域2A中形成的块状MISFET例如可用于输入输出电路(也称为I/O电路)等。上述块状MISFET例如能够以比较而言高压的电位(例如，3.3V左右)而被驱动。因此，例如，块状MISFET为耐压性高的MISFET，且与SOI-MISFET相比，其栅极绝缘膜GI2的膜厚大，另外，栅极长度大。
SOI区域1A中在支撑衬底SB上隔着绝缘层BOX而配置半导体层SL。在该半导体层SL的主表面上形成有SOI-MISFET。
关于块体区域2A，没有形成支撑衬底SB上的绝缘层BOX及半导体层SL。在该支撑衬底SB的主表面上形成有块状MISFET。如前所述，在块体区域2A中，由于支撑衬底SB上的绝缘层BOX及半导体层SL被除去，因此块体区域2A的支撑衬底SB的上表面位于比SOI区域1A的半导体层SL的上表面低的位置。
在SOI区域1A中，SOI-MISFET所形成的活性区域1Ac被元件分离区域1Iso围绕。可以说，该元件分离区域1Iso是位于活性区域1Ac的外周的外周部。另外，在块体区域2A中，形成块状MISFET的活性区域2Ac被元件分离区域2Iso围绕。可以说，该元件分离区域2Iso是位于活性区域2Ac的外周的外周部。
元件分离区域1Iso为被埋入到元件分离槽内的元件分离绝缘膜STI的形成区域，活性区域1Ac为被元件分离绝缘膜STI围绕的半导体层SL的露出区域。另外，元件分离区域2Iso为被埋入到元件分离槽内的元件分离绝缘膜STI的形成区域，活性区域2Ac为被元件分离绝缘膜STI围绕的支撑衬底SB的露出区域(参照图14)。需要说明的是，在构成活性区域2Ac的支撑衬底SB中配置有含有杂质(这里，p型杂质)的阱(这里，p型阱PW2)。
SOI-MISFET为与图1所示的器件同样的构成，如前所述，其具有在半导体层SL上隔着栅极绝缘膜GI1而形成的栅电极GE1，和在栅电极GE1的两侧的半导体层SL中形成的源漏区域。另外，栅电极GE1的侧壁栅上配置有侧壁膜SW，该侧壁膜SW具有第一膜S1、在第一膜S1的侧壁及半导体层SL(n型的低浓度杂质区域EX1)上形成的第二膜S2，以及在第二膜S2的侧壁上形成的第四膜S4。第一膜S1例如为氧化硅膜，第二膜S2及第四膜S4例如为氮化硅膜。
此外，在图8的SOI区域1A中，在活性区域1Ac的两侧的元件分离区域1Iso上形成有虚拟栅电极DGE1。该虚拟栅电极DGE1由与栅电极GE1同层的膜构成。另外，在虚拟栅电极DGE1的两侧的侧壁上形成有虚拟侧壁膜DSW。该虚拟侧壁膜DSW由与侧壁膜SW同层的膜构成。因而，虚拟侧壁膜DSW由上述第一膜S1、第二膜S2及第四膜S4构成。另外，在栅电极GE1、源漏区域(这里，外延层EP)及虚拟栅电极DGE1的上部形成有金属硅化物层SIL。
如图8的右侧所示，块状MISFET具有在支撑衬底SB(p型阱PW2)上隔着栅极绝缘膜GI2而形成的栅电极GE2，和在栅电极GE2的两侧的支撑衬底SB(p型阱PW2)中形成的源漏区域。该源漏区域为LDD结构的源漏区域。因而，源漏区域具有n型的低浓度杂质区域EX2和n型的高浓度杂质区域SD2，该低浓度杂质区域EX2相对于栅电极GE2等而自对准地形成，该n型的高浓度杂质区域SD2相对于栅电极GE2及其侧壁的侧壁膜SW的合成体而自对准地形成。另外，n型的高浓度杂质区域SD2的杂质浓度高于n型的低浓度杂质区域EX2的杂质浓度。需要说明的是，在块体区域2A中，没有形成外延层EP。
另外，栅电极GE2的侧壁的侧壁膜SW具有第一膜S1、在第一膜S1的侧壁及支撑衬底SB(n型的低浓度杂质区域EX2)上形成的第二膜S2，以及在第二膜S2的侧壁上形成的第四膜S4。栅电极GE2的侧壁的侧壁膜SW由与栅电极GE1的侧壁的侧壁膜SW同层的膜构成。第一膜S1例如为氧化硅膜，第二膜S2及第四膜S4例如为氮化硅膜。
这里，在图8的块体区域2A中，在活性区域2Ac两侧的元件分离区域2Iso上没有形成虚拟栅电极DGE1及虚拟侧壁膜DSW。
另外，在栅电极GE1、源漏区域(这里，外延层EP)、虚拟栅电极DGE1、栅电极GE2及源漏区域(这里，n型的高浓度杂质区域SD2)的上部形成有金属硅化物层SIL。另外，在上述SOI-MISFET及块状MISFET上形成层间绝缘膜IL1。该层间绝缘膜IL1由薄的氮化硅膜IL1a与其上的氧化硅膜IL1b的层叠膜构成。SOI-MISFET及块状MISFET的源漏区域的上方形成有插塞P1。该插塞P1由被埋入到接触孔C1内的导电性膜构成。另外，插塞P1上配置有布线M1。该布线M1形成在层间绝缘膜IL2中。该层间绝缘膜IL2由薄的氮化硅膜IL2a与其上的氧化硅膜IL2b的层叠膜构成。
这里，在本实施方式中，与图1所示的器件同样地，在SOI区域1A中，在元件分离区域1Iso上配置虚拟栅电极DGE1，此外，在该虚拟栅电极DGE1的两侧形成了虚拟侧壁膜DSW，因此能够消除由插塞P1的偏移导致的不良状况。另外，能够消除由沿活性区域1Ac与元件分离区域1Iso的边界而产生的凹部(recess，STI凹穴)R导致的不良状况。其结果，能够实现漏电流的降低，TDDB寿命的提高等，并能够实现半导体器件的特性的提高。另外，能够以同样的设计规范设计SOI区域1A和块体区域2A，能够使电路设计变得容易。
此外，在本实施方式中，在块体区域(I/O区域)2A中，在元件分离区域2Iso上没有形成虚拟栅电极DGE1及虚拟侧壁膜DSW。这是由于存在下述可能性，即在浮置的虚拟栅电极(DGE2)与块体区域2A的源漏区域(SD2)之间产生电位差，从而可能受到充电损伤。
图10为示出比较例4的半导体器件的构成的剖面图。如图10所示，在块体区域2A中，在活性区域2Ac的两侧的元件分离区域2Iso上设置了虚拟栅电极DGE2及虚拟侧壁膜DSW的情况下，由于充电损伤，虚拟侧壁膜DSW会破坏(参照由虚线之圆围绕的部分)。
与此相对，在本应用例中，如图8所示，在块体区域2A中，活性区域2Ac的两侧的元件分离区域2Iso上没有设置虚拟栅电极DGE2及虚拟侧壁膜DSW，因此不会发生充电损伤。另外，为了降低了由充电损伤带来的影响，可以采用确保从虚拟栅电极DGE2至活性区域2Ac与元件分离区域2Iso的边界为止的距离(最短距离)较大的方案，但在上述情况下，结果是不能消除由插塞P1的偏移导致的不良状况，此外还阻碍了装置的微细化、高集成化。与此相对，在本应用例中，能够避免如上所述的不良状况。
[制法说明]
接下来，参照图11～图28的同时说明本实施方式的半导体器件的制造工序，并且使本实施方式的半导体器件的构成更为明确。图11～图28为示出实施方式1的半导体器件的制造工序的剖面图。需要说明的是，图1所示的半导体器件与图8所示的应用例的半导体器件的左侧同样，且能够以类似的制造工序形成，因此以图8所示的应用例的半导体器件为例，说明制造工序。
如图11所示，作为衬底，准备SOI衬底。SOI衬底由支撑衬底SB、在该支撑衬底SB上形成的绝缘层BOX、和在绝缘层BOX上形成的半导体层SL构成。
支撑衬底SB例如为由单晶硅(Si)构成的半导体衬底，绝缘层BOX为由氧化硅构成的层。另外，半导体层SL为由单晶硅构成的层。绝缘层BOX的厚度例如为10nm～30nm左右。另外，半导体层SL的厚度例如为10nm～30nm左右。
对SOI衬底的形成方法没有限制，例如，能够使用贴合法来形成。例如，通过施加高热及高压，从而将通过表面的热氧化而形成了氧化硅膜的单晶硅衬底与其他单晶硅衬底粘接从而贴合，之后将一个单晶硅衬底研磨从而进行薄膜化。这种情况下，薄膜化而得到的单晶硅衬底成为半导体层SL，上述氧化硅膜成为绝缘层BOX，另一个单晶硅衬底成为支撑衬底SB。此外，也可通过SIMOX(Silicon Implanted Oxide(注氧隔离))法来形成SOI衬底。例如，以高能量将O2(氧)向比单晶硅衬底的表面稍深的位置进行离子注入，之后，进行热处理，将硅与氧结合，从而形成绝缘层(氧化硅膜)BOX。这种情况下，比绝缘层BOX靠上的部分成为半导体层SL，比绝缘层BOX靠下的部分成为支撑衬底SB。
接下来，如图12所示，形成元件分离绝缘膜STI。例如，在作为活性区域1Ac、2Ac而残留的区域上，形成由氮化硅膜等构成的硬掩膜(未图示)，以该硬掩膜为掩膜进行干式蚀刻，由此将半导体层SL、绝缘层BOX及支撑衬底SB的一部分除去，从而形成元件分离槽。需要说明的是，将以所期望的形状的膜为掩膜，对下层的膜进行蚀刻称为构图。上述元件分离槽贯通半导体层SL及绝缘层BOX，并到达支撑衬底SB的中途。换言之，元件分离槽的底部位于比绝缘层BOX的底面(底部)更深的位置。
接下来，以埋入元件分离槽的程度的膜厚，在元件分离槽及上述硬掩膜上形成绝缘膜。例如，作为绝缘膜，利用CVD法等沉积氧化硅膜。
接下来，利用CMP(Chemical Mechanical Polishing：化学机械掩膜)法、回蚀刻法等将元件分离槽以外的绝缘膜除去直至上述硬掩膜露出为止。由此，能够形成在元件分离槽内埋入了绝缘膜的元件分离绝缘膜STI。上述元件分离绝缘膜STI为了防止在SOI区域1A、块体区域2A中形成的各MISFET间的干扰而形成。接下来，将上述硬掩膜除去。
接下来，如图13所示，注入用于阈值调节的杂质。在SOI区域1A中，向绝缘层BOX的下部的支撑衬底SB中将p型或n型的杂质进行离子注入。这里，例如，以在SOI区域1A开口的光刻胶膜(未图示)为掩膜，向绝缘层BOX的下部注入p型的杂质，从而形成p型阱PW1。接下来，通过灰化处理等将上述光刻胶膜除去。
接下来，形成在SOI区域1A中形成的SOI-MISFET的栅极绝缘膜GI1。例如，通过将半导体层(单晶硅)SL的上表面热氧化，从而形成由氧化硅膜构成的栅极绝缘膜GI1。此时，在块体区域2A中也形成氧化硅膜(栅极绝缘膜GI1)。
接下来，如图14所示，将块体区域2A的栅极绝缘膜GI1、半导体层SL及绝缘层BOX等除去。例如，以在块体区域2A开口的光刻胶膜(未图示)为掩膜，将块体区域2A的栅极绝缘膜GI1、半导体层SL及绝缘层BOX蚀刻。接下来，通过灰化处理等将上述光刻胶膜除去。
接下来，如图15所示，向块体区域2A的支撑衬底SB中将p型的杂质进行离子注入，形成p型阱PW2。这里，例如，以在块体区域2A开口的光刻胶膜(未图示)为掩膜，向支撑衬底SB中注入p型的杂质，从而形成p型阱PW2。接下来，利用灰化处理等将上述光刻胶膜除去。
接下来，形成在块体区域2A中形成的块状MISFET的栅极绝缘膜GI2。例如，通过将支撑衬底SB中的上表面进行热氧化，从而形成由氧化硅膜构成的栅极绝缘膜GI2。此时，也可以预先以掩膜膜(例如，氮化硅膜等)覆盖SOI区域1A，以避免SOI区域1A的栅极绝缘膜GI1的膜厚变得厚。
接下来，如图16所示，在SOI区域1A及块体区域2A形成成为栅电极的导电性膜。例如，作为导电性膜，利用CVD法等形成多晶硅膜PS。接下来，如图17所示，在导电性膜上形成覆盖绝缘膜CAP。例如，在多晶硅膜PS上利用CVD法等形成氮化硅膜作为覆盖绝缘膜CAP。
接下来，如图18所示，对多晶硅膜PS及覆盖绝缘膜CAP进行构图。例如，在覆盖绝缘膜CAP上形成光刻胶膜(未图示)，通过曝光·显影从而将栅电极GE1、GE2的形成区域以外的光刻胶膜除去。接下来，以上述光刻胶膜作为掩膜，将覆盖绝缘膜CAP蚀刻。接下来，利用灰化处理等将上述光刻胶膜(未图示)除去，以覆盖绝缘膜CAP为掩膜，将多晶硅膜PS蚀刻，从而在SOI区域1A及块体区域2A上形成栅电极GE1、GE2。此时，在SOI区域1A的元件分离区域1Iso上形成虚拟栅电极DGE1。该虚拟栅电极DGE1沿活性区域1Ac与元件分离区域1Iso的边界而形成。更优选的是，以如下方式形成虚拟栅电极DGE1：以后述的虚拟侧壁膜DSW的端部与活性区域1Ac与元件分离区域1Iso的边界一致，或虚拟侧壁膜DSW与活性区域1Ac与元件分离区域1Iso的边界重叠的(覆盖)的方式，并考虑虚拟侧壁膜DSW的栅极长度方向上的长度，来形成虚拟栅电极DGE1。
接下来，形成SOI-MISFET及块状MISFET的源漏区域。
首先，如图19所示，在栅电极GE2的侧壁上形成第一膜(也称为第一侧壁膜、偏置隔离膜)S1，在栅电极GE2的两侧的支撑衬底(p型阱PW2)SB中形成n型的低浓度杂质区域EX2。
例如，利用CVD法在SOI区域1A及块体区域2A上沉积例如氧化硅膜作为将成为第一膜S1的绝缘膜，之后进行各向异性蚀刻，从而在栅电极GE1、GE2侧壁上以侧壁膜的形式使第一膜S1残存。此时，第一膜S1也以侧壁膜的形式残存在虚拟栅电极DGE1的侧壁。
接下来，在块体区域2A中，在栅电极GE2及第一膜S1的合成体的两侧的支撑衬底(p型阱PW2)SB中形成n型的低浓度杂质区域EX2。例如，用光刻胶膜(未图示)覆盖SOI区域1A，以栅电极GE2及第一膜S1的合成体为掩膜，利用离子注入法，向支撑衬底(p型阱PW2)SB中引入n型杂质。接下来，利用灰化处理等将上述光刻胶膜(未图示)除去。
接下来，如图20及图21所示，在栅电极GE1的侧壁上形成由第一膜S1、第二膜(第二侧壁膜)S2及第三膜(第三侧壁膜)S3的侧壁膜(参照图20)，并在半导体层SL上形成外延层EP(参照图21)。
利用CVD法依次在SOI区域1A及块体区域2A沉积例如氮化硅膜和氧化硅膜作为将成为第二膜S2及第三膜S3的绝缘膜。接下来，用光刻胶膜(未图示)覆盖块体区域2A，进行各向异性蚀刻，从而在栅电极GE1及第一膜S1的合成体的侧壁上以侧壁膜的形式使第二膜S2及第三膜S3残存。另外，此时，在虚拟栅电极DGE1及第一膜S1的合成体的侧壁也残存第二膜S2及第三膜S3。由此，在栅电极GE1及虚拟栅电极DGE1的侧壁形成由第一膜S1、第二膜S2及第三膜S3构成的侧壁膜。接下来，利用灰化处理等将上述光刻胶膜(未图示)除去。需要说明的是，在上述各向异性蚀刻时，由于块体区域2A被光刻胶膜(未图示)覆盖，因此第二膜S2及第三膜S3的层叠膜以覆盖块体区域2A的方式残存。因此，在SOI区域1A中，半导体层SL的上表面在栅电极GE1及上述侧壁膜(S1、S2、S3)的合成体的两侧露出，块体区域2A被第二膜S2及第三膜S3的层叠膜覆盖。
接下来，在栅电极GE1及上述侧壁膜(S1、S2、S3)的合成体的两侧露出的半导体层SL上形成外延层EP(参照图21)。例如，利用使用了二氯硅烷(SiH2Cl2)及氯化氢(HCl)气体的外延生长，从而形成硅层作为半导体层SL。接下来，在外延层EP上形成氧化膜OX。例如，通过将外延层EP的上表面热氧化，从而形成氧化硅膜(氧化膜OX)。
接下来，如图22所示，在栅电极GE2的侧壁上形成由第一膜S1、第二膜S2及第三膜S3构成的侧壁膜。例如，用光刻胶膜(未图示)覆盖SOI区域1A，通过对第二膜S2及第三膜S3进行各向异性蚀刻，从而在栅电极GE2及第一膜S1的合成体的侧壁以侧壁膜的形式使第二膜S2及第三膜S3残存。由此，在栅电极GE2的侧壁形成由第一膜S1、第二膜S2及第三膜S3构成的侧壁膜。接下来，利用灰化处理等将上述光刻胶膜(未图示)除去。
接下来，如图23及图24所示，将栅电极GE1、GE2的侧壁的第三膜S3及氧化膜OX除去，此外除去栅电极GE1、GE2上的覆盖绝缘膜(氮化硅膜)CAP(参照图23)。接下来，在栅电极GE1的两侧的半导体层SL中形成n型的低浓度杂质区域EX1。
例如，用光刻胶膜(未图示)覆盖块体区域2A，以栅电极GE1、第一膜S1及第二膜S2的合成体为掩膜，利用离子注入法向半导体层SL中引入n型杂质。此时，在外延层EP的上部也形成n型的低浓度杂质区域(未图示)。接下来，利用灰化处理等将上述光刻胶膜(未图示)除去。
接下来，如图25所示，形成将成为栅电极GE1、GE2的侧壁膜的第四膜(第四侧壁膜)S4，在栅电极GE1的两侧的外延层EP及其下层的半导体层SL中形成n型的高浓度杂质区域SD1。另外，在栅电极GE2的两侧的支撑衬底(p型阱PW2)SB中形成n型的高浓度杂质区域SD2。
利用CVD法，在例如SOI区域1A及块体区域2A沉积例如氧化硅膜作为将成为第四膜S4的绝缘膜，并进行各向异性蚀刻，从而在栅电极GE1、第一膜S1及第二膜S2的合成体的侧壁以侧壁膜的形式使第四膜S4残存。同样地，在栅电极GE2、第一膜S1及第二膜S2的合成体的侧壁使以侧壁膜的形式使第四膜S4残存。另外，此时，第四膜S4也残存在虚拟栅电极DGE1、第一膜S1及第二膜S2的合成体的侧壁。由此，在栅电极GE1、GE2及虚拟栅电极DGE1的侧壁形成由第一膜S1、第二膜S2及第四膜S4构成的虚拟侧壁膜DSW。
接下来，以栅电极GE1及上述侧壁膜(S1、S2、S4)的合成体为掩膜，利用离子注入法，向外延层EP及其下层的半导体层SL中引入n型杂质，从而形成n型的高浓度杂质区域SD1。另外，以栅电极GE2及上述侧壁膜(S1、S2、S4)的合成体为掩膜，利用离子注入法，向支撑衬底(p型阱PW2)SB中引入n型杂质，从而形成n型的高浓度杂质区域SD2。n型的高浓度杂质区域SD1与SD2的浓度也可以不同。
接下来，如图26所示，在栅电极GE1、GE2，虚拟栅电极DGE1及n型的高浓度杂质区域SD1、SD2上，利用硅化物自对准(Salicide：Self Aligned Silicide)技术，从而形成金属硅化物层SIL。这里，作为金属硅化物层SIL，例如，形成镍硅化物膜。例如，在SOI区域1A及块体区域2A上，形成镍(Ni)膜等金属膜并进行热处理。由此，在栅电极GE1、GE2，虚拟栅电极DGE1与Ni膜的接触区域及n型的高浓度杂质区域SD1、SD2与Ni膜的接触区域中，发生硅化反应。之后，通过除去未反应的Ni膜，形成镍硅化物膜。
接下来，如图27所示，在SOI区域1A及块体区域2A中形成层间绝缘膜IL1及插塞P1。首先，在SOI区域1A及块体区域2A利用CVD法等形成薄的氮化硅膜IL1a与氧化硅膜IL1b的层叠膜作为层间绝缘膜IL1。
接下来，通过对层间绝缘膜IL1进行构图从而形成接触孔C1。例如，在上述构图时，由于转印的光掩模与SOI衬底(晶片)的叠合偏移，有时接触孔C1的形成位置会发生偏移(参照图4)。接下来，在包括接触孔C1内部的层间绝缘膜IL1上沉积阻隔膜(未图示)与金属膜的层叠膜作为导电性膜。接下来，在沉积的导电性膜之中，利用CMP法等除去接触孔C1以外的导电性膜。如上所述，通过在接触孔C1内埋入导电性膜，形成插塞P1。
如图28所示，在包含插塞P1上的层间绝缘膜IL1上，形成布线M1。例如，在包含插塞P1上的层间绝缘膜IL1上，利用CVD法等来形成薄的氮化硅膜IL2a与氧化硅膜IL2b的层叠膜作为层间绝缘膜(布线槽用的绝缘膜)IL2。接下来，通过对层间绝缘膜IL2进行构图，从而形成布线槽，在包含该布线槽内的层间绝缘膜IL2上沉积铜膜等的导电性膜，在沉积的导电性膜之中，利用CMP法等除去布线槽以外的导电性膜。如上所述，通过在布线槽内埋入导电性膜，从而形成布线M1(镶嵌法)。需要说明的是，也可以通过构图来形成布线M1。例如，在层间绝缘膜IL1上沉积Al膜等的导电性膜，通过构图从而形成布线M1。之后，通过进一步重复层间绝缘膜、插塞及布线的形成，从而可进一步形成多层的布线。
(实施方式2)
在本实施方式中，对上述实施方式1的半导体器件的变形例进行说明。
(变形例1)
实施方式1中，如参照图2所说明的那样，在X方向上排列配置的2个活性区域1Ac间，以在Y方向上延伸的方式，形成了虚拟栅电极DGE1及虚拟侧壁膜DSW的合成体(以下，也将其称为虚拟图案)，也可以使该虚拟图案在X方向上延伸。
图29为本实施方式的变形例1的半导体器件的构成的俯视图。如图29所示，在本变形例的半导体器件中具有第一虚拟图案，该第一虚拟图案具有：在X方向上排列配置的2个活性区域1Ac间、在Y方向上延伸的第一部(纵部)，和在该第一部的两端部且在X方向上延伸的第二部(横部)。可以说，该第一虚拟图案呈大致I字形。
另外，在本变形例的半导体器件中具有第二虚拟图案，该第二虚拟图案具有：第三部(纵部)，其沿在X方向上排列配置的2个活性区域1Ac之中的、在图中配置于左侧的活性区域1Ac的左边(边界)、且在Y方向延伸；和在该第三部的两端部，且在X方向上延伸的第四部(横部)。可以说，该第二虚拟图案呈大致U字形。
另外，在本变形例的半导体器件中具有第三虚拟图案，该第三虚拟图案具有：第五部(纵部)，其沿在X方向上排列配置的2个活性区域1Ac之中的、在图中配置于右侧的活性区域1Ac的右边(边界)、且Y方向上延伸；和在该第五部的两端部，且在X方向上延伸的第六部(横部)。可以说，该第三虚拟图案呈大致U字形。
如上所述，在本变形例中，通过配置上述纵部、上述横部，利用虚拟图案从而能够将2个活性区域1Ac各自的外周大体围绕，因此，无论插塞P1在哪个方向上偏移，均能够消除由偏移导致的不良状况。另外，能够消除由沿活性区域1Ac与元件分离区域1Iso的边界而产生的凹部(recess，STI凹穴)导致的不良状况。结果，能够实现漏电流的降低，TDDB寿命的提高等，能够进一步实现提高半导体器件的特性。
需要说明的是，对于本变形例的半导体器件的制造方法，可由与实施方式1中说明的制造工序类似的制造工序来形成。
(变形例2)
实施方式1中，如参照图2所说明的那样，在X方向上排列配置的2个活性区域1Ac间，以在Y方向上延伸的方式，形成了1个虚拟图案，但也可设置2个虚拟图案。
例如，当在X方向上排列配置的2个活性区域1Ac的X方向的间隔宽的情况下，可设置2个虚拟图案。
图30为本实施方式的变形例2的半导体器件的构成的俯视图。如图30所示，本变形例的半导体器件中，在X方向上排列配置的2个活性区域1Ac间，隔出规定的间隔而配置2个在Y方向上延伸的虚拟图案。这种情况下，例如，在X方向上排列配置的2个活性区域1Ac之中，沿在图中的左侧配置的活性区域1Ac的右边，以在Y方向上延伸的方式配置第一个虚拟图案，沿在图中的右侧配置的活性区域1Ac的左边，以在Y方向上延伸的方式配置第二个虚拟图案。
此外，当2个虚拟图案的间隔大的情况下，如图所示，也可设置虚拟栅电极DGE2。虚拟栅电极DGE2的平面形状与虚拟栅电极DGE1的平面形状为不同的形状。例如，虚拟栅电极DGE1为在Y方向上延伸的线状，与此相对，虚拟栅电极DGE2的平面形状为矩形(这里，为大致正方形)，多个矩形的虚拟栅电极DGE2在X方向及Y方向上隔出规定的间隔而配置。即，配置比虚拟栅电极DGE1的形状及平面面积小的多个虚拟栅电极DGE2。上述多个虚拟栅电极DGE2为这样的虚拟栅电极，例如，为在设计工具中，在没有形成栅电极等的区域中，自动布局的自动产生虚拟栅电极。如上所述，通过在虚拟栅电极DGE1间、设置自动产生虚拟栅电极(DGE2)，能够降低栅电极等的疏密程度，提高半导体器件的制造工序中的加工精度。例如，能够提高形成于比栅电极更靠上层的层的平坦性，降低曝光不良、由凹陷(dishing)导致的不良状况等。
需要说明的是，对于本变形例的半导体器件的制造方法，可由与实施方式1中说明的制造工序类似的制造工序来形成。
(变形例3)
在上述变形例2中，针对2个活性区域1Ac的X方向的间隔大的情况进行了说明，在本应用例中，对2个活性区域1Ac的X方向的间隔小的情况进行说明。
图31为本实施方式的变形例3的半导体器件的构成的俯视图。如图31的上图所示，在本变形例的半导体器件中，在X方向上排列配置的2个活性区域1Ac间，以规定的间隔配置2个在Y方向上延伸的虚拟栅电极DGE1。如上所述的情况下，当它们在X方向上的间隔W例如小于形成于栅电极GE1的一侧的侧壁膜SW在栅极长度方向上的长度(X方向上的长度)的2倍的情况下，虚拟侧壁膜DSW重叠，不优选。
另外，当从活性区域1Ac与元件分离绝缘膜STI的边界起至栅电极GE1为止的距离小于侧壁膜SW在栅极长度方向上的长度(X方向上的长度)的2倍的情况下，存在外延层EP的表面整体被侧壁膜SW及虚拟侧壁膜DSW覆盖的潜在可能性。即，存在不能保持插塞P1与外延层EP接触的空间的潜在可能性。因而，需要调节虚拟栅电极DGE1的位置，以使得外延层EP从侧壁膜SW及虚拟侧壁膜DSW露出。例如，当元件分离绝缘膜STI的宽度变窄，从而用于形成2个虚拟栅电极DGE1的空间不充分的情况下，强行地配置2个虚拟栅电极DGE1的话，虚拟栅电极DGE1不得不配置在相当接近于活性区域1Ac与元件分离绝缘膜STI的边界的位置，易于产生上述那样的不良状况。
因此，如图31的下图所示，在本变形例的半导体器件中，在X方向上排列配置的2个活性区域1Ac间，配置在Y方向上延伸，且粗的、即栅极长度方向上的长度(X方向上的长度)大的1个虚拟栅电极DGE1。这种情况下，例如，虚拟栅电极DGE1的栅极长度方向上的长度(X方向上的长度)大于栅电极GE1的栅极长度方向上的长度(X方向上的长度)。
需要说明的是，当元件分离绝缘膜STI的宽度相当小的情况下，在栅极长度方向上的长度(X方向上的长度)上，可以使虚拟栅电极DGE1的长度小于栅电极GE1的长度。如上所述，可以将虚拟栅电极DGE1的栅极长度方向上的长度(X方向上的长度)设为与栅电极GE1的栅极长度方向上的长度(X方向上的长度)不同。
需要说明的是，对于本变形例的半导体器件的制造方法，可由与实施方式1中说明的制造工序类似的制造工序来形成。
(变形例4)
在实施方式1(图1、图8)中，作为SOI区域1A的MISFET，例示了n沟道型的MISFET，另外，作为块体区域2A的MISFET，例示了n沟道型的MISFET，当然，在上述这些区域中也可以形成p沟道型的MISFET。这种情况下，阱(PW1、PW2)、低浓度杂质区域(EX1、EX2)及高浓度杂质区域(SD1、SD2)变为反向导电型。
另外，可以在SOI区域1A形成n沟道型的MISFET及p沟道型的MISFET。另外，可以在块体区域2A形成n沟道型的MISFET及p沟道型的MISFET。例如，通过将SOI区域1A的多个n沟道型的MISFET及多个p沟道型的MISFET适当连接，从而能够构成逻辑电路(标准单元)。
图32为本实施方式的变形例4的半导体器件的构成的一个例子的俯视图。该图32示出SOI区域(1A)。如图32所示，SOI区域(1A)具有n沟道型的MISFET的形成区域NA，和p沟道型的MISFET的形成区域PA。在n沟道型的MISFET的形成区域NA中，在半导体层SL的下方的支撑衬底SB中配置含有p型杂质的p型阱(PW1)，在p沟道型的MISFET的形成区域PA中，在半导体层SL的下方的支撑衬底SB中配置含有n型杂质的n型阱。
n沟道型的MISFET的形成区域NA中设置3个活性区域1AcN，在上述活性区域之间、各自的端部，以在Y方向上延伸的方式配置虚拟图案。
p沟道型的MISFET的形成区域PA中设置4个活性区域1AcP，在上述活性区域之间、各自的端部，以在Y方向上延伸的方式配置虚拟图案。
这里，1个虚拟图案可以以跨越n沟道型的MISFET的形成区域NA及p沟道型的MISFET的形成区域PA的方式来配置。即，可以以在n沟道型的MISFET形成的p型阱(PW1)、和p沟道型的MISFET形成的n型阱的两者的上方延伸的方式来配置1个虚拟图案。如上所述，在区域NA及区域PA中，可共有虚拟栅电极DGE1。
以上，基于实施方式对本申请的发明人所做的发明具体进行了说明，但本发明不限于上述实施方式，在不脱离其要旨的范围内，当然可进行各种改变。
例如，在上述变形例2的虚拟图案中可设置变形例1中所说明的横部。
另外，图33为示出其他变形例的半导体器件的构成的剖面图。例如，在实施方式1(图1、图8)中，由于在将第三膜S3除去、形成外延层EP之后，形成第四膜S4，因此例如，如图33所示，第四膜S4可延伸至外延层EP上。即，虚拟侧壁膜DSW的端部位于外延层EP上。由此，即便在插塞P1的形成时发生不对准的情况下，也能够进一步有效地消除其到达支撑衬底SB这样的不良状况。另外，能够更有效地消除金属硅化物层SIL与支撑衬底SB之间的绝缘层BOX的耐压降低的潜在可能性。需要说明的是，该图33的例不仅能够与实施方式1组合使用，还能够与其他变形例组合使用。

Claims (20)

1.一种半导体器件，具有：
SOI衬底，所述SOI衬底具有第一活性区域和与所述第一活性区域接触配置的元件分离区域，且所述SOI衬底具有支撑衬底、在所述支撑衬底上形成的绝缘层、和在所述绝缘层上形成的半导体层，
在所述第一活性区域的所述半导体层上隔着栅极绝缘膜而形成的栅电极，
在所述栅电极的两侧的所述半导体层中形成的源漏区域，
在所述元件分离区域形成的虚拟栅电极，和
在所述虚拟栅电极的两侧形成的侧壁膜，
所述元件分离区域由被埋入到比所述绝缘层深的槽内的绝缘膜构成，
所述侧壁膜沿所述第一活性区域与所述元件分离区域的边界配置。
2.根据权利要求1所述的半导体器件，所述侧壁膜以与所述第一活性区域与所述元件分离区域的边界一致或重叠的方式配置。
3.根据权利要求2所述的半导体器件，具有在所述源漏区域上形成的接触插塞。
4.根据权利要求2所述的半导体器件，在所述第一活性区域与所述元件分离区域的边界部，所述绝缘膜的表面比所述半导体层的表面低。
5.根据权利要求4所述的半导体器件，在所述源漏区域上，具有构成所述源漏区域的半导体与金属的化合物膜。
6.根据权利要求5所述的半导体器件，所述源漏区域为在所述半导体层与外延层的层叠部中形成的杂质区域，所述外延层处于所述半导体层与所述化合物膜之间。
7.根据权利要求6所述的半导体器件，所述侧壁膜的端部位于所述外延层的上方。
8.根据权利要求2所述的半导体器件，
所述元件分离区域具有位于所述第一活性区域的外周的第一外周部，
第二活性区域，和
位于所述第二活性区域的外周的第二外周部，
所述第二活性区域没有配置所述绝缘层、所述半导体层，
所述虚拟栅电极配置在所述第一外周部，而没有配置在所述第二外周部。
9.一种半导体器件，具有
SOI衬底，所述SOI衬底具有第一活性区域、与所述第一活性区域分开配置的第二活性区域，和在所述第一活性区域与所述第二活性区域之间配置的元件分离区域，并且所述SOI衬底具有支撑衬底、在所述支撑衬底上形成的绝缘层，和在所述绝缘层上形成的半导体层，
在所述第一活性区域隔着栅极绝缘膜而形成、且在第一方向上延伸的栅电极，
在所述栅电极的两侧的所述半导体层中形成的源漏区域，
形成在所述元件分离区域、且在所述第一方向上延伸的第一虚拟栅电极，和
在所述第一虚拟栅电极的两侧形成的第一侧壁膜，
所述元件分离区域由被埋入到比所述绝缘层深的槽内的绝缘膜构成，
所述第一侧壁膜以与所述第一活性区域与所述元件分离区域的边界一致或重叠的方式配置。
10.根据权利要求9所述的半导体器件，所述第一虚拟栅电极的栅极长度大于所述栅电极的栅极长度。
11.根据权利要求9所述的半导体器件，具有
形成在所述元件分离区域、且在所述第一方向上延伸的第二虚拟栅电极，和
在所述第二虚拟栅电极的两侧形成的第二侧壁膜，
所述第二侧壁膜以与所述第二活性区域与所述元件分离区域的边界一致或重叠的方式配置。
12.根据权利要求11所述的半导体器件，在所述元件分离区域、且在所述第一虚拟栅电极与所述第二虚拟栅电极之间具有第三虚拟栅电极。
13.根据权利要求12所述的半导体器件，所述第三虚拟栅电极的平面形状为与所述第一虚拟栅电极及所述第二虚拟栅电极的平面形状不同的形状。
14.根据权利要求13所述的半导体器件，所述第三虚拟栅电极的平面形状为多个矩形。
15.根据权利要求9所述的半导体器件，
所述第一虚拟栅电极具有在所述第一方向上延伸的第一部、和在与所述第一方向交叉的第二方向上延伸的第二部，
所述第一部以与所述第一活性区域与所述元件分离区域的边界之中、在所述第一方向上延伸的第一边界一致或重叠的方式配置，
所述第二部以与所述第一活性区域与所述元件分离区域的边界之中、在所述第二方向上延伸的第二边界一致或重叠的方式配置。
16.根据权利要求9所述的半导体器件，
在所述第一活性区域的支撑衬底中配置第一导电型的杂质的注入区域，
在所述第二活性区域的支撑衬底中配置第二导电型的杂质的注入区域，所述第二导电型为与所述第一导电型反向的反向导电型，
所述第一虚拟栅电极以在所述第一导电型的杂质的注入区域和所述第二导电型的杂质的注入区域这两者的上部延伸的方式配置。
17.一种半导体器件的制造方法，具有如下工序：
(a)工序，准备SOI衬底，所述SOI衬底具有支撑衬底、在所述支撑衬底上形成的绝缘层、和在所述绝缘层上形成的半导体层，
(b)工序，在与第一活性区域接触的元件分离区域中形成贯通所述半导体层及所述绝缘层、且到达所述支撑衬底的槽，在所述槽内埋入绝缘膜，
(c)工序，在所述第一活性区域的所述半导体层上隔着栅极绝缘膜形成栅电极，在所述元件分离区域的所述绝缘膜上形成第一虚拟栅电极，
(d)工序，在所述第一虚拟栅电极的两侧、且在所述第一活性区域与所述元件分离区域的第一边界上形成第一侧壁膜。
18.根据权利要求17所述的半导体器件的制造方法，
在所述(c)工序之后，具有如下工序：
(e1)工序，在所述第一虚拟栅电极及所述栅电极各自的两侧形成第二侧壁膜，
(e2)工序，在从所述第二侧壁膜的端部露出的所述半导体层上形成外延层，
(e3)工序，除去所述第二侧壁膜，
(e4)工序，向所述栅电极的两侧的所述半导体层中注入杂质，
在所述(e4)工序之后，在所述第一虚拟栅电极及所述栅电极各自的两侧形成所述(d)工序的第一侧壁膜。
19.根据权利要求18所述的半导体器件的制造方法，
在所述(e4)工序之后，具有
(e5)工序，向所述外延层及所述外延层的下层的所述半导体层中，注入比在所述(e4)工序中注入的杂质的浓度高的杂质。
20.根据权利要求19所述的半导体器件的制造方法，
在所述(e5)工序之后，具有在所述外延层上形成化合物膜的工序，所述化合物膜为构成所述外延层的半导体与金属的化合物膜。
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