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CN106952823A - 金属氧化物半导体薄膜晶体管的制作方法 - Google Patents

金属氧化物半导体薄膜晶体管的制作方法 Download PDF

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CN106952823A
CN106952823A CN201610009186.6A CN201610009186A CN106952823A CN 106952823 A CN106952823 A CN 106952823A CN 201610009186 A CN201610009186 A CN 201610009186A CN 106952823 A CN106952823 A CN 106952823A
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photoresist layer
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metal oxide
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张锡明
黄彦余
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Chunghwa Picture Tubes Ltd
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Chunghwa Picture Tubes Ltd
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Abstract

本发明提供一种金属氧化物半导体薄膜晶体管的制作方法,包括:于基板上形成闸极、闸极绝缘层、图案化金属氧化物半导体层以及导电层。于导电层上形成第一图案化光阻层与第二图案化光阻层。进行第一蚀刻制程,随后移除第一图案化光阻层。接着进行第二蚀刻制程以形成源极与汲极,然后移除第二图案化光阻层。本发明以两道蚀刻制程分别对导电层的不同区域蚀刻以形成源极与汲极,使得金属氧化物半导体层可避免受到源极与汲极制程的影响且兼具制程稳定性。

Description

金属氧化物半导体薄膜晶体管的制作方法
技术领域
本发明关于一种金属氧化物半导体薄膜晶体管的制作方法,尤指一种利用两道蚀刻制程分别对导电层的不同区域蚀刻以形成源极与汲极的金属氧化物半导体薄膜晶体管的制作方法。
背景技术
近年来,各种平面显示器的应用发展迅速,各类生活用品例如电视、移动电话、汽机车、甚至是冰箱,都可见与平面显示器互相结合的应用。在平面显示器技术中,薄膜晶体管(thin film transistor, TFT)为一种被广泛应用的半导体组件,例如应用在液晶显示器(liquid crystal display, LCD)、有机发光二极管(organic light emitting diode,OLED)显示器及电子纸(electronic paper, E-paper)等显示器中。薄膜晶体管利用来提供电压或电流的切换,以使得各种显示器中的显示画素可呈现出亮、暗以及灰阶的显示效果。
目前显示器业界使用的薄膜晶体管可根据使用的半导体层材料来做区分,包括非晶硅薄膜晶体管(amorphous silicon TFT, a-Si TFT)、多晶硅薄膜晶体管(poly siliconTFT)以及氧化物半导体薄膜晶体管(metal oxide semiconductor TFT)。氧化物半导体薄膜晶体管具有电子迁移率较非晶硅薄膜晶体管高以及制程较多晶硅薄膜晶体管简化等优点,故被视为有机会可取代目前主流的非晶硅薄膜晶体管。然而,氧化物半导体层的材料特性容易受到环境或其他制程因素而影响其电性。例如于一般传统的背通道蚀刻(backchannel etch, BCE)结构下,使用干蚀刻(dry etching)制程时,氧化物半导体层可能会受到电浆破坏(plasma damage),影响到薄膜晶体管的电性表现。
发明内容
本发明的主要目的之一在于提供一种金属氧化物半导体薄膜晶体管的制作方法,以两道蚀刻制程分别对导电层的不同区域蚀刻以形成源极与汲极,使得金属氧化物半导体层可避免受到源极与汲极制程的影响且兼具制程稳定性。
为达上述目的,本发明的一较佳实施例提供一种金属氧化物半导体薄膜晶体管的制作方法,包括下列步骤。提供一基板。于基板上形成一闸极。于闸极上形成一闸极绝缘层。于闸极绝缘层上形成一图案化金属氧化物半导体层,部分覆盖闸极。于图案化金属氧化物半导体层上形成一导电层。于导电层上形成一第一图案化光阻层与二第二图案化光阻层,其中第二图案化光阻层分别设置于预定形成一源极的区域以及预定形成一汲极的区域,而第一图案化光阻层设置于第二图案化光阻层之间。进行一第一蚀刻制程,移除未被第一图案化光阻层与第二图案化光阻层覆盖的部分导电层。移除第一图案化光阻层,暴露出第二图案化光阻层之间的部分导电层。进行一第二蚀刻制程,移除未被第二图案化光阻层覆盖的部分导电层,以形成源极与汲极,以及移除第二图案化光阻层。
附图说明
图1为本发明的金属氧化物半导体薄膜晶体管的制作方法的步骤流程图。
图2至图19绘示了本发明的一实施例的金属氧化物半导体薄膜晶体管的制作方法示意图。
图中
102 基板;
104 闸极;
106 闸极绝缘层;
108 金属氧化物半导体层;
110 图案化金属氧化物半导体层;
112 导电层;
114 光阻层;
114A 第一图案化光阻层;
114B 第二图案化光阻层;
114C 第三图案化光阻层;
116 源极;
118 汲极;
120 半色调光罩;
120a 透光区;
120b 半透光区;
120c 遮光区;
122 第一蚀刻制程;
124 灰化制程;
126 第二蚀刻制程;
128 介电层;
130 接触洞;
D1 第一方向;
D2 第二方向;
DL 资料线或数据线;
GL 闸极线;
PE 画素电极;
R1、R2、R3 区域;
S10~S28 步骤;
Z 垂直投影方向。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明,以使本领域的技术人员可以更好的理解本发明并能予以实施,但所举实施例不作为对本发明的限定。
请参考图1至图19,其中图1为本发明的金属氧化物半导体薄膜晶体管的制作方法的步骤流程图,图2至图19绘示了本发明的一实施例的金属氧化物半导体薄膜晶体管的制作方法示意图,其中图4、图7、图9、图11、图13、图15与图18为上视图,而图5、图8、图10、图12、图14、图16与图19分别为沿图4、图7、图9、图11、图13、图15与图18的剖线A-A’绘示的剖面示意图。本实施例所制作的一金属氧化物半导体薄膜晶体管以可应用于一显示面板的金属氧化物半导体薄膜晶体管为例,但不以此为限。如图1与图2所示,首先进行图1的步骤S10,提供一基板102。基板102可包括例如玻璃基板与陶瓷基板的硬质基板、例如塑料基板的可挠式基板(flexible substrate)或其他适合材料所形成的基板,本实施例的基板102以玻璃基板为例。然后,进行图1的步骤S12,形成一闸极104,其形成方式例如先于基板102上形成一金属层(图未示),再图案化金属层,例如进行一微影暨蚀刻制程(photolithography and etching process),以于基板102上形成闸极104。上述金属层的材料可包括铝(aluminum)、铜(copper)、银(silver)、铬(chromium)、钛(titanium)、钼(molybdenum)的其中一种或多种、上述材料的复合层或上述材料的合金,但并不以此为限。
请参考图3至图5,接着进行图1的步骤S14,于闸极104与基板102上形成一闸极绝缘层106。闸极绝缘层106的材料可包括无机绝缘材料例如氧化硅(silicon oxide)、氮化硅(silicon nitride)或氮氧化硅(silicon oxynitride)等,但不以此为限。闸极绝缘层106的材料也可包括有机绝缘材料或有机/无机混成绝缘材料。随后,进行步骤S16,于闸极绝缘层106上形成图案化金属氧化物半导体层110,其制作方法包括先在闸极绝缘层106上沉积一金属氧化物半导体层108,并且对金属氧化物半导体层108实施图案化制程(例如微影蚀刻制程),以形成图案化金属氧化物半导体层110,如图4与图5所示,其中图案化金属氧化物半导体层110于一垂直投影方向Z上与闸极104部分重叠,亦即图案化金属氧化物半导体层110部分覆盖闸极104。于本实施例中,金属氧化物半导体层108的材料以氧化铟镓锌(indium gallium zinc oxide,IGZO)为例,但不以此为限。金属氧化物半导体层108的材料可包括II-VI族化合物(例如氧化锌,ZnO)、II-VI族化合物掺杂碱土金属(例如氧化锌镁,ZnMgO)、II-VI族化合物掺杂IIIA族元素(例如氧化铟镓锌,IGZO)、II-VI族化合物掺杂VA族元素(例如氧化锡锑,SnSbO2)、II-VI族化合物掺杂VIA族元素(例如氧化硒化锌,ZnSeO)、II-VI族化合物掺杂过渡金属(例如氧化锌锆,ZnZrO),或其他藉由以上提及的元素总类混合搭配形成的具有半导体特性的氧化物,但并不以此为限。
本实施例所制作的金属氧化物半导体薄膜晶体管可应用于显示面板,但不以此为限。举例而言,可于基板102上制作一闸极线GL,其中闸极线GL沿一第一方向D1延伸并与闸极104相连接。闸极线GL与闸极104可以相同金属层制作,且可借由同一图案化制程一并形成。
如图6所示,接着进行图1的步骤S18,于图案化金属氧化物半导体层110上形成一导电层112,再于导电层112上形成一光阻层114。导电层112的材料可包括金属材料,例如铝、铜、银、铬、钛、钼的其中一种或多种、上述材料的复合层或上述材料的合金,但并不以此为限。如图7与图8所示,接着进行步骤S20,形成一第一图案化光阻层114A与二第二图案化光阻层114B,其中第二图案化光阻层114B分别设置于基板102上预定形成源极的区域R1以及预定形成汲极的区域R2,而第一图案化光阻层114A设置于基板102上两个第二图案化光阻层114B之间的区域R3,其在垂直投影方向Z上与图案化金属氧化物半导体层110部分重叠。根据本发明,此处所形成的第一图案化光阻层114A的厚度小于第二图案化光阻层114B的厚度。详细而言,本实施例于导电层112上形成第一图案化光阻层114A与第二图案化光阻层114B的步骤包括先于导电层112上形成整面的光阻层114(如图6所示),之后利用一半色调(halftone)光罩120(如图8所示)对光阻层114进行一微影(photolithography)制程,经显影后再形成第一图案化光阻层114A与第二图案化光阻层114B,但不以此为限。
举例而言,本实施例的半色调光罩120可包括一透光区120a、一半透光区120b以及至少两个遮光区120c。以光阻材料为正光阻为例,半色调光罩120的遮光区120c可对应区域R1、R2设置,以形成第二图案化光阻层114B,半色调光罩120的半透光区120b可对应区域R3,以形成第一图案化光阻层114A,而半色调光罩120的透光区120a则对应于不需要留下光阻层114的部分。由于对应遮光区120c与半透光区120b的光阻材料受到的曝光量不同,因此所形成的第一图案化光阻层114A的厚度小于第二图案化光阻层114B的厚度。需注意的是,本实施例的半色调光罩120可另包含对应于其他导电组件图案的遮光区120c,例如对应于预定形成信号线的区域,因此,显影后的光阻层另包括第三图案化光阻层114C,如图7所示,与第二图案化光阻层114B相接,用来定义数据线图案。
于其他变化实施例中,光阻材料亦可依据实际需求使用负光阻,此时半色调光罩可包括一遮光区、一半透光区以及至少两透光区。半色调光罩的透光区与半透光区可分别用于形成第二图案化光阻层与第一图案化光阻层,而遮光区则可用于移除光阻材料,但不以此为限。
如图9与图10所示,接着执行图1的步骤S22,进行一第一蚀刻制程122,移除未被第一图案化光阻层114A、第二图案化光阻层114B及第三图案化光阻层114C覆盖的部分导电层112。详细而言,第一蚀刻制程122包括利用一第一蚀刻液所进行,以移除部分导电层112。在本实施例中,第一蚀刻液包括磷酸(phosphoric)、醋酸(acetic)与硝酸(nitric)(亦称作PAN蚀刻液),但不以此为限。在进行第一蚀刻制程122的过程中,由于本实施例的图案化金属氧化物半导体层110被第一图案化光阻层114A与第二图案化光阻层114B覆盖,因此可避免第一蚀刻液与图案化金属氧化物半导体层110接触,进一步避免图案化金属氧化物半导体层110被第一蚀刻液损害。需注意的是,在步骤S22中使用包括磷酸、醋酸与硝酸的蚀刻液移除大面积导电层112的优点是能提供稳定的蚀刻速率,亦即在蚀刻过程较容易掌控整体蚀刻效果。
如图11与图12所示,接着执行图1的步骤S24,移除第一图案化光阻层114A,暴露出第二图案化光阻层114B之间的部分导电层112。举例而言,本实施例移除第一图案化光阻层114A的步骤包括进行一灰化(Ashing)制程124,但不以此为限。详细而言,由于本实施例的第一图案化光阻层114A的厚度小于第二图案化光阻层114B的厚度,借由同步对第一图案化光阻层114A与第二图案化光阻层114B进行灰化制程124,厚度较薄的第一图案化光阻层114A会先被完全去除,且仍有一定厚度的第二图案化光阻层114B则会被留下,遮蔽区域R1与区域R2。
如图13与图14所示,接着执行图1的步骤S26,进行一第二蚀刻制程126,移除未被第二图案化光阻层114B覆盖的部分导电层112,以形成源极116与汲极118,并且暴露出部分的图案化金属氧化物半导体层110。详细而言,第二蚀刻制程126包括利用一第二蚀刻液所进行,以移除部分导电层112。在本实施例中,第二蚀刻液包括过氧化氢(hydrogenperoxide),但不以此为限。由于第一图案化光阻层114A所覆盖的区域(亦即源极116与汲极118之间的区域,亦或者是薄膜晶体管的信道(channel)区域),其面积相较于一个画素的面积的比值大约只有数百分之一,甚至只有千分之一。因此,可以大幅降低本实施例的第二蚀刻液的负荷,进而避免蚀刻速率的变异,以及避免制程中氧气的生成与温度升高的问题。
如图15与图16所示,接着执行图1的步骤S28,移除第二图案化光阻层114B,以暴露出源极116与汲极118。由于本实施例所制作的金属氧化物半导体薄膜晶体管可应用于显示面板,因此可如前所述,在制作源极116与汲极118时可一并制作资料线或数据线DL,在移除第二图案化光阻层114B时一并移除第三图案化光阻层114C,以暴露出资料线或数据线DL,其中资料线或数据线DL沿一第二方向D2延伸并与源极116相连接。资料线或数据线DL、源极116与汲极118可同属于导电层112,且可一并由第二图案化光阻层114B覆盖并经由第一蚀刻制程124与第二蚀刻制程126形成。
如图17所示,于移除第二图案化光阻层114B的步骤后,可于图案化金属氧化物半导体层110、源极116、汲极118与闸极绝缘层106上形成一图案化的介电层128,其中介电层128具有至少一接触洞130,暴露出部分汲极118。于本实施例中,形成图案化的介电层128的步骤可包括先全面沉积一层介电材料,例如使用PECVD制程来镀膜,接着再进行微影暨蚀刻制程,以形成接触洞130。本实施例的介电层128的材料可包括无机绝缘材料例如氧化硅(silicon oxide)、氮化硅(silicon nitride)或氮氧化硅(silicon oxynitride)等,但不以此为限。介电层128的材料也可包括有机绝缘材料或有机/无机混成绝缘材料。
如图18与图19所示,接着于介电层128上形成一画素电极PE,其中画素电极PE通过接触洞130与汲极118电性连接。画素电极PE的材料可包括氧化铟锡、氧化铟锌、氧化铝锌或其他适合的透明导电材料。举例而言,画素电极PE可透过溅镀方式来沉积材料层,之后再以微影暨蚀刻制程图案化材料层而得到画素电极PE。
综上所述,本发明的金属氧化物半导体薄膜晶体管的制作方法主要包括图1所示的步骤:
步骤S10:提供一基板;
步骤S12:于基板上形成一闸极;
步骤S14:于闸极上形成一闸极绝缘层;
步骤S16:于闸极绝缘层上形成一图案化金属氧化物半导体层,部分覆盖闸极;
步骤S18:于图案化金属氧化物半导体层上形成一导电层;
步骤S20:于导电层上形成一第一图案化光阻层与二第二图案化光阻层,其中第二图案化光阻层分别设置于预定形成一源极的区域以及预定形成一汲极的区域,而第一图案化光阻层设置于第二图案化光阻层之间;
步骤S22:进行一第一蚀刻制程,移除未被第一图案化光阻层与第二图案化光阻层覆盖的部分导电层;
步骤S24:移除第一图案化光阻层,暴露出第二图案化光阻层之間的部分导电层;
步骤S26:进行一第二蚀刻制程,移除未被第二图案化光阻层覆盖的部分导电层,以形成源极与汲极;以及
步骤S28:移除第二图案化光阻层。
相较于先前技术,本发明以两道蚀刻制程制作源极与汲极,其中第一蚀刻制程使用包括磷酸、醋酸与硝酸的第一蚀刻液所进行,移除大面积的导电层,此时图案化金属氧化物半导体层被第一图案化光阻层与第二图案化光阻层覆盖,因此可有效避免图案化金属氧化物半导体层受到第一蚀刻液所蚀刻,避免造成薄膜晶体管失效。此外,使用包括磷酸、醋酸与硝酸的蚀刻液也较不容易发生蚀刻速率于过程中不稳定的问题。接着,第二蚀刻制程使用包括过氧化氢的第二蚀刻液所进行,以移除未被第二图案化光阻层覆盖的部分导电层。由于第二图案化光阻层所覆盖的区域,其面积相较于一个画素的面积的比值大约只有数百分之一。因此,可以大幅降低第二蚀刻液的负荷,进而避免蚀刻速率的变异,以及避免制程中氧气的生成与温度升高的问题,避免有爆炸与设备损毁的疑虑。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例,本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换,均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (9)

1.一种金属氧化物半导体薄膜晶体管的制作方法,其特征在于,包括:
提供一基板;
于该基板上形成一闸极;
于该闸极上形成一闸极绝缘层;
于该闸极绝缘层上形成一图案化金属氧化物半导体层,部分覆盖该闸极;
于该图案化金属氧化物半导体层上形成一导电层;
于该导电层上形成一第一图案化光阻层与二第二图案化光阻层,其中该等第二图案化光阻层分别设置于预定形成一源极的区域以及预定形成一汲极的区域,而该第一图案化光阻层设置于该等第二图案化光阻层之间;
进行一第一蚀刻制程,移除未被该第一图案化光阻层与该等第二图案化光阻层覆盖的部分该导电层;
移除该第一图案化光阻层,暴露出该等第二图案化光阻层之间的部分该导电层;
进行一第二蚀刻制程,移除未被该等第二图案化光阻层覆盖的部分该导电层,以形成该源极与该汲极;以及
移除该等第二图案化光阻层。
2.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,其中该第一图案化光阻层的厚度小于该等第二图案化光阻层的厚度。
3.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,其中于该导电层上形成该第一图案化光阻层与该等第二图案化光阻层的步骤包括:
于该导电层上形成一光阻层;以及
利用一半色调光罩对该光阻层进行一微影制程,以形成该第一图案化光阻层与该等第二图案化光阻层。
4.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,其中该第一蚀刻制程包括利用一第一蚀刻液所进行,且该第一蚀刻液包括磷酸、醋酸与硝酸。
5.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,其中该第二蚀刻制程包括利用一第二蚀刻液所进行,且该第二蚀刻液包括过氧化氢。
6.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,其中移除该第一图案化光阻层的步骤包括进行一灰化制程。
7.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,还包括:
于移除该等第二图案化光阻层的步骤后,于该图案化金属氧化物半导体层、该源极、该汲极与该闸极绝缘层上形成一介电层,其中该介电层具有至少一接触洞,暴露出部分该汲极;以及
于该介电层上形成一画素电极,其中该画素电极通过该接触洞与该汲极电性连接。
8.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,其中该图案化金属氧化物半导体层包括氧化铟镓锌。
9.如权利要求1所述的金属氧化物半导体薄膜晶体管的制作方法,其特征在于,其中该基板包括一玻璃基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346669A (zh) * 2018-02-01 2018-07-31 惠科股份有限公司 开关阵列基板及其制造方法
TWI804379B (zh) * 2022-07-06 2023-06-01 龍華科技大學 降低半導體元件電漿靜電效應之製作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494231B (zh) * 2018-11-14 2020-10-30 昆山龙腾光电股份有限公司 薄膜晶体管阵列基板及其制作方法、以及液晶显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040180480A1 (en) * 2003-03-14 2004-09-16 Fujitsu Display Technologies Corporation Thin film transistor substrate and method for fabricating the same
WO2009031259A1 (ja) * 2007-09-03 2009-03-12 Sharp Kabushiki Kaisha 薄膜トランジスタ基板の製造方法、製造プログラム及びそのプログラムを記録した記録媒体
CN102157387A (zh) * 2010-11-19 2011-08-17 友达光电股份有限公司 薄膜晶体管及其制造方法
CN102593184A (zh) * 2010-06-10 2012-07-18 友达光电股份有限公司 薄膜晶体管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040180480A1 (en) * 2003-03-14 2004-09-16 Fujitsu Display Technologies Corporation Thin film transistor substrate and method for fabricating the same
WO2009031259A1 (ja) * 2007-09-03 2009-03-12 Sharp Kabushiki Kaisha 薄膜トランジスタ基板の製造方法、製造プログラム及びそのプログラムを記録した記録媒体
CN102593184A (zh) * 2010-06-10 2012-07-18 友达光电股份有限公司 薄膜晶体管及其制造方法
CN102157387A (zh) * 2010-11-19 2011-08-17 友达光电股份有限公司 薄膜晶体管及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346669A (zh) * 2018-02-01 2018-07-31 惠科股份有限公司 开关阵列基板及其制造方法
CN108346669B (zh) * 2018-02-01 2021-04-09 惠科股份有限公司 开关阵列基板及其制造方法
TWI804379B (zh) * 2022-07-06 2023-06-01 龍華科技大學 降低半導體元件電漿靜電效應之製作方法

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