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TW201436231A - 薄膜場效型電晶體 - Google Patents

薄膜場效型電晶體 Download PDF

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TW201436231A
TW201436231A TW102148877A TW102148877A TW201436231A TW 201436231 A TW201436231 A TW 201436231A TW 102148877 A TW102148877 A TW 102148877A TW 102148877 A TW102148877 A TW 102148877A TW 201436231 A TW201436231 A TW 201436231A
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TW
Taiwan
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field effect
layer
thin film
effect transistor
active layer
Prior art date
Application number
TW102148877A
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English (en)
Inventor
Shigekazu Tomai
Shigeo Matsuzaki
Emi Kawashima
Nozomi Tajima
Akira Kaijo
Original Assignee
Idemitsu Kosan Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co filed Critical Idemitsu Kosan Co
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    • H10D64/62—Electrodes ohmically coupled to a semiconductor

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  • Thin Film Transistor (AREA)

Abstract

本發明之薄膜場效型電晶體之特徵在於：於基板上至少包含閘極電極、閘極絕緣膜、活性層、電阻層、源極電極及汲極電極，上述源極電極及上述汲極電極經由設置於上述電阻層之接觸孔而與上述活性層電性連接，並且上述活性層與上述電阻層之折射率之差為0.3以下，且上述電阻層之膜厚為5 nm以上且300 nm以下。

Description

薄膜場效型電晶體
本發明係關於一種薄膜場效型電晶體。
近年來，由於液晶或電致發光(Electro Luminescence：EL)技術等之進步，故而平面薄型圖像顯示裝置(Flat Panel Display：FPD)得以實用化。尤其是使用藉由通入電流被激發而發光之薄膜材料之有機電場發光元件(以下，有時記載為「有機EL元件」)可於低電壓下獲得高亮度之發光，故而於包含行動電話顯示器、個人數位助理(PDA，Personal Digital Assistant)、電腦顯示器、汽車之資訊顯示器、TV(Television，電視)監視器、或通用照明之廣泛之領域中，期待器件(device)之薄型化、輕量化、小型化、及省電等效果。
該等FPD係藉由將設置於玻璃基板上之非晶矽薄膜或多晶矽薄膜用於活性層之薄膜場效型電晶體(於以下之說明中，有時記載為Thin Film Transistor、或TFT)之主動矩陣電路而進行驅動。
另一方面，伴隨著該等FPD之多樣化、高性能化，針對電晶體誤動作之對策亦要求更嚴格之基準。例如，若為有機EL，則電流與驅動電壓之平方成比例，故而必需儘可能地抑制動作時之閾值電壓漂移。關於液晶用途，因外部光或溫度上升所導致之漏電流之抑制亦愈加嚴格。
因此，積極地開發將對該等誤動作較強之寬能隙之非晶氧化物，例如In-Ga-Zn-O系非晶氧化物的半導體薄膜用於活性層之TFT(例 如，參照專利文獻1、非專利文獻1)。近年來，作為進而遷移率較高之氧化物半導體材料，提出有富In(銦)之IGZO(Indium Gallium Zinc Oxide，氧化銦鎵鋅)、ITZO(Indium Tin Zinc Oxide，氧化銦錫鋅)、及結晶材料之IGO(Indium Gallium Oxide，氧化銦鎵)等(例如，參照專利文獻2、非專利文獻2及3)。
然而，若欲提高氧化物半導體之遷移率，則帶隙較窄之In2O3之濃度增多，故而有斷態電流上升，或藉由光照射等而產生光載子(photocarrier)，導致閥值電壓漂移(Vt漂移)之情況。為了防止此種情況，若僅積層SiO2等保護膜，則不能成為對策。作為相對有效之方法，揭示有將通道設為2層之方法(專利文獻3)。例如有以下等技術：藉由在活性層之後通道側積層包含帶隙較寬之氧化物半導體之電阻層，雖犧牲遷移率但減少閾值電壓漂移。可認為，寬能隙之氧化物半導體比SiO2更適合作為電阻層之原因在於，其與活性層之折射率之差較小，可抑制因雜散光所導致之光傳導(photoconduction)。又，由於不存在帶隙之大小亦極端不同之情況，故而認為於接合界面、即活性層與電阻層之界面不易積存導致誤動作之阱。反之，若電阻層使用SiO2等寬能隙之絕緣體，則產生折射階差，故而於通道部分封入來自橫向之雜散光，變得容易導致因斷態電流之增加或閾值電壓漂移等所引起之誤動作。又，於活性層與電阻層之界面變得容易累積阱，同樣地變得容易導致誤動作。
另外，將寬能隙之氧化物半導體積層於後通道側之技術由於與絕緣膜側之通道相比高電阻之情形較多，故而有容易產生與源極/汲極電極之接觸電阻之課題。於電阻膜與源極/汲極電極之接觸電阻較大之情形時，導致輸出電流之降低，尤其是有機EL或高精細液晶之驅動容易成為問題。
又，以提高可靠性為目的而將通道製成積層構造之技術報告於 專利文獻1及3~5等中。然而，於將該技術用於例如顯示裝置之驅動電路之情形時，有因源極/汲極電極與製成積層構造之通道之接觸電阻，而無法獲得所設計之遷移率之情況。為了解決該問題，對積層構造通道之高電阻層側進行蝕刻，以源極/汲極電極與低電阻層直接接觸之方式進行加工即可，但產生蝕刻液或蝕刻氣體亦會腐蝕低電阻層側之課題。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2006-165529號公報
專利文獻2：日本專利特開2010-45263號公報
專利文獻3：日本專利特開2012-59860號公報
專利文獻4：日本專利特開2010-73881號公報
專利文獻5：日本專利特開2010-21555號公報
非專利文獻
非專利文獻1：IDW/AD' 05，845頁-846頁(6 December, 2005)
非專利文獻2：Appl. Phys. Express, 5(2012)011102
非專利文獻3：Jpn. J. Appl. Phys, 51(2012)03CB01
本發明之目的在於提供一種場效遷移率較高、可靠性較高之薄膜場效型電晶體。
本發明者等人為了使用高遷移率之通道提高可靠性而努力探索以下方法：藉由使用閾值電壓漂移經抑制之氧化物半導體，即便積層電阻層，亦可減少與源極/汲極電極之接觸電阻。結果發現，藉由在基板上至少包含閘極電極、閘極絕緣膜、活性層、電阻層、源極電極及汲極電極，且上述活性層以直接連接於上述電阻層、源極電極及汲極電極之方式構成之薄膜場效型電晶體，可解決上述課題，從而完成 本發明。
又，亦發現，本發明由於可利用選擇蝕刻性，故而不會增加光罩之步驟數，因此生產性較高。
根據本發明，可提供以下之薄膜場效型電晶體、其製造方法、及使用其之電子機器。
1.一種薄膜場效型電晶體，其特徵在於：於基板上至少包含閘極電極、閘極絕緣膜、活性層、電阻層、源極電極及汲極電極，上述源極電極及上述汲極電極經由設置於上述電阻層之接觸孔而與上述活性層電性連接，並且上述活性層與上述電阻層之折射率之差為0.3以下，且上述電阻層之膜厚為5nm以上且300nm以下。
2.如1之薄膜場效型電晶體，其中上述活性層及上述電阻層含有包含選自由In、Zn、Ga、Sn、Al、Zr、Hf、Mg及Y所組成之群中之至少1種之氧化物。
3.如1或2之薄膜場效型電晶體，其中上述活性層之電阻低於上述電阻層之電阻。
4.如1至3中任一項之薄膜場效型電晶體，其中上述電阻層之氧化物為非晶氧化物。
5.如1至4中任一項之薄膜場效型電晶體，其中上述活性層之氧化物為非晶氧化物。
6.如1至5中任一項之薄膜場效型電晶體，其進而包含接觸於上述電阻層之層間絕緣膜。
7.如1至6中任一項之薄膜場效型電晶體，其中上述活性層之膜厚為5nm以上且300nm以下。
8.一種薄膜場效型電晶體之製造方法，其特徵在於：其係如6或7之薄膜場效型電晶體之製造方法，且以相同之曝光步驟形成貫通上述層間絕緣膜與上述電阻層之接 觸孔。
9.一種電子機器，其特徵在於包含如1至7中任一項之薄膜場效型電晶體。
根據本發明，可提供一種場效遷移率較高、可靠性較高之薄膜場效型電晶體。
1‧‧‧薄膜場效型電晶體
2‧‧‧薄膜場效型電晶體
3‧‧‧薄膜場效型電晶體
10‧‧‧玻璃基板
20‧‧‧閘極電極
30‧‧‧閘極絕緣膜
40‧‧‧活性層(半導體層)
50‧‧‧電阻膜
60‧‧‧層間絕緣膜
62‧‧‧第1接觸孔
70‧‧‧源極電極
72‧‧‧汲極電極
80‧‧‧保護膜
82‧‧‧第2接觸孔
110‧‧‧基板
120‧‧‧閘極電極
130‧‧‧閘極絕緣膜
140‧‧‧通道層(半導體層)
150‧‧‧電阻層
160‧‧‧層間絕緣膜
170‧‧‧源極電極
172‧‧‧汲極電極
180‧‧‧保護膜
182‧‧‧第2接觸孔
210‧‧‧基板
220‧‧‧閘極電極
230‧‧‧閘極絕緣膜
240‧‧‧通道層(半導體層)
250‧‧‧電阻層
252‧‧‧光阻劑
260‧‧‧層間絕緣膜
270‧‧‧源極電極
272‧‧‧汲極電極
280‧‧‧保護膜
282‧‧‧接觸孔
圖1a係本發明之薄膜場效型電晶體製造之一步驟圖。
圖1b係本發明之薄膜場效型電晶體製造之一步驟圖。
圖1c係本發明之薄膜場效型電晶體製造之一步驟圖。
圖1d係本發明之薄膜場效型電晶體製造之一步驟圖。
圖1e係本發明之薄膜場效型電晶體製造之一步驟圖。
圖1f係表示本發明之薄膜場效型電晶體之一實施形態之模式圖。
圖2a係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖2b係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖2c係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖2d係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖2e係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖2f係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖2g係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3a係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3b係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3c係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3d係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3e係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3f係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3g係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3h係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3i係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3j係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3k係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
圖3l係另一態樣之薄膜場效型電晶體之製造方法之一步驟圖。
1.薄膜場效型電晶體
本發明之薄膜場效型電晶體之特徵在於：至少包含閘極電極、閘極絕緣膜、活性層、電阻層、源極電極及汲極電極，上述源極電極及上述汲極電極經由設置於上述電阻層之接觸孔而與上述活性層電性連接，並且上述活性層與上述電阻層之折射率之差為0.3以下，且上述電阻層之膜厚為5nm以上且300nm以下。
1)構造及製法
其次，使用圖式詳細地說明本發明之薄膜場效型電晶體之構造。
圖1a~圖1f係表示本發明之薄膜場效型電晶體1之製造順序之圖，且為表示逆交錯構造之一例之模式圖。於玻璃基板10上積層閘極電極20，使用光處理(photoprocess)進行蝕刻(圖1a)。其次，利用PE-CVD(Plasma Enhanced-Chemical Vapor Deposition，電漿增強化學氣相沈積法)等堆積閘極絕緣膜30。其次，使用濺鍍等方法依序堆積活性層(半導體層)40、電阻膜50。繼而，使用第2次之光微影進行圖案化(圖1b)。
然後，利用CVD(Chemical Vapor Deposition，化學氣相沈積法)等在其上成膜SiO2等層間絕緣膜60作為蝕刻終止膜(圖1c)。其次，藉由第3次之光微影製程，而於層間絕緣膜60貫通第1接觸孔。繼而，藉由再次變更藥液或氣體而於電阻層亦貫通第1接觸孔62(圖1d)。可利 用相同之曝光步驟形成貫通層間絕緣膜與電阻層之接觸孔。
其次，將電極進行濺鍍成膜後，利用第4次之光微影製程圖案化為源極/汲極電極70、72之形狀(圖1e)。最後，利用CVD等堆積SiO2作為保護膜80後，藉由第5次之光微影製程而貫通第2接觸孔82，從而完成本發明之薄膜場效型電晶體。
再者，於上述之例中，雖然設置有層間絕緣膜，但亦可不設置層間絕緣膜。於該情形時，僅於電阻層設置第1接觸孔而使源極/汲極電極與活性層電性連接。
如上所述，本發明之薄膜場效型電晶體之製造方法之特徵在於：利用相同之曝光步驟形成貫通上述層間絕緣膜與上述電阻層之接觸孔。
本發明之製造方法之特徵在於：利用電阻層(高電阻膜)與活性層(低電阻膜)之選擇蝕刻性。於其一實施形態中，利用相同之光處理加工電阻層與層間絕緣膜，並由相同之貫通孔而形成，藉此可不增加光罩之步驟數而兼具電晶體之高遷移率與高可靠性。
2)活性層(半導體層)及電阻層
於本發明之薄膜場效型電晶體之活性層及電阻層中，較佳為使用氧化物半導體。作為電阻層與活性層，可使用不同材料，更佳為使用可藉由分別不同之蝕刻液或蝕刻氣體而圖案化之材料之組合，即、使用於電阻層與活性層之間可進行選擇蝕刻之材料之組合。
本發明中之活性層與電阻層較佳為分別含有包含選自由In、Zn、Ga、Sn、Al、Zr、Hf、Mg及Y所組成之群中之至少1種之氧化物，較佳為含有包含選自由In、Zn、Ga、Sn及Al所組成之群中之至少1種之氧化物。又，亦可僅包含該氧化物。
於使用下述者作為蝕刻液之情形時，將如能溶解電阻層且不溶解活性層之電阻層與活性層之組合示於以下。
於PAN(磷酸、乙酸及硝酸之混合酸)之情形時，可列舉：電阻層/活性層=IGZO/ITZO、IGZO/結晶IGO、及IGZO/ITAO(Indium Tin Aluminum Oxide，氧化銦錫鋁)等。於草酸或稀氫氟酸之情形時，可列舉：電阻層/活性層=Ga2O3/結晶IGO等。
又，於乾式蝕刻之情形時，於使用作為氯系氣體之BCl3系時，可列舉：電阻層/活性層=ZrO2/ITZO、Ga2O3/ITZO等。於CH4之情形時，可列舉：電阻層/活性層=IGZO/結晶IGO等。
再者，IGZO意指包含In、Ga及Zn之氧化物，ITZO意指包含In、Sn及Zn之氧化物，IGO意指包含In及Ga之氧化物，ITAO意指包含In、Sn及Al之氧化物。
雖然電阻層與活性層之蝕刻速度之差異越大越好，但只要至少電阻層之蝕刻速度快於活性層之蝕刻速度即可。
<活性層與電阻層之膜厚>
於本發明中，由於電阻層不對源極/汲極電極與活性層之電性連接產生影響，故而電阻層之膜厚無需如先前般設計得較薄。然而，作為帶來動作可靠性之效果所必需之最低限之膜厚，較佳為5nm以上，更佳為10nm以上。又，若超出需要地積層得較厚，則藉由應力而對電晶體之動作特性或壽命造成不良影響，故而較佳為300nm以下，更佳為200nm以下。
活性層之膜厚適宜選擇即可，較佳為5nm以上且300nm以下，更佳為20nm以上且200nm以下。
<活性層與電阻層之折射率>
若活性層與電阻層之折射率之差較大，則於界面產生光之反射。該情況於照射到光之製品中容易成為問題，故而活性層與電阻層之折射率之差較佳為0.3以內，更佳為0.2以內。
活性層與電阻層之折射率係使用光學式之測定系統進行測定。 於本實施例中，準備使活性層與電阻層之各自於玻璃上成膜100nm左右而成之單膜，利用光學式薄膜測定系統(Ya-man公司之FilmTek)進行測定。
<活性層與電阻層之電阻>
電阻層較佳為電阻高於活性層。於電阻層之電阻低於活性層之情形時，有Off(斷態)電流變大而對消耗電力造成問題之情況。
電阻之測定方法係如實施例中所記載。
藉由使用上述活性層及電阻層，可實現遷移率較高、顯示高ON/OFF比、且閾值電壓之漂移較小之優異之電晶體特性。
<活性層及電阻層之形成方法>
作為活性層及電阻層之成膜方法，較佳為以氧化物半導體之多晶燒結體作為靶材而使用氣相成膜法。於氣相成膜法中，適用濺鍍法及脈衝雷射蒸鍍法(PLD(Pulsed Laser Deposition)法)。進而，就量產性之觀點而言，較佳為濺鍍法。
3)層間絕緣膜
作為層間絕緣膜之材料，可列舉：SiO2、SiNx、SiON等絕緣體。層間絕緣膜之膜厚較佳為10~300nm，更佳為20~200nm。層間絕緣膜之成膜法並無特別限定，可藉由電漿CVD、TECS-CVD(Triethylchlorosilane-Chemical Vapor Deposition，三乙基氯矽烷化學氣相沈積法)、濺鍍法等而進行成膜。
4)閘極絕緣膜
作為閘極絕緣膜之材料，可使用：SiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等絕緣體、或包含至少2種以上該等化合物之混合物。又，亦可使用如聚醯亞胺之高分子絕緣體作為閘極絕緣膜。
作為閘極絕緣膜之膜厚，較佳為10nm~10μm。
為了減少漏電流或提高耐電壓性，閘極絕緣膜必須厚至某種程 度。然而，若過厚，則有導致TFT之驅動電壓上升之虞。因此，關於閘極絕緣膜之膜厚，若為無機絕緣體，則更佳為設為50nm~1000nm，若為高分子絕緣體，則更佳為設為0.5μm~5μm。
尤其是若使用如HfO2之高介電常數絕緣體作為閘極絕緣膜，則即便使膜厚較厚，亦可實現低電壓下之TFT驅動，故而尤佳。
5)閘極電極
作為閘極電極之材料，例如可列舉：Al、Mo、Cr、Ta、Ti、Au、或Ag等金屬、Al-Nd、APC等合金、氧化錫、氧化鋅、氧化銦、氧化銦錫(ITO，Indium Tin Oxide)、氧化鋅銦(IZO，Indium Zinc Oxide)等金屬氧化物導電膜、聚苯胺、聚噻吩、聚吡咯等有機導電性化合物、或該等之混合物。
閘極電極之厚度較佳為設為10nm以上且1000nm以下。
閘極電極之成膜法並無特別限定，可考慮與上述材料之適合性而由印刷方式、塗佈方式等濕式方式、真空蒸鍍法、濺鍍法、離子鍍著法等物理方式、CVD、電漿CVD法等化學方式等適宜選擇，而將閘極電極形成於基板上。
例如，於選擇ITO之情形時，可藉由直流或高頻濺鍍法、真空蒸鍍法、離子鍍著法等而進行。又，於選擇有機導電性化合物之情形時，可藉由濕式製膜法而進行。
6)源極電極及汲極電極
作為源極電極及汲極電極之材料，例如可列舉：Al、Mo、Cr、Ta、Ti、Au、或Ag等金屬、Al-Nd、APC等合金、氧化錫、氧化鋅、氧化銦、氧化銦錫(ITO)、氧化鋅銦(IZO)等金屬氧化物導電膜、聚苯胺、聚噻吩、聚吡咯等有機導電性化合物、或該等之混合物。
源極電極及汲極電極之厚度較佳為分別設為10nm以上且1000nm以下。
源極電極及汲極電極之製膜法並無特別限定，可考慮與上述材料之適合性而由印刷方式、塗佈方式等濕式方式、真空蒸鍍法、濺鍍法、離子鍍著法等物理方式、CVD、電漿CVD法等化學方式等適宜選擇，而形成於基板上。
例如於選擇ITO之情形時，可藉由直流或高頻濺鍍法、真空蒸鍍法、離子鍍著法等而進行。又，於選擇有機導電性化合物之情形時，可藉由濕式製膜法而進行。
7)基板
基板並無特別限定，例如可列舉：YSZ(yttrium stabilized zirconia，釔穩定氧化鋯)、玻璃等無機材料、聚對苯二甲酸乙二酯、聚對苯二甲酸丁二酯、聚萘二甲酸乙二酯等聚酯、聚苯乙烯、聚碳酸酯、聚醚碸、聚芳酯、烯丙基二乙二醇碳酸酯、聚醯亞胺、聚環烯烴、降烯樹脂、聚(氯三氟乙烯)等合成樹脂等有機材料等。於上述有機材料之情形時，較佳為耐熱性、尺寸穩定性、耐溶劑性、電氣絕緣性、加工性、低透氣性、或低吸濕性等優異。
又，作為基板，亦可較佳地使用可撓性基板。作為用於可撓性基板之材料，較佳為透過率較高之有機塑膠膜，例如可使用：聚對苯二甲酸乙二酯、聚鄰苯二甲酸丁二酯、聚萘二甲酸乙二酯等聚酯、聚苯乙烯、聚碳酸酯、聚醚碸、聚芳酯、聚醯亞胺、聚環烯烴、降烯樹脂、聚(氯三氟乙烯)等塑膠膜。又，膜狀塑膠基板於絕緣性不充分之情形時，亦較佳為包含絕緣層、用以防止水分或氧氣之透過之阻氣層、以及用以提高膜狀塑膠基板之平坦性或與電極或活性層之密接性之底塗層等。
可撓性基板之厚度較佳為設為50μm以上且500μm以下。其原因在於：於將可撓性基板之厚度設為未達50μm之情形時，難以使基板本身保持充分之平坦性。又，於將可撓性基板之厚度設為厚於500μm 之情形時，難以使基板本身自由地彎曲、即欠缺基板本身之可撓性。
8)保護絕緣膜(保護膜)
亦可視需要於TFT上設置保護絕緣膜。設置保護絕緣膜之目的在於：保護活性層或電阻層之半導體層以免其因大氣而劣化，或使於TFT上所製作之電子器件絕緣。
作為保護絕緣膜之具體例，可列舉：MgO、SiO、SiO2、Al2O3、GeO、NiO、CaO、BaO、Fe2O3、Y2O3、或TiO2等金屬氧化物、SiNx、SiNxOy等金屬氮化物、MgF2、LiF、AlF3、或CaF2等金屬氟化物、聚乙烯、聚丙烯、聚甲基丙烯酸甲酯、聚醯亞胺、聚脲、聚四氟乙烯、聚氯三氟乙烯、聚二氯二氟乙烯、氯三氟乙烯與二氯二氟乙烯之共聚物、使包含四氟乙烯與至少1種共聚合單體之單體混合物進行共聚合而得之共聚物、於共聚合主鏈具有環狀結構之含氟共聚物、吸水率1%以上之吸水性物質、吸水率0.1%以下之防濕性物質等。
關於保護絕緣膜之形成方法，並無特別限定，例如可適用：真空蒸鍍法、濺鍍法、反應性濺鍍法、MBE(Molecular Beam Epitaxy，分子束磊晶)法、團簇離子束法、離子鍍著法、電漿聚合法(高頻激發離子鍍著法)、電漿CVD法、雷射CVD法、熱CVD法、氣體源CVD法、塗佈法、印刷法、或轉印法。
9)後處理
亦可視需要進行熱處理作為TFT之後處理。作為熱處理，於溫度100℃以上、且大氣下或氮氣環境下進行。作為進行熱處理之步驟，可於成膜活性層後進行，亦可於TFT製作步驟之最後進行。藉由進行熱處理，而有抑制TFT之特性之面內不均，提高驅動穩定性等之效果。
本發明之薄膜場效型電晶體可用作使用液晶或電致發光元件之平面薄型圖像顯示裝置(FPD)、行動電話顯示器、個人數位助理 (PDA)、電腦顯示器、汽車之資訊顯示器、TV監視器、通用照明等主動矩陣電路等之電子機器上所搭載之電晶體。
以下，使用圖式對薄膜場效型電晶體之製造方法之其他態樣進行說明。
圖2a~圖2g中所示之製造方法之特徵在於：藉由以閘極電極作為光罩之背面曝光而形成電阻層。藉由如此方式，可使電阻層與閘極電極之形狀吻合。藉由本製造方法，亦可於不增加光罩之步驟數之情況下兼具電晶體之高遷移率與高可靠性。以下，具體地進行說明。
首先，於玻璃等基板110上形成閘極電極120(圖2a)，並於其上形成閘極絕緣膜130(圖2b)。
其次，於該附閘極絕緣膜之基板上成膜ITZO等作為通道層(半導體層)140，繼而成膜IGZO等作為電阻層150(圖2c)，並於其上積層層間絕緣膜160(圖2d)。
於上述積層體上塗佈光阻劑，以閘極電極120作為光罩進行背面曝光(自基板側之曝光)。顯影後，藉由蝕刻而加工層間絕緣膜160與電阻層150之露出部分，使通道層140之上表面之一部分露出(圖2e)。
其次，成膜電極材料後，藉由圖案化而形成源極/汲極電極170、172(圖2f)，設置保護膜180及第2接觸孔182，獲得薄膜場效電晶體2(圖2g)。
各層之形成材料或形成方法等製造方法、條件除特別記載以外，與本發明之製造方法相同。
圖3a~圖31中所示之製造方法之特徵在於：使用半色調光罩(halftone mask)。藉由使用半色調光罩，可以1次之曝光步驟加工通道層與電阻層。以下，具體地進行說明。
首先，於基板210上形成閘極電極220及閘極絕緣膜230(圖3a、3b)。其次，藉由濺鍍等而成膜通道層(半導體層)240及電阻層250。
其次，塗佈光阻劑252後，使用半色調光罩進行曝光(圖3c~3h)。該光罩成為如下之設計：通道層240與源極/汲極電極270、272直接電性連接之部分為全面曝光，通道層240經由電阻層250而連接於源極/汲極電極270、272之部分為半色調曝光。
藉由使用此種光罩，可以1次之曝光實現藉由電阻層被覆通道層之後通道，且通道層與源極/汲極電極電性地直接連接之構造。
於圖3c~3h中使用半色調光罩，結果顯示出藉由顯影而於光阻劑中產生階差，露出面之蝕刻部分發生變化之情況。即，於圖3g、3h中，通道層240之上表面中，僅露出與源極/汲極電極270、272直接電性連接之部分。
其次，成膜層間絕緣膜260，進行蝕刻加工(圖3i、3j)。進行電極材料之成膜後，蝕刻為源極/汲極電極270、272之形狀(圖3k)。最後，設置保護膜280及接觸孔282而獲得薄膜氧化物電晶體3(圖3l)。
各層之形成材料或形成方法等製造方法、條件除特別記載以外，與本發明之製造方法相同。
[實施例]
以下，藉由實施例對本發明之薄膜場效型電晶體進行說明，但本發明並不受該等實施例任何限定。
實施例1 [TFT之製作及評價]
製作圖1中所示之具有底閘極構造之場效型電晶體1。
準備直徑4英吋之無鹼玻璃基板10，利用濺鍍法成膜厚度50nm之Cr後，藉由光微影法圖案化為閘極配線狀，而製成閘極電極20。其次，將該基板設置於PE-CVD裝置，導入SiH4、N2O、N2，獲得厚度150nm之閘極絕緣膜(SiO2膜)30。
其次，將該附閘極絕緣膜30之玻璃基板10安裝於濺鍍裝置，於 DC 100W、濺鍍壓力0.5Pa、氧分壓30%之條件下濺鍍ITZO(In：Sn：Zn=36.5：15：48.5 at%)，成膜50nm之通道層(半導體層)40。繼而，於DC 100W、濺鍍壓力0.5Pa、氧分壓30%之條件下濺鍍IGZO(In：Ga：Zn=1：2：2)，成膜50nm之電阻層50。其次，將該基板水洗、乾燥後，塗佈光阻劑，按預烘烤、曝光、後烘烤、顯影、蝕刻之順序進行處理，藉此使ITZO與IGZO同時圖案化。蝕刻係導入甲烷與氮氣，利用電感耦合方式(ICP，Inductively Coupled Plasma)之高密度電漿乾式蝕刻而進行。進而，將該基板導入至氧氣灰化裝置，進行氧氣灰化而剝離光阻劑。
再次將該基板設置於PE-CVD裝置，導入SiH4、N2O、N2，於基板溫度205℃下積層厚度200nm之層間絕緣膜60(半導體層保護膜：SiO2)。其次，將該基板設置於乾式蝕刻裝置，形成源極/汲極電極用之第1接觸孔62。
進而，將該積層體設置於濺鍍裝置，成膜ITO後，再次利用光微影法進行圖案化而製成源極電極70、汲極電極72。繼而，藉由與上述相同之方法，利用電漿CVD成膜保護膜80，開出第2接觸孔82，最後，於氮氣中350℃、1小時之條件下進行退火，獲得薄膜場效電晶體。
活性層及電阻層之折射率係準備使活性層及電阻層之各自於玻璃上成膜100nm左右而成之單膜，利用光學式薄膜測定系統(Ya-man公司之FilmTek)進行測定。
活性層及電阻層之電阻值係將使活性層及電阻層之各自於玻璃上成膜100nm左右而成之單膜切出為1cm□(1cm×1cm)，設置於東陽技術公司製造之Resitest 8200並利用Van der Pauw法進行測定。
對所獲得之薄膜場效型電晶體1進行下述評價。將結果示於表1。
(1)場效遷移率(A：長通道、B：短通道)
使用半導體參數分析儀(Keithley 4200)，於大氣壓之乾燥氮氣環境下、室溫、遮光環境下測定4英吋玻璃之中央部之TFT。測定係將汲極電壓設為10V，觀察使閘極電壓自-15V變化至20V時之汲極電流。
再者，遷移率係測定通道寬度W與通道長度L分別為W/L=50/50μm與50/10μm之2處，將各自之結果設為遷移率A、遷移率B。
進而，計算遷移率比A/B作為表示接觸電阻之大小之指標。於接觸電阻較大之情形時，若通道長度變短，則接觸電阻對元件整體之動作之貢獻相對地增高，遷移率B計算為較小值。因此，若A/B=1.0~1.3，則接觸電阻之影響較小，但若超過1.5，則變得無法忽視影響。
其結果，遷移率A為45cm2/Vs、遷移率B為44cm2/Vs，顯示幾乎相同之遷移率，確認到接觸電阻較小。
(2)應力試驗
應力試驗係實施正偏壓加熱應力試驗(PBTS，Positive Bias Temperature Stress)與負偏壓光照射試驗(NBIS，Negative Bias Illumination Stress)之2種。PBTS係以50℃施加閘極偏壓+20V，將經過1萬秒後之閾值電壓(Vth)與試驗前相比，將其差量設為△Vth。NBIS係於室溫下一面以460nm之波長照射0.1mW/cm2之光，一面施加閘極偏壓-20V，將經過1萬秒後之閾值電壓(Vth)與試驗前相比，將其差量設為△Vth。
PBTS與NBIS之△Vth表示電晶體動作點之偏移，其數值可謂越小越好，較佳為0~±1V之範圍內，更佳為0~±0.3V之範圍內。
試驗之結果，PBTS與NBIS之△Vth分別顯示出0.1V、-0.8V之良好成績。將結果示於表1。
實施例2~5及比較例1~5
以下，改變各種條件而試製積層TFT，評價遷移率與可靠性。將結果示於表1。
表1中之活性層及電阻層之材料中之「a-」意指「非晶質(amorphous)」，「p-」意指「多晶質(polycrystalline)」。
實施例5之活性層為2層構成，ITZO位於層間絕緣層側。
於比較例1中，由於電阻層之膜厚過小，故而無電阻膜積層之效果，藉由NBIS試驗所得之△Vth成為-2.3V，可知動作可靠性較低。
於比較例2中，由於活性層之膜厚過大，故而認為TFT中產生應力，藉由PBTS試驗所得之△Vth成為+1.2V，藉由NBIS試驗所得之Vth成為-2.5V，可知動作可靠性較低。
於比較例3中，由於ITZO(電阻層)未溶解於PAN中，故而源極/汲極電極與活性層之界面殘留電阻層，觀測到接觸電阻。具體而言，通道長度較短為10μm之情形之遷移率計算為較小之20cm2/Vs。
相對於該等比較例，於實施例1~5中，遷移率比(A/B)為1.0~1.1，遷移率A與B顯示幾乎相同之值，可知接觸電阻較小。又，PBTS與NBIS之△Vth為±1.0V以內，可知動作可靠性較高。
實施例6~10
變更各種條件而試製與實施例1相同之元件構成之積層TFT，對遷移率與可靠性進行評價。將結果示於表2。
參考例1 [TFT之製作及評價]
製作圖2g中所示之具有底閘極構造之場效型電晶體2。
準備直徑4英吋之無鹼玻璃基板110，利用濺鍍法成膜厚度50nm之Mo後，藉由光微影法圖案化為閘極配線狀，而製成閘極電極120(圖2a)。其次，將該基板設置於PE-CVD裝置，導入SiH4、N2O、N2，獲得厚度150nm之閘極絕緣膜(SiO2膜)130(圖2b)。
其次，將該附閘極絕緣膜之玻璃基板安裝於濺鍍裝置，於DC 100W、濺鍍壓力0.5Pa、氧分壓30%之條件下濺鍍ITZO(In：Sn：Zn =38.5：15：46.5 at%)，成膜50nm之通道層(半導體層)140。繼而，於DC 100W、濺鍍壓力0.5Pa、氧分壓30%之條件下濺鍍IGZO(In：Ga：Zn=20：40：40)，成膜50nm之電阻層150。
其次，將該基板水洗、乾燥後，塗佈光阻劑，預烘烤後，使用通道區域用光罩進行曝光。其次，進行後烘烤、顯影，使用草酸蝕刻ITZO與IGZO之不需要部分。其後，進行光阻劑剝離、水洗，形成包含ITZO與IGZO之積層之通道(圖2c)。
其次，再次將該基板設置於PE-CVD裝置，導入SiH4、N2O、N2，於基板溫度205℃下積層厚度200nm之層間絕緣膜160(半導體層保護膜：SiO2)(圖2d)。
再次將該基板水洗、乾燥後，塗佈光阻劑，預烘烤後，進行將閘極電極(Mo)設為光罩之背面曝光。進行後烘烤、顯影後，設置於乾式蝕刻裝置，使用CF4氣體而加工層間絕緣膜160。進而，浸漬於PAN中而蝕刻IGZO之露出部分，使ITZO面露出(圖2e)。
進而，將該積層體設置於濺鍍裝置，成膜Mo後，再次利用光微影法進行圖案化而製成源極/汲極電極170、172(圖2f)。繼而，藉由與上述相同之方法，利用電漿CVD成膜保護膜180，開出第2接觸孔182，最後，於氮氣中350℃、1小時之條件下進行退火，獲得薄膜場效電晶體2(圖2g)。
對薄膜場效電晶體2之遷移率與可靠性進行評價。將結果示於表2。
參考例2
製作圖31中所示之具有底閘極構造之場效型電晶體3。
準備直徑4英吋之無鹼玻璃基板210，利用濺鍍法成膜厚度50nm之Mo後，藉由光微影法圖案化為閘極配線狀，而製成閘極電極220(圖3a)。其次，將該基板設置於PE-CVD裝置，導入SiH4、N2O、 N2，獲得厚度150nm之閘極絕緣膜(SiO2膜)230(圖3b)。
其次，將該附閘極絕緣膜之玻璃基板安裝於濺鍍裝置，於DC 100W、濺鍍壓力0.5Pa、水分壓1%之條件下濺鍍IGO(In：Ga=92.8：7.2 at%)，成膜30nm之通道層(半導體層)240。繼而，於DC 100W、濺鍍壓力0.5Pa、氧分壓30%之條件下濺鍍IGZO(In：Ga：Zn=20：40：40 at%)，成膜30nm之電阻層250。
其次，將該基板水洗、乾燥後，塗佈光阻劑252，預烘烤後，使用半色調光罩進行曝光。該光罩成為如下之設計：通道層與源極/汲極電極直接電性連接之部分為全面曝光，通道層經由電阻層而連接於源極/汲極電極之部分為半色調曝光。於圖3c~3h中使用半色調光罩，結果顯示出藉由顯影而於光阻劑252中產生階差，露出面之蝕刻部分發生變化之情況。
其次，將該基板再次設置於PE-CVD裝置，導入SiH4、N2O、N2，獲得厚度150nm之層間絕緣膜(SiO2膜)260(圖3i)。層間絕緣膜(SiO2)260係使用光微影技術，僅留有高電阻氧化物半導體IGZO之後通道部分而進行蝕刻(圖3j)。其次，將該基板安裝於濺鍍裝置，按Ti/Cu之順序進行成膜後，蝕刻為源極/汲極電極270、272之形狀(圖3k)。
再次將該基板設置於PE-CVD裝置，導入SiH4、N2O、N2，成膜厚度150nm之保護膜(SiO2膜)280。該保護膜280亦藉由使用光微影技術對源極、汲極、閘極之電極取出部分進行蝕刻，而形成接觸孔282。最後，於氮氣中350℃、1小時之條件下進行退火，獲得作為目標之薄膜氧化物電晶體3(圖3l)。
藉由使用半色調光罩，可以1次之曝光步驟加工通道層與電阻層。對薄膜場效電晶體3之遷移率與可靠性進行評價。將結果示於表2。
[產業上之可利用性]
本發明之薄膜場效型電晶體可用作使用液晶或電致發光元件之平面薄型圖像顯示裝置(FPD)、行動電話顯示器、個人數位助理(PDA)、電腦顯示器、汽車之資訊顯示器、TV監視器、通用照明等主動矩陣電路等之電子機器上所搭載之電晶體。
以上對本發明之若干實施形態及/或實施例進行了詳細說明，但業者容易於實質上不脫離本發明之新穎之教示及效果之情況下，對作為該等例示之實施形態及/或實施例進行大量變更。因此，該等大量變更包含於本發明之範圍中。
將成為本申請案之巴黎優先之基礎的日本申請說明書之內容全部援用於本文中。
1‧‧‧薄膜場效型電晶體
10‧‧‧玻璃基板
20‧‧‧閘極電極
30‧‧‧閘極絕緣膜
40‧‧‧活性層(半導體層)
50‧‧‧電阻膜
60‧‧‧層間絕緣膜
70‧‧‧源極電極
72‧‧‧汲極電極
80‧‧‧保護膜
82‧‧‧第2接觸孔

Claims (9)

  1. 一種薄膜場效型電晶體，其特徵在於：於基板上至少包含閘極電極、閘極絕緣膜、活性層、電阻層、源極電極及汲極電極，上述源極電極及上述汲極電極經由設置於上述電阻層之接觸孔而與上述活性層電性連接，並且上述活性層與上述電阻層之折射率之差為0.3以下，且上述電阻層之膜厚為5nm以上且300nm以下。
  2. 如請求項1之薄膜場效型電晶體，其中上述活性層及上述電阻層含有包含選自由In、Zn、Ga、Sn、Al、Zr、Hf、Mg及Y所組成之群中之至少1種之氧化物。
  3. 如請求項1或2之薄膜場效型電晶體，其中上述活性層之電阻低於上述電阻層之電阻。
  4. 如請求項1或2之薄膜場效型電晶體，其中上述電阻層之氧化物為非晶氧化物。
  5. 如請求項1或2之薄膜場效型電晶體，其中上述活性層之氧化物為非晶氧化物。
  6. 如請求項1或2之薄膜場效型電晶體，其進而包含接觸於上述電阻層之層間絕緣膜。
  7. 如請求項1或2之薄膜場效型電晶體，其中上述活性層之膜厚為5nm以上且300nm以下。
  8. 一種薄膜場效型電晶體之製造方法，其特徵在於：其係如請求項6或7之薄膜場效型電晶體之製造方法，且以相同之曝光步驟形成貫通上述層間絕緣膜與上述電阻層之接觸孔。
  9. 一種電子機器，其特徵在於包含如請求項1至7中任一項之薄膜場效型電晶體。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106997903A (zh) * 2016-09-07 2017-08-01 友达光电股份有限公司 薄膜晶体管及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
EP2146379B1 (en) * 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP2010059860A (ja) * 2008-09-03 2010-03-18 Nippon Soken Inc 内燃機関の燃料噴射装置
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
JP5525380B2 (ja) * 2010-08-25 2014-06-18 富士フイルム株式会社 酸化物半導体薄膜の製造方法および薄膜トランジスタの製造方法
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106997903A (zh) * 2016-09-07 2017-08-01 友达光电股份有限公司 薄膜晶体管及其制作方法
TWI609496B (zh) * 2016-09-07 2017-12-21 友達光電股份有限公司 薄膜電晶體及其製作方法

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