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WO2025262559A1 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
WO2025262559A1
WO2025262559A1 PCT/IB2025/056117 IB2025056117W WO2025262559A1 WO 2025262559 A1 WO2025262559 A1 WO 2025262559A1 IB 2025056117 W IB2025056117 W IB 2025056117W WO 2025262559 A1 WO2025262559 A1 WO 2025262559A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
transistor
layer
terminal
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/IB2025/056117
Other languages
English (en)
French (fr)
Inventor
津田一樹
豊高耕平
佐藤岳尚
藤田雅史
八窪裕人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of WO2025262559A1 publication Critical patent/WO2025262559A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Definitions

  • One aspect of the present invention relates to a semiconductor device, etc.
  • one embodiment of the present invention is not limited to the above-mentioned technical field.
  • the technical field of the invention disclosed in this specification relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition of matter. Therefore, more specifically, examples of the technical field of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, and methods for driving or manufacturing these devices.
  • the semiconductor device can achieve low power consumption through power gating by configuring it to save (also referred to as “saving,” “storing,” or “backing up”) or load (also referred to as “restoring,” “restoring,” or “recovery”) programs or data held in flip-flops or the like.
  • save also referred to as "saving,” “storing,” or “backing up”
  • load also referred to as “restoring,” “restoring,” or “recovery” programs or data held in flip-flops or the like.
  • Patent Document 1 discloses a configuration in which an OS transistor is connected to a flip-flop, which is a volatile memory circuit, to realize a non-volatile flip-flop.
  • data recovery from power gating is achieved by supplying the saved data to the input section of the flip-flop and writing it back into the flip-flop in synchronization with a clock signal.
  • data recovery from multiple semiconductor devices may be performed sequentially in synchronization with the clock signal. In such cases, it takes time to complete data recovery for all semiconductor devices. For this reason, there is a demand for asynchronous data recovery from power gating that is not synchronized with a clock signal.
  • An object of one embodiment of the present invention is to provide a semiconductor device or the like in which the time required for returning to normal operation after the resumption of power supply during power gating is short. Another object is to provide a semiconductor device or the like that can operate at high speed. Another object is to provide a power-saving semiconductor device or the like. Another object is to provide a novel semiconductor device or the like.
  • One aspect of the present invention is a semiconductor device comprising a first circuit, a second circuit, a third circuit, and an inverter circuit, the third circuit comprising a first transistor, a second transistor, and a capacitor, the output portion of the first circuit being electrically connected to the input portion of the second circuit, the output portion of the second circuit being electrically connected to the input portion of the inverter circuit, the output portion of the inverter circuit being electrically connected to the first terminal of the first transistor, the second terminal of the first transistor being electrically connected to the first terminal of the capacitor and the first terminal of the second transistor, and the second terminal of the second transistor being electrically connected to the input portion of the second circuit.
  • Another aspect of the present invention is a semiconductor device comprising a first circuit, a second circuit, a plurality of third circuits, and an inverter circuit, each of the plurality of third circuits comprising a first transistor, a second transistor, and a capacitance element, a first terminal of the second transistor electrically connected to a first terminal of the capacitance element and a second terminal of the first transistor, an output portion of the first circuit electrically connected to an input portion of the second circuit, an output portion of the second circuit electrically connected to an input portion of the inverter circuit, a first terminal of the first transistor included in each of the plurality of third circuits electrically connected to the output portion of the inverter circuit, and a second terminal of the second transistor included in each of the plurality of third circuits electrically connected to the input portion of the second circuit.
  • the first circuit preferably has a first switch electrically connected to the output of the first circuit.
  • the second circuit preferably has a second switch electrically connected to the input of the second circuit.
  • Each of the first transistor and the second transistor preferably includes an oxide semiconductor in the semiconductor layer in which the channel is formed.
  • the oxide semiconductor preferably includes indium.
  • Each of the first circuit and the second circuit preferably includes a transistor containing silicon in a semiconductor layer in which a channel is formed.
  • Each of the first circuit and the second circuit functions, for example, as a latch circuit.
  • One embodiment of the present invention can provide a semiconductor device or the like that requires a short time from the resumption of power supply during power gating until normal operation is restored.
  • a semiconductor device or the like that is capable of high-speed operation can be provided.
  • a power-saving semiconductor device or the like can be provided.
  • a novel semiconductor device or the like can be provided.
  • FIG. 1A and 1B are block diagrams showing configuration examples of a semiconductor device.
  • 2A and 2B are diagrams showing examples of circuit configurations of semiconductor devices.
  • 3A and 3B are diagrams showing examples of circuit configurations of semiconductor devices.
  • 4A, 4B, 4C, and 4D are diagrams showing configuration examples of semiconductor devices.
  • 5A, 5B, 5C, and 5D are diagrams showing examples of circuit configurations of inverter circuits.
  • FIG. 6 is a diagram showing an example of a circuit configuration of a semiconductor device.
  • 7A is a block diagram showing an example of the configuration of a semiconductor device
  • FIG. 7B is a timing chart illustrating an example of the operation of the semiconductor device.
  • FIG. 8 is a diagram illustrating an example of the operation of the semiconductor device.
  • FIG. 9 is a diagram illustrating an example of the operation of the semiconductor device.
  • 10A and 10B are block diagrams showing configuration examples of a semiconductor device.
  • 11A is a diagram illustrating an edge detection circuit
  • FIG. 11B is a timing chart illustrating the operation of the edge detection circuit.
  • 12A and 12B are diagrams showing an example of the configuration of a semiconductor device.
  • FIG. 13 is a block diagram showing an example of the configuration of a semiconductor device.
  • 14A and 14B are block diagrams showing configuration examples of a semiconductor device.
  • FIG. 15 is a block diagram showing an example of the configuration of a semiconductor device.
  • 16A and 16B are block diagrams showing configuration examples of a semiconductor device.
  • 17A is a diagram illustrating an example of the configuration of a semiconductor device, and FIG.
  • 17B is a timing chart illustrating an example of the operation of the semiconductor device.
  • 18A, 18B, 18C, 18D, and 18E are diagrams for explaining an example of the operation of the semiconductor device.
  • FIG. 19 is a diagram illustrating an example of the operation of the semiconductor device.
  • 20A1, 20A2, 20A3, 20A4, 20A5, 20A6, and 20A7 are diagrams illustrating examples of electrical connections, while 20B1, 20B2, 20B3, 20B4, 20B5, and 20B6 are diagrams illustrating examples of non-electrical connections.
  • 21A, 21B, and 21C are diagrams illustrating examples of the configuration of a transistor.
  • 22A, 22B, and 22C are diagrams illustrating examples of the configuration of a transistor.
  • FIG. 23A and 23B are diagrams illustrating the carrier concentration dependence of Hall mobility, and Fig. 23C is a cross-sectional view illustrating an indium oxide film.
  • FIG. 24 is a diagram illustrating an example of a stacked structure of the semiconductor device 100.
  • FIG. 25 is a block diagram illustrating the CPU.
  • 26A and 26B are perspective views of a semiconductor device.
  • 27A and 27B are perspective views of a semiconductor device.
  • Fig. 28A is a block diagram illustrating an example of the configuration of a storage device, and Fig. 28B and Fig. 28C are perspective views illustrating an example of the configuration of a storage device.
  • FIG. 29 is a conceptual diagram illustrating the hierarchy of a storage device.
  • 30A and 30B show examples of the configuration of electronic components.
  • 31A, 31B, and 31C show examples of the configuration of a large scale computer.
  • Fig. 32A shows an example of the configuration of space equipment
  • Fig. 32B shows an example of the
  • a semiconductor device is a device that utilizes semiconductor properties, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. It also refers to any device that can function by utilizing semiconductor properties.
  • semiconductor devices for example, integrated circuits, chips equipped with integrated circuits, and electronic components that house chips in packages are examples of semiconductor devices.
  • memory devices, display devices, light-emitting devices, lighting devices, electronic devices, etc. may themselves be semiconductor devices and may also include semiconductor devices.
  • ordinal numbers such as “first” and “second” are used to avoid confusion between components. Therefore, they do not limit the number of components or the order of the components.
  • a component referred to as “first” in one embodiment of this specification may be referred to as “second” in another embodiment or in the claims.
  • a component referred to as “first” in one embodiment of this specification may be omitted in another embodiment or in the claims. Even if a term does not have an ordinal number in this specification, an ordinal number may be added in the claims to avoid confusion between components. Even if a term has an ordinal number in this specification, a different ordinal number may be added in the claims. Even if a term has an ordinal number in this specification, the ordinal number may be omitted in the claims.
  • electrode B on insulating layer A does not require electrode B to be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • electrode B overlapping insulating layer A does not limit the state in which electrode B is formed on insulating layer A, but does not exclude the state in which electrode B is formed under insulating layer A or the state in which electrode B is formed on the right (or left) side of insulating layer A.
  • terms such as “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” can be changed to the term “conductive film.”
  • the term “insulating film” can be changed to the term “insulating layer.”
  • terms such as “film” and “layer” can be replaced with other terms without using them.
  • the term “conductive layer” or “conductive film” can be changed to the term “conductor.”
  • the term “conductor” can be changed to the term “conductive layer” or “conductive film.”
  • the term “insulating layer” or “insulating film” can be changed to the term “insulator.”
  • the term “insulator” can be changed to the term “insulating layer” or “insulating film.”
  • Electrode any component that is used as part of a “wiring,” and vice versa.
  • the terms “electrode” and “wiring” include cases where multiple “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” includes cases where multiple “electrodes,” “wirings,” “terminals,” etc. are formed integrally.
  • an “electrode” can be part of a “wiring” or “terminal,” and a “terminal” can be part of a “wiring” or “electrode.”
  • terms such as “electrode,” “wiring,” and “terminal” may be replaced with terms such as “region” and “conductive layer” depending on the circumstances.
  • wiring may be changed to “signal line.”
  • wiring may be changed to “power line.”
  • the reverse is also true; terms such as “signal line” and “power line” may be changed to “wiring.”
  • a term such as “power line” may be changed to “signal line.”
  • the reverse is also true; terms such as “signal line” may be changed to “power line.”
  • the term “potential” applied to wiring may be changed to “signal” depending on the circumstances. The reverse is also true; terms such as “signal” may be changed to “potential.”
  • source refers to a source region, source electrode, or source wiring.
  • a source region refers to one of two regions in a semiconductor layer that are adjacent to a channel formation region.
  • a source electrode refers to a conductive layer that includes a portion connected to the source region.
  • drain refers to a drain region, drain electrode, or drain wiring.
  • a drain region refers to the other of the two regions in a semiconductor layer that are adjacent to a channel formation region.
  • a drain electrode refers to a conductive layer that includes a portion connected to the drain region.
  • gate refers to a gate electrode or gate wiring.
  • a gate electrode is an electrode that overlaps with a semiconductor layer of a transistor and has the function of controlling the resistance between the source and drain of the transistor depending on the voltage supplied to it.
  • one of the source or drain of a transistor may be referred to as the "first terminal of the transistor,” and the other of the source or drain of the transistor may be referred to as the "second terminal of the transistor.”
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, it also includes cases where the angle is -5° or more and 5° or less.
  • substantially parallel or “roughly parallel” refers to a state in which two straight lines are arranged at an angle of -15° or more and 15° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, it also includes cases where the angle is 85° or more and 95° or less.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • voltage often refers to the potential difference between a certain potential and a reference potential (for example, ground potential or source potential). Therefore, voltage and potential can often be used interchangeably. In this specification and elsewhere, unless otherwise specified, voltage and potential can be used interchangeably.
  • VDD high power supply potential
  • VSS low power supply potential
  • GND ground potential GND
  • the "on state” of a transistor means that the source and drain of the transistor are in a conductive state (a state in which electricity can pass through). Furthermore, the "off state” of a transistor means that the source and drain of the transistor are in a non-conductive state (a state that can be considered to be electrically cut off).
  • on-state current refers to the current that flows between the source and drain when a transistor is in the on state.
  • off-state current refers to the current that flows between the source and drain when a transistor is in the off state.
  • potential H is a potential that turns on an n-channel field effect transistor (also called an "n-type transistor") and turns off a p-channel field effect transistor (also called a "p-type transistor”).
  • potential L is a potential that turns off an n-type transistor and turns on a p-type transistor. Therefore, potential H is a potential higher than potential L.
  • Potential H may be equal to VDD.
  • Potential L may be equal to VSS.
  • arrows indicating the X direction, Y direction, and Z direction may be used.
  • the "X direction” refers to the direction along the X axis, and no distinction is made between the forward direction and the reverse direction unless explicitly stated. The same applies to the "Y direction” and "Z direction.”
  • the X direction, Y direction, and Z direction are directions that intersect with each other.
  • the X direction, Y direction, and Z direction are directions that are perpendicular to each other.
  • one of the X direction, Y direction, or Z direction may be referred to as the "first direction” or “first direction.” Furthermore, the other may be referred to as the “second direction” or “second direction.” Furthermore, the remaining one may be referred to as the "third direction” or “third direction.”
  • capacitor has a configuration in which two electrodes face each other with an insulator (dielectric) interposed between them.
  • capacitor element includes the aforementioned “capacitance.” That is, in this specification, “capacitance element” includes an element having a configuration in which two electrodes face each other with an insulator interposed between them, an element having a configuration in which two wires face each other with an insulator interposed between them, or an element in which two wires are arranged with an insulator interposed between them.
  • one electrode of a capacitance element may be referred to as the "first terminal of the capacitance element.”
  • the other electrode of a capacitance element may be referred to as the "second terminal of the capacitance element.”
  • connection includes, for example, “electrical connection.”
  • electrical connection includes, for example, “direct connection” and “indirect connection.”
  • a and B are directly connected refers to a connection between A and B without the intervention of a circuit element (e.g., a transistor or a switch; wiring is not considered a circuit element).
  • a and B are indirectly connected refers to a connection between A and B via one or more circuit elements. Note that A, B, and C, which will be described later, represent objects such as elements, circuits, wiring, electrodes, terminals, semiconductor layers, and conductive layers.
  • a and B are indirectly connected
  • a circuit is operating, if there is a time during the operation of the circuit when electrical signals or potential interactions occur between A and B, then such a circuit can be defined as an entity, with “A and B being indirectly connected.” Even if there is a time during the operation of the circuit when electrical signals or potential interactions do not occur between A and B, it can still be defined as "A and B being indirectly connected” if there is a time during the operation of the circuit when electrical signals or potential interactions occur between A and B.
  • a and B are indirectly connected is a definition of the connection relationship between circuit elements as an entity.
  • the circuit can still be defined as "A and B being indirectly connected" (however, for example, this only applies when electrical signals or potential interactions occur between A and B during the operation of the circuit when power supply voltage is supplied to the circuit and the circuit is operating).
  • a and B are connected via an insulator
  • a transistor gate insulating film or the like is interposed between A and B, as shown in Figure 20A5.
  • A the transistor gate
  • B the transistor source or drain
  • FIG. 20A6 and 20A7 Another example of a case where it cannot be said that "A and B are indirectly connected" is when there is no timing when electrical signals are exchanged or potential interactions occur between A and B.
  • An example of this is when, as shown in Figures 20A6 and 20A7, multiple transistors are connected via their sources and drains in the path from A to B, and a constant potential V is supplied to the node between the transistors from a power supply, GND, etc.
  • Examples of "A and B are directly connected” include cases where A and B are connected without any circuit elements between them, as shown in Figures 20B1, 20B2, and 20B3. Note that when A and B are connected to a power supply that supplies a constant potential V or to GND without any circuit elements between them, as shown in Figures 20B4 and 20B5, it is possible to say that "A and B are directly connected,” “A and V are directly connected,” or “B and V are directly connected.” Note that even when A (or B) is connected to a constant potential V via the source and drain of a transistor, as shown in Figure 20B6, it is still possible to say that "A and B are directly connected.” Note that because A and V or B and V are connected via the source and drain of a transistor, they cannot be said to be directly connected; instead, it is possible to say that "A and V are indirectly connected” or "B and V are indirectly connected.”
  • one aspect of the present invention is all or part of the circuit configuration described in this specification. Therefore, one aspect of the present invention satisfies the support requirement and the clarity requirement even if it does not include all or part of the operations described in this specification.
  • FIG. 1A and 1B are block diagrams of a semiconductor device 100 according to one embodiment of the present invention.
  • the semiconductor device 100 has a first circuit 110 and a second circuit 120.
  • the first circuit 110 has a terminal RE, a terminal QD, a terminal D, a terminal CK, a terminal Q, and a terminal QB.
  • the second circuit 120 has a terminal BK, a terminal RE, a terminal IN, and a terminal OUT.
  • the terminal OUT of the second circuit 120 is connected to the terminal QD of the first circuit 110.
  • the terminal IN of the second circuit 120 is connected to the terminal Q or terminal QB of the first circuit 110.
  • the terminal IN of the second circuit 120 is connected to the terminal Q of the first circuit 110.
  • the terminal IN of the second circuit 120 is connected to the terminal QB of the first circuit 110. Whether the terminal IN is connected to the terminal Q or the terminal QB is determined by the circuit configuration of the second circuit 120.
  • the first circuit 110 functions as a flip-flop circuit (also referred to as an "FF circuit”) that holds 1 bit of data while power is supplied to the semiconductor device 100. Therefore, the first circuit 110 functions as a memory circuit.
  • the first circuit 110 is a D flip-flop circuit (also referred to as a "DFF circuit”), which is a type of FF circuit, to which a terminal QD is added.
  • the first circuit 110A includes an inverter circuit 111, a switch 112, an inverter circuit 113, a switch 114, an inverter circuit 115, a switch 116, a switch 117, an inverter circuit 118, an inverter circuit 119, an inverter circuit 131, a switch 132, a switch 133, and an inverter circuit 134.
  • An inverter circuit is also called a "NOT gate circuit” or “inverting circuit.”
  • An inverter circuit has the function of outputting a logical value different from the logical value of the input data. For example, when a potential H is input as data "1,” it has the function of outputting a potential L as data "0.” Furthermore, when a potential L is input as data "0,” it has the function of outputting a potential H as data "1.”
  • inverter circuit 111 The input of inverter circuit 111 is connected to terminal D, and the output of inverter circuit 111 is connected to one terminal of switch 112.
  • the other terminal of switch 112 is connected to the input of inverter circuit 113 and one terminal of switch 116.
  • the output of inverter circuit 113 is connected to one terminal of switch 114.
  • the other terminal of switch 114 is connected to the input of inverter circuit 115 and one terminal of switch 117.
  • the output of inverter circuit 115 is connected to the other terminal of switch 116.
  • the other terminal of switch 117 is connected to the input of inverter circuit 118, one terminal of switch 133, and terminal QD.
  • the output of inverter circuit 118 is connected to the input of inverter circuit 119, the input of inverter circuit 131, and terminal QB.
  • the output of inverter circuit 119 is connected to terminal Q.
  • the other terminal of switch 133 is connected to one terminal of switch 132.
  • the other terminal of switch 132 is connected to the output of inverter circuit 131.
  • the input of the inverter circuit 134 is connected to the terminal CK.
  • the clock signal CLK is supplied to the terminal CK.
  • the inverter circuit 134 has the function of outputting an inverted clock signal CLKB, which is an inverted signal of the clock signal CLK. Therefore, the inverter circuit 134 functions as a clock signal generation circuit. It is also possible to provide a terminal CKB (not shown) in the first circuit 110A and input the inverted clock signal CLKB, which is an inverted signal of the clock signal CLK, to the terminal CKB. In this case, the inverter circuit 134 can be eliminated.
  • Each of switches 112, 117, 116, and 133 changes between an on state and an off state in response to the clock signal CLK or the inverted clock signal CLKB.
  • each of switches 112 and 133 has one terminal and the other terminal in a conductive state when the clock signal CLK is at a potential H, and has one terminal and the other terminal in a non-conductive state when the clock signal CLK is at a potential L.
  • each of switches 116 and 117 has one terminal and the other terminal in a conductive state when the inverted clock signal CLKB is at a potential H, and has one terminal and the other terminal in a non-conductive state when the inverted clock signal CLKB is at a potential L.
  • a restore signal RES is supplied to terminal RE.
  • Switches 114 and 132 each change between an on state and an off state in response to the restore signal RES. For example, when the restore signal RES is at potential L, one terminal of switch 114 and the other terminal of switch 132 is conductive, and when the restore signal RES is at potential H, one terminal of switch 114 and the other terminal is non-conductive.
  • the first circuit 110A has a first latch circuit 141 and a second latch circuit 142.
  • the first latch circuit 141 includes an inverter circuit 113, a switch 114, an inverter circuit 115, and a switch 116.
  • the second latch circuit 142 includes an inverter circuit 118, an inverter circuit 131, a switch 132, and a switch 133.
  • Figure 2B shows first circuit 110B, a modified version of first circuit 110A.
  • First circuit 110B differs from first circuit 110A in the connection of the input part of inverter circuit 115. Specifically, the input part of inverter circuit 115 is connected to the output part of inverter circuit 113 and one terminal of switch 114.
  • First latch circuit 141 of first circuit 110B can be composed of inverter circuit 113, inverter circuit 115, and switch 116, excluding switch 114.
  • Figure 3A shows first circuit 110C, a modified version of first circuit 110A.
  • switch 132 and switch 133 can be interchanged.
  • first circuit 110C the other terminal of switch 117 is connected to the input of inverter circuit 118, one terminal of switch 132, and terminal QD.
  • the other terminal of switch 132 is connected to one terminal of switch 133, and the other terminal of switch 133 is connected to the output of inverter circuit 131.
  • Figure 3B shows first circuit 110D, a modified version of first circuit 110B.
  • switch 114 and switch 117 can be interchanged.
  • first circuit 110D one terminal of switch 117 is connected to the output of inverter circuit 113 and the input of inverter circuit 115.
  • the other terminal of switch 117 is connected to one terminal of switch 114.
  • the other terminal of switch 114 is connected to the input of inverter circuit 118, one terminal of switch 132, and terminal QD.
  • first circuit 110B is a modified version of first circuit 110A
  • first circuit 110D which is a modified version of first circuit 110B
  • first circuit 110A is also a modified version of first circuit 110A.
  • node ND2 the region that is connected to the other terminal of the switch 114, the input part of the inverter circuit 115, and one terminal of the switch 117 and is always at the same potential.
  • node ND2 the region that is connected to the output part of the inverter circuit 113, one terminal of the switch 114, and the input part of the inverter circuit 115 and is always at the same potential.
  • node ND2 the region that is connected to the output part of the inverter circuit 113, one terminal of the switch 117, and the input part of the inverter circuit 115 and is always at the same potential.
  • the region that is connected to the other terminal of the switch 117, the input part of the inverter circuit 118, one terminal of the switch 133, and the terminal QD and is always at the same potential is referred to as node ND3.
  • the region that is connected to the other terminal of the switch 117, the input part of the inverter circuit 118, one terminal of the switch 132, and the terminal QD and is always at the same potential is referred to as node ND3.
  • node ND3 is also the input part of the second latch circuit 142.
  • the output part of inverter circuit 118, the input part of inverter circuit 119, the input part of inverter circuit 131, and terminal QB are connected, and the region that is always at the same potential is referred to as node ND4.
  • Node ND4 is also the output part of the second latch circuit 142.
  • terminal D is connected to the input of first latch circuit 141 via inverter circuit 111 and switch 112.
  • the output of first latch circuit 141 is connected to the input of second latch circuit 142 via switch 117 or via switches 114 and 117.
  • the output of second latch circuit 142 is connected to terminal QB.
  • the output of second latch circuit 142 is connected to terminal Q via inverter circuit 119.
  • the second circuit 120 has a function of retaining 1-bit data input from the terminal IN, which is an input section, while the power supply to the semiconductor device 100 is stopped. Therefore, the second circuit 120 also functions as a memory circuit. The second circuit 120 also has a function of outputting the retained data from the terminal OUT, which is an output section. Specific circuit configuration examples of the second circuit 120 are shown in Figures 4A to 4D. As configuration examples of the second circuit 120, second circuit 120A is shown in Figures 4A and 4B, second circuit 120B is shown in Figure 4C, and second circuit 120C is shown in Figure 4D.
  • the second circuit 120A shown in FIG. 4A has transistors 121, 122, and a capacitor Cs.
  • the gate of transistor 121 is connected to terminal BK, and the gate of transistor 122 is connected to terminal RE.
  • One of the source and drain of transistor 121 is connected to terminal IN, and the other of the source and drain of transistor 121 is connected to one electrode of capacitor Cs and one of the source and drain of transistor 122.
  • the other of the source and drain of transistor 122 is connected to terminal OUT.
  • a fixed potential is supplied to the other electrode of the capacitance element Cs.
  • the potential supplied to the other terminal of the capacitance element Cs can be a variable potential, but a fixed potential is preferable because it stabilizes the potential of node SN.
  • the fixed potential can be the ground potential GND, a reference potential (e.g., 0 V), VDD, VSS, etc.
  • one of the source or drain of transistor 121 is connected to terminal Q of the first circuit 110 via terminal IN. Further, the other of the source or drain of transistor 122 is connected to terminal QD of the first circuit 110 via terminal OUT.
  • the second circuit 120A has a function of writing data (potential) output from terminal Q to node SN via terminal IN and the channel formation region of transistor 121 by turning on transistor 121 during backup operation.
  • the second circuit 120A also has a function of retaining the data written to node SN by turning off transistors 121 and 122.
  • OS transistors are preferably used. Because the off-state current of an OS transistor is extremely low, the amount of charge held in the node SN is unlikely to fluctuate. That is, data written to the node SN can be retained for a long period of time. Furthermore, almost no power is required to retain the data written to the node SN, and the data can be retained even when the power supply is stopped. For this reason, the second circuit 120A can also be referred to as a "non-volatile memory.” Furthermore, OS transistors have a high withstand voltage between the source and drain, making them suitable as switches.
  • Si transistors often have a larger on-state current and faster operating speed than OS transistors.
  • Si transistors can also be implemented as p-type transistors, making them suitable for logic circuits and the like.
  • OS transistors operate stably even in high-temperature environments and exhibit little fluctuation in characteristics. Therefore, even if a second circuit 120A including an OS transistor is stacked on top of a first circuit 110 including a Si transistor, it is less susceptible to the heat generated by the first circuit 110. This improves the reliability of the semiconductor device 100.
  • stacking the first circuit 110 and the second circuit 120 reduces the area occupied by the semiconductor device 100. This increases the integration density of the semiconductor device 100.
  • the second circuit 120A rewrites data by charging and discharging the capacitive element Cs, there is no theoretical limit to the number of times it can be rewritten. Furthermore, data can be written and read at high speed and with low energy.
  • a memory circuit configured using OS transistors is also called an "OS memory.” Therefore, the second circuit 120A, in which transistors 121 and 122 are OS transistors, is an OS memory.
  • transistors 121 and 122 can also be transistors with back gates.
  • the threshold voltage of the transistors can be controlled by adjusting the potential supplied to the back gates.
  • the second circuit 120A has the function of supplying the data held in node SN to terminal QD of the first circuit 110 via terminal OUT by turning on transistor 122 during a restore operation. At this time, nodes SN and ND3 are considered to be short-circuited, and the potential of node SN changes.
  • the second circuit 120A is a "destructive readout" type memory device in which the data held therein changes when data is read out.
  • transistors 121 and 122 function as switches. Therefore, as shown in FIG. 4B, transistors 121 and 122 can be replaced with switches.
  • the second circuit 120B shown in FIG. 4C is a modified example of the second circuit 120A, and includes an inverter circuit 123 instead of the transistor 122.
  • the input of the inverter circuit 123 is connected to the node SN. That is, the input of the inverter circuit 123 is connected to the other of the source or drain of the transistor 121 and one electrode of the capacitance element Cs.
  • the output of the inverter circuit 123 is connected to the terminal OUT.
  • the inverter circuit 123 controls whether to output or not by a restore signal RES supplied to the terminal RE.
  • the inverter circuit 123 also has the function of inverting the data held by the node SN and supplying it to the terminal OUT. Therefore, in the second circuit 120B, one of the source and drain of the transistor 121 is connected to the terminal QB via the terminal IN.
  • the second circuit 120B can also function as a nonvolatile memory, similar to the second circuit 120A. Furthermore, in the second circuit 120B, the potential of node SN does not change during the restore operation. That is, the second circuit 120B is a nondestructive readout memory device in which the stored data does not change when the data is read.
  • the second circuit 120C shown in FIG. 4D is a modified example of the second circuit 120B, and includes a buffer circuit 124 instead of the inverter circuit 123.
  • the input of the buffer circuit 124 is connected to the node SN. That is, the input of the buffer circuit 124 is connected to the other of the source or drain of the transistor 121 and one electrode of the capacitance element Cs.
  • the output of the buffer circuit 124 is connected to the terminal OUT.
  • the buffer circuit 124's output is controlled by a restore signal RES supplied to the terminal RE.
  • the buffer circuit 124 also has the function of supplying the data held at the node SN to the terminal OUT without inverting it. Therefore, in the second circuit 120C, one of the source and drain of the transistor 121 is connected to the terminal Q via the terminal IN.
  • the buffer circuit 124 can be implemented by connecting an even number of inverter circuits in series.
  • the second circuit 120C can also function as a nonvolatile memory, similar to the second circuits 120A and 120B. Furthermore, in the second circuit 120C, the potential of the node SN does not change during the restore operation. That is, the second circuit 120C is a nondestructive readout memory device in which the stored data does not change when the data is read.
  • FIGS 5A to 5D show example circuit configurations that can be applied to the inverter circuit 123.
  • the inverter circuit 123A shown in Figure 5A has a transistor whose gate is connected to the terminal RE in the output section of a CMOS inverter circuit.
  • the inverter circuit 123A has p-type transistor 127 and n-type transistors 128 and 129, and the gates of transistors 127 and 128 are connected to node SN.
  • the gate of transistor 129 is connected to the terminal RE.
  • VDD is supplied to one of the source and drain of transistor 127.
  • the other of the source and drain of transistor 127 is connected to one of the source and drain of transistor 128 and one of the source and drain of transistor 129.
  • VSS is supplied to the other of the source and drain of transistor 128.
  • the other of the source and drain of transistor 129 is connected to the terminal OUT.
  • Inverter circuit 123B shown in Figure 5B is a modified version of inverter circuit 123A, and shows an example in which n-type transistors are used for all of transistors 127 to 129. Inverter circuit 123B differs from inverter circuit 123A in that an n-type transistor is used for transistor 127, and VDD is supplied to the gate of transistor 127. The other configuration is the same as inverter circuit 123A, so a description thereof will be omitted.
  • Inverter circuit 123B does not require the use of transistors of different conductivity types, which reduces the number of manufacturing steps and improves productivity. On the other hand, when VDD is output to terminal OUT, a potential that is lower than VDD by at least the threshold voltage of transistor 127 may be output.
  • Inverter circuit 123C shown in Figure 5C is a modified version of inverter circuit 123B. To reduce repetition, the following description will mainly focus on the differences between inverter circuit 123C and inverter circuit 123B.
  • the inverter circuit 123C has a capacitor Cb between the gate of transistor 127 and the other of the source and drain of transistor 127.
  • One of the source and drain of transistor 126 is connected to the gate of transistor 127, and a potential (e.g., VDD) that turns on transistor 126 is supplied to the gate of transistor 126.
  • the other of the source and drain of transistor 126 is supplied with VDD or the inverted potential of node SN (potential L when the potential of node SN is potential H, or potential H when the potential is potential L).
  • Capacitor Cb functions as a bootstrap capacitance. By providing capacitor Cb, the voltage applied to the gate of transistor 127 can be increased when transistor 127 is turned on, thereby suppressing a decrease in the potential output to terminal OUT. Furthermore, as with inverter circuit 123B, there is no need to use transistors of different conductivity types in inverter circuit 123C, which reduces the number of manufacturing processes and improves productivity.
  • Inverter circuit 123D shown in Figure 5D is a modified version of inverter circuit 123B.
  • Inverter circuit 123D includes transistors 125 to 129. Also, an example is shown in which n-type transistors are used for all of transistors 125 to 129. Note that to avoid repetition, differences between inverter circuit 123D and inverter circuit 123B will be mainly described.
  • a potential VH is supplied to the gate and one of the source and drain of transistor 125.
  • the potential VH be higher than VDD.
  • the potential VH be higher than VDD and the sum of the threshold voltages of both transistors 125 and 127. This further reduces the potential drop when VDD is supplied to the terminal OUT.
  • the other of the source or drain of transistor 125 is connected to one of the source or drain of transistor 126 and the gate of transistor 127.
  • VSS is supplied to the other of the source or drain of transistor 126.
  • the gates of transistors 126 and 128 are connected to node SN.
  • Inverter circuit 123D uses potential VH, which is higher than VDD, to suppress a drop in the potential output to terminal OUT without using a bootstrap capacitance. Furthermore, like inverter circuit 123B, inverter circuit 123D does not require the use of transistors with different conductivity types, which reduces the number of manufacturing steps and improves productivity.
  • Figure 6 shows an example circuit configuration of semiconductor device 100 in which first circuit 110A is used as first circuit 110 and second circuit 120A is used as second circuit 120. Note that to reduce repetition, the following description will mainly focus on configurations that differ from those previously described.
  • the first circuit 110A shown in FIG. 6 has an inverter circuit 135.
  • the input of the inverter circuit 135 is connected to the terminal RE.
  • the inverter circuit 135 also has the function of outputting an inverted restore signal RESB, which is an inverted signal of the restore signal RES input via the terminal RE.
  • OS transistors can be used as switches 112, 114, 116, 117, 132, and 133.
  • OS transistors have extremely low off-state current and high source-drain insulation voltage. Therefore, OS transistors are suitable as switches.
  • Figure 6 shows an example configuration in which analog switches are used as switches 112, 114, 116, 117, 132, and 133.
  • Analog switches have a configuration in which an n-type transistor and a p-type transistor are connected in parallel, and can more reliably transmit signals of opposite polarities. For example, they can transmit both signals at potential H and signals at potential L with almost no attenuation. Therefore, analog switches are suitable as switches for transmitting signals of opposite polarities.
  • switches 112, 116, 117, and 133 are controlled by a clock signal CLK and an inverted clock signal CLKB.
  • switches 112 and 133 are conductive when the clock signal CLK is at potential L and the inverted clock signal CLKB is at potential H, and are non-conductive when the clock signal CLK is at potential H and the inverted clock signal CLKB is at potential L.
  • switches 116 and 117 are conductive when the clock signal CLK is at potential H and the inverted clock signal CLKB is at potential L, and are non-conductive when the clock signal CLK is at potential L and the inverted clock signal CLKB is at potential H.
  • the on and off states of the switches 114 and 132 are controlled by the restore signal RES and the inverted restore signal RESB. Specifically, the switches 114 and 132 are conductive when the restore signal RES is at potential L and the inverted restore signal RESB is at potential H, and are non-conductive when the restore signal RES is at potential H and the inverted restore signal RESB is at potential L. Furthermore, the on and off states of the transistor 122 in the second circuit 120A are controlled by the restore signal RES.
  • the semiconductor device 100 functions as a memory device that can retain written data even when power supply is stopped.
  • Fig. 7A shows a block diagram of the semiconductor device 100.
  • Fig. 7B shows a timing chart illustrating the operation of the semiconductor device 100.
  • a first circuit 110A is used as the first circuit 110
  • a second circuit 120A is used as the second circuit 120.
  • Period T1 is a normal operation period.
  • the same signal as the signal supplied to the terminal D is supplied to the terminal Q.
  • the clock signal CLK changes from potential L to potential H
  • the potential L is supplied to the terminal Q.
  • the clock signal CLK changes from potential L to potential H
  • the potential H is supplied to the terminal D.
  • Period T2 Prior to the power supply being stopped in the period T3, the potential supplied to the terminal Q is held in the second circuit 120A in the period T2. That is, the period T2 is a period during which a data save operation (store) is performed.
  • FIG. 7B shows the case where the potential H is supplied to the terminal Q in the period T2.
  • Figure 8 shows a circuit diagram illustrating the operating state of the semiconductor device 100 during period T2.
  • Figure 8 illustrates the case where the clock signal CLK is at potential L.
  • "H” indicating potential H or “L” indicating potential L may be added adjacent to the wiring, electrode, etc.
  • “H” or “L” may be enclosed in a box next to wiring, electrodes, etc. where a potential change has occurred.
  • an "x" symbol may be added over the transistor, switch, etc.
  • an arrow may be added to indicate the direction of current flow.
  • a potential L is supplied to terminal BK, turning off transistor 121, thereby retaining the potential (charge) written to node SN.
  • the period T3 is a period during which power gating is performed. Specifically, the power supply to the semiconductor device 100 is stopped during the period T3 (Power off). By stopping the power supply to the semiconductor device 100, the potential supply to the terminals Q and QB is stopped. On the other hand, the potential of the node SN is maintained even during the period T3 during which the power supply is stopped.
  • the supply of clock signal CLK can also be stopped.
  • the generation of inverted clock signal CLKB within semiconductor device 100 also stops.
  • the power consumption of semiconductor device 100 can be reduced.
  • Period T4 is a period for performing a data restore operation. During the period T4, an operation is performed to restore the potential supplied to the terminal Q to the state immediately before power gating (period T3). In this embodiment, data restoration is performed in a state where the supply of the clock signal CLK is stopped. In other words, data restoration is performed asynchronously.
  • the inverter circuit 111, the inverter circuit 113, the inverter circuit 115, the inverter circuit 118, the inverter circuit 119, and the inverter circuit 131 each output a potential H or a potential L.
  • a potential H is supplied to the terminal RE as the restore signal RES.
  • FIG. 9 shows a circuit diagram illustrating the operating state of semiconductor device 100 when potential H is supplied to terminal RE as a restore signal RES.
  • switches 112, 116, 117, and 133 cannot be determined. In other words, it is not determined whether they will be in the on or off state. If the states of these switches are not determined, the output of inverter circuit 113 or inverter circuit 131 may be supplied to node ND3, which could unintentionally overwrite the data held at node SN.
  • the second circuit 120A when used as the second circuit 120, unintentional data rewriting can be prevented by turning off both the switch 114 provided between the output of the inverter circuit 113 and the node ND3 and the switch 132 provided between the output of the inverter circuit 131 and the node ND3. This improves the reliability of the semiconductor device 100. Furthermore, when the second circuit 120A is used as the second circuit 120, the potential supplied from the node SN to the node ND3 during a restore operation varies depending on the ratio between the parasitic capacitance of the node ND3 and the capacitance of the capacitive element Cs.
  • the capacitance of the capacitive element Cs is preferably four times or more, and more preferably nine times or more, the parasitic capacitance of the node ND3. Note that if the capacitance of the capacitive element Cs is sufficiently larger than the parasitic capacitance of the node ND3, one or both of the switches 114 and 132 can be omitted.
  • inverter circuit 123 or buffer circuit 124 when second circuit 120B or second circuit 120C is used as second circuit 120, the output of inverter circuit 123 or buffer circuit 124 is supplied to node ND3. Because inverter circuit 123 or buffer circuit 124 has a high potential supply capability, it is possible to omit the formation of one or both of switch 114 and switch 132.
  • the semiconductor device 100 can restore data asynchronously, not in synchronization with the clock signal, when restoring data from power gating. Therefore, when restoring multiple semiconductor devices to which power supply has been stopped, it is not necessary to restore them sequentially in synchronization with the clock signal CLK. According to one embodiment of the present invention, multiple semiconductor devices can be restored at individual times and then operated in synchronization with the clock signal CLK, thereby substantially shortening the time it takes to restore data from power gating.
  • the data held by the second circuit 120A is supplied to the input part (node ND3) of the second latch circuit 142, rather than to the input side of the first latch circuit 141, such as terminal D, or to the input part (node ND1) of the first latch circuit 141, thereby achieving asynchronous data recovery.
  • first circuit 110A is used as the first circuit 110 and the second circuit 120A is used as the second circuit 120.
  • This example of operation and its effects can be achieved in any combination of either the first circuit 110A or the first circuit 110B and any one of the second circuits 120A to 120C.
  • FIG. 10A shows a modified example of the semiconductor device 100 shown in FIG. 1A.
  • the semiconductor device 100 shown in FIG. 10A is a semiconductor device 100 to which a scan function for confirming operation has been added.
  • the semiconductor device 100 shown in FIG. 10A has a configuration in which an output section of a selection circuit 130 is connected to terminal D of a first circuit 110.
  • the selection circuit 130 also has two data input terminals (terminals SD and D) and has a function of switching the input terminal connected to terminal D of the first circuit 110 in response to a selection signal SEL.
  • An inspection signal is supplied to terminal SD to check the operation of the semiconductor device 100.
  • Checking the operation of the semiconductor device 100 shown in FIG. 10A is performed as follows. First, terminal SD is connected to terminal D of the first circuit 110 by the selection circuit 130, and the inspection signal is supplied to terminal D of the first circuit 110. For example, if a potential H is supplied as the inspection signal, and the first circuit 110 is operating normally, when the clock signal CLK changes from potential L to potential H, potential H is supplied to terminal Q of the first circuit 110. Furthermore, when potential L is supplied as the inspection signal, potential L is supplied to terminal Q of the first circuit 110. In this way, it can be checked whether the semiconductor device 100 is operating correctly.
  • Fig. 10B shows a modified example of the semiconductor device 100 shown in Fig. 1A.
  • the semiconductor device 100 shown in Fig. 10B has a configuration in which an edge detection circuit 160 is added to the semiconductor device 100 shown in Fig. 1A.
  • the edge detection circuit 160 has a terminal REout.
  • the terminal REout is connected to the terminal RE of the first circuit 110 and the terminal RE of the second circuit 120.
  • FIG. 11A A circuit configuration applicable to the edge detection circuit 160 is shown in Figure 11A.
  • the edge detection circuit 160 shown in Figure 11A has an inverter circuit 161, an AND circuit 162, a resistive element 163, and a capacitive element 164.
  • the input of the inverter circuit 161 is connected to a first input IN1 of the AND circuit 162.
  • VDD is supplied to the input of the inverter circuit 161 and the first input IN1 of the AND circuit 162.
  • the output of the inverter circuit 161 is connected to one terminal of the resistive element 163.
  • the other terminal of the resistive element 163 is connected to one terminal of the capacitive element 164 and the second input IN2 of the AND circuit 162.
  • the output of the AND circuit 162 is connected to the terminal REout.
  • GND is supplied to the other terminal of the capacitive element 164.
  • Resistance element 163 and capacitance element 164 form delay circuit 165. Therefore, the output of inverter circuit 161 and the second input IN2 of AND circuit 162 are connected via delay circuit 165.
  • a high power supply potential VDD2 (hereinafter simply referred to as "VDD2") is supplied as the power supply for inverter circuit 161.
  • Figure 11B shows a timing chart illustrating the operation of the edge detection circuit 160.
  • period T3 in conjunction with the halt of power supply, the potentials of the input section of the inverter circuit 161 and the first input section IN1 become potential L.
  • VDD2 continues to be supplied to the inverter circuit 161
  • potential H is supplied to the output section of the inverter circuit 161.
  • the output section of the inverter circuit 161 and the second input section IN2 of the AND circuit 162 are connected via the delay circuit 165, after the halt of power supply, the potential supplied to the second input section IN2 changes smoothly from potential L to potential H.
  • period T3 ends and power supply resumes (period T4)
  • potential H is supplied to the input terminal and first input terminal IN1 of inverter circuit 161, and potential L is supplied to the output terminal of inverter circuit 161.
  • the output terminal of inverter circuit 161 and second input terminal IN2 of AND circuit 162 are connected via delay circuit 165. Therefore, the potential supplied to second input terminal IN2 changes smoothly from potential H to potential L. For this reason, potential H is supplied from the output terminal of AND circuit 162 immediately after the start of period T4, and potential L is supplied from the output terminal of AND circuit 162 after a certain time has elapsed.
  • the restore signal RES supplied to the terminal RE is no longer necessary. This reduces the number of signals required for operation, resulting in a semiconductor device with excellent controllability.
  • the circuits, transistors, and the like that constitute the semiconductor device 100 can be provided on the same plane, but it is preferable that they are provided so that at least a portion of them overlap.
  • Figures 12A and 12B show an example configuration of a semiconductor device 100 in which a first circuit 110 is provided in an element layer 10 including Si transistors, and a second circuit 120 is provided in an element layer 20 including OS transistors on the element layer 10.
  • Figure 12A shows an example configuration of a second circuit 120A as the second circuit 120.
  • the first circuit 110 of the semiconductor device 100 is configured as a CMOS circuit using Si transistors
  • the second circuit 120 is configured to include OS transistors.
  • the switches 112, 114, 116, 117, 132, and 133 are configured as OS transistors
  • the switches can be provided in the element layer 20.
  • the area occupied by the switches in the element layer 10 can be reduced. Therefore, the area occupied by the semiconductor device 100 can be reduced.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • Figure 13 shows a block diagram of a semiconductor device 150.
  • the semiconductor device 150 shown in Figure 13 has one first circuit 110 and multiple second circuits 120.
  • Figure 13 shows a semiconductor device 150 having one first circuit 110 and k second circuits 120. By having multiple second circuits 120, the semiconductor device 150 can hold multiple pieces of data.
  • the first second circuit 120 is shown as second circuit 120[1]
  • the second second circuit 120 is shown as second circuit 120[2]
  • the kth second circuit 120 is shown as second circuit 120[k].
  • the k second circuits 120 are connected in parallel with each other. Specifically, the terminal IN of each of the k second circuits 120 is connected to the terminal Q of the first circuit 110, and the terminal OUT of each of the k second circuits 120 is connected to the terminal QD of the first circuit 110.
  • the terminals IN, OUT, BK, and RE of the second circuit 120[1] are each marked with a [1]. Furthermore, the terminals IN, OUT, BK, and RE of the second circuit 120[2] are each marked with a [2]. Furthermore, the terminals IN, OUT, BK, and RE of the second circuit 120[k] are each marked with a [k].
  • the first circuit 110 is provided in the element layer 10 including Si transistors, and the second circuit 120 is provided in the element layer 20 including OS transistors on the element layer 10.
  • Figures 14A and 14B show an example configuration of a semiconductor device 150 in which a first circuit 110 is provided in an element layer 10 including Si transistors, and a second circuit 120 is provided in a multi-layer element layer 20 including OS transistors on the element layer 10. Note that Figure 14A shows an example configuration of a second circuit 120A as the second circuit 120.
  • a second circuit 120A[1] is provided in element layer 20[1], which is the first element layer 20 on element layer 10
  • a second circuit 120A[2] is provided in element layer 20[2], which is the second element layer 20
  • a second circuit 120A[k] is provided in element layer 20[1], which is the kth element layer 20. Therefore, at least one second circuit 120 out of the k second circuits 120 has an overlapping area with the first circuit 110.
  • the area occupied by the semiconductor device 150 can be reduced. This allows for an increased degree of integration of the semiconductor device 150.
  • terminals IN[1] to IN[k] are connected to terminal QB.
  • Figure 17A illustrates nodes SN[1] to SN[3] as nodes SN that store data in the second circuits 120[1] to 120[3].
  • Figure 17A also illustrates terminals BK[1] and RE[1] of the second circuit 120[1], terminals BK[2] and RE[2] of the second circuit 120[2], and terminals BK[3] and RE[3] of the second circuit 120[3].
  • Figure 17B shows an example of a timing chart illustrating the operation of the semiconductor device 150 shown in Figure 17A.
  • M0 to M7 represent time.
  • Figure 17B illustrates terminal CK, terminal D, terminal Q, terminal BK[1], terminal BK[2], terminal BK[3], terminal RE[1], terminal RE[2], terminal RE[3], node SN[1], and node SN[2].
  • the first circuit 110 can function as a DFF circuit. Therefore, the first circuit 110 has the function of supplying to terminal Q a signal that is the same as the signal supplied to terminal D in synchronization with the rising edge of the clock signal CLK supplied to terminal CK, and the function of storing the data supplied to terminal D until the next rising edge.
  • Figures 18A to 18E are schematic diagrams of the semiconductor device 150 to explain the operation in the timing chart of Figure 17B.
  • Figure 18A illustrates the first circuit 110 and the second circuits 120[1] to 120[3].
  • Figures 18B to 18E are diagrams showing data input to and output from the first circuit 110 and the second circuits 120[1] to 120[3] at times M1, M3, M5, and M7 in Figure 17B.
  • a potential L is supplied to terminals BK[1] to BK[3] and terminals RE[1] to RE[3] of the second circuit 120. Furthermore, when a potential H is supplied to any of terminals RE[1] to RE[3] of the second circuit 120, a potential H is also supplied to terminal RE of the first circuit 110.
  • the first circuit 110 holds the data D0 supplied to terminal D and supplies data D0 to terminal Q in synchronization with the rising edge of the clock signal CLK.
  • the first circuit 110 holds the data D1 supplied to terminal D and supplies data D1 to terminal Q. Also, at time M1, by supplying a potential H to terminal BK[1], the data D1 supplied to terminal Q of the first circuit 110 is written to node SN[1] of the second circuit 120[1] (see FIG. 18B). Thereafter, by supplying a potential L to terminal BK[1], the data written to node SN[1] is held.
  • the first circuit 110 holds the data D2 supplied to terminal D and supplies data D2 to terminal Q.
  • the first circuit 110 holds the data D3 supplied to terminal D and supplies data D3 to terminal Q. Also, at time M3, by supplying a potential H to terminal BK[2], the data D3 supplied to terminal Q of the first circuit 110 is written to node SN[2] of the second circuit 120[2] (see FIG. 18C). Thereafter, by supplying a potential L to terminal BK[2], the data written to node SN[2] is held.
  • the first circuit 110 holds the data D4 supplied to terminal D and supplies data D4 to terminal Q.
  • the first circuit 110 holds the data D6 supplied to terminal D and supplies data D6 to terminal Q.
  • an interrupt occurs in an arithmetic processing unit, which is a type of semiconductor device such as a CPU or a GPU
  • data held in a register or the like needs to be temporarily saved to a main memory.
  • the semiconductor device 150 of one embodiment of the present invention as a register or the like of a CPU or a GPU
  • data of a process being executed before the interrupt can be saved to the second circuit 120, and the data of the previously executed process can be quickly restored after the interrupt process ends.
  • the semiconductor device 150 of one embodiment of the present invention includes multiple second circuits 120, it can also handle multiple consecutive interrupt processes.
  • the semiconductor device 150 of one embodiment of the present invention can also restore data without synchronization with a clock signal CLK. By using the semiconductor device 150 of one embodiment of the present invention, multiple interrupt processes can be efficiently switched.
  • Figure 19 is a timing chart of the interrupt processing switching operation of the semiconductor device 150 described in Figures 17A and 17B, with the horizontal axis representing the passage of time.
  • the arithmetic processing device having the semiconductor device 150 is executing the first operation (Ope1)
  • the data held by the first circuit 110 of the semiconductor device 150 is saved to the second circuit 120[1] (Save to 120[1]), and then the data held by the second circuit 120[2] is written back to the first circuit 110 (Load from 120[2]).
  • the arithmetic processing device having the semiconductor device 150 can suspend the first operation and execute the second operation (Ope2).
  • the arithmetic processing unit having the semiconductor device 150 is executing the second operation, the data in the first circuit 110 of the semiconductor device 150 is saved to the second circuit 120[2] (Save to 120[2]), and then the data in the second circuit 120[3] is written back to the first circuit 110 (Load from 120[3]). In this way, the arithmetic processing unit having the semiconductor device 150 can suspend the second operation and execute the third operation (Ope3).
  • the data held by the first circuit 110 of the semiconductor device 150 is saved to the second circuit 120[3] (Save to 120[3]), and then the data held by the second circuit 120[1] is written back to the first circuit 110 (Load from 120[1]).
  • the data written back to the first circuit 110 from the second circuit 120[1] is the data saved from the first circuit 110 to the second circuit 120[1] at time Ma. In other words, this is the data necessary to resume the first process that was interrupted at time Ma. In this way, the state of the third process is saved, and the arithmetic processing device including the semiconductor device 150 can resume the interrupted first process.
  • a semiconductor device can be realized that can suspend ongoing processing, execute high-priority interrupt processing, and then resume the suspended processing. Therefore, a semiconductor device with improved computing performance can be provided.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • FIG. 21A is a plan view of a transistor 200A that can be used in a semiconductor device according to one embodiment of the present invention.
  • Fig. 21B is a cross-sectional view taken along the line A1-A2 indicated by a dashed dotted line in Fig. 21A.
  • Fig. 21C is a cross-sectional view taken along the line A3-A4 indicated by a dashed dotted line in Fig. 21A.
  • Fig. 21A is a cross-sectional view of the transistor 200A in the channel length direction
  • Fig. 21C is a cross-sectional view of the transistor 200A in the channel width direction.
  • the transistor 200A includes a semiconductor layer 520a disposed on the substrate 201, a semiconductor layer 520b disposed on the semiconductor layer 520a, conductive layers 542a and 542b disposed spaced apart from each other on the semiconductor layer 520b, an insulating layer 580 disposed on the conductive layers 542a and 542b and having an opening formed between the conductive layers 542a and 542b, a conductive layer 560 disposed in the opening, an insulating layer 550 disposed among the semiconductor layer 520b, the conductive layers 542a, 542b, and the insulating layer 580, and the conductive layer 560, and a semiconductor layer 520c disposed among the semiconductor layer 520b, the conductive layers 542a, 542b, the insulating layer 580, and the insulating layer 550.
  • the upper surface of the conductive layer 560 is substantially coincident with the upper surfaces of the insulating layer 550, the semiconductor layer 520c, and the insulating layer 580.
  • the semiconductor layer 520a, the semiconductor layer 520b, and the semiconductor layer 520c may be collectively referred to as the semiconductor layer 520.
  • the conductive layer 542a functions as one of the source electrode and the drain electrode of the transistor 200A.
  • the conductive layer 542b functions as the other of the source electrode and the drain electrode of the transistor 200A.
  • the conductive layer 542a and the conductive layer 542b are sometimes collectively referred to as the conductive layer 542.
  • an insulating layer 554 is disposed between the insulating layer 524, the semiconductor layer 520a, the semiconductor layer 520b, the conductive layer 542a, the conductive layer 542b, and the insulating layer 580.
  • the insulating layer 554 contacts the side surface of the semiconductor layer 520c, the top and side surfaces of the conductive layer 542a, the top and side surfaces of the conductive layer 542b, the side surfaces of the semiconductor layer 520a and the semiconductor layer 520b, and the top surface of the insulating layer 524.
  • the channel of transistor 200A is formed in a region of semiconductor layer 520 that overlaps with conductive layer 560. Therefore, the channel length L of transistor 200A can be expressed as the length in the X direction of conductive layer 560 in the region that overlaps with semiconductor layer 520. Furthermore, the channel of transistor 200A is formed between a region that functions as the source and a region that functions as the drain of semiconductor layer 520. Therefore, the channel length L of transistor 200A can be expressed as the distance from the end of opposing conductive layer 542a to the end of conductive layer 542b.
  • channel width W of transistor 200A can be expressed as the length of semiconductor layer 520 in the Y direction in the region where semiconductor layer 520 overlaps with conductive layer 560.
  • a three-layer structure of semiconductor layers 520a, 520b, and 520c is shown in the channel formation region and its vicinity, but the present invention is not limited to this.
  • a two-layer structure of semiconductor layers 520b and 520c or a stacked structure of four or more layers can also be used.
  • each of semiconductor layers 520a, 520b, and 520c can also have a stacked structure of two or more layers.
  • the semiconductor layer 520 when an oxide semiconductor, which is a type of metal oxide, is used as the semiconductor layer 520, and the semiconductor layer 520c has a layered structure consisting of a first metal oxide and a second metal oxide on the first metal oxide, it is preferable that the first metal oxide has a composition similar to that of the semiconductor layer 520b, and the second metal oxide has a composition similar to that of the semiconductor layer 520a.
  • the conductive layer 560 functions as the gate electrode of the transistor, and the conductive layers 542a and 542b function as source and drain electrodes, respectively.
  • the conductive layer 560 is formed so as to fill the opening in the insulating layer 580 and the region sandwiched between the conductive layers 542a and 542b.
  • the conductive layers 560, 542a, and 542b are arranged in a self-aligned manner with respect to the opening in the insulating layer 580. That is, in the transistor 200A, the gate electrode can be arranged in a self-aligned manner between the source and drain electrodes. Therefore, the conductive layer 560 can be formed without providing an alignment margin, thereby reducing the area occupied by the transistor 200A. This reduces the area occupied by the semiconductor device and also increases the integration density of the semiconductor device.
  • the conductive layer 560 includes a conductive layer 560a provided inside the insulating layer 550 and a conductive layer 560b provided so as to be embedded inside the conductive layer 560a.
  • the conductive layer 560 in the transistor 200A has a two-layer stacked structure, the present invention is not limited to this.
  • the conductive layer 560 can have a single-layer structure or a stacked structure of three or more layers.
  • Transistor 200A has an insulating layer 202 disposed on substrate 201, an insulating layer 514 disposed on insulating layer 202, an insulating layer 516 disposed on insulating layer 514, a conductive layer 505 disposed so as to be embedded in insulating layer 516, an insulating layer 522 disposed on insulating layer 516 and conductive layer 505, and an insulating layer 524 disposed on insulating layer 522. Furthermore, a semiconductor layer 520a is disposed on insulating layer 524.
  • insulating layers 574 and 581 which function as interlayer films, are arranged on the transistor 200A.
  • the insulating layer 574 is arranged in contact with the top surfaces of the conductive layer 560, the insulating layer 550, the semiconductor layer 520c, and the insulating layer 580.
  • the insulating layers 522, 554, and 574 may be insulating layers that have a function of suppressing the diffusion of hydrogen (e.g., at least one of hydrogen atoms and hydrogen molecules).
  • the insulating layers 522, 554, and 574 may be insulating layers that have lower hydrogen permeability than the insulating layers 524, 550, and 580.
  • silicon nitride, silicon nitride oxide, or the like may be used.
  • the insulating layers 522 and 554 may be insulating layers that have the function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms, oxygen molecules, etc.).
  • the insulating layers 522 and 554 may be insulating layers that have lower oxygen permeability than the insulating layers 524, 550, and 580.
  • silicon nitride, silicon nitride oxide, or the like may be used.
  • insulating layer 524, semiconductor layer 520, and insulating layer 550 are sandwiched between insulating layer 522 and insulating layer 574. Therefore, impurities such as hydrogen and excess oxygen contained in layers above insulating layer 574 and below insulating layer 522 can be prevented from diffusing into insulating layer 524, semiconductor layer 520, and insulating layer 550.
  • Figure 21B shows an example in which a conductive layer 545 (conductive layer 545a and conductive layer 545b) is provided, which is connected to transistor 200A and functions as a plug.
  • this example shows an example in which an insulating layer 541 (insulating layer 541a and insulating layer 541b) is provided in contact with the side surface of the conductive layer 545, which functions as a plug. That is, the insulating layer 541 is provided in contact with the inner walls of the openings of insulating layer 554, insulating layer 580, insulating layer 574, and insulating layer 581.
  • a first conductive layer of the conductive layer 545 is provided in contact with the side surface of the insulating layer 541, and a second conductive layer of the conductive layer 545 is provided further inward.
  • the height of the top surface of the conductive layer 545 and the height of the top surface of the insulating layer 581 can be approximately the same.
  • the transistor 200A shows a structure in which the first conductive layer of the conductive layer 545 and the second conductive layer of the conductive layer 545 are stacked, the present invention is not limited to this.
  • the conductive layer 545 can also have a single layer structure or a stacked structure of three or more layers.
  • the thickness of the semiconductor layer 520b in the region that does not overlap with the conductive layer 542 may be thinner than the thickness of the region that overlaps with the conductive layer 542. This is achieved by removing part of the top surface of the semiconductor layer 520b when forming the conductive layers 542a and 542b.
  • a conductive film that will become the conductive layer 542 is formed on the top surface of the semiconductor layer 520b, a low-resistance region may be formed near the interface with the conductive film. In this way, by removing the low-resistance region of the semiconductor layer 520b that is located between the conductive layers 542a and 542b in a planar view, it is possible to prevent a channel from being formed in that region.
  • transistor 200A Next, the detailed configuration of transistor 200A will be described.
  • the conductive layer 505 is arranged so as to have a region where it overlaps with the conductive layer 560 via the semiconductor layer 520. Furthermore, by providing the conductive layer 505 so as to be embedded in the insulating layer 516, the unevenness of the top surfaces of the conductive layer 505 and the insulating layer 516 is reduced, thereby improving the coverage of layers formed in later processes.
  • the conductive layer 505 includes conductive layers 505a, 505b, and 505c.
  • the conductive layer 505a is provided in contact with the bottom and sidewalls of an opening provided in the insulating layer 516.
  • the conductive layer 505b is provided so as to be embedded in a recess formed in the conductive layer 505a.
  • the top surface of the conductive layer 505b is lower than the top end (the highest position viewed from the substrate surface) of the conductive layer 505a and the top surface of the insulating layer 516.
  • the conductive layer 505c is provided in contact with the top surface of the conductive layer 505b and the side surface of the conductive layer 505a.
  • the height of the top surface of the conductive layer 505c is the same or approximately the same as the height of the top end of the conductive layer 505a and the height of the top surface of the insulating layer 516. In other words, the conductive layer 505b is surrounded by the conductive layers 505a and 505c.
  • the conductive layers 505a and 505c are preferably formed using a conductive material that has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N2O , NO, and NO2 ), and copper atoms, or a conductive material that has a function of suppressing diffusion of oxygen.
  • the conductive layer 505a can be formed as a single layer or a stack of the above conductive materials.
  • titanium nitride can be used for the conductive layer 505a.
  • the conductive layer 505b may be formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductive layer 505b may be formed using tungsten.
  • the conductive layer 560 is used as a gate electrode, the conductive layer 505 functions as a backgate electrode.
  • the conductive layer 505 should be larger than the channel formation region in the semiconductor layer 520.
  • the conductive layer 505 should extend to a region outside the end of the semiconductor layer 520 that intersects with the channel width direction.
  • the conductive layer 505 and the conductive layer 560 should overlap with an insulating layer interposed between them on the outside of the side surface of the semiconductor layer 520 in the channel width direction.
  • the channel formation region of the semiconductor layer 520 can be surrounded by the electric field of the conductive layer 560, which functions as a gate electrode, and the electric field of the conductive layer 505, which functions as a back gate electrode.
  • the conductive layer 505 can be extended beyond the edge of the semiconductor layer 520 and used as wiring. However, this is not limited to this, and a conductive layer that functions as wiring can also be provided under the conductive layer 505.
  • the insulating layer 514 may be made of an insulating material that functions as a barrier insulating film that prevents impurities such as water or hydrogen from diffusing from the substrate side to the transistor 200A. Therefore, the insulating layer 514 may be made of an insulating material that has the function of preventing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms (i.e., the impurities are less likely to permeate through it). Alternatively, the insulating layer 514 may be made of an insulating material that has the function of preventing the diffusion of oxygen (i.e., the oxygen is less likely to permeate through it).
  • the insulating layer 514 aluminum oxide or silicon nitride is used as the insulating layer 514. This can prevent impurities such as water or hydrogen from diffusing from the substrate side of the insulating layer 514 to the transistor 200A side. Also, it can prevent oxygen contained in the insulating layer 524 from diffusing toward the substrate side of the insulating layer 514.
  • an insulating material having a lower dielectric constant than the insulating layer 514 is preferably used.
  • a material with a low dielectric constant as the interlayer film parasitic capacitance occurring between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, silicon oxide having vacancies, or the like may be used as appropriate.
  • the insulating layer 522 and the insulating layer 524 function as gate insulating layers.
  • the insulating layer 524 in contact with the semiconductor layer 520 preferably contains excess oxygen.
  • the insulating layer 524 may be made of silicon oxide, silicon oxynitride, or the like as appropriate.
  • the thickness of the insulating layer 524 in the region that does not overlap with the insulating layer 554 and the semiconductor layer 520b may be thinner than the thickness of the other regions. It is preferable that the thickness of the insulating layer 524 in the region that does not overlap with the insulating layer 554 and the semiconductor layer 520b be set to a thickness that allows sufficient diffusion of the oxygen.
  • the insulating layer 522 uses a material that functions as a barrier insulating film that prevents impurities such as water or hydrogen from diffusing from the substrate side into the transistor 200A.
  • the insulating layer 522 uses a material that has lower hydrogen permeability than the insulating layer 524.
  • the insulating layer 522 is preferably made of a material that has a function of suppressing oxygen diffusion (the oxygen is less likely to permeate through it).
  • the insulating layer 522 is made of a material that has lower oxygen permeability than the insulating layer 524.
  • the insulating layer 522 has a function of suppressing the diffusion of oxygen and impurities, which can reduce oxygen diffusing from the semiconductor layer 520 toward the substrate.
  • the conductive layer 505 can be prevented from reacting with oxygen contained in the insulating layer 524 or the semiconductor layer 520.
  • the insulating layer 522 may be an insulating layer containing oxide of one or both of the insulating materials aluminum and hafnium.
  • insulating layers containing oxide of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxide containing aluminum and hafnium (hafnium aluminate).
  • the insulating layer 522 functions as a layer that suppresses oxygen release from the semiconductor layer 520 and the intrusion of impurities such as hydrogen from the periphery of the transistor 200A into the semiconductor layer 520.
  • the insulating layer 522 can be doped with, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide.
  • the insulating layer 522 can be nitrided.
  • silicon oxide, silicon oxynitride, or silicon nitride can be stacked on the insulating layer 522.
  • the insulating layer 522 can have a three-layer structure in which silicon nitride, silicon oxide, and aluminum oxide are stacked in this order.
  • the insulating layer 522 can be a single layer or a multilayer of insulating layers containing so-called high-k materials, such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), and (Ba,Sr)TiO 3 (BST).
  • high-k materials such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), and (Ba,Sr)TiO 3 (BST).
  • each of the insulating layer 522 and the insulating layer 524 can have a stacked structure of two or more layers. In this case, they are not limited to being stacked structures made of the same material, and can also be stacked structures made of different materials.
  • the semiconductor layer 520 includes a semiconductor layer 520a, a semiconductor layer 520b on the semiconductor layer 520a, and a semiconductor layer 520c on the semiconductor layer 520b.
  • the semiconductor layer 520a below the semiconductor layer 520b, it is possible to suppress the diffusion of impurities from structures formed below the semiconductor layer 520a into the semiconductor layer 520b.
  • the semiconductor layer 520c on the semiconductor layer 520b, it is possible to suppress the diffusion of impurities from structures formed above the semiconductor layer 520c into the semiconductor layer 520b.
  • the semiconductor layer 520 when an oxide semiconductor is used for the semiconductor layer 520, the semiconductor layer 520 preferably has a stacked structure of multiple oxide layers with different atomic ratios of each metal atom.
  • the semiconductor layer 520 contains at least indium (In) and the element M
  • the ratio of the number of atoms of the element M contained in the semiconductor layer 520a to the number of atoms of all elements constituting the semiconductor layer 520a is made higher than the ratio of the number of atoms of the element M contained in the semiconductor layer 520b to the number of atoms of all elements constituting the semiconductor layer 520b.
  • the atomic ratio of the element M contained in the semiconductor layer 520a to In is made higher than the atomic ratio of the element M contained in the semiconductor layer 520b to In.
  • the metal oxide used for the semiconductor layer 520a or the semiconductor layer 520b can be used for the semiconductor layer 520c.
  • the energy of the conduction band minimum of the semiconductor layer 520a and the semiconductor layer 520c should be higher than the energy of the conduction band minimum of the semiconductor layer 520b.
  • the electron affinity of the semiconductor layer 520a and the semiconductor layer 520c should be lower than the electron affinity of the semiconductor layer 520b.
  • the semiconductor layer 520c may be made of a metal oxide that can be used for the semiconductor layer 520a.
  • the ratio of the number of atoms of the element M contained in the semiconductor layer 520c to the number of atoms of all elements constituting the semiconductor layer 520c is preferably higher than the ratio of the number of atoms of the element M contained in the semiconductor layer 520b to the number of atoms of all elements constituting the semiconductor layer 520b.
  • the atomic ratio of the element M contained in the semiconductor layer 520c to In is preferably higher than the atomic ratio of the element M contained in the semiconductor layer 520c to In.
  • the energy level of the conduction band minimum changes gradually at the junction between semiconductor layer 520a, semiconductor layer 520b, and semiconductor layer 520c.
  • the energy level of the conduction band minimum at the junction between semiconductor layer 520a, semiconductor layer 520b, and semiconductor layer 520c changes continuously or can be said to form a continuous junction.
  • the defect level density of the mixed layer formed at the interface between semiconductor layer 520a and semiconductor layer 520b and the interface between semiconductor layer 520b and semiconductor layer 520c is low.
  • the semiconductor layers 520a and 520b, and the semiconductor layers 520b and 520c share a common element other than oxygen (as a main component), a mixed layer with a low density of defect states can be formed.
  • the semiconductor layer 520b is an In-Ga-Zn oxide
  • the semiconductor layers 520a and 520c can be made of In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide, or the like.
  • the semiconductor layer 520c can also have a stacked structure.
  • a stacked structure of In-Ga-Zn oxide and Ga-Zn oxide on the In-Ga-Zn oxide, or a stacked structure of In-Ga-Zn oxide and gallium oxide on the In-Ga-Zn oxide can be used.
  • a stacked structure of In-Ga-Zn oxide and an oxide that does not contain In can be used as the semiconductor layer 520c.
  • the main carrier path is the semiconductor layer 520b.
  • the semiconductor layers 520a and 520c as described above, the defect state density at the interface between the semiconductor layers 520a and 520b and at the interface between the semiconductor layers 520b and 520c can be reduced. This reduces the effect of interface scattering on carrier conduction, allowing the transistor 200A to achieve high on-state current and high frequency characteristics. Note that if the semiconductor layer 520c has a stacked structure, in addition to the effect of reducing the defect state density at the interface between the semiconductor layers 520b and 520c, it is expected that the diffusion of constituent elements of the semiconductor layer 520c toward the insulating layer 550 can be suppressed.
  • the semiconductor layer 520c by configuring the semiconductor layer 520c as a stacked structure and positioning an oxide that does not contain In above the stacked structure, it is possible to suppress In diffusion toward the insulating layer 550.
  • the insulating layer 550 functions as a gate insulating layer, and diffusion of In can result in poor transistor characteristics. Therefore, by using a stacked structure for the semiconductor layer 520c, it is possible to provide a highly reliable semiconductor device.
  • a conductive layer 542 (conductive layer 542a and conductive layer 542b) functioning as a source electrode and a drain electrode is provided over the semiconductor layer 520b.
  • the conductive layer 542 may be made of a conductive material that is not easily oxidized or that maintains its conductivity even when it absorbs oxygen.
  • the region of the semiconductor layer 520 in contact with the conductive layer 542 functions as the source or drain region of the transistor 200A.
  • the region between the conductive layer 542a and the conductive layer 542b is formed to overlap the opening in the insulating layer 580. This allows the conductive layer 560 to be positioned in a self-aligned manner between the conductive layer 542a and the conductive layer 542b.
  • the insulating layer 550 functions as a gate insulating layer.
  • the insulating layer 550 is disposed in contact with the top surface of the semiconductor layer 520c.
  • the insulating layer 550 can be made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, or silicon oxide having vacancies.
  • silicon oxide or silicon oxynitride is used as the insulating layer 550.
  • the insulating layer 550 is made of an insulating material in which the concentration of impurities such as water or hydrogen is reduced.
  • the thickness of the insulating layer 550 is 1 nm or more and 20 nm or less.
  • the metal oxide prevents oxygen from diffusing from the insulating layer 550 to the conductive layer 560. This prevents oxidation of the conductive layer 560 due to oxygen contained in the insulating layer 550.
  • the conductive layer 560 is shown as a two-layer structure in Figures 21A to 21C, a single-layer structure or a stacked structure of three or more layers can also be used.
  • the conductive layer 560a may be made of a conductive layer that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms. Alternatively, it may be made of a conductive material that has the function of suppressing the diffusion of oxygen.
  • the conductive layer 560a has the function of suppressing oxygen diffusion, which can prevent the conductive layer 560b from being oxidized by the oxygen contained in the insulating layer 550 and causing a decrease in conductivity.
  • Examples of conductive materials that can be used to suppress oxygen diffusion include tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductive layer 560b may be made of a conductive material containing tungsten, copper, or aluminum as its main component. Furthermore, since the conductive layer 560 also functions as wiring, a conductive layer with high conductivity may be used. For example, a conductive material containing tungsten, copper, or aluminum as its main component may be used. Furthermore, the conductive layer 560b may have a layered structure. For example, it may have a layered structure of titanium or titanium nitride and the above-mentioned conductive material.
  • the side surfaces of the semiconductor layer 520 are arranged to be covered with the conductive layer 560. This makes it easier for the electric field of the conductive layer 560, which functions as the gate electrode of the transistor 200A, to act on the side surfaces of the semiconductor layer 520. This increases the on-state current of the transistor 200A and improves its frequency characteristics.
  • the insulating layer 554 is made of an insulating material that prevents impurities such as water or hydrogen from diffusing from the insulating layer 580 side into the transistor 200A.
  • the insulating layer 554 is made of an insulating material that has lower hydrogen permeability than the insulating layer 524.
  • the insulating layer 554 is provided in contact with the side surfaces of the semiconductor layer 520c, the top and side surfaces of the conductive layer 542a, the top and side surfaces of the conductive layer 542b, the side surfaces of the semiconductor layer 520a and the semiconductor layer 520b, and the top surface of the insulating layer 524.
  • This configuration prevents hydrogen contained in the insulating layer 580 from penetrating into the semiconductor layer 520 from the top or side surfaces of the conductive layer 542a, the conductive layer 542b, the semiconductor layer 520a, the semiconductor layer 520b, and the insulating layer 524.
  • an insulating material that has the function of suppressing oxygen diffusion i.e., the oxygen is less likely to permeate
  • an insulating material that has lower oxygen permeability than the insulating layer 580 or the insulating layer 524 is used as the insulating layer 554.
  • the insulating layer 554 can be formed by sputtering.
  • oxygen can be added to the insulating layer 524 near the region in contact with the insulating layer 554. This allows oxygen to be supplied from this region into the semiconductor layer 520 through the insulating layer 524.
  • the insulating layer 554 has the function of suppressing upward oxygen diffusion, thereby preventing oxygen from diffusing from the semiconductor layer 520 to the insulating layer 580.
  • the insulating layer 522 has the function of suppressing downward oxygen diffusion, thereby preventing oxygen from diffusing from the semiconductor layer 520 toward the substrate. In this way, oxygen is supplied to the channel formation region of the semiconductor layer 520. This reduces oxygen vacancies in the semiconductor layer 520 and suppresses the transistor from becoming normally on.
  • an insulating layer containing oxide of one or both of aluminum and hafnium is formed.
  • the insulating layer containing oxide of one or both of aluminum and hafnium aluminum oxide, hafnium oxide, oxide containing aluminum and hafnium, etc. can be used.
  • the insulating layer 580 is provided over the insulating layer 524, the semiconductor layer 520, and the conductive layer 542 with the insulating layer 554 interposed therebetween.
  • the insulating layer 580 can be made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine has been added, silicon oxide to which carbon has been added, silicon oxide to which carbon and nitrogen have been added, or silicon oxide having vacancies. Silicon oxide and silicon oxynitride are particularly suitable because they are thermally stable. Materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are particularly suitable because they can easily form regions containing oxygen that is released by heating.
  • the insulating layer 574 similar to the insulating layer 514, an insulating material is used that functions as a barrier insulating film that prevents impurities such as water or hydrogen from diffusing from above into the insulating layer 580.
  • the insulating layer 574 is made of an insulating material that can be used for the insulating layer 514, the insulating layer 554, etc.
  • FIGS 21A to 21C show an example in which an insulating layer 581 that functions as an interlayer film is provided over the insulating layer 574.
  • an insulating material with a reduced concentration of impurities such as water or hydrogen is used for the insulating layer 581.
  • Conductive layers 545a and 545b are arranged in the openings formed in insulating layers 581, 574, 580, and 554. Conductive layers 545a and 545b are arranged to sandwich conductive layer 560. When viewed from a direction perpendicular to the Z direction, it is preferable that the positions of the upper surfaces of conductive layers 545a and 545b coincide or approximately coincide with the position of the upper surface of insulating layer 581.
  • Insulating layer 541a is provided in contact with the inner walls of the openings of insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554, and a first conductive layer of conductive layer 545a is formed in contact with its side surface.
  • Conductive layer 542a is located on at least a portion of the bottom of the opening, and conductive layer 545a is in contact with conductive layer 542a.
  • insulating layer 541b is provided in contact with the inner walls of the openings of insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554, and a first conductive layer of conductive layer 545b is formed in contact with its side surface.
  • Conductive layer 542b is located on at least a portion of the bottom of the opening, and conductive layer 545b is in contact with conductive layer 542b.
  • the conductive layers 545a and 545b may be made of a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductive layers 545a and 545b may each have a stacked structure of two or more layers.
  • a conductive layer that has the function of suppressing the diffusion of impurities such as water or hydrogen may be used for the conductive layers in contact with the semiconductor layer 520a, the semiconductor layer 520b, the conductive layer 542, the insulating layer 554, the insulating layer 580, the insulating layer 574, and the insulating layer 581.
  • impurities such as water or hydrogen
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like is used.
  • the use of such a conductive material can suppress the absorption of oxygen contained in the insulating layer 580 by the conductive layer 545a and the conductive layer 545b.
  • it can suppress the diffusion of impurities such as water or hydrogen from layers above the insulating layer 581 into the semiconductor layer 520 through the conductive layer 545a and the conductive layer 545b.
  • the insulating layer 541a and the insulating layer 541b may be, for example, an insulating layer that can be used for the insulating layer 554. Because the insulating layer 541a and the insulating layer 541b are provided in contact with the insulating layer 554, impurities such as water or hydrogen from the insulating layer 580 or the like can be prevented from diffusing into the semiconductor layer 520 through the conductive layer 545a and the conductive layer 545b. Furthermore, oxygen contained in the insulating layer 580 can be prevented from being absorbed by the conductive layer 545a and the conductive layer 545b.
  • FIG. 22 shows a modification of the transistor 200A shown in FIG. 21 .
  • FIG. 22A is a plan view of a transistor 200B, which is a modification of the transistor 200A.
  • FIG. 22B is a cross-sectional view taken along the line A1-A2 indicated by the dashed dotted line in FIG. 22A .
  • FIG. 22C is a cross-sectional view taken along the line A3-A4 indicated by the dashed dotted line in FIG. 22A . Because the transistor 200B is a modification of the transistor 200A, differences between the transistor 200B and the transistor 200A will be mainly described.
  • Transistor 200B has a configuration in which semiconductor layer 520c and conductive layer 505c are omitted from the configuration of transistor 200A.
  • transistor 200B has a region where insulating layer 554 and insulating layer 522 are in contact with each other outside semiconductor layer 520, and the side surfaces of insulating layer 524 are covered with insulating layer 554.
  • insulating layer 554 covering the side surfaces of insulating layer 524 with insulating layer 554 not only prevents oxygen from diffusing to the outside through insulating layer 524, but also prevents excessive oxygen from being supplied to semiconductor layer 520 from the insulating layer 524 side.
  • an insulating layer is preferably provided between the insulating layer 580, the insulating layer 554, the conductive layer 542, and the semiconductor layer 520b and the insulating layer 550.
  • Aluminum oxide, hafnium oxide, or the like may be used as the insulating layer.
  • Transistor constituent materials Next, constituent materials that can be used for the transistor 200 (transistor 200A and transistor 200B) will be described.
  • the material used for the substrate is not particularly limited.
  • the material used for the substrate is determined depending on the purpose, taking into consideration the presence or absence of light transparency, heat resistance sufficient to withstand heat treatment, and the like.
  • an insulating layer substrate, a semiconductor substrate, or a conductive layer substrate can be used as the substrate.
  • insulating layer substrates that can be used include glass substrates such as barium borosilicate glass and aluminoborosilicate glass, ceramic substrates, quartz substrates, sapphire substrates, and stabilized zirconia substrates (such as yttria-stabilized zirconia substrates).
  • semiconductor substrates, flexible substrates, resin substrates, and the like can also be used as the substrate.
  • Semiconductor substrates include, for example, semiconductor substrates made from materials such as silicon or germanium, or compound semiconductor substrates made from materials such as silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide. Furthermore, there are semiconductor substrates that have an insulating layer region inside the aforementioned semiconductor substrate, such as SOI (Silicon On Insulator) substrates. Furthermore, semiconductor substrates may be either single-crystal semiconductors or polycrystalline semiconductors.
  • Conductive layer substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Other examples include substrates containing metal nitrides and substrates containing metal oxides. Furthermore, there are substrates in which a conductive layer or semiconductor layer is provided on an insulating layer substrate, substrates in which a conductive layer or insulating layer is provided on a semiconductor substrate, and substrates in which a semiconductor layer or insulating layer is provided on a conductive layer substrate.
  • polyesters such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), polyacrylonitrile, acrylic resin, polyimide, polymethyl methacrylate, polycarbonate (PC), polyethersulfone (PES), polyamide (nylon, aramid, etc.), polysiloxane, cycloolefin resin, polystyrene, polyamideimide, polyurethane, polyvinyl chloride, polyvinylidene chloride, polypropylene, polytetrafluoroethylene (PTFE), ABS resin, and cellulose nanofiber.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • polyamide nylon, aramid, etc.
  • polysiloxane polystyrene
  • polyamideimide polyurethane
  • polyvinyl chloride polyvinylidene chloride
  • PTFE polytetrafluoroethylene
  • ABS resin polyt
  • a lightweight semiconductor device can be provided. Furthermore, by using the above materials for the substrate, a semiconductor device that is resistant to impacts can be provided. Furthermore, by using the above materials for the substrate, a semiconductor device that is less likely to break can be provided. It is also possible to use these substrates with elements mounted on them. Elements that can be mounted on the substrate include capacitance elements, resistance elements, switching elements, light-emitting elements, and memory elements.
  • An inorganic insulating film is used for each of the insulating layers (insulating layer 202, insulating layer 516, insulating layer 522, insulating layer 524, insulating layer 541, insulating layer 554, insulating layer 580, insulating layer 574, insulating layer 581, etc.).
  • examples of inorganic insulating films include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film.
  • oxide insulating films include a silicon oxide film, an aluminum oxide film, a magnesium oxide film, a gallium oxide film, a germanium oxide film, an yttrium oxide film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, a tantalum oxide film, a cerium oxide film, a gallium zinc oxide film, and a hafnium aluminate film.
  • nitride insulating films include a silicon nitride film and an aluminum nitride film.
  • Examples of oxynitride insulating films include a silicon oxynitride film, an aluminum oxynitride film, a gallium oxynitride film, an yttrium oxynitride film, and a hafnium oxynitride film.
  • Examples of nitride oxide insulating films include a silicon nitride oxide film and an aluminum nitride oxide film.
  • an organic insulating film can also be used for the insulating layer of the semiconductor device.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • the content of each element can be measured using, for example, Rutherford Backscattering Spectrometry (RBS).
  • gate insulating layers can cause problems such as leakage current.
  • Using high-k materials for the insulating layer that functions as the gate insulating layer makes it possible to lower the voltage required for transistor operation while maintaining the physical film thickness. It also makes it possible to reduce the equivalent oxide thickness (EOT) of the gate insulating layer.
  • EOT equivalent oxide thickness
  • using a material with a low dielectric constant for the insulating layer that functions as the interlayer film can reduce the parasitic capacitance that occurs between wiring. Therefore, it is important to select materials according to the function of the insulating layer. Materials with a low dielectric constant also have high dielectric strength.
  • high-dielectric-constant (high-k) materials include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • materials with a low relative dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, as well as resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic resin.
  • inorganic insulating materials with a low relative dielectric constant include, for example, silicon oxide doped with fluorine, silicon oxide doped with carbon, and silicon oxide doped with carbon and nitrogen. Another example is silicon oxide with vacancies. Note that these silicon oxides may contain nitrogen.
  • a nitride of the alloy or an oxide of the alloy can also be used.
  • tantalum nitride, titanium nitride, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like is preferably used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide can also be used.
  • conductive materials containing nitrogen such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, and nitrides containing titanium and aluminum;
  • conductive materials containing oxygen such as ruthenium oxide, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel; and materials containing metal elements, such as titanium, tantalum, and ruthenium, are preferred because they are conductive materials that are resistant to oxidation, have the function of suppressing oxygen diffusion, or maintain conductivity even after absorbing oxygen.
  • Examples of conductive materials containing oxygen include indium oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide (ITO), indium tin oxide containing titanium oxide, indium tin oxide with added silicon (ITSO), indium zinc oxide (IZO (registered trademark)), and indium zinc oxide containing tungsten oxide.
  • ITO indium tin oxide
  • ITSO indium tin oxide with added silicon
  • IZO indium zinc oxide
  • a conductive layer formed using a conductive material containing oxygen may be referred to as an oxide conductive layer.
  • Conductive materials primarily composed of tungsten, copper, or aluminum are preferred due to their high conductivity.
  • a stack structure can be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen. Also, a stack structure can be formed by combining the above-mentioned material containing a metal element with a conductive material containing nitrogen. Also, a stack structure can be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen and a conductive material containing nitrogen.
  • each of the conductive layers 542a and 542b may be made of a conductive material that is resistant to oxidation, a conductive material that maintains low electrical resistance even when oxidized, a metal oxide having conductivity (also referred to as an oxide conductive layer), or a conductive material that has the function of suppressing oxygen diffusion.
  • conductive materials include conductive materials containing nitrogen and conductive materials containing oxygen. This can suppress a decrease in the conductivity of the conductive layers 542a and 542b.
  • the conductive layers 542a and 542b can maintain their conductivity even when they absorb oxygen.
  • a conductive material containing oxygen for the conductive layers 542a and 542b, the conductive layers 542a and 542b can maintain their conductivity even when they absorb oxygen.
  • an insulating layer containing excess oxygen is used as an insulating layer in contact with the conductive layers 542a and 542b, this is preferable because the conductive layers 542a and 542b can maintain their conductivity.
  • ITO, ITSO, IZO (registered trademark), etc. can be used for the conductive layers 542a and 542b.
  • semiconductor layer a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination. Using a single crystal semiconductor or a crystalline semiconductor for the semiconductor layer in which a channel is formed is preferable because it can suppress deterioration of transistor characteristics.
  • the semiconductor material for example, a semiconductor made of an element such as silicon or germanium can be used. Alternatively, a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, or a nitride semiconductor can be used.
  • an organic material having semiconductor properties also referred to as an "organic semiconductor”
  • a metal nitride having semiconductor properties also referred to as a “nitride semiconductor”
  • a metal oxide having semiconductor properties also referred to as an “oxide semiconductor”
  • these semiconductor materials can contain impurities as dopants.
  • silicon when silicon is used as the semiconductor layer, examples of silicon that can be used for the semiconductor layer include single-crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon. Examples of polycrystalline silicon include low-temperature polysilicon.
  • Two-dimensional materials that function as semiconductors can also be used as the semiconductor layer of a transistor.
  • Two-dimensional materials also known as layered materials, are a general term for a group of materials with a layered crystal structure.
  • a layered crystal structure is one in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds.
  • Layered materials have high electrical conductivity within each layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).
  • MoS 2 molybdenum sulfide
  • MoSe 2 molybdenum selenide
  • MoTe 2 moly MoTe 2
  • tungsten sulfide typically WS 2
  • tungsten selenide typically
  • the transistor 200 preferably includes an oxide semiconductor, which is a type of metal oxide, in the semiconductor layer 520 including a channel formation region. That is, the transistor 200 is preferably an OS transistor.
  • oxygen vacancies ( VO ) and impurities are present in a channel formation region of a metal oxide that functions as a semiconductor, the electrical characteristics of an OS transistor may fluctuate, resulting in poor reliability. Furthermore, defects (hereinafter sometimes referred to as VOH ) caused by hydrogen entering the oxygen vacancies may be formed, generating electrons that serve as carriers. Therefore, when oxygen vacancies are present in the channel formation region of a metal oxide, the OS transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities are reduced as much as possible in the channel formation region of the metal oxide. In other words, it is preferable that the carrier concentration of the channel formation region of the metal oxide be reduced, making it i-type (intrinsic) or substantially i-type.
  • the source and drain regions in a metal oxide that function as a semiconductor of an OS transistor are preferably regions that have a higher carrier concentration and lower resistance than the channel formation region due to more oxygen vacancies, more VOH , or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements. That is, the source and drain regions of an OS transistor are preferably n-type regions that have a higher carrier concentration and lower resistance than the channel formation region.
  • the band gap of a metal oxide that functions as a semiconductor is preferably 2.0 eV or more, more preferably 2.5 eV or more.
  • a metal oxide that can be used for the semiconductor layer of an OS transistor preferably contains at least indium (In).
  • the metal oxide preferably contains at least one of indium (In) and zinc (Zn).
  • the metal oxide preferably contains two or three elements selected from indium, an element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bond energy with oxygen, for example, a metal element or a metalloid element that has a higher bond energy with oxygen than indium.
  • element M examples include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M contained in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably gallium.
  • metal oxides that can be used for the semiconductor layer of an OS transistor include indium oxide (In oxide, indium oxide).
  • the metal oxide include zinc oxide (Zn oxide, zinc oxide), indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, also referred to as "GZO”), aluminum zinc oxide (Al-Zn oxide, also referred to as "AZO”), and indium.
  • Examples of usable materials include indium aluminum zinc oxide (In-Al-Zn oxide, also referred to as "IAZO"), indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as "IGZO”), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also referred to as “IGZTO”), and indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, also referred to as "IGAZO” or "IAGZO”).
  • silicon-containing indium tin oxide, gallium tin oxide (Ga-Sn oxide), aluminum tin oxide (Al-Sn oxide), etc. can be used.
  • Crystal structures of metal oxides that function as semiconductors include amorphous (including completely amorphous), CAAC (c-axis-aligned crystalline), nc (nanocrystalline), CAC (cloud-aligned composite), single crystal, and polycrystal.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, carrier generation due to oxygen vacancies is suppressed, resulting in a transistor with a small off-state current. Furthermore, fluctuations in the electrical characteristics of the transistor can be suppressed, improving reliability.
  • the field-effect mobility of the transistor can be increased.
  • the field-effect mobility of the transistor can be significantly increased.
  • transistors using single-crystal or polycrystalline indium oxide for the semiconductor layer can achieve good frequency characteristics.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • indium oxide having at least a crystalline portion or crystalline region in the film is referred to as crystalline indium oxide (crystal IO) or crystalline indium oxide (crystalline IO).
  • crystalline indium oxide crystal IO
  • crystalline IO crystalline indium oxide
  • examples of crystalline IO or crystalline IO include single-crystalline indium oxide, polycrystalline indium oxide, and microcrystalline indium oxide.
  • Indium oxide is a semiconductor material with completely different physical properties from oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • Fig. 23A is a schematic diagram showing the carrier concentration dependence of the Hall mobility for silicon (Si) and indium oxide (InO x ), and Fig. 23B is a schematic diagram showing the carrier concentration dependence of the Hall mobility for IGZO.
  • IGZO tends to exhibit higher hole mobility as the carrier concentration increases, as indicated by the arrows in Figure 23B.
  • indium oxide tends to exhibit higher hole mobility as the carrier concentration decreases, as indicated by the arrows in Figure 23A (see Non-Patent Document 1).
  • This trend is similar to that of silicon; the lower the dopant (impurity) concentration in the material, the less impurity scattering there is and the higher the hole mobility.
  • the higher the purity and intrinsic the indium oxide the higher the hole mobility. From these results, it can be said that indium oxide, unlike IGZO, is a material with physical properties closer to silicon. Note that the characteristics of indium oxide shown in Figure 23A are assumed to be single crystal. Therefore, when indium oxide is non-single crystal (e.g., polycrystalline), the characteristics may differ from those shown in Figure 23A.
  • the low carrier concentration range R1 has extremely high hole mobility, and can therefore be considered a carrier concentration range suitable for, for example, a transistor channel formation region.
  • range R1 is a range including a carrier concentration value of 1 ⁇ 10 15 cm ⁇ 3 , for example, a range of 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the hole mobility value can be increased to approximately 270 cm 2 /(V ⁇ s).
  • the region where the carrier concentration is in range R1 can contain elements that lower the carrier concentration.
  • elements that lower the carrier concentration include magnesium, calcium, zinc, cadmium, and copper. By substituting these elements for indium, the carrier concentration can be lowered.
  • elements that lower the carrier concentration include nitrogen, phosphorus, arsenic, and antimony. For example, by substituting nitrogen, phosphorus, arsenic, or antimony for oxygen, the carrier concentration can be lowered.
  • the range R2 with a high carrier concentration has a low electrical resistance, and can be said to be a range of carrier concentrations suitable for, for example, the source and drain regions of a transistor, a resistor, or a transparent conductive film.
  • Range R2 is a range in which the carrier concentration value includes 1 ⁇ 10 20 cm ⁇ 3 , for example, a range of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less. By sufficiently increasing the carrier concentration, it is expected that the resistivity can be reduced to 1 ⁇ 10 ⁇ 4 ⁇ cm or less.
  • the region where the carrier concentration is in range R2 can contain elements that increase the carrier concentration.
  • the region contains elements that are common to the source and drain electrodes of the transistor.
  • elements that increase the carrier concentration include titanium, zirconium, hafnium, tantalum, tungsten, molybdenum, tin, silicon, and boron. It is particularly preferable to use elements whose oxides have conductive or semiconductive properties.
  • indium oxide uses a region with a low carrier concentration as the channel formation region of a transistor, and a region with a high carrier concentration as the source and drain regions of the transistor.
  • indium oxide can be considered an oxide capable of valence electron control.
  • strain may form in the source and drain regions due to stress from electrodes in contact with the IGZO, resulting in the formation of n-type regions.
  • indium oxide allows for valence electron control, so strain does not need to be formed in the film as with IGZO. Minimizing strain in the film is expected to improve reliability.
  • n-i-n junction a junction between an n-type region, an i-type region, and an n-type region
  • valence electron control in silicon-based transistors is generally known.
  • valence electron control in indium oxide-based transistors is a novel technological concept that would not normally be conceived.
  • the transistor containing indium oxide in this specification has two or more, preferably three or more, more preferably four or more, and most preferably five of the following characteristics (1) to (5): (1) A high on-state current (in other words, high mobility). (2) A low off-state current. (3) Normally-off operation is possible. (4) High reliability. (5) A high cutoff frequency (fT).
  • the transistor containing indium oxide in this specification has high mobility, a low off-state current, and is normally-off operation. This transistor has high mobility and is different from a normally-on transistor.
  • the indium oxide film be crystalline (i.e., have crystal grains).
  • films having crystal grains include single-crystal films, polycrystalline films, and amorphous films containing crystal grains (also called microcrystalline films).
  • polycrystalline indium oxide films are preferred, and single-crystal films are even more preferred.
  • Single-crystal films do not have grain boundaries. Impurities that impede carrier flow (typically, insulating impurities, insulating oxides, etc.) tend to segregate at grain boundaries.
  • Using a single-crystal film can suppress carrier scattering at grain boundaries, resulting in a transistor with high field-effect mobility. Furthermore, it has the excellent effect of suppressing variations in transistor characteristics due to the grain boundaries.
  • polycrystalline films are preferable because they can reduce carrier scattering and exhibit high field-effect mobility compared to microcrystalline or amorphous films.
  • a polycrystalline film it is preferable to use a film with as large a crystal grain size as possible and as few crystal grain boundaries as possible. Note that in a transistor using a polycrystalline film of indium oxide, if there are no crystal grain boundaries in the channel formation region or no crystal grain boundaries are observed, the channel formation region is located within a single-crystal region included in the polycrystalline film, and therefore the transistor can be considered to use single-crystal indium oxide.
  • the crystallinity of indium oxide can be analyzed, for example, by X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, a combination of these methods may be used for analysis.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • a semiconductor layer in which no crystal grain boundaries are observed in the channel formation region a semiconductor layer in which the channel formation region is contained in a single crystal grain, or a semiconductor layer in which the crystal axis direction is the same in at least two regions in the channel formation region can be called a single crystal film.
  • a semiconductor layer in which, within a single crystal grain in the channel formation region, the direction of the other crystal axis changes continuously around a certain crystal axis or a certain crystal orientation as the axis of rotation can be called a single crystal film.
  • the channel formation region refers to the region of the semiconductor layer that overlaps (or faces) the gate electrode via the gate insulating layer, and is located between the region in contact with the source electrode and the region in contact with the drain electrode.
  • the current path in the channel formation region is the shortest distance between the source electrode and the drain electrode. Therefore, the crystal grains, crystal grain boundaries, crystal axes, crystal orientation, etc. in the channel formation region can be confirmed by observing a cross section including the semiconductor layer, source electrode, and drain electrode.
  • Impurities in the indium oxide film in the channel formation region can act as a scattering source for carriers, which can reduce field-effect mobility. These impurities can also hinder the crystal growth of the indium oxide film. Impurities in the indium oxide film include boron and silicon.
  • the indium oxide film preferably has a concentration of these impurities of 0.1% or less, and more preferably 0.01% (100 ppm) or less. Note that carbon, hydrogen, and other elements may be contained in the film formation gas or precursor during film formation, and may remain in the indium oxide film in greater amounts than the above impurities.
  • the indium oxide film in the channel formation region may contain elements that can become the same trivalent cations as indium, as long as the crystals maintain a cubic crystal structure (bixbyite type).
  • examples include elements in Group 13 of the periodic table, such as gallium and aluminum, and elements in Group 3 of the periodic table. These elements exist primarily as trivalent cations in oxides, allowing the carrier concentration of indium oxide to be maintained low.
  • the field-effect mobility of the transistor can be increased to 50 cm 2 /(V ⁇ s) or more, preferably 100 cm 2 /(V ⁇ s) or more, more preferably 150 cm 2 /(V ⁇ s) or more, even more preferably 200 cm 2 /(V ⁇ s) or more, and still more preferably 250 cm 2 /(V ⁇ s) or more.
  • an indium oxide film is its high oxygen permeability (diffusibility) compared to an IGZO film.
  • oxygen (O) diffusing into an indium oxide film passes through the indium oxide film and is released as oxygen molecules (O 2 ). It may also react with hydrogen contained in the film and be released as water molecules (H 2 O).
  • oxygen vacancy ( VO ) exists in the film, the diffusing oxygen atoms compensate for the oxygen vacancy. Since oxygen easily diffuses into an indium oxide film, it can also be said that oxygen vacancies are more easily compensated for compared to an IGZO film.
  • indium oxide films are easier to reduce oxygen vacancies in than IGZO films, so by applying such indium oxide films to transistors, it is possible to achieve transistors that exhibit extremely high reliability.
  • the indium oxide film diffuses hydrogen. Hydrogen that diffuses into the indium oxide film from the outside passes through the indium oxide film and is released as hydrogen molecules (H 2 ). Alternatively, hydrogen reacts with oxygen contained in the film and is released as water molecules.
  • Transistors using indium oxide films are accumulation-type transistors that use electrons as majority carriers. Assuming that the carrier relaxation time is a constant value, the smaller the effective mass of the electrons (carriers), the higher the electron mobility. In other words, using indium oxide, which has a small effective electron mass, in a transistor can increase the on-state current or field-effect mobility of the transistor.
  • Table 1 shows the effective masses of single-crystal indium oxide (here, In 2 O 3 ) and single-crystal silicon (Si).
  • indium oxide is characterized by a small effective mass of electrons and a large effective mass of holes.
  • the effective mass of electrons in indium oxide is characterized by being almost independent of the crystal orientation. Therefore, by using crystalline indium oxide for a transistor, a transistor with high field-effect mobility and high frequency characteristics (also referred to as f characteristics) can be realized.
  • f characteristics also referred to as f characteristics
  • the off-state current per 1 ⁇ m of channel width can be 1 fA (1 ⁇ 10 ⁇ 15 A) or less or 1 aA (1 ⁇ 10 ⁇ 18 A) or less in an environment of 125° C., and 1 aA (1 ⁇ 10 ⁇ 18 A) or less or 1 zA (1 ⁇ 10 ⁇ 21 A) or less in an environment of room temperature (25° C.).
  • indium oxide has a smaller effective mass of electrons and a larger effective mass of holes than silicon, and therefore may be able to realize a transistor with higher field-effect mobility and lower off-state current than a Si transistor.
  • a seed layer so that it is in contact with at least a portion of the crystalline indium oxide film.
  • a material containing crystals with a small difference in lattice constant also called lattice mismatch
  • lattice mismatch lattice mismatch
  • a substrate e.g., a single-crystal substrate
  • ⁇ a can be set to between -5% and 5%, preferably between -4% and 4%, more preferably between -3% and 3%, and even more preferably between -2% and 2%.
  • the indium oxide crystals have a cubic crystal structure (bixbyite type).
  • yttria-stabilized zirconia (YSZ) crystals can have a cubic crystal structure (fluorite type).
  • the lattice mismatch of the indium oxide crystals with the cubic YSZ crystals is within the range of -2% to 2%, and a single crystal film of indium oxide can be epitaxially grown on a YSZ substrate.
  • the crystal structure of the seed layer and the crystal structure of the indium oxide film may not necessarily have the same crystal system or crystal orientation.
  • a film having crystals of a hexagonal or trigonal crystal structure can be used under an indium oxide film having crystals of a cubic crystal structure.
  • hexagonal or trigonal crystals include a wurtzite structure, a YbFe2O4 structure, a Yb2Fe3O7 structure, and modified structures thereof.
  • An example of a crystal having a YbFe2O4 structure or a Yb2Fe3O7 structure is IGZO.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • Figure 24 shows an example of the stacked structure of the semiconductor device 100.
  • Figure 24 shows a portion of the semiconductor device 100.
  • Figure 24 shows a transistor 400 as an example of a transistor included in the first circuit 110.
  • the transistor 400 is provided over a substrate 311 and includes a conductive layer 316 that functions as a gate, an insulating layer 315 that functions as a gate insulating layer, a semiconductor region 313 made of part of the substrate 311, and low-resistance regions 314a and 314b that function as source and drain regions.
  • the transistor 400 can be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 can be, for example, a single-crystal silicon substrate.
  • the transistor 400 shown in Figure 24 has a convex semiconductor region 313 (part of the substrate 311) where a channel is formed.
  • a conductive layer 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulating layer 315 interposed therebetween.
  • the conductive layer 316 can be made of a material that adjusts the work function.
  • Such a transistor 400 is also called a FIN transistor because it utilizes the convex portion of the semiconductor substrate.
  • an insulating layer that contacts the top of the convex portion and functions as a mask for forming the convex portion can also be provided.
  • the convex portion is formed by processing a part of the semiconductor substrate is shown, but it is also possible to form a semiconductor film having a convex portion by processing an SOI substrate.
  • transistor 400 shown in Figure 24 is just an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • the element layer 10 and the element layer 20 may be provided with a wiring layer provided with an interlayer film, wiring, plugs, etc. Furthermore, multiple wiring layers may be provided depending on the design. Furthermore, in this specification, the wiring and the plug connecting to the wiring may be integrated. That is, there are cases where a part of the conductive layer functions as the wiring and cases where a part of the conductive layer functions as the plug.
  • the element layer 10 has an interlayer film formed by stacking insulating layers 320, 322, 324, and 326 in this order. Furthermore, conductive layers 328 and 330 are embedded in the insulating layers 320, 322, 324, and 326. The conductive layers 328 and 330 function as contact plugs or wiring.
  • the insulating layer that functions as an interlayer film preferably also functions as a planarizing film that covers the unevenness below it.
  • CMP processing or the like can be performed to improve the flatness of the upper surface of the insulating layer 322.
  • By improving the flatness of the upper surface of the interlayer film it is possible to improve the coverage of wiring and other components formed above the interlayer film.
  • a wiring layer can be provided on the insulating layer 326 and the conductive layer 330.
  • insulating layer 350, insulating layer 382, and insulating layer 384 are stacked in this order on the insulating layer 326 and the conductive layer 330.
  • a conductive layer 386 is formed on the insulating layer 350, insulating layer 382, and insulating layer 384. The conductive layer 386 functions as a contact plug or wiring.
  • FIG. 24 illustrates the transistor 121, the transistor 122, and the capacitor Cs included in the second circuit 120 formed in the element layer 20.
  • FIG. 24 an example is shown in which the transistor 200B described in the above embodiment is used as the transistor 121 and the transistor 122. To reduce repetition, a description of the configuration of the transistor 200B will be omitted.
  • a conductive layer 368 is embedded in insulating layer 281, insulating layer 274, insulating layer 280, insulating layer 254, insulating layer 222, insulating layer 216, and insulating layer 214.
  • the conductive layer 368 functions as a contact plug or wiring.
  • conductive layers 283, 284, and insulating layer 282 are provided over insulating layer 281.
  • One of the source and drain of transistor 121 is connected to conductive layer 386 via conductive layer 283, conductive layer 368, etc.
  • an insulating layer 285 is provided over the conductive layer 283, the conductive layer 284, and the insulating layer 282. Further, a conductive layer 287 and an insulating layer 286 are provided over the insulating layer 285. The region where the conductive layer 284, the insulating layer 285, and the conductive layer 287 overlap functions as the capacitor element Cs.
  • a conductive layer 289 and an insulating layer 288 are provided on the conductive layer 287 and the insulating layer 286. Furthermore, a conductive layer 292 and an insulating layer 291 are provided on the conductive layer 289 and the insulating layer 288. Furthermore, an insulating layer 293 is provided on the conductive layer 292 and the insulating layer 291.
  • the area occupied by the semiconductor device 100 can be reduced. Furthermore, by overlapping the transistor 400 and the transistor 121 or the transistor 122, the length of the wiring connecting them can be shortened. This reduces the parasitic capacitance and wiring resistance associated with the wiring, thereby reducing the power consumption of the semiconductor device 100. Furthermore, because the signal propagation distance is shortened, the operating speed of the semiconductor device 100 can be increased.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • FIG 25 shows a block diagram of the arithmetic processing device 960.
  • the arithmetic processing device 960 shown in Figure 25 can be applied to, for example, a CPU.
  • the arithmetic processing device 960 can also be applied to processors such as a GPU (Graphics Processing Unit), TPU (Tensor Processing Unit), or NPU (Neural Processing Unit), which have a larger number (tens to hundreds) of processor cores capable of parallel processing than a CPU.
  • GPU Graphics Processing Unit
  • TPU Torsor Processing Unit
  • NPU Neurological Processing Unit
  • the arithmetic processing device 960 shown in Figure 25 has an ALU 991 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 992, an instruction decoder 993, an interrupt controller 994, a timing controller 995, a register 996, a register controller 997, a bus interface 998, a cache 999, and a cache interface 989 on a substrate 990.
  • the substrate 990 may be a semiconductor substrate, an SOI substrate, a glass substrate, or the like.
  • the arithmetic processing device 960 may also have a rewritable ROM and ROM interface.
  • the cache 999 and cache interface 989 may also be provided on separate chips.
  • the cache 999 is connected to the main memory provided on a separate chip via a cache interface 989.
  • the cache interface 989 has the function of supplying a portion of the data held in the main memory to the cache 999.
  • the cache interface 989 also has the function of outputting a portion of the data held in the cache 999 to the ALU 991 or register 996, etc. via the bus interface 998.
  • the semiconductor device 100 can be used as a memory cell that constitutes the cache 999. Furthermore, as described below, the semiconductor device 100 can be stacked on the processor 960. In this case, the first circuit 110 of the semiconductor device 100 can be included as part of the cache interface 989.
  • the cache 999 configured in the semiconductor device 100 can retain data using the first circuit 110 including Si transistors when power is supplied, and retain data using the second circuit 120 including OS transistors when power supply is stopped.
  • the first circuit 110 including Si transistors has a faster operating speed than the second circuit 120 including OS transistors.
  • the arithmetic processing device 960 shown in FIG. 25 is merely one example of a simplified configuration, and actual arithmetic processing devices 960 have a wide variety of configurations depending on their applications.
  • a configuration including the arithmetic processing device 960 shown in FIG. 25 as one core, and to include multiple such cores, each of which operates in parallel, in a so-called multi-core configuration.
  • a multi-core configuration with 16 or more cores preferably 32 or more, and even more preferably 64 or more cores is preferable.
  • the number of bits that the arithmetic processing device 960 can handle in its internal computation circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, etc.
  • Instructions input to the arithmetic processing unit 960 via the bus interface 998 are input to the instruction decoder 993, decoded, and then input to the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995.
  • the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995 perform various controls based on the decoded instructions. Specifically, the ALU controller 992 generates signals to control the operation of the ALU 991. Furthermore, while the arithmetic processing unit 960 is executing a program, the interrupt controller 994 determines and processes interrupt requests from external input/output devices, peripheral circuits, etc. based on their priority, mask status, etc. The register controller 997 generates the address of the register 996 and performs read and write operations on the register 996 depending on the state of the arithmetic processing unit 960.
  • the timing controller 995 also generates signals that control the timing of the operations of the ALU 991, ALU controller 992, instruction decoder 993, interrupt controller 994, and register controller 997.
  • the timing controller 995 includes an internal clock generation unit that generates an internal clock signal based on a reference clock signal, and supplies the internal clock signal to the various circuits mentioned above.
  • the register 996 can also be composed of multiple semiconductor devices 100.
  • the register controller 997 selects the holding operation in the register 996 in accordance with instructions from the ALU 991. That is, in the semiconductor device 100 functioning as a memory cell constituting the register 996, it selects whether data is to be held by the first circuit 110 including Si transistors or by the second circuit 120 including OS transistors. If data holding by the first circuit 110 is selected, power is supplied to the memory cells in the register 996. If data holding in the second circuit 120 is selected, the data is rewritten to the second circuit 120, and the power supply to the memory cells in the register 996 can be stopped.
  • FIGS 26A and 26B show perspective views of a semiconductor device 970A.
  • a memory cell array can be formed by arranging semiconductor devices 100 functioning as memory cells in a matrix.
  • the semiconductor device 970A has an element layer 930 on which a memory cell array MCA is provided, above the arithmetic processing unit 960.
  • the element layer 930 shown in Figure 26A has memory cell arrays MCA1, MCA2, and MCA3 provided as memory cell arrays MCA.
  • the arithmetic processing unit 960 and each memory cell array have overlapping regions.
  • Figure 26B shows the arithmetic processing unit 960 and the element layer 930 separated from each other.
  • connection distance between them can be shortened. This allows for increased communication speed between them. Furthermore, the short connection distance allows for reduced power consumption.
  • the element layer 930 having a memory cell array and the arithmetic processing unit 960 As a method for stacking the element layer 930 having a memory cell array and the arithmetic processing unit 960, it is possible to use a method in which the element layer 930 having the memory cell array is stacked directly on the arithmetic processing unit 960 (also called monolithic stacking), or a method in which the arithmetic processing unit 960 and the element layer 930 are formed on different substrates, the two substrates are bonded together, and the connection is made using a through-via or conductive film bonding technology (such as Cu-Cu bonding).
  • the former method not only reduces the chip size but also reduces manufacturing costs because there is no need to consider misalignment during bonding.
  • the arithmetic processing unit 960 does not have a cache 999, and each of the memory cell arrays MCA1, MCA2, and MCA3 provided in the element layer 930 can be used as a cache.
  • the memory cell array MCA1 can be used as an L1 cache (also called a level 1 cache)
  • the memory cell array MCA2 can be used as an L2 cache (also called a level 2 cache)
  • the memory cell array MCA3 can be used as an L3 cache (also called a level 3 cache).
  • the memory cell array MCA3 has the largest capacity and is accessed least frequently.
  • the memory cell array MCA1 has the smallest capacity and is accessed most frequently.
  • each memory cell array MCA provided in the element layer 930 can be used as a lower-level cache or main memory.
  • Main memory has a larger capacity than cache and is accessed less frequently.
  • drive circuits 910L1, 910L2, and 910L3 are provided.
  • Drive circuit 910L1 is connected to memory cell array MCA1 via connection electrode 940L1.
  • drive circuit 910L2 is connected to memory cell array MCA2 via connection electrode 940L2, and drive circuit 910L3 is connected to memory cell array MCA3 via connection electrode 940L3.
  • memory cell arrays functioning as cache this is not limiting.
  • the number of memory cell arrays functioning as cache can be one or two, or even four or more.
  • the drive circuit 910L1 can be configured to function as part of the cache interface 989, or the drive circuit 910L1 can be configured to be connected to the cache interface 989.
  • the drive circuit 910L2 and the drive circuit 910L3 can be configured to function as part of the cache interface 989, or they can be configured to be connected to the cache interface 989.
  • Figure 27A shows a perspective view of the semiconductor device 970B.
  • one memory cell array MCA can be divided into multiple areas, each of which can be used for different functions.
  • Figure 27A shows an example in which area L1 is used as an L1 cache, area L2 as an L2 cache, and area L3 as an L3 cache.
  • the capacity of each of areas L1 to L3 can be changed depending on the situation. For example, if you want to increase the capacity of the L1 cache, you can achieve this by increasing the area of area L1. With this configuration, it is possible to improve the efficiency of calculation processing and increase processing speed.
  • Figure 27B shows a perspective view of semiconductor device 970C.
  • the semiconductor device 970C has an element layer 930L1 having a memory cell array MCA1 stacked on top of it, an element layer 930L2 having a memory cell array MCA2 stacked on top of that, and an element layer 930L3 having a memory cell array MCA3 stacked on top of that.
  • the memory cell array MCA1 which is physically closest to the arithmetic processing unit 960, can be used as a higher-level cache
  • the memory cell array MCA3, which is the farthest can be used as a lower-level cache or main memory. With this configuration, the capacity of each memory cell array can be increased, thereby further improving processing power.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • a memory device 900 to which the semiconductor device 100 according to one embodiment of the present invention can be applied will be described.
  • the semiconductor device 100 according to one embodiment of the present invention can be used as a memory cell.
  • Figure 28A shows a block diagram illustrating an example configuration of a memory device 900.
  • Figure 28B is a schematic perspective view of the memory device 900.
  • the memory device 900 shown in Figure 28A has a drive circuit 910 and a memory cell array MCA.
  • the memory cell array MCA has multiple semiconductor devices 100 that function as memory cells.
  • Figure 28A shows an example in which the memory cell array MCA has multiple semiconductor devices 100 arranged in a matrix of m rows and n columns (m and n are each integers of 2 or greater).
  • the semiconductor device 100 in the first row and first column is indicated as semiconductor device 100[1,1]
  • the semiconductor device 100 in the mth row and nth column is indicated as semiconductor device 100[m,n].
  • the drive circuit 910 includes a PSW 931 (power switch), a PSW 932, and a peripheral circuit 915.
  • the peripheral circuit 915 includes a peripheral circuit 911, a control circuit 912, and a voltage generation circuit 928.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or signals can be added.
  • Signals BW, CE, GW, clock signal CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is a write data signal
  • signal RDA is a read data signal.
  • Signals PON1 and PON2 are power gating control signals. Note that signals PON1 and PON2 can also be generated by control circuit 912.
  • the control circuit 912 is a logic circuit that has the function of controlling the overall operation of the memory device 900. For example, the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 900. Alternatively, the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
  • the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 900.
  • the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
  • the voltage generation circuit 928 has the function of generating a negative voltage.
  • the signal WAKE has the function of controlling the input of the clock signal CLK to the voltage generation circuit 928. For example, when an H-level signal is given as the signal WAKE, the clock signal CLK is input to the voltage generation circuit 928, and the voltage generation circuit 928 generates a negative voltage.
  • the peripheral circuit 911 is a circuit for writing and reading data to and from the memory cell array MCA.
  • the peripheral circuit 911 includes a row decoder 941, a column decoder 942, a row driver 923, a column driver 924, an input circuit 925, an output circuit 926, and a sense amplifier 927.
  • the row decoder 941 and column decoder 942 have the function of decoding the signal ADDR.
  • the row decoder 941 is a circuit for specifying the row to access
  • the column decoder 942 is a circuit for specifying the column to access.
  • the row driver 923 has the function of selecting the row specified by the row decoder 941.
  • the column driver 924 has the function of writing data to the memory cell array MCA, reading data from the memory cell array MCA, and retaining the read data.
  • the input circuit 925 has the function of holding a signal WDA.
  • the data held by the input circuit 925 is output to the column driver 924.
  • the output data of the input circuit 925 is the data (Din) to be written to the memory cell array MCA.
  • the data (Dout) read from the memory cell array MCA by the column driver 924 is output to the output circuit 926.
  • the output circuit 926 has the function of holding Dout.
  • the output circuit 926 also has the function of outputting Dout externally from the memory device 900.
  • the data output from the output circuit 926 is the signal RDA.
  • PSW931 has the function of controlling the supply of VDD to the peripheral circuit 915.
  • PSW932 has the function of controlling the supply of VHM to the row driver 923.
  • the high power supply potential of the memory device 900 is VDD
  • the low power supply potential is GND (ground potential).
  • VHM is a high power supply potential used to set the word line to a high level and is higher than VDD.
  • the on/off of PSW931 is controlled by signal PON1, and the on/off of PSW932 is controlled by signal PON2.
  • the number of power domains to which VDD is supplied in the peripheral circuit 915 is one, but there can be multiple. In this case, a power switch can be provided for each power domain.
  • the memory device 900 can be configured such that a drive circuit 910 is provided in the element layer 70, a memory cell array MCA is provided in the element layer 80, and the element layer 80 is stacked on top of the element layer 70.
  • a single-crystal silicon substrate can be used as the element layer 70, and the drive circuit 910 can be formed on the silicon substrate.
  • the signal propagation distance between the drive circuit 910 and the memory cell array MCA can be shortened. This reduces the parasitic resistance and parasitic capacitance between the drive circuit 910 and the memory cell array MCA, thereby reducing power consumption and signal delay. This also makes it possible to miniaturize the memory device 900. It also makes it possible to increase the memory capacity per unit area.
  • a portion of the semiconductor device 100 that functions as a memory cell in a portion of the element layer 70.
  • a first circuit 110 of the semiconductor device 100 in a portion of the element layer 70, and a second circuit 120 in the element layer 80.
  • Figure 28C shows an example in which k element layers 80 (k is an integer of 2 or greater) are stacked on the element layer 70.
  • the first element layer 80 provided on the element layer 70 is shown as element layer 80[1]
  • the kth element layer 80 is shown as element layer 80[k].
  • first circuit 110 in the element layer 70 and provide the second circuits 120 in some or all of the k element layers 80.
  • OS transistors are thin-film transistors, they can easily be provided overlapping the element layer 70 as the element layer 80.
  • OS transistors operate stably even in high-temperature environments and exhibit little fluctuation in characteristics. Therefore, even if a memory cell array MCA including OS transistors is provided overlapping a driver circuit 910 including Si transistors, it is less susceptible to the heat generated by the driver circuit 910. This improves the reliability of the memory device 900.
  • an SOI substrate can be used as the element layer 70.
  • SOI substrates include SIMOX (Separation by Implanted Oxygen) substrates, which are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at high temperatures to form an oxide layer to a certain depth from the surface and eliminate defects that occur in the surface layer; Smart Cut, which cleaves a semiconductor substrate by utilizing the growth of microvoids formed by hydrogen ion implantation through heat treatment; and ELTRAN (registered trademark: Epitaxial Layer Transfer) method. Si transistors fabricated using SOI substrates have reduced parasitic capacitance and can achieve high-speed operation.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • Figure 29 shows a conceptual diagram explaining the hierarchy of memory devices used in semiconductor devices.
  • the conceptual diagram explaining the hierarchy of memory devices is represented by a triangle, with memory devices located higher in the triangle requiring faster operating speeds, and memory devices located lower in the triangle requiring larger memory capacities and higher recording densities.
  • FIG 29 from the top layer of the triangle, there are shown memory integrated as registers in processing units such as CPUs, GPUs, and NPUs, cache memory (sometimes simply referred to as cache, and typically L1, L2, and L3 caches), main memory such as DRAM, and storage memory such as 3D NAND and hard disks (also known as HDDs: hard disk drives).
  • processing units such as CPUs, GPUs, and NPUs
  • cache memory sometimes simply referred to as cache, and typically L1, L2, and L3 caches
  • main memory such as DRAM
  • storage memory such as 3D NAND and hard disks (also known as HDDs: hard disk drives).
  • Registers are used for temporary storage of calculation results, and is therefore frequently accessed by the arithmetic processing unit. Therefore, fast operating speeds are required rather than large storage capacities. Registers also have the function of storing setting information for the arithmetic processing unit.
  • Cache memory has the function of duplicating and storing a portion of the data stored in DRAM. By duplicating frequently used data and storing it in cache memory, it is possible to increase the speed of access to the data. Cache memory requires less storage capacity than DRAM, but is required to operate at a faster speed than DRAM. In addition, data rewritten in cache memory is duplicated and supplied to DRAM.
  • a storage device can be used as the LLC (Last Level cache) or FLC (Final Level cache), which are the lowest level caches.
  • DRAM has the function of storing programs, data, etc. read from 3D NAND.
  • 3D NAND has the function of storing data that requires long-term storage and various programs used in computing devices (for example, artificial neural network models). Therefore, 3D NAND requires large memory capacity and high recording density rather than fast operating speeds.
  • Hard disks have large storage capacity and are non-volatile.
  • SSDs solid-state drives
  • the semiconductor device 100 in a memory device according to one embodiment of the present invention can be monolithically integrated with peripheral circuits. Furthermore, by using an OS transistor, it is possible to monolithically stack the peripheral circuits. This is advantageous in terms of data access with the peripheral circuits. Furthermore, since the memory device according to one embodiment of the present invention can be stacked with the peripheral circuits, the degree of integration can be increased. Furthermore, the memory device according to one embodiment of the present invention can retain data for a long period of time. Therefore, when the memory device according to one embodiment of the present invention is used as a DRAM, the frequency of refresh can be reduced.
  • a storage device according to one embodiment of the present invention can be used for the Target2 area and the Target1 area of the storage device shown in Figure 29.
  • Target1 includes the boundary area (Target1_1) between DRAM and 3D NAND, and the boundary area (Target1_2) between DRAM and cache (L1, L2, L3).
  • Examples of Target1_2 include the LLC and FLC mentioned above.
  • a storage device including the semiconductor device 100 according to one embodiment of the present invention can also function as a DRAM.
  • the storage device according to one embodiment of the present invention can retain data for a long time even when power supply is stopped. Therefore, by replacing a DRAM with a storage device according to one embodiment of the present invention, power consumption can be reduced. For example, compared to a configuration using DRAM, power consumption can be reduced to half or less, preferably one-tenth or less, more preferably one-hundredth, and even more preferably one-thousandth or less. Therefore, the storage device according to one embodiment of the present invention is suitable for Target 1.
  • a memory device is particularly suitable for Target1_1, which is an area of Target1 that is rewritten relatively infrequently.
  • Target1_1 the reliability of the semiconductor device can be improved.
  • the degree of integration of the semiconductor device functioning as a memory device can be increased.
  • the power consumption of the semiconductor device functioning as a memory device can be reduced.
  • a memory device has high operating speed and is advantageous in terms of data access, and is therefore also suitable for Target1_2, which is a part of Target1 and is rewritten more frequently.
  • Target1_2 the computational efficiency of the semiconductor device can be improved and power consumption can be reduced.
  • a storage device using the semiconductor device 100 according to one embodiment of the present invention can be used as a register or cache memory of a processing unit such as a CPU, GPU, or NPU. Furthermore, a storage device according to one embodiment of the present invention can be provided overlaid on a processing unit.
  • a configuration in which a processing unit and a storage unit are stacked is called a monolithic stack.
  • the power consumption required for data access between the processing unit and the storage unit can be significantly reduced. Therefore, by deploying information processing units including supercomputers (also called HPCs (High Performance Computers)), computers, servers, etc. that employ such a configuration throughout the world, global warming can be suppressed.
  • a memory device using the semiconductor device 100 can be applied to a wide range of memories, from memories integrated as registers in arithmetic processing units such as CPUs, GPUs, and NPUs, to memories in the boundary area between DRAM and 3D NAND.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • the memory device according to one embodiment of the present invention can be used for, for example, electronic components, electronic devices, mainframes, space equipment, and data centers (also referred to as data centers (DCs)).
  • the electronic components, electronic devices, mainframes, space equipment, and data centers using the memory device according to one embodiment of the present invention are effective in achieving high performance, such as low power consumption.
  • FIG. 30A shows a perspective view of a substrate (mounting substrate 704) on which electronic component 700 is mounted.
  • Electronic component 700 shown in FIG. 30A has memory device 710 in mold 711. Memory device 900 described in the above embodiment can be used as memory device 710.
  • FIG. 30A omits some details in order to show the interior of electronic component 700.
  • Electronic component 700 has lands 712 on the outside of mold 711. Lands 712 are connected to electrode pads 713, and electrode pads 713 are connected to memory device 710 via wires 714.
  • Electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and connected on printed circuit board 702 to complete mounting substrate 704.
  • the memory device 710 also has a drive circuit layer 715 and a memory layer 716.
  • the memory layer 716 is configured with multiple memory cell arrays stacked on top of each other.
  • the stacked configuration of the drive circuit layer 715 and the memory layer 716 can be a monolithic stacked configuration.
  • the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding.
  • TSV Through Silicon Via
  • bonding technology such as Cu-Cu direct bonding.
  • connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, making it possible to increase the number of connection pins.
  • Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also known as memory bandwidth).
  • the multiple memory cell arrays included in the memory layer 716 are formed using OS transistors and that the multiple memory cell arrays are monolithically stacked.
  • OS transistors By configuring the multiple memory cell arrays as a monolithic stack, it is possible to improve either or both of the memory bandwidth and the memory access latency.
  • the bandwidth is the amount of data transferred per unit time
  • the access latency is the time from access to the start of data exchange.
  • Si transistors when Si transistors are used for the memory layer 716, it is more difficult to achieve a monolithic stack configuration than OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stack configuration.
  • the memory device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the semiconductor chip manufacturing process by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and dicing it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • Figure 30B shows a perspective view of electronic component 730.
  • Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi-Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple memory devices 710 provided on interposer 731.
  • Electronic component 730 shows an example in which memory device 710 is used as a high bandwidth memory (HBM). Furthermore, semiconductor device 735 can be used in integrated circuits such as a CPU, GPU, NPU, or FPGA (Field Programmable Gate Array).
  • HBM high bandwidth memory
  • semiconductor device 735 can be used in integrated circuits such as a CPU, GPU, NPU, or FPGA (Field Programmable Gate Array).
  • the package substrate 732 can be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 can be, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has multiple wiring lines and functions to connect multiple integrated circuits with different terminal pitches.
  • the multiple wiring lines are provided in a single layer or multiple layers.
  • the interposer 731 also functions to connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring substrate” or "intermediate substrate.”
  • through electrodes are provided in the interposer 731, and the integrated circuits and package substrate 732 are connected using these through electrodes.
  • TSVs can also be used as through electrodes.
  • the interposer on which the HBM is mounted must have fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer on which the HBM is mounted.
  • SiPs and MCMs that use silicon interposers that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is less likely. Furthermore, because the surface of a silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are less likely to occur. It is particularly preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging), in which multiple integrated circuits are arranged horizontally on an interposer.
  • a composite structure can be created that combines a memory cell array stacked using TSVs with a monolithically stacked memory cell array.
  • heat sink heat sink
  • the electronic component 730 shown in this embodiment it is preferable to align the height of the memory device 710 and the semiconductor device 735.
  • Electrodes 733 are provided on the bottom of the package substrate 732.
  • Figure 30B shows an example in which the electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 733 can also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
  • Electronic component 730 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA.
  • mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • [Large computer] 31A shows a perspective view of a mainframe computer 5600.
  • the mainframe computer 5600 has a rack 5610 housing a plurality of rack-mounted computers 5620.
  • the mainframe computer 5600 may also be called a supercomputer.
  • Figure 31B shows a perspective view of an example of a computer 5620.
  • the computer 5620 has a motherboard 5630.
  • the motherboard 5630 has multiple slots 5631 and multiple connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has connection terminals 5623, 5624, and 5625, each of which is connected to the motherboard 5630.
  • FIG 31C shows an example of a PC card 5621.
  • PC card 5621 is a processing board equipped with, for example, a CPU, GPU, storage device, etc.
  • PC card 5621 has board 5622 and connection terminals 5623, 5624, 5625, electronic components 5626, 5627, 5628, and 5629 mounted on board 5622. Note that Figure 31C also shows components other than electronic components 5626, 5627, and 5628.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • the connection terminal 5629 may conform to, for example, PCIe.
  • Connection terminals 5623, 5624, and 5625 can be, for example, interfaces for supplying power to PC card 5621, inputting signals, etc. They can also be, for example, interfaces for outputting signals calculated by PC card 5621.
  • Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • Examples of standards for each include HDMI (registered trademark).
  • the electronic component 5626 has terminals (not shown) for inputting and outputting signals, and the electronic component 5626 can be connected to the board 5622 by inserting these terminals into sockets (not shown) provided on the board 5622.
  • Electronic component 5627 and electronic component 5628 have multiple terminals, and can be mounted to wiring on board 5622 by, for example, reflow soldering.
  • Examples of electronic component 5627 include FPGAs, GPUs, and CPUs.
  • Electronic component 5627 can be, for example, electronic component 730.
  • Electronic component 5628 can be, for example, a memory device.
  • Electronic component 5628 can be, for example, electronic component 700.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for, for example, artificial intelligence learning and inference.
  • a semiconductor device according to one aspect of the present invention is suitable for space equipment.
  • a semiconductor device preferably includes an OS transistor.
  • the change in electrical characteristics of an OS transistor due to radiation exposure is small. That is, the OS transistor has high radiation resistance and is therefore suitable for use in environments where radiation may be incident.
  • an OS transistor is suitable for use in outer space.
  • an OS transistor can be used as a transistor for a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe. Examples of radiation include X-rays and neutron rays.
  • outer space refers to an altitude of 100 km or higher, and the outer space described in this specification includes one or more of the thermosphere, mesosphere, and stratosphere.
  • Figure 32A shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 32A also shows a planet 6804 in space.
  • the secondary battery 6805 it is preferable to provide the secondary battery 6805 with a battery management system (also referred to as BMS) or a battery control circuit.
  • a battery management system also referred to as BMS
  • a battery control circuit Using an OS transistor in the battery management system or battery control circuit is preferable because it consumes less power and has high reliability even in space.
  • outer space is an environment with radiation levels more than 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the power required for the satellite 6800 to operate is generated.
  • the amount of power generated is small. Therefore, there is a possibility that the power required for the satellite 6800 to operate will not be generated.
  • the solar panel is sometimes called a solar cell module.
  • Satellite 6800 can generate a signal.
  • the signal is transmitted via antenna 6803, and can be received, for example, by a receiver located on the ground or by another satellite.
  • the position of the receiver that received the signal can be determined.
  • satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 also has a function of controlling the satellite 6800.
  • the control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • the electrical characteristics of an OS transistor change less when exposed to radiation than those of a Si transistor. In other words, an OS transistor is more reliable than a Si transistor in an environment where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground.
  • the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can function as, for example, an Earth observation satellite.
  • an artificial satellite is used as an example of space equipment; however, the present invention is not limited thereto.
  • a semiconductor device according to one embodiment of the present invention is suitable for space equipment such as a spaceship, a space capsule, or a space probe.
  • OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance compared to Si transistors.
  • a semiconductor device is suitable for a storage system applied to, for example, a data center.
  • the data center is required to perform long-term management of data, such as ensuring data immutability.
  • Managing long-term data requires the construction of a large-scale building, such as the installation of storage and servers for storing a huge amount of data, the provision of a stable power source for maintaining the data, or the provision of cooling equipment required for maintaining the data.
  • the power required to store data can be reduced and the semiconductor device that stores data can be made smaller. This allows for the storage system to be made smaller, the power supply for storing data to be made smaller, and the cooling equipment to be made smaller. This allows for space savings in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, and therefore heat generation from the circuit can be reduced. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • Figure 32B shows a storage system applicable to a data center.
  • the storage system 6000 shown in Figure 32B has multiple servers 6001sb as hosts 6001 (illustrated as Host Computers). It also has multiple storage devices 6003md as storage 6003 (illustrated as Storage).
  • the host 6001 and storage 6003 are shown connected via a storage area network 6004 (illustrated as SAN: Storage Area Network) and a storage control circuit 6002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 6001 corresponds to a computer that accesses data stored in the storage 6003.
  • the hosts 6001 can be connected to each other via a network.
  • Storage 6003 uses flash memory to reduce data access speed, i.e., the time required to store and output data, but this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • data access speed i.e., the time required to store and output data
  • this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • storage systems typically provide cache memory within the storage to reduce the time required to store and output data.
  • the aforementioned cache memory is used within the storage control circuit 6002 and storage 6003. Data exchanged between the host 6001 and storage 6003 is stored in the cache memory within the storage control circuit 6002 and storage 6003, and then output to the host 6001 or storage 6003.
  • OS transistors as transistors for storing data in the cache memory and maintaining a potential corresponding to the data
  • the frequency of refreshes can be reduced, and power consumption can be reduced.
  • stacking the memory cell array miniaturization is possible.
  • a semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, mainframe computers, space equipment, and data centers is expected to have an effect of reducing power consumption. Therefore, while energy demand is expected to increase with the improvement in performance or high integration of semiconductor devices, the use of a semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases, typified by carbon dioxide (CO 2 ). Furthermore, the semiconductor device of one embodiment of the present invention is effective as a countermeasure against global warming due to its low power consumption.
  • CO 2 carbon dioxide
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • ADDR Signal, BK[1]: Terminal, BK[2]: Terminal, BK[3]: Terminal, BK: Terminal, BW: Signal, Cb: Capacitive element, CE: Signal, CK: Terminal, CKB: Terminal, CLK: Clock signal, CLKB: Inverted clock signal, Cs: Capacitive element, GND: Ground potential, GW: Signal, IN[1]: Terminal, IN[k]: Terminal, IN: Terminal, Ma: Time, Mb: Time, Mc: Time, MCA: Memory cell array, OUT: Terminal, QB: Terminal, QD: Terminal, RDA: Signal, RE[1]: Terminal, RE[2]: Terminal, RE[3]: Terminal, RE: Terminal, REout: Terminal, RES: Restore signal, RESB: Inverted restore signal, SD: Terminal, SEL: Select signal, SN[1]: Node, SN[2]: Node node, SN: node, TrP: transistor, TrQ: transistor, VDD: high power supply potential, VH

Landscapes

  • Thin Film Transistor (AREA)

Abstract

新規な半導体装置を提供する。 第1ラッチ回路と、第2ラッチ回路と、保持回路と、を有する半導体装置であって、保持回路は第1トランジスタと、第2トランジスタと、容量素子と、を有する。第1ラッチ回路の出力部は第2ラッチ回路の入力部と接続され、第2ラッチ回路の出力部はインバータ回路を介して第1トランジスタのソース又はドレインの一方と接続され、第1トランジスタのソース又はドレインの他方は、容量素子の一方の端子及び第2トランジスタのソース又はドレインの一方と接続され、第2トランジスタのソース又はドレインの他方は、第2回路の入力部と接続される。

Description

半導体装置
本発明の一態様は、半導体装置等に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法又は製造方法に関するものである。又は本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置（メモリ装置）、それらの駆動方法又はそれらの製造方法、を一例として挙げることができる。
チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう）と、チャネルが形成される半導体層にシリコンを用いたトランジスタ（「Ｓｉトランジスタ」ともいう）と、を組み合わせてデータに応じた電荷を保持できる半導体装置の技術開発が進んでいる。
当該半導体装置は、フリップフロップなどに保持されるプログラム又はデータのセーブ（「退避」、「ストア」又は「バックアップ」ともいう）又はロード（「復帰」、「リストア」又は「リカバリー」ともいう）を行う構成とすることで、パワーゲーティングによる低消費電力化を図ることができる。例えば、特許文献１では、揮発性の記憶回路であるフリップフロップにＯＳトランジスタを接続して、不揮発性のフリップフロップを実現する構成が示されている。
特開２０１６−８２５９３号公報
鯉田崇、"高移動度透明導電膜"、国立研究開発法人産業技術総合研究所、ＡＩＳＴ太陽光発電研究成果報告会２０１９、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｕｎｉｔ．ａｉｓｔ．ｇｏ．ｊｐ／ｒｐｄ−ｅｎｖｅｎｅ／ＰＶ／ｊａ／ｒｅｓｕｌｔｓ／２０１９／ｏｒａｌ／Ｔ１３．ｐｄｆ＞
特許文献１に記載の構成では、パワーゲーティングからのデータ復帰は、退避していたデータをフリップフロップの入力部に供給し、クロック信号と同期して再度フリップフロップへ書き込むことで実現される。パワーゲーティングからのデータ復帰をクロック信号と同期して行う構成の半導体装置では、複数の半導体装置のデータ復帰がクロック信号と同期して順次行われる場合がある。このような場合、全ての半導体装置のデータ復帰が完了するまでに時間がかかる。このため、クロック信号と同期しない非同期でのパワーゲーティングからのデータ復帰が求められている。
本発明の一態様は、パワーゲーティングにおける電力供給の再開から通常動作に復帰するまでの時間が短い半導体装置等を提供することを課題の一とする。又は高速動作が可能な半導体装置等を提供することを課題の一とする。又は省電力化された半導体装置等を提供することを課題の一とする。又は新規な半導体装置等を提供することを課題の一とする。
なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１回路と、第２回路と、第３回路と、インバータ回路と、を有し、第３回路は第１トランジスタと、第２トランジスタと、容量素子と、を有し、第１回路の出力部は第２回路の入力部と電気的に接続され、第２回路の出力部はインバータ回路の入力部と電気的に接続され、インバータ回路の出力部は第１トランジスタの第１端子と電気的に接続され、第１トランジスタの第２端子は容量素子の第１端子及び第２トランジスタの第１端子と電気的に接続され、第２トランジスタの第２端子は第２回路の入力部と電気的に接続された半導体装置である。
本発明の別の一態様は、第１回路と、第２回路と、複数の第３回路と、インバータ回路と、を有し、複数の第３回路のそれぞれは第１トランジスタと、第２トランジスタと、容量素子と、を有し、第２トランジスタの第１端子は、容量素子の第１端子及び第１トランジスタの第２端子と電気的に接続され、第１回路の出力部は第２回路の入力部と電気的に接続され、第２回路の出力部はインバータ回路の入力部と電気的に接続され、複数の第３回路のそれぞれが有する第１トランジスタの第１端子はインバータ回路の出力部と電気的に接続され、複数の第３回路のそれぞれが有する第２トランジスタの第２端子は第２回路の入力部と電気的に接続された半導体装置である。
第１回路は第１回路の出力部と電気的に接続する第１スイッチを有することが好ましい。第２回路は第２回路の入力部と電気的に接続する第２スイッチを有することが好ましい。
第１トランジスタ及び第２トランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体を含むことが好ましい。酸化物半導体は、インジウムを含むことが好ましい。
第１回路及び第２回路のそれぞれは、チャネルが形成される半導体層にシリコンを含むトランジスタを有することが好ましい。第１回路及び第２回路のそれぞれは、例えばラッチ回路として機能する。
本発明の一態様は、パワーゲーティングにおける電力供給の再開から通常動作に復帰するまでの時間が短い半導体装置等を提供できる。又は高速動作が可能な半導体装置等を提供できる。又は省電力化された半導体装置等を提供できる。又は新規な半導体装置等を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、当業者であれば明細書、図面、請求項などの記載から、自ずと見いだせるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａおよび図１Ｂは、半導体装置の構成例を示すブロック図である。
図２Ａおよび図２Ｂは、半導体装置の回路構成例を示す図である。
図３Ａおよび図３Ｂは、半導体装置の回路構成例を示す図である。
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄは、半導体装置の構成例を示す図である。
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄは、インバータ回路の回路構成例を示す図である。
図６は、半導体装置の回路構成例を示す図である。
図７Ａは、半導体装置の構成例を示すブロック図である。図７Ｂは、半導体装置の動作例を説明するタイミングチャートである。
図８は、半導体装置の動作例を説明する図である。
図９は、半導体装置の動作例を説明する図である。
図１０Ａおよび図１０Ｂは、半導体装置の構成例を示すブロック図である。
図１１Ａは、エッジ検出回路を示す図である。図１１Ｂは、エッジ検出回路の動作を説明するタイミングチャートである。
図１２Ａおよび図１２Ｂは、半導体装置の構成例を示す図である。
図１３は、半導体装置の構成例を示すブロック図である。
図１４Ａおよび図１４Ｂは、半導体装置の構成例を示すブロック図である。
図１５は、半導体装置の構成例を示すブロック図である。
図１６Ａおよび図１６Ｂは、半導体装置の構成例を示すブロック図である。
図１７Ａは、半導体装置の構成例を説明する図である。図１７Ｂは、半導体装置の動作例を説明するタイミングチャートである。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄ、図１８Ｅは、半導体装置の動作例を説明する図である。
図１９は、半導体装置の動作例を説明する図である。
図２０Ａ１、図２０Ａ２、図２０Ａ３、図２０Ａ４、図２０Ａ５、図２０Ａ６、図２０Ａ７は、電気的接続である構成例を説明する図である。図２０Ｂ１、図２０Ｂ２、図２０Ｂ３、図２０Ｂ４、図２０Ｂ５、図２０Ｂ６は、電気的接続ではない構成例を説明する図である。
図２１Ａ、図２１Ｂ、図２１Ｃは、トランジスタの構成例を説明する図である。
図２２Ａ、図２２Ｂ、図２２Ｃは、トランジスタの構成例を説明する図である。
図２３Ａ及び図２３Ｂはホール（Ｈａｌｌ）移動度のキャリア濃度依存性を説明する図である。図２３Ｃは、酸化インジウム膜を説明する断面図である。
図２４は、半導体装置１００の積層構成例を説明する図である。
図２５は、ＣＰＵを説明するブロック図である。
図２６Ａ及び図２６Ｂは、半導体装置の斜視図である。
図２７Ａ及び図２７Ｂは、半導体装置の斜視図である。
図２８Ａは、記憶装置の構成例を説明するブロック図である。図２８Ｂ及び図２８Ｃは、記憶装置の構成例を説明する斜視図である。
図２９は、記憶装置の階層を説明する概念図である。
図３０Ａ及び図３０Ｂは、電子部品の構成例である。
図３１Ａ、図３１Ｂ、図３１Ｃは、大型計算機の構成例である。
図３２Ａは、宇宙用機器の構成例である。図３２Ｂは、ストレージシステムの構成例である。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
本明細書に係る図面等において、大きさ、層の厚さ又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさもしくは縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。また、図面を理解しやすくするため、平面図又は斜視図などにおいて、一部の構成要素の記載を省略している場合がある。
本明細書等において、「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。また、本明細書において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
本明細書等において、「上に」、「下に」、「上方に」又は「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」及び「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
本明細書等において、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが形成されている状態に限らず、絶縁層Ａの下に電極Ｂが形成されている状態又は絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態などを除外しない。
本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、「導電体」という用語を、「導電層」又は「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」又は「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。又は、「絶縁体」という用語を、「絶縁層」又は「絶縁膜」という用語に変更することが可能な場合がある。
本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」の用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」、「導電層」などの用語に置き換える場合がある。
本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書において、「ソース」とは、ソース領域、ソース電極又はソース配線のことをいう。ソース領域とは、半導体層のうち、チャネル形成領域に隣接する２つの領域のうち一方の領域のことをいう。ソース電極とは、ソース領域に接続される部分を含む導電層のことをいう。
本明細書において、「ドレイン」とは、ドレイン領域、ドレイン電極又はドレイン配線のことをいう。ドレイン領域とは、半導体層のうち、チャネル形成領域に隣接する２つの領域のうち他方の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分を含む導電層のことをいう。
本明細書において、「ゲート」とは、ゲート電極又はゲート配線のことをいう。ゲート電極とは、トランジスタの半導体層と重なり、供給される電圧によってトランジスタのソースとドレインの間の抵抗値を制御する機能を有する電極をいう。
本明細書において、トランジスタのソース又はドレインの一方を「トランジスタの第１端子」と記し、トランジスタのソース又はドレインの他方を「トランジスタの第２端子」と記す場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−１５°以上１５°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本明細書等において、計数値及び計量値に関して「同一」、「同じ」、「等しい」又は「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス１０％の誤差を含むものとする。
また、電圧は、ある電位と、基準の電位（例えば接地電位又はソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位ＧＮＤ（以下、単に「ＧＮＤ」ともいう。）をＶＤＤ又はＶＳＳとして用いることもできる。例えばＶＤＤがＧＮＤの場合には、ＶＳＳはＧＮＤより低い電位であり、ＶＳＳがＧＮＤの場合には、ＶＤＤはＧＮＤより高い電位である。
本明細書において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが導通状態（通電可能な状態）であることをいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが非導通状態（電気的に遮断しているとみなせる状態）であることをいう。
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流を示す。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流を示す。
本明細書等において、電位Ｈはｎチャネル型電界効果トランジスタ（「ｎ型トランジスタ」ともいう。）をオン状態にする電位であり、ｐチャネル型電界効果トランジスタ（「ｐ型トランジスタ」ともいう。）をオフ状態にする電位である。また、電位Ｌはｎ型トランジスタをオフ状態にする電位であり、ｐ型トランジスタをオン状態にする電位である。よって、電位Ｈは電位Ｌよりも高い電位である。電位ＨはＶＤＤと等しい場合がある。電位ＬはＶＳＳと等しい場合がある。
また、本明細書に係る図面等において、Ｘ方向、Ｙ方向及びＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向及びＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向及びＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向又はＺ方向の１つを「第１方向」又は「第１の方向」と記す場合がある。また、他の１つを「第２方向」又は「第２の方向」と記す場合がある。また、残りの１つを「第３方向」又は「第３の方向」と記す場合がある。
一般に、「静電容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「静電容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの又は２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。また、本明細書において、容量素子の一方の電極を「容量素子の第１端子」と記す場合がある。また、容量素子の他方の電極を「容量素子の第２端子」と記す場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“Ａ”、“ｂ”、“＿１”、“［ｎ］”、“［ｍ，ｎ］”などの識別用の符号を付記して記載する場合がある。
本明細書における「接続」は、一例としては、「電気的接続」を含む。なお、回路素子の接続関係を物として規定するために、「電気的接続」と表現する場合、「電気的接続」は、一例としては、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、一例としては、ＡとＢとの間に、回路素子（例えば、トランジスタ、または、スイッチなど。なお、配線は回路素子ではない。）を介さないで接続されている場合のことを言う。一方、「ＡとＢとが間接的に接続されている」とは、一例としては、ＡとＢとの間に一つ以上の回路素子を介して接続されている場合のことを言う。なお、Ａ、Ｂ及び後述するＣは、素子、回路、配線、電極、端子、半導体層、導電層などの対象物を示している。
ここで、「ＡとＢとが間接的に接続されている」と規定する場合は、一例としては、以下の場合の接続関係のことを意味する。つまり、回路が動作していると仮定した場合において、ＡとＢとの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生するタイミングがある場合には、そのような回路は、物として、「ＡとＢとが間接的に接続されている」、と規定することが出来る。なお、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがある場合であっても、回路の動作期間中において、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、「ＡとＢとが間接的に接続されている」と規定することが出来る。なお、「ＡとＢとが間接的に接続されている」とは、回路素子の接続関係について、物として規定したものである。したがって、例えば、回路に電源電圧が供給されておらず、回路が動作していない場合であっても、回路を物として、「ＡとＢとが間接的に接続されている」と規定することが出来る（ただし、一例としては、回路に電源電圧が供給されて回路が動作したとき、ＡとＢの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生する場合に限る）。
以下に、「間接接続」の場合の具体的な例を示す。まず、「ＡとＢとが間接的に接続されている」場合の例としては、図２０Ａ１及び図２０Ａ２のように、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合などがある。「ＡとＢとが間接的に接続されている」場合の他の例としては、ＡとＢとが一つ以上のスイッチを介して接続されている場合などがある。「ＡとＢとが間接的に接続されている」場合には、回路が動作していると仮定した場合において、ＡとＢとの間の１つのトランジスタは、少なくとも１回は、オン状態、導通状態、または、電流が流れうる状態、となるタイミングがあるものとする。なお、「ＡとＢとが間接的に接続されている」場合には、ＡとＢの間の１つのトランジスタは、オフ状態、または、非導通状態になるタイミングがある場合を含んでいる。「ＡとＢとが間接的に接続されている」場合において、ＡとＢとの間に複数のトランジスタが接続されている場合には、回路が動作していると仮定した場合において、ＡとＢとの間の複数のトランジスタのそれぞれは、少なくとも１回は、オン状態、導通状態、または、電流が流れうる状態、となるタイミングがあるものとする。つまり、「ＡとＢとが間接的に接続されている」場合には、複数のトランジスタの全てが、同時に、オン状態、導通状態、または、電流が流れうる状態になる必要はない。したがって、「ＡとＢとが間接的に接続されている」場合には、ＡとＢとの間の複数のトランジスタは、同時に、または、別のタイミングにおいて、オフ状態、または、非導通状態になるタイミングがある場合を含んでいる。別の例として、図２０Ａ３に示すように、ＡとＣとがトランジスタＴｒＰのソース及びドレインを介して接続され、ＢとＣとがトランジスタＴｒＱのソース及びドレインを介して接続されている場合、「ＡとＣとが間接的に接続されている」、「ＢとＣとが間接的に接続されている」、または、「ＡとＢとが間接的に接続されている」と規定することが出来る。ただし、後述するように、Ｃに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合には、「ＡとＣとが間接的に接続されている」、または、「ＢとＣとが間接的に接続されている」とは言えるが、「ＡとＢとが間接的に接続されている」とは言えないものとする。
このように、「間接接続」と言える場合と言えない場合の例を示したが、「間接接続」と言えない場合の別の例を示す。ＡとＢとの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生する場合があったとしても、例外的に、「ＡとＢとが間接的に接続されている」とは言えない場合もある。その例外の場合の例としては、ＡとＢとが絶縁体を介して接続されている場合があげられる。つまり、ＡとＢとが絶縁体を介して接続されている場合には、「ＡとＢとが間接的に接続されている」とは言えないものとする。ＡとＢとが絶縁体を介して接続されている場合の具体例としては、図２０Ａ４のように、ＡとＢの間に容量素子が接続されている場合があげられる。ＡとＢとが絶縁体を介して接続されている場合の他の例としては、図２０Ａ５のように、ＡとＢの間に、トランジスタのゲート絶縁膜などが介在している場合がある。この場合、「Ａ（トランジスタのゲート）と、Ｂ（トランジスタのソースまたはドレイン）とは、間接的に接続されている」とは言えないものとする。
「ＡとＢとが間接的に接続されている」と言えない場合の別の例としては、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがない場合があげられる。その例としては、図２０Ａ６及び図２０Ａ７のように、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、かつ、トランジスタとトランジスタの間のノードに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合がある。この場合は、「ＡとＢとが間接的に接続されている」とは言えないが、「ＡとＶとが間接的に接続されている」、または、「ＢとＶとが間接的に接続されている」、ということは出来る。なお、図２０Ａ３において、ＡとＣとがトランジスタＴｒＰのソース及びドレインを介して接続され、ＢとＣとがトランジスタＴｒＱのソース及びドレインを介して接続されている場合であって、Ｃに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合、図２０Ａ６及び図２０Ａ７と同じ接続関係となるため、「ＡとＢとが間接的に接続されている」とは言えないが、「ＡとＣとが間接的に接続されている」、または、「ＢとＣとが間接的に接続されている」、ということは出来る。
このように、「間接接続」の例を示したが、一例としては、「間接接続」の規定は、「電気的接続」の規定に含まれるため、「ＡとＢとが間接的に接続されている」場合には、「ＡとＢとが電気的に接続されている」ということが出来る。
次に、「直接接続」の場合の具体的な例を示す。「ＡとＢとが直接的に接続されている」場合の例としては、図２０Ｂ１、図２０Ｂ２、及び、図２０Ｂ３のように、ＡとＢとが間に回路素子を介さずに接続されている場合がある。なお、図２０Ｂ４及び図２０Ｂ５のように、ＡとＢとが、間に回路素子を介さずに、一定の電位Ｖを供給する電源、または、ＧＮＤなどと接続されている場合、「ＡとＢとが直接的に接続されている」、「ＡとＶとが直接的に接続されている」、または、「ＢとＶとが直接的に接続されている」、と言うことが出来る。なお、図２０Ｂ６のように、Ａが（またはＢが）、トランジスタのソースおよびドレインを介して一定の電位Ｖと接続されている場合においても、「ＡとＢとが直接的に接続されている」ということが出来る。なお、ＡとＶ、または、ＢとＶは、間にトランジスタのソースおよびドレインを介して接続されているため、直接接続ということはできず、「ＡとＶとが間接的に接続されている」、または、「ＢとＶとが間接的に接続されている」、ということが出来る。
このように、「直接接続」の例を示したが、一例としては、「直接接続」の規定は、「電気的接続」の規定に含まれるため、「ＡとＢとが直接的に接続されている」場合には、「ＡとＢとが電気的に接続されている」ということが出来る。
なお、本発明の一態様は、本明細書等で説明する回路構成のすべて又はその一部である。そのため、本発明の一態様は、本明細書等で説明する動作のすべて又は一部を含まなくても、サポート要件を満たし、且つ明確性要件も満たす。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例及び動作例について説明する。図１Ａ及び図１Ｂは、半導体装置１００のブロック図である。
＜構成例＞
半導体装置１００は第１回路１１０及び第２回路１２０を有する。第１回路１１０は、端子ＲＥ、端子ＱＤ、端子Ｄ、端子ＣＫ、端子Ｑ及び端子ＱＢを有する。また、第２回路１２０は、端子ＢＫ、端子ＲＥ、端子ＩＮ及び端子ＯＵＴを有する。
第２回路１２０の端子ＯＵＴは、第１回路１１０の端子ＱＤと接続される。第２回路１２０の端子ＩＮは、第１回路１１０の端子Ｑ又は端子ＱＢと接続される。図１Ａでは、第２回路１２０の端子ＩＮが第１回路１１０の端子Ｑと接続されている。図１Ｂでは、第２回路１２０の端子ＩＮが第１回路１１０の端子ＱＢと接続されている。端子ＩＮが端子Ｑ又は端子ＱＢのどちらに接続するかは、第２回路１２０の回路構成によって決定される。
第１回路１１０は、半導体装置１００に電力が供給されている間に、１ビットのデータを保持するフリップフロップ回路（「ＦＦ回路」ともいう）として機能する。よって、第１回路１１０は記憶回路として機能する。本実施の形態では、第１回路１１０として、ＦＦ回路の一種であるＤフリップフロップ回路（「ＤＦＦ回路」ともいう）に端子ＱＤを付加した構成を示す。
第１回路１１０の具体的な回路構成例として、図２Ａに第１回路１１０Ａを示す。第１回路１１０Ａは、インバータ回路１１１、スイッチ１１２、インバータ回路１１３、スイッチ１１４、インバータ回路１１５、スイッチ１１６、スイッチ１１７、インバータ回路１１８、インバータ回路１１９、インバータ回路１３１、スイッチ１３２、スイッチ１３３及びインバータ回路１３４を有する。
インバータ回路は「ＮＯＴゲート回路」、「反転回路」などとも呼ばれる。インバータ回路は、入力されたデータの論理値と異なる論理値を出力する機能を有する。例えば、データ“１”として電位Ｈを入力すると、データ“０”として電位Ｌを出力する機能を有する。また、データ“０”として電位Ｌを入力すると、データ“１”として電位Ｈを出力する機能を有する。
インバータ回路１１１の入力部は端子Ｄと接続され、インバータ回路１１１の出力部はスイッチ１１２の一方の端子と接続される。スイッチ１１２の他方の端子は、インバータ回路１１３の入力部及びスイッチ１１６の一方の端子と接続される。インバータ回路１１３の出力部はスイッチ１１４の一方の端子と接続される。スイッチ１１４の他方の端子は、インバータ回路１１５の入力部及びスイッチ１１７の一方の端子と接続される。インバータ回路１１５の出力部はスイッチ１１６の他方の端子と接続される。
スイッチ１１７の他方の端子は、インバータ回路１１８の入力部、スイッチ１３３の一方の端子及び端子ＱＤと接続される。インバータ回路１１８の出力部は、インバータ回路１１９の入力部、インバータ回路１３１の入力部及び端子ＱＢと接続される。インバータ回路１１９の出力部は端子Ｑと接続される。スイッチ１３３の他方の端子は、スイッチ１３２の一方の端子と接続される。スイッチ１３２の他方の端子は、インバータ回路１３１の出力部と接続される。
また、インバータ回路１３４の入力部は、端子ＣＫと接続される。端子ＣＫにはクロック信号ＣＬＫが供給される。インバータ回路１３４はクロック信号ＣＬＫの反転信号である反転クロック信号ＣＬＫＢを出力する機能を有する。よって、インバータ回路１３４は、クロック信号生成回路として機能する。なお、第１回路１１０Ａに端子ＣＫＢを設け（図示せず）、端子ＣＫＢにクロック信号ＣＬＫの反転信号である反転クロック信号ＣＬＫＢを入力することも可能である。この場合、インバータ回路１３４を削減できる。
スイッチ１１２、スイッチ１１７、スイッチ１１６及びスイッチ１３３のそれぞれはクロック信号ＣＬＫ又は反転クロック信号ＣＬＫＢに応じてオン状態とオフ状態が変化する。例えば、スイッチ１１２及びスイッチ１３３のそれぞれは、クロック信号ＣＬＫが電位Ｈの時に一方の端子と他方の端子が導通状態になり、クロック信号ＣＬＫが電位Ｌの時に一方の端子と他方の端子が非導通状態になる。また、スイッチ１１６及びスイッチ１１７のそれぞれは、反転クロック信号ＣＬＫＢが電位Ｈの時に一方の端子と他方の端子が導通状態になり、反転クロック信号ＣＬＫＢが電位Ｌの時に一方の端子と他方の端子が非導通状態になる。
端子ＲＥにはリストア信号ＲＥＳが供給される。スイッチ１１４及びスイッチ１３２のそれぞれは、リストア信号ＲＥＳに応じてオン状態とオフ状態が変化する。例えば、スイッチ１１４及びスイッチ１３２のそれぞれは、リストア信号ＲＥＳが電位Ｌの時に一方の端子と他方の端子が導通状態になり、リストア信号ＲＥＳが電位Ｈの時に一方の端子と他方の端子が非導通状態になる。
第１回路１１０Ａは、第１ラッチ回路１４１及び第２ラッチ回路１４２を有する。第１ラッチ回路１４１は、インバータ回路１１３、スイッチ１１４、インバータ回路１１５及びスイッチ１１６を含む。第２ラッチ回路１４２は、インバータ回路１１８、インバータ回路１３１、スイッチ１３２及びスイッチ１３３を含む。
図２Ｂに第１回路１１０Ａの変形例である第１回路１１０Ｂを示す。第１回路１１０Ｂは、インバータ回路１１５の入力部の接続が第１回路１１０Ａと異なる。具体的には、インバータ回路１１５の入力部は、インバータ回路１１３の出力部及びスイッチ１１４の一方の端子と接続される。第１回路１１０Ｂの第１ラッチ回路１４１は、スイッチ１１４を除く、インバータ回路１１３、インバータ回路１１５及びスイッチ１１６で構成することができる。
図３Ａに第１回路１１０Ａの変形例である第１回路１１０Ｃを示す。第１回路１１０Ａの回路構成において、スイッチ１３２及びスイッチ１３３は、互いに入れ替えることが可能である。第１回路１１０Ｃでは、スイッチ１１７の他方の端子は、インバータ回路１１８の入力部、スイッチ１３２の一方の端子及び端子ＱＤと接続される。また、スイッチ１３２の他方の端子がスイッチ１３３の一方の端子と接続され、スイッチ１３３の他方の端子がインバータ回路１３１の出力部と接続される。
図３Ｂに第１回路１１０Ｂの変形例である第１回路１１０Ｄを示す。第１回路１１０Ｂの回路構成において、スイッチ１１４及びスイッチ１１７は、互いに入れ替えることが可能である。第１回路１１０Ｄでは、スイッチ１１７の一方の端子は、インバータ回路１１３の出力部及びインバータ回路１１５の入力部と接続される。また、スイッチ１１７の他方の端子がスイッチ１１４の一方の端子と接続される。また、スイッチ１１４の他方の端子がインバータ回路１１８の入力部、スイッチ１３２の一方の端子及び端子ＱＤと接続される。
なお、第１回路１１０Ｂは第１回路１１０Ａの変形例であるため、第１回路１１０Ｂの変形例である第１回路１１０Ｄは、第１回路１１０Ａの変形例でもある。
また、図２Ａ、図２Ｂ、図３Ａ及び図３Ｂでは、第１回路１１０（第１回路１１０Ａ乃至第１回路１１０Ｄ）において、スイッチ１１２の他方の端子、インバータ回路１１３の入力部及びスイッチ１１６の一方の端子と接続され、常に同電位となる領域をノードＮＤ１と記している。ノードＮＤ１は、第１ラッチ回路１４１の入力部でもある。
また、第１回路１１０Ａ及び第１回路１１０Ｃにおいて、スイッチ１１４の他方の端子、インバータ回路１１５の入力部及びスイッチ１１７の一方の端子と接続され、常に同電位となる領域をノードＮＤ２と記している。また、第１回路１１０Ｂにおいて、インバータ回路１１３の出力部、スイッチ１１４の一方の端子及びインバータ回路１１５の入力部と接続され、常に同電位となる領域をノードＮＤ２と記している。また、第１回路１１０Ｄにおいて、インバータ回路１１３の出力部、スイッチ１１７の一方の端子及びインバータ回路１１５の入力部が接続され、常に同電位となる領域をノードＮＤ２と記している。ノードＮＤ２は、第１ラッチ回路１４１の出力部でもある。
また、第１回路１１０Ａ及び第１回路１１０Ｂにおいて、スイッチ１１７の他方の端子、インバータ回路１１８の入力部、スイッチ１３３の一方の端子及び端子ＱＤと接続され、常に同電位となる領域をノードＮＤ３と記している。また、第１回路１１０Ｃにおいて、スイッチ１１７の他方の端子、インバータ回路１１８の入力部、スイッチ１３２の一方の端子及び端子ＱＤと接続され、常に同電位となる領域をノードＮＤ３と記している。また、第１回路１１０Ｄにおいて、スイッチ１１４の他方の端子、インバータ回路１１８の入力部、スイッチ１３２の一方の端子及び端子ＱＤと接続され、常に同電位となる領域をノードＮＤ３と記している。ノードＮＤ３は、第２ラッチ回路１４２の入力部でもある。
また、第１回路１１０（第１回路１１０Ａ乃至第１回路１１０Ｄ）において、インバータ回路１１８の出力部、インバータ回路１１９の入力部、インバータ回路１３１の入力部及び端子ＱＢが接続され、常に同電位となる領域をノードＮＤ４と記している。ノードＮＤ４は、第２ラッチ回路１４２の出力部でもある。
本実施の形態では、端子Ｄは、インバータ回路１１１及びスイッチ１１２を介して第１ラッチ回路１４１の入力部と接続される。第１ラッチ回路１４１の出力部は、スイッチ１１７を介して、もしくは、スイッチ１１４及びスイッチ１１７を介して第２ラッチ回路１４２の入力部と接続される。第２ラッチ回路１４２の出力部は端子ＱＢと接続される。また、第２ラッチ回路１４２の出力部はインバータ回路１１９を介し端子Ｑと接続される。
第２回路１２０は、入力部である端子ＩＮから入力された１ビットのデータを、半導体装置１００への電力供給が停止されている間に保持する機能を有する。よって、第２回路１２０も記憶回路として機能する。また、第２回路１２０は、保持されているデータを出力部である端子ＯＵＴから出力する機能を有する。第２回路１２０の具体的な回路構成例を、図４Ａ乃至図４Ｄに示す。第２回路１２０の構成例として、図４Ａ及び図４Ｂに第２回路１２０Ａ、図４Ｃに第２回路１２０Ｂ、図４Ｄに第２回路１２０Ｃを示す。
図４Ａに示す第２回路１２０Ａは、トランジスタ１２１、トランジスタ１２２及び容量素子Ｃｓを有する。トランジスタ１２１のゲートは端子ＢＫと接続され、トランジスタ１２２のゲートは端子ＲＥと接続される。トランジスタ１２１のソース又はドレインの一方は端子ＩＮと接続され、トランジスタ１２１のソース又はドレインの他方は、容量素子Ｃｓの一方の電極及びトランジスタ１２２のソース又はドレインの一方と接続される。また、トランジスタ１２２のソース又はドレインの他方は、端子ＯＵＴと接続される。
また、容量素子Ｃｓの他方の電極には固定電位を供給する。容量素子Ｃｓの他方の端子に供給される電位は変動電位にすることも可能であるが、ノードＳＮの電位が安定するため固定電位が好ましい。固定電位としては、接地電位ＧＮＤ、基準電位（例えば０Ｖ）、ＶＤＤ、ＶＳＳなどを用いることができる。
また、第２回路１２０Ａでは、トランジスタ１２１のソース又はドレインの一方は、端子ＩＮを介して第１回路１１０の端子Ｑと接続される。また、トランジスタ１２２のソース又はドレインの他方は、端子ＯＵＴを介して第１回路１１０の端子ＱＤと接続される。
図４Ａでは、トランジスタ１２１のソース又はドレインの他方、容量素子Ｃｓの一方の電極及びトランジスタ１２２のソース又はドレインの一方が接続され、常に同電位となる領域をノードＳＮと記している。
第２回路１２０Ａは、バックアップ動作時にトランジスタ１２１をオン状態にすることで端子Ｑから出力されたデータ（電位）を、端子ＩＮ及びトランジスタ１２１のチャネル形成領域を介してノードＳＮに書き込む機能を有する。また、トランジスタ１２１及びトランジスタ１２２をオフ状態にすることで、ノードＳＮに書き込まれたデータを保持する機能を有する。
トランジスタ１２１及びトランジスタ１２２として、Ｓｉトランジスタを用いることもできるが、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、ノードＳＮに保持された電荷量の変動が生じにくい。すなわち、ノードＳＮに書き込まれたデータを長期間保持できる。また、ノードＳＮに書き込まれたデータの保持のための電力をほとんど必要とせず、電力供給が停止してもデータを保持することができる。このことから、第２回路１２０Ａは「不揮発性メモリ」とも言える。また、ＯＳトランジスタはソースとドレインの間の絶縁耐圧が高く、スイッチとして好適である。
また、ＳｉトランジスタはＯＳトランジスタよりもオン電流が大きく動作速度が速い場合が多い。また、Ｓｉトランジスタはｐ型トランジスタの実現も可能であるため、論理回路などに好適である。一方で、Ｓｉトランジスタは動作速度が速い反面、発熱量が増えやすい。ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。このため、Ｓｉトランジスタを含む第１回路１１０の上に、ＯＳトランジスタを含む第２回路１２０Ａを重ねて設けても、第１回路１１０の発熱の影響を受けにくい。よって、半導体装置１００の信頼性を高めることができる。また、第１回路１１０と第２回路１２０を互いに重ねて設けることで、半導体装置１００の占有面積を低減できる。よって、半導体装置１００の集積度を高めることができる。
また、第２回路１２０Ａは、容量素子Ｃｓの充放電によってデータを書き換えるため、原理的には書き換え回数に制約はない。また、高速かつ低エネルギーでデータの書き込みおよび読み出しが可能である。
ＯＳトランジスタを用いて構成された記憶回路を「ＯＳメモリ」とも呼ぶ。よって、トランジスタ１２１及びトランジスタ１２２にＯＳトランジスタを用いた第２回路１２０Ａは、ＯＳメモリである。
なお、トランジスタ１２１及びトランジスタ１２２にバックゲートを有するトランジスタを用いることも可能である。バックゲートに供給する電位を調整することで、トランジスタのしきい値電圧を制御できる。
また、第２回路１２０Ａは、リストア動作時にトランジスタ１２２をオン状態にすることで、ノードＳＮに保持されているデータを、端子ＯＵＴを介して第１回路１１０の端子ＱＤに供給する機能を有する。このとき、ノードＳＮとノードＮＤ３が短絡したと見なせる状態になるため、ノードＳＮの電位が変化する。すなわち、第２回路１２０Ａはデータ読み出し時に保持しているデータが変化する「破壊読出し」型の記憶装置である。
なお、トランジスタ１２１及びトランジスタ１２２は、スイッチとして機能する。よって、図４Ｂに示すように、トランジスタ１２１及びトランジスタ１２２を、スイッチに置き換えて示すことができる。
図４Ｃに示す第２回路１２０Ｂは、第２回路１２０Ａの変形例であり、トランジスタ１２２に代えてインバータ回路１２３を有する。インバータ回路１２３の入力部は、ノードＳＮと接続される。すなわち、インバータ回路１２３の入力部は、トランジスタ１２１のソース又はドレインの他方及び容量素子Ｃｓの一方の電極と接続される。また、インバータ回路１２３の出力部は、端子ＯＵＴと接続される。
また、インバータ回路１２３は、端子ＲＥに供給されるリストア信号ＲＥＳによって出力の有無が制御される。また、インバータ回路１２３は、ノードＳＮが保持しているデータを反転して端子ＯＵＴに供給する機能を有する。このため、第２回路１２０Ｂでは、トランジスタ１２１のソース又はドレインの一方は、端子ＩＮを介して端子ＱＢと接続される。
トランジスタ１２１にＯＳトランジスタを用いることによって、第２回路１２０Ｂも第２回路１２０Ａと同様に不揮発性メモリとして機能できる。また、第２回路１２０Ｂではリストア動作において、ノードＳＮの電位が変化しない。すなわち、第２回路１２０Ｂはデータ読み出し時に保持しているデータが変化しない非破壊読出し型の記憶装置である。
図４Ｄに示す第２回路１２０Ｃは、第２回路１２０Ｂの変形例であり、インバータ回路１２３に代えてバッファー回路１２４を有する。バッファー回路１２４の入力部は、ノードＳＮと接続される。すなわち、バッファー回路１２４の入力部は、トランジスタ１２１のソース又はドレインの他方及び容量素子Ｃｓの一方の電極と接続される。また、バッファー回路１２４の出力部は、端子ＯＵＴと接続される。
また、バッファー回路１２４は、端子ＲＥに供給されるリストア信号ＲＥＳによって出力の有無が制御される。また、バッファー回路１２４は、ノードＳＮが保持しているデータを反転せずに端子ＯＵＴに供給する機能を有する。このため、第２回路１２０Ｃでは、トランジスタ１２１のソース又はドレインの一方は、端子ＩＮを介して端子Ｑと接続される。なお、バッファー回路１２４は偶数個のインバータ回路を直列に接続することで実現できる。
トランジスタ１２１にＯＳトランジスタを用いることによって、第２回路１２０Ｃも第２回路１２０Ａ及び第２回路１２０Ｂと同様に不揮発性メモリとして機能できる。また、第２回路１２０Ｃではリストア動作において、ノードＳＮの電位が変化しない。すなわち、第２回路１２０Ｃはデータ読み出し時に保持しているデータが変化しない非破壊読出し型の記憶装置である。
図５Ａ乃至図５Ｄにインバータ回路１２３に適用できる回路構成例を示す。図５Ａに示すインバータ回路１２３Ａは、ＣＭＯＳ型のインバータ回路の出力部にゲートが端子ＲＥに接続されたトランジスタを有する。具体的には、インバータ回路１２３Ａは、ｐ型トランジスタであるトランジスタ１２７と、ｎ型トランジスタであるトランジスタ１２８及びトランジスタ１２９と、を有し、トランジスタ１２７及びトランジスタ１２８のゲートはノードＳＮと接続される。また、トランジスタ１２９のゲートは端子ＲＥと接続される。トランジスタ１２７のソース又はドレインの一方にはＶＤＤが供給される。トランジスタ１２７のソース又はドレインの他方は、トランジスタ１２８のソース又はドレインの一方及びトランジスタ１２９のソース又はドレインの一方と接続される。トランジスタ１２８のソース又はドレインの他方にはＶＳＳが供給される。トランジスタ１２９のソース又はドレインの他方は、端子ＯＵＴと接続される。
図５Ｂに示すインバータ回路１２３Ｂは、インバータ回路１２３Ａの変形例であり、トランジスタ１２７乃至トランジスタ１２９の全てにｎ型トランジスタを用いる例を示している。インバータ回路１２３Ｂは、トランジスタ１２７にｎ型トランジスタを用い、トランジスタ１２７のゲートにＶＤＤが供給される点がインバータ回路１２３Ａと異なる。他の構成はインバータ回路１２３Ａと同様であるため、説明を省略する。
インバータ回路１２３Ｂでは導電型が異なるトランジスタを用いる必要がないため、製造工程が削減され、生産性を高めることができる。一方で、端子ＯＵＴにＶＤＤを出力する際には、ＶＤＤから少なくともトランジスタ１２７のしきい値電圧分低い電位が出力される場合がある。
図５Ｃに示すインバータ回路１２３Ｃは、インバータ回路１２３Ｂの変形例である。説明の繰り返しを減らすため、主にインバータ回路１２３Ｃのインバータ回路１２３Ｂと異なる点について説明する。
インバータ回路１２３Ｃは、トランジスタ１２７のゲートとトランジスタ１２７のソース又はドレインの他方の間に容量素子Ｃｂを有する。また、トランジスタ１２７のゲートにトランジスタ１２６のソース又はドレインの一方が接続され、トランジスタ１２６のゲートにはトランジスタ１２６をオン状態にする電位（例えばＶＤＤ）が供給される。また、トランジスタ１２６のソース又はドレインの他方には、ＶＤＤもしくはノードＳＮの反転電位（ノードＳＮの電位が電位Ｈの場合は電位Ｌ、電位Ｌの場合は電位Ｈ）が供給される。
容量素子Ｃｂの一方の電極はトランジスタ１２７のゲートと接続され、他方の電極はトランジスタ１２７のソース又はドレインの他方と接続される。容量素子Ｃｂはブートストラップ容量として機能する。容量素子Ｃｂを設けることによって、トランジスタ１２７がオン状態になった場合にトランジスタ１２７のゲートに印加される電圧を高め、端子ＯＵＴに出力する電位の低下を抑制することができる。また、インバータ回路１２３Ｂと同様にインバータ回路１２３Ｃにおいても導電型が異なるトランジスタを用いる必要がないため、製造工程が削減され、生産性を高めることができる。
図５Ｄに示すインバータ回路１２３Ｄは、インバータ回路１２３Ｂの変形例である。インバータ回路１２３Ｄは、トランジスタ１２５乃至トランジスタ１２９を有する。また、トランジスタ１２５乃至トランジスタ１２９の全てにｎ型トランジスタを用いる例を示している。なお、説明の繰り返しを減らすため、主にインバータ回路１２３Ｄのインバータ回路１２３Ｂと異なる点について説明する。
インバータ回路１２３Ｄにおいて、トランジスタ１２５のソース又はドレインの一方及びゲートには電位ＶＨが供給される。端子ＯＵＴにＶＤＤを供給する際の電位低下を低減するため、電位ＶＨはＶＤＤより高い電位にすることが好ましい。特に、電位ＶＨをＶＤＤと、トランジスタ１２５及びトランジスタ１２７双方のしきい値電圧の合計よりも高い電位にすることが好ましい。このようにすることで、端子ＯＵＴにＶＤＤを供給する際の電位低下をより低減できる。
トランジスタ１２５のソース又はドレインの他方は、トランジスタ１２６のソース又はドレインの一方及びトランジスタ１２７のゲートと接続される。トランジスタ１２６のソース又はドレインの他方にはＶＳＳが供給される。トランジスタ１２６のゲートとトランジスタ１２８のゲートはノードＳＮと接続される。
インバータ回路１２３Ｄでは、ＶＤＤより高い電位である電位ＶＨを用いることにより、ブートストラップ容量を用いることなく端子ＯＵＴに出力する電位の低下を抑制することができる。また、インバータ回路１２３Ｂと同様にインバータ回路１２３Ｄにおいても導電型が異なるトランジスタを用いる必要がないため、製造工程が削減され、生産性を高めることができる。
図６に、第１回路１１０として第１回路１１０Ａを用い、第２回路１２０として第２回路１２０Ａを用いた半導体装置１００の回路構成例を示す。なお、説明の繰り返しを低減するため、先に説明した事項と異なる構成について主に説明する。
図６に示す第１回路１１０Ａはインバータ回路１３５を有する。インバータ回路１３５の入力部は端子ＲＥと接続される。また、インバータ回路１３５は、端子ＲＥを介して入力されたリストア信号ＲＥＳの反転信号である反転リストア信号ＲＥＳＢを出力する機能を有する。
スイッチ１１２、スイッチ１１４、スイッチ１１６、スイッチ１１７、スイッチ１３２及びスイッチ１３３として、ＯＳトランジスタを用いることができる。ＯＳトランジスタはオフ電流が極めて小さく、ソースとドレインの間の絶縁耐圧が高い。よって、ＯＳトランジスタはスイッチとして好適である。
また、図６では、スイッチ１１２、スイッチ１１４、スイッチ１１６、スイッチ１１７、スイッチ１３２及びスイッチ１３３として、アナログスイッチを用いる構成例を示している。アナログスイッチはｎ型トランジスタとｐ型トランジスタが並列に接続された構成を有し、極性が異なる信号の伝達をより確実に行うことができる。例えば、電位Ｈである信号及び電位Ｌである信号の双方をほぼ減衰することなく伝達することができる。よって、アナログスイッチは極性が異なる信号を伝達するスイッチとして好適である。
図６に示す半導体装置１００では、スイッチ１１２、スイッチ１１６、スイッチ１１７及びスイッチ１３３それぞれのオン状態及びオフ状態が、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢで制御される。具体的には、スイッチ１１２及びスイッチ１３３のそれぞれは、クロック信号ＣＬＫが電位Ｌかつ反転クロック信号ＣＬＫＢが電位Ｈのときに導通状態になり、クロック信号ＣＬＫが電位Ｈかつ反転クロック信号ＣＬＫＢが電位Ｌのときに非導通状態になる。また、スイッチ１１６及びスイッチ１１７のそれぞれは、クロック信号ＣＬＫが電位Ｈかつ反転クロック信号ＣＬＫＢが電位Ｌのときに導通状態になり、クロック信号ＣＬＫが電位Ｌかつ反転クロック信号ＣＬＫＢが電位Ｈのときに非導通状態になる。
また、スイッチ１１４及びスイッチ１３２それぞれのオン状態及びオフ状態が、リストア信号ＲＥＳ及び反転リストア信号ＲＥＳＢで制御される。具体的には、スイッチ１１４及びスイッチ１３２のそれぞれは、リストア信号ＲＥＳが電位Ｌかつ反転リストア信号ＲＥＳＢが電位Ｈのときに導通状態になり、リストア信号ＲＥＳが電位Ｈかつ反転リストア信号ＲＥＳＢが電位Ｌのときに非導通状態になる。また、第２回路１２０Ａが有するトランジスタ１２２のオン状態及びオフ状態が、リストア信号ＲＥＳで制御される。
＜動作例＞
半導体装置１００は、電力供給が停止しても書き込まれたデータの保持が可能な記憶装置として機能する。続いて、半導体装置１００の動作例について説明する。図７Ａに半導体装置１００のブロック図を示す。図７Ｂに半導体装置１００の動作を説明するタイミングチャートを示す。本実施の形態では、第１回路１１０として第１回路１１０Ａを用い、第２回路１２０として第２回路１２０Ａを用いた動作例について説明する。
［期間Ｔ１］
期間Ｔ１は通常の動作期間である。通常の動作期間において、端子ＣＫに供給されるクロック信号ＣＬＫが電位Ｌから電位Ｈに変化したタイミング（「立ち上がりエッジ」ともいう）で、端子Ｄに供給されている信号と同じ信号が端子Ｑに供給される。例えば、クロック信号ＣＬＫが電位Ｌから電位Ｈに変化したとき、端子Ｄに電位Ｌが供給されていると、端子Ｑに電位Ｌが供給される。また、クロック信号ＣＬＫが電位Ｌから電位Ｈに変化したとき、端子Ｄに電位Ｈが供給されていると、端子Ｑに電位Ｈが供給される。
［期間Ｔ２］
期間Ｔ３の電力供給停止に先立ち、期間Ｔ２では端子Ｑに供給される電位を第２回路１２０Ａに保持する動作を行う。つまり、期間Ｔ２は、データの退避動作（Ｓｔｏｒｅ）を行う期間である。図７Ｂでは、期間Ｔ２において端子Ｑに電位Ｈが供給されている場合を示している。
期間Ｔ２において、端子ＢＫに電位Ｈが供給されると、トランジスタ１２１がオン状態になり、端子ＱとノードＳＮが導通状態になる。すると、インバータ回路１１９の出力部の電位がトランジスタ１２１を介してノードＳＮに供給される。本実施の形態では、ノードＳＮに電位Ｈが供給される。
図８に、期間Ｔ２における半導体装置１００の動作状態を説明する回路図を示す。図８では、クロック信号ＣＬＫが電位Ｌである場合を示している。なお、図面において、配線、電極などの電位をわかりやすく示すため、配線、電極などに隣接して電位Ｈを示す“Ｈ”又は電位Ｌを示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線、電極などに“Ｈ”又は“Ｌ”を囲み文字で付記する場合がある。また、トランジスタ、スイッチなどがオフ状態である場合、トランジスタ、スイッチなどに重ねて“×”記号を付記する場合がある。また、電流が流れる向きを示す矢印を付記する場合がある。
続いて、端子ＢＫに電位Ｌを供給し、トランジスタ１２１をオフ状態にすることで、ノードＳＮに書き込まれた電位（電荷）が保持される。
［期間Ｔ３］
期間Ｔ３は、パワーゲーティングを行なう期間である。具体的には、期間Ｔ３において半導体装置１００への電力供給を停止する（Ｐｏｗｅｒ　ｏｆｆ）。半導体装置１００への電力供給が停止されることにより、端子Ｑ及び端子ＱＢへの電位供給が停止する。一方で、ノードＳＮの電位は、電力供給が停止された期間Ｔ３においても保持される。
また、期間Ｔ３では、クロック信号ＣＬＫの供給も停止することができる。クロック信号ＣＬＫの供給が停止すると、半導体装置１００内部での反転クロック信号ＣＬＫＢの生成も停止する。期間Ｔ３を設けることで、半導体装置１００の消費電力を低減できる。
［期間Ｔ４］
期間Ｔ４はデータの復帰動作（Ｒｅｓｔｏｒｅ）を行う期間である。期間Ｔ４において、端子Ｑに供給する電位をパワーゲーティング（期間Ｔ３）直前の状態に戻す動作を行う。本実施の形態では、クロック信号ＣＬＫの供給を停止した状態でのデータ復帰を行う。すなわち、非同期でのデータ復帰を行う。
まず、半導体装置１００への電力供給を再開する。すると、インバータ回路１１１、インバータ回路１１３、インバータ回路１１５、インバータ回路１１８、インバータ回路１１９及びインバータ回路１３１それぞれから、電位Ｈ又は電位Ｌが出力される。
次に、端子ＲＥにリストア信号ＲＥＳとして電位Ｈを供給する。すると、インバータ回路１３５から反転リストア信号ＲＥＳＢとして電位Ｌが出力され、スイッチ１１４及びスイッチ１３２がオフ状態になる。
また、端子ＲＥにリストア信号ＲＥＳとして電位Ｈが供給されると、トランジスタ１２２がオン状態になり、ノードＳＮが保持している電位Ｈが端子ＱＤを介してノードＮＤ３に供給される。すなわち、第２ラッチ回路１４２の入力部に電位Ｈが供給される。第２ラッチ回路１４２の入力部が電位Ｈになることにより、インバータ回路１１８から電位Ｌが出力され、インバータ回路１１９から電位Ｈが出力される。よって、端子Ｑに電位Ｈが供給され、端子ＱＢに電位Ｌが供給される。このようにしてパワーゲーティングからのデータの復帰を行うことができる。図９に、端子ＲＥにリストア信号ＲＥＳとして電位Ｈを供給した時の半導体装置１００の動作状態を説明する回路図を示す。
なお、クロック信号ＣＬＫが供給されていない状態で半導体装置１００への電力供給が再開されると、スイッチ１１２、スイッチ１１６、スイッチ１１７及びスイッチ１３３の状態が確定されない。すなわち、オン状態になるか、オフ状態になるのかが確定されない。これらスイッチの状態が確定されないと、ノードＮＤ３にインバータ回路１１３又はインバータ回路１３１の出力が供給され、ノードＳＮに保持していたデータが意図せず書き換えられてしまう恐れがある。
特に、第２回路１２０として第２回路１２０Ａを用いる場合、インバータ回路１１３の出力部とノードＮＤ３の間に設けたスイッチ１１４と、インバータ回路１３１の出力部とノードＮＤ３の間に設けたスイッチ１３２の双方をオフ状態にすることによって、意図しないデータの書き換えを防ぐことができる。よって、半導体装置１００の信頼性を高めることができる。また、第２回路１２０として第２回路１２０Ａを用いる場合、リストア動作時にノードＳＮからノードＮＤ３に供給される電位は、ノードＮＤ３の寄生容量と容量素子Ｃｓそれぞれの静電容量の比に応じて変動する。リストア動作時の電位変動を低減するため、容量素子Ｃｓの静電容量はノードＮＤ３の寄生容量の４倍以上が好ましく、９倍以上がより好ましい。なお、ノードＮＤ３の寄生容量よりも容量素子Ｃｓの静電容量が十分に大きい場合は、スイッチ１１４及びスイッチ１３２の一方又は双方の形成を省略できる。
また、第２回路１２０として第２回路１２０Ｂ又は第２回路１２０Ｃを用いる場合は、インバータ回路１２３又はバッファー回路１２４の出力がノードＮＤ３に供給される。インバータ回路１２３又はバッファー回路１２４は電位供給能力が高いため、スイッチ１１４及びスイッチ１３２の一方又は双方の形成を省略できる。
期間Ｔ４の終了後、端子ＣＫにクロック信号ＣＬＫを供給することにより、通常の動作を行うことができる。本発明の一態様に係る半導体装置１００は、パワーゲーティングからのデータ復帰時に、クロック信号と同期しない非同期でのデータ復帰を行うことができる。このため、電力供給を停止している複数の半導体装置を復帰させる際に、クロック信号ＣＬＫと同期して順次復帰させる必要がない。本発明の一態様によれば、複数の半導体装置を個々のタイミングで復帰させておき、その後にクロック信号ＣＬＫと同期して動作させることが可能になるため、実質的にパワーゲーティングからのデータ復帰時間を短くすることができる。
また、復帰動作時に、第２回路１２０Ａが保持しているデータを端子Ｄなどの第１ラッチ回路１４１の入力部側もしくは第１ラッチ回路１４１の入力部（ノードＮＤ１）に供給せずに、第２ラッチ回路１４２の入力部（ノードＮＤ３）に供給することで、非同期でのデータ復帰を実現できる。
本実施の形態では、第１回路１１０として第１回路１１０Ａを用い、第２回路１２０として第２回路１２０Ａを用いた動作例とその効果について説明した。当該動作例及び当該効果は、第１回路１１０Ａ又は第１回路１１０Ｂの一方と、第２回路１２０Ａ乃至第２回路１２０Ｃのいずれか一との、どの組み合わせにおいても実現可能である。
＜変形例１＞
図１Ａに示す半導体装置１００の変形例を図１０Ａに示す。図１０Ａに示す半導体装置１００は、動作を確認するためのスキャン機能が付加された半導体装置１００である。図１０Ａに示す半導体装置１００は、第１回路１１０の端子Ｄに選択回路１３０の出力部が接続された構成を有する。また、選択回路１３０は、２つのデータ入力端子（端子ＳＤ及び端子Ｄ）を有し、選択信号ＳＥＬによって第１回路１１０の端子Ｄと接続する入力端子を切り替える機能を有する。
端子ＳＤには、半導体装置１００の動作を確認するための検査信号が供給される。図１０Ａに示す半導体装置１００の動作確認は、以下のように行う。まず、選択回路１３０によって端子ＳＤと第１回路１１０の端子Ｄを接続し、第１回路１１０の端子Ｄに検査信号を供給する。例えば検査信号として電位Ｈを供給する場合、第１回路１１０の動作が正常であれば、クロック信号ＣＬＫが電位Ｌから電位Ｈに変化すると、第１回路１１０の端子Ｑに電位Ｈが供給される。また、検査信号として電位Ｌを供給すると第１回路１１０の端子Ｑに電位Ｌが供給される。このようにして、半導体装置１００が正しく動作しているか否かを確認できる。
＜変形例２＞
図１Ａに示す半導体装置１００の変形例を図１０Ｂに示す。図１０Ｂに示す半導体装置１００は、図１Ａに示す半導体装置１００にエッジ検出回路１６０を付加した構成を有する。
エッジ検出回路１６０は端子ＲＥｏｕｔを有する。端子ＲＥｏｕｔは、第１回路１１０の端子ＲＥ及び第２回路１２０の端子ＲＥと接続される。
エッジ検出回路１６０に適用可能な回路構成を、図１１Ａに示す。図１１Ａに示すエッジ検出回路１６０は、インバータ回路１６１、ＡＮＤ回路１６２、抵抗素子１６３、および容量素子１６４を有する。インバータ回路１６１の入力部は、ＡＮＤ回路１６２の第１入力部ＩＮ１と接続される。また、インバータ回路１６１の入力部とＡＮＤ回路１６２の第１入力部ＩＮ１には、ＶＤＤが供給される。インバータ回路１６１の出力部は、抵抗素子１６３の一方の端子と接続される。抵抗素子１６３の他方の端子は、容量素子１６４の一方の端子及びＡＮＤ回路１６２の第２入力部ＩＮ２と接続される。ＡＮＤ回路１６２の出力部は、端子ＲＥｏｕｔと接続される。また、容量素子１６４の他方の端子にはＧＮＤが供給される。
抵抗素子１６３と容量素子１６４で、遅延回路１６５が構成される。よって、インバータ回路１６１の出力部とＡＮＤ回路１６２の第２入力部ＩＮ２は、遅延回路１６５を介して接続される。また、インバータ回路１６１の電源として、高電源電位ＶＤＤ２（以下、単に「ＶＤＤ２」ともいう。）が供給される。
図１１Ｂに、エッジ検出回路１６０の動作を説明するタイミングチャートを示す。期間Ｔ３において、電力供給の停止と連動して、インバータ回路１６１の入力部および第１入力部ＩＮ１の電位が電位Ｌになる。インバータ回路１６１にはＶＤＤ２が供給され続けるため、インバータ回路１６１の出力部には電位Ｈが供給される。また、インバータ回路１６１の出力部とＡＮＤ回路１６２の第２入力部ＩＮ２は遅延回路１６５を介して接続されているため、電力供給の停止後、第２入力部ＩＮ２に供給される電位は、電位Ｌから電位Ｈになだらかに変化する。
期間Ｔ３が終了し、電力供給が再開（期間Ｔ４）すると、インバータ回路１６１の入力部および第１入力部ＩＮ１に電位Ｈが供給され、インバータ回路１６１の出力部には電位Ｌが供給される。前述した通り、インバータ回路１６１の出力部とＡＮＤ回路１６２の第２入力部ＩＮ２は遅延回路１６５を介して接続されている。よって、第２入力部ＩＮ２に供給される電位は、電位Ｈから電位Ｌになだらかに変化する。このため、期間Ｔ４の開始直後にＡＮＤ回路１６２の出力部から電位Ｈが供給され、一定時間経過後にＡＮＤ回路１６２の出力部から電位Ｌが供給される。
エッジ検出回路１６０を設けることで、端子ＲＥに供給するリストア信号ＲＥＳを不要にできる。よって、動作に必要な信号の種類が低減され、制御性の良い半導体装置を実現できる。
＜積層構成例＞
半導体装置１００を構成する回路およびトランジスタなどは、同一平面上に設けることが可能であるが、少なくとも一部を重ねて設けることが好ましい。
例えば、図１２Ａ及び図１２Ｂに、Ｓｉトランジスタを含む素子層１０に第１回路１１０が設けられ、素子層１０上のＯＳトランジスタを含む素子層２０に第２回路１２０が設けられた半導体装置１００の設ける構成例を示す。なお、図１２Ａでは第２回路１２０として第２回路１２０Ａの構成例を示している。第１回路１１０と第２回路１２０を互いに重ねて設けることで、半導体装置１００の占有面積を低減できる。よって、半導体装置１００の集積度を高めることができる。
例えば、半導体装置１００が有する第１回路１１０を、Ｓｉトランジスタを用いたＣＭＯＳ回路で構成し、第２回路１２０を、ＯＳトランジスタを含む構成とする。また、スイッチ１１２、スイッチ１１４、スイッチ１１６、スイッチ１１７、スイッチ１３２及びスイッチ１３３のいずれか一又は複数をＯＳトランジスタで構成する場合、当該スイッチを素子層２０に設けることができる。当該スイッチを素子層２０に設けることで、素子層１０の当該スイッチ分の占有面積を低減できる。よって、半導体装置１００の占有面積を低減できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、半導体装置１００の変形例である半導体装置１５０について説明する。なお、説明の繰り返しを減らすため、主に半導体装置１００と異なる点について説明する。
図１３に半導体装置１５０のブロック図を示す。図１３に示す半導体装置１５０は、１つの第１回路１１０と、複数の第２回路１２０と、を有する。図１３では、１つの第１回路１１０と、ｋ個の第２回路１２０を有する半導体装置１５０を示している。半導体装置１５０は、複数の第２回路１２０を有することにより、複数のデータを保持することができる。
図１３などでは、１個目の第２回路１２０を第２回路１２０［１］と示し、２個目の第２回路１２０を第２回路１２０［２］と示し、ｋ個目の第２回路１２０を第２回路１２０［ｋ］と示している。ｋ個の第２回路１２０のそれぞれは、互いに並列に接続される。具体的には、ｋ個の第２回路１２０それぞれの端子ＩＮは第１回路１１０の端子Ｑと接続され、ｋ個の第２回路１２０それぞれの端子ＯＵＴは第１回路１１０の端子ＱＤと接続される。
また、図１３などでは、第２回路１２０［１］の端子ＩＮ、端子ＯＵＴ、端子ＢＫ及び端子ＲＥのそれぞれに［１］を付している。また、第２回路１２０［２］の端子ＩＮ、端子ＯＵＴ、端子ＢＫ及び端子ＲＥのそれぞれに［２］を付している。また、第２回路１２０［ｋ］の端子ＩＮ、端子ＯＵＴ、端子ＢＫ及び端子ＲＥのそれぞれに［ｋ］を付している。
半導体装置１００と同様に、半導体装置１５０においてもＳｉトランジスタを含む素子層１０に第１回路１１０が設けられ、素子層１０上のＯＳトランジスタを含む素子層２０に第２回路１２０が設けられることが好ましい。
図１４Ａ及び図１４Ｂに、Ｓｉトランジスタを含む素子層１０に第１回路１１０が設けられ、素子層１０上のＯＳトランジスタを含む複数層の素子層２０に第２回路１２０が設けられた半導体装置１５０の構成例を示す。なお、図１４Ａでは第２回路１２０として第２回路１２０Ａの構成例を示している。
また、図１４Ａ及び図１４Ｂでは、素子層１０上の１層目の素子層２０である素子層２０［１］に第２回路１２０Ａ［１］が設けられ、２層目の素子層２０である素子層２０［２］に第２回路１２０Ａ［２］が設けられ、ｋ層目の素子層２０である素子層２０［１］に第２回路１２０Ａ［ｋ］が設けられている。よって、ｋ個の第２回路１２０のうち少なくとも一の第２回路１２０は、第１回路１１０と互いに重なる領域を有する。
第１回路１１０の上方に、複数の第２回路１２０を重ねて設けることで、半導体装置１５０の占有面積を低減できる。よって、半導体装置１５０の集積度を高めることができる。
また、図１５に示すように、第２回路１２０として第２回路１２０Ｂを用いる場合は、端子ＩＮ［１］乃至端子ＩＮ［ｋ］を端子ＱＢに接続する。
また、図１６Ａ及び図１６Ｂに示すように、複数の第２回路１２０を１つの素子層２０に設けることも可能である。複数の第２回路１２０を１つの素子層２０に設けることによって、作製工程数が低減されるため、半導体装置１５０の生産性を高めることができる。また、半導体装置１５０の製造コストを低減できる。
図１７Ａは、半導体装置１５０の動作を説明するため、第２回路１２０を３つ（ｋ＝３）としたときの構成を図示している。図１７Ａでは、第２回路１２０［１］乃至第２回路１２０［３］において、データを保持するノードＳＮとして、ノードＳＮ［１］乃至ＳＮ［３］を図示している。また図１７Ａでは、第２回路１２０［１］が有する端子ＢＫ［１］及び端子ＲＥ［１］、第２回路１２０［２］が有する端子ＢＫ［２］及び端子ＲＥ［２］、第２回路１２０［３］が有する端子ＢＫ［３］及び端子ＲＥ［３］を示している。
図１７Ｂに、図１７Ａに示す半導体装置１５０の動作を説明するタイミングチャートの一例を示す。なお、図１７Ｂにおいて、Ｍ０乃至Ｍ７は時刻を表している。図１７Ｂでは、端子ＣＫ、端子Ｄ、端子Ｑ、端子ＢＫ［１］、端子ＢＫ［２］、端子ＢＫ［３］、端子ＲＥ［１］、端子ＲＥ［２］、端子ＲＥ［３］、ノードＳＮ［１］及びノードＳＮ［２］を図示している。前述した通り、第１回路１１０はＤＦＦ回路として機能できる。よって、第１回路１１０は、端子ＣＫに供給されるクロック信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに供給されている信号と同じ信号が端子Ｑに供給する機能と、次の立ち上がりエッジまで端子Ｄに供給されているデータを保存する機能と、を有する。
また図１８Ａ乃至図１８Ｅは、図１７Ｂのタイミングチャートでの動作を説明するための半導体装置１５０の模式図を示している。図１８Ａは、第１回路１１０と、第２回路１２０［１］乃至第２回路１２０［３］と、を図示している。また図１８Ｂ乃至図１８Ｅでは、図１７Ｂの時刻Ｍ１、時刻Ｍ３、時刻Ｍ５、時刻Ｍ７における第１回路１１０及び第２回路１２０［１］乃至第２回路１２０［３］に入出力されるデータを示す図である。
まず、前提条件として、第２回路１２０の端子ＢＫ［１］乃至端子ＢＫ［３］及び端子ＲＥ［１］乃至端子ＲＥ［３］には電位Ｌが供給されているものとする。また、第２回路１２０の端子ＲＥ［１］乃至端子ＲＥ［３］のいずれかに電位Ｈが供給される場合は、第１回路１１０の端子ＲＥにも電位Ｈが供給されるものとする。
時刻Ｍ０において、第１回路１１０は、クロック信号ＣＬＫの立ち上がりエッジに同期して、端子Ｄに供給されているデータＤ０を保持し、端子ＱにデータＤ０を供給する。
時刻Ｍ１において、クロック信号ＣＬＫの立ち上がりエッジに同期して、第１回路１１０は端子Ｄに供給されているデータＤ１を保持し、かつ、端子ＱにデータＤ１を供給する。また、時刻Ｍ１において、端子ＢＫ［１］に電位Ｈを供給することで、第１回路１１０の端子Ｑに供給されたデータＤ１が、第２回路１２０［１］のノードＳＮ［１］に書き込まれる（図１８Ｂ参照）。その後、端子ＢＫ［１］に電位Ｌを供給することで、ノードＳＮ［１］に書き込まれたデータが保持される。
時刻Ｍ２において、クロック信号ＣＬＫの立ち上がりエッジに同期して、第１回路１１０は端子Ｄに供給されているデータＤ２を保持し、かつ、端子ＱにデータＤ２を供給する。
時刻Ｍ３において、クロック信号ＣＬＫの立ち上がりエッジに同期して、第１回路１１０は端子Ｄに供給されているデータＤ３を保持し、かつ、端子ＱにデータＤ３を供給する。また、時刻Ｍ３において、端子ＢＫ［２］に電位Ｈを供給することで、第１回路１１０の端子Ｑに供給されたデータＤ３が第２回路１２０［２］のノードＳＮ［２］に書き込まれる（図１８Ｃ参照）。その後、端子ＢＫ［２］に電位Ｌを供給することで、ノードＳＮ［２］に書き込まれたデータが保持される。
時刻Ｍ４において、クロック信号ＣＬＫの立ち上がりエッジに同期して、第１回路１１０は端子Ｄに供給されているデータＤ４を保持し、かつ、端子ＱにデータＤ４を供給する。
時刻Ｍ５において、端子ＲＥ［１］に電位Ｈを供給すると、第２回路１２０［１］が保持しているデータＤ１が第１回路１１０に戻され、端子ＱにデータＤ１が供給される（図１８Ｄ参照）。その後、端子ＲＥ［１］に電位Ｌが供給される。このとき、第２回路１２０［１］として第２回路１２０Ａが用いられていると、第２回路１２０［１］が保持しているデータＤ１が破壊される。一方で、第２回路１２０［１］として、第２回路１２０Ｂ又は第２回路１２０Ｃが用いられている場合は、第２回路１２０［１］が保持しているデータＤ１は破壊されずに保持されたままとなる。
時刻Ｍ６において、クロック信号ＣＬＫの立ち上がりエッジに同期して、第１回路１１０は端子Ｄに供給されているデータＤ６を保持し、かつ、端子ＱにデータＤ６を供給する。
時刻Ｍ７において、端子ＲＥ［２］に電位Ｈを供給すると、第２回路１２０［２］が保持しているデータＤ３が第１回路１１０に戻され、端子ＱにデータＤ３が供給される（図１８Ｅ参照）。その後、端子ＲＥ［２］に電位Ｌが供給される。このとき、第２回路１２０［１］として第２回路１２０Ａが用いられていると、第２回路１２０［２］が保持しているデータＤ３が破壊される。一方で、第２回路１２０［２］として、第２回路１２０Ｂ又は第２回路１２０Ｃが用いられている場合は、第２回路１２０［２］が保持しているデータＤ３は破壊されずに保持されたままとなる。
例えば、ＣＰＵ、ＧＰＵなどの半導体装置の一種である演算処理装置で割り込み処理が発生した場合、レジスタなどが保持しているデータをメインメモリに一時退避させる必要がある。本発明の一態様の半導体装置１５０をＣＰＵ、ＧＰＵなどのレジスタなどに用いることによって、割り込み処理の前に実行中の処理のデータを第２回路１２０に退避させ、割り込み処理の終了後に、先に実行していた処理のデータを素早く復帰させることができる。また、本発明の一態様の半導体装置１５０は、複数の第２回路１２０を有するため、複数の連続した割り込み処理にも対応可能である。また、本発明の一態様の半導体装置１５０は、クロック信号ＣＬＫに同期させずにデータを復帰させることも可能である。本発明の一態様の半導体装置１５０を用いることによって、複数の割り込み処理の切り替えを効率的に行うことができる。
図１９は、図１７Ａ及び図１７Ｂで説明した半導体装置１５０の割り込み処理切り替え動作のタイミングチャートであり、横軸は時間経過（Ｔｉｍｅ）を示している。
時刻Ｍａにおいて、半導体装置１５０を有する演算処理装置が第１の処理（Ｏｐｅ１）を実行している状態で、半導体装置１５０の第１回路１１０が保持しているデータを第２回路１２０［１］に保存（Ｓａｖｅ　ｔｏ　１２０［１］）し、続いて、第２回路１２０［２］が保持しているデータを第１回路１１０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１２０［２］）。このようにして、半導体装置１５０を有する演算処理装置が第１の処理を中断し、第２の処理（Ｏｐｅ２）を実行できる。
時刻Ｍｂにおいて、半導体装置１５０を有する演算処理装置が第２の処理を実行している状態で、半導体装置１５０の第１回路１１０のデータを第２回路１２０［２］に保存（Ｓａｖｅ　ｔｏ　１２０［２］）し、続いて、第２回路１２０［３］のデータを第１回路１１０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１２０［３］）。このようにして、半導体装置１５０を有する演算処理装置が第２の処理を中断し、第３の処理（Ｏｐｅ３）を実行できる。
時刻Ｍｃにおいて、半導体装置１５０を有する演算処理装置が第３の処理を実行している状態で、半導体装置１５０の第１回路１１０が保持しているデータを第２回路１２０［３］に保存（Ｓａｖｅ　ｔｏ　１２０［３］）し、続いて、第２回路１２０［１］が保持しているデータを第１回路１１０に書き戻す（Ｌｏａｄ　ｆｒｏｍ　１２０［１］）。ここで、第２回路１２０［１］から第１回路１１０に書き戻したデータは、時刻Ｍａで第１回路１１０から第２回路１２０［１］に保存したデータである。すなわち、時刻Ｍａで中断していた第１の処理を再開（ｒｅｓｕｍｅ）するために必要なデータである。このようにして、第３の処理の状態を保存して、半導体装置１５０を有する演算処理装置は中断していた第１の処理を再開できる。
本発明の一態様に係る半導体装置１５０を用いることで、実行中の処理を中断して、優先度の高い割り込み処理を実行し、後に中断した処理を再開可能な半導体装置を実現できる。よって、演算性能が向上した半導体装置を提供できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置に用いることができるトランジスタについて説明する。
＜トランジスタの構成例１＞
図２１Ａは、本発明の一態様に係る半導体装置に用いることができるトランジスタ２００Ａの平面図である。図２１Ｂは、図２１Ａに一点鎖線で示すＡ１−Ａ２間の断面図である。図２１Ｃは、図２１Ａに一点鎖線で示すＡ３−Ａ４間の断面図である。なお、図２１Ａは、トランジスタ２００Ａのチャネル長方向の断面図であり、図２１Ｃは、トランジスタ２００Ａのチャネル幅方向の断面図である。
図２１Ａ乃至図２１Ｃに示すように、トランジスタ２００Ａは、基板２０１の上に配置された半導体層５２０ａと、半導体層５２０ａの上に配置された半導体層５２０ｂと、半導体層５２０ｂの上に、互いに離隔して配置された導電層５４２ａ及び導電層５４２ｂと、導電層５４２ａ及び導電層５４２ｂ上に配置され、導電層５４２ａと導電層５４２ｂの間に開口が形成された絶縁層５８０と、開口の中に配置された導電層５６０と、半導体層５２０ｂ、導電層５４２ａ、導電層５４２ｂ及び絶縁層５８０と、導電層５６０と、の間に配置された絶縁層５５０と、半導体層５２０ｂ、導電層５４２ａ、導電層５４２ｂ及び絶縁層５８０と、絶縁層５５０と、の間に配置された半導体層５２０ｃと、を有する。
ここで、図２１Ｂ及び図２１Ｃに示すように、導電層５６０の上面は、絶縁層５５０、半導体層５２０ｃ及び絶縁層５８０の上面と略一致する。なお、以下において、半導体層５２０ａ、半導体層５２０ｂ及び半導体層５２０ｃをまとめて半導体層５２０という場合がある。
導電層５４２ａは、トランジスタ２００Ａのソース電極又はドレイン電極の一方として機能する。導電層５４２ｂは、トランジスタ２００Ａのソース電極又はドレイン電極の他方として機能する。本明細書において、導電層５４２ａ及び導電層５４２ｂをまとめて導電層５４２という場合がある。
図２１Ａ乃至図２１Ｃに示すように、絶縁層５２４、半導体層５２０ａ、半導体層５２０ｂ、導電層５４２ａ及び導電層５４２ｂと、絶縁層５８０と、の間に絶縁層５５４が配置されている。絶縁層５５４は、半導体層５２０ｃの側面、導電層５４２ａの上面と側面、導電層５４２ｂの上面と側面、半導体層５２０ａ及び半導体層５２０ｂの側面、並びに絶縁層５２４の上面に接する。
トランジスタ２００Ａのチャネルは、半導体層５２０の導電層５６０と重なる領域に形成される。よって、トランジスタ２００Ａのチャネル長Ｌは、半導体層５２０と重なる領域における、導電層５６０のＸ方向の長さで表すことができる。また、トランジスタ２００Ａのチャネルは、半導体層５２０のソースとして機能する領域とドレインとして機能する領域の間に形成される。よって、トランジスタ２００Ａのチャネル長Ｌは、向かい合う導電層５４２ａの端部から導電層５４２ｂ端部までの距離で表すことができる。
また、トランジスタ２００Ａのチャネル幅Ｗは、半導体層５２０の導電層５６０と重なる領域における、半導体層５２０のＹ方向の長さで表すことができる。
なお、トランジスタ２００Ａでは、チャネル形成領域とその近傍において、半導体層５２０ａ、半導体層５２０ｂ及び半導体層５２０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、半導体層５２０ｂと半導体層５２０ｃの２層構造又は４層以上の積層構造を設ける構成にすることも可能である。また、半導体層５２０ａ、半導体層５２０ｂ及び半導体層５２０ｃのそれぞれを２層以上の積層構造にすることも可能である。
例えば、半導体層５２０として金属酸化物の一種である酸化物半導体を用いる場合、半導体層５２０ｃが第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物からなる積層構造を有する場合、第１の金属酸化物は、半導体層５２０ｂと同様の組成を有し、第２の金属酸化物は、半導体層５２０ａと同様の組成を有することが好ましい。
ここで、導電層５６０は、トランジスタのゲート電極として機能し、導電層５４２ａ及び導電層５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電層５６０は、絶縁層５８０の開口及び導電層５４２ａと導電層５４２ｂに挟まれた領域に埋め込まれるように形成される。ここで、導電層５６０、導電層５４２ａ及び導電層５４２ｂの配置は、絶縁層５８０の開口に対して、自己整合的に配置される。つまり、トランジスタ２００Ａにおいて、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電層５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ２００Ａの占有面積の縮小を図ることができる。これにより、半導体装置の占有面積を低減できる。また、半導体装置の集積度を高めることができる。
図２１Ａ乃至図２１Ｃに示すように、導電層５６０は、絶縁層５５０の内側に設けられた導電層５６０ａと、導電層５６０ａの内側に埋め込まれるように設けられた導電層５６０ｂと、を有する。また、トランジスタ２００Ａでは、導電層５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電層５６０を、単層構造又は３層以上の積層構造にすることが可能である。
トランジスタ２００Ａは、基板２０１の上に配置された絶縁層２０２と、絶縁層２０２の上に配置された絶縁層５１４と、絶縁層５１４の上に配置された絶縁層５１６と、絶縁層５１６に埋め込まれるように配置された導電層５０５と、絶縁層５１６と導電層５０５の上に配置された絶縁層５２２と、絶縁層５２２の上に配置された絶縁層５２４と、を有する。また、絶縁層５２４の上に半導体層５２０ａが配置される。
また、トランジスタ２００Ａの上に、層間膜として機能する絶縁層５７４及び絶縁層５８１が配置されている。絶縁層５７４は、導電層５６０、絶縁層５５０、半導体層５２０ｃ及び絶縁層５８０の上面に接して配置される。
半導体層５２０として酸化物半導体を用いる場合、絶縁層５２２、絶縁層５５４及び絶縁層５７４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁層を用いるとよい。例えば、絶縁層５２２、絶縁層５５４及び絶縁層５７４としては、絶縁層５２４、絶縁層５５０及び絶縁層５８０より水素透過性が低い絶縁層を用いるとよい。例えば、窒化シリコン、窒化酸化シリコンなどを用いることができる。
また、絶縁層５２２及び絶縁層５５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁層を用いるとよい。例えば、絶縁層５２２及び絶縁層５５４として、絶縁層５２４、絶縁層５５０及び絶縁層５８０より酸素透過性が低い絶縁層を用いるとよい。例えば、窒化シリコン、窒化酸化シリコンなどを用いることができる。
ここで、絶縁層５２４、半導体層５２０及び絶縁層５５０は、絶縁層５２２及び絶縁層５７４によって挟まれている。ゆえに、絶縁層５７４より上層、ならびに絶縁層５２２より下層に含まれる水素などの不純物及び過剰な酸素が、絶縁層５２４、半導体層５２０及び絶縁層５５０に拡散することを抑制できる。
図２１Ｂでは、トランジスタ２００Ａと接続し、プラグとして機能する導電層５４５（導電層５４５ａ及び導電層５４５ｂ）を設ける例を示している。なお、プラグとして機能する導電層５４５の側面に接して絶縁層５４１（絶縁層５４１ａ及び絶縁層５４１ｂ）を設ける例を示している。つまり、絶縁層５５４、絶縁層５８０、絶縁層５７４及び絶縁層５８１の開口の内壁に接して絶縁層５４１が設けられる。また、図２１Ｂでは、絶縁層５４１の側面に接して導電層５４５の第１の導電層が設けられ、さらに内側に導電層５４５の第２の導電層が設けられている。
ここで、導電層５４５の上面の高さと、絶縁層５８１の上面の高さは同程度にできる。なお、トランジスタ２００Ａでは、導電層５４５の第１の導電層及び導電層５４５の第２の導電層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５４５を単層又は３層以上の積層構造にすることも可能である。
また、半導体層５２０ｂは、導電層５４２と重ならない領域の膜厚が、導電層５４２と重なる領域の膜厚より薄くなる場合がある。これは、導電層５４２ａ及び導電層５４２ｂを形成する際に、半導体層５２０ｂの上面の一部を除去することにより形成される。半導体層５２０ｂの上面には、導電層５４２となる導電膜を成膜した際に、当該導電膜との界面近傍に抵抗の低い領域が形成される場合がある。このように、平面視において導電層５４２ａと導電層５４２ｂの間に位置する、半導体層５２０ｂの抵抗の低い領域を除去することにより、当該領域にチャネルが形成されることを防ぐことができる。
続いて、トランジスタ２００Ａの詳細な構成について説明する。
導電層５０５は、半導体層５２０を介して導電層５６０と互いに重なる領域を有するように配置する。また、導電層５０５を絶縁層５１６に埋め込むように設けることで、導電層５０５及び絶縁層５１６の上面の凹凸が低減され、後の工程で形成される層の被覆性を高めることができる。
導電層５０５は、導電層５０５ａ、導電層５０５ｂ及び導電層５０５ｃを有する。導電層５０５ａは、絶縁層５１６に設けられた開口の底部及び側壁に接して設けられる。導電層５０５ｂは、導電層５０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電層５０５ｂの上面は、導電層５０５ａの上端部（基板面から見て最も高い位置）及び絶縁層５１６の上面より低くなる。導電層５０５ｃは、導電層５０５ｂの上面及び導電層５０５ａの側面に接して設けられる。ここで、導電層５０５ｃの上面の高さは、導電層５０５ａの上端部の高さ及び絶縁層５１６の上面の高さと一致又は略一致する。つまり、導電層５０５ｂは、導電層５０５ａ及び導電層５０５ｃに包み込まれる構成になる。
半導体層５２０として酸化物半導体を用いる場合、導電層５０５ａ及び導電層５０５ｃは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５０５ａ及び導電層５０５ｃに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電層５０５ｂに含まれる水素などの不純物が、絶縁層５２４などを介して、半導体層５２０に拡散することを抑制できる。また、導電層５０５ａ及び導電層５０５ｃに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電層５０５ｂが酸化されて導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることができる。したがって、導電層５０５ａとしては、上記導電性材料を単層又は積層とすることができる。例えば、導電層５０５ａとして窒化チタンを用いることができる。
また、導電層５０５ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。例えば、導電層５０５ｂは、タングステンを用いるとよい。導電層５６０をゲート電極として用いる場合、導電層５０５はバックゲート電極として機能する。
導電層５０５は、半導体層５２０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図２１Ｃに示すように、導電層５０５は、半導体層５２０のチャネル幅方向と交わる端部よりも外側の領域に延在しているとよい。つまり、半導体層５２０のチャネル幅方向における側面の外側において、導電層５０５と導電層５６０が、絶縁層を介して重畳しているとよい。
上記構成を有することで、ゲート電極としての機能を有する導電層５６０の電界と、バックゲート電極としての機能を有する導電層５０５の電界によって、半導体層５２０のチャネル形成領域を取り囲むことができる。
導電層５０５を、半導体層５２０の端部を越えて延在させて、配線として用いることも可能である。ただし、これに限られることなく、導電層５０５の下に、配線として機能する導電層を設けることも可能である。
絶縁層５１４としては、水又は水素などの不純物が、基板側からトランジスタ２００Ａに拡散することを抑制するバリア絶縁膜として機能する絶縁性材料を用いるとよい。したがって、絶縁層５１４としては、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いるとよい。又は、酸素の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いるとよい。
例えば、絶縁層５１４として、酸化アルミニウム又は窒化シリコンなどを用いる。これにより、水又は水素などの不純物が絶縁層５１４よりも基板側からトランジスタ２００Ａ側に拡散することを抑制できる。又は、絶縁層５２４などに含まれる酸素が、絶縁層５１４よりも基板側に、拡散することを抑制できる。
層間膜として機能する絶縁層５１６、絶縁層５８０及び絶縁層５８１としては、絶縁層５１４よりも誘電率が低い絶縁性材料を用いるとよい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層５１６、絶縁層５８０及び絶縁層５８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコンなどを適宜用いればよい。
導電層５０５をゲート電極として用いる場合、絶縁層５２２及び絶縁層５２４は、ゲート絶縁層として機能する。
ここで、半導体層５２０と接する絶縁層５２４は、過剰酸素を含むとよい。例えば、絶縁層５２４は、酸化シリコン又は酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁層を半導体層５２０に接して設けることにより、半導体層５２０中の酸素欠損が低減し、トランジスタ２００Ａの信頼性が向上する。
図２１Ｃに示すように、絶縁層５２４は、絶縁層５５４と重ならず、且つ半導体層５２０ｂと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなる場合がある。絶縁層５２４において、絶縁層５５４と重ならず、且つ半導体層５２０ｂと重ならない領域の膜厚は、上記酸素を十分に拡散できる膜厚にすることが好ましい。
絶縁層５２２としては、絶縁層５１４などと同様に、水又は水素などの不純物が、基板側からトランジスタ２００Ａに拡散することを抑制するバリア絶縁膜として機能する材料を用いる。例えば、絶縁層５２２として、絶縁層５２４より水素透過性が低い材料を用いる。絶縁層５２２、絶縁層５５４及び絶縁層５７４によって、絶縁層５２４、半導体層５２０及び絶縁層５５０などを囲むことにより、外方から水又は水素などの不純物がトランジスタ２００Ａに侵入することを抑制できる。
さらに、絶縁層５２２としては、酸素の拡散を抑制する機能を有する（上記酸素が透過しにくい。）材料を用いるとよい。例えば、絶縁層５２２として、絶縁層５２４より酸素透過性が低い材料を用いる。絶縁層５２２が、酸素及び不純物の拡散を抑制する機能を有することで、半導体層５２０から基板側へ拡散する酸素を低減できる。また、導電層５０５が、絶縁層５２４又は半導体層５２０が有する酸素と反応することを抑制できる。
絶縁層５２２として、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層を用いるとよい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いるとよい。このような材料を用いて絶縁層５２２を形成した場合、絶縁層５２２は、半導体層５２０からの酸素の放出及びトランジスタ２００Ａの周辺部から半導体層５２０への水素などの不純物の混入を抑制する層として機能する。
又は、絶縁層５２２に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加することもできる。又は絶縁層５２２を窒化処理することも可能である。又は、絶縁層５２２に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層することも可能である。例えば、絶縁層５２２として、窒化シリコンと、酸化シリコンと、酸化アルミニウムとを、この順で３層積層した構造などを用いることができる。
絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁層を単層又は積層で用いることができる。トランジスタの微細化及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
なお、絶縁層５２２及び絶縁層５２４のそれぞれを２層以上の積層構造にすることが可能である。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造にすることが可能である。
半導体層５２０は、半導体層５２０ａと、半導体層５２０ａ上の半導体層５２０ｂと、半導体層５２０ｂ上の半導体層５２０ｃと、を有する。半導体層５２０ｂ下に半導体層５２０ａを有することで、半導体層５２０ａよりも下方に形成された構造物から、半導体層５２０ｂへの不純物の拡散を抑制することができる。また、半導体層５２０ｂ上に半導体層５２０ｃを有することで、半導体層５２０ｃよりも上方に形成された構造物から、半導体層５２０ｂへの不純物の拡散を抑制することができる。
なお、半導体層５２０として酸化物半導体を用いる場合、半導体層５２０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、半導体層５２０が、少なくともインジウム（Ｉｎ）と、元素Ｍと、を含む場合、半導体層５２０ａを構成する全元素の原子数に対する、半導体層５２０ａに含まれる元素Ｍの原子数の割合を、半導体層５２０ｂを構成する全元素の原子数に対する、半導体層５２０ｂに含まれる元素Ｍの原子数の割合より高くする。また、半導体層５２０ａに含まれる元素Ｍの、Ｉｎに対する原子数比を、半導体層５２０ｂに含まれる元素Ｍの、Ｉｎに対する原子数比より大きくする。ここで、半導体層５２０ｃは、半導体層５２０ａ又は半導体層５２０ｂに用いる金属酸化物を用いることができる。
半導体層５２０ａ及び半導体層５２０ｃの伝導帯下端のエネルギーは、半導体層５２０ｂの伝導帯下端のエネルギーより高くなるとよい。また、言い換えると、半導体層５２０ａ及び半導体層５２０ｃの電子親和力が、半導体層５２０ｂの電子親和力より小さいとよい。この場合、半導体層５２０ｃとして、半導体層５２０ａに用いることができる金属酸化物を用いればよい。具体的には、半導体層５２０ｃを構成する全元素の原子数に対する、半導体層５２０ｃに含まれる元素Ｍの原子数の割合を、半導体層５２０ｂを構成する全元素の原子数に対する、半導体層５２０ｂに含まれる元素Ｍの原子数の割合より高くすることが好ましい。また、半導体層５２０ｃに含まれる元素Ｍの、Ｉｎに対する原子数比を、半導体層５２０ｂに含まれる元素Ｍの、Ｉｎに対する原子数比より大きくすることが好ましい。
ここで、半導体層５２０ａ、半導体層５２０ｂ及び半導体層５２０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、半導体層５２０ａ、半導体層５２０ｂ及び半導体層５２０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、半導体層５２０ａと半導体層５２０ｂとの界面及び半導体層５２０ｂと半導体層５２０ｃとの界面において形成される混合層の欠陥準位密度が低いことが好ましい。
具体的には、半導体層５２０ａと半導体層５２０ｂ、半導体層５２０ｂと半導体層５２０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、半導体層５２０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、半導体層５２０ａ及び半導体層５２０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いることができる。また、半導体層５２０ｃを積層構造にすることもできる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造又はＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、半導体層５２０ｃとして用いることが可能である。
具体的には、半導体層５２０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］又はその近傍、もしくは、１：１：０．５［原子数比］又はその近傍の金属酸化物を用いればよい。また、半導体層５２０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］又はその近傍、もしくは、３：１：２［原子数比］又はその近傍、もしくは、１：１：１［原子数比］又はその近傍の金属酸化物を用いればよい。また、半導体層５２０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］又はその近傍、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］又はその近傍、Ｇａ：Ｚｎ＝２：１［原子数比］又はその近傍、もしくは、Ｇａ：Ｚｎ＝２：５［原子数比］又はその近傍の金属酸化物を用いればよい。また、半導体層５２０ｃを積層構造とする場合の具体例として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］又はその近傍と、Ｇａ：Ｚｎ＝２：１［原子数比］又はその近傍との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］又はその近傍と、Ｇａ：Ｚｎ＝２：５［原子数比］又はその近傍との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］又はその近傍と、酸化ガリウムとの積層構造などが挙げられる。
このとき、キャリアの主たる経路は半導体層５２０ｂとなる。半導体層５２０ａ、半導体層５２０ｃを上述の構成とすることで、半導体層５２０ａと半導体層５２０ｂとの界面及び半導体層５２０ｂと半導体層５２０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００Ａは高いオン電流及び高い周波数特性を得ることができる。なお、半導体層５２０ｃを積層構造とした場合、上述の半導体層５２０ｂと、半導体層５２０ｃとの界面における欠陥準位密度を低くする効果に加え、半導体層５２０ｃが有する構成元素が、絶縁層５５０側に拡散することを抑制することが期待される。より具体的には、半導体層５２０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁層５５０側に拡散しうるＩｎを抑制することができる。絶縁層５５０は、ゲート絶縁層として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、半導体層５２０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
半導体層５２０ｂ上には、ソース電極及びドレイン電極として機能する導電層５４２（導電層５４２ａ及び導電層５４２ｂ）が設けられる。半導体層５２０ｂとして酸化物半導体を用いる場合、導電層５４２として酸化されにくい導電性材料又は、酸素を吸収しても導電性を維持する導電性材料を用いるとよい。
半導体層５２０の導電層５４２と接する領域が、トランジスタ２００Ａのソース領域又はドレイン領域として機能する。ここで、導電層５４２ａと導電層５４２ｂの間の領域は、絶縁層５８０の開口に重畳して形成される。これにより、導電層５４２ａと導電層５４２ｂの間に導電層５６０を自己整合的に配置できる。
絶縁層５５０は、ゲート絶縁層として機能する。絶縁層５５０は、半導体層５２０ｃの上面に接して配置する。絶縁層５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。例えば、絶縁層５５０として、酸化シリコン又は酸化窒化シリコンを用いる。
絶縁層５５０としては、絶縁層５２４と同様に、絶縁層５５０中の水又は水素などの不純物濃度が低減されている絶縁性材料を用いる。絶縁層５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とする。
絶縁層５５０と導電層５６０との間に金属酸化物を設けるとよい。当該金属酸化物によって、絶縁層５５０から導電層５６０への酸素拡散が抑制される。これにより、絶縁層５５０に含まれる酸素による導電層５６０の酸化を抑制できる。
導電層５６０は、図２１Ａ乃至図２１Ｃでは２層構造として示しているが、単層構造又は、３層以上の積層構造を用いることも可能である。
導電層５６０ａは、上述の、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電層を用いるとよい。又は、酸素の拡散を抑制する機能を有する導電性材料を用いるとよい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁層５５０に含まれる酸素により、導電層５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料として、例えば、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウムなどを用いることができる。
導電層５６０ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。また、導電層５６０は、配線としても機能するため、導電性が高い導電層を用いるとよい。例えば、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造にすることが可能である。例えば、チタン又は窒化チタンと上記導電性材料との積層構造にすることが可能である。
図２１Ｂ及び図２１Ｃに示すように、半導体層５２０ｂの導電層５４２と重ならない領域、言い換えると、半導体層５２０のチャネル形成領域において、半導体層５２０の側面が導電層５６０で覆うように配置されている。これにより、トランジスタ２００Ａのゲート電極としての機能する導電層５６０の電界を、半導体層５２０の側面に作用させやすくなる。よって、トランジスタ２００Ａのオン電流を増大させ、周波数特性を向上させることができる。
絶縁層５５４は、絶縁層５１４などと同様に、水又は水素などの不純物が、絶縁層５８０側からトランジスタ２００Ａに拡散することを抑制する絶縁性材料を用いる。例えば、絶縁層５５４として、絶縁層５２４より水素透過性が低い絶縁性材料を用いる。さらに、図２１Ｂ及び図２１Ｃに示すように、絶縁層５５４を、半導体層５２０ｃの側面、導電層５４２ａの上面と側面、導電層５４２ｂの上面と側面、半導体層５２０ａ及び半導体層５２０ｂの側面、並びに絶縁層５２４の上面に接して設ける。このような構成にすることで、絶縁層５８０に含まれる水素が、導電層５４２ａ、導電層５４２ｂ、半導体層５２０ａ、半導体層５２０ｂ及び絶縁層５２４の上面又は側面から半導体層５２０に侵入することを抑制できる。
さらに、絶縁層５５４として、酸素の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いる。例えば、絶縁層５５４として、絶縁層５８０又は絶縁層５２４より酸素透過性が低い絶縁性材料を用いる。
半導体層５２０として酸化物半導体を用いる場合、絶縁層５５４は、スパッタリング法を用いて成膜できる。絶縁層５５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁層５２４の絶縁層５５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁層５２４を介して半導体層５２０中に酸素を供給することができる。ここで、絶縁層５５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が半導体層５２０から絶縁層５８０へ拡散することを防ぐことができる。また、絶縁層５２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が半導体層５２０から基板側へ拡散することを防ぐことができる。このようにして、半導体層５２０のチャネル形成領域に酸素が供給される。これにより、半導体層５２０の酸素欠損を低減し、トランジスタのノーマリオン化を抑制できる。
絶縁層５５４として、例えば、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層を成膜する。なお、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物などを用いることができる。
絶縁層５８０は、絶縁層５５４を介して、絶縁層５２４、半導体層５２０及び導電層５４２上に設けられる。例えば、絶縁層５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコンなどを用いる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好適である。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好適である。
絶縁層５７４として、絶縁層５１４などと同様に、水又は水素などの不純物が、上方から絶縁層５８０に拡散することを抑制するバリア絶縁膜として機能する絶縁性材料を用いる。絶縁層５７４として、例えば、絶縁層５１４、絶縁層５５４などに用いることができる絶縁性材料を用いる。
図２１Ａ乃至図２１Ｃでは、絶縁層５７４の上に、層間膜として機能する絶縁層５８１を設ける例を示している。絶縁層５８１として、絶縁層５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されている絶縁性材料を用いる。
絶縁層５８１、絶縁層５７４、絶縁層５８０及び絶縁層５５４に形成された開口に、導電層５４５ａ及び導電層５４５ｂを配置する。導電層５４５ａ及び導電層５４５ｂは、導電層５６０を挟むように設ける。なお、Ｚ方向に対して垂直な方向から見た場合の、導電層５４５ａ及び導電層５４５ｂの上面の位置は、絶縁層５８１の上面の位置と一致又は略一致することが好ましい。
なお、絶縁層５８１、絶縁層５７４、絶縁層５８０及び絶縁層５５４の開口の内壁に接して、絶縁層５４１ａが設けられ、その側面に接して導電層５４５ａの第１の導電層が形成されている。当該開口の底部の少なくとも一部には導電層５４２ａが位置しており、導電層５４５ａが導電層５４２ａと接する。同様に、絶縁層５８１、絶縁層５７４、絶縁層５８０及び絶縁層５５４の開口の内壁に接して、絶縁層５４１ｂが設けられ、その側面に接して導電層５４５ｂの第１の導電層が形成されている。当該開口の底部の少なくとも一部には導電層５４２ｂが位置しており、導電層５４５ｂが導電層５４２ｂと接する。
導電層５４５ａ及び導電層５４５ｂとしては、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。また、導電層５４５ａ及び導電層５４５ｂのそれぞれは２層以上の積層構造にすることも可能である。
導電層５４５を積層構造とする場合、半導体層５２０ａ、半導体層５２０ｂ、導電層５４２、絶縁層５５４、絶縁層５８０、絶縁層５７４、絶縁層５８１と接する導電層に、水又は水素などの不純物の拡散を抑制する機能を有する導電層を用いるとよい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いる。当該導電性材料を用いることで、絶縁層５８０に含まれる酸素が導電層５４５ａ及び導電層５４５ｂに吸収されることを抑制できる。また、絶縁層５８１より上層から水又は水素などの不純物が、導電層５４５ａ及び導電層５４５ｂを通じて半導体層５２０に拡散することを抑制できる。
絶縁層５４１ａ及び絶縁層５４１ｂとして、例えば、絶縁層５５４などに用いることができる絶縁層を用いればよい。絶縁層５４１ａ及び絶縁層５４１ｂは、絶縁層５５４に接して設けられるため、絶縁層５８０などから水又は水素などの不純物が、導電層５４５ａ及び導電層５４５ｂを通じて半導体層５２０に拡散することを抑制できる。また、絶縁層５８０に含まれる酸素が導電層５４５ａ及び導電層５４５ｂに吸収されることを抑制できる。
＜トランジスタの構成例２＞
図２１に示したトランジスタ２００Ａの変形例を図２２に示す。図２２Ａは、トランジスタ２００Ａの変形例であるトランジスタ２００Ｂの平面図である。図２２Ｂは、図２２Ａに一点鎖線で示すＡ１−Ａ２間の断面図である。図２２Ｃは、図２２Ａに一点鎖線で示すＡ３−Ａ４間の断面図である。トランジスタ２００Ｂはトランジスタ２００Ａの変形例であるため、主にトランジスタ２００Ｂのトランジスタ２００Ａと異なる点について説明する。
トランジスタ２００Ｂは、トランジスタ２００Ａの構成から半導体層５２０ｃ及び導電層５０５ｃを除いた構成を有する。トランジスタの構成要素を削減することで、生産コストを低減できる。また、トランジスタの構成要素が削減されると製造工程が短くなり、製造歩留まりが向上する。
また、トランジスタ２００Ｂは、半導体層５２０の外側で絶縁層５５４と絶縁層５２２が接する領域を有し、絶縁層５２４の側面が絶縁層５５４で覆われる構成を有する。半導体層５２０として酸化物半導体を用いる場合、絶縁層５２４の側面を絶縁層５５４で覆うことで、絶縁層５２４を介して外部へ酸素が拡散することを防ぐだけでなく、絶縁層５２４側から半導体層５２０への過剰な酸素供給を防ぐことができる。
なお、絶縁層５８０、絶縁層５５４、導電層５４２及び半導体層５２０ｂと、絶縁層５５０と、の間に絶縁層を設けることが好ましい。当該絶縁層として、酸化アルミニウム、酸化ハフニウムなどを用いるとよい。当該絶縁層を設けることで、半導体層５２０から絶縁層５５０側への酸素の脱離、絶縁層５５０側から半導体層５２０への酸素の過剰供給、導電層５４２の酸化などを抑制できる。
＜トランジスタの構成材料＞
続いて、トランジスタ２００（トランジスタ２００Ａ及びトランジスタ２００Ｂ）に用いることができる構成材料について説明する。
［基板］
トランジスタを基板上に設ける場合、当該基板に用いる材料に大きな制限はない。当該基板に用いる材料は、目的に応じて、透光性の有無、加熱処理に耐えうる程度の耐熱性などを勘案して決定される。例えば、当該基板として、絶縁層基板、半導体基板又は導電層基板を用いることができる。絶縁層基板としては、例えばバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）などを用いることができる。また、当該基板として、半導体基板、可撓性基板（フレキシブル基板）、樹脂基板などを用いることもできる。
半導体基板としては、例えば、シリコン、ゲルマニウムなどを材料とした半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムを材料とした化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁層領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。また、半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
導電層基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁層基板に導電層又は半導体層が設けられた基板、半導体基板に導電層又は絶縁層が設けられた基板、導電層基板に半導体層又は絶縁層が設けられた基板などがある。
可撓性基板、樹脂基板などの材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）などのポリエステル、ポリアクリロニトリル、アクリル樹脂、ポリイミド、ポリメチルメタクリレート、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、ポリアミド（ナイロン、アラミドなど）、ポリシロキサン、シクロオレフィン樹脂、ポリスチレン、ポリアミドイミド、ポリウレタン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリプロピレン、ポリテトラフルオロエチレン（ＰＴＦＥ）、ＡＢＳ樹脂、セルロースナノファイバーなどを用いることができる。
基板として上記材料を用いることにより、軽量な半導体装置を提供できる。また、基板として上記材料を用いることにより、衝撃に強い半導体装置を提供できる。また、基板として上記材料を用いることにより、破損しにくい半導体装置を提供できる。また、これらの基板に素子が設けられたものを用いることも可能である。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁層］
絶縁層（絶縁層２０２、絶縁層５１６、絶縁層５２２、絶縁層５２４、絶縁層５４１、絶縁層５５４、絶縁層５８０、絶縁層５７４、絶縁層５８１など）には、それぞれ、無機絶縁膜を用いる。無機絶縁膜としては、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜及び窒化酸化絶縁膜が挙げられる。酸化絶縁膜としては、例えば、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜及びハフニウムアルミネート膜が挙げられる。窒化絶縁膜としては、例えば、窒化シリコン膜及び窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜としては、例えば、酸化窒化シリコン膜、酸化窒化アルミニウム膜、酸化窒化ガリウム膜、酸化窒化イットリウム膜及び酸化窒化ハフニウム膜が挙げられる。窒化酸化絶縁膜としては、例えば、窒化酸化シリコン膜及び窒化酸化アルミニウム膜が挙げられる。また、半導体装置が有する絶縁層には、有機絶縁膜を用いることも可能である。
なお、本明細書などにおいて、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を指す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定することができる。
例えば、トランジスタの微細化及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁層の機能に応じて、材料を選択することが肝要である。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。
比誘電率が高い（ｈｉｇｈ−ｋ）材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、シリコン、ハフニウムを有する窒化物などが挙げられる。
比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル樹脂などの樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコンなどが挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含んでも構わない。
［導電層］
トランジスタ２００に用いる導電層（導電層５０５、導電層５４５、導電層５６０など）には、それぞれ、アルミニウム、クロム、銅、銀、金、白金、亜鉛、タンタル、ニッケル、チタン、鉄、コバルト、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素又は前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金などを用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物又は当該合金の酸化物を用いることもできる。例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リンなどの不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いることもできる。
また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などの窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、ランタン及びニッケルを含む酸化物などの酸素を含む導電性材料、チタン、タンタル、ルテニウムなどの金属元素を含む材料は、酸化されにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウムスズ酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、酸化チタンを含むインジウムスズ酸化物、シリコンを添加したインジウムスズ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）、酸化タングステンを含むインジウム亜鉛酸化物などが挙げられる。本明細書などでは、酸素を含む導電性材料を用いて形成される導電層を、酸化物導電層と呼ぶことがある。
タングステン、銅又はアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。
また、上記の材料で形成される導電層を複数積層して用いることも可能である。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造にすることができる。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造にすることができる。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造にすることができる。
半導体層５２０として金属酸化物の一種である酸化物半導体を用いる場合、導電層５４２ａ及び導電層５４２ｂは、それぞれが半導体層５２０と接する導電層であるため、それぞれ、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、導電性を有する金属酸化物（酸化物導電層ともいう）又は、酸素の拡散を抑制する機能を有する導電性材料を用いるとよい。当該導電性材料として、例えば、窒素を含む導電性材料及び酸素を含む導電性材料が挙げられる。これにより、導電層５４２ａ及び導電層５４２ｂの導電率の低下を抑制できる。
導電層５４２ａ及び導電層５４２ｂとして酸素を含む導電性材料を用いることで、導電層５４２ａ及び導電層５４２ｂが酸素を吸収しても導電性を維持できる。例えば、導電層５４２ａ及び導電層５４２ｂに接する絶縁層として過剰酸素を含む絶縁層を用いる場合においても、導電層５４２ａ及び導電層５４２ｂが導電性を維持できるため好適である。導電層５４２ａ及び導電層５４２ｂのそれぞれとして、例えば、ＩＴＯ、ＩＴＳＯ、ＩＺＯ（登録商標）などを用いることができる。
［半導体層］
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体などを、単体で又は組み合わせて用いることができる。チャネルが形成される半導体層に単結晶半導体又は結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。半導体材料としては、例えば、シリコン、ゲルマニウムなどの単体元素よりなる半導体を用いることができる。又は、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、窒化物半導体などの化合物半導体を用いることが可能である。化合物半導体として、半導体特性を有する有機物（「有機半導体」ともいう）、半導体特性を有する金属窒化物（「窒化物半導体」ともいう）又は半導体特性を有する金属酸化物（「酸化物半導体」ともいう）を用いることができる。なお、これらの半導体材料に、ドーパントとして不純物を含むことができる。
半導体層としてシリコンを用いる場合、半導体層に用いることができるシリコンとしては、単結晶シリコン、多結晶シリコン、微結晶シリコン及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコンが挙げられる。
トランジスタの半導体層として、半導体として機能する２次元材料を用いることも可能である。２次元材料は層状物質ともいい、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合又はイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合又はイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料を半導体層に用いることで、オン電流の大きいトランジスタを提供できる。
上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
［金属酸化物層］
トランジスタ２００は、チャネル形成領域を含む半導体層５２０に、金属酸化物の一種である酸化物半導体を有することが好ましい。すなわち、トランジスタ２００としてＯＳトランジスタを用いることが好ましい。
ＯＳトランジスタは、半導体として機能する金属酸化物中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、ＯＳトランジスタはノーマリオン特性となりやすい。したがって、金属酸化物中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、金属酸化物中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）又は実質的にｉ型化されていることが好ましい。
一方、ＯＳトランジスタの半導体として機能する金属酸化物中のソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い又は水素、窒素、金属元素などの不純物濃度が高いことでキャリア濃度が増加し、低抵抗化した領域であることが好ましい。すなわち、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域であることが好ましい。
半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。半導体として機能し、バンドギャップの大きい金属酸化物を半導体層５２０に用いることで、トランジスタ２００のオフ電流を低減できる。ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性が高いため、半導体装置を高速に動作させることができる。
ＯＳトランジスタの半導体層に用いることができる金属酸化物としては、少なくともインジウム（Ｉｎ）を含むことが好ましい。また、当該金属酸化物としては、インジウム（Ｉｎ）又は亜鉛（Ｚｎ）の少なくとも一方を含むことが好ましい。また、当該金属酸化物としては、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。
元素Ｍとして、具体的には、アルミニウム、ガリウム、錫、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、アンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種又は複数種であることが好ましく、アルミニウム、ガリウム、錫及びイットリウムから選ばれた一種又は複数種であることがより好ましく、ガリウムがさらに好ましい。
例えば、ＯＳトランジスタの半導体層に用いることができる金属酸化物としては、インジウム酸化物（Ｉｎ酸化物、酸化インジウム）が挙げられる。また、当該金属酸化物としては、亜鉛酸化物（Ｚｎ酸化物、酸化亜鉛）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、「ＧＺＯ」とも記す。）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、「ＡＺＯ」とも記す。）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、「ＩＡＺＯ」とも記す。）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、「ＩＧＺＯ」とも記す。）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、「ＩＧＺＴＯ」とも記す。）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、「ＩＧＡＺＯ」又は「ＩＡＧＺＯ」とも記す。）などを用いることができる。又は、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
半導体として機能する金属酸化物の結晶構造としては、アモルファス（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓを含む）、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）、単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）及び多結晶（ｐｏｌｙ　ｃｒｙｓｔａｌ）などが挙げられる。
また、半導体として機能する金属酸化物に含まれる主成分元素のうち、金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
また、金属酸化物に含まれる主成分元素のうち、金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。代表的には、単結晶又は多結晶のインジウム酸化物を半導体層に用いることによって、トランジスタの電界効果移動度を著しく高めることができる。また、単結晶又は多結晶のインジウム酸化物を半導体層に用いたトランジスタでは、良好な周波数特性が実現できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置が有するトランジスタの半導体層に用いることのできる、酸化インジウム膜について説明する。
なお、本明細書等において、膜中に少なくとも結晶部又は結晶領域を有する酸化インジウムを、結晶の酸化インジウム（ｃｒｙｓｔａｌ　ＩＯ）又は結晶性酸化インジウム（ｃｒｙｓｔａｌｌｉｎｅ　ＩＯ）という。例えば、ｃｒｙｓｔａｌ　ＩＯ又はｃｒｙｓｔａｌｌｉｎｅ　ＩＯとして、単結晶の酸化インジウム、多結晶の酸化インジウム、微結晶の酸化インジウム等が挙げられる。
酸化インジウムは、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも表記する）、酸化亜鉛などの酸化物半導体とは全く異なる物性を有する半導体材料である。
酸化インジウム、シリコン、及びＩＧＺＯのホール（Ｈａｌｌ）移動度のキャリア濃度依存性について説明する。図２３Ａはシリコン（Ｓｉ）及び酸化インジウム（ＩｎＯＸ）、図２３ＢはＩＧＺＯに対する、ホール移動度のキャリア濃度依存性についての模式図である。
まず、ＩＧＺＯは、図２３Ｂに矢印で示すように、キャリア濃度が高いほどホール移動度が高い傾向を示す。一方、酸化インジウムは、図２３Ａに矢印で示すように、キャリア濃度が低いほどホール移動度が高い傾向を示す（非特許文献１参照）。この傾向はシリコンと同様の傾向であり、材料中のドーパント（不純物）の濃度が低いほど、不純物散乱が減少しホール移動度が高くなる。すなわち酸化インジウムは、高純度且つ真性であるほど、ホール移動度が高くなる。この結果から、酸化インジウムはＩＧＺＯとは異なり、シリコンに近い物性を持つ物質であるといえる。なお、図２３Ａに示す酸化インジウムの特性は、単結晶を想定した場合である。そのため、酸化インジウムが非単結晶（例えば、多結晶）のとき、図２３Ａに示す特性と異なる場合がある。
図２３Ａにおいて、キャリア濃度の低い範囲Ｒ１はホール移動度が極めて高いため、例えばトランジスタのチャネル形成領域に好適なキャリア濃度の範囲であるといえる。例えば、酸化インジウムの場合、範囲Ｒ１は、キャリア濃度の値が１×１０１５ｃｍ−３を含む範囲であり、例えば１×１０１４ｃｍ−３以上、１×１０１８ｃｍ−３以下の範囲である。キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ２／（Ｖ・ｓ）程度にまで高められることが期待できる。
なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ１である領域は、キャリア濃度を低める元素を含むことができる。キャリア濃度を低める元素として、例えば、マグネシウム、カルシウム、亜鉛、カドミウム、銅などが挙げられる。これらの元素がインジウムと置換することで、キャリア濃度を低くすることができる。また、キャリア濃度を低める元素として、例えば、窒素、リン、ヒ素、アンチモンなどが挙げられる。例えば、窒素、リン、ヒ素、またはアンチモンが酸素と置換することで、キャリア濃度を低くすることができる。
一方、キャリア濃度の高い範囲Ｒ２は電気抵抗が低く、例えばトランジスタのソース領域及びドレイン領域、または抵抗体、もしくは透明導電膜に好適なキャリア濃度の範囲であるといえる。範囲Ｒ２は、キャリア濃度の値が１×１０２０ｃｍ−３を含む範囲であり、例えば１×１０１９ｃｍ−３以上、１×１０２２ｃｍ−３以下の範囲である。キャリア濃度を十分に高くすることで、抵抗率を１×１０−４Ω・ｃｍ以下にまで低減できることが期待できる。
なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ２である領域は、キャリア濃度を高める元素を含むことができる。例えば、トランジスタのソース電極及びドレイン電極と共通の元素を含むことが好ましい。キャリア濃度を高める元素は、例えばチタン、ジルコニウム、ハフニウム、タンタル、タングステン、モリブデン、錫、シリコン、ホウ素などが挙げられる。特に、酸化物が導電性または半導体性を有する元素を用いることがより好ましい。
このように酸化インジウムにおいて、キャリア濃度の低い領域をトランジスタのチャネル形成領域に用いて、キャリア濃度の高い領域をトランジスタのソース領域及びドレイン領域に用いる。つまり、酸化インジウムは、価電子制御が可能な酸化物ともいえる。なお、ＩＧＺＯは、ＩＧＺＯと接する電極の応力に起因して、ソース領域及びドレイン領域に歪が形成され、ｎ型領域が形成される場合がある。一方で、酸化インジウムは、ＩＧＺＯとは異なり、価電子制御が可能であるため、ＩＧＺＯのように膜中に歪を形成しなくてもよい。膜中に歪が少ないと、信頼性を高めることが期待できる。例えば、キャリア濃度が図２３Ａに示す範囲Ｒ１である領域と、範囲Ｒ２である領域とを、酸化インジウム膜中で作り分けることで、所謂ｎ−ｉ−ｎ接合（ｎ型領域と、ｉ型領域と、ｎ型領域との接合）を作ることができる。なお、シリコンを用いるトランジスタにおける価電子制御は、一般的に知られている。一方で、酸化インジウムを用いるトランジスタにおける価電子制御は、通常は想到しえない、新規な技術思想である。
上記の技術思想を用いることで、本明細書等における酸化インジウムを有するトランジスタは、以下に示す特徴（１）~（５）のうち、２つ以上、好ましくは３つ以上、さらに好ましくは４つ以上、最も好ましくは５つを有する。（１）オン電流が高い（別言すると高移動度である）。（２）オフ電流が低い。（３）ノーマリーオフが可能である。（４）高い信頼性を有する。（５）遮断周波数（ｆＴ）が高い。例えば、本明細書等における酸化インジウムを有するトランジスタは、高移動度であり、オフ電流が低く、且つノーマリーオフが可能である。当該トランジスタは、高移動度であり、且つノーマリーオンのトランジスタとは異なる。
続いて、トランジスタに適用する酸化インジウム膜について説明する。酸化インジウム膜は、結晶性を有する（すなわち、結晶粒を有する）ことが好ましい。結晶粒を有する膜として、単結晶膜、多結晶膜、又は結晶粒を含む非晶質膜（微結晶膜ともいう）などが挙げられる。特に、酸化インジウム膜は、多結晶膜が好ましく、より好ましくは単結晶膜である。単結晶膜は結晶粒界（グレインバウンダリともいう）を有さない。結晶粒界には、キャリアの流れを阻害する不純物（代表的には、絶縁性の不純物、絶縁性の酸化物など）が偏析しやすい。単結晶膜を用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度を示すトランジスタを実現できる。また、当該結晶粒界に起因するトランジスタ特性のばらつきを抑制できる、といった優れた効果を奏する。
また、多結晶膜は、微結晶膜または非晶質膜と比較して、キャリア散乱を低減させることが可能となり、高い電界効果移動度を示すため好ましい。多結晶膜を用いる場合には、結晶粒のサイズができるだけ大きく、結晶粒界が少ない膜を用いることが好ましい。なお、酸化インジウムの多結晶膜が適用されたトランジスタにおいて、チャネル形成領域に結晶粒界を有さない、または結晶粒界が観察されない場合は、多結晶膜に含まれる単結晶領域内にチャネル形成領域が位置するため、単結晶の酸化インジウムが適用されたトランジスタとみなすことができる。
なお、酸化インジウムの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、又は電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。又は、これらを複数組み合わせて分析を行ってもよい。
また、本明細書等において、チャネル形成領域において結晶粒界が観察されない半導体層、チャネル形成領域が１つの結晶粒に含まれる半導体層、又は、チャネル形成領域内の少なくとも２つの領域において、結晶軸の方向が同一である半導体層を、単結晶膜と呼ぶことができる。また、チャネル形成領域において、１つの結晶粒内で、ある結晶軸又はある結晶方位を回転の軸として、他の結晶軸の方向が連続的に変化する半導体層を、単結晶膜と呼ぶことができる。
なお、チャネル形成領域とは、半導体層のうち、ゲート絶縁層を介してゲート電極と重なる（または対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。チャネル形成領域における電流経路は、ソース電極とドレイン電極との最短距離である。そのため、チャネル形成領域における、結晶粒、結晶粒界、結晶軸、結晶方位等は、半導体層、ソース電極、及びドレイン電極を含む断面観察にて確認できる。
チャネル形成領域の酸化インジウム膜は、不純物濃度が低いほど好ましい。チャネル形成領域の酸化インジウム膜中の不純物は、キャリアの散乱源となりうるため、電界効果移動度の低下の要因となりうる。また、これら不純物が酸化インジウム膜の結晶成長を阻害する要因ともなりうる。酸化インジウム膜に対する不純物としては、ホウ素、シリコンなどが挙げられる。酸化インジウム膜は、これら不純物の濃度が、それぞれ、０．１％以下であることが好ましく、０．０１％（１００ｐｐｍ）以下であることがさらに好ましい。なお、炭素、水素などは、成膜時の成膜ガスまたはプリカーサに含まれうる元素であり、上記不純物よりも多く酸化インジウム膜中に残存する場合がある。
なお、チャネル形成領域の酸化インジウム膜は、その結晶が立方晶構造（ビックスバイト型）を保持する範囲で、インジウムと同じ３価の陽イオンになりうる元素を含んでもよい。例えば、ガリウム、アルミニウムなどの周期表第１３族元素、及び周期表第３族元素などが挙げられる。これらの元素は、酸化物中では３価の陽イオンとして主に存在するため、酸化インジウムのキャリア濃度を低く維持できる。
このような酸化インジウム膜をトランジスタに用いることで、トランジスタの電界効果移動度を、５０ｃｍ２／（Ｖ・ｓ）以上、好ましくは１００ｃｍ２／（Ｖ・ｓ）以上、より好ましくは１５０ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２００ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２５０ｃｍ２／（Ｖ・ｓ）以上とすることができる。
酸化インジウム膜の特徴の一つとして、ＩＧＺＯ膜と比較して酸素の透過性（拡散性）が高いことが挙げられる。図２３Ｃに示すように、酸化インジウム膜（ＩｎＯＸと表記）に拡散する酸素（Ｏ）は、酸化インジウム膜を透過し、酸素分子（Ｏ２）として放出される。また、膜に含まれる水素と反応することで、水分子（Ｈ２Ｏ）として放出される場合もある。また、膜中に酸素欠損（ＶＯ）が存在する場合には、拡散する酸素原子が酸素欠損を補填する。酸化インジウム膜は酸素が拡散しやすいことから、ＩＧＺＯ膜と比較して酸素欠損を補填しやすいともいえる。
このように、酸化インジウム膜は、ＩＧＺＯ膜と比較して膜中の酸素欠損を低減しやすいため、このような酸化インジウム膜をトランジスタに適用することで、極めて高い信頼性を示すトランジスタを実現できる。
また、図２３Ｃに示すように、酸化インジウム膜は水素を拡散する。酸化インジウム膜に外部から拡散する水素は、酸化インジウム膜を透過し、水素分子（Ｈ２）として放出される。または、膜に含まれる酸素と反応することで、水分子として放出される。
酸化インジウム膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。キャリアの緩和時間が一定値であると仮定する場合、電子（キャリア）の有効質量が小さいほど、電子移動度が高くなる。つまり、電子の有効質量が小さい酸化インジウムをトランジスタに用いることで、トランジスタのオン電流、又は電界効果移動度を高めることができる。
表１に、単結晶の酸化インジウム（ここでは、Ｉｎ２Ｏ３）と、単結晶のシリコン（Ｓｉ）について、それぞれの有効質量を示す。表１に示すように、酸化インジウムは、電子の有効質量が小さく、正孔の有効質量は大きいという特徴がある。また酸化インジウムの電子の有効質量は結晶方位にほとんど依存しないという特徴がある。そのため、結晶性を有する酸化インジウムをトランジスタに用いることで、電界効果移動度の高いトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタを実現できる。さらに、正孔の有効質量が大きいため、オフ電流が極めて小さいトランジスタを実現できる。例えば、縦型のトランジスタに酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、１２５℃の環境下において、１ｆＡ（１×１０−１５Ａ）以下、または１ａＡ（１×１０−１８Ａ）以下であり、室温（２５℃）環境下において、１ａＡ（１×１０−１８Ａ）以下、または１ｚＡ（１×１０−２１Ａ）以下とすることができる。また、表１に示すように、酸化インジウムはシリコンよりも電子の有効質量が小さく、正孔の有効質量が大きいため、Ｓｉトランジスタよりも電界効果移動度が高く、且つ、オフ電流の低いトランジスタを実現できる可能性がある。
結晶性を有する酸化インジウム膜の少なくとも一部に接するようにシード層を設けることが好ましい。シード層には、酸化インジウムとの格子定数の差（格子不整合ともいう）が小さい結晶を含む材料を用いることが好ましい。これにより、酸化インジウム膜の結晶性を向上させることができる。なお、結晶性を有する酸化インジウム膜の少なくとも一部に接する層の一つとして、基板（例えば単結晶基板）を用いてもよい。
格子不整合の度合いを評価する方法の一つとして、以下に示す格子不整合度の値を用いる方法がある。シード層が有する結晶に対する、形成膜（ここでは酸化インジウム膜）が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ１−Ｌ２）／Ｌ２）×１００で算出される。ここでＬ１は形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数であり、Ｌ２はシード層が有する結晶の単位格子ベクトルの長さまたは格子定数である。
シード層と、酸化インジウム膜との格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、−５％以上５％以下、好ましくは−４％以上４％以下、より好ましくは−３％以上３％以下、さらに好ましくは−２％以上２％以下とすることができる。
ここで、酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。例えば、イットリア安定化ジルコニア（ＹＳＺ）の結晶は立方晶構造（蛍石型）とすることができる。立方晶構造のＹＳＺの結晶に対する、酸化インジウムの結晶の格子不整合度は、−２％以上２％以下の範囲内であり、ＹＳＺ基板上に酸化インジウムの単結晶膜をエピタキシャル成長させることができる。
なお、シード層の結晶構造と、酸化インジウム膜の結晶構造とは、晶系または結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウム膜の下に、六方晶構造または三方晶構造の結晶を有する膜を用いることもできる。例えば、シード層の表面の結晶方位を［００１］とし、酸化インジウム膜の下面の結晶方位を［１１１］とすることで、エピタキシャル成長に必要な結晶方位に関わる要件を満たすことができる。六方晶系または三方晶系の結晶として、例えば、ウルツ鉱型構造、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、およびこれらの変形型構造などがある。ＹｂＦｅ２Ｏ４型構造またはＹｂ２Ｆｅ３Ｏ７型構造を有する結晶の一例としては、ＩＧＺＯなどが挙げられる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置１００の積層構成例について説明する。
図２４に、半導体装置１００の積層構成例を示す。図２４は、半導体装置１００の一部を示している。
また、図２４では、第１回路１１０が有するトランジスタの一例として、トランジスタ４００を示している。トランジスタ４００は、基板３１１上に設けられ、ゲートとして機能する導電層３１６、ゲート絶縁層として機能する絶縁層３１５、基板３１１の一部からなる半導体領域３１３及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂを有する。トランジスタ４００は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれを用いることも可能である。基板３１１としては、例えば単結晶シリコン基板を用いることができる。
ここで、図２４に示すトランジスタ４００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いることができる。このようなトランジスタ４００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有することもできる。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成することも可能である。
なお、図２４に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いればよい。
素子層１０及び素子層２０には、層間膜、配線及びプラグ等が設けられた配線層を設けることができる。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合及び導電層の一部がプラグとして機能する場合もある。
例えば、素子層１０には、層間膜として、絶縁層３２０、絶縁層３２２、絶縁層３２４及び絶縁層３２６が順に積層して設けられている。また、絶縁層３２０、絶縁層３２２、絶縁層３２４及び絶縁層３２６には、導電層３２８及び導電層３３０が埋め込まれている。なお、導電層３２８及び導電層３３０はコンタクトプラグ又は配線として機能する。
また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能することが好ましい。例えば、絶縁層３２２の上面の平坦性を高めるためにＣＭＰ処理等を行なうことも可能である。層間膜の上面の平坦性を高めることによって、当該層間膜の上層に形成する配線などの被覆性を高めることができる。
絶縁層３２６及び導電層３３０上に、配線層を設けることができる。例えば、図２４において、絶縁層３２６及び導電層３３０上に、絶縁層３５０、絶縁層３８２及び絶縁層３８４が順に積層して設けられている。絶縁層３５０、絶縁層３８２及び絶縁層３８４には、導電層３８６が形成されている。導電層３８６は、コンタクトプラグ又は配線として機能する。
また、図２４では、素子層２０に形成される第２回路１２０が有するトランジスタ１２１、トランジスタ１２２及び容量素子Ｃｓを例示している。図２４では、トランジスタ１２１及びトランジスタ１２２として上記実施の形態に示したトランジスタ２００Ｂを用いる例を示している。説明の繰り返しを減らすため、トランジスタ２００Ｂの構成に係る説明は省略する。
図２４では、絶縁層２８１、絶縁層２７４、絶縁層２８０、絶縁層２５４、絶縁層２２２、絶縁層２１６及び絶縁層２１４には、導電層３６８が埋め込まれている。導電層３６８は、コンタクトプラグ又は配線として機能する。また、絶縁層２８１上に、導電層２８３、導電層２８４及び絶縁層２８２が設けられている。トランジスタ１２１のソース又はドレインの一方は、導電層２８３及び導電層３６８などを介して導電層３８６と接続される。
また、導電層２８３、導電層２８４及び絶縁層２８２の上に絶縁層２８５が設けられている。また、絶縁層２８５の上に導電層２８７及び絶縁層２８６が設けられている。導電層２８４、絶縁層２８５及び導電層２８７が重なる領域が、容量素子Ｃｓとして機能する。
導電層２８７及び絶縁層２８６の上に、導電層２８９及び絶縁層２８８が設けられている。また、導電層２８９及び絶縁層２８８の上に、導電層２９２及び絶縁層２９１が設けられている。また、導電層２９２及び絶縁層２９１の上に、絶縁層２９３が設けられている。
素子層１０と素子層２０を重ねて設けることで、半導体装置１００の占有面積を低減できる。また、トランジスタ４００とトランジスタ１２１又はトランジスタ１２２を重ねて設けることで、両者を接続する配線の長さを短くすることができる。よって、当該配線に付随する寄生容量及び配線抵抗が小さくなり、半導体装置１００の消費電力を低減できる。また、信号伝搬距離が短くなるため、半導体装置１００の動作速度を高めることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置を備えることができる演算処理装置の一例について説明する。
図２５に、演算処理装置９６０のブロック図を示す。図２５に示す演算処理装置９６０は、例えばＣＰＵに適用することができる。また、演算処理装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のプロセッサにも適用することができる。
図２５に示す演算処理装置９６０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェイス９９８、キャッシュ９９９及びキャッシュインターフェイス９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。また、演算処理装置９６０は、書き換え可能なＲＯＭ及びＲＯＭインターフェイスを有することも可能である。また、キャッシュ９９９及びキャッシュインターフェイス９８９は、別チップに設けることも可能である。
キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェイス９８９を介して接続される。キャッシュインターフェイス９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェイス９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェイス９９８を介してＡＬＵ９９１又はレジスタ９９６等に出力する機能を有する。
半導体装置１００はキャッシュ９９９を構成するメモリセルとして用いることが可能である。また、後述するように、演算処理装置９６０上に積層して半導体装置１００を設けることができる。またこのとき、キャッシュインターフェイス９８９の一部に、半導体装置１００の第１回路１１０を有することが可能である。
半導体装置１００で構成されたキャッシュ９９９は、電力供給時はＳｉトランジスタを含む第１回路１１０によるデータの保持を行い、電力供給の停止時はＯＳトランジスタを含む第２回路１２０によるデータの保持を行うことが可能である。Ｓｉトランジスタを含む第１回路１１０はＯＳトランジスタを含む第２回路１２０よりも動作速度が速い。電力供給の停止時に第２回路１２０によるデータの保持を行うことにより、パワーゲーティングにより電力供給が停止されてもキャッシュ９９９に書き込まれたデータを保持することができる。また、電力供給が再開された際のデータ復帰を短時間で行うことができる。
図２５に示す演算処理装置９６０は、その構成を簡略化して示した一例にすぎず、実際の演算処理装置９６０はその用途によって多種多様な構成を有している。例えば、図２５に示す演算処理装置９６０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個又はそれ以上とすることが好ましい。また、サーバ用途等非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算処理装置９６０が内部演算回路、データバス等で扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット等とすることができる。
バスインターフェイス９９８を介して演算処理装置９６０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５に入力される。
ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、演算処理装置９６０のプログラム実行中に、外部の入出力装置、周辺回路等からの割り込み要求を、その優先度、マスク状態等から判断し、処理する。レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、演算処理装置９６０の状態に応じてレジスタ９９６の読み出し、書き込み等を行う。
また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
また、レジスタ９９６を複数の半導体装置１００で構成することも可能である。図２５に示す演算処理装置９６０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。すなわち、レジスタ９９６を構成するメモリセルとして機能する半導体装置１００において、Ｓｉトランジスタを含む第１回路１１０によるデータの保持を行うか、ＯＳトランジスタを含む第２回路１２０によるデータの保持を行うかを選択する。第１回路１１０によるデータの保持が選択されている場合、レジスタ９９６内のメモリセルへの、電力供給が行われる。第２回路１２０におけるデータの保持が選択されている場合、第２回路１２０へのデータの書き換えが行われ、レジスタ９９６内のメモリセルへの電力供給を停止することができる。
半導体装置１００と演算処理装置９６０は、重ねて設けることができる。図２６Ａ及び図２６Ｂに半導体装置９７０Ａの斜視図を示す。例えば、メモリセルとして機能する半導体装置１００をマトリクス状に配置することでメモリセルアレイを構成することが可能である。半導体装置９７０Ａは、演算処理装置９６０上に、メモリセルアレイＭＣＡが設けられた素子層９３０を有する。図２６Ａに示す素子層９３０には、メモリセルアレイＭＣＡとして、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２及びメモリセルアレイＭＣＡ３が設けられている。演算処理装置９６０と各メモリセルアレイは、互いに重なる領域を有する。半導体装置９７０Ａの構成を分かりやすくするため、図２６Ｂでは演算処理装置９６０及び素子層９３０を分離して示している。
メモリセルアレイを有する素子層９３０と演算処理装置９６０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。
メモリセルアレイを有する素子層９３０と演算処理装置９６０とを積層する方法としては、演算処理装置９６０上に直接メモリセルアレイを有する素子層９３０を積層する方法（モノリシック積層ともいう）を用いることも可能であるし、演算処理装置９６０と素子層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビア又は導電膜の接合技術（Ｃｕ−Ｃｕ接合等）を用いて接続する方法を用いることも可能である。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくできるだけでなく、作製コストを削減できる。
演算処理装置９６０にキャッシュ９９９を設けず、素子層９３０に設けられるメモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２及びメモリセルアレイＭＣＡ３のそれぞれをキャッシュとして用いることができる。このとき、例えばメモリセルアレイＭＣＡ１をＬ１キャッシュ（レベル１キャッシュともいう）として用い、メモリセルアレイＭＣＡ２をＬ２キャッシュ（レベル２キャッシュともいう）として用い、メモリセルアレイＭＣＡ３をＬ３キャッシュ（レベル３キャッシュともいう）として用いることができる。３つのメモリセルアレイＭＣＡのうち、メモリセルアレイＭＣＡ３が最も容量が大きく、且つ、最もアクセス頻度が低い。また、メモリセルアレイＭＣＡ１が最も容量が小さく、且つ最もアクセス頻度が高い。
なお、演算処理装置９６０に設けられるキャッシュ９９９をＬ１キャッシュとして用いる場合は、素子層９３０に設けられる各メモリセルアレイＭＣＡを、それぞれ下位のキャッシュ又はメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。
また、図２６Ｂに示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリセルアレイＭＣＡ１と接続されている。同様に駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリセルアレイＭＣＡ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリセルアレイＭＣＡ３と接続されている。
なお、ここではキャッシュとして機能するメモリセルアレイを３つとした場合を示したが、これに限定されない。キャッシュとして機能するメモリセルアレイは、１つ又は２つにすることも可能であるし、４つ以上にすることも可能である。
メモリセルアレイＭＣＡ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェイス９８９の一部として機能する構成にすることも可能であるし、駆動回路９１０Ｌ１がキャッシュインターフェイス９８９と接続される構成とすることも可能である。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェイス９８９の一部として機能する構成にすることも可能であるし、キャッシュインターフェイス９８９と接続される構成にすることも可能である。
また、一つのメモリセルアレイＭＣＡを有する素子層９３０を演算処理装置９６０に重ねて設けることも可能である。図２７Ａに半導体装置９７０Ｂの斜視図を示す。
半導体装置９７０Ｂでは、一つのメモリセルアレイＭＣＡを複数のエリアに分けて、それぞれ異なる機能で使用することができる。図２７Ａでは、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。
また半導体装置９７０Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を状況に応じて変えることができる。例えばＬ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。
また、複数のメモリセルアレイを積層することも可能である。図２７Ｂに半導体装置９７０Ｃの斜視図を示している。
半導体装置９７０Ｃは、メモリセルアレイＭＣＡ１を有する素子層９３０Ｌ１と、その上にメモリセルアレイＭＣＡ２を有する素子層９３０Ｌ２と、その上にメモリセルアレイＭＣＡ３を有する素子層９３０Ｌ３とが積層されている。最も演算処理装置９６０に物理的に近いメモリセルアレイＭＣＡ１を上位のキャッシュに用い、最も遠いメモリセルアレイＭＣＡ３を下位のキャッシュ又はメインメモリに用いることができる。このような構成とすることで、各メモリセルアレイの容量を増大させることができるため、より処理能力を向上させることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置１００を適用可能な記憶装置９００について説明する。本発明の一態様に係る半導体装置１００は、メモリセルとして用いることが可能である。
図２８Ａに、記憶装置９００の構成例を示すブロック図を示す。図２８Ｂは、記憶装置９００の斜視概略図である。図２８Ａに示す記憶装置９００は、駆動回路９１０と、メモリセルアレイＭＣＡと、を有する。メモリセルアレイＭＣＡは、メモリセルとして機能する複数の半導体装置１００を有する。図２８Ａでは、メモリセルアレイＭＣＡがｍ行ｎ列（ｍ及びｎは、それぞれ２以上の整数）のマトリクス状に配置された複数の半導体装置１００を有する例を示している。図２８Ａでは、１行１列目の半導体装置１００を半導体装置１００［１，１］と示し、ｍ行ｎ列目の半導体装置１００を半導体装置１００［ｍ，ｎ］と示している。
駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）及び電圧生成回路９２８を有する。
記憶装置９００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加することも可能である。信号ＢＷ、信号ＣＥ、信号ＧＷ、クロック信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。
また、信号ＢＷ、信号ＣＥ及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成することも可能である。
コントロール回路９１２は、記憶装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。又は、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。
電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、クロック信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、クロック信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。
周辺回路９１１は、メモリセルアレイＭＣＡに対するデータの書き込み及び読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１、列デコーダ９４２、行ドライバ９２３、列ドライバ９２４、入力回路９２５、出力回路９２６及びセンスアンプ９２７を有する。
行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセルアレイＭＣＡに書き込む機能、メモリセルアレイＭＣＡからデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセルアレイＭＣＡに書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセルアレイＭＣＡから読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを記憶装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。
ＰＳＷ９３１は周辺回路９１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置９００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図２８Ａでは、周辺回路９１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
また、図２８Ｂに示すように、記憶装置９００の構成を、素子層７０に駆動回路９１０を設け、素子層８０にメモリセルアレイＭＣＡを設け、素子層７０の上に素子層８０を重ねて設ける構成にすることができる。例えば、素子層７０として単結晶シリコン基板を用い、当該シリコン基板上に駆動回路９１０を形成することができる。駆動回路９１０に含まれるＳｉトランジスタのチャネル形成領域を当該シリコン基板に形成することで、チャネル形成領域に単結晶半導体を有し、動作速度の速いＳｉトランジスタが形成できる。
駆動回路９１０を含む素子層７０と、メモリセルアレイＭＣＡを含む素子層８０を重ねて設けることで、駆動回路９１０とメモリセルアレイＭＣＡの間の信号伝搬距離を短くすることができる。よって、駆動回路９１０とメモリセルアレイＭＣＡの間の寄生抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置９００の小型化が実現できる。また、単位面積当たりの記憶容量を増やすことができる。
また、素子層７０の一部に、メモリセルとして機能する半導体装置１００の一部を設けることも可能である。例えば、素子層７０の一部に半導体装置１００の第１回路１１０を設け、素子層８０に第２回路１２０を設けることが可能である。
また、図２８Ｃに示す記憶装置９００のように、駆動回路９１０を含む素子層７０上に、メモリセルアレイＭＣＡを含む素子層８０を複数層重ねて設けることが可能である。図２８Ｃでは、素子層７０上に、ｋ層（ｋは２以上の整数）の素子層８０を重ねて設ける例を示している。図２８Ｃでは、素子層７０上に設けられた１層目の素子層８０を素子層８０［１］と示し、ｋ層目に設けられた素子層８０を素子層８０［ｋ］と示している。
例えば、１つの第１回路１１０に複数の第２回路１２０が接続された半導体装置１００において、素子層７０に第１回路１１０を設け、ｋ層ある素子層８０の一部の層又は全部の層に第２回路１２０を設けることも可能である。
また、素子層８０に設けるトランジスタとしてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは薄膜トランジスタであるため、素子層８０として素子層７０に重ねて設けることが容易である。加えて、前述した通り、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。このため、Ｓｉトランジスタを含む駆動回路９１０の上に、ＯＳトランジスタを含むメモリセルアレイＭＣＡを重ねて設けても、駆動回路９１０の発熱の影響を受けにくい。よって、記憶装置９００の信頼性を高めることができる。
例えば、素子層７０としてＳＯＩ基板などを用いることもできる。ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いることもできる。ＳＯＩ基板を用いて作製されたＳｉトランジスタは、寄生容量が低減され、高速動作が実現できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、本発明の一態様に係る記憶装置として、半導体装置１００を含む記憶装置の適用可能な範囲の一例について、図２９を用いて説明する。
コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図２９に、半導体装置に用いられる記憶装置の階層を説明する概念図を示す。図２９において、記憶装置の階層を説明する概念図は、三角形で示しており、三角形の上層に位置する記憶装置ほど速い動作速度が求められ、三角形の下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。
図２９では、三角形の最上層から順に、ＣＰＵ、ＧＰＵ、ＮＰＵなどの演算処理装置にレジスタとして混載されるメモリ、キャッシュメモリ（単にｃａｃｈｅと表す場合もある。また、代表的には、Ｌ１、Ｌ２、Ｌ３キャッシュ）、ＤＲＡＭに代表されるメインメモリ、３Ｄ　ＮＡＮＤ及びＨａｒｄ　Ｄｉｓｋ（ＨＤＤ：Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅともいう）に代表されるストレージメモリを示している。
ＣＰＵ、ＧＰＵ、ＮＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、大きな記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
キャッシュメモリは、ＤＲＡＭに保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュメモリに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュメモリに求められる記憶容量はＤＲＡＭより少ないが、ＤＲＡＭよりも速い動作速度が求められる。また、キャッシュメモリで書き換えられたデータは複製されてＤＲＡＭに供給される。
なお、図２９において、キャッシュメモリは、Ｌ３キャッシュまでしか図示していないが、これに限定されない。例えば、キャッシュのうち、最も下位に位置するＬＬＣ（Ｌａｓｔ　Ｌｅｖｅｌ　ｃａｃｈｅ）又はＦＬＣ（Ｆｉｎａｌ　Ｌｅｖｅｌ　ｃａｃｈｅ）として、本発明の一態様に係る記憶装置を用いることができる。
ＤＲＡＭは、３Ｄ　ＮＡＮＤから読み出されたプログラム、データなどを保持する機能を有する。３Ｄ　ＮＡＮＤは、長期保存が必要なデータ、演算装置で使用する各種のプログラム（例えば、人工ニューラルネットワークのモデル）などを保持する機能を有する。よって、３Ｄ　ＮＡＮＤには速い動作速度よりも大きな記憶容量と高い記録密度が求められる。
Ｈａｒｄ　Ｄｉｓｋは、大容量、且つ不揮発性の機能を有する。また、Ｈａｒｄ　Ｄｉｓｋの代わりとして、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）などを用いることができる。
本発明の一態様に係る記憶装置に半導体装置１００を用いることにより、周辺回路とモノリシックの構成とすることができる。さらに、ＯＳトランジスタを用いることにより、周辺回路へのモノリシック積層も可能である。よって、周辺回路とのデータアクセスの点で利点を有する。また周辺回路と積層して設けることができるため、集積度を高めることができる。また本発明の一態様に係る記憶装置は、長期間のデータ保持が可能である。よって本発明の一態様に係る記憶装置をＤＲＡＭとして用いる場合には、リフレッシュの頻度を低減することができる。
本発明の一態様に係る記憶装置は、記憶装置の図２９に示すＴａｒｇｅｔ２の領域及びＴａｒｇｅｔ１の領域に用いることができる。
なお、図２９の斜線のハッチングで示すように、Ｔａｒｇｅｔ１は、ＤＲＡＭ及び３Ｄ　ＮＡＮＤの境界領域（Ｔａｒｇｅｔ１＿１）と、ＤＲＡＭ及びｃａｃｈｅ（Ｌ１、Ｌ２、Ｌ３）の境界領域（Ｔａｒｇｅｔ１＿２）と、を含む。Ｔａｒｇｅｔ１＿２として、先に述べたＬＬＣ、ＦＬＣなどが挙げられる。
本発明の一態様に係る半導体装置１００を含む記憶装置は、ＤＲＡＭとして機能することも可能である。本発明の一態様に係る記憶装置は、電力供給が停止しても、長時間のデータ保持が可能である。よって、ＤＲＡＭを本発明の一態様に係る記憶装置に置き換えることで、消費電力の低減を図ることができる。例えば、ＤＲＡＭを用いた構成と比較して、２分の１以下、好ましくは１０分の１以下、より好ましくは１００分の１、更に好ましくは１０００分の１以下まで消費電力を低減することができる。よって、本発明の一態様に係る記憶装置はＴａｒｇｅｔ１に好適である。
本発明の一態様に係る記憶装置は、Ｔａｒｇｅｔ１のうち特に、書き換え頻度の比較的低い領域である、Ｔａｒｇｅｔ１＿１に好適である。本発明の一態様に係る記憶装置をＴａｒｇｅｔ１＿１に適用することにより、半導体装置の信頼性を高めることができる。また、記憶装置として機能する半導体装置の集積度が高まる場合がある。また、記憶装置として機能する半導体装置の消費電力が低減される場合がある。
また、本発明の一態様に係る記憶装置は動作速度が速く、データアクセスの面でも利点を有することから、Ｔａｒｇｅｔ１のうち、書き替えの頻度がより高いＴａｒｇｅｔ１＿２にも好適である。Ｔａｒｇｅｔ１＿２に本発明の一態様に係る記憶装置を適用することにより、半導体装置の計算効率を高め、消費電力を低減することができる。
また、本発明の一態様に係る、半導体装置１００を用いた記憶装置は、ＣＰＵ、ＧＰＵ、ＮＰＵなどの演算処理装置のレジスタ及びキャッシュメモリに用いることができる。また、演算処理装置に重ねて本発明の一態様に係る記憶装置を設けることができる。演算処理装置と記憶装置が積層された構成は、モノリシック積層と呼称される。演算処理装置と記憶装置とをモノリシック積層の構成とすることで、例えば、演算処理装置と記憶装置との間のデータアクセスに要する消費電力を大幅に低減できる。そのため、このような構成が適用されたスーパーコンピュータ（ＨＰＣ（Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｅｒ）ともいう）、コンピュータ、サーバなどを含む情報処理装置を全世界に展開することにより、地球温暖化の抑制を図ることができる。
このように、本発明の一態様に係る、半導体装置１００を用いた記憶装置は、ＣＰＵ、ＧＰＵ、ＮＰＵなどの演算処理装置にレジスタとして混載されるメモリから、ＤＲＡＭと３Ｄ　ＮＡＮＤとの境界領域のメモリまで、幅広い範囲のメモリに適用することができる。
本実施の形態で例示した構成例及びそれらに対応する図面は、少なくともその一部を他の構成例又は図面と適宜組み合わせることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。本発明の一態様の記憶装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様に係る記憶装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図３０Ａに示す。図３０Ａに示す電子部品７００は、モールド７１１内に記憶装置７１０を有している。記憶装置７１０として、上記実施の形態に示した記憶装置９００を用いることができる。図３０Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と接続され、電極パッド７１３は記憶装置７１０とワイヤ７１４を介して接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で接続されることで実装基板７０４が完成する。
また、記憶装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）等の貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合等の接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェイス部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、ＴＳＶ等の貫通電極を用いる技術と比較し、接続配線等のサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
また、記憶装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）等に回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）等が挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
次に、電子部品７３０の斜視図を図３０Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の記憶装置７１０が設けられている。
電子部品７３０では、記憶装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＮＰＵ又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
パッケージ基板７３２は、例えば、セラミック基板、プラスチック基板又はガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ又は樹脂インターポーザを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
一方で、シリコンインターポーザ、及びＴＳＶ等を用いて端子ピッチの異なる複数の集積回路を接続する場合、当該端子ピッチの幅等のスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造にすることができる。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けることが好ましい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けることが好ましい。図３０Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成することも可能である。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［大型計算機］
大型計算機５６００の斜視図を図３１Ａに示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
図３１Ｂに計算機５６２０の一例の斜視図を示す。計算機５６２０は、マザーボード５６３０を有する。マザーボード５６３０には複数のスロット５６３１、及び複数の接続端子が設けられる。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図３１ＣにＰＣカード５６２１の一例を示す。ＰＣカード５６２１は、例えばＣＰＵ、ＧＰＵ、記憶装置等を備えた処理ボードである。ＰＣカード５６２１は、ボード５６２２と、ボード５６２２に実装される、接続端子５６２３、接続端子５６２４、接続端子５６２５、電子部品５６２６、電子部品５６２７、電子部品５６２８、接続端子５６２９等を有する。なお、図３１Ｃには、電子部品５６２６、電子部品５６２７、及び電子部品５６２８以外の部品を図示している。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェイスとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ等が挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力等を行うためのインターフェイスとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力等を行うためのインターフェイスとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）等が挙げられる。
電子部品５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、電子部品５６２６とボード５６２２を接続することができる。
電子部品５６２７及び電子部品５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、実装することができる。電子部品５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵ等が挙げられる。電子部品５６２７として、例えば、電子部品７３０を用いることができる。電子部品５６２８としては、例えば、記憶装置等が挙げられる。電子部品５６２８として、例えば、電子部品７００を用いることができる。
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
本発明の一態様に係る半導体装置は、宇宙用機器に好適である。
本発明の一態様に係る半導体装置はＯＳトランジスタを含むことが好ましい。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適である。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適である。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星又は宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つ又は複数を含む。
図３２Ａには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３２Ａにおいては、宇宙空間に惑星６８０４を例示している。
また、図３２Ａには、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）又はバッテリ制御回路を設けることが好ましい。バッテリマネジメントシステム又はバッテリ制御回路にＯＳトランジスタを用いると、消費電力が少なく、且つ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線等に代表される粒子放射線が挙げられる。
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、又は他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においてＯＳトランジスタはＳｉトランジスタよりも信頼性が高い。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機等の宇宙用機器に好適である。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
本発明の一態様の半導体装置は、例えば、データセンター等に適用されるストレージシステムに好適である。データセンターは、データの不変性を保障する等、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、等建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、等を図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
図３２Ｂにデータセンターに適用可能なストレージシステムを示す。図３２Ｂに示すストレージシステム６０００は、ホスト６００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ６００１ｓｂを有する。また、ストレージ６００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置６００３ｍｄを有する。ホスト６００１とストレージ６００３とは、ストレージエリアネットワーク６００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路６００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
ホスト６００１は、ストレージ６００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト６００１同士は、ネットワークで互いに接続することができる。
ストレージ６００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ６００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
前述のキャッシュメモリは、ストレージ制御回路６００２及びストレージ６００３内に用いられる。ホスト６００１とストレージ６００３との間でやり取りされるデータは、ストレージ制御回路６００２及びストレージ６００３内の当該キャッシュメモリに記憶されたのち、ホスト６００１又はストレージ６００３に出力される。
前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を少なくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターの中から選ばれるいずれか一又は複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
ＡＤＤＲ：信号、ＢＫ［１］：端子、ＢＫ［２］：端子、ＢＫ［３］：端子、ＢＫ：端子、ＢＷ：信号、Ｃｂ：容量素子、ＣＥ：信号、ＣＫ：端子、ＣＫＢ：端子、ＣＬＫ：クロック信号、ＣＬＫＢ：反転クロック信号、Ｃｓ：容量素子、ＧＮＤ：接地電位、ＧＷ：信号、ＩＮ［１］：端子、ＩＮ［ｋ］：端子、ＩＮ：端子、Ｍａ：時刻、Ｍｂ：時刻、Ｍｃ：時刻、ＭＣＡ：メモリセルアレイ、ＯＵＴ：端子、ＱＢ：端子、ＱＤ：端子、ＲＤＡ：信号、ＲＥ［１］：端子、ＲＥ［２］：端子、ＲＥ［３］：端子、ＲＥ：端子、ＲＥｏｕｔ：端子、ＲＥＳ：リストア信号、ＲＥＳＢ：反転リストア信号、ＳＤ：端子、ＳＥＬ：選択信号、ＳＮ［１］：ノード、ＳＮ［２］：ノード、ＳＮ：ノード、ＴｒＰ：トランジスタ、ＴｒＱ：トランジスタ、ＶＤＤ：高電源電位、ＶＨ：電位、ＶＳＳ：低電源電位、ＷＡＫＥ：信号、ＷＤＡ：信号、１０：素子層、２０［１］：素子層、２０［２］：素子層、２０：素子層、７０：素子層、８０［１］：素子層、８０［ｋ］：素子層、８０：素子層、１００［１，１］：半導体装置、１００［ｍ，ｎ］：半導体装置、１００：半導体装置、１１０：第１回路、１１０Ａ：第１回路、１１０Ｂ：第１回路、１１０Ｃ：第１回路、１１０Ｄ：第１回路、１１１：インバータ回路、１１２：スイッチ、１１３：インバータ回路、１１４：スイッチ、１１５：インバータ回路、１１６：スイッチ、１１７：スイッチ、１１８：インバータ回路、１１９：インバータ回路、１２０［１］：第２回路、１２０［２］：第２回路、１２０［３］：第２回路、１２０［ｋ］：第２回路、１２０：第２回路、１２０Ａ：第２回路、１２０Ａ［１］：第２回路、１２０Ａ［２］：第２回路、１２０Ａ［ｋ］：第２回路、１２０Ｂ：第２回路、１２０Ｃ：第２回路、１２１：トランジスタ、１２２：トランジスタ、１２３：インバータ回路、１２３Ａ：インバータ回路、１２３Ｂ：インバータ回路、１２３Ｃ：インバータ回路、１２３Ｄ：インバータ回路、１２４：バッファー回路、１２５：トランジスタ、１２６：トランジスタ、１２７：トランジスタ、１２８：トランジスタ、１２９：トランジスタ、１３０：選択回路、１３１：インバータ回路、１３２：スイッチ、１３３：スイッチ、１３４：インバータ回路、１３５：インバータ回路、１４１：第１ラッチ回路、１４２：第２ラッチ回路、１５０：半導体装置、１６０：エッジ検出回路、１６１：インバータ回路、１６２：ＡＮＤ回路、１６３：抵抗素子、１６４：容量素子、１６５：遅延回路、２００：トランジスタ、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２０１：基板、２０２：絶縁層、２１４：絶縁層、２１６：絶縁層、２２２：絶縁層、２５４：絶縁層、２７４：絶縁層、２８０：絶縁層、２８１：絶縁層、２８２：絶縁層、２８３：導電層、２８４：導電層、２８５：絶縁層、２８６：絶縁層、２８７：導電層、２８８：絶縁層、２８９：導電層、２９１：絶縁層、２９２：導電層、２９３：絶縁層、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３６８：導電層、３８２：絶縁層、３８４：絶縁層、３８６：導電層、４００：トランジスタ、５０５：導電層、５０５ａ：導電層、５０５ｂ：導電層、５０５ｃ：導電層、５１４：絶縁層、５１６：絶縁層、５２０：半導体層、５２０ａ：半導体層、５２０ｂ：半導体層、５２０ｃ：半導体層、５２２：絶縁層、５２４：絶縁層、５４１：絶縁層、５４１ａ：絶縁層、５４１ｂ：絶縁層、５４２：導電層、５４２ａ：導電層、５４２ｂ：導電層、５４５：導電層、５４５ａ：導電層、５４５ｂ：導電層、５５０：絶縁層、５５４：絶縁層、５６０：導電層、５６０ａ：導電層、５６０ｂ：導電層、５７４：絶縁層、５８０：絶縁層、５８１：絶縁層、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：記憶装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９００：記憶装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：素子層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９６０：演算処理装置、９７０Ａ：半導体装置、９７０Ｂ：半導体装置、９７０Ｃ：半導体装置、９８９：キャッシュインターフェイス、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェイス、９９９：キャッシュ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：電子部品、５６２７：電子部品、５６２８：電子部品、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６０００：ストレージシステム、６００１：ホスト、６００１ｓｂ：サーバ、６００２：ストレージ制御回路、６００３：ストレージ、６００３ｍｄ：記憶装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置

Claims (14)

  1. 　第１回路と、第２回路と、第３回路と、インバータ回路と、を有し、
    　前記第３回路は第１トランジスタと、第２トランジスタと、容量素子と、を有し、
    　前記第１回路の出力部は前記第２回路の入力部と電気的に接続され、
    　前記第２回路の出力部は前記インバータ回路の入力部と電気的に接続され、
    　前記インバータ回路の出力部は前記第１トランジスタの第１端子と電気的に接続され、
    　前記第１トランジスタの第２端子は前記容量素子の第１端子及び前記第２トランジスタの第１端子と電気的に接続され、
    　前記第２トランジスタの第２端子は前記第２回路の入力部と電気的に接続された半導体装置。
  2. 　請求項１において、
    　前記第１回路は前記第１回路の出力部と電気的に接続する第１スイッチを有する半導体装置。
  3. 　請求項１において、
    　前記第２回路は前記第２回路の入力部と電気的に接続する第２スイッチを有する半導体装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記第１トランジスタ及び前記第２トランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体を含む半導体装置。
  5. 　請求項４において、
    　前記酸化物半導体はインジウムを含む半導体装置。
  6. 　請求項１乃至請求項３のいずれか一項において、
    　前記第１回路及び前記第２回路のそれぞれは、チャネルが形成される半導体層にシリコンを含むトランジスタを有する半導体装置。
  7. 　請求項１乃至請求項３のいずれか一項において、
    　前記第１回路及び前記第２回路のそれぞれは、ラッチ回路として機能する半導体装置。
  8. 　第１回路と、第２回路と、複数の第３回路と、インバータ回路と、を有し、
    　前記複数の第３回路のそれぞれは第１トランジスタと、第２トランジスタと、容量素子と、を有し、
    　前記第２トランジスタの第１端子は、前記容量素子の第１端子及び前記第１トランジスタの第２端子と電気的に接続され、
    　前記第１回路の出力部は前記第２回路の入力部と電気的に接続され、
    　前記第２回路の出力部は前記インバータ回路の入力部と電気的に接続され、
    　前記複数の第３回路のそれぞれが有する前記第１トランジスタの第１端子は前記インバータ回路の出力部と電気的に接続され、
    　前記複数の第３回路のそれぞれが有する前記第２トランジスタの第２端子は前記第２回路の入力部と電気的に接続された半導体装置。
  9. 　請求項８において、
    　前記第１回路は前記第１回路の出力部と電気的に接続する第１スイッチを有する半導体装置。
  10. 　請求項８において、
    　前記第２回路は前記第２回路の入力部と電気的に接続する第２スイッチを有する半導体装置。
  11. 　請求項８乃至請求項１０のいずれか一項において、
    　前記第１トランジスタ及び前記第２トランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体を含む半導体装置。
  12. 　請求項１１において、
    　前記酸化物半導体はインジウムを含む半導体装置。
  13. 　請求項８乃至請求項１０のいずれか一項において、
    　前記第１回路及び前記第２回路のそれぞれは、チャネルが形成される半導体層にシリコンを含むトランジスタを有する半導体装置。
  14. 　請求項８乃至請求項１０のいずれか一項において、
    　前記第１回路及び前記第２回路のそれぞれは、ラッチ回路として機能する半導体装置。
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