WO2026018134A1 - 半導体装置、及び記憶装置 - Google Patents

Abstract

微細化又は高集積化が可能な半導体装置を提供する。 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジス タは、ｐチャネル型トランジスタであり、第２のトランジスタは、第１のトランジスタ上に重なって 位置するｎチャネル型トランジスタであり、第３のトランジスタは、第２のトランジスタ上に重なっ て位置するｎチャネル型トランジスタであり、第１のトランジスタのゲートと、第２のトランジスタ のソース又はドレインの一方とは、第１のノードにて電気的に接続し、第１のトランジスタのソース 又はドレインの一方と、第２のトランジスタのゲートと、第３のトランジスタのソース又はドレイン の一方とは、第２のノードにて電気的に接続し、第１のトランジスタ、第２のトランジスタ、及び第 ３のトランジスタは、それぞれ、縦型トランジスタである。

Description

半導体装置、及び記憶装置

　本発明の一態様は、半導体装置に関する。また、本発明の一態様は、記憶装置に関する。また、本発明の一態様は、トランジスタに関する。また、本発明の一態様は、電子機器に関する。

　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらを有する電子機器、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。

　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能し得る装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。

　近年、半導体装置の開発が進められ、例えば、大規模集積回路（ＬＳＩ：Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）が半導体装置に用いられている。例えば、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ等が半導体装置に用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。

　ＣＰＵ、メモリ等の半導体回路は、回路基板、例えば、プリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。

　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、及び表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

　酸化物半導体を用いたトランジスタは、非導通状態においてリーク電流が極めて小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。

　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタと、を積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。

　さらに、トランジスタを縦型とすることができれば、集積回路の高密度化を図ることができる。例えば、特許文献４には、酸化物半導体の側面が、ゲート絶縁層を介してゲート電極に覆われている縦型のトランジスタが開示されている。

特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号 特開２０１３−２１１５３７号公報

Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３ 鯉田崇、"高移動度透明導電膜"、国立研究開発法人産業技術総合研究所、ＡＩＳＴ太陽光発電研究成果報告会２０１９、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｕｎｉｔ．ａｉｓｔ．ｇｏ．ｊｐ／ｒｐｄ−ｅｎｖｅｎｅ／ＰＶ／ｊａ／ｒｅｓｕｌｔｓ／２０１９／ｏｒａｌ／Ｔ１３．ｐｄｆ＞

　ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）はリフレッシュ動作が不要であり、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に比べて低消費電力な記憶装置として知られている。また、ＤＲＡＭに比べて高速動作が可能であるため、例えばＣＰＵのキャッシュ等で広く使用されている。一方、ＤＲＡＭが１つのトランジスタと１つの容量素子だけの極めてシンプルな構成であるのに対し、ＳＲＡＭの構成には少なくとも６つのトランジスタを要する。そのためＳＲＡＭでは、記憶装置１つあたりにかかる占有面積がＤＲＡＭよりも大きくなってしまう。

　ＳＲＡＭの占有面積を縮小させる手段の１つとして、ＳＲＡＭを構成するトランジスタの微細化を図ることが挙げられる。しかしながら、半導体層にシリコンを適用したトランジスタ（以下、Ｓｉトランジスタともいう。）を用いる場合、微細化を進めるほど、いわゆる短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう。）と呼ばれる不具合が顕在化してしまう恐れがある。例えば、Ｓｉトランジスタのチャネル長が短くなるほどオフ電流が増加しやすくなるため、当該トランジスタを記憶装置に適用することは好ましくない。

　本発明の一態様は、微細化又は高集積化が可能な半導体装置、記憶装置、又はトランジスタを提供することを課題の１つとする。又は、本発明の一態様は、オン電流が大きいトランジスタを提供することを課題の１つとする。又は、本発明の一態様は、電気特性が良好なトランジスタを提供することを課題の１つとする。又は、本発明の一態様は、消費電力の低い半導体装置、又は記憶装置を提供することを課題の１つとする。又は、本発明の一態様は、動作速度が速い半導体装置、又は記憶装置を提供することを課題の１つとする。又は、本発明の一態様は、新規な半導体装置、記憶装置、又はトランジスタを提供することを課題の１つとする。

　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。

　ＳＲＡＭのように構成トランジスタ数の多い記憶装置では、少なくとも一部のトランジスタに短チャネル効果の影響を受けにくい酸化物半導体材料を用いたトランジスタ（以下、ＯＳトランジスタともいう。）を用いることが好ましい。また、少なくとも一部のトランジスタには、プレーナ型トランジスタよりも微細化可能な縦型トランジスタを適用することが好ましい。また、記憶装置を構成する各トランジスタは、互いに積層して設けることが好ましい。

　以上より、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタは、ｐチャネル型トランジスタであり、第２のトランジスタは、第１のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第３のトランジスタは、第２のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの一方とは、第１のノードにて電気的に接続し、第１のトランジスタのソース又はドレインの一方と、第２のトランジスタのゲートと、第３のトランジスタのソース又はドレインの一方とは、第２のノードにて電気的に接続する半導体装置である。

　また上記において、第２のトランジスタ及び第３のトランジスタは、それぞれ、縦型トランジスタであることが好ましい。

　また上記において、第２のトランジスタ及び第３のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有していることが好ましい。

　また上記において、第１のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有していることが好ましい。

　また、本発明の一態様は、上記半導体装置である第１の半導体装置と、第１の半導体装置と異なる第２の半導体装置と、を有し、第２の半導体装置は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、第４のトランジスタは、ｐチャネル型トランジスタであり、第５のトランジスタは、第４のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第６のトランジスタは、第５のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第４のトランジスタのゲートと、第５のトランジスタのソース又はドレインの一方とは、第３のノードにて電気的に接続し、第４のトランジスタのソース又はドレインの一方と、第５のトランジスタのゲートと、第６のトランジスタのソース又はドレインの一方とは、第４のノードにて電気的に接続し、第１のトランジスタと、第４のトランジスタと、は同一層上に位置し、第２のトランジスタと、第５のトランジスタと、は同一層上に位置し、第３のトランジスタと、第６のトランジスタと、は同一層上に位置し、第２のノードと、第３のノードと、は電気的に接続し、第１のノードと、第４のノードと、は電気的に接続する記憶装置である。

　また上記において、第５のトランジスタ及び第６のトランジスタは、それぞれ、縦型トランジスタであることが好ましい。

　また上記において、第５のトランジスタ及び第６のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有していることが好ましい。

　また上記において、第４のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有していることが好ましい。

　また、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタは、ｐチャネル型トランジスタであり、第２のトランジスタは、第１のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第３のトランジスタは、第２のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの一方とは、第１のノードにて電気的に接続し、第１のトランジスタのソース又はドレインの一方と、第２のトランジスタのゲートと、第３のトランジスタのソース又はドレインの一方とは、第２のノードにて電気的に接続し、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタは、それぞれ、縦型トランジスタである半導体装置である。

　また上記において、第２のトランジスタ及び第３のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有していることが好ましい。

　また上記において、第１のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有していることが好ましい。

　また上記において、第１のトランジスタは、チャネル形成領域を有する半導体層に、スズ及び酸素を有していることが好ましい。

　また、本発明の一態様は、上記半導体装置である第１の半導体装置と、第１の半導体装置と異なる第２の半導体装置と、を有し、第２の半導体装置は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、第４のトランジスタは、ｐチャネル型トランジスタであり、第５のトランジスタは、第４のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第６のトランジスタは、第５のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、第４のトランジスタのゲートと、第５のトランジスタのソース又はドレインの一方とは、第３のノードにて電気的に接続し、第４のトランジスタのソース又はドレインの一方と、第５のトランジスタのゲートと、第６のトランジスタのソース又はドレインの一方とは、第４のノードにて電気的に接続し、第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタは、それぞれ、縦型トランジスタであり、第１のトランジスタと、第４のトランジスタと、は同一層上に位置し、第２のトランジスタと、第５のトランジスタと、は同一層上に位置し、第３のトランジスタと、第６のトランジスタと、は同一層上に位置し、第２のノードと、第３のノードと、は電気的に接続し、第１のノードと、第４のノードと、は電気的に接続する記憶装置である。

　また上記において、第５のトランジスタ及び第６のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有していることが好ましい。

　また上記において、第４のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有していることが好ましい。

　また上記において、第４のトランジスタは、チャネル形成領域を有する半導体層に、スズ及び酸素を有していることが好ましい。

　本発明の一態様により、微細化又は高集積化が可能な半導体装置、記憶装置、又はトランジスタを提供することができる。又は、本発明の一態様により、オン電流が大きいトランジスタを提供することができる。又は、本発明の一態様により、電気特性が良好なトランジスタを提供することができる。又は、本発明の一態様により、消費電力の低い半導体装置、又は記憶装置を提供することができる。又は、本発明の一態様により、動作速度が速い半導体装置、又は記憶装置を提供することができる。又は、本発明の一態様により、新規な半導体装置、記憶装置、又はトランジスタを提供することができる。

　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。

図１Ａ及び図１Ｂは、半導体装置の構成例を示す回路図である。図１Ｃは、メモリセルの構成例を示す回路図である。図１Ｄ及び図１Ｅは、半導体装置の構成例を示すブロック図である。
図２Ａ、図２Ｂ、図２Ｃは、半導体装置の構成例を示す平面図である。
図３は、半導体装置の構成例を示す断面図である。
図４は、半導体装置の構成例を示す断面図である。
図５Ａ、図５Ｂ、図５Ｃは、半導体装置の構成例を示す平面図である。
図６は、半導体装置の構成例を示す断面図である。
図７は、半導体装置の構成例を示す断面図である。
図８Ａ及び図８Ｂは、トランジスタの構成例を示す断面図である。
図９Ａ及び図９Ｂは、トランジスタの構成例を示す断面図である。
図１０Ａ及び図１０Ｂは、トランジスタの構成例を示す断面図である。
図１１Ａ及び図１１Ｂは、トランジスタの構成例を示す断面図である。
図１２Ａは、トランジスタの作製方法例を示す平面図である。図１２Ｂ及び図１２Ｃは、トランジスタの作製方法例を示す断面図である。
図１３Ａは、トランジスタの作製方法例を示す平面図である。図１３Ｂ及び図１３Ｃは、トランジスタの作製方法例を示す断面図である。
図１４Ａは、トランジスタの作製方法例を示す平面図である。図１４Ｂ及び図１４Ｃは、トランジスタの作製方法例を示す断面図である。
図１５Ａは、トランジスタの作製方法例を示す平面図である。図１５Ｂ及び図１５Ｃは、トランジスタの作製方法例を示す断面図である。
図１６Ａは、トランジスタの作製方法例を示す平面図である。図１６Ｂ及び図１６Ｃは、トランジスタの作製方法例を示す断面図である。
図１７Ａは、トランジスタの作製方法例を示す平面図である。図１７Ｂ及び図１７Ｃは、トランジスタの作製方法例を示す断面図である。
図１８Ａは、トランジスタの作製方法例を示す平面図である。図１８Ｂ及び図１８Ｃは、トランジスタの作製方法例を示す断面図である。
図１９Ａは、トランジスタの作製方法例を示す平面図である。図１９Ｂ及び図１９Ｃは、トランジスタの作製方法例を示す断面図である。
図２０Ａ及び図２０Ｂは、ホール（Ｈａｌｌ）移動度のキャリア濃度依存性を説明する図である。図２０Ｃは、酸化インジウム膜を説明する断面図である。
図２１は、半導体装置の構成例を示すブロック図である。
図２２は、メモリセルの構成例を示す回路図である。
図２３Ａ及び図２３Ｂは、半導体装置の構成例を示す斜視図である。
図２４は、ＣＰＵを説明するブロック図である。
図２５Ａ及び図２５Ｂは、半導体装置の斜視図である。
図２６Ａ及び図２６Ｂは、半導体装置の斜視図である。
図２７Ａ及び図２７Ｂは、各種の記憶装置を階層ごとに示す図である。
図２８Ａ及び図２８Ｂは、電子部品の一例を示す図である。
図２９Ａ及び図２９Ｂは、電子機器の一例を示す図である。図２９Ｃ、図２９Ｄ、図２９Ｅは、大型計算機の一例を示す図である。
図３０は、宇宙用機器の一例を示す図である。
図３１は、データセンターに適用可能なストレージシステムの一例を示す図である。

　実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。

　また、図面において示す各構成の、位置、大きさ、範囲等は、理解の簡単のため、実際の位置、大きさ、範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲等に限定されない。例えば、実際の製造工程において、エッチング等の処理により層又はレジストマスク等が意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。

　なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は構成要素の順序（例えば、工程順、又は積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。

　また、トランジスタは半導体素子の一種であり、電流又は電圧を増幅する機能、導通又は非導通を制御するスイッチング動作等を実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。

　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、又はドレイン電極）とソース（ソース端子、ソース領域、又はソース電極）の間にチャネルが形成される領域（チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。

　また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、又は回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。

　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、又は結晶性が低下すること等が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属等がある。具体的には、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素等がある。なお、水も不純物として機能する場合がある。また、例えば、不純物の混入によって、酸化物半導体に酸素欠損（Ｖ_Ｏとも記す。）が形成される場合がある。

　なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。

　膜に含まれる水素、酸素、炭素、窒素等の元素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、又は１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば、０．５ａｔｏｍｉｃ％未満、又は１ａｔｏｍｉｃ％未満）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。

　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合があり、「導電膜」という用語を、「導電層」という用語に変更することが可能な場合がある。また、例えば「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合があり、「絶縁層」という用語を、「絶縁膜」という用語に変更することが可能な場合がある。さらに、例えば「半導体膜」という用語を、「半導体層」という用語に変更することが可能な場合があり、「半導体層」という用語を、「半導体膜」という用語に変更することが可能な場合がある。

　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。

　本明細書における「接続」は、一例としては、「電気的接続」を含む。なお、回路素子の接続関係を物として規定するために「電気的接続」と表現する場合がある。また、「電気的接続」は、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、ＡとＢとが回路素子（例えば、トランジスタ、スイッチなど。なお、配線は回路素子ではない。）を介さずに接続されていることを言う。一方、「ＡとＢとが間接的に接続されている」とは、ＡとＢとが一つ以上の回路素子を介して接続されていることを言う。なお、Ａ、Ｂ及び後述するＣは、素子、回路、配線、電極、端子、半導体層、導電層などの対象物を示している。

　例えば、ＡとＢとを含む回路が動作していると仮定した場合において、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、物として「ＡとＢとが間接的に接続されている」、と規定することができる。なお、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがあっても、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがあれば、「ＡとＢとが間接的に接続されている」と規定することができる。

「ＡとＢとが間接的に接続されている」場合の例としては、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合がある。一方で、「ＡとＢとが間接的に接続されている」とは言えない場合の例としては、ＡからＢまでの経路に絶縁物が介在する場合がある。具体的には、ＡとＢの間に容量素子が接続されている場合、ＡとＢの間にトランジスタのゲート絶縁膜などが介在している場合などがある。よって、「トランジスタのゲート（Ａ）と、トランジスタのソース又はドレイン（Ｂ）とは、間接的に接続されている」とは言えない。

「ＡとＢとが間接的に接続されている」と言えない場合の別の例としては、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、かつ、トランジスタと他のトランジスタの間のノードに、電源、ＧＮＤなどから一定の電位Ｖが供給されている場合がある。

　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１のゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２のゲートと呼称することがある。さらに、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１のゲート、第２のゲート、第３のゲートなどと呼称することがある。

　例えば、本明細書等において、トランジスタの一例としては、ゲートが２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。又は、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。

　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。

　また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、又は不純物領域と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。

　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。

　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、例えば、電子、正孔、アニオン、カチオン、及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液、及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。

　本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう。）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖ_ｇｓがしきい値電圧Ｖ_ｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖ_ｔｈよりも高い）状態をいう。

　本明細書等において、ある構成要素の上面形状とは、平面視における当該構成要素の輪郭形状のことをいう。また平面視とは、当該構成要素の被形成面、又は当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることをいう。

　なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられる形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とがなす角（テーパ角ともいう。）が９０度未満である領域を有することを指す。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微小な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。

　本明細書等において、ＡはＢと接する、と記載されている場合、Ａの少なくとも一部がＢと接する。そのため、例えば、ＡはＢと接する領域を有する、と言い換えることができる。

　本明細書等において、ＡはＢ上に位置する、と記載されている場合、Ａの少なくとも一部がＢ上に位置する。そのため、例えば、ＡはＢ上に位置する領域を有する、と言い換えることができる。

　本明細書等において、ＡはＢを覆う、と記載されている場合、Ａの少なくとも一部がＢを覆う。そのため、例えば、ＡはＢを覆う領域を有する、と言い換えることができる。

　本明細書等において、ＡはＢと重なる、と記載されている場合、Ａの少なくとも一部がＢと重なる。そのため、例えば、ＡはＢと重なる領域を有する、と言い換えることができる。

　また、本明細書等において、「上」、「下」、「左」、「右」等の配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう。）等に分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体という場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと言い換えることができる。なお、窒素を有する金属酸化物も金属酸化物と総称する場合がある。また、窒素を有する金属酸化物を、金属酸化窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）といってもよい。

（実施の形態１）
　本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有する。第１のトランジスタ乃至第３のトランジスタは、この順で積層して設けられる。

　第１のトランジスタは、ｐチャネル型トランジスタである。第２のトランジスタ及び第３のトランジスタは、それぞれ、ｎチャネル型トランジスタである。第１のトランジスタ（ｐチャネル型トランジスタ）のチャネル形成領域には、シリコン又は酸化物半導体を用いることができる。また、第２のトランジスタ及び第３のトランジスタ（ｎチャネル型トランジスタ）のそれぞれのチャネル形成領域には、酸化物半導体を用いることができる。

　第１のトランジスタ乃至第３のトランジスタのうち、少なくとも、第２のトランジスタ及び第３のトランジスタは、縦型トランジスタ構造（ソースとドレインが基板面に対してそれぞれ異なる高さに位置し、ドレイン電流が高さ方向（縦方向）に流れるトランジスタ構造）を有する。

　第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの一方と、は第１のノードにて接続されている。また、第２のトランジスタのゲートと、第１のトランジスタのソース又はドレインの一方と、第３のトランジスタのソース又はドレインの一方と、は第２のノードにて接続されている。

　本発明の一態様の半導体装置を２つ組み合わせることで、記憶装置を構成することができる。例えば、一方の半導体装置の第１のノードと、他方の半導体装置の第２のノードと、を接続し、かつ、一方の半導体装置の第２のノードと、他方の半導体装置の第１のノードと、を接続することで、ＳＲＡＭと同様の回路構成を実現することができる。

　ＳＲＡＭが上述の構成を有することで、同一平面上に設けられた６つのトランジスタでＳＲＡＭを構成する場合よりも、占有面積を大幅に縮小することができる。また、ＳＲＡＭを構成するトランジスタの少なくとも一部が縦型トランジスタであるため、全てのトランジスタにプレーナ型トランジスタを用いる場合よりも、占有面積を縮小させることができる。また、各トランジスタのチャネル形成領域に酸化物半導体を用いることができるため、トランジスタの微細化を図っても、シリコンを用いる場合のような短チャネル効果が顕在化しにくい。したがって、微細で集積度の高い記憶装置を実現することができる。また、消費電力の低い記憶装置を実現することができる。また、動作速度の速い記憶装置を実現することができる。

　以下では、本発明の一態様の半導体装置について、図面を用いて説明する。

　図１Ａは、本発明の一態様の半導体装置３０Ａの構成を説明する回路図である。半導体装置３０Ａは、トランジスタＭ１Ａと、トランジスタＭ２Ａと、トランジスタＭ３Ａと、を有する。トランジスタＭ１Ａはｐチャネル型トランジスタであり、トランジスタＭ２Ａ及びトランジスタＭ３Ａは、それぞれ、ｎチャネル型トランジスタである。

　トランジスタＭ１Ａのゲートと、トランジスタＭ２Ａのソース又はドレインの一方と、は接続している（図１Ａでは、接続箇所（結節点ともいう。）をノードＮＮＡとして示している。）。トランジスタＭ１Ａのソース又はドレインの一方と、トランジスタＭ２Ａのゲートと、トランジスタＭ３Ａのソース又はドレインの一方と、は接続している（図１Ａでは、接続箇所をノードＮＰＡとして示している。）。

　図１Ｂは、図１Ａに示す半導体装置３０Ａと同じ構成を有する半導体装置３０Ｂの回路図である。半導体装置３０Ｂの説明は、前述の半導体装置３０Ａの記載内容におけるトランジスタＭ１Ａ、トランジスタＭ２Ａ、トランジスタＭ３Ａ、ノードＮＮＡ、及びノードＮＰＡを、それぞれ、トランジスタＭ１Ｂ、トランジスタＭ２Ｂ、トランジスタＭ３Ｂ、ノードＮＮＢ、及びノードＮＰＢに置き換えることで、適用することができる。

　半導体装置３０Ａ及び半導体装置３０Ｂは、それぞれ、記憶装置の一部を構成することができる。例えば、半導体装置３０ＡにおけるノードＮＰＡと半導体装置３０ＢにおけるノードＮＮＢを接続し、半導体装置３０ＢにおけるノードＮＰＢと半導体装置３０ＡにおけるノードＮＮＡを接続することで、図１Ｃに示すメモリセル３０を構成することができる。メモリセル３０は、ＳＲＡＭと同様の回路構成を有する。

　図１Ｃに示すメモリセル３０において、トランジスタＭ３Ａの第１端子（ソース又はドレインの一方）は、配線ＢＬと接続され、トランジスタＭ３Ａの第２端子（ソース又はドレインの他方）は、トランジスタＭ１Ａの第１端子（ソース又はドレインの一方）と、トランジスタＭ２Ｂの第１端子（ソース又はドレインの一方）と、トランジスタＭ１Ｂのゲートと、トランジスタＭ２Ａのゲートと、に接続されている。トランジスタＭ３Ａのゲートは、配線ＷＬと接続されている。トランジスタＭ３Ｂの第１端子（ソース又はドレインの一方）は、配線ＢＬＢと接続され、トランジスタＭ３Ｂの第２端子（ソース又はドレインの他方）は、トランジスタＭ１Ｂの第１端子（ソース又はドレインの一方）と、トランジスタＭ２Ａの第１端子（ソース又はドレインの一方）と、トランジスタＭ１Ａのゲートと、トランジスタＭ２Ｂのゲートと、に接続されている。トランジスタＭ３Ｂのゲートは、配線ＷＬと接続されている。

　トランジスタＭ１Ａの第２端子（ソース又はドレインの他方）は、配線ＶＤＤと接続されている。トランジスタＭ１Ｂの第２端子（ソース又はドレインの他方）は、配線ＶＤＤと接続されている。トランジスタＭ２Ｂの第２端子（ソース又はドレインの他方）は、配線ＶＳＳと接続されている。トランジスタＭ２Ａの第２端子（ソース又はドレインの他方）は、配線ＶＳＳと接続されている。

　配線ＢＬ及び配線ＢＬＢは、それぞれビット線として機能する配線であり、配線ＷＬは、ワード線として機能する配線である。

　配線ＶＤＤは、高レベル電位を与える配線であり、配線ＶＳＳは、低レベル電位を与える配線である。

　本発明の一態様の半導体装置（半導体装置３０Ａ及び半導体装置３０Ｂ）と、配線ＢＬと、配線ＢＬＢと、配線ＷＬと、配線ＶＤＤと、配線ＶＳＳと、を上記のような接続関係とすることで、メモリセル３０をＳＲＡＭとして機能させることができる。

　なお、本明細書等において、少なくとも一部にＯＳトランジスタを用いたＳＲＡＭを、ＯＳ−ＳＲＡＭと呼ぶ場合がある。

　以下では、メモリセル３０をＳＲＡＭとして機能させる場合の動作例について説明する。

　データの書き込みは、配線ＷＬに高レベル電位を印加することによって行われる。このとき、配線ＢＬに、記録する情報に対応する電位を印加することで、トランジスタＭ１Ｂのゲート、及びトランジスタＭ２Ａのゲートに当該電位を書き込む。

　なお、配線ＢＬＢに、記録する情報に対応する電位を印加する場合には、トランジスタＭ１Ａのゲート、及びトランジスタＭ２Ｂのゲートに当該電位が書き込まれる。以下では、トランジスタＭ１Ｂのゲート、及びトランジスタＭ２Ａのゲートに電位を書き込んだ場合のデータ保持、データ読み出しの方法について説明する。

　メモリセル３０は、トランジスタＭ１Ａ、トランジスタＭ１Ｂ、トランジスタＭ２Ａ、及びトランジスタＭ２Ｂによってインバータループを構成している。そのため、トランジスタＭ３Ｂの第２端子側には、当該電位に対応するデータ信号の反転信号が入力される。このとき、トランジスタＭ３Ｂが導通状態であるため、配線ＢＬＢには、配線ＢＬに印加されている電位、すなわち配線ＢＬに入力されている信号の反転信号が出力される。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ３Ａ及びトランジスタＭ３Ｂを非導通状態にすることによって、トランジスタＭ１Ｂのゲート、及びトランジスタＭ２Ａのゲートに書き込まれた電位を保持することができる。

　データの読み出しは、あらかじめ配線ＢＬを所定の電位にプリチャージした後に、配線ＷＬに高レベル電位を印加することによって行われる。このとき、トランジスタＭ３Ａが導通状態であるため、配線ＢＬには、トランジスタＭ１Ｂのゲート、及びトランジスタＭ２Ａのゲートに書き込まれた電位が出力される。その結果、配線ＢＬの電位が、プリチャージされた電位から、トランジスタＭ１Ｂのゲート、及びトランジスタＭ２Ａのゲートに書き込まれた電位に変動する。これにより、メモリセル３０に保持された電位を読み出すことができる。

　メモリセル３０において、ｐチャネル型トランジスタであるトランジスタＭ１Ａ及びトランジスタＭ１Ｂのそれぞれには、例えば、Ｓｉトランジスタを用いることができる。また、トランジスタＭ１Ａ及びトランジスタＭ１Ｂのそれぞれとインバータを形成するｎチャネル型トランジスタであるトランジスタＭ２Ｂ及びトランジスタＭ２Ａのそれぞれには、例えば、ＯＳトランジスタを用いることができる。また、データの書き込み用及び読み出し用のトランジスタとして機能するトランジスタＭ３Ａ及びトランジスタＭ３Ｂのそれぞれには、ＯＳトランジスタを用いることができる。

　特に、実施の形態２で述べるように、ＯＳトランジスタの半導体層に結晶性の酸化インジウム膜を用いることで、Ｓｉトランジスタに近い高電界効果移動度を有するトランジスタを実現することができる。したがって、動作速度の速いメモリセル３０を実現することができる。一方、本実施の形態で述べるように、ＯＳトランジスタの半導体層にインジウムガリウム亜鉛酸化物等のガリウムを含む酸化インジウム膜を用いることで、Ｓｉトランジスタよりも極めてオフ電流の小さいトランジスタを実現することができる。したがって、保持特性に優れるメモリセル３０を実現することができる。

　以上のように、本発明の一態様の半導体装置を２つ組み合わせることで、ＳＲＡＭとして機能させることができる。また上述のように、当該半導体装置を構成する３つのトランジスタを積層して設けることができる。例えば、半導体装置３０Ａの場合、トランジスタＭ１Ａ、トランジスタＭ２Ａ、及びトランジスタＭ３Ａをこの順で積層して設けることができる。また、半導体装置３０Ｂの場合、トランジスタＭ１Ｂ、トランジスタＭ２Ｂ、及びトランジスタＭ３Ｂをこの順で積層して設けることができる。したがって、図１Ｄに示すように、前述の６つのトランジスタを同一平面上に配置してメモリセル３０を形成する場合よりも、図１Ｅに示すように、３つのトランジスタを積層した半導体装置を２つ隣接させてメモリセル３０を形成する方が、基板面内におけるメモリセル３０の占有面積を大幅に縮小させることができる。特にＳＲＡＭは、ＤＲＡＭ等に比べて素子数が多いメモリセルであるため、図１Ｅに示す構成を適用する効果は大きい。

　また、図３等に示すように、メモリセル３０を構成するトランジスタのうちの少なくとも一部には、縦型トランジスタを適用することができる。したがって、プレーナ型トランジスタを適用する場合よりも、基板面内におけるメモリセル３０の占有面積をさらに縮小させることができ、極めて集積度の高い記憶装置を実現することができる。

　また、前述のように、メモリセル３０を構成するトランジスタのうちの少なくとも一部には、ＯＳトランジスタを適用することができる。したがって、縦型トランジスタのように極めてチャネル長の短いトランジスタを適用する場合であっても、Ｓｉトランジスタのような短チャネル効果に起因する悪影響（例えば、しきい値電圧のノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）側へのシフト、オフ電流の増加等）を受けにくく、良好な電気特性を維持することができる。

＜半導体装置の構成例１＞
　以下では、図２Ａ乃至図４を用いて、本発明の一態様の半導体装置、及び当該半導体装置を用いて形成したメモリセルの構成例について説明する。

　図２Ａ乃至図２Ｃは、本発明の一態様の半導体装置（半導体装置３０Ａ及び半導体装置３０Ｂ）を用いて形成したメモリセル３０の平面図（上面図ともいう。）である。このうち、図２Ａは、メモリセル３０の１層目（図１ＥにおけるトランジスタＭ１Ａ及びトランジスタＭ１Ｂが設けられる層）の平面図である。図２Ｂは、メモリセル３０の２層目（図１ＥにおけるトランジスタＭ２Ａ及びトランジスタＭ２Ｂが設けられる層）の平面図である。図２Ｃは、メモリセル３０の３層目（図１ＥにおけるトランジスタＭ３Ａ及びトランジスタＭ３Ｂが設けられる層）の平面図である。図２Ａ乃至図２Ｃでは、図の明瞭化のために、絶縁層等の一部の要素を省略している。以降に示す平面図においても、一部の要素を省略する場合がある。

　図３は、図２Ａ乃至図２Ｃに示す一点鎖線Ａ１−Ａ２の断面図であり、図４は、図２Ａ乃至図２Ｃに示す一点鎖線Ａ３−Ａ４の断面図である。

　本発明の一態様のメモリセルは、図２Ａに示すように、１層目にトランジスタ３００Ａ及びトランジスタ３００Ｂが設けられる。また、図２Ｂに示すように、２層目にトランジスタ２００Ａ及びトランジスタ２００Ｂが設けられる。また、図２Ｃに示すように、３層目にトランジスタ１００Ａ及びトランジスタ１００Ｂが設けられる。ここで、図２Ａ乃至図２Ｃに示すトランジスタ３００Ａ、トランジスタ３００Ｂ、トランジスタ２００Ａ、トランジスタ２００Ｂ、トランジスタ１００Ａ、及びトランジスタ１００Ｂは、それぞれ、図１Ａ乃至図１Ｅに示すトランジスタＭ１Ａ、トランジスタＭ１Ｂ、トランジスタＭ２Ａ、トランジスタＭ２Ｂ、トランジスタＭ３Ａ、及びトランジスタＭ３Ｂに対応する。

　なお、図３及び図４では、メモリセルを構成する６つのトランジスタのうちの３つ（トランジスタ３００Ａ、トランジスタ２００Ａ、及びトランジスタ１００Ａ）を含む箇所の断面図を示している。他の３つのトランジスタ（トランジスタ３００Ｂ、トランジスタ２００Ｂ、及びトランジスタ１００Ｂ）を含む箇所における断面図については、トランジスタ３００Ａ、トランジスタ２００Ａ、及びトランジスタ１００Ａを、それぞれ、トランジスタ３００Ｂ、トランジスタ２００Ｂ、及びトランジスタ１００Ｂに置き換えることにより、図３及び図４と同じ構成を適用することができる。

　本発明の一態様のメモリセルは、３つのトランジスタで構成される半導体装置を有し、図３及び図４の各断面図に示すように、当該半導体装置は、トランジスタ３００Ａ、トランジスタ２００Ａ、及びトランジスタ１００Ａをこの順で積層して有する。

　トランジスタ３００Ａは、基板３１１上に設けられ、図４に示すように、ゲート電極として機能する導電層３１６、ゲート絶縁層として機能する絶縁層３１５、基板３１１の一部を含む半導体領域３１３、並びに、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂを有する。前述のように、トランジスタ３００Ａは、ｐチャネル型のトランジスタである。基板３１１としては、例えば、単結晶シリコン基板を用いることができる。

　ここで、トランジスタ３００Ａは、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。基板３１１の半導体領域３１３と重ならない領域上には、絶縁層３１２が設けられる。また、図３に示すように、半導体領域３１３の側面及び上面、並びに、絶縁層３１２の上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられる。なお、導電層３１６には、トランジスタ３００Ａのしきい値電圧を調整する（例えば、ノーマリーオフ特性（ゲートに電圧を印加しない、又はゲートに接地電位を与えたときに、トランジスタのソース−ドレイン間に電流が流れない特性）側にシフトさせる）ことができる仕事関数を有する材料を用いることもできる。このようなトランジスタ３００Ａは、半導体基板の凸部を用いた形状から、ＦＩＮ型トランジスタともいう。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有することもできる。また、ここでは、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を加工して、凸形状を有する半導体膜を形成することもできる。

　なお、本明細書等において、ＦＩＮ型トランジスタとは、ゲート電極が、少なくともチャネル形成領域の２面以上（具体的には、２面、３面、又は４面等）を包むように配置される構造のトランジスタのことをいう。

　トランジスタ３００Ａにおいて、図３はチャネル幅方向の断面図、図４はチャネル長方向の断面図に相当する。図３に示すように、トランジスタ３００Ａは、ＦＩＮ型のトランジスタであるためチャネル幅方向における断面視において、ゲート電極として機能する導電層３１６が、チャネルが形成される半導体領域３１３を取り囲むように設けられている。そのため、ゲート電極からの電界によって、チャネル形成領域を電気的に取り囲むことができ、チャネル形成領域のキャリアに対するゲート電界の効きを強めることができる。したがって、トランジスタ３００Ａのオン電流を大きくすることができる。また、トランジスタ３００ＡをＦＩＮ型トランジスタとすることにより、短チャネル効果に対する耐性を高めることができる。別言すると、トランジスタ３００Ａのチャネル長を短くしても、短チャネル効果が発生し難いトランジスタとすることができる。

　なお、図３及び図４に示すトランジスタ３００Ａは一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いることが好ましい。

　各構造体の間には、層間絶縁層、配線、プラグ等が設けられた配線層を設けることもできる。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と接続するプラグと、を一体物とすることもできる。すなわち、導電体の一部が、配線及びプラグとして機能する場合もある。

　例えば、トランジスタ３００Ａ上には、層間絶縁層として、絶縁層３２０、絶縁層３２２、絶縁層３２４、及び絶縁層３２６が順に積層して設けられる。このうち、絶縁層３２０の上面の高さは、導電層３１６の上面の高さと概略一致している。また、絶縁層３２０の上面及び導電層３１６の上面はそれぞれ平坦化されており、当該平坦な絶縁層３２０の上面及び導電層３１６の上面に接して、絶縁層３２２が設けられる。また、絶縁層３２０及び絶縁層３２２には、導電層３２８が埋め込まれている。導電層３２８は、導電層３１６の上面と接する領域を有する。また、絶縁層３２４及び絶縁層３２６には、導電層３３０が埋め込まれている。導電層３３０は、導電層３２８の上面及び絶縁層３２２の上面と接する領域を有する。導電層３３０の上面は平坦化され、絶縁層３２６の上面と高さが概略一致している。導電層３２８及び導電層３３０は、プラグ又は配線として機能する。

　なお、上記層間絶縁層のうち絶縁層３２４は、トランジスタ３００Ａから水、水素等の不純物がトランジスタ２００Ａ側に拡散することを抑制する機能を有する。例えば、Ｓｉトランジスタであるトランジスタ３００Ａが有する半導体領域３１３は、水素を含むことでゲート絶縁層（絶縁層３１５）との界面におけるシリコンのダングリングボンドを終端させることができ、トランジスタ３００Ａの電気特性及び信頼性を向上させることができる。そのため、トランジスタ３００Ａはできるだけ多くの水素を含むことが好ましい。一方、トランジスタ３００Ａの上層に位置するトランジスタ２００ＡはＯＳトランジスタであるため、トランジスタ２００Ａが有する半導体層（酸化物半導体）に水素が拡散すると、当該半導体層に酸素欠損が形成される恐れがある。そのため、トランジスタ２００Ａは、できるだけ水素を含まないことが好ましい。したがって、トランジスタ３００Ａ（Ｓｉトランジスタ）とトランジスタ２００Ａ（ＯＳトランジスタ）の間には、絶縁層３２４のように水、水素等の不純物の拡散を抑制する絶縁層を設けることが好ましい。

　ここで、図３及び図４において、導電層３１６と接続する導電層３２８及び導電層３３０は、図１Ｃに示すトランジスタＭ１Ａのゲートと、トランジスタＭ１Ｂの第１端子、トランジスタＭ２Ａの第１端子、トランジスタＭ２Ｂのゲート、及びトランジスタＭ３Ｂの第２端子のそれぞれと、を接続するプラグの一部として機能する。

　また、図４において、低抵抗領域３１４ａと接続する導電層３２８及び導電層３３０は、図１Ｃに示すトランジスタＭ１Ａの第２端子と、配線ＶＤＤと、を接続するプラグの一部として機能する。また、低抵抗領域３１４ｂと接続する導電層３２８及び導電層３３０は、図１Ｃに示すトランジスタＭ１Ａの第１端子と、トランジスタＭ１Ｂのゲート、トランジスタＭ２Ｂの第１端子、トランジスタＭ２Ａのゲート、及びトランジスタＭ３Ａの第２端子のそれぞれと、を接続するプラグの一部として機能する。

　なお、層間絶縁層として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能させることもできる。例えば、絶縁層３２２の上面は、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により、平坦化させることもできる。

　絶縁層３２６及び導電層３３０上に、配線層を設けることもできる。例えば、図３及び図４においては、絶縁層３２６及び導電層３３０上に、絶縁層３５０、絶縁層３５２、及び絶縁層３５４が順に積層して設けられる。絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層３５６が埋め込まれている。導電層３５６は、導電層３３０の上面と接する領域を有する。導電層３５６は、プラグ又は配線として機能する。

　なお、上記配線層のうち絶縁層３５０は、前述の絶縁層３２４同様、トランジスタ３００Ａから水、水素等の不純物がトランジスタ２００Ａ側に拡散することを抑制する機能を有する。

　ここで、図３及び図４において、導電層３２８及び導電層３３０を介して、導電層３１６と接続する導電層３５６は、図１Ｃに示すトランジスタＭ１Ａのゲートと、トランジスタＭ２Ａの第１端子と、を接続するプラグの一部として機能する。

　また、図４において、導電層３２８及び導電層３３０を介して、低抵抗領域３１４ｂと接続する導電層３５６は、図１Ｃに示すトランジスタＭ１Ａの第１端子と、トランジスタＭ２Ｂの第１端子と、を接続するプラグの一部として機能する。

　トランジスタ２００Ａは、トランジスタ３００Ａと重畳して、トランジスタ３００Ａ上に設けられる。トランジスタ２００Ａは、ソース電極又はドレイン電極の一方として機能する導電層１１１ｂ、ソース電極又はドレイン電極の他方として機能する導電層１１２ｂ、チャネル形成領域を有する半導体層として機能する半導体層１１３ｂ、ゲート絶縁層として機能する絶縁層１０５ｂ、及びゲート電極として機能する導電層１１５ｂを有する。

　絶縁層３５４及び導電層３５６上には、導電層１１１ｂが設けられる。導電層１１１ｂは、絶縁層３５４の上面及び導電層３５６の上面と接する領域を有する。

　導電層１１１ｂ及び絶縁層３５４上には、絶縁層１０３ｂが設けられる。絶縁層１０３ｂの上面は平坦化されている。なお、絶縁層１０３ｂ上の構造物の形成に支障がないようであれば、必ずしも絶縁層１０３ｂの上面を平坦化する必要はない。これにより、半導体装置、及びメモリセルの作製工程数を削減することができる。

　絶縁層１０３ｂ上には、導電層１１２ｂが設けられる。導電層１１２ｂは、導電層１１１ｂと重なる領域を有するように、絶縁層１０３ｂの上面に接して設けられる。

　導電層１１２ｂ及び絶縁層１０３ｂには、導電層１１１ｂに達する開口（第１の開口）が設けられる。第１の開口は、トランジスタ３００Ａと重なる領域に設けることが好ましい。これにより、トランジスタ２００Ａをトランジスタ３００Ａと重畳して設けることができるため、半導体装置の占有面積を低減させることができる。

　図２Ｂでは、第１の開口（半導体層１１３ｂと導電層１１５ｂが重なる領域に示す破線に相当）の形状が、平面視において円形である例を示している。第１の開口の上面形状を円形とすることにより、第１の開口を形成する際の加工精度を高めることができ、微細なサイズの第１の開口を形成することができる。なお、第１の開口の上面形状は、例えば、楕円形、四角形等の多角形としてもよい。

　第１の開口内における導電層１１１ｂの上面、第１の開口内における絶縁層１０３ｂの側面、第１の開口内における導電層１１２ｂの側面、及び導電層１１２ｂの上面に接して、半導体層１１３ｂが設けられる。

　半導体層１１３ｂの上面及び側面、導電層１１２ｂの上面及び側面、並びに、絶縁層１０３ｂの上面に接して、絶縁層１０５ｂが設けられる。

　絶縁層１０５ｂ上には、第１の開口を埋め込むように、導電層１１５ｂが設けられる。導電層１１５ｂは、第１の開口の内側に位置する領域と、第１の開口の外側に位置する領域と、を有する。

　導電層１１５ｂの上面の一部及び側面、並びに、絶縁層１０５ｂの上面に接して、絶縁層１０７ｂが設けられる。絶縁層１０７ｂは、トランジスタ２００Ａよりも上層から、水、水素等の不純物がトランジスタ２００Ａに拡散することを抑制する機能を有する。

　絶縁層１０７ｂ上には、絶縁層１３１が設けられる。絶縁層１３１は、前述の層間絶縁層として機能する。

　導電層１１５ｂの上面は平坦化されており、導電層１１５ｂの上面と、絶縁層１３１の上面と、は高さが概略一致している。

　図４に示すように、絶縁層１０３ｂ及び絶縁層１０５ｂには、前述の第１の開口とは異なる開口が設けられる。当該開口は、トランジスタ２００Ａが有する導電層１１１ｂとは別の領域に設けられたもう１つの導電層１１１ｂ（導電層１１１ｂ＿２、図示していないが、トランジスタ２００Ｂのソース電極又はドレイン電極の一方に相当）に達するように設けられる。当該開口を埋め込むように、導電層２５８が設けられる。また、導電層１１５ｂは、導電層１１１ｂ＿２と重なる領域を有するようにＹ方向（Ａ４側）に延在して設けられ、導電層２５８の上面は、導電層１１５と接する。導電層２５８は、図１Ｃに示すトランジスタＭ２Ａのゲートと、トランジスタＭ２Ｂの第１端子と、を接続するプラグとして機能する。

　トランジスタ２００Ａは、層間絶縁層に形成された開口の内部に、半導体層、ゲート絶縁層、及びゲート電極が設けられる縦型トランジスタである。別言すると、平面視において、半導体層が、ゲート絶縁層を介してゲート電極を取り囲むように設けられるトランジスタである。これにより、トランジスタ２００Ａのチャネル長方向を、断面視において、第１の開口内における絶縁層１０３ｂの側面に沿った方向とすることができる。よって、チャネル長方向の作製精度がトランジスタ２００Ａの作製に用いる露光装置の性能に影響されないため、チャネル長を露光装置の限界解像度よりも小さくすることができる。したがって、極めて微細なトランジスタ２００Ａを作製することができる。

　また、前述のように、トランジスタ２００ＡはＯＳトランジスタである。すなわち、半導体層１１３ｂに酸化物半導体材料を用いることができる。ＯＳトランジスタは、縦型トランジスタのように極めてチャネル長の短いトランジスタ構造であっても、Ｓｉトランジスタのような短チャネル効果に起因する悪影響（例えば、しきい値電圧のノーマリーオン特性側へのシフト、オフ電流の増加等）が顕在化しにくい。したがって、微細かつ良好な電気特性を有するトランジスタ２００Ａを実現することができる。

　トランジスタ１００Ａは、トランジスタ２００Ａと重畳して、トランジスタ２００Ａ上に設けられる。トランジスタ１００Ａは、ソース電極又はドレイン電極の一方として機能する導電層１１１ａ、ソース電極又はドレイン電極の他方として機能する導電層１１２ａ、チャネル形成領域を有する半導体層として機能する半導体層１１３ａ、ゲート絶縁層として機能する絶縁層１０５ａ、及びゲート電極として機能する導電層１１５ａを有する。

　導電層１１５ｂ上には、導電層１１１ａが設けられる。導電層１１１ａは、導電層１１５ｂの上面と接する領域を有する。

　導電層１１１ａ及び絶縁層１３１上には、絶縁層１０３ａが設けられる。絶縁層１０３ａの上面は平坦化されている。なお、絶縁層１０３ａ上の構造物の形成に支障がないようであれば、必ずしも絶縁層１０３ａの上面を平坦化する必要はない。これにより、半導体装置、及びメモリセルの作製工程数を削減することができる。

　絶縁層１０３ａ上には、導電層１１２ａが設けられる。導電層１１２ａは、導電層１１１ａと重なる領域を有するように、絶縁層１０３ａの上面に接して設けられる。

　図２Ｃ及び図４に示すように、導電層１１２ａは、Ｙ方向（Ａ３側及びＡ４側）に延在して設けられる。導電層１１２ａは、図１Ｃに示す配線Ｍ３Ａの第１端子と接続する配線ＢＬとしても機能する。なお、図２Ｃに示すトランジスタ１００Ｂが有する導電層１１２ａについては、図１Ｃに示す配線Ｍ３Ｂの第１端子と接続する配線ＢＬＢとしても機能する。

　導電層１１２ａ及び絶縁層１０３ａには、導電層１１１ａに達する開口（第２の開口）が設けられる。第２の開口は、トランジスタ２００Ａと重なる領域に設けることが好ましい。これにより、トランジスタ１００Ａをトランジスタ２００Ａ（及びトランジスタ３００Ａ）と重畳して設けることができるため、半導体装置の占有面積を低減させることができる。

　図２Ｃでは、第２の開口（半導体層１１３ａと導電層１１５ａが重なる領域に示す破線に相当）の形状が、平面視において円形である例を示している。第２の開口の上面形状を円形とすることにより、第２の開口を形成する際の加工精度を高めることができ、微細なサイズの第２の開口を形成することができる。なお、第２の開口の上面形状は、例えば、楕円形、四角形等の多角形としてもよい。

　第２の開口内における導電層１１１ａの上面、第２の開口内における絶縁層１０３ａの側面、第２の開口内における導電層１１２ａの側面、及び導電層１１２ａの上面に接して、半導体層１１３ａが設けられる。

　半導体層１１３ａの上面及び側面、導電層１１２ａの上面及び側面、並びに、絶縁層１０３ａの上面に接して、絶縁層１０５ａが設けられる。

　絶縁層１０５ａ上には、第２の開口を埋め込むように、導電層１１５ａが設けられる。導電層１１５ａは、第２の開口内に位置する領域と、第２の開口上に位置する領域と、を有する。図２Ｃに示すように、導電層１１５ａは、トランジスタ１００Ａ及びトランジスタ１００Ｂの双方のゲート電極として共用され、Ｘ方向（Ａ１側及びＡ２側）に延在して設けられる。導電層１１５ａは、図１Ｃに示すトランジスタＭ３Ａのゲート及びトランジスタＭ３Ｂのゲートのそれぞれと接続する配線ＷＬとしても機能する。

　導電層１１５ａの上面の一部及び側面、並びに、絶縁層１０５ａの上面に接して、絶縁層１０７ａが設けられる。絶縁層１０７ａは、トランジスタ１００Ａよりも上層から、水、水素等の不純物がトランジスタ１００Ａに拡散することを抑制する機能を有する。

　絶縁層１０７ａ上には、絶縁層１３９が設けられる。絶縁層１３９は、前述の層間絶縁層として機能する。

　トランジスタ１００Ａも、前述のトランジスタ２００Ａ同様、縦型トランジスタである。したがって、極めて微細なトランジスタ１００Ａを作製することができる。

　また、トランジスタ１００Ａは、前述のトランジスタ２００Ａ同様、ＯＳトランジスタである。すなわち、半導体層１１３ａに酸化物半導体材料を用いることができる。したがって、微細かつ良好な電気特性を有するトランジスタ１００Ａを実現することができる。

　なお、図３に示すように、絶縁層１３１上において、トランジスタ１００Ａが有する導電層１１１ａと隣接する領域には、導電層２１１が設けられる。導電層２１１は、トランジスタ２００Ａが有する導電層１１２ｂと重なる領域を有するように設けられる。また、導電層２１１と導電層１１２ｂに挟まれた領域における絶縁層１０５ｂ、絶縁層１０７ｂ、及び絶縁層１３１には、導電層２５７が埋め込まれている。図２Ｂに示すように、導電層２１１は、Ｙ方向（Ａ３側及びＡ４側）に延在して設けられる。導電層２１１は、図１Ｃに示すトランジスタＭ２Ａの第２端子及びトランジスタＭ２Ｂの第２端子のそれぞれと接続する配線ＶＳＳとして機能する。また、導電層２５７は、図１Ｃに示すトランジスタＭ２Ａの第２端子と、配線ＶＳＳと、を接続するプラグとして機能する。

　また、図３に示すように、絶縁層１３１上において、トランジスタ１００Ａが有する導電層１１１ａとは導電層２１１を挟んで反対側の領域に、もう１つの導電層１１１ａ（導電層１１１ａ＿２、図示していないが、トランジスタ１００Ｂのソース電極又はドレイン電極の一方に相当）が設けられる。導電層１１１ａ＿２は、導電層１１１ｂと重なる領域を有するように設けられる。導電層１１１ａ＿２と導電層１１１ｂに挟まれた領域における絶縁層１０３ｂ、絶縁層１０５ｂ、絶縁層１０７ｂ、及び絶縁層１３１には、導電層２５６が埋め込まれている。導電層２５６は、図１Ｃに示すトランジスタＭ２Ａの第１端子と、トランジスタＭ３Ｂの第２端子と、を接続するプラグとして機能する。

　なお、図３及び図４では、トランジスタ２００Ａ上にトランジスタ１００Ａを積層させる構成を示しているが、この限りではない。トランジスタ２００Ａ及びトランジスタ１００Ａは、いずれも縦型トランジスタかつＯＳトランジスタである。したがって、例えば、トランジスタ１００Ａを、トランジスタ２００Ａと隣接させて設けることもできる。この場合、トランジスタ２００Ａとトランジスタ１００Ａを、それぞれ同じ工程で同時に作製することができる。これにより、半導体装置は、１層目にトランジスタ３００Ａが設けられ、２層目にトランジスタ２００Ａ及びトランジスタ１００Ａが設けられる（２層積層構造）ことになる。そのため、図３及び図４に示す構成（３層積層構造）よりも、半導体装置の作製に係る工程数を大幅に削減することができる。例えば、トランジスタ３００Ａの占有面積に対して、トランジスタ２００Ａ及びトランジスタ１００Ａのそれぞれの占有面積が十分小さい場合（例えば、半分以下の場合）には、上述の２層積層構造にしたとしても、３層積層構造の場合と比べて半導体装置全体の占有面積が増加することはないため好ましい。

＜半導体装置の構成例２＞
　以下では、図５Ａ乃至図７を用いて、＜半導体装置の構成例１＞で図２Ａ乃至図４を用いて説明したものとは異なる本発明の一態様の半導体装置、及び当該半導体装置を用いて形成したメモリセルの構成例について説明する。

　図５Ａ乃至図５Ｃは、図２Ａ乃至図２Ｃに示すものとは異なるメモリセル３０の平面図である。このうち、図５Ａは、メモリセル３０の１層目の平面図であり、図５Ｂは、メモリセル３０の２層目の平面図であり、図５Ｃは、メモリセル３０の３層目の平面図である。図５Ａ乃至図５Ｃでは、図の明瞭化のために、絶縁層等の一部の要素を省略している。

　図６は、図５Ａ乃至図５Ｃに示す一点鎖線Ａ１−Ａ２の断面図であり、図７は、図５Ａ乃至図５Ｃに示す一点鎖線Ａ３−Ａ４の断面図である。

　なお、図５Ａ乃至図７に示すメモリセルにおける２層目（トランジスタ２００Ａ及びトランジスタ２００Ｂが形成された層）と３層目（トランジスタ１００Ａ及びトランジスタ１００Ｂが形成された層）の構成は、それぞれ、図２Ａ乃至図４に示すメモリセルにおける２層目と３層目の構成と同じである。したがって、以下では、図５Ａ乃至図７に示すメモリセルのうち、主に１層目の構成について説明する。それ以外（２層目及び３層目）の構成については、図２Ａ乃至図４に示すメモリセルで説明した内容を参照することができる。

　図５Ａ乃至図７に示すメモリセルと、図２Ａ乃至図４に示すメモリセルとでは、それぞれ、１層目（トランジスタ３００Ａ及びトランジスタ３００Ｂが形成された層）の構成が異なる。具体的には、図２Ａ乃至図４に示すメモリセルでは、トランジスタ３００ＡがＦＩＮ型トランジスタであるのに対し、図５Ａ乃至図７に示すメモリセルでは、トランジスタ３００Ａが、トランジスタ２００Ａ及びトランジスタ１００Ａのそれぞれと同様に、縦型トランジスタである点で異なる。トランジスタ３００Ａが縦型トランジスタ構造であることで、ＦＩＮ型トランジスタ構造である場合よりも、トランジスタを微細化することができる。したがって、トランジスタ３００Ａ上に積層するトランジスタ２００Ａ及びトランジスタ１００Ａを含めた半導体装置３０Ａ全体の占有面積を縮小させることができるとともに、半導体装置３０Ｂを含めたメモリセル３０全体の占有面積を縮小させることができる。

　トランジスタ３００Ａは、基板１０１上に設けられる。トランジスタ３００Ａは、ソース電極又はドレイン電極の一方として機能する導電層１１１ｃ、ソース電極又はドレイン電極の他方として機能する導電層１１２ｃ、チャネル形成領域を有する半導体層として機能する半導体層１１３ｃ、ゲート絶縁層として機能する絶縁層１０５ｃ、及びゲート電極として機能する導電層１１５ｃを有する。

　トランジスタ３００Ａのソース電極又はドレイン電極の一方として機能する導電層１１１ｃは、図５Ａ及び図６に示すように、Ｘ方向（Ａ１側及びＡ２側）に延在して設けられる。導電層１１１ｃは、図１Ｃに示すトランジスタＭ１Ａの第２端子と、配線ＶＤＤと、を接続するプラグの一部としても機能する。

　導電層１１１ｃ及び基板１０１上には、絶縁層１０３ｃが設けられる。絶縁層１０３ｃの上面は平坦化されている。なお、絶縁層１０３ｃ上の構造物の形成に支障がないようであれば、必ずしも絶縁層１０３ｃの上面を平坦化する必要はない。これにより、半導体装置、及びメモリセルの作製工程数を削減することができる。

　絶縁層１０３ｃ上には、導電層１１２ｃが設けられる。導電層１１２ｃは、導電層１１１ｃと重なる領域を有するように、絶縁層１０３ｃの上面に接して設けられる。

　導電層１１２ｃ及び絶縁層１０３ｃには、導電層１１１ｃに達する開口（第３の開口）が設けられる。図５Ｃでは、第３の開口の形状が、平面視において円形である例を示している。第３の開口の上面形状を円形とすることにより、第３の開口を形成する際の加工精度を高めることができ、微細なサイズの第３の開口を形成することができる。なお、第３の開口の上面形状は、例えば、楕円形、四角形等の多角形としてもよい。

　第３の開口内における導電層１１１ｃの上面、第３の開口内における絶縁層１０３ｃの側面、第３の開口内における導電層１１２ｃの側面、及び導電層１１２ｃの上面に接して、半導体層１１３ｃが設けられる。

　ここで、トランジスタ３００Ａは、ｐチャネル型のトランジスタであるため、半導体層１１３ｃには、ｐ型の半導体材料を用いることができる。例えば、＜半導体装置の構成例１＞で説明したトランジスタ３００Ａと同様に、ｐ型のシリコン材料を用いることができる。

　なお、前述のように、Ｓｉトランジスタはチャネル長が短くなるほど、短チャネル効果が顕在化しやすいという問題を抱える。しかしながら、縦型トランジスタは、チャネル長方向が基板面に対して垂直又は概略垂直な方向に対応することから、短チャネル効果の発現を抑制するためにチャネル長を長くしたとしても、プレーナ型トランジスタのように占有面積が増加することはない。したがって、半導体層１１３ｃにシリコン材料を用いる場合であっても、占有面積を増加させることなく、良好な電気特性を有する縦型のトランジスタ３００Ａを実現することができる。なお、縦型トランジスタのチャネル長については、図８Ａで詳細に説明する。

　また、例えば、半導体層１１３ｃには、ｐ型の酸化物半導体材料を用いることもできる。ｐ型の酸化物半導体材料としては、例えば、スズ酸化物（ＳｎＯとも記す。）等が挙げられる。これにより、トランジスタ３００ＡをＯＳトランジスタとすることができ、Ｓｉトランジスタとする場合よりも、オフ電流の小さいトランジスタとすることができる。また、トランジスタ１００Ａ、トランジスタ２００Ａ、及びトランジスタ３００Ａの全てをＯＳトランジスタとすることができるため、トランジスタ３００ＡにＳｉトランジスタを用いる場合よりも、保持特性に優れるメモリセル３０を実現することができる。

　半導体層１１３ｃの上面及び側面、導電層１１２ｃの上面及び側面、並びに、絶縁層１０３ｃの上面に接して、絶縁層１０５ｃが設けられる。

　絶縁層１０５ｃ上には、第３の開口を埋め込むように、導電層１１５ｃが設けられる。導電層１１５ｃは、第３の開口の内側に位置する領域と、第３の開口の外側に位置する領域と、を有する。

　導電層１１５ｃの上面の一部及び側面、並びに、絶縁層１０５ｃの上面に接して、絶縁層１０７ｃが設けられる。絶縁層１０７ｃは、トランジスタ３００Ａよりも上層から、水、水素等の不純物がトランジスタ３００Ａに拡散することを抑制する機能を有する。

　絶縁層１０７ｃ上には、絶縁層２３１が設けられる。絶縁層２３１は、前述の層間絶縁層として機能する。

　導電層１１５ｃの上面は平坦化されており、導電層１１５ｃの上面と、絶縁層２３１の上面と、は高さが概略一致している。

　トランジスタ３００Ａと、トランジスタ２００Ａと、の間には、絶縁層３５０、絶縁層３５２、及び絶縁層３５４が順に積層して設けられる。また、絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層３５６が埋め込まれている。導電層３５６は、導電層１１５ｃの上面と接する領域を有する。

　ここで、図６に示すように、絶縁層１０３ｃ上には、トランジスタ３００Ａが有する導電層１１２ｃとは別に、もう１つの導電層１１２ｃ（導電層１１２ｃ＿２）が設けられている。導電層１１２ｃ＿２は、トランジスタ３００Ｂのソース電極又はドレイン電極の他方に相当する。また、導電層１１５ｃは、Ｘ方向（Ａ２側）に延在して設けられ、導電層１１２ｃ＿２の上面と接する。導電層１１５ｃは、図１Ｃに示すトランジスタＭ１Ａのゲートと、トランジスタＭ１Ｂの第１端子と、を接続するプラグとしても機能する。

　また、図７に示すように、導電層１１２ｃは、トランジスタ２００Ｂのソース電極又はドレイン電極の一方として機能する導電層１１１ｂ（図７に示す導電層１１１ｂ＿２に相当）と重なる領域を有するようにＹ方向（Ａ４側）に延在して設けられる。当該領域（導電層１１２ｃと、導電層１１１ｂ＿２と、が重なる領域）において、絶縁層１０５ｃ、絶縁層１０７ｃ、絶縁層２３１、絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層１１２ｃに達する開口が設けられ、当該開口を埋め込むように、導電層２５９が設けられる。導電層２５９の上面は、導電層１１１ｂ＿２と接する。導電層２５９は、図１Ｃに示すトランジスタＭ１Ａの第１端子と、トランジスタＭ２Ｂの第１端子と、を接続するプラグとして機能する。

　図５Ａ乃至図７に示す半導体装置及びメモリセルに関し、上記以外については、図２Ａ乃至図４に示す半導体装置及びメモリセルに関して＜半導体装置の構成例１＞で説明した内容を参照することができる。

　本明細書等において、絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃを、まとめて絶縁層１０３という場合がある。また、絶縁層１０５ａ、絶縁層１０５ｂ、及び絶縁層１０５ｃを、まとめて絶縁層１０５という場合がある。また、絶縁層１０７ａ、絶縁層１０７ｂ、及び絶縁層１０７ｃを、まとめて絶縁層１０７という場合がある。また、導電層１１１ａ、導電層１１１ｂ、及び導電層１１１ｃを、まとめて導電層１１１という場合がある。また、導電層１１２ａ、導電層１１２ｂ、及び導電層１１２ｃを、まとめて導電層１１２という場合がある。また、半導体層１１３ａ、半導体層１１３ｂ、及び半導体層１１３ｃを、まとめて半導体層１１３という場合がある。また、導電層１１５ａ、導電層１１５ｂ、及び導電層１１５ｃを、まとめて導電層１１５という場合がある。

　以上のように、本発明の一態様の半導体装置では、ｐチャネル型トランジスタであるトランジスタ３００Ａと、ｎチャネル型トランジスタであるトランジスタ２００Ａと、ｎチャネル型トランジスタであるトランジスタ１００Ａと、をこの順で積層して設ける。また、本発明の一態様の半導体装置では、ｐチャネル型トランジスタであるトランジスタ３００Ｂと、ｎチャネル型トランジスタであるトランジスタ２００Ｂと、ｎチャネル型トランジスタであるトランジスタ１００Ｂと、をこの順で積層して設ける。このうち、トランジスタ２００Ａ及びトランジスタ１００Ａ、並びに、トランジスタ２００Ｂ及びトランジスタ１００Ｂのそれぞれには、層間絶縁層に形成された開口の内部に半導体層、ゲート絶縁層、及びゲート電極を設け、当該開口下にソース電極又はドレイン電極の一方を、層間絶縁層上にソース電極又はドレイン電極の他方を設ける縦型トランジスタ構造を有する。これにより、半導体装置の平面視における占有面積を小さくすることができる。また、トランジスタ２００Ａ及びトランジスタ１００Ａ、並びに、トランジスタ２００Ｂ及びトランジスタ１００Ｂのそれぞれには、ＯＳトランジスタを適用することができる。したがって、チャネル長の極めて短い微細な縦型トランジスタであっても、Ｓｉトランジスタで問題となる短チャネル効果の影響を受けにくい。そのため、微細かつ電気特性の良好な半導体装置を実現することができる。

　また、本発明の一態様の半導体装置を２つ組み合わせることで、メモリセル（具体的には、ＳＲＡＭ）と同様の構成を実現することができる。したがって、ＳＲＡＭのように素子数が多い構成のメモリセルであっても、微細で集積度が高く、動作速度及び保持特性に優れる、極めて高性能な記憶装置を実現することができる。

＜トランジスタの構成例１＞
　以下では、本発明の一態様の半導体装置が有する縦型トランジスタの構成、材料等について詳細に説明する。

　図８Ａは、図３及び図４、並びに、図５及び図６に示すトランジスタ１００Ａ、及びその近傍の拡大図である。また、図８Ａに示すトランジスタを、半導体層１１３及び導電層１１２を含むように、ＸＹ面で切断した断面図を、図８Ｂに示す。図８Ａ及び図８Ｂに示す構成は、トランジスタ１００Ａだけでなく、トランジスタ２００Ａにも適用することができる。なお、図８Ａ等では、上述のトランジスタ２００Ａにおける第１の開口、又はトランジスタ１００Ａにおける第２の開口に相当する開口を、開口１２１として示している。

　図８Ａに示すように、半導体層１１３は、領域１１３ｉと、領域１１３ｉを挟むように設けられる領域１１３ｎａ及び領域１１３ｎｂと、を有する。

　領域１１３ｎａは、半導体層１１３の導電層１１１と接する領域である。領域１１３ｎａの少なくとも一部は、トランジスタのソース領域又はドレイン領域の一方として機能する。領域１１３ｎｂは、半導体層１１３の導電層１１２と接する領域である。領域１１３ｎｂの少なくとも一部は、トランジスタのソース領域又はドレイン領域の他方として機能する。図８Ｂに示すように、導電層１１２は半導体層１１３の外周全体に接する。よって、トランジスタのソース領域又はドレイン領域の他方は、半導体層１１３の、導電層１１２と同じ層に形成される部分の外周全体に形成され得る。

　領域１１３ｉは、半導体層１１３の、領域１１３ｎａと領域１１３ｎｂの間の領域である。領域１１３ｉの少なくとも一部が、トランジスタのチャネル形成領域として機能する。つまり、トランジスタのチャネル形成領域は、半導体層１１３の、導電層１１１と導電層１１２の間の領域に位置する。また、トランジスタのチャネル形成領域は、半導体層１１３の、絶縁層１０３と接する領域又はその近傍の領域に位置する、ともいう。

　トランジスタのチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタのチャネル長は、導電層１１１上の絶縁層１０３の厚さによって決定される、ということができる。図８Ａは、トランジスタのチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、半導体層１１３と導電層１１１が接する領域の端部と、半導体層１１３と導電層１１２が接する領域の端部と、の距離となる。つまり、チャネル長Ｌは、断面視における絶縁層１０３の開口１２１側の側面の長さに相当する。

　なお、上述の断面視における絶縁層１０３の開口１２１側の側面の長さと、導電層１１２の厚さと、の合計（すなわち、開口１２１の深さ）を、チャネル長Ｌとする場合もある。例えば、半導体層１１３が導電層１１２の上面のみと接し、開口１２１内における導電層１１２の側面と接しない構成の場合には、上述の開口１２１の深さをチャネル長Ｌとした方が好ましい。

　プレーナ型のトランジスタでは、チャネル長はフォトリソグラフィの露光限界で設定されていたが、本発明の一態様の半導体装置が有するトランジスタでは、絶縁層１０３の膜厚でチャネル長を設定することができる。よって、トランジスタのチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、１ｎｍ以上６０ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上４０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、１ｎｍ以上２０ｎｍ以下、１ｎｍ以上１０ｎｍ以下、又は５ｎｍ以上１０ｎｍ以下）にすることができる。これにより、トランジスタのオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセルの読み出し速度及び書き込み速度を向上させることができるため、動作速度が速い記憶装置を実現することができる。

　前述のように、ＯＳトランジスタは、短チャネル効果に対する耐性が、Ｓｉトランジスタより高い。したがって、本発明の一態様の半導体装置に、図８Ａ及び図８Ｂに示す構成の、プレーナ型トランジスタよりチャネル長の短い縦型トランジスタを適用する場合、半導体層１１３には金属酸化物を用いることが好ましい。

　さらに、上記のように、開口１２１に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられるプレーナ型トランジスタと比較して、トランジスタの占有面積を低減することができる。これにより、半導体装置を高集積化することができるため、当該半導体装置で構成された記憶装置の単位面積当たりの記憶容量を大きくすることができる。

　また、図８Ｂに示すように、半導体層１１３のチャネル形成領域を含むＸＹ平面において、半導体層１１３、絶縁層１０５、及び導電層１１５は、同心円状に設けられる。よって、中心に設けられた導電層１１５の側面は、絶縁層１０５を介して、半導体層１１３の側面と対向する。つまり、平面視において、半導体層１１３の内周全体がチャネル形成領域になる。このとき、半導体層１１３の内周の長さによって、トランジスタのチャネル幅を決めることができる。また例えば、半導体層１１３の外周の長さ（開口１２１の周長といってもよい。）によって、トランジスタのチャネル幅を決める場合もある。この場合、トランジスタのチャネル幅は、開口１２１の最大幅（平面視において、開口１２１が円形である場合は、直径）の大きさによって決定することができる。図８Ａ及び図８Ｂでは、開口１２１の最大幅Ｄを二点鎖線の両矢印で示している。図８Ｂでは、トランジスタのチャネル幅Ｗを一点鎖線の両矢印で示している。開口１２１の最大幅Ｄの大きさを大きくすることで、チャネル長に対するチャネル幅の比（チャネル幅／チャネル長）が大きくなるため、オン電流を大きくすることができる。

　開口１２１の最大幅Ｄは、例えば、５ｎｍ以上１００ｎｍ以下、１０ｎｍ以上６０ｎｍ以下、２０ｎｍ以上５０ｎｍ以下、２０ｎｍ以上４０ｎｍ以下、又は２０ｎｍ以上３０ｎｍ以下が好ましい。なお、平面視において開口１２１が円形である場合、開口１２１の最大幅Ｄは開口１２１の直径に相当し、チャネル幅Ｗは“Ｄ×π”と算出することができる。

　また、本発明の一態様の半導体装置においては、トランジスタのチャネル長Ｌは、少なくともトランジスタのチャネル幅Ｗよりも小さいことが好ましい。本発明の一態様のトランジスタのチャネル長Ｌは、トランジスタのチャネル幅Ｗに対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現することができる。

　なお、半導体層１１３、絶縁層１０５、及び導電層１１５を同心円状に設けることにより、導電層１１５と、半導体層１１３と、の距離が概略均一になる。よって、半導体層１１３にゲート電界を概略均一に印加することができる。

　なお、図８Ｂ等では、開口１２１の上面形状を円形として示しているが、これに限られない。例えば、開口１２１の上面形状を、楕円形、又は四角形等の多角形となるように形成することもできる。この場合においても、導電層１１５と、半導体層１１３と、の距離が概略均一であることに変わりはないため、半導体層１１３にゲート電界を概略均一に印加することができる。

　開口１２１の側壁は、例えば、導電層１１１の上面に対して垂直であることが好ましい。このような構成にすることで、半導体装置の微細化又は高集積化を図ることができる。なお、開口１２１の側壁が、テーパ形状になっていてもよい。これにより、開口１２１の側壁を被形成面とする膜（例えば半導体層１１３）の被覆性を高めることができる。

　以下では、半導体装置が有するトランジスタ（ここでは、縦型トランジスタ）の構成要素について説明する。

［トランジスタの構成要素］
　半導体層１１３として、後述する［金属酸化物］の項目に記載の金属酸化物を、単層又は積層で用いることができる。また、半導体層１１３として、後述する［その他の半導体材料］の項目に記載のシリコン等の材料を、単層又は積層で用いることができる。

　半導体層１１３に金属酸化物を用いる場合、半導体層１１３として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］若しくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］若しくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。

　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。

　半導体層１１３に用いる金属酸化物の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又は誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。又は、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られる含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られる元素Ｍの含有率が、実際の含有率より低くなる場合がある。

　金属酸化物の形成には、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。

　又は、金属酸化物の形成には、スパッタリング法、又は化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることもできる。

　なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。

　半導体層１１３に用いる金属酸化物は、結晶性を有することが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。半導体層１１３として、ＣＡＡＣ−ＯＳ又はｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。

　ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、半導体層１１３は、開口１２１の側壁、特に絶縁層１０３の側面に対して、概略平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタのチャネル長方向に対して、半導体層１１３の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。

　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損等）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物又は酸素の拡散をより低減することができる。

　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくい結晶構造を有しているといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

　また、半導体層１１３としてＣＡＡＣ−ＯＳ等の結晶性を有する金属酸化物を用いることで、ソース電極又はドレイン電極による、半導体層１１３からの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、半導体層１１３から酸素が引き抜かれることを抑制することができるため、トランジスタは、製造工程における高い温度（いわゆるサーマルバジェット）に対して安定である。

　半導体層１１３の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、又は電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析することができる。又は、これらの手法を複数組み合わせて分析を行ってもよい。

　半導体層１１３の膜厚は、例えば、１ｎｍ以上２０ｎｍ以下、３ｎｍ以上１５ｎｍ以下、５ｎｍ以上１２ｎｍ以下、又は５ｎｍ以上１０ｎｍ以下であることが好ましい。

　なお、図３、図４、図６、図７、及び図８Ａでは、半導体層１１３を単層で示したが、本発明はこれに限られるものではない。半導体層１１３は、化学組成が異なる複数の金属酸化物層の積層構造を有することもできる。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造とすることもできる。

　ゲート絶縁層として機能する絶縁層１０５としては、後述する［絶縁体］の項目に記載の絶縁体を、単層又は積層で用いることができる。例えば、絶縁層１０５として、酸化シリコン又は酸化窒化シリコンを用いることができる。酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため、好ましい。

　また、絶縁層１０５として、後述する［絶縁体］の項目に記載の比誘電率が高い材料、いわゆるｈｉｇｈ−ｋ材料を用いてもよい。例えば、酸化ハフニウム又は酸化アルミニウム等を用いてもよい。

　絶縁層１０５の膜厚は、０．５ｎｍ以上１５ｎｍ以下とすることが好ましく、０．５ｎｍ以上１２ｎｍ以下とすることがより好ましく、０．５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。絶縁層１０５は、少なくとも一部において、上記のような膜厚の領域を有することが好ましい。

　絶縁層１０５中の水、水素等の不純物濃度は低減されていることが好ましい。これにより、半導体層１１３のチャネル形成領域への、水、水素等の不純物の混入を抑制することができる。

　なお、図３、図４、図６、図７、及び図８Ａでは、絶縁層１０５を単層で示したが、本発明はこれに限られるものではない。絶縁層１０５を、積層構造とすることもできる。

　ゲート電極として機能する導電層１１５としては、後述する［導電体］の項目に記載の導電体を、単層又は積層で用いることができる。例えば、導電層１１５として、タングステン、アルミニウム、又は銅等の導電性が高い導電性材料を用いることができる。

　また、導電層１１５として、酸化されにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料等を用いることが好ましい。当該導電性材料として、窒素を含む導電性材料（例えば、窒化チタン又は窒化タンタル等）、酸素を含む導電性材料（例えば、酸化ルテニウム等）等が挙げられる。これにより、導電層１１５の導電率が低下することを抑制することができる。また、導電層１１５として、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、又はニッケルシリサイド等のシリサイドを用いることもできる。

　なお、図３、図４、図６、図７、及び図８Ａでは、導電層１１５を単層で示したが、本発明はこれに限られるものではない。導電層１１５を、積層構造とすることもできる。

　導電層１１１としては、後述する［導電体］の項目に記載の導電体を、単層又は積層で用いることができる。導電層１１１として、酸化されにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料等を用いることが好ましい。例えば、窒化チタン又は窒化タンタル等を用いることができる。また、例えば、窒化チタンの上に窒化タンタルを積層した構造とすることができる。この場合、窒化チタンが絶縁層３５４、絶縁層１３１、絶縁層１０３等に接し、窒化タンタルが半導体層１１３に接する。このような構造にすることで、半導体層１１３によって導電層１１１が過剰に酸化されることを抑制することができる。また、絶縁層３５４、絶縁層１３１、絶縁層１０３等に酸化物絶縁体を用いる場合、当該絶縁層によって、導電層１１１が過剰に酸化されることを抑制することができる。又は、導電層１１１として、例えば、窒化チタンの上にタングステンを積層した構造とすることもできる。

　また、導電層１１１は、半導体層１１３と接する領域を有するため、後述する［導電体］の項目に記載の酸素を含む導電性材料を用いることが好ましい。導電層１１１として酸素を含む導電性材料を用いることで、導電層１１１が酸素を吸収しても導電性を維持することができる。導電層１１１として、例えば、インジウムスズ酸化物（ＩＴＯともいう。）、シリコンを添加したインジウムスズ酸化物（ＩＴＳＯともいう。）、又はインジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう。）等を単層又は積層で用いることができる。

　また、図３、図４、図６、図７、及び図８Ａでは、導電層１１１の上面が平坦である構成を示しているが、本発明はこれに限られるものではない。例えば、導電層１１１の上面に、開口１２１と重なる凹部が形成される構成にしてもよい。当該凹部を埋め込むように、半導体層１１３、絶縁層１０５、及び導電層１１５の少なくとも一部が形成される構成にすることで、半導体層１１３の導電層１１１近傍まで、導電層１１５のゲート電界を印加しやすくすることができる。

　導電層１１２としては、後述する［導電体］の項目に記載の導電体を、単層又は積層で用いることができる。例えば、導電層１１２として、タングステン、アルミニウム、又は銅等の、導電性が高い導電性材料を用いることができる。

　導電層１１２も、導電層１１１及び導電層１１５と同様に、酸化されにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料等を用いることが好ましい。例えば、窒化チタン又は窒化タンタル等を用いることができる。このような構成にすることで、半導体層１１３によって導電層１１２が過剰に酸化されることを抑制することができる。また、導電層１１２も、導電層１１５と同様に、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、又はニッケルシリサイド等のシリサイドを用いることができる。

　また、例えば、窒化チタンの上にタングステンを積層した構造とすることもできる。このように、窒化チタン上にタングステンを積層して設けることで、導電層１１２の導電性を向上させることができる。

　また、導電層１１２を第１の導電層と第２の導電層とをこの順で積層する構成とする場合、例えば、第１の導電層を、導電性が高い導電性材料を用いて形成し、第２の導電層を、酸素を含む導電性材料を用いて形成することもできる。絶縁層１０５と接する領域の面積が第１の導電層より大きい第２の導電層として酸素を含む導電性材料を用いることで、絶縁層１０５中の酸素が導電層１１２の第１の導電層に拡散することを抑制することができる。例えば、導電層１１２の第１の導電層としてタングステンを用い、導電層１１２の第２の導電層としてシリコンを添加したインジウムスズ酸化物を用いるとよい。

　半導体層１１３と導電層１１１とが接することで、半導体層１１３に金属化合物、又は酸素欠損が形成され、半導体層１１３の領域１１３ｎａが低抵抗化する。導電層１１１と接する半導体層１１３が低抵抗化することで、半導体層１１３と導電層１１１との接触抵抗を低減することができる。同様に、半導体層１１３と導電層１１２とが接することで、半導体層１１３の領域１１３ｎｂが低抵抗化する。したがって、半導体層１１３と導電層１１２との接触抵抗を低減することができる。

　層間絶縁層として機能する絶縁層１０３、絶縁層１３１等は、比誘電率が低いことが好ましい。比誘電率が低い材料を層間絶縁層とすることで、配線間に生じる寄生容量を低減することができる。絶縁層１０３、絶縁層１３１等としては、後述する［絶縁体］の項目に記載の、比誘電率が低い材料を含む絶縁体を、単層又は積層で用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。

　また、絶縁層１０３中、絶縁層１３１中等の水、水素等の不純物濃度は低減されていることが好ましい。これにより、半導体層１１３のチャネル形成領域への、水、水素等の不純物の混入を抑制することができる。

　また、半導体層１１３のチャネル形成領域近傍に配置される絶縁層１０３は、加熱により脱離する酸素（以下、過剰酸素という場合がある。）を含むことが好ましい。過剰酸素を含む絶縁層１０３に熱処理を行うことで、絶縁層１０３から半導体層１１３のチャネル形成領域に酸素を供給し、半導体層１１３の酸素欠損、及び酸素欠損に水素が入った欠陥（以下、Ｖ_ＯＨという場合がある。）の低減を図ることができる。これにより、トランジスタの電気特性を安定にし、信頼性の向上を図ることができる。

　また、絶縁層１０３として、後述する［絶縁体］の項目に記載の、水素を捕獲する又は水素を固着する機能を有する絶縁体を用いることもできる。このような構成にすることで、半導体層１１３の水素を捕獲又は固着し、半導体層１１３の水素濃度を低減することができる。絶縁層１０３としては、酸化マグネシウム、又は酸化アルミニウム等を用いることができる。

　なお、図３、図４、図６、図７、及び図８Ａでは、絶縁層１０３を単層で示したが、本発明はこれに限られるものではない。絶縁層１０３を、積層構造とすることもできる。

　絶縁層１０７には、後述する［絶縁体］の項目に記載の、水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、トランジスタの外から絶縁層１０５を介して、半導体層１１３に水素が拡散することを抑制することができる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素を透過させにくい特徴を有するため、絶縁層１０７に好適に用いることができる。

　また、絶縁層１０７として、後述する［絶縁体］の項目に記載の、水素を捕獲する又は水素を固着する機能を有する絶縁体を用いることが好ましい。このような構成にすることで、絶縁層１０７の上方から半導体層１１３に水素が拡散することを抑制し、さらに半導体層１１３の水素を捕獲又は固着し、半導体層１１３の水素濃度を低減することができる。絶縁層１０７としては、酸化マグネシウム、酸化アルミニウム、又は酸化ハフニウム等を用いることができる。また、例えば、絶縁層１０７として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いることもできる。

　なお、図３、図４、図６、図７、及び図８Ａでは、トランジスタの上面に絶縁層１０７を形成する構成を例示したが、これに限定されない。例えば、トランジスタの側面、及び下面に絶縁層１０７、又は絶縁層１０７と同様の機能又は材料を有する絶縁層を形成し、当該絶縁層でトランジスタを取り囲む構成とすることもできる。又は、トランジスタ２００Ａ及びトランジスタ１００Ａの上面、側面、及び下面に絶縁層１０７を形成し、絶縁層１０７でトランジスタ２００Ａ及びトランジスタ１００Ａを取り囲む構成としてもよい。当該構成とすることで、トランジスタ２００Ａ及びトランジスタ１００Ａの内部に不純物（例えば、水、水素等）が入り込むことを抑制することができる。

＜トランジスタの構成例２＞
　以下では、上述の図８Ａ及び図８Ｂに示す＜トランジスタの構成例１＞とは異なるトランジスタの構成例について説明する。なお、以下では、主に＜トランジスタの構成例１＞と異なる部分について説明する。

　図９Ａは、図８Ａに示すものとは異なる構成のトランジスタの断面図である。また、図９Ｂは、図９Ａに示すトランジスタを、半導体層１１３及び導電層１１２を含むように、ＸＹ面で切断した断面図である。

　図９Ａ及び図９Ｂに示すトランジスタは、第２のゲート電極（バックゲート電極ともいう。）及び第２のゲート絶縁層（バックゲート絶縁層ともいう。）を有している点、並びに絶縁層１０３が２層構造である点で、図８Ａ及び図８Ｂに示すトランジスタとは異なる。

　図９Ａ及び図９Ｂに示すトランジスタは、絶縁層１０３が、絶縁層１０３＿１と、絶縁層１０３＿１上の絶縁層１０３＿２と、の２層積層構造を有する。絶縁層１０３＿１及び絶縁層１０３＿２のそれぞれには、前述の絶縁層１０３に用いることができる材料を用いることができる。

　絶縁層１０３＿１上には、導電層１１７が設けられ、導電層１１７上には、絶縁層１０３＿２が設けられる。導電層１１７は、導電層１１１と重なる領域を有するように設けられる。絶縁層１０３＿２上には、導電層１１２が設けられる。

　絶縁層１０３＿１、導電層１１７、絶縁層１０３＿２、及び導電層１１２には、導電層１１１に達する開口１２１が設けられる。開口１２１内において、導電層１１１の上面の一部、絶縁層１０３＿１の側面、導電層１１７の側面、及び絶縁層１０３＿２の側面に接して、絶縁層１１６が設けられる。絶縁層１１６の上端部は、湾曲した形状を有する。

　開口１２１内における導電層１１１の上面の他の一部、開口１２１内における絶縁層１１６の上面、絶縁層１１６の湾曲部、及び導電層１１２の上面に接して、半導体層１１３が設けられる。

　図９Ａ及び図９Ｂに示すトランジスタにおいて、導電層１１７は、バックゲート電極として機能する。また、絶縁層１１６のうち、開口１２１内において、半導体層１１３と導電層１１７に挟まれた領域は、バックゲート絶縁層として機能する。

　すなわち、図９Ａ及び図９Ｂに示すトランジスタでは、開口１２１内において、半導体層１１３を挟むように２つのゲート電極（導電層１１５及び導電層１１７）を有する構成を有する。これにより、半導体層１１３（主にチャネル形成領域）に対して、２つのゲート電極から電界を印加することができるため、図８Ａ及び図８Ｂに示すトランジスタよりも、チャネル形成領域のキャリアに対するゲート電界の効きを強めることができる。したがって、図８Ａ及び図８Ｂに示すトランジスタよりも、オン電流を大きくすることができる。また、オフ電流を小さくすることができる。また、しきい値電圧をよりノーマリーオフ特性側にシフトさせることができる。２つのゲート電極は、それぞれ独立して電位印加を行うことができる。また、互いに接続して２つのゲート電極に同じ電位を印加する構成とすることもできる。また、バックゲート電極と、ソース電極と、を接続させた構成とすることもできる。

　例えば、図１Ｃに示すメモリセル３０におけるトランジスタＭ３Ａ及びトランジスタＭ３Ｂのそれぞれに、図９Ａ及び図９Ｂに示すトランジスタを適用することができる。前述のように、トランジスタＭ３Ａ及びトランジスタＭ３Ｂは、それぞれ、メモリセル３０のデータの書き込み用及び読み出し用のトランジスタとして機能する。したがって、トランジスタＭ３Ａ及びトランジスタＭ３Ｂのそれぞれに図９Ａ及び図９Ｂに示すトランジスタを適用することで、動作速度の速いメモリセル３０を実現することができる。また、メモリセル３０のデータ保持時には、トランジスタＭ３Ａ及びトランジスタＭ３Ｂのそれぞれがオフ状態になるため、保持特性に優れるメモリセル３０を実現することができる。なお、図９Ａ及び図９Ｂに示すトランジスタは、メモリセル３０におけるトランジスタＭ２Ａ及びトランジスタＭ２Ｂのそれぞれにも適用することができる。

　図９Ａ及び図９Ｂに示すトランジスタでは、ソース電極と半導体層１１３が接する箇所と、ドレイン電極と半導体層１１３が接する箇所と、の間における絶縁層１１６と半導体層１１３の界面に沿った長さが、チャネル長となる。図９Ａでは、チャネル長Ｌを破線の両矢印で示している。

　絶縁層１１６には、前述の絶縁層１０５に用いることができる材料を用いることができる。又は、前述の絶縁層１０３に用いることができる材料を用いることができる。

　導電層１１７には、前述の導電層１１１に用いることができる材料を用いることができる。又は、前述の導電層１１２に用いることができる材料を用いることができる。又は、前述の導電層１１５に用いることができる材料を用いることができる。

　図９Ａ及び図９Ｂに示すトランジスタにおいて、上記以外については、図８Ａ及び図８Ｂに示す＜トランジスタの構成例１＞に係る記載内容を参照することができる。

＜トランジスタの構成例３＞
　以下では、上述の図９Ａ及び図９Ｂに示す＜トランジスタの構成例２＞とは異なるトランジスタの構成例について説明する。なお、以下では、主に＜トランジスタの構成例２＞と異なる部分について説明する。

　図１０Ａは、図９Ａに示すものとは異なる構成のトランジスタの断面図である。また、図１０Ｂは、図１０Ａに示すトランジスタを、半導体層１１３及び導電層１１２を含むように、ＸＹ面で切断した断面図である。

　図１０Ａ及び図１０Ｂに示すトランジスタは、図９Ａ及び図９Ｂに示すトランジスタが有する２つのゲート電極（導電層１１５及び導電層１１７）のうち、第１のゲート電極（トップゲート電極ともいう。）として機能する導電層１１５を有さない構成を有するトランジスタである。すなわち、図１０Ａ及び図１０Ｂに示すトランジスタは、ゲート電極を１つ（導電層１１７）だけ有する構成のトランジスタである。

　ここで、図８Ａ及び図８Ｂに示すトランジスタも、ゲート電極を１つ（導電層１１５）だけ有する構成のトランジスタであるが、当該トランジスタの場合、平面視にてゲート電極（導電層１１５）の周囲を、チャネル形成領域を有する半導体層（半導体層１１３）が取り囲む構成（ＣＡＡ（Ｃｈａｎｎｅｌ　Ａｌｌ　Ａｒｏｕｎｄ）構造ともいう。）を有する。これに対して、図１０Ａ及び図１０Ｂに示すトランジスタでは、平面視にて半導体層１１３の周囲を、ゲート電極（導電層１１７）が取り囲む構成（ＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造ともいう。）を有しており、その点で、図８Ａ及び図８Ｂに示すトランジスタとは異なる。

　このように、本発明の一態様の半導体装置に適用することができる縦型トランジスタは、ＣＡＡ構造とすることもでき、ＧＡＡ構造とすることもできる。例えば、ゲート電極として機能する導電層を、ソース電極又はドレイン電極の他方として機能する導電層（導電層１１２）よりも上層に引き回して配線として使用する場合には、ＣＡＡ構造を適用することが好ましい。一方、導電層１１２を、ゲート電極として機能する導電層よりも上層に引き回して配線として使用する場合には、ＧＡＡ構造を適用することが好ましい。例えば、図３及び図４に示すメモリセル３０の断面図では、トランジスタ２００Ａとトランジスタ１００Ａの双方がＣＡＡ構造である例を示しているが、トランジスタ２００ＡにＣＡＡ構造を適用し、トランジスタ１００ＡにＧＡＡ構造を適用する構成とすることもできる。また、例えば、図６及び図７に示すメモリセル３０の断面図では、トランジスタ３００Ａ、トランジスタ２００Ａ、及びトランジスタ１００Ａの全てがＣＡＡ構造である例を示しているが、トランジスタ３００Ａとトランジスタ２００Ａの一方又は双方にＣＡＡ構造を適用し、トランジスタ１００ＡにＧＡＡ構造を適用する構成とすることもできる。

　なお、図１０Ａでは、絶縁層１０７が開口１２１に沿った形状を有し、開口１２１と重なる絶縁層１０７上には、凹部が生じている。当該凹部には、例えば、有機絶縁材料等の平坦化層として機能する絶縁材料を充填することもできる。これにより、図１０Ａ及び図１０Ｂに示すトランジスタ上に形成する膜の被覆性を高めることができる。なお、当該被覆性に支障がない場合には、前述の絶縁材料による凹部への充填を不要とすることもできる。これにより、半導体装置の作製工程数を削減することができる。

　図１０Ａ及び図１０Ｂに示すトランジスタにおいて、上記以外については、図９Ａ及び図９Ｂに示す＜トランジスタの構成例２＞に係る記載内容を参照することができる。

＜トランジスタの構成例４＞
　以下では、上述の図８Ａ及び図８Ｂに示す＜トランジスタの構成例１＞とは異なるトランジスタの構成例について説明する。なお、以下では、主に＜トランジスタの構成例１＞と異なる部分について説明する。

　図１１Ａは、図８Ａに示すものとは異なる構成のトランジスタの断面図である。また、図１１Ｂは、図１１Ａに示すトランジスタを、半導体層１１３及び導電層１１２を含むように、ＸＹ面で切断した断面図である。

　図１１Ａ及び図１１Ｂに示すトランジスタでは、絶縁層１０３及び導電層１１２が開口１２１を有しておらず、絶縁層１０３及び導電層１１２が、導電層１１１の端部と重なる領域を有するように島状に設けられている。そして、当該島状に設けられた絶縁層１０３及び導電層１１２のそれぞれの側面を覆うように、半導体層１１３が設けられている。半導体層１１３は、前述の側面、導電層１１１の上面、及び導電層１１２の上面と接する領域を有する。絶縁層１０５は、半導体層１１３の上面及び側面、導電層１１１の上面、並びに、導電層１１２の上面と接する領域を有する。導電層１１５は、半導体層１１３と重なる領域を有するように、絶縁層１０５上に設けられている。

　図１１Ａ及び図１１Ｂに示すトランジスタでは、ソース電極とドレイン電極の間における半導体層１１３と絶縁層１０３の界面に沿った距離が、チャネル長Ｌとなる（図１１Ａ参照）。また、平面視にて、半導体層１１３と導電層１１２の界面に沿った距離が、チャネル幅Ｗとなる（図１１Ｂ参照）。なお、平面視にて、半導体層１１３と導電層１１１の界面に沿った距離を、チャネル幅Ｗとすることもできる。また、平面視にて、半導体層１１３と導電層１１２の界面に沿った距離と、半導体層１１３と導電層１１１の界面に沿った距離と、の中間値を、チャネル幅Ｗとすることもできる。

　ＹＺ平面における断面視において、図１１Ａに示すトランジスタは、図８Ａに示すトランジスタを、導電層１１５を軸として左右対称に分割した形状を有しているということもできる。したがって、図１１Ａ及び図１１Ｂに示すトランジスタは、図８Ａ及び図８Ｂに示すトランジスタよりも、平面視における占有面積を縮小することができる場合がある。

　図１１Ａ及び図１１Ｂに示すトランジスタにおいて、上記以外については、図８Ａ及び図８Ｂに示す＜トランジスタの構成例１＞に係る記載内容を参照することができる。

＜半導体装置の構成材料＞
　以下では、本発明の一態様の半導体装置を構成するトランジスタ、絶縁層等に用いることができる構成材料について説明する。

［基板］
　基板３１１及び基板１０１のそれぞれには、例えば、絶縁体基板、半導体基板、又は導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（例えば、イットリア安定化ジルコニア基板）、樹脂基板等がある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板等がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ基板がある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板等がある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板等がある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板等がある。又は、これらの基板に素子が設けられたものを用いることもできる。

［絶縁体］
　絶縁層１０３、絶縁層１０５、絶縁層１０７、絶縁層１１６、絶縁層１３１、絶縁層１３９、絶縁層２３１、絶縁層３１２、絶縁層３１５、絶縁層３２０、絶縁層３２２、絶縁層３２４、絶縁層３２６、絶縁層３５０、絶縁層３５２、及び絶縁層３５４のそれぞれに用いることができる絶縁体としては、絶縁性を有する酸化物（金属酸化物を含む。）、窒化物、酸化窒化物（金属酸化窒化物を含む。）、窒化酸化物（金属窒化酸化物を含む。）がある。

　例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁層として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層として機能する絶縁体の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能となる。一方、層間絶縁層として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択することが好ましい。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。

　比誘電率が高い（ｈｉｇｈ−ｋ）材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する窒化物等が挙げられる。

　比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、アクリル等の樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン等が挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含む構成とすることもできる。また、酸化シリコンは、例えば、テトラエトキシシラン（ＴＥＯＳ）等の有機シランを用いて形成することもできる。

　また、金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、又はタンタルを含む絶縁体を、単層で、又は積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル等の金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコン等の窒化物を用いることができる。

　また、ゲート絶縁層等の、半導体層と接する絶縁体、又は半導体層の近傍に設ける絶縁体は、過剰酸素を含む領域を有する絶縁体であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁体を半導体層と接する、又は半導体層の近傍に設ける構成とすることで、半導体層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁体として、酸化シリコン、酸化窒化シリコン、又は空孔を有する酸化シリコン等が挙げられる。

　また、酸素に対するバリア性を有する絶縁体としては、アルミニウム及びハフニウムの一方又は両方を含む酸化物、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、窒化シリコン、窒化酸化シリコン等が挙げられる。また、アルミニウム及びハフニウムの一方又は両方を含む酸化物として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、等が挙げられる。

　また、水素に対するバリア性を有する絶縁体としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、窒化シリコン、又は窒化酸化シリコン等が挙げられる。

　酸素に対するバリア性を有する絶縁体、及び水素に対するバリア性を有する絶縁体は、酸素及び水素の一方又は両方に対するバリア性を有する絶縁体といえる。

　また、水素を捕獲する又は固着する機能を有する絶縁体として、マグネシウムを含む酸化物、又はアルミニウム及びハフニウムの一方又は両方を含む酸化物が挙げられる。また、これらの酸化物は、アモルファス構造を有することがより好ましい。アモルファス構造を有する酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲する又は固着する性質を有する場合がある。なお、これらの金属酸化物は、アモルファス構造であることが好ましいが、一部に結晶領域が形成されていてもよい。

　なお、本明細書等において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、又は、対応する物質の拡散を抑制する機能ともいう。）とする。なお、対応する物質を捕獲する又は固着する（ゲッタリングともいう。）機能を、バリア性と言い換えることができる。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、水分子及びＯＨ⁻等の水素と結合した物質等の少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示がない限り、チャネル形成領域又は半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２等）、銅原子等の少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子等のうち少なくとも一を指す。具体的には、酸素に対するバリア性とは、酸素原子、酸素分子等のうち少なくとも一が拡散し難い性質を指す。

［導電体］
　導電層１１１、導電層１１２、導電層１１５、導電層１１７、導電層２１１、導電層２５６、導電層２５７、導電層２５８、導電層２５９、導電層３１６、導電層３２８、導電層３３０、及び導電層３５６のそれぞれに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタン等から選ばれた金属元素、又は前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、又は当該合金の酸化物を用いることもできる。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物等を用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、又はニッケルシリサイド等のシリサイドを用いることもできる。

　また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、又はチタン及びアルミニウムを含む窒化物等の窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、又はランタン及びニッケルを含む酸化物等の酸素を含む導電性材料、チタン、タンタル、又はルテニウム等の金属元素を含む材料は、酸化されにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウムスズ酸化物、酸化チタンを含むインジウムスズ酸化物、シリコンを添加したインジウムスズ酸化物、インジウム亜鉛酸化物、酸化タングステンを含むインジウム亜鉛酸化物等が挙げられる。本明細書等では、酸素を含む導電性材料を、酸化物導電体ということがある。

　また、タングステン、銅、又はアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。

　また、上記の材料で形成される導電体を複数積層して用いることもできる。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造とすることもできる。

　なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けることが好ましい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。

　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いることもできる。例えば、窒化チタン、又は窒化タンタル等の窒素を含む導電性材料を用いることもできる。また、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、及び、シリコンを添加したインジウムスズ酸化物のうち一又は複数を用いることもできる。また、窒素を含むインジウムガリウム亜鉛酸化物を用いることもできる。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。又は、外方の絶縁体等から混入する水素を捕獲することができる場合がある。

［金属酸化物］
　半導体層１１３に用いることができる金属酸化物は、格子欠陥を有する場合がある。格子欠陥として、原子空孔、異種原子等の点欠陥、転位等の線欠陥、結晶粒界等の面欠陥、及び空隙等の体積欠陥が挙げられる。また、格子欠陥の生成の要因としては、構成元素の原子数の比率のずれ（構成原子の過不足）、不純物等が挙げられる。

　金属酸化物をトランジスタの半導体層に用いる場合、金属酸化物中の格子欠陥は、キャリアの生成又は捕獲等を引き起こす要因となり得る。よって、格子欠陥が多い金属酸化物をトランジスタの半導体層に用いると、当該トランジスタの電気特性が不安定となる恐れがある。よって、トランジスタの半導体層に用いる金属酸化物は、格子欠陥が少ないことが好ましい。

　金属酸化物を半導体層に用いたトランジスタは、特に、チャネル形成領域における金属酸化物中に酸素欠損（Ｖ_Ｏ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、Ｖ_ＯＨを形成し、キャリアとなる電子を生成する場合がある。このため、チャネル形成領域における金属酸化物中に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネル形成領域における金属酸化物中では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、チャネル形成領域における金属酸化物中は、キャリア濃度が低減され、ｉ型化（真性化）又は実質的にｉ型化されていることが好ましい。

　金属酸化物中に存在しやすい格子欠陥の種類、及び格子欠陥の存在量は、金属酸化物の構造又は金属酸化物の成膜方法等によって異なる。

　金属酸化物の構造は、単結晶構造と、それ以外の構造（非単結晶の構造）と、に分けられる。非単結晶の構造としては、例えば、ＣＡＡＣ構造、多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）構造、ｎｃ構造、擬似非晶質（ａ−ｌｉｋｅ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ）構造、非晶質構造等がある。ａ−ｌｉｋｅ構造は、ｎｃ構造と非晶質構造の間の構造を有する。

　また、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物は、鬆又は低密度領域を有する。すなわち、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物及びＣＡＡＣ構造を有する金属酸化物と比べて、結晶性が低い。また、ａ−ｌｉｋｅ構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物及びＣＡＡＣ構造を有する金属酸化物と比べて、金属酸化物中の水素濃度が高い。よって、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物では、格子欠陥が生成されやすい。

　よって、トランジスタの半導体層には、結晶性の高い金属酸化物を用いることが好ましい。例えば、ＣＡＡＣ構造を有する金属酸化物、又は単結晶構造の金属酸化物を用いることが好ましい。当該金属酸化物をトランジスタの半導体層に用いることで、良好な電気特性を有するトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

　また、トランジスタのチャネル形成領域には、当該トランジスタのオン電流が大きくなる金属酸化物を用いることが好ましい。当該トランジスタのオン電流を大きくするには、当該トランジスタに用いる金属酸化物の移動度を高くするとよい。金属酸化物の移動度を高くするには、キャリア（ｎチャネル型トランジスタの場合は、電子）の伝送を向上させる、又は、キャリアの伝送に寄与する散乱因子を低減する必要がある。なお、キャリアは、チャネル形成領域を介して、ソースからドレインに流れる。よって、キャリアがチャネル長方向に流れやすいチャネル形成領域を設けることで、トランジスタのオン電流を大きくすることができる。

　ここで、チャネル形成領域を含む金属酸化物に、結晶性の高い金属酸化物を用いることが好ましい。さらに、当該結晶は、複数の層（例えば、第１の層と、第２の層と、第３の層）が積層された結晶構造を有することが好ましい。つまり、当該結晶は、層状の結晶構造（層状結晶、層状構造ともいう。）を有する。このとき、当該結晶のｃ軸の向きは、複数の層が積層される方向となる。当該結晶を有する金属酸化物には、例えば、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ等が含まれる。

　また、上記結晶のｃ軸は、金属酸化物の被形成面又は膜表面に対する法線方向に配向することが好ましい。これにより、複数の層は、金属酸化物の被形成面又は膜表面に対して、平行又は概略平行に配置される。つまり、複数の層は、チャネル長方向に広がる。

　例えば、上記のような３層の層状の結晶構造は、以下のような構造になる。第１の層は、当該第１の層が有する金属が中心に存在する酸素の八面体形の、原子の配位構造を有する。また、第２の層は、当該第２の層が有する金属が中心に存在する酸素の三方両錐形又は四面体形の、原子の配位構造を有する。また、第３の層は、当該第３の層が有する金属が中心に存在する酸素の三方両錐形又は四面体形の、原子の配位構造を有する。

　上記結晶の結晶構造として、例えば、ＹｂＦｅ_２Ｏ_４型構造、Ｙｂ_２Ｆｅ_３Ｏ_７型構造、これらの変形型構造等がある。

　さらに、第１の層乃至第３の層のそれぞれは、一の金属元素、又は、価数が同じである複数の金属元素と、酸素と、で構成されることが好ましい。なお、第１の層を構成する一又は複数の金属元素の価数と、第２の層を構成する一又は複数の金属元素の価数と、は同じであることが好ましい。また、第１の層と、第２の層とは、同じ金属元素を有してもよい。また、第１の層を構成する一又は複数の金属元素の価数と、第３の層を構成する一又は複数の金属元素の価数と、は異なることが好ましい。

　上記構成にすることで、金属酸化物の結晶性が向上し、当該金属酸化物の移動度を高くすることができる。よって、当該金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオン電流が大きくなり、当該トランジスタの電気特性を向上させることができる。

　本発明の一態様の金属酸化物として、例えば、インジウム酸化物（酸化インジウムともいう。）、ガリウム酸化物（酸化ガリウムともいう。）、及び亜鉛酸化物（酸化亜鉛ともいう。）が挙げられる。本発明の一態様の金属酸化物は、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、アンチモン等が挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種又は複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種又は複数種であることがより好ましく、ガリウムがさらに好ましい。金属酸化物が有する元素Ｍがガリウムである場合、本発明の一態様の金属酸化物は、インジウム、ガリウム、及び亜鉛の中から選ばれるいずれか一又は複数を有することが好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」ということがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。

　本発明の一態様の金属酸化物として、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す。）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す。）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す。）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す。）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す。）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ又はＩＡＧＺＯとも記す。）等を用いることができる。又は、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）等が挙げられる。

　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。

　なお、金属酸化物は、インジウムに代えて、元素周期表における周期番号が大きい金属元素の一種又は複数種を有してもよい。又は、金属酸化物は、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種又は複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、第６周期に属する金属元素等が挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、ユウロピウム等が挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。

　また、金属酸化物は、非金属元素の一種又は複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、水素等が挙げられる。

　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制することができる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。

　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されることを抑制することができる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。

　また、金属酸化物に含まれる全ての金属元素の原子数の和に対するＩｎの原子数の割合を高くすることにより、トランジスタは大きいオン電流、及び高い周波数特性を得ることができる。

　本実施の形態では、金属酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を例に挙げて説明する場合がある。

　なお、本発明の一態様の半導体装置に用いることができるＩｎ−Ｇａ−Ｚｎ酸化物以外の金属酸化物（酸化インジウム）については、実施の形態２で説明する。

　上記の層状の結晶構造を有する金属酸化物を形成するためには、一層ずつ原子を堆積することが好ましい。ＡＬＤ法を用いると、上記の層状の結晶構造を有する金属酸化物を形成することが容易である。

　ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるプラズマＡＬＤ（ＰＥＡＬＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法等が挙げられる。

　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホール等の欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、等の効果がある。また、ＰＥＡＬＤ法は、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素又は塩素等の元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素又は塩素等の元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳ又はＳＩＭＳを用いて行うことができる。

　金属酸化物の成膜方法としてＡＬＤ法を用いる際、成膜時の基板温度が高い条件の採用、及び不純物除去処理の実施の一方又は双方を適用することで、これらを適用せずにＡＬＤ法を用いる場合に比べて、膜中に含まれる炭素及び塩素の量を少なくすることができる。

　例えば、金属酸化物の成膜中に、間欠的に、酸素を含む雰囲気下で、不純物除去処理を行うことが好ましい。また、金属酸化物の成膜後に、酸素を含む雰囲気下で、不純物除去処理を行うことが好ましい。金属酸化物の成膜中及び成膜後の一方又は双方で、不純物除去処理を行うことで、膜中の不純物を除去することができる。これにより、プリカーサ等の原料に含まれる不純物（水素、炭素、窒素等）が金属酸化物中に残存することを抑制することができる。したがって、金属酸化物中の不純物濃度を低減することができる。また、金属酸化物の結晶性を高めることができる。

　不純物除去処理としては、例えば、プラズマ処理、マイクロ波処理、及び加熱処理が挙げられる。

　プラズマ処理又はマイクロ波処理を行う際は、それぞれ、基板の温度を、室温（例えば、２５℃）以上５００℃以下、１００℃以上５００℃以下、２００℃以上５００℃以下、３００℃以上５００℃以下、４００℃以上５００℃以下、又は４００℃以上４５０℃以下とすることが好ましい。また、加熱処理の温度は、１００℃以上４５０℃以下、２００℃以上４５０℃以下、３００℃以上４５０℃以下、又は４００℃以上４５０℃以下とすることが好ましい。

　不純物除去処理を行う際の温度は、特に、トランジスタ又は半導体装置の作製工程における最高温度以下の温度とすることで、生産性を低下させることなく、金属酸化物中の不純物の含有量を低減することができ、好ましい。例えば、本発明の一態様の半導体装置の作製における最高温度を５００℃以下、好ましくは４５０℃以下とすることで、半導体装置の生産性を高めることができる。

　ここで、マイクロ波処理とは、例えば、マイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。

　マイクロ波処理では、例えば、マイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下が好ましく、２．４ＧＨｚ以上２．５ＧＨｚ以下がより好ましく、例えば、２．４５ＧＨｚにできる。高密度プラズマを用いることにより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下が好ましく、２０００Ｗ以上５０００Ｗ以下が好ましい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく膜中に導くことができる。

　マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、３００Ｐａ以上７００Ｐａ以下がより好ましい。また、処理温度は、室温（２５℃）以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。

　また、マイクロ波処理又はプラズマ処理を行った後に、外気に曝すことなく、連続して加熱処理を行ってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。

　マイクロ波処理は、例えば、酸素ガスとアルゴンガスを用いて行うことができる。ここで、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））は、０％より大きく、１００％以下とする。好ましくは、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））を、０％より大きく、５０％以下とする。より好ましくは、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））を、１０％以上、４０％以下とする。さらに好ましくは、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））を、１０％以上、３０％以下とする。

　また、加熱処理は、窒素ガス若しくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、若しくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行うこともできる。又は、窒素ガス若しくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行うこともできる。また、加熱処理は、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、さらに好ましくは１０ｐｐｂ以下の空気）の雰囲気下で行うこともできる。

　このように加熱処理を行うことで、金属酸化物に含まれる水素、又は炭素等の不純物を除去することができる。例えば、金属酸化物中の炭素をＣＯ_２及びＣＯとして放出させ、金属酸化物中の水素をＨ_２Ｏとして放出させることができる。さらに、上記の不純物の除去と同時に、金属原子及び酸素原子の再配列が行われ、結晶性の向上を図ることができる。よって、結晶性の高い、層状の結晶構造の金属酸化物、特に、上記のＣＡＡＣ構造の金属酸化物を形成することができる。

　ＡＬＤ法は、例えば、ターゲットから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、例えば、アスペクト比の高い開口部の表面を被覆する場合に好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いスパッタリング法、又はＣＶＤ法等の他の成膜方法と組み合わせて用いることが好ましい場合もある。例えば、スパッタリング法を用いて、第１の金属酸化物を成膜し、当該第１の金属酸化物上にＡＬＤ法を用いて、第２の金属酸化物を成膜する方法が挙げられる。例えば、上記第１の金属酸化物が結晶部を有する場合、上記第２の金属酸化物が当該結晶部を核として、結晶成長する場合がある。

　ＡＬＤ法は、原料ガスの導入量によって、得られる膜の組成を制御することができる。例えば、ＡＬＤ法では、原料ガスの導入量、導入回数（パルス回数ともいう。）、１パルスに要する時間（パルス時間ともいう。）等を調節することによって、任意の組成の膜を成膜することができる。また、例えば、ＡＬＤ法では、成膜しながら原料ガスを変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスを変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送及び圧力調整にかかる時間を要さない分、成膜にかかる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。

［金属酸化物を有するトランジスタ］
　続いて、金属酸化物（酸化物半導体）をトランジスタに用いる場合について説明する。

　本発明の一態様の金属酸化物（酸化物半導体）をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。また、微細化又は高集積化されたトランジスタを実現することができる。例えば、チャネル長が２ｎｍ以上３０ｎｍ以下のトランジスタを作製することができる。

　トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０^１８ｃｍ^−３以下、好ましくは１×１０^１７ｃｍ^−３以下、より好ましくは１×１０^１５ｃｍ^−３以下、より好ましくは１×１０^１３ｃｍ^−３以下、より好ましくは１×１０^１１ｃｍ^−３以下、さらに好ましくは１×１０^１０ｃｍ^−３未満であり、１×１０^−９ｃｍ^−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすることが好ましい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体という場合がある。

　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

　したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、炭素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。

　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２．０ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。

　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、又は短チャネル効果が極めて少ないトランジスタである。

　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある。）の増大、漏れ電流の増大等がある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。

　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。

　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。

　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域又はドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ⁻型の領域となり、ソース領域及びドレイン領域がｎ^＋型の領域となる、ｎ^＋／ｎ⁻／ｎ^＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、又は、ｎ^＋／ｎ⁻／ｎ^＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。

　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化又は高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのチャネル長又はゲート長が、１ｎｍ以上２０ｎｍ以下、３ｎｍ以上１５ｎｍ以下、５ｎｍ以上１０ｎｍ以下、５ｎｍ以上７ｎｍ以下、又は５ｎｍ以上６ｎｍ以下であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、又は１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、チャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さである。

　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。

　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。

［金属酸化物中の不純物］
　ここで、金属酸化物（酸化物半導体）中における各不純物の影響について説明する。

　酸化物半導体において、第１４族元素の一つであるシリコン又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは３×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは３×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは３×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは３×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体層に用いたトランジスタはノーマリーオン特性となりやすい。又は、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

［その他の半導体材料］
　半導体層１１３は、トランジスタのチャネル形成領域を含む半導体層と言い換えることができる。半導体層に用いることができる半導体材料は、上述の金属酸化物に限られない。半導体層として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、単体元素の半導体、化合物半導体、又は層状物質（原子層物質、２次元材料等ともいう。）等を半導体材料に用いることが好ましい。

　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合又はイオン結合によって形成される層が、ファンデルワールス力のような、共有結合又はイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。

　半導体材料に用いることができる単体元素の半導体として、シリコン、ゲルマニウム等が挙げられる。半導体層に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。

　半導体材料に用いることができる化合物半導体として、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、窒化ホウ素、ヒ化ホウ素等が挙げられる。半導体層に用いることができる窒化ホウ素は、アモルファス構造を含むことが好ましい。半導体層に用いることができるヒ化ホウ素は、立方晶構造の結晶を含むことが好ましい。

　層状物質として、グラフェン、シリセン、炭窒化ホウ素、カルコゲン化物等がある。層状物質としての炭窒化ホウ素は、炭素原子、窒素原子、及びホウ素原子が平面上に六角形格子構造で配列している。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイド等が挙げられる。

　半導体層として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ_２）、セレン化モリブデン（代表的にはＭｏＳｅ_２）、モリブデンテルル（代表的にはＭｏＴｅ_２）、硫化タングステン（代表的にはＷＳ_２）、セレン化タングステン（代表的にはＷＳｅ_２）、タングステンテルル（代表的にはＷＴｅ_２）、硫化ハフニウム（代表的にはＨｆＳ_２）、セレン化ハフニウム（代表的にはＨｆＳｅ_２）、硫化ジルコニウム（代表的にはＺｒＳ_２）、セレン化ジルコニウム（代表的にはＺｒＳｅ_２）等が挙げられる。上述の遷移金属カルコゲナイドを半導体層に適用することで、オン電流が大きい半導体装置を提供することができる。

＜トランジスタの作製方法例＞
　以下では、本発明の一態様の半導体装置が有するトランジスタ（ここでは、図８Ａ及び図８Ｂに示す縦型トランジスタ）の作製方法例について、図面を参照して説明する。

　各図の（Ａ）は、平面図を示す。また、各図の（Ｂ）はそれぞれ、各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）はそれぞれ、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。なお、各図の（Ａ）の平面図では、図の明瞭化のために一部の要素を省いている。

　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、又は半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて成膜することができる。

　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、又は炭化物等の化合物をリアクティブスパッタリング法で成膜する際に用いられる。

　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法等に分類することができる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。

　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを生じさせずに成膜することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量等）等は、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、又は素子等が破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法等を用いることができる。

　ＣＶＤ法及びＡＬＤ法は、ターゲット等から放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、例えば、アスペクト比の高い開口部の表面を被覆する場合に好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法等の他の成膜方法と組み合わせて用いることが好ましい場合もある。

　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送又は圧力調整にかかる時間を要さない分、成膜にかかる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。

　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。又は、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで、任意の組成の膜を成膜することができる。

　まず、基板（図示しない。）又はトランジスタ等の構造物（図示しない。）を準備し、当該基板上又は当該構造物上に、導電層１１１を形成する（図１２Ａ乃至図１２Ｃ）。例えば、導電層１１１となる導電膜を形成し、当該導電膜を加工することにより、導電層１１１を形成することができる。導電層１１１となる導電膜には、上述の導電層１１１に適用可能な導電性材料を適宜用いることができる。

　導電層１１１となる導電膜の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて行うことができる。例えば、導電層１１１となる導電膜として、ＣＶＤ法を用いて、タングステン、窒化チタンの順に成膜された積層膜を形成することができる。導電層１１１となる導電膜の形成後、例えば、リソグラフィー法によるパターン形成を行い、当該パターンに基づいてドライエッチング法、又はウェットエッチング法等を用いて上記導電膜を加工することにより、導電層１１１を形成することができる。ここで、上記導電膜の加工をドライエッチング法で行うと、微細加工ができ、好ましい。

　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。これにより、パターンが形成される。

　例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、又はＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光等を用いて、レジストを露光することでレジストマスクを形成する。また、基板と投影レンズとの間に液体（例えば、水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビーム又はイオンビームを用いてもよい。なお、電子ビーム又はイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシング等のドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、又はウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。

　次に、当該レジストマスクを介してエッチング処理を行う。これにより、導電層、半導体層、絶縁層等を所望の形状に加工することができる。

　上記エッチング処理としてドライエッチング処理を行う場合、エッチングガスとしては、ハロゲンを含むエッチングガスを用いることができ、具体的には、フッ素、塩素、及び臭素のうち、一又は複数を含むエッチングガスを用いることができる。例えば、エッチングガスとして、Ｃ_４Ｆ_６ガス、Ｃ_５Ｆ_６ガス、Ｃ_４Ｆ_８ガス、ＣＦ_４ガス、ＳＦ_６ガス、ＮＦ_３ガス、ＣＨＦ_３ガス、Ｃｌ_２ガス、ＢＣｌ_３ガス、ＳｉＣｌ_４ガス、ＣＣｌ_４ガス、又はＢＢｒ_３ガス等を単独で、又は２以上のガスを混合して用いることができる。また、上記のエッチングガスに酸素ガス、炭酸ガス、窒素ガス、ヘリウムガス、アルゴンガス、水素ガス、又は炭化水素ガス等を適宜添加することができる。エッチング条件は、エッチングする対象に合わせて適宜設定することができる。

　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成とすることもできる。又は平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成とすることもできる。又は平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成とすることもできる。又は平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成とすることもできる。又は高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。

　次に、基板（又は構造物）上及び導電層１１１上に、層間絶縁層として機能する絶縁層１０３を形成する（図１２Ａ乃至図１２Ｃ）。絶縁層１０３には、上述の絶縁性材料を適宜用いることができる。絶縁層１０３の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて行うことができる。例えば、絶縁層１０３として、スパッタリング法を用いて酸化シリコン膜を成膜する。なお、絶縁層１０３は、成膜後にＣＭＰ処理を行って、上面を平坦化させることが好ましい。絶縁層１０３の平坦化処理を行うことで、後の工程で、配線として機能する導電層１１２を好適に形成することができる。また、絶縁層１０３上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁層１０３に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁層１０３表面の平坦化及び平滑化を行うことができる。当該酸化アルミニウムを絶縁層１０３上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。

　なお、ＣＭＰ処理を行わなくてもよい場合がある。このとき、絶縁層１０３の上面は、凸曲面形状を有する。平坦化処理を行わないことにより、作製コストを低くすることができるとともに、生産歩留まりを高めることができる。

　ここで、導電層１１１上の絶縁層１０３の膜厚が、縦型トランジスタのチャネル長に対応するため、当該縦型トランジスタのチャネル長の設計値に合わせて、絶縁層１０３の膜厚を適宜設定することができる。

　また、絶縁層１０３を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁層１０３を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層１０３中の水素濃度を低減することができる。このように、絶縁層１０３を成膜することで、絶縁層１０３から後の工程で形成する半導体層１１３のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。

　次に、絶縁層１０３上に、後に導電層１１２となる導電膜１１２Ａを形成する（図１２Ａ乃至図１２Ｃ）。導電膜１１２Ａには、上述の導電層１１２に適用可能な導電性材料を適宜用いることができる。導電膜１１２Ａの形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて行うことができる。

　次に、導電膜１１２Ａの一部、及び絶縁層１０３の一部を加工して、導電層１１１に達する開口１２１を形成する（図１３Ａ乃至図１３Ｃ）。開口１２１の形成は、例えば、リソグラフィー法及びエッチング法を用いて行うことができる。

　ここで、開口１２１の側壁は、導電層１１１の上面に対して垂直であることが好ましい。このような構成にすることで、半導体装置の微細化又は高集積化を図ることができる。また、開口１２１の側壁は、テーパ形状とすることもできる。開口１２１の側壁をテーパ形状にすることで、例えば、後述する半導体層１１３となる金属酸化物膜等の被覆性が向上し、鬆等の欠陥を低減することができる。

　開口１２１の最大幅（平面視において、開口１２１が円形である場合は直径）の大きさは、微細であることが好ましい。例えば、開口１２１の最大幅は、１ｎｍ以上６０ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上４０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、１ｎｍ以上２０ｎｍ以下、又は５ｎｍ以上２０ｎｍ以下であることが好ましい。

　開口１２１はアスペクト比が大きいため、異方性エッチングを用いて、導電膜１１２Ａの一部、及び絶縁層１０３の一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているため好ましい。また、層によって、それぞれ異なる加工条件で行ってもよい。なお、導電膜１１２Ａ、及び絶縁層１０３の一部の加工を行う条件によっては、開口１２１内における導電層１１２の側面の傾きと、開口１２１内における絶縁層１０３の側面の傾きと、が互いに異なることがある。

　続いて、加熱処理を行うこともできる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行う。なお、加熱処理は、例えば窒素ガス若しくは不活性ガスの雰囲気で行う。また、加熱処理は減圧状態で行うこともできる。以上のような加熱処理を行うことで、後述する半導体層１１３となる金属酸化物膜の成膜前に、絶縁層１０３等に含まれる、水等の不純物を低減することができる。

　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量を１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にする。高純度化されたガスを用いて加熱処理を行うことで、例えば、絶縁層１０３に水分が取り込まれることを可能な限り防ぐことができる。

　次に、開口１２１の底部（すなわち、開口１２１内における導電層１１１の上面）及び側壁（すなわち、開口１２１内における絶縁層１０３の側面、及び開口１２１内における導電膜１１２Ａの側面）、並びに導電膜１１２Ａの上面の少なくとも一部に接して、半導体層１１３となる金属酸化物膜を形成する。当該金属酸化物膜には、上述の半導体層１１３に適用可能な金属酸化物を適宜用いることができる。当該金属酸化物膜の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて行うことができる。ここで、当該金属酸化物膜は、アスペクト比の大きい開口１２１内において、絶縁層１０３の側面、導電膜１１２Ａの側面、及び導電層１１１の上面に接して形成されることが好ましい。よって、当該金属酸化物膜は、被覆性が良好な成膜方法を用いて形成することが好ましく、ＣＶＤ法又はＡＬＤ法等を用いることがより好ましい。例えば、当該金属酸化物膜として、ＡＬＤ法を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜する。又は当該金属酸化物膜として、Ｉｎ−Ａｌ−Ｚｎ酸化物を成膜することもできる。又は、当該金属酸化物膜として、実施の形態２で説明する酸化インジウムを成膜することもできる。

　なお、開口１２１の側壁がテーパ形状である場合、当該金属酸化物膜の成膜は、ＣＶＤ法又はＡＬＤ法を用いる場合に限られない。例えば、スパッタリング法を用いることもできる。

　また、半導体層１１３を積層構造とする場合、半導体層１１３に含まれる各層の成膜方法は同じとすることもでき、異ならせることもできる。例えば、半導体層１１３を２層の積層構造とする場合、半導体層１１３となる金属酸化物膜の１層目をスパッタリング法で成膜し、２層目をＡＬＤ法で成膜することもできる。スパッタリング法を用いて成膜された金属酸化物膜は結晶性を有しやすい。そこで、結晶性を有する金属酸化物膜を１層目として設けることで、２層目の結晶性を高めることができる。また、スパッタリング法で成膜した金属酸化物膜の１層目にピンホール又は段切れ等が形成されたとしても、それらと重畳する部分を、被覆性の良好なＡＬＤ法で成膜した金属酸化物膜の２層目で塞ぐことができる。

　次に、加熱処理を行うことが好ましい。加熱処理は、金属酸化物膜が多結晶化しない温度範囲で行えばよく、例えば、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行う。加熱処理の詳細は、前述の記載を参照することができる。

　ここで、金属酸化物膜に、過剰酸素を含む絶縁層１０３を接して設けた状態で、上記加熱処理を行うことが好ましい。このように加熱処理を行うことで、絶縁層１０３から金属酸化物膜に酸素を供給し、後に形成される半導体層１１３中の酸素欠損及びＶｏＨの低減を図ることができる。

　なお、上記においては、金属酸化物膜の成膜後に加熱処理を行う例を示したが、本発明はこれに限られるものではない。さらに後の工程で加熱処理を行う構成とすることもできる。

　次に、半導体層１１３となる金属酸化物膜に対して、例えば、リソグラフィー法によるパターン形成を行った後、当該パターンに基づいて、エッチング法により加工する。これにより、開口１２１と重なる領域を有するように、半導体層１１３を形成する（図１４Ａ乃至図１４Ｃ）。これにより、半導体層１１３の一部が、開口１２１内に形成される。また、半導体層１１３は、導電膜１１２Ａの上面の一部に接する。以上により、開口１２１内において導電層１１１の上面と接する領域、開口１２１内において絶縁層１０３の側面と接する領域、開口１２１内において導電膜１１２Ａの側面と接する領域、及び導電膜１１２Ａの上面と接する領域を有する半導体層１１３が形成される。

　次に、導電膜１１２Ａの一部を加工して、導電層１１１と重なる領域を有するように、導電層１１２を形成する（図１５Ａ乃至図１５Ｃ）。導電層１１２の形成は、例えば、リソグラフィー法によるパターン形成を行った後、当該パターンに基づいて導電膜１１２Ａをエッチング法で加工することにより行うことができる。当該加工には、例えば、ドライエッチング法、又はウェットエッチング法を用いることができるが、ドライエッチング法による加工は微細加工に適しており好ましい。

　なお、上記では、開口１２１を形成した後に、半導体層１１３及び導電層１１２をそれぞれ形成する例を示したが、この限りではない。以下では、開口１２１、半導体層１１３、及び導電層１１２の形成手順が上記と異なる作製方法例について説明する。

　図１２Ａ乃至図１２Ｃに示す導電膜１１２Ａを形成するまでは、上述と同様の方法である。

　次に、導電膜１１２Ａの一部を加工して、導電層１１２を形成する。例えば、導電層１１２の形成方法は、前述した説明を参照することができる。

　次に、導電層１１２の一部、及び絶縁層１０３の一部を加工して、導電層１１１に達する開口１２１を形成する。例えば、開口１２１の形成方法は、前述した説明を参照することができる。

　続いて、加熱処理を行ってもよい。例えば、加熱処理の条件は、前述した説明を参照することができる。

　次に、開口１２１の底部及び側壁、並びに導電層１１２の上面の少なくとも一部に接して、半導体層１１３となる金属酸化物膜を形成する。このとき、当該金属酸化物膜は、開口１２１の外側において、絶縁層１０３の上面と接する領域を有する。例えば、当該金属酸化物膜の成膜方法は、前述した説明を参照することができる。

　次に、加熱処理を行うことが好ましい。例えば、加熱処理の条件は、前述した説明を参照することができる。

　次に、半導体層１１３となる金属酸化物膜を、リソグラフィー法を用いて加工し、半導体層１１３を形成する（図１５Ａ乃至図１５Ｃ）。

　これ以降は、上記いずれの作製方法を適用する場合においても、同様の方法で進めることができる。

　次に、半導体層１１３上、導電層１１２上、及び絶縁層１０３上に、絶縁層１０５を形成する（図１６Ａ乃至図１６Ｃ）。絶縁層１０５には、上述の絶縁性材料を適宜用いることができる。絶縁層１０５の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて行うことができる。ここで、絶縁層１０５は、アスペクト比の大きい開口１２１に設けられた半導体層１１３に接して形成されることが好ましい。よって、絶縁層１０５の成膜には、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法又はＡＬＤ法等を用いることがより好ましい。例えば、絶縁層１０５として、ＡＬＤ法を用いて、酸化シリコンを成膜する。

　なお、開口１２１の側壁がテーパ形状である場合、絶縁層１０５の成膜は、ＣＶＤ法又はＡＬＤ法を用いる場合に限られない。例えば、スパッタリング法を用いることもできる。

　半導体層１１３を形成した後で、絶縁層１０５を形成する構成にすることで、半導体層１１３の側端部が絶縁層１０５で覆われる。したがって、半導体層１１３と、後の工程で形成する導電層１１５のショートを防ぐことができる。また、上記構成にすることで、導電層１１２の側端部が絶縁層１０５で覆われる。したがって、導電層１１２と導電層１１５のショートを防ぐことができる。

　次に、絶縁層１０５の凹部を埋めるように、絶縁層１０５上に、導電膜１１５Ａを形成する（図１６Ａ乃至図１６Ｃ）。導電膜１１５Ａには、上述の導電層１１５に適用可能な導電性材料を適宜用いることができる。導電膜１１５Ａの形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて行うことができる。ここで、導電膜１１５Ａは、アスペクト比の大きい開口１２１に設けられた絶縁層１０５に接して形成されることが好ましい。よって、導電膜１１５Ａの形成には、被覆性又は埋め込み性が良好な成膜方法を用いることが好ましく、ＣＶＤ法又はＡＬＤ法等を用いることがより好ましい。

　なお、ＣＶＤ法を用いて導電膜１１５Ａを形成する場合、導電膜１１５Ａの上面の平均面粗さが大きくなることがある。この場合、ＣＭＰ法を用いて、導電膜１１５Ａの上面を平坦化することが好ましい。このとき、ＣＭＰ処理を行う前に、導電膜１１５Ａ上に酸化シリコン膜又は酸化窒化シリコン膜を成膜し、当該酸化シリコン膜又は当該酸化窒化シリコン膜を除去するまで、ＣＭＰ処理を行ってもよい。

　また、上記においては、導電膜１１５Ａが開口１２１を埋め込むように設けられるが、本発明はこれに限られるものではない。例えば、導電膜１１５Ａの中央部に、開口１２１の形状を反映した凹部が形成される場合がある。また、当該凹部を、例えば、無機絶縁材料で充填する構成とすることもできる。

　次に、導電膜１１５Ａの一部を加工して、導電層１１５を形成する（図１７Ａ乃至図１７Ｃ）。導電層１１５の形成は、例えば、リソグラフィー法によるパターン形成を行った後、当該パターンに基づいて導電膜１１５Ａをエッチング法で加工することにより行うことができる。当該加工には、例えば、ドライエッチング法又はウェットエッチング法を用いることができるが、ドライエッチング法による加工は微細加工に適していて好ましい。導電層１１５は、半導体層１１３と重なる領域を有するように、絶縁層１０５上に形成される。

　以上のようにして、導電層１１１、導電層１１２、半導体層１１３、絶縁層１０５、及び導電層１１５を有する、図８Ａ及び図８Ｂに示す縦型トランジスタを形成することができる。前述のように、導電層１１１は、当該縦型トランジスタのソース電極又はドレイン電極の一方として機能する。導電層１１２は、当該縦型トランジスタのソース電極又はドレイン電極の他方として機能する。半導体層１１３は、当該縦型トランジスタのチャネル形成領域を有する半導体層として機能する。絶縁層１０５は、当該縦型トランジスタのゲート絶縁層として機能する。導電層１１５は、当該縦型トランジスタのゲート電極として機能する。

　次に、導電層１１５及び絶縁層１０５を覆って、絶縁層１０７を形成する。その後、絶縁層１０７上に絶縁層１３１を形成する（図１８Ａ乃至図１８Ｃ）。絶縁層１０７及び絶縁層１３１には、それぞれ、上述の絶縁性材料を適宜用いることができる。絶縁層１０７及び絶縁層１３１の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法等の成膜方法を適宜用いて行うことができる。

　上記縦型トランジスタ上に、さらにトランジスタ等の構造物を作製する場合には、ＣＭＰ処理によって絶縁層１３１、絶縁層１０７、及び導電層１１５の上面を研磨することが好ましい。当該処理により、それぞれ基板面に対する高さが概略等しい絶縁層１３１、絶縁層１０７、及び導電層１１５が形成される（図１９Ａ乃至図１９Ｃ）。

　次に、導電層１１５、絶縁層１０７、及び絶縁層１３１上に、トランジスタ等の構造物を作製する。例えば、縦型トランジスタを作製する場合には、前述の図１２Ａ乃至図１８Ｃで説明した工程を繰り返す。これにより、図３及び図４に示すトランジスタ２００Ａ及びトランジスタ１００Ａ、若しくは、図６及び図７に示すトランジスタ３００Ａ、トランジスタ２００Ａ、及びトランジスタ１００Ａのような、互いに積層した複数の縦型トランジスタを作製することができる。

　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置が有するトランジスタの半導体層に用いることのできる、酸化インジウム膜について説明する。

　なお、本明細書等において、膜中に少なくとも結晶部又は結晶領域を有する酸化インジウムを、結晶の酸化インジウム（ｃｒｙｓｔａｌ　ＩＯ）又は結晶性酸化インジウム（ｃｒｙｓｔａｌｌｉｎｅ　ＩＯ）という。例えば、ｃｒｙｓｔａｌ　ＩＯ又はｃｒｙｓｔａｌｌｉｎｅ　ＩＯとして、単結晶の酸化インジウム、多結晶の酸化インジウム、微結晶の酸化インジウム等が挙げられる。

　酸化インジウムは、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも表記する。）、酸化亜鉛などの酸化物半導体とは全く異なる物性を有する半導体材料である。

　酸化インジウム、シリコン、及びＩＧＺＯのホール（Ｈａｌｌ）移動度のキャリア濃度依存性について説明する。図２０Ａはシリコン（Ｓｉ）及び酸化インジウム（ＩｎＯ_Ｘ）、図２０ＢはＩＧＺＯに対する、ホール移動度のキャリア濃度依存性についての模式図である。

　まず、ＩＧＺＯは、図２０Ｂに矢印で示すように、キャリア濃度が高いほどホール移動度が高い傾向を示す。一方、酸化インジウムは、図２０Ａに矢印で示すように、キャリア濃度が低いほどホール移動度が高い傾向を示す（非特許文献２参照）。この傾向はシリコンと同様の傾向であり、材料中のドーパント（不純物）の濃度が低いほど、不純物散乱が減少しホール移動度が高くなる。すなわち酸化インジウムは、高純度かつ真性であるほど、ホール移動度が高くなる。この結果から、酸化インジウムはＩＧＺＯとは異なり、シリコンに近い物性を持つ物質であるといえる。なお、図２０Ａに示す酸化インジウムの特性は、単結晶を想定した場合である。そのため、酸化インジウムが非単結晶（例えば、多結晶）のとき、図２０Ａに示す特性と異なる場合がある。

　図２０Ａにおいて、キャリア濃度の低い範囲Ｒ１はホール移動度が極めて高いため、例えばトランジスタのチャネル形成領域に好適なキャリア濃度の範囲であるといえる。例えば、酸化インジウムの場合、範囲Ｒ１は、キャリア濃度の値が１×１０^１５ｃｍ^−３を含む範囲であり、例えば１×１０^１４ｃｍ^−３以上、１×１０^１８ｃｍ^−３以下の範囲である。キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ^２／（Ｖ・ｓ）程度にまで高められることが期待できる。

　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ１である領域は、キャリア濃度を低める元素を含むことができる。キャリア濃度を低める元素として、例えば、マグネシウム、カルシウム、亜鉛、カドミウム、銅などが挙げられる。これらの元素がインジウムと置換することで、キャリア濃度を低くすることができる。また、キャリア濃度を低める元素として、例えば、窒素、リン、ヒ素、アンチモンなどが挙げられる。例えば、窒素、リン、ヒ素、又はアンチモンが酸素と置換することで、キャリア濃度を低くすることができる。

　一方、キャリア濃度の高い範囲Ｒ２は電気抵抗が低く、例えばトランジスタのソース領域及びドレイン領域、又は抵抗体、若しくは透明導電膜に好適なキャリア濃度の範囲であるといえる。範囲Ｒ２は、キャリア濃度の値が１×１０^２０ｃｍ^−３を含む範囲であり、例えば１×１０^１９ｃｍ^−３以上、１×１０^２２ｃｍ^−３以下の範囲である。キャリア濃度を十分に高くすることで、抵抗率を１×１０^−４Ω・ｃｍ以下にまで低減できることが期待できる。

　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ２である領域は、キャリア濃度を高める元素を含むことができる。例えば、トランジスタのソース電極及びドレイン電極と共通の元素を含むことが好ましい。キャリア濃度を高める元素は、例えばチタン、ジルコニウム、ハフニウム、タンタル、タングステン、モリブデン、スズ、シリコン、ホウ素などが挙げられる。特に、酸化物が導電性又は半導体性を有する元素を用いることがより好ましい。

　このように酸化インジウムにおいて、キャリア濃度の低い領域をトランジスタのチャネル形成領域に用いて、キャリア濃度の高い領域をトランジスタのソース領域及びドレイン領域に用いる。つまり、酸化インジウムは、価電子制御が可能な酸化物ともいえる。なお、ＩＧＺＯは、ＩＧＺＯと接する電極の応力に起因して、ソース領域及びドレイン領域に歪が形成され、ｎ型領域が形成される場合がある。一方で、酸化インジウムは、ＩＧＺＯとは異なり、価電子制御が可能であるため、ＩＧＺＯのように膜中に歪を形成しなくてもよい。膜中に歪が少ないと、信頼性を高めることが期待できる。例えば、キャリア濃度が図２０Ａに示す範囲Ｒ１である領域と、範囲Ｒ２である領域とを、酸化インジウム膜中で作り分けることで、いわゆるｎ−ｉ−ｎ接合（ｎ型領域と、ｉ型領域と、ｎ型領域との接合）を作ることができる。なお、シリコンを用いるトランジスタにおける価電子制御は、一般的に知られている。一方で、酸化インジウムを用いるトランジスタにおける価電子制御は、通常は想到し得ない、新規な技術思想である。

　上記の技術思想を用いることで、本明細書等における酸化インジウムを有するトランジスタは、以下に示す特徴（１）~（５）のうち、２つ以上、好ましくは３つ以上、さらに好ましくは４つ以上、最も好ましくは５つを有する。（１）オン電流が高い（別言すると高移動度である）。（２）オフ電流が低い。（３）ノーマリーオフが可能である。（４）高い信頼性を有する。（５）遮断周波数（ｆＴ）が高い。例えば、本明細書等における酸化インジウムを有するトランジスタは、高移動度であり、オフ電流が低く、かつノーマリーオフが可能である。当該トランジスタは、高移動度であり、かつノーマリーオンのトランジスタとは異なる。

　続いて、トランジスタに適用する酸化インジウム膜について説明する。酸化インジウム膜は、結晶性を有する（すなわち、結晶粒を有する）ことが好ましい。結晶粒を有する膜として、単結晶膜、多結晶膜、又は結晶粒を含む非晶質膜（微結晶膜ともいう。）などが挙げられる。特に、酸化インジウム膜は、多結晶膜が好ましく、より好ましくは単結晶膜である。単結晶膜は結晶粒界（グレインバウンダリともいう。）を有さない。結晶粒界には、キャリアの流れを阻害する不純物（代表的には、絶縁性の不純物、絶縁性の酸化物など）が偏析しやすい。単結晶膜を用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度を示すトランジスタを実現できる。また、当該結晶粒界に起因するトランジスタ特性のばらつきを抑制できる、といった優れた効果を奏する。

　また、多結晶膜は、微結晶膜又は非晶質膜と比較して、キャリア散乱を低減させることが可能となり、高い電界効果移動度を示すため好ましい。多結晶膜を用いる場合には、結晶粒のサイズができるだけ大きく、結晶粒界が少ない膜を用いることが好ましい。なお、酸化インジウムの多結晶膜が適用されたトランジスタにおいて、チャネル形成領域に結晶粒界を有さない、又は結晶粒界が観察されない場合は、多結晶膜に含まれる単結晶領域内にチャネル形成領域が位置するため、単結晶の酸化インジウムが適用されたトランジスタとみなすことができる。

　なお、酸化インジウムの結晶性は、例えば、ＸＲＤ、ＴＥＭ、又はＥＤにより解析できる。又は、これらを複数組み合わせて分析を行ってもよい。

　また、本明細書等において、チャネル形成領域において結晶粒界が観察されない半導体層、チャネル形成領域が１つの結晶粒に含まれる半導体層、又は、チャネル形成領域内の少なくとも２つの領域において、結晶軸の方向が同一である半導体層を、単結晶膜と呼ぶことができる。また、チャネル形成領域において、１つの結晶粒内で、ある結晶軸又はある結晶方位を回転の軸として、他の結晶軸の方向が連続的に変化する半導体層を、単結晶膜と呼ぶことができる。

　なお、チャネル形成領域とは、半導体層のうち、ゲート絶縁層を介してゲート電極と重なる（又は対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。チャネル形成領域における電流経路は、ソース電極とドレイン電極との最短距離である。そのため、チャネル形成領域における、結晶粒、結晶粒界、結晶軸、結晶方位等は、半導体層、ソース電極、及びドレイン電極を含む断面観察にて確認できる。

　チャネル形成領域の酸化インジウム膜は、不純物濃度が低いほど好ましい。チャネル形成領域の酸化インジウム膜中の不純物は、キャリアの散乱源となり得るため、電界効果移動度の低下の要因となり得る。また、これら不純物が酸化インジウム膜の結晶成長を阻害する要因ともなり得る。酸化インジウム膜に対する不純物としては、ホウ素、シリコンなどが挙げられる。酸化インジウム膜は、これら不純物の濃度が、それぞれ、０．１％以下であることが好ましく、０．０１％（１００ｐｐｍ）以下であることがさらに好ましい。なお、炭素、水素などは、成膜時の成膜ガス又はプリカーサに含まれ得る元素であり、上記不純物よりも多く酸化インジウム膜中に残存する場合がある。

　なお、チャネル形成領域の酸化インジウム膜は、その結晶が立方晶構造（ビックスバイト型）を保持する範囲で、インジウムと同じ３価の陽イオンになり得る元素を含んでもよい。例えば、ガリウム、アルミニウムなどの周期表第１３族元素、及び周期表第３族元素などが挙げられる。これらの元素は、酸化物中では３価の陽イオンとして主に存在するため、酸化インジウムのキャリア濃度を低く維持できる。

　このような酸化インジウム膜をトランジスタに用いることで、トランジスタの電界効果移動度を、５０ｃｍ^２／（Ｖ・ｓ）以上、好ましくは１００ｃｍ^２／（Ｖ・ｓ）以上、より好ましくは１５０ｃｍ^２／（Ｖ・ｓ）以上、さらに好ましくは２００ｃｍ^２／（Ｖ・ｓ）以上、さらに好ましくは２５０ｃｍ^２／（Ｖ・ｓ）以上とすることができる。

　酸化インジウム膜の特徴の一つとして、ＩＧＺＯ膜と比較して酸素の透過性（拡散性）が高いことが挙げられる。図２０Ｃに示すように、酸化インジウム膜（ＩｎＯ_Ｘと表記）に拡散する酸素（Ｏ）は、酸化インジウム膜を透過し、酸素分子（Ｏ_２）として放出される。また、膜に含まれる水素と反応することで、水分子（Ｈ_２Ｏ）として放出される場合もある。また、膜中に酸素欠損（Ｖ_Ｏ）が存在する場合には、拡散する酸素原子が酸素欠損を補填する。酸化インジウム膜は酸素が拡散しやすいことから、ＩＧＺＯ膜と比較して酸素欠損を補填しやすいともいえる。

　このように、酸化インジウム膜は、ＩＧＺＯ膜と比較して膜中の酸素欠損を低減しやすいため、このような酸化インジウム膜をトランジスタに適用することで、極めて高い信頼性を示すトランジスタを実現できる。

　また、図２０Ｃに示すように、酸化インジウム膜は水素を拡散する。酸化インジウム膜に外部から拡散する水素は、酸化インジウム膜を透過し、水素分子（Ｈ_２）として放出される。又は、膜に含まれる酸素と反応することで、水分子として放出される。

　酸化インジウム膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。キャリアの緩和時間が一定値であると仮定する場合、電子（キャリア）の有効質量が小さいほど、電子移動度が高くなる。つまり、電子の有効質量が小さい酸化インジウムをトランジスタに用いることで、トランジスタのオン電流、又は電界効果移動度を高めることができる。

　表１に、単結晶の酸化インジウム（ここでは、Ｉｎ_２Ｏ_３）と、単結晶のシリコン（Ｓｉ）について、それぞれの有効質量を示す。表１に示すように、酸化インジウムは、電子の有効質量が小さく、正孔の有効質量は大きいという特徴がある。また酸化インジウムの電子の有効質量は結晶方位にほとんど依存しないという特徴がある。そのため、結晶性を有する酸化インジウムをトランジスタに用いることで、電界効果移動度の高いトランジスタ、周波数特性（ｆ特とも呼称する。）が高いトランジスタを実現できる。さらに、正孔の有効質量が大きいため、オフ電流が極めて小さいトランジスタを実現できる。例えば、縦型のトランジスタに酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、１２５℃の環境下において、１ｆＡ（１×１０^−１５Ａ）以下、又は１ａＡ（１×１０^−１８Ａ）以下であり、室温（２５℃）環境下において、１ａＡ（１×１０^−１８Ａ）以下、又は１ｚＡ（１×１０^−２１Ａ）以下とすることができる。また、表１に示すように、酸化インジウムはシリコンよりも電子の有効質量が小さく、正孔の有効質量が大きいため、Ｓｉトランジスタよりも電界効果移動度が高く、かつ、オフ電流の低いトランジスタを実現できる可能性がある。

　結晶性を有する酸化インジウム膜の少なくとも一部に接するようにシード層を設けることが好ましい。シード層には、酸化インジウムとの格子定数の差（格子不整合ともいう。）が小さい結晶を含む材料を用いることが好ましい。これにより、酸化インジウム膜の結晶性を向上させることができる。なお、結晶性を有する酸化インジウム膜の少なくとも一部に接する層の一つとして、基板（例えば単結晶基板）を用いてもよい。

　格子不整合の度合いを評価する方法の一つとして、以下に示す格子不整合度の値を用いる方法がある。シード層が有する結晶に対する、形成膜（ここでは酸化インジウム膜）が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ_１−Ｌ_２）／Ｌ_２）×１００で算出される。ここでＬ_１は形成膜が有する結晶の単位格子ベクトルの長さ又は格子定数であり、Ｌ_２はシード層が有する結晶の単位格子ベクトルの長さ又は格子定数である。

　シード層と、酸化インジウム膜との格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、−５％以上５％以下、好ましくは−４％以上４％以下、より好ましくは−３％以上３％以下、さらに好ましくは−２％以上２％以下とすることができる。

　ここで、酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。例えば、イットリア安定化ジルコニア（ＹＳＺ）の結晶は立方晶構造（蛍石型）とすることができる。立方晶構造のＹＳＺの結晶に対する、酸化インジウムの結晶の格子不整合度は、−２％以上２％以下の範囲内であり、ＹＳＺ基板上に酸化インジウムの単結晶膜をエピタキシャル成長させることができる。

　なお、シード層の結晶構造と、酸化インジウム膜の結晶構造とは、晶系又は結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウム膜の下に、六方晶構造又は三方晶構造の結晶を有する膜を用いることもできる。例えば、シード層の表面の結晶方位を［００１］とし、酸化インジウム膜の下面の結晶方位を［１１１］とすることで、エピタキシャル成長に必要な結晶方位に関わる要件を満たすことができる。六方晶系又は三方晶系の結晶として、例えば、ウルツ鉱型構造、ＹｂＦｅ_２Ｏ_４型構造、Ｙｂ_２Ｆｅ_３Ｏ_７型構造、及びこれらの変形型構造などがある。ＹｂＦｅ_２Ｏ_４型構造又はＹｂ_２Ｆｅ_３Ｏ_７型構造を有する結晶の一例としては、ＩＧＺＯなどが挙げられる。

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
　本実施の形態では、実施の形態１で説明した本発明の一態様の半導体装置を適用することができる記憶装置９００について説明する。

　図２１に、記憶装置９００の構成例を示すブロック図を示す。図２１に示す記憶装置９００は、駆動回路９１０と、メモリアレイ９２０と、を有する。メモリアレイ９２０は、１以上のメモリセル９５０を有する。図２１では、メモリアレイ９２０がマトリクス状に配置された複数のメモリセル９５０を有する例を示している。

　メモリセル９５０に、実施の形態１で例示した本発明の一態様の半導体装置を適用することができる。当該半導体装置を用いることで、記憶装置の動作速度を向上させることができる。また、記憶装置の微細化及び高集積化を図ることができる。また、記憶装置の面積当たりの容量を大きくすることができる。

　駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２、及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、及び電圧生成回路９２８を有する。

　記憶装置９００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。

　また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成してもよい。

　コントロール回路９１２は、記憶装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ、及び信号ＢＷを論理演算して、記憶装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。又は、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。

　電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。

　周辺回路９１１は、メモリセル９５０に対するデータの書き込み及び読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ９４２（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ９２３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ９２４（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路９２５（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路９２６（Ｏｕｔｐｕｔ　Ｃｉｒ．）、及びセンスアンプ９２７（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。

　行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセル９５０に書き込む機能、メモリセル９５０からデータを読み出す機能、読み出したデータを保持する機能等を有する。

　入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセル９５０に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセル９５０から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを記憶装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。

　ＰＳＷ９３１は周辺回路９１５へのＶ_ＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶ_ＨＭの供給を制御する機能を有する。ここでは、記憶装置９００の高電源電圧がＶ_ＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、Ｖ_ＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、Ｖ_ＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図２１では、周辺回路９１５において、Ｖ_ＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設けることが好ましい。

　メモリセル９５０には、実施の形態１で説明した、本発明の一態様の半導体装置からなるＯＳ−ＳＲＡＭ（例えば、図１Ｃに示すメモリセル３０）を適用することができる。

　図２２に、メモリセル９５０に適用可能な、メモリセル３０とは異なるＯＳ−ＳＲＡＭであるメモリセル３１の構成例を示す。メモリセル３０が６つのトランジスタで構成されるのに対し、メモリセル３１は、８つのトランジスタと、２つの容量素子と、で構成される。メモリセル３１は、バックアップ可能なＳＲＡＭのメモリセルである。

　メモリセル３１は、トランジスタＭ１Ａと、トランジスタＭ２Ａと、トランジスタＭ３Ａと、トランジスタＭ１Ｂと、トランジスタＭ２Ｂと、トランジスタＭ３Ｂと、トランジスタＭ４と、トランジスタＭ５と、容量素子Ｃ１と、容量素子Ｃ２と、を有する。なお、トランジスタＭ１Ａ及びトランジスタＭ１Ｂは、ｐチャネル型トランジスタであり、トランジスタＭ２Ａ、トランジスタＭ３Ａ、トランジスタＭ２Ｂ、トランジスタＭ３Ｂ、トランジスタＭ４、及びトランジスタＭ５は、ｎチャネル型トランジスタである。

　トランジスタＭ１Ａ、トランジスタＭ２Ａ、トランジスタＭ３Ａ、トランジスタＭ１Ｂ、トランジスタＭ２Ｂ、及びトランジスタＭ３Ｂについては、前述のメモリセル３０に係る記載を参照することができる。したがって、メモリセル３１は、メモリセル３０の構成に、トランジスタＭ４、トランジスタＭ５、容量素子Ｃ１、及び容量素子Ｃ２を加えた構成であるということができる。

　トランジスタＭ３Ａの第１端子（ソース又はドレインの一方）は、配線ＢＬと接続され、トランジスタＭ３Ａの第２端子（ソース又はドレインの他方）は、トランジスタＭ１Ａの第１端子（ソース又はドレインの一方）と、トランジスタＭ２Ｂの第１端子（ソース又はドレインの一方）と、トランジスタＭ１Ｂのゲートと、トランジスタＭ２Ａのゲートと、トランジスタＭ５の第１端子（ソース又はドレインの一方）と、に接続されている。トランジスタＭ３Ａのゲートは、配線ＷＬと接続されている。トランジスタＭ３Ｂの第１端子（ソース又はドレインの一方）は、配線ＢＬＢと接続され、トランジスタＭ３Ｂの第２端子（ソース又はドレインの他方）は、トランジスタＭ１Ｂの第１端子（ソース又はドレインの一方）と、トランジスタＭ２Ａの第１端子（ソース又はドレインの一方）と、トランジスタＭ１Ａのゲートと、トランジスタＭ２Ｂのゲートと、トランジスタＭ４の第１端子（ソース又はドレインの一方）と、に接続されている。トランジスタＭ３Ｂのゲートは、配線ＷＬと接続されている。

　トランジスタＭ１Ａの第２端子（ソース又はドレインの他方）は、配線ＶＤＤと接続されている。トランジスタＭ１Ｂの第２端子（ソース又はドレインの他方）は、配線ＶＤＤと接続されている。トランジスタＭ２Ｂの第２端子（ソース又はドレインの他方）は、配線ＧＮＤと接続されている。トランジスタＭ２Ａの第２端子（ソース又はドレインの他方）は、配線ＧＮＤと接続されている。

　トランジスタＭ４の第２端子（ソース又はドレインの他方）は、容量素子Ｃ１の第１端子（一方の電極）と接続され、トランジスタＭ４のゲートは、配線ＢＲＬと接続されている。トランジスタＭ５の第２端子（ソース又はドレインの他方）は、容量素子Ｃ２の第１端子（一方の電極）と接続され、トランジスタＭ５のゲートは、配線ＢＲＬと接続されている。

　容量素子Ｃ１の第２端子（他方の電極）は、配線ＧＮＤと接続され、容量素子Ｃ２の第２端子（他方の電極）は、配線ＧＮＤと接続されている。

　配線ＢＬ及び配線ＢＬＢは、ビット線として機能し、配線ＷＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ４及びトランジスタＭ５のそれぞれの導通状態、非導通状態を制御する配線である。

　配線ＶＤＤは、高レベル電位を与える配線であり、配線ＧＮＤは、低レベル電位を与える配線である。

　データの書き込みは、配線ＷＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ５が導通状態のときに、配線ＢＬに記録する情報に対応する電位を印加し、トランジスタＭ５の第２端子側に当該電位を書き込む。

　ところで、メモリセル３１は、トランジスタＭ１Ａ、トランジスタＭ１Ｂ、トランジスタＭ２Ａ、及びトランジスタＭ２Ｂによってインバータループを構成しているため、トランジスタＭ３Ｂの第２端子側に、当該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ３Ｂが導通状態であるため、配線ＢＬＢには、配線ＢＬに印加されている電位、すなわち配線ＢＬに入力されている信号の反転信号が出力される。また、トランジスタＭ４及びトランジスタＭ５がそれぞれ導通状態であるため、トランジスタＭ３Ａの第２端子の電位、及びトランジスタＭ３Ｂの第２端子の電位は、それぞれ容量素子Ｃ２の第１端子、及び容量素子Ｃ１の第１端子に保持される。その後、配線ＷＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ３Ａ、トランジスタＭ３Ｂ、トランジスタＭ４、及びトランジスタＭ５を非導通状態にすることによって、容量素子Ｃ１の第１端子、及び容量素子Ｃ２の第１端子の電位を保持する。

　データの読み出しは、あらかじめ配線ＢＬ及び配線ＢＬＢを所定の電位にプリチャージした後に、配線ＷＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子Ｃ１の第１端子の電位が、メモリセル３１のインバータループによってリフレッシュされ、配線ＢＬＢに出力される。また、容量素子Ｃ２の第１端子の電位が、メモリセル３１のインバータループによってリフレッシュされ、配線ＢＬに出力される。配線ＢＬ及び配線ＢＬＢでは、それぞれプリチャージされた電位から容量素子Ｃ２の第１端子の電位、及び容量素子Ｃ１の第１端子の電位に変動するため、配線ＢＬ又は配線ＢＬＢの電位から、メモリセル３１に保持された電位を読み出すことができる。

　なお、トランジスタＭ３Ａ、トランジスタＭ３Ｂ、トランジスタＭ４、及びトランジスタＭ５として、ＯＳトランジスタを適用することが好ましい。これにより、書き込んだデータをトランジスタＭ３Ａ、トランジスタＭ３Ｂ、トランジスタＭ４、及びトランジスタＭ５によって長時間保持することができるため、メモリセル３１のリフレッシュの頻度を少なくすることができる。又は、メモリセル３１のリフレッシュ動作を不要にすることができる。また、トランジスタＭ３Ａ、トランジスタＭ３Ｂ、トランジスタＭ４、及びトランジスタＭ５として、実施の形態１に記載のＯＳトランジスタを用いることで、記憶装置の動作速度を向上させることができる。また、メモリセルの占有面積を低減することができる。

　なお、トランジスタＭ１Ａ、トランジスタＭ１Ｂ、トランジスタＭ２Ａ、トランジスタＭ２Ｂ、トランジスタＭ４、及びトランジスタＭ５として、Ｓｉトランジスタを用いてもよい。

　図２２に示すメモリセル３１において、トランジスタＭ１Ａ、トランジスタＭ２Ａ、及びトランジスタＭ３Ａ、並びに、トランジスタＭ１Ｂ、トランジスタＭ２Ｂ、及びトランジスタＭ３Ｂのそれぞれに、実施の形態１に示す本発明の一態様の半導体装置を適用することができる。

　また、図２２に示すメモリセル３１において、トランジスタＭ４及びトランジスタＭ５は、それぞれ、図１Ｅに示すメモリセル３０における１層目（トランジスタＭ１Ａ及びトランジスタＭ１Ｂが設けられる層）に設けることができる。又は、１層目と、２層目（トランジスタＭ２Ａ及びトランジスタＭ２Ｂが設けられる層）と、の間に新たに層（例えば、トランジスタを有する層）を形成し、当該層に設ける構成とすることもできる。この場合、メモリセル３１は、４層積層構造となる。

　このように、本発明の一態様の半導体装置をメモリセル３１に適用することにより、微細で優れた保持特性と速い動作速度を兼ね備える、極めて高性能なメモリセル３１を実現することができる。

　なお、図２１に示す記憶装置９００が有する駆動回路９１０と、メモリアレイ９２０と、は同一平面上に設けることができる。

　また、図２３Ａに示すように、駆動回路９１０と、メモリアレイ９２０と、を重ねて設けることもできる。駆動回路９１０とメモリアレイ９２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図２３Ｂに示すように、駆動回路９１０上にメモリアレイ９２０を複数層重ねて設けることもできる。これにより、記憶装置９００の占有面積を増加させることなく、記憶装置９００の記憶容量を大きくすることができる。

　続いて、上記記憶装置などの半導体装置を備えることができる演算処理装置の一例について説明する。

　図２４に、演算装置９７０のブロック図を示す。図２４に示す演算装置９７０は、例えばＣＰＵに適用することができる。また、演算装置９７０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサにも適用することができる。

　図２４に示す演算装置９７０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェイス９９８、キャッシュ９９９、及びキャッシュインターフェイス９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェイスを有してもよい。また、キャッシュ９９９及びキャッシュインターフェイス９８９は、別チップに設けてもよい。

　キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェイス９８９を介して接続される。キャッシュインターフェイス９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェイス９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェイス９９８を介してＡＬＵ９９１又はレジスタ９９６等に出力する機能を有する。

　後述するように、演算装置９７０上に積層して、メモリアレイ９２０を設けることができる。メモリアレイ９２０はキャッシュとして用いることができる。このとき、キャッシュインターフェイス９８９はメモリアレイ９２０に保持されているデータをキャッシュ９９９に供給する機能を有していてよい。またこのとき、キャッシュインターフェイス９８９の一部に、駆動回路９１０を有することが好ましい。

　図２４に示す演算装置９７０は、その構成を簡略化して示した一例に過ぎず、実際の演算装置９７０はその用途によって多種多様な構成を有している。例えば、図２４に示す演算装置９７０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個又はそれ以上とすることが好ましい。また、サーバ用途など非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算装置９７０が内部演算回路、データバスなどで扱うことができるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

　バスインターフェイス９９８を介して演算装置９７０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５に入力される。

　ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、演算装置９７０のプログラム実行中に、外部の入出力装置、周辺回路などからの割り込み要求を、その優先度、マスク状態などから判断し、処理する。レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、演算装置９７０の状態に応じてレジスタ９９６の読み出し又は書き込みを行う。

　また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

　図２４に示す演算装置９７０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。すなわち、レジスタ９９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ９９６内のメモリセルへの電源電圧の供給を停止することができる。

　メモリアレイ９２０と演算装置９７０は、重ねて設けることができる。図２５Ａ及び図２５Ｂに半導体装置９７５Ａの斜視図を示す。半導体装置９７５Ａは、演算装置９７０上に、メモリアレイが設けられた層９３０を有する。層９３０には、メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３が設けられている。演算装置９７０と各メモリアレイは、互いに重なる領域を有する。半導体装置９７５Ａの構成を分かりやすくするため、図２５Ｂでは演算装置９７０及び層９３０を分離して示している。

　メモリアレイを有する層９３０と演算装置９７０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減することができる。

　メモリアレイを有する層９３０と演算装置９７０とを積層する方法としては、演算装置９７０上に直接メモリアレイを有する層９３０を積層する方法（モノリシック積層ともいう。）を用いてもよいし、演算装置９７０と層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビア又は導電膜の接合技術（Ｃｕ−Ｃｕ接合など）を用いて接続する方法を用いてもよい。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくすることができるだけでなく、作製コストを削減することができる。

　ここで、演算装置９７０にキャッシュ９９９を有さず、層９３０に設けられるメモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３は、それぞれキャッシュとして用いることができる。このとき、例えばメモリアレイ９２０Ｌ１をＬ１キャッシュ（レベル１キャッシュともいう。）として用い、メモリアレイ９２０Ｌ２をＬ２キャッシュ（レベル２キャッシュともいう。）として用い、メモリアレイ９２０Ｌ３をＬ３キャッシュ（レベル３キャッシュともいう。）として用いることができる。３つのメモリアレイのうち、メモリアレイ９２０Ｌ３が最も容量が大きく、かつ、最もアクセス頻度が低い。また、メモリアレイ９２０Ｌ１が最も容量が小さく、かつ最もアクセス頻度が高い。

　メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３のそれぞれに、前述したＯＳ−ＳＲＡＭ（例えば、メモリセル３０又はメモリセル３１）を適用することができる。すなわち、メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３のそれぞれに、本発明の一態様の半導体装置を適用することができる。特に、最も容量が小さく、最もアクセス頻度が高いメモリアレイ９２０Ｌ１には、ＯＳ−ＳＲＡＭを適用することが好ましい。

　なお、演算装置９７０に設けられるキャッシュ９９９をＬ１キャッシュとして用いる場合は、層９３０に設けられる各メモリアレイを、それぞれ下位のキャッシュ、又はメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。

　また、図２５Ｂに示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２、及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリアレイ９２０Ｌ１と接続されている。同様に、駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリアレイ９２０Ｌ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリアレイ９２０Ｌ３と接続されている。

　なお、ここではキャッシュとして機能するメモリアレイを３つとした場合を示したが、１つ又は２つでもよいし、４つ以上であってもよい。

　メモリアレイ９２０Ｌ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェイス９８９の一部として機能してもよいし、駆動回路９１０Ｌ１がキャッシュインターフェイス９８９と接続される構成としてもよい。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェイス９８９の一部として機能する、又はこれと接続される構成としてもよい。

　メモリアレイ９２０をキャッシュとして機能させるか、メインメモリとして機能させるかは、各駆動回路９１０が有するコントロール回路９１２によって決定される。コントロール回路９１２は、演算装置９７０から供給された信号に基づいて、記憶装置９００が有する複数のメモリセル９５０の一部をＲＡＭとして機能させることができる。

　記憶装置９００は、複数のメモリセル９５０の一部をキャッシュとして機能させ、他の一部をメインメモリとして機能させることができる。すなわち、記憶装置９００はキャッシュとしての機能と、メインメモリとしての機能を併せ持つことができる。本発明の一態様の記憶装置９００は、例えば、ユニバーサルメモリとして機能させることができる。

　また、一つのメモリアレイ９２０を有する層９３０を、演算装置９７０に重ねて設けてもよい。図２６Ａに半導体装置９７５Ｂの斜視図を示す。

　半導体装置９７５Ｂでは、一つのメモリアレイ９２０を複数のエリアに分けて、それぞれ異なる機能で使用することができる。図２６Ａでは、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。

　また半導体装置９７５Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を、状況に応じて変えることができる。例えば、Ｌ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。

　また、複数のメモリアレイを積層してもよい。図２６Ｂに半導体装置９７５Ｃの斜視図を示している。

　半導体装置９７５Ｃは、メモリアレイ９２０Ｌ１を有する層９３０Ｌ１と、その上にメモリアレイ９２０Ｌ２を有する層９３０Ｌ２と、その上にメモリアレイ９２０Ｌ３を有する層９３０Ｌ３と、が積層されている。最も演算装置９７０に物理的に近いメモリアレイ９２０Ｌ１を上位のキャッシュに用い、最も遠いメモリアレイ９２０Ｌ３を下位のキャッシュ又はメインメモリに用いることができる。このような構成とすることで、各メモリアレイの容量を増大させることができるため、より処理能力を向上させることができる。

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
　本実施の形態では、本発明の一態様の記憶装置の応用例について説明する。実施の形態３で説明したように、本発明の一態様の記憶装置には、実施の形態１で説明した本発明の一態様の半導体装置を適用することができる。

　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図２７Ａに、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図２７Ａでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、Ｌ１キャッシュ（Ｌ１　ｃａｃｈｅ）、Ｌ２キャッシュ（Ｌ２　ｃａｃｈｅ）、Ｌ３キャッシュ（Ｌ３　ｃａｃｈｅ）、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）、ストレージ（ｓｔｏｒａｇｅ）等がある。なお、ここではＬ３キャッシュまで有する例を示したが、さらに下位のキャッシュを有していてもよい。

　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。

　キャッシュは、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）に保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュに求められる記憶容量はメインメモリより少ないが、メインメモリよりも速い動作速度が求められる。また、キャッシュで書き換えられたデータは複製されてメインメモリに供給される。

　メインメモリは、ストレージ（ｓｔｏｒａｇｅ）から読み出されたプログラム、データなどを保持する機能を有する。

　ストレージは、長期保存が必要なデータ、及び演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。例えば、３Ｄ　ＮＡＮＤなどの高容量かつ不揮発性の記憶装置を用いることができる。

　本発明の一態様の酸化物半導体を用いた記憶装置（ＯＳメモリ（ＯＳ　ｍｅｍｏｒｙ））は、動作速度が速く、長期間のデータ保持が可能である。そのため、図２７Ａに示すように、本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方に好適に用いることができる。また、本発明の一態様の記憶装置は、ストレージが位置する階層にも適用することができる。

　また、図２７Ｂでは、キャッシュの一部にＳＲＡＭを、他の一部に本発明の一態様のＯＳメモリを適用した場合の例を示す。

　キャッシュのうち、最も下位に位置するものを、ＬＬＣ（Ｌａｓｔ　Ｌｅｖｅｌ　Ｃａｃｈｅ）と呼ぶことができる。ＬＬＣはこれよりも上位のキャッシュよりも速い動作速度は求められないものの、大きな記憶容量を有することが望ましい。本発明の一態様のＯＳメモリは動作速度が速く、長期間のデータ保持が可能であるため、ＬＬＣに好適に用いることができる。なお、本発明の一態様のＯＳメモリは、ＦＬＣ（Ｆｉｎａｌ　Ｌｅｖｅｌ　Ｃａｃｈｅ）にも適用することができる。

　例えば、図２７Ｂに示すように、上位のキャッシュ（Ｌ１キャッシュ、Ｌ２キャッシュ等）にＳＲＡＭを用い、ＬＬＣに本発明の一態様のＯＳメモリを用いる構成とすることができる。また、図２７Ｂに示すように、メインメモリにはＯＳメモリだけでなくＤＲＡＭを適用することもできる。

　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
　本実施の形態では、本発明の一態様の半導体装置の応用例について、図面を用いて説明する。本発明の一態様の半導体装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣともいう。）に用いることができる。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。

［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２８Ａに示す。図２８Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２８Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して接続されている。電子部品７００は、例えば、プリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で接続されることで実装基板７０４が完成する。

　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）等の貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合等の接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。

　また、オンチップメモリの構成とすることで、ＴＳＶ等の貫通電極を用いる技術と比較し、例えば接続配線のサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう。）を向上させることが可能となる。

　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。

　また、半導体装置７１０を、ダイといってもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう。）に回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）等が挙げられる。例えば、シリコン基板（シリコンウエハともいう。）から得られたダイを、シリコンダイという場合がある。

　次に、電子部品７３０の斜視図を図２８Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられる。

　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。

　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。

　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」という場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。

　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。

　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。

　一方で、シリコンインターポーザ、及びＴＳＶ等を用いて端子ピッチの異なる複数の集積回路を接続する場合、当該端子ピッチの幅等のスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。

　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。

　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２８Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現することができる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現することができる。

　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。

［電子機器］
　次に、電子機器６５００の斜視図を図２９Ａに示す。図２９Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、制御装置６５０９等を有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９等に適用することができる。

　図２９Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６等を有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６等に適用することができる。なお、本発明の一態様の半導体装置を、前述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。

［大型計算機］
　次に、大型計算機５６００の斜視図を図２９Ｃに示す。図２９Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータといってもよい。

　計算機５６２０は、例えば、図２９Ｄに示す斜視図の構成とすることができる。図２９Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。

　図２９Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置等を備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２９Ｅには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照することができる。

　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅが挙げられる。

　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力等を行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力を行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、例えば、ＨＤＭＩ（登録商標）が挙げられる。

　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を接続することができる。

　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式の半田付けを行うことで、半導体装置５６２７とボード５６２２を接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵ等が挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。

　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式の半田付けを行うことで、半導体装置５６２８とボード５６２２を接続することができる。半導体装置５６２８としては、例えば、記憶装置が挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。

　大型計算機５６００は並列計算機としても機能することができる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。

［宇宙用機器］
　本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。

　本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射し得る環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、又は、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一又は複数を含んでもよい。

　図３０には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３０においては、宇宙空間に惑星６８０４を例示している。

　また、図３０には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう。）、又はバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、又はバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。

　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線等に代表される粒子放射線が挙げられる。

　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えば、ソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールという場合がある。

　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば、地上に設けられた受信機、又は他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。

　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射し得る環境においても信頼性が高く、好適に用いることができる。

　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられる物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば、地球観測衛星としての機能を有することができる。

　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、又は宇宙探査機等の宇宙用機器に好適に用いることができる。

　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。

［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンター等に適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障する等、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、等建屋の大型化が必要となる。

　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化等を図ることができる。そのため、データセンターの省スペース化を図ることができる。

　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減することができる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現することができる。よってデータセンターの信頼性を高めることができる。

　図３１にデータセンターに適用可能なストレージシステムを示す。図３１に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。

　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されてもよい。

　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。

　前述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１又はストレージ７００３に出力される。

　前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。

　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターの中から選ばれるいずれか一又は複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ_２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。

　本実施の形態は、他の実施の形態と適宜組み合わせることができる。

３０：メモリセル、３０Ａ：半導体装置、３０Ｂ：半導体装置、３１：メモリセル、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１０１：基板、１０３：絶縁層、１０３＿１：絶縁層、１０３＿２：絶縁層、１０３ａ：絶縁層、１０３ｂ：絶縁層、１０３ｃ：絶縁層、１０５：絶縁層、１０５ａ：絶縁層、１０５ｂ：絶縁層、１０５ｃ：絶縁層、１０７：絶縁層、１０７ａ：絶縁層、１０７ｂ：絶縁層、１０７ｃ：絶縁層、１１１：導電層、１１１ａ：導電層、１１１ａ＿２：導電層、１１１ｂ：導電層、１１１ｂ＿２：導電層、１１１ｃ：導電層、１１２：導電層、１１２ａ：導電層、１１２Ａ：導電膜、１１２ｂ：導電層、１１２ｃ：導電層、１１２ｃ＿２：導電層、１１３：半導体層、１１３ａ：半導体層、１１３ｂ：半導体層、１１３ｃ：半導体層、１１３ｉ：領域、１１３ｎａ：領域、１１３ｎｂ：領域、１１５：導電層、１１５ａ：導電層、１１５Ａ：導電膜、１１５ｂ：導電層、１１５ｃ：導電層、１１６：絶縁層、１１７：導電層、１２１：開口、１３１：絶縁層、１３９：絶縁層、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２１１：導電層、２３１：絶縁層、２５６：導電層、２５７：導電層、２５８：導電層、２５９：導電層、３００Ａ：トランジスタ、３００Ｂ：トランジスタ、３１１：基板、３１２：絶縁層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３５２：絶縁層、３５４：絶縁層、３５６：導電層、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９００：記憶装置、９１０：駆動回路、９１０Ｌ１：駆動回路、９１０Ｌ２：駆動回路、９１０Ｌ３：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２０：メモリアレイ、９２０Ｌ１：メモリアレイ、９２０Ｌ２：メモリアレイ、９２０Ｌ３：メモリアレイ、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４０Ｌ１：接続電極、９４０Ｌ２：接続電極、９４０Ｌ３：接続電極、９４１：行デコーダ、９４２：列デコーダ、９５０：メモリセル、９７０：演算装置、９７５Ａ：半導体装置、９７５Ｂ：半導体装置、９７５Ｃ：半導体装置、９８９：キャッシュインターフェイス、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェイス、９９９：キャッシュ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７００４：ストレージエリアネットワーク

Claims (16)

1. 　第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
   　前記第１のトランジスタは、ｐチャネル型トランジスタであり、
   　前記第２のトランジスタは、前記第１のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
   　前記第３のトランジスタは、前記第２のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
   　前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方とは、第１のノードにて電気的に接続し、
   　前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのゲートと、前記第３のトランジスタのソース又はドレインの一方とは、第２のノードにて電気的に接続する、
   　半導体装置。
2. 　請求項１において、
   　前記第２のトランジスタ及び前記第３のトランジスタは、それぞれ、縦型トランジスタである、
   　半導体装置。
3. 　請求項１又は請求項２において、
   　前記第２のトランジスタ及び前記第３のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有する、
   　半導体装置。
4. 　請求項１において、
   　前記第１のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有する、
   　半導体装置。
5. 　請求項１に記載の半導体装置である第１の半導体装置と、前記第１の半導体装置と異なる第２の半導体装置と、を有し、
   　前記第２の半導体装置は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、
   　前記第４のトランジスタは、ｐチャネル型トランジスタであり、
   　前記第５のトランジスタは、前記第４のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
   　前記第６のトランジスタは、前記第５のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
   　前記第４のトランジスタのゲートと、前記第５のトランジスタのソース又はドレインの一方とは、第３のノードにて電気的に接続し、
   　前記第４のトランジスタのソース又はドレインの一方と、前記第５のトランジスタのゲートと、前記第６のトランジスタのソース又はドレインの一方とは、第４のノードにて電気的に接続し、
   　前記第１のトランジスタと、前記第４のトランジスタと、は同一層上に位置し、
   　前記第２のトランジスタと、前記第５のトランジスタと、は同一層上に位置し、
   　前記第３のトランジスタと、前記第６のトランジスタと、は同一層上に位置し、
   　前記第２のノードと、前記第３のノードと、は電気的に接続し、
   　前記第１のノードと、前記第４のノードと、は電気的に接続する、
   　記憶装置。
6. 　請求項５において、
   　前記第５のトランジスタ及び前記第６のトランジスタは、それぞれ、縦型トランジスタである、
   　記憶装置。
7. 　請求項５において、
   　前記第５のトランジスタ及び前記第６のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有する、
   　記憶装置。
8. 　請求項５において、
   　前記第４のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有する、
   　記憶装置。
9. 　第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
   　前記第１のトランジスタは、ｐチャネル型トランジスタであり、
   　前記第２のトランジスタは、前記第１のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
   　前記第３のトランジスタは、前記第２のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
   　前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方とは、第１のノードにて電気的に接続し、
   　前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのゲートと、前記第３のトランジスタのソース又はドレインの一方とは、第２のノードにて電気的に接続し、
   　前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタは、それぞれ、縦型トランジスタである、
   　半導体装置。
10. 　請求項９において、
    　前記第２のトランジスタ及び前記第３のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有する、
    　半導体装置。
11. 　請求項９又は請求項１０において、
    　前記第１のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有する、
    　半導体装置。
12. 　請求項９又は請求項１０において、
    　前記第１のトランジスタは、チャネル形成領域を有する半導体層に、スズ及び酸素を有する、
    　半導体装置。
13. 　請求項９に記載の半導体装置である第１の半導体装置と、前記第１の半導体装置と異なる第２の半導体装置と、を有し、
    　前記第２の半導体装置は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し、
    　前記第４のトランジスタは、ｐチャネル型トランジスタであり、
    　前記第５のトランジスタは、前記第４のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
    　前記第６のトランジスタは、前記第５のトランジスタ上に重なって位置するｎチャネル型トランジスタであり、
    　前記第４のトランジスタのゲートと、前記第５のトランジスタのソース又はドレインの一方とは、第３のノードにて電気的に接続し、
    　前記第４のトランジスタのソース又はドレインの一方と、前記第５のトランジスタのゲートと、前記第６のトランジスタのソース又はドレインの一方とは、第４のノードにて電気的に接続し、
    　前記第４のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタは、それぞれ、縦型トランジスタであり、
    　前記第１のトランジスタと、前記第４のトランジスタと、は同一層上に位置し、
    　前記第２のトランジスタと、前記第５のトランジスタと、は同一層上に位置し、
    　前記第３のトランジスタと、前記第６のトランジスタと、は同一層上に位置し、
    　前記第２のノードと、前記第３のノードと、は電気的に接続し、
    　前記第１のノードと、前記第４のノードと、は電気的に接続する、
    　記憶装置。
14. 　請求項１３において、
    　前記第５のトランジスタ及び前記第６のトランジスタは、それぞれ、チャネル形成領域を有する半導体層に、インジウム及び酸素を有する、
    　記憶装置。
15. 　請求項１３において、
    　前記第４のトランジスタは、チャネル形成領域を有する半導体層に、シリコンを有する、
    　記憶装置。
16. 　請求項１３において、
    　前記第４のトランジスタは、チャネル形成領域を有する半導体層に、スズ及び酸素を有する、
    　記憶装置。