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WO2025079230A1 - 半導体装置 - Google Patents

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WO2025079230A1
WO2025079230A1 PCT/JP2023/037170 JP2023037170W WO2025079230A1 WO 2025079230 A1 WO2025079230 A1 WO 2025079230A1 JP 2023037170 W JP2023037170 W JP 2023037170W WO 2025079230 A1 WO2025079230 A1 WO 2025079230A1
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wiring
layer
semiconductor layer
transistor
bsm1
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淳 岡本
紘宜 武野
ウェンゼン ワン
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Socionext Inc
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Socionext Inc
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Definitions

  • the present invention relates to a semiconductor device.
  • CFET Complementary Field Effect Transistor
  • BS-PDN Backside Power Delivery Network
  • TSV Through Silicon Vias
  • a power switch circuit that controls the on/off supply of power potential is provided in standard cells, etc.
  • the present invention has been made in consideration of the above points, and aims to provide an appropriate layout for a power switch circuit formed using a CFET whose source and drain are directly connected to a TSV.
  • FIG. 2 shows an example of a cross-sectional structure of the semiconductor device 100 of FIG. 1.
  • the semiconductor device 100 has a substrate SUB, a wiring layer WL1 formed on the front surface FS side of the substrate SUB, and a wiring layer WL2 formed on the back surface BS side of the substrate SUB.
  • the front surface FS of the substrate SUB is an example of a second surface
  • the back surface BS of the substrate SUB is an example of a first surface.
  • a source/drain S/D that is part of a CFET is formed on each of the bottom side, which is closer to the substrate SUB, and the top side, which is farther from the substrate SUB.
  • the power switch circuit PSW is connected to a power line TVD and a ground line VSS and operates.
  • the power switch circuit PSW has a control circuit CNTL and a switch transistor SWT.
  • the control circuit CNTL generates a control signal COUT that controls the switch transistor SWT in response to an input signal (not shown).
  • the power line TVD is an example of a first power line
  • the virtual power line VVDD is an example of a second power line
  • the ground line VSS is an example of a third power line.
  • the source and drain of the NMOS transistor NM may be set to floating if no problems occur in the operation of the power switch circuit PSW. In this case, the source and drain of the NMOS transistor NM may be connected to each other by wiring.
  • FIG. 5 shows an example of the layout of the power switch circuit PSW and standard cell SC of FIG. 3.
  • the interlayer insulating film is omitted, and the substrate SUB is simply shown by a thick dashed line.
  • the source/drain S/D of the PMOS transistor PM of the CFET is formed in the bottom semiconductor layer arranged on the substrate SUB, and the source/drain S/D of the NMOS transistor NM of the CFET is formed in the top semiconductor layer arranged on the bottom semiconductor layer.
  • the letters S and D attached to the source and drain S/D of the NMOS transistor NM and PMOS transistor PM respectively indicate the source and drain of the transistor.
  • the source and drain S/D of the NMOS transistor NM that does not have either the letter S or D attached to it indicates that it does not function as a transistor.
  • the source S of the PMOS transistor PM is an example of the first semiconductor layer
  • the drain D of the PMOS transistor PM is an example of the second semiconductor layer.
  • the source of the NMOS transistor NM is an example of either the third semiconductor layer or the fourth semiconductor layer.
  • the drain of the NMOS transistor NM is an example of the other of the third semiconductor layer or the fourth semiconductor layer.
  • the source of the NMOS transistor is connected to the ground line VSS (BSM1) formed on the back surface of the substrate SUB via a top wiring TOP, a via VIA, a bottom wiring BTM, and a TSV that extend in the X direction.
  • the drain of the NMOS transistor is connected to an upper layer wiring (not shown) via a top wiring TOP and a via VIA that extend in the X direction.
  • the drain of the NMOS transistor is connected to the bottom wiring BTM via a via VIA.
  • the wiring indicated by the thick solid lines extending in the Y direction indicates the wiring of the wiring layer FSM1 (FSM stands for Frontside Metal) that is arranged above the switch transistor SWT and the standard cell SC (the side in the Z direction from the substrate SUB toward the position where the CFET is arranged).
  • the wiring of the wiring layer FSM1 is located above the top wiring TOP.
  • the source and drain of the PMOS transistor PM are arranged in a position in the Z direction corresponding to the formation region of the bottom wiring BTM.
  • the source and drain of the PMOS transistor PM are arranged on both sides of the gate GT in the Y direction.
  • the virtual power line VVDD of the BSM1 layer is arranged offset in a plan view with respect to the transistor row of the switch transistor SWT.
  • the wiring and vias, etc. of the BSM1 layer and BSM2 layer below the substrate SUB may be formed on the underside of the substrate SUB on which the power switch circuit PSW, etc. are formed, using a semiconductor manufacturing process.
  • the wiring and vias, etc. of the BSM1 layer and BSM2 layer below the substrate SUB may be formed on a substrate other than the substrate SUB on which the power switch circuit PSW and standard cell SC are formed.
  • the wiring layer including the wiring and vias, etc. of the BSM1 layer and BSM2 layer formed on the separate substrate is joined to the underside of the substrate SUB.
  • FIG. 12 shows an example of a cross section taken along line Y1-Y1' in FIGS. 7 to 9.
  • the source/drain S/D of the NMOS transistor NM is connected to the ground line VSS as shown in FIG. 7.
  • the source S of the PMOS transistor PM of the switch transistor SWT is directly connected to the TSV. This TSV is connected to the power supply line TVDD of the BSM1 layer.
  • the source/drain S/D of the NMOS transistor NM of the power switch circuit PSW is connected to the via VIA on the bottom wiring BTM layer side through the top wiring TOP that is provided at a position overlapping the virtual power line VVDD (BSM1) in a plan view.
  • Figure 15 is the same as the layout in Figure 8, except that in the power switch circuit PSW, the via VIA connected to the top wiring TOP in Figure 14 is connected to the virtual power line VVDD in the BSM1 layer via the bottom wiring BTM and TSV.
  • Third Embodiment 16 shows an example of the layout of the power switch circuit and the standard cell in the third embodiment.
  • the same elements as those in FIG. 5 are given the same reference numerals, and detailed description is omitted.
  • the power switch circuit PSW and the standard cell SC shown in FIG. 16 are mounted in the standard cell block SCB of the semiconductor device 100, similar to FIG. 1.
  • the cross-sectional structure of the semiconductor device 100 on which the power switch circuit PSW and the standard cell SC in FIG. 16 are mounted is similar to FIG. 2.
  • the circuit arranged in the standard cell block SCB is similar to FIG. 3.
  • the circuit example of the power switch circuit PSW and the standard cell SC shown in FIG. 16 is similar to FIG. 4.
  • the drain D of the PMOS transistor PM of the power switch circuit PSW is connected to the virtual power line VVDD of the BSM1 layer via the top wiring TOP, via VIA, bottom wiring BTM, and TSV.
  • the source S of the PMOS transistor PM of the power switch circuit PSW is connected to the power line TVDD of the BSM1 layer via the top wiring TOP, via VIA, bottom wiring BTM, and TSV.
  • the source/drain S/D of the NMOS transistor NM of the power switch circuit PSW is directly connected to the TSV. This TSV is connected to the ground line VSS of the BSM1 layer.
  • the source and drain of the PMOS transistor PM cannot be connected to the wiring in the BSM1 layer by direct contact using a TSV.
  • the power supply line TVDD in the BSM1 layer cannot be placed under the row of switch transistors SWT.
  • FIG. 17 shows an example of a plan view of the power switch circuit PSW and standard cell SC of FIG. 16, viewed from the top wiring TOP side to the substrate SUB side. Elements similar to those in FIG. 7 are given the same reference numerals, and detailed descriptions are omitted.
  • the source S of the NMOS transistor NM forming the inverter is directly connected to the TSV.
  • This TSV is connected to the ground line VSS of the BSM1 layer.
  • the drain D of the NMOS transistor NM forming the inverter is connected to the top wiring TOP (FIG. 17) to which the drain D of the PMOS transistor PM in FIG. 17 is connected, via the bottom wiring BTM and via VIA.
  • the virtual power line VVDD of the BSM1 layer is connected to the top wiring TOP of FIG. 17 through the TSV, bottom wiring BTM, and via VIA, and is connected to the source S of the PMOS transistor PM (FIG. 17).
  • FIG. 20 shows an example of a cross section taken along line X1-X1' in FIGS. 17 to 19. Elements similar to those in FIG. 10 are given the same reference numerals, and detailed description is omitted.
  • FIG. 20 is similar to FIG. 10, except that the order of the virtual power line VVDD, power line TVDD, and ground line VSS arranged in the BSM1 layer is different from that in FIG. 10, and the ground line VSS is formed in the BSM2 layer.
  • FIG. 22 shows an example of a cross section taken along line Y1-Y1' in FIGS. 17 to 19. Elements similar to those in FIG. 12 are given the same reference numerals and detailed descriptions are omitted. FIG. 22 is similar to FIG. 12 except that the positions of the NMOS transistor NM and the PMOS transistor PM in the Z direction are reversed from those in FIG. 12.
  • both sources/drains S/D of the two NMOS transistors NM arranged on either side of the gate GT of the power switch circuit PSW to the ground line VSS By connecting both sources/drains S/D of the two NMOS transistors NM arranged on either side of the gate GT of the power switch circuit PSW to the ground line VSS, the potentials of the sources/drains S/D of the two NMOS transistors NM can be stabilized and fluctuations in the characteristics of the power switch circuit PSW can be suppressed. In addition, the charge/discharge current (leak current) of the power switch circuit PSW can be suppressed.
  • the switch transistor SWT of the power switch circuit PSW may have an NMOS transistor NM that connects the ground line VSS to the virtual ground line VVSS, and a source/drain S/D of a PMOS transistor PM that is connected to the power line VDD or the virtual ground line VVSS and does not function as a transistor.

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Abstract

半導体装置は、基板の上方に形成された第１及び第２の半導体層と、第１及び第２の半導体層と平面視で重なる位置に形成された第３及び第４の半導体層と、第１及び第２の半導体層の間であって第３及び第４の半導体層の間に形成された第１のゲートとを有する。第１及び第２の半導体層は、それぞれ基板の裏面に形成された第１及び第２の電源線に電気的に接続され、第１及び第２の半導体層と第１のゲートにより第１及び第２の電源線を接続又は遮断するスイッチトランジスタが形成される。第３の半導体層は、第４の半導体層と電気的に接続する。

Description

半導体装置
　本発明は、半導体装置に関する。
　トランジスタを積層して形成するＣＦＥＴ（Complementary Field Effect Transistor）技術が知られている。半導体基板の裏面から電源電位を供給するＢＳ－ＰＤＮ（Backside Power Delivery Network）において、ＴＳＶ（Through Silicon Via）等のビアがトランジスタのソース・ドレインに直接接続する技術が知られている。電源電位の供給のオン・オフを制御する電源スイッチ回路をスタンダードセル等に設ける技術が知られている。
米国特許出願公開第２０２３／０１７８４３５号明細書 米国特許出願公開第２０２３／００６７３１１号明細書 米国特許出願公開第２０２２／０１２３０２３号明細書 米国特許出願公開第２０２２／０１８１２５８号明細書 国際公開第２０２０／０６５９１６号 国際公開第２０２０／０６６７９７号 国際公開第２０２０／２１７３９６号 国際公開第２０２０／２１７４００号 米国特許出願公開第２０２１／０３６６９０２号明細書 米国特許出願公開第２０２２／０１０２４７９号明細書 米国特許出願公開第２０２１／０２１０６００号明細書
　ＣＦＥＴのソース又はドレインをＴＳＶに直接接続して電源スイッチ回路を形成する場合、電源スイッチ回路をどのようにレイアウトすべきかの詳細な検討がされていない。
　本発明は、上記の点に鑑みてなされたもので、ソース・ドレインがＴＳＶに直接接続されるＣＦＥＴを用いて形成される電源スイッチ回路を適切にレイアウトすることを目的とする。
　本発明の一態様では、半導体装置は、基板と、前記基板の第１の面上に形成された第１の電源線、第２の電源線及び第３の電源線と、前記基板の前記第１の面と対向する第２の面の上方に形成され、前記第１の電源線に電気的に接続する第１の半導体層と、前記基板の第２の面の上方に形成され、前記第２の電源線に電気的に接続する第２の半導体層と、前記第１の半導体層上と平面視で重なる位置に形成された第３の半導体層と、前記第２の半導体層上と平面視で重なる位置に形成された第４の半導体層と、前記基板上の、前記第１の半導体層と前記第２の半導体層との間であって、前記第３の半導体層と前記第４の半導体層との間に形成された第１のゲートと、前記第１の半導体層、第２の半導体層及び前記第１のゲートを有し、電気的に前記第１の電源線と前記第２の電源線との間に設けられたトランジスタと、を有し、前記第３の半導体層は、前記第４の半導体層と電気的に接続する。
　開示の技術によれば、ソース・ドレインがＴＳＶに直接接続されるＣＦＥＴを用いて形成される電源スイッチ回路を適切にレイアウトすることができる。
第１実施形態における半導体装置のレイアウトの一例を示す平面図である。 図１の半導体装置の断面構造の一例を示す断面図である。 図１のスタンダードセルブロックに配置される回路の一例を示す回路図である。 図３の電源スイッチ回路の一例を示す回路図である。 図３の電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す斜視図である。 トップ配線と基板の裏面に形成されるＢＳＭ１層の配線との接続方法の例を示す斜視図である。 図５の電源スイッチ回路及びスタンダードセルにおいて、トップ配線側から基板ＳＵＢを視た平面視の一例を示す平面図である。 図５の電源スイッチ回路及びスタンダードセルにおいて、ボトム配線側から基板側を視た平面視の一例を示す平面図である。 図５の電源スイッチ回路及びスタンダードセルが形成される領域におけるＢＳＭ１層及びＢＳＭ２層の平面視の一例を示す平面図である。 図７から図９のＸ１－Ｘ１'線に沿う断面の一例を示す断面図である。 図７から図９のＸ２－Ｘ２'線に沿う断面の一例を示す断面図である。 図７から図９のＹ１－Ｙ１'線に沿う断面の一例を示す断面図である。 第２実施形態における電源スイッチ回路及びスタンダードセルの一例を示す回路図である。 図１３の電源スイッチ回路及びスタンダードセルにおいて、トップ配線側から基板ＳＵＢを視た平面視の一例を示す平面図である。 図１３の電源スイッチ回路及びスタンダードセルにおいて、ボトム配線側から基板側を視た平面視の一例を示す平面図である。 第３実施形態における電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す斜視図である。 図１６の電源スイッチ回路及びスタンダードセルにおいて、トップ配線側から基板ＳＵＢを視た平面視の一例を示す平面図である。 図１６の電源スイッチ回路及びスタンダードセルにおいて、ボトム配線側から基板側を視た平面視の一例を示す平面図である。 図１６の電源スイッチ回路及びスタンダードセルが形成される領域におけるＢＳＭ１層及びＢＳＭ２層の平面視の一例を示す平面図である。 図１７から図１９のＸ１－Ｘ１'線に沿う断面の一例を示す断面図である。 図１７から図１９のＸ２－Ｘ２'線に沿う断面の一例を示す断面図である。 図１７から図１９のＹ１－Ｙ１'線に沿う断面の一例を示す断面図である。
　以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線又は信号端子を示す符号としても使用される。電源電位を示す符号は、電源電位が供給される電源線又は電源端子を示す符号としても使用される。
　（第１実施形態）
　図１は、第１実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置１００は、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）等でもよい。
　半導体装置１００は、複数のＩ／ＯセルＩＯＣ、ＩＯＣＰと内部回路領域ＩＮＴＲとを有する。Ｉ／ＯセルＩＯＣは、入力信号、出力信号又は入出力信号等の信号ＳＧＮＬ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰは、電源電位又は接地電位用のインタフェース回路である。
　各Ｉ／ＯセルＩＯＣ、ＩＯＣＰは、内部回路領域ＩＮＴＲに接続される。例えば、内部回路領域ＩＮＴＲは、スタンダードセルが設けられる１つ又は複数のスタンダードセルブロックＳＣＢを有する。なお、内部回路領域ＩＮＴＲには、スタンダードセル以外の論理回路が搭載されてもよく、メモリが搭載されてもよい。メモリは、スタンダードセルブロックＳＣＢ内に搭載されてもよい。
　図２は、図１の半導体装置１００の断面構造の一例を示す。半導体装置１００は、基板ＳＵＢと、基板ＳＵＢの表面ＦＳ側に形成された配線層ＷＬ１と、基板ＳＵＢの裏面ＢＳ側に形成された配線層ＷＬ２とを有する。基板ＳＵＢの表面ＦＳは、第２の面の一例であり、基板ＳＵＢの裏面ＢＳは、第１の面の一例である。基板ＳＵＢの表面ＦＳには、基板ＳＵＢに近い側であるボトム側と基板ＳＵＢから遠い側であるトップ側のそれぞれにＣＦＥＴの一部であるソース・ドレインＳ／Ｄが形成される。
　配線層ＷＬ２は、複数の配線層ＢＳＭ１、ＢＳＭ２（図２では２層、ＢＳＭはBackside Metalの略）を有する。配線層ＷＬ２における基板ＳＵＢと反対側の面（裏面）には、外部接続端子であるパッドＰＡＤが形成されている。例えば、配線層ＢＳＭ１、ＢＳＭ２には、電源電位及び接地電位等をそれぞれ供給する配線Ｗ１、Ｗ２がそれぞれ形成されている。配線Ｗ１、Ｗ２間及び配線Ｗ２とパッドＰＡＤとの間は、ビアＶＩＡを介して相互に接続される。以下では、配線層ＢＳＭ１、ＢＳＭ２は、ＢＳＭ１層、ＢＳＭ２層とも称される。
　配線層ＷＬ２の配線Ｗ１は、基板ＳＵＢに形成されたＴＳＶ等のビアＶＩＡを介してＣＦＥＴのボトム側のソース・ドレインＳ／Ｄに接続される。配線Ｗ１は、ＴＳＶ等のビアＶＩＡを介して、基板ＳＵＢの表面に埋め込まれた埋め込み配線ＢＰＲ（Buried Power Rail）に接続されてもよい。なお、配線層ＷＬ２は、基板ＳＵＢの裏面に形成された配線層であってもよいし、基板ＳＵＢの裏面に張り合わされた別のチップに形成された配線層であってもよい。ＣＦＥＴのソース・ドレインＳ／Ｄは、配線層ＷＬ１に形成される配線Ｗ３に接続されてもよい。
　図３は、図１のスタンダードセルブロックＳＣＢに配置される回路の一例を示す。スタンダードセルブロックＳＣＢは、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとを有する。スタンダードセルＳＣは、仮想電源線ＶＶＤＤ及び接地線ＶＳＳに接続され、仮想電源線ＶＶＤＤから仮想電源電位ＶＶＤＤの供給を受けて動作する。スタンダードセルＳＣは、各種ロジック回路を有する。
　電源スイッチ回路ＰＳＷは、電源線ＴＶＤＤ及び接地線ＶＳＳに接続されて動作する。電源スイッチ回路ＰＳＷは、制御回路ＣＮＴＬとスイッチトランジスタＳＷＴとを有する。例えば、制御回路ＣＮＴＬは、図示しない入力信号に応じてスイッチトランジスタＳＷＴを制御する制御信号ＣＯＵＴを生成する。電源線ＴＶＤＤは、第１の電源線の一例であり、仮想電源線ＶＶＤＤは、第２の電源線の一例であり、接地線ＶＳＳは、第３の電源線の一例である。
　スイッチトランジスタＳＷＴは、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたＰＭＯＳトランジスタを有し、制御回路ＣＮＴＬからの制御信号ＣＯＵＴの電圧をゲート電位として受けて動作する。スイッチトランジスタＳＷＴがオンしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとが電気的に接続され、電源電位ＴＶＤＤは、仮想電源線ＶＶＤＤを介してスタンダードセルＳＣに供給される。スイッチトランジスタＳＷＴがオフしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの電気的な接続が遮断され、仮想電源線ＶＶＤＤは、フローティング状態に設定される。
　図４は、図３の電源スイッチ回路ＰＳＷの回路の一例を示す。電源スイッチ回路ＰＳＷは、ＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＮＭとを含むスイッチトランジスタＳＷＴを有する。スイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭは、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続される。
　スイッチトランジスタＳＷＴのＮＭＯＳトランジスタＮＭは、ソース及びドレインの両方が接地線ＶＳＳに接続される。ＮＭＯＳトランジスタＮＭのソース及びドレインをオープンにせずに電位が固定の電圧線に接続することで、ＮＭＯＳトランジスタＮＭのソース及びドレインの電位を安定させることができ、ＮＭＯＳトランジスタＮＭの特性の変動を抑制することができる。また、ソース領域及びドレイン領域の充放電電流（リーク電流）を抑制することができる。
　ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭのゲートは、図３の制御回路ＣＮＴＬから出力される制御信号ＣＯＵＴを受ける。図４では、スタンダードセルＳＣが、仮想電源線ＶＶＤＤと接地線ＶＳＳとの間に配置されたインバータを有する例が示される。例えば、電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのトランジスタは、ＣＦＥＴである。
　なお、ＮＭＯＳトランジスタＮＭのソース及びドレインは、電源スイッチ回路ＰＳＷの動作に問題が発生しない場合、フローティングに設定されてもよい。この場合、ＮＭＯＳトランジスタＮＭのソース及びドレインは、配線により互いに接続されてもよい。
　図５は、図３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのレイアウトの一例を示す。図５では、層間絶縁膜の図示は省略し、基板ＳＵＢは太い破線で簡易的に示している。図５に示すレイアウトでは、基板ＳＵＢ上に配置されたボトム側の半導体層にＣＦＥＴのＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄが形成され、ボトム側の半導体層上に配置されたトップ側の半導体層にＣＦＥＴのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄが形成される。
　ＣＦＥＴでは、ボトム側の２つの半導体層がボトム側のナノシートＮＳにより相互に接続され、トップ側の２つの半導体層がトップ側のナノシートＮＳにより相互に接続される。ＣＦＥＴでは、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとは共通である。ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、Ｎ型の導電型を有し、ＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄは、Ｐ型の導電型を有する。本発明では、トランジスタとして機能しない場合も含めて半導体層をソース・ドレインＳ／Ｄと呼ぶことがある。また、トランジスタとして機能しない場合も含めて、ＣＦＥＴの構造の一部を、その半導体層の導電型に応じてＮＭＯＳトランジスタＮＭまたはＰＭＯＳトランジスタＰＭと呼ぶことがある。
　ＮＭＯＳトランジスタＮＭ及びＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄに付した符号Ｓ、Ｄは、それぞれトランジスタのソースとドレインを示す。符号Ｓ、Ｄのいずれも付していないＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、トランジスタとして機能しないことを示す。
　ＰＭＯＳトランジスタＰＭのソースＳは、第１の半導体層の一例であり、ＰＭＯＳトランジスタＰＭのドレインＤは、第２の半導体層の一例である。ＮＭＯＳトランジスタＮＭのソースは、第３の半導体層又は第４の半導体層の一方の一例である。ＮＭＯＳトランジスタＮＭのドレインは、第３の半導体層又は第４の半導体層の他方の一例である。
　図５では、電源スイッチ回路ＰＳＷにおいて、ＰＭＯＳトランジスタ群及びＮＭＯＳトランジスタ群のそれぞれは、Ｙ方向に沿って、ソース、ゲート、ドレイン、ゲート、ソースの順で配置される。図４に示したように、スイッチトランジスタＳＷＴのＮＭＯＳトランジスタのソース・ドレインは、接地線ＶＳＳに接続される。
　電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタ群及びＮＭＯＳトランジスタ群は、平面視でＢＳＭ１層の電源線ＴＶＤＤと重なる位置に配置される。また、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタ群及びＮＭＯＳトランジスタ群は、ＢＳＭ１層の仮想電源線ＶＶＤＤ及び接地線ＶＳＳに対して平面視でＸ方向にずれた位置に配置される。
　電源スイッチ回路ＰＳＷにおいて、スイッチトランジスタＳＷＴのＰＭＯＳトランジスタのソースは、このソースの下方に形成されたＴＳＶに直接接続される。このＴＳＶは、基板ＳＵＢの裏面に形成された電源線ＴＶＤＤ（ＢＳＭ１）に接続される。すなわち、基板ＳＵＢの裏面からのＴＳＶによるダイレクトコンタクトにより、スイッチトランジスタＳＷＴのＰＭＯＳトランジスタのソースに電源電位ＴＶＤＤが供給される。スイッチトランジスタＳＷＴのＰＭＯＳトランジスタのソースを電源線ＴＶＤＤ（ＢＳＭ１）に接続するＴＳＶは、第１のビアの一例である。
　スイッチトランジスタＳＷＴのＰＭＯＳトランジスタのドレインは、Ｘ方向に延在するボトム配線ＢＴＭ及びＴＳＶを介して基板ＳＵＢの裏面に形成された仮想電源線ＶＶＤＤ（ＢＳＭ１）に接続される。ボトム配線ＢＴＭと、ＣＦＥＴにおけるボトム側のトランジスタとは、Ｚ方向の位置が同じ部分を有する。
　スイッチトランジスタＳＷＴのＮＭＯＳトランジスタのソース及びドレインは、Ｘ方向に延在するトップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介して基板ＳＵＢの裏面に形成された接地線ＶＳＳ（ＢＳＭ１）に接続される。トップ配線ＴＯＰと、ＣＦＥＴにおけるトップ側のトランジスタとは、Ｚ方向の位置が同じ部分を有する。
　スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのソースは、Ｘ方向に延在するトップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介して、基板ＳＵＢの裏面に形成された接地線ＶＳＳ（ＢＳＭ１）に接続される。スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのドレインは、Ｘ方向に延在するトップ配線ＴＯＰ及びビアＶＩＡを介して、図示しない上層の配線に接続される。また、スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのドレインは、ビアＶＩＡを介して、ボトム配線ＢＴＭに接続される。
　スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタのソースは、このソースの下方に形成されたＴＳＶに直接接続される。このＴＳＶは、基板ＳＵＢの裏面に形成された仮想電源線ＶＶＤＤ（ＢＳＭ１）に接続される。スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタのドレインは、Ｘ方向に延在するボトム配線ＢＴＭ及びビアＶＩＡを介してトップ配線ＴＯＰに接続される。なお、スタンダードセルＳＣのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにおいて、図５のＹ方向の奥側のゲート及び半導体層は、例えばオープン状態に設定され、使用されない。
　スイッチトランジスタＳＷＴ及びスタンダードセルＳＣにおいて、各トランジスタのゲートＧＴは、ゲートＧＴ上に形成されるビアＶＩＡを介して図示しない上層の配線に接続される。スイッチトランジスタＳＷＴのゲートＧＴは、第１のゲートの一例である。
　なお、図５では、スイッチトランジスタＳＷＴの下方に電源線ＴＶＤＤ（ＢＳＭ１）が配置され、スイッチトランジスタＳＷＴの下方からＸ方向にずれた位置に仮想電源線ＶＶＤＤ（ＢＳＭ１）が配置される例が示される。しかしながら、スイッチトランジスタＳＷＴの下方に電源線ＶＶＤＤ（ＢＳＭ１）が配置され、スイッチトランジスタＳＷＴの下方からＸ方向にずれた位置に仮想電源線ＴＶＤＤ（ＢＳＭ１）が配置されてもよい。
　図６は、トップ配線ＴＯＰと基板の裏面に形成されるＢＳＭ１層の配線との接続方法の例を示す。図６（ａ）に示すように、トップ配線ＴＯＰとＢＳＭ１層の配線とは、図５のスタンダードセルＳＣの配線と同様に、ボトム配線ＢＴＭを介して接続されてもよい。図６（ｂ）に示すように、トップ配線ＴＯＰとＢＳＭ１層の配線とは、ボトム配線ＢＴＭを介さずにＴＳＶにより直接接続されてもよい。なお、図６（ｂ）の配線方法は、他の実施形態において適用されてもよい。
　図７は、図５の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、トップ配線ＴＯＰ側から基板ＳＵＢ側を視た平面視の一例を示す。図７において、符号Ｓ、Ｄのいずれも付していないＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、オープン状態又は接地線ＶＳＳに接続され、トランジスタとして機能しないことを示す。
　Ｙ方向に延在する太い実線で示す配線は、スイッチトランジスタＳＷＴ及びスタンダードセルＳＣの上側（Ｚ方向で基板ＳＵＢからＣＦＥＴが配置された位置に向かう側）に配置される配線層ＦＳＭ１（ＦＳＭはFrontside Metalの略）の配線を示す。配線層ＦＳＭ１の配線は、トップ配線ＴＯＰより上側に位置している。
　電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのＮＭＯＳトランジスタＮＭは、ＢＳＭ１層の電源線ＴＶＤＤと平面視で重なる位置に配置される。スタンダードセルＳＣのＮＭＯＳトランジスタＮＭは、ＢＳＭ１層の仮想電源線ＶＶＤＤと平面視で重なる位置に配置される。
　ＮＭＯＳトランジスタＮＭのソース及びドレインは、Ｚ方向においてトップ配線ＴＯＰの形成領域に対応する位置に配置される。ＮＭＯＳトランジスタＮＭのソース及びドレインは、ゲートＧＴを挟んでＹ方向の両側に配置される。ＮＭＯＳトランジスタＮＭのソース及びドレインは、トップ配線ＴＯＰを介してボトム配線ＢＴＭ層側のビアＶＩＡに接続される。
　スタンダードセルＳＣにインバータが形成される場合、インバータのＮＭＯＳトランジスタＮＭのドレインＤは、トップ配線ＴＯＰ及びビアＶＩＡを介して配線層ＦＳＭ１の出力信号線ＯＵＴに接続される。以下では、配線層ＦＳＭ１は、ＦＳＭ１層とも称される。インバータのＮＭＯＳトランジスタＮＭのソースＳは、トップ配線ＴＯＰを介してボトム配線ＢＴＭ層側のビアＶＩＡに接続される。インバータのゲートは、ビアＶＩＡを介してＦＳＭ１層の入力信号線ＩＮに接続される。
　図８は、図５の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、ボトム配線ＢＴＭ側から基板ＳＵＢ側を視た平面視の一例を示す。図８において、符号Ｓ、Ｄのいずれも付していないＰＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、オープン状態であり、トランジスタとして機能しないことを示す。
　電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭは、ＢＳＭ１層の電源線ＴＶＤＤと平面視で重なる位置に配置される。スタンダードセルＳＣのＰＭＯＳトランジスタＰＭは、ＢＳＭ１層の仮想電源線ＶＶＤＤと平面視で重なる位置に配置される。
　ＰＭＯＳトランジスタＰＭのソース及びドレインは、Ｚ方向においてボトム配線ＢＴＭの形成領域に対応する位置に配置される。ＰＭＯＳトランジスタＰＭのソース及びドレインは、ゲートＧＴを挟んでＹ方向の両側に配置される。ＢＳＭ１層の仮想電源線ＶＶＤＤは、スイッチトランジスタＳＷＴのトランジスタ列に対して平面視でずれて配置される。
　電源スイッチ回路ＰＳＷにおいて、ＰＭＯＳトランジスタＰＭのソースＳは、ＴＳＶに直接接続される。このＴＳＶは、電源線ＴＶＤＤに接続される。ＰＭＯＳトランジスタＰＭのドレインＤは、ボトム配線ＢＴＭ及びＴＳＶを介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。図８に示すように、スイッチトランジスタＳＷＴが複数のＰＭＯＳトランジスタＰＭを有する場合、複数のＰＭＯＳトランジスタＰＭのドレインＤは、共通のボトム配線ＢＴＭを介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続されてもよい。これにより、ＰＭＯＳトランジスタＰＭのドレインＤに接続されるボトム配線ＢＴＭの数を減らすことができる。
　ＰＭＯＳトランジスタＰＭのドレインＤに接続されるボトム配線ＢＴＭは、第１の配線の一例である。ＰＭＯＳトランジスタＰＭのドレインＤに接続されるボトム配線ＢＴＭをＢＳＭ１層の仮想電源線ＶＶＤＤに接続するＴＳＶは、第２のビアの一例である。
　スタンダードセルＳＣにインバータが形成される場合、ＰＭＯＳトランジスタＰＭのソースＳは、ＴＳＶに直接接続される。このＴＳＶは、ＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。インバータを形成するＰＭＯＳトランジスタＰＭのドレインＤは、ボトム配線ＢＴＭ及びビアＶＩＡを介して、図７のＮＭＯＳトランジスタＮＭのドレインＤ及び出力信号線ＯＵＴに接続される。
　図９は、図５の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域におけるＢＳＭ１層及びＢＳＭ２層の平面視の一例を示す。ＢＳＭ１層の配線は、Ｙ方向に延在し、Ｘ方向に間隔を置いて配置される。ＢＳＭ２層の配線は、Ｘ方向に延在し、Ｙ方向に間隔を置いて配置される。
　ＢＳＭ１層、ＢＳＭ２層において、同種の配線（例えば、仮想電源線ＶＶＤＤ）は、ビアＶＩＡを介して相互に接続される。なお、図８に示した電源スイッチ回路ＰＳＷの領域に設けられるＢＳＭ１層の仮想電源線ＶＶＤＤは、ＢＳＭ２層の仮想電源線ＶＶＤＤを介してスタンダードセルＳＣの領域に設けられるＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。
　図１０は、図７から図９のＸ１－Ｘ１'線に沿う断面の一例を示す。各トランジスタのゲートＧＴは、ビアＶＩＡを介してＦＳＭ１層の配線に接続される。ナノシートＮＳは、ゲートＧＴを貫通して設けられる。ゲートＧＴは、基板ＳＵＢ上に絶縁膜を介して配置される。ＢＳＭ１層の配線は、基板ＳＵＢの下に絶縁膜を介して配置される。
　なお、基板ＳＵＢの下側のＢＳＭ１層及びＢＳＭ２層の配線とビアＶＩＡ等は、半導体製造プロセスを使用して、電源スイッチ回路ＰＳＷ等が形成される基板ＳＵＢの下側に形成されてもよい。あるいは、基板ＳＵＢの下側のＢＳＭ１層及びＢＳＭ２層の配線とビアＶＩＡ等は、電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成された基板ＳＵＢとは別の基板に形成されてもよい。この場合、別の基板に形成されたＢＳＭ１層及びＢＳＭ２層の配線とビアＶＩＡ等を含む配線層は、基板ＳＵＢの下側に接合される。
　図１１は、図７から図９のＸ２－Ｘ２'線に沿う断面の一例を示す。電源スイッチ回路ＰＳＷにおいて、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、トップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介してＢＳＭ１層の接地線ＶＳＳに接続される。ＰＭＯＳトランジスタＰＭのソースＳは、ＴＳＶに直接接続される。このＴＳＶは、ＢＳＭ１層の電源線ＴＶＤＤに接続される。
　スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタＮＭのソースＳは、トップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介してＢＳＭ１層の接地線ＶＳＳに接続される。ＰＭＯＳトランジスタＰＭのソースＳは、ＴＳＶに直接接続される。このＴＳＶは、ＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。
　なお、電源スイッチ回路ＰＳＷにおいて、図１１の左側に位置するＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄと、図１１の右側に位置するＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、例えばその２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの間に追加で配置されたトップ配線ＴＯＰ等を介して電気的に接続されてもよい。この場合、電源スイッチ回路ＰＳＷにおいて２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄのどちらか一方に接続されるトップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを省略することができる。また、電源スイッチ回路ＰＳＷにおいて、３つ以上のＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄを電気的に接続してもよい。
　さらに、電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、トップ配線ＴＯＰを介してスタンダードセルＳＣのＮＭＯＳトランジスタＮＭのソースＳに接続されてもよい。この場合、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／ＤとＢＳＭ１層の接地線ＶＳＳとを電気的に接続するＴＳＶが電源スイッチ回路ＰＳＷに形成される数を減らすことができる。
　図１２は、図７から図９のＹ１－Ｙ１'線に沿う断面の一例を示す。ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、図７に示したように接地線ＶＳＳに接続される。スイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭのソースＳは、ＴＳＶに直接接続される。このＴＳＶは、ＢＳＭ１層の電源線ＴＶＤＤに接続される。
　以上、第１実施形態では、ＣＦＥＴのソース及びドレインを基板ＳＵＢの裏面に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに接続することで、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　電源スイッチ回路ＰＳＷの、ゲートＧＴを挟んで配置される２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの両方を接地線ＶＳＳに接続することで、２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの電位を安定させることができ、電源スイッチ回路ＰＳＷの特性の変動を抑制することができる。また、電源スイッチ回路ＰＳＷの充放電電流（リーク電流）を抑制することができる。
　（第２実施形態）
　図１３は、第２実施形態における電源スイッチ回路及びスタンダードセルの一例を示す。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図１３に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図１３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。スタンダードセルブロックＳＣＢに配置される回路は、図３と同様である。図１３は、電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭのソース・ドレインが仮想電源線ＶＶＤＤに接続されることを除き、図４の回路構成と同様である。
　図１４は、図１３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、トップ配線側から基板ＳＵＢを視た平面視の一例を示す。図７と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１４において、符号Ｓ、Ｄのいずれも付していないＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、トランジスタとして機能しないことを示す。
　図１４は、電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄに接続されるトップ配線ＴＯＰの位置が図７と相違することを除き、図７のレイアウトと同様である。すなわち、電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのＮＭＯＳトランジスタＮＭは、ＢＳＭ１層の電源線ＴＶＤＤと平面視で重なる位置に配置される。スタンダードセルＳＣのＮＭＯＳトランジスタＮＭは、ＢＳＭ１層の仮想電源線ＶＶＤＤと平面視で重なる位置に配置される。
　電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、平面視で仮想電源線ＶＶＤＤ（ＢＳＭ１）と重なる位置に設けられるトップ配線ＴＯＰを介してボトム配線ＢＴＭ層側のビアＶＩＡに接続される。
　図１５は、図１３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、ボトム配線側から基板側を視た平面視の一例を示す。図８と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１５において、符号Ｓ、Ｄのいずれも付していないＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄは、オープン状態であり、トランジスタとして機能しないことを示す。
　図１５は、電源スイッチ回路ＰＳＷにおいて、図１４のトップ配線ＴＯＰに接続されるビアＶＩＡがボトム配線ＢＴＭ及びＴＳＶを介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続されることを除き、図８のレイアウトと同様である。
　以上、第２実施形態においても、ＣＦＥＴのソース及びドレインを基板ＳＵＢの裏面に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに接続することで、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　電源スイッチ回路ＰＳＷの、ゲートＧＴを挟んで配置される２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの両方を仮想電源線ＶＶＤＤに接続することで、２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの電位を安定させることができ、電源スイッチ回路ＰＳＷの特性の変動を抑制することができる。また、電源スイッチ回路ＰＳＷの充放電電流（リーク電流）を抑制することができる。
　（第３実施形態）
　図１６は、第３実施形態における電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す。図５と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図１６に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図１６の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。スタンダードセルブロックＳＣＢに配置される回路は、図３と同様である。図１６に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣの回路の例は、図４と同様である。
　図１６は、各ＣＦＥＴにおいて、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭのＺ方向の位置が図５に対して逆になっている点で図５のレイアウトと相違している。すなわち、図１６では、ＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄは、トップ側に配置され、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、ボトム側に配置される。
　電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのドレインＤは、トップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。同様に、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのソースＳは、トップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介してＢＳＭ１層の電源線ＴＶＤＤに接続される。電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、ＴＳＶに直接接続される。このＴＳＶは、ＢＳＭ１層の接地線ＶＳＳに接続される。
　スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタＰＭのソースＳは、トップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介してＢＳＭ１層の仮想電源線ＶＶＤＤに接続される。スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタＮＭのソースは、ＴＳＶに直接接続される。このＴＳＶは、ＢＳＭ１層の接地線ＶＳＳに接続される。
　ＰＭＯＳトランジスタＰＭがトップ側に配置され、ＮＭＯＳトランジスタＮＭがボトム側に配置される場合、ＰＭＯＳトランジスタＰＭのソース及びドレインは、ＴＳＶによるダイレクトコンタクトではＢＳＭ１層の配線に接続することができない。また、ＢＳＭ１層の電源線ＴＶＤＤをスイッチトランジスタＳＷＴの列の下に配置することができない。
　このため、電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、ＢＳＭ１層の電源線ＴＶＤＤ、仮想電源線ＶＶＤＤ及び接地線ＶＳＳの位置は、図５と異なる。そして、ＰＭＯＳトランジスタＰＭのソースＳ及びドレインＤは、それぞれトップ配線ＴＯＰを使用してＸ方向に引き出された後、ＢＳＭ１層の電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤにそれぞれ接続される。
　なお、図１６では、スタンダードセルＳＣとの境界にあるＢＳＭ１層の仮想電源線ＶＶＤＤは、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとに共通に接続されるが、それぞれ別の仮想電源線ＶＶＤＤが設けられもよい。また、電源スイッチ回路ＰＳＷにおいて、ＢＳＭ１層の電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの位置は、互いに入れ替えられてもよい。
　図１７は、図１６の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、トップ配線ＴＯＰ側から基板ＳＵＢ側を視た平面視の一例を示す。図７と同様の要素については、同じ符号を付し、詳細な説明は省略する。
　電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭは、ＢＳＭ１層の接地線ＶＳＳと平面視で重なる位置に配置される。スタンダードセルＳＣのＰＭＯＳトランジスタＰＭは、ＢＳＭ１層の接地線ＶＳＳと平面視で重なる位置に配置される。
　スイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭのドレインＤは、平面視でＢＳＭ１層の仮想電源線ＶＶＤＤ側に延在するトップ配線ＴＯＰに接続され、さらにトップ配線ＴＯＰはボトム配線ＢＴＭに接続するビアＶＩＡに接続される。スイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭのソースＳは、平面視でＢＳＭ１層の電源線ＴＶＤＤ側に延在するトップ配線ＴＯＰに接続され、さらにトップ配線ＴＯＰはボトム配線ＢＴＭに接続するビアＶＩＡに接続される。
　スタンダードセルＳＣにインバータが形成される場合、インバータのＰＭＯＳトランジスタＰＭのソースＳは、平面視でＢＳＭ１層の仮想電源線ＶＶＤＤ側に延在するトップ配線ＴＯＰ及びビアＶＩＡを介してボトム配線ＢＴＭに接続される。インバータのＰＭＯＳトランジスタＰＭのドレインＤは、トップ配線ＴＯＰ及びビアＶＩＡを介して、ＦＳＭ１層の出力信号線ＯＵＴに接続される。
　図１８は、図１６の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、ボトム配線ＢＴＭ側から基板ＳＵＢ側を視た平面視の一例を示す。図８と同様の要素については、同じ符号を付し、詳細な説明は省略する。
　電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴのボトム側の半導体層は、ＢＳＭ１層の接地線ＶＳＳと平面視で重なる位置に配置される。スタンダードセルＳＣのＮＭＯＳトランジスタＮＭは、ＢＳＭ１層の接地線ＶＳＳと平面視で重なる位置に配置される。
　電源スイッチ回路ＰＳＷにおいて、ＢＳＭ１層の仮想電源線ＶＶＤＤは、ＴＳＶを介してボトム配線ＢＴＭに接続され、ボトム配線ＢＴＭは、ビアＶＩＡ及び図１７のトップ配線ＴＯＰを介して、ＰＭＯＳトランジスタＰＭのドレインＤ（図１７）に接続される。電源スイッチ回路ＰＳＷにおいて、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、ＴＳＶに直接接続される。このＴＳＶは、接地線ＶＳＳに接続される。スイッチトランジスタＳＷＴのＮＭＯＳトランジスタのソース及びドレインを接地線ＶＳＳ（ＢＳＭ１）に接続するＴＳＶは、第３のビアの一例である。
　スタンダードセルＳＣにおいて、インバータを形成するＮＭＯＳトランジスタＮＭのソースＳは、ＴＳＶに直接接続される。このＴＳＶは、ＢＳＭ１層の接地線ＶＳＳに接続される。インバータを形成するＮＭＯＳトランジスタＮＭのドレインＤは、ボトム配線ＢＴＭ及びビアＶＩＡを介して、図１７のＰＭＯＳトランジスタＰＭのドレインＤが接続されるトップ配線ＴＯＰ（図１７）に接続される。スタンダードセルＳＣにおいて、ＢＳＭ１層の仮想電源線ＶＶＤＤは、ＴＳＶ、ボトム配線ＢＴＭ及びビアＶＩＡを介して図１７のトップ配線ＴＯＰに接続され、ＰＭＯＳトランジスタＰＭのソースＳ（図１７）に接続される。
　図１９は、図１６の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが形成される領域におけるＢＳＭ１層及びＢＳＭ２層の平面視の一例を示す。図９と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１９においても、ＢＳＭ１層、ＢＳＭ２層において、同種の配線（例えば、仮想電源線ＶＶＤＤ）は、ビアＶＩＡを介して相互に接続される。
　図２０は、図１７から図１９のＸ１－Ｘ１'線に沿う断面の一例を示す。図１０と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２０は、ＢＳＭ１層に配置される仮想電源線ＶＶＤＤ、電源線ＴＶＤＤ及び接地線ＶＳＳの順序が図１０と相違し、ＢＳＭ２層に接地線ＶＳＳが形成されることを除き、図１０と同様である。
　図２１は、図１７から図１９のＸ２－Ｘ２'線に沿う断面の一例を示す。図１１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２１では、ＮＭＯＳトランジスタＮＭとＰＭＯＳトランジスタＰＭのＺ方向の位置が図１１と逆である。このため、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのドレインＤとＢＳＭ１層の仮想電源線ＶＶＤＤとは、トップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介して電気的に接続される。また、スタンダードセルＳＣのＰＭＯＳトランジスタＰＭのソースＳとＢＳＭ１層の仮想電源線ＶＶＤＤとは、トップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びＴＳＶを介して電気的に接続される。
　図２２は、図１７から図１９のＹ１－Ｙ１'線に沿う断面の一例を示す。図１２と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２２は、ＮＭＯＳトランジスタＮＭとＰＭＯＳトランジスタＰＭのＺ方向の位置が図１２と逆であることを除き、図１２と同様である。
　以上、第３実施形態においても、ＣＦＥＴのソース及びドレインを基板ＳＵＢの裏面に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに接続することで、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　電源スイッチ回路ＰＳＷの、ゲートＧＴを挟んで配置された２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの両方を接地線ＶＳＳに接続することで、２つのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの電位を安定させることができ、電源スイッチ回路ＰＳＷの特性の変動を抑制することができる。また、電源スイッチ回路ＰＳＷの充放電電流（リーク電流）を抑制することができる。
　なお、上述した第１実施形態から第３実施形態は、スタンダードセルＳＣのインバータ等の回路を仮想電源線ＶＶＤＤと接地線ＶＳＳとに接続し、電源スイッチ回路ＰＳＷが仮想電源電位ＶＶＤＤを生成する場合のレイアウトの例が示された。しかしながら、他の例では、スタンダードセルＳＣのインバータ等の回路を電源線ＶＤＤと仮想接地線ＶＶＳＳとに接続し、電源スイッチ回路ＰＳＷが仮想接地電位ＶＶＳＳを生成する場合のレイアウトに適用されてもよい。
　この場合、電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴは、接地線ＶＳＳを仮想接地線ＶＶＳＳに接続するＮＭＯＳトランジスタＮＭと、電源線ＶＤＤ又は仮想接地線ＶＶＳＳに接続され、トランジスタとして機能しないＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄとを有してもよい。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
　１００　半導体装置
　ＢＰＲ　埋め込み配線
　ＢＳＭ１、ＢＳＭ２　配線層
　ＢＴＭ　ボトム配線
　ＣＮＴＬ　制御回路
　ＣＯＵＴ　制御信号
　Ｄ　ドレイン
　ＦＳＭ１　配線層
　ＧＴ　ゲート
　ＩＮ　入力信号線
　ＩＮＴＲ　内部回路領域
　ＩＯＣ、ＩＯＣＰ　Ｉ／Ｏセル
　ＮＭ　ＮＭＯＳトランジスタ
　ＮＳ　ナノシート
　ＯＵＴ　出力信号線
　ＰＡＤ　パッド
　ＰＭ　ＰＭＯＳトランジスタ
　ＰＳＷ　電源スイッチ回路
　Ｓ　ソース
　ＳＣ　スタンダードセル
　ＳＣＢ　スタンダードセルブロック
　ＳＧＮＬ　信号
　ＳＵＢ　基板
　ＳＷＴ　スイッチトランジスタ
　ＴＯＰ　トップ配線
　ＴＶＤＤ　電源線
　ＶＩＡ　ビア
　ＶＳＳ　接地線
　ＶＶＤＤ　仮想電源線
　Ｗ１、Ｗ２、Ｗ３　配線
　ＷＬ１、ＷＬ２　配線層

Claims (10)

  1. 　基板と、
    　前記基板の第１の面上に形成された第１の電源線、第２の電源線及び第３の電源線と、
    　前記基板の前記第１の面と対向する第２の面の上方に形成され、前記第１の電源線に電気的に接続する第１の半導体層と、
    　前記基板の第２の面の上方に形成され、前記第２の電源線に電気的に接続する第２の半導体層と、
    　前記第１の半導体層上と平面視で重なる位置に形成された第３の半導体層と、
    　前記第２の半導体層上と平面視で重なる位置に形成された第４の半導体層と、
    　前記基板上の、前記第１の半導体層と前記第２の半導体層との間であって、前記第３の半導体層と前記第４の半導体層との間に形成された第１のゲートと、
    　前記第１の半導体層、第２の半導体層及び前記第１のゲートを有し、電気的に前記第１の電源線と前記第２の電源線との間に設けられたトランジスタと、を有し、
    　前記第３の半導体層は、前記第４の半導体層と電気的に接続する半導体装置。
  2. 　前記第３の半導体層及び前記第４の半導体層は、前記第１の半導体層及び前記第２の半導体層の上方に形成され、前記第１の半導体層は、前記基板に形成された第１のビアを介して前記第１の電源線に接続されている
    　請求項１に記載の半導体装置。
  3. 　前記第２の電源線は、前記トランジスタに対して平面視でずれて配置されている
    　請求項２に記載の半導体装置。
  4. 　前記トランジスタの前記第２の半導体層に接続される第１の配線と、
    　前記第１の配線と前記第２の電源線とを接続する、前記基板に形成された第２のビアを有する
    　請求項３に記載の半導体装置。
  5. 　複数の前記トランジスタを有し、
    　前記第１の配線は、複数の前記トランジスタの前記第２の半導体層に共通に接続されている
    　請求項４に記載の半導体装置。
  6. 　前記第３の半導体層及び前記第４の半導体層は、前記第３の電源線に接続されている
    　請求項１に記載の半導体装置。
  7. 　前記第３の半導体層及び前記第４の半導体層は、第２の電源線に接続されている
    　請求項１に記載の半導体装置。
  8. 　前記第１の半導体層及び前記第２の半導体層は、前記第３の半導体層及び前記第４の半導体層の上方に形成され、
    　前記第１の半導体層は、配線及びビアを介して前記第１の電源線に電気的に接続され、
    　前記第２の半導体層は、配線及びビアを介して前記第２の電源線に電気的に接続されている
    　請求項１に記載の半導体装置。
  9. 　前記第３の半導体層及び前記第４の半導体層を前記第３の電源線に接続する、前記基板に形成された第３のビアを有する
    　請求項８に記載の半導体装置。
  10. 　前記第１の半導体層及び前記第２の半導体層と、前記第３の半導体層及び前記第４の半導体層は、導電型が異なる
    　請求項１ないし請求項９のいずれか１項に記載の半導体装置。
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