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WO2025079232A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

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WO2025079232A1
WO2025079232A1 PCT/JP2023/037172 JP2023037172W WO2025079232A1 WO 2025079232 A1 WO2025079232 A1 WO 2025079232A1 JP 2023037172 W JP2023037172 W JP 2023037172W WO 2025079232 A1 WO2025079232 A1 WO 2025079232A1
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WO
WIPO (PCT)
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wiring
semiconductor layer
drain
layer
switch circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2023/037172
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English (en)
French (fr)
Inventor
淳 岡本
紘宜 武野
ウェンゼン ワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
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Definitions

  • the present invention relates to a semiconductor device.
  • the disclosed technology allows for an appropriate layout of a power switch circuit formed using a CFET whose source and drain are connected to the BPR wiring.
  • FIG. 6 is a plan view showing an example of a plan view of the power switch circuit and the standard cell of FIG. 5, as viewed from the top wiring side toward a substrate SUB.
  • FIG. 6 is a plan view showing an example of a plan view of the power switch circuit and the standard cell of FIG. 5 as viewed from the bottom wiring side to the substrate side.
  • FIG. 10 is a cross-sectional view showing an example of a cross section taken along line X1-X1' in FIG. 7 and FIG. 8.
  • 9 is a cross-sectional view showing an example of a cross section taken along line X2-X2' in FIG. 7 and FIG. 8.
  • 9 is a cross-sectional view showing an example of a cross section taken along line Y1-Y1' in FIG. 7 and FIG. 8.
  • FIG. 11 is a perspective view showing an example of a layout of a power switch circuit and standard cells according to a second embodiment.
  • FIG. 13 is a circuit diagram showing an example of a power switch circuit and a standard cell according to a third embodiment.
  • FIG. 14 is a perspective view showing an example of a layout of the power switch circuit and the standard cells shown in FIG. 13 .
  • 15 is a plan view showing an example of a plan view of the power switch circuit and the standard cell in FIG. 14, as viewed from the top wiring side toward the substrate SUB.
  • FIG. 15 is a plan view showing an example of a plan view of the power switch circuit and the standard cell of FIG. 14 as viewed from the bottom wiring side toward the substrate side.
  • First Embodiment Fig. 1 shows an example of a layout of a semiconductor device according to the first embodiment.
  • the semiconductor device 100 shown in Fig. 1 may be a SoC (System on Chip), a standalone FPGA (Field-Programmable Gate Array), or the like.
  • FIG. 3 shows an example of a circuit arranged in the standard cell block SCB of FIG. 1.
  • the standard cell block SCB has a power switch circuit PSW and a standard cell SC.
  • the standard cell SC is connected to a virtual power line VVDD and a ground line VSS, and operates by receiving a virtual power potential VVDD from the virtual power line VVDD.
  • the standard cell SC has various logic circuits.
  • the power switch circuit PSW is connected to a power line TVD and a ground line VSS and operates.
  • the power switch circuit PSW has a control circuit CNTL and a switch transistor SWT.
  • the control circuit CNTL generates a control signal COUT that controls the switch transistor SWT in response to an input signal (not shown).
  • the power line TVD is an example of a first power line
  • the virtual power line VVDD is an example of a second power line
  • the ground line VSS is an example of a third power line.
  • FIG. 4 shows an example of the circuit of the power switch circuit PSW of FIG. 3.
  • the power switch circuit PSW has a switch transistor SWT including a PMOS transistor PM and an NMOS transistor NM.
  • the source of the PMOS transistor PM is connected to the power line TVDD, and the drain is connected to the virtual power line VVDD. Both the source and drain of the NMOS transistor NM are floating.
  • the gates of the PMOS transistor PM and the NMOS transistor NM receive a control signal COUT output from the control circuit CNTL of FIG. 3.
  • the source and drain of the NMOS transistor NM of the power switch circuit PSW may be set to floating while connected to each other by wiring.
  • the PMOS transistor group and the NMOS transistor group are arranged in the order of drain, gate, source, gate, drain along the Y direction.
  • the Y direction is an example of the first direction.
  • the source and drain of the NMOS transistor of the switch transistor SWT are in an open state.
  • the source of the PMOS transistor of the switch transistor SWT is connected to the power line TVDD of the BPR layer through the bottom wiring BTM and via VIA that extend in the X direction.
  • the drain of the PMOS transistor of the switch transistor SWT is connected to the virtual power line VVDD of the BPR layer through the bottom wiring BTM and via VIA that extend in the X direction.
  • the bottom wiring BTM and the transistor on the substrate SUB side (bottom side) of the CFET have parts that are located at the same position in the Z direction.
  • the source of the NMOS transistor is connected to the ground line VSS of the BPR layer via a top wiring TOP and a via VIA that extend in the X direction.
  • the drain of the NMOS transistor is connected to the upper layer wiring (not shown) via a top wiring TOP and a via VIA that extend in the X direction.
  • the drain of the NMOS transistor is connected to the bottom wiring BTM via a via VIA.
  • the top wiring TOP and the transistor on the opposite side (top side) of the CFET from the substrate SUB have portions that are positioned at the same position in the Z direction.
  • the source of the PMOS transistor is connected to the virtual power line VVDD of the BPR layer through a bottom wiring BTM and a via VIA that are common to the drain D of the PMOS transistor PM of the power switch circuit PSW and extend in the X direction.
  • the drain of the PMOS transistor is connected to the top wiring TOP through a bottom wiring BTM and a via VIA that extend in the X direction. Note that the gates and sources of the PMOS and NMOS transistors of the standard cell SC at the back side in the Y direction in FIG. 5 are set to an open state and are not used.
  • the gate GT of each transistor is connected to upper wiring (not shown) through a via VIA formed on the gate GT.
  • the gate GT of the switch transistor SWT is an example of a first gate.
  • FIG. 6 shows an example of a method of connecting the top wiring TOP and the wiring of the BPR layer formed on the substrate SUB.
  • the top wiring TOP and the wiring of the BPR layer may be directly connected by a via VIA without going through the bottom wiring BTM, similar to the wiring of the standard cell SC in FIG. 5.
  • the top wiring TOP and the wiring of the BPR layer may be connected through the bottom wiring BTM. Note that the wiring method of FIG. 6(b) may be applied in other embodiments.
  • the wiring indicated by the thick solid lines extending in the Y direction indicates the wiring of the wiring layer FSM1 (FSM stands for Frontside Metal) arranged above the switch transistor SWT and the standard cell SC (the side in the Z direction from the substrate SUB toward the position where the CFET is arranged).
  • the wiring of the line layer FSM1 is located above the top wiring TOP, and is formed using one of the multiple wiring layers on the top wiring TOP.
  • one of the source and drain is an example of one of the third semiconductor layer and the fourth semiconductor layer
  • the other of the source and drain is an example of the other of the third semiconductor layer and the fourth semiconductor layer.
  • the drain D of the NMOS transistor NM of the inverter is connected to the output signal line OUT of the wiring layer FSM1 via the top wiring TOP and the upper via VIA, and is connected to the bottom wiring BTM via the top wiring TOP and the lower via VIA.
  • the wiring layer FSM1 is also referred to as the FSM1 layer.
  • the source S of the NMOS transistor NM of the inverter is connected to the ground line VSS of the BPR layer via the top wiring TOP and the via VIA on the bottom wiring BTM side.
  • the gate of the inverter is connected to the input signal line IN of the FSM1 layer via the via VIA.
  • FIG. 8 shows an example of a plan view of the power switch circuit PSW and standard cell SC of FIG. 5, looking from the bottom wiring BTM side to the substrate SUB side.
  • the source and drain of the PMOS transistor PM which is not marked with either the symbol S or D, are in an open state and do not function as a transistor.
  • one of the source and drain is an example of one of the first semiconductor layer and the second semiconductor layer
  • the other of the source and drain is an example of the other of the first semiconductor layer and the second semiconductor layer.
  • the source S of the PMOS transistor PM is connected to the power line TVDD of the BPR layer through the bottom wiring BTM and the via VIA.
  • the drain D of the PMOS transistor PM is connected to the virtual power line VVDD of the BPR layer through the bottom wiring BTM and the via VIA.
  • the sources S of the multiple PMOS transistors PM may be connected to the power line TVDD of the BPR layer via a common bottom wiring BTM.
  • the virtual power line VVDD of the BPR layer is disposed between rows of PMOS transistors PM spaced apart in the X direction in a plan view
  • the drains D of the rows of multiple PMOS transistors PM may be connected to the virtual power line VVDD of the BPR layer via a common bottom wiring BTM. This makes it possible to reduce the number of bottom wirings BTM connected to the drains D of the PMOS transistors PM.
  • the drain D of the PMOS transistor PM is connected to the drain D of the NMOS transistor NM in FIG. 7 and the output signal line OUT through the bottom wiring BTM and the via VIA.
  • the source S of the PMOS transistor PM of the inverter is connected to the virtual power line VVDD of the BPR layer through the bottom wiring BTM and the via VIA.
  • the bottom wiring BTM that connects the source S of the PMOS transistor PM of the inverter to the virtual power line VVDD of the BPR layer is also connected to the drain D of the PMOS transistor PM of the switch transistor SWT.
  • the common bottom wiring BTM that interconnects the source S of the PMOS transistor PM of the inverter of the standard cell SC and the drain D of the PMOS transistor PM of the switch transistor SWT is an example of a fourth wiring.
  • FIG. 9 shows an example of a cross section along line X1-X1' in FIGS. 7 and 8.
  • the gate GT of each transistor is connected to the wiring of the FSM1 layer through a via VIA.
  • the gate GT of each transistor is also arranged on the substrate SUB with an insulating film interposed between the wiring of the BPR layer that is spaced apart in the X direction.
  • the nanosheet NS is provided to penetrate the gate GT.
  • FIG. 10 shows an example of a cross section taken along line X2-X2' in FIG. 7 and FIG. 8.
  • the source/drain S/D of the NMOS transistor NM is set to an open state, and the drain D of the PMOS transistor PM is connected to the virtual power line VVDD of the BPR layer through the bottom wiring BTM and via VIA.
  • FIG. 11 shows an example of a cross section taken along line Y1-Y1' in FIGS. 7 and 8.
  • the source/drain S/D of the NMOS transistor NM is in an open state and does not function as a transistor.
  • the gate GT of each transistor is connected to the wiring of the FSM1 layer through a via VIA.
  • Nanosheets NS are formed between the source/drain S/D of the NMOS transistor NM and between the source/drain S/D of the PMOS transistor PM.
  • the source and drain of the CFET are connected to the power supply line TVDD and the virtual power supply line VVDD formed in the BPR layer on the surface of the substrate SUB, so that the power supply switch circuit PSW using the CFET can be appropriately laid out.
  • the power supply switch circuit PSW with a reduced circuit size can be mounted on the semiconductor device 100.
  • Second Embodiment 12 shows an example of the layout of the power switch circuit and the standard cell in the second embodiment.
  • the same elements as those in FIG. 5 are given the same reference numerals, and detailed description is omitted.
  • the power switch circuit PSW and the standard cell SC shown in FIG. 12 are mounted in the standard cell block SCB of the semiconductor device 100, similar to FIG. 1.
  • the cross-sectional structure of the semiconductor device 100 on which the power switch circuit PSW and the standard cell SC in FIG. 12 are mounted is similar to FIG. 2.
  • the circuit arranged in the standard cell block SCB is similar to FIG. 3.
  • the circuit example of the power switch circuit PSW and the standard cell SC shown in FIG. 12 is similar to FIG. 4.
  • the layout in FIG. 12 differs from that in FIG. 5 in that the Z-direction positions of the PMOS transistor PM and the NMOS transistor NM in each CFET are reversed compared to FIG. 5. That is, in FIG. 12, the source/drain S/D of the PMOS transistor PM is located on the top side, and the source/drain S/D of the NMOS transistor NM is located on the bottom side.
  • the drain D of the PMOS transistor PM of the power switch circuit PSW is connected to the virtual power line VVDD of the BPR layer via the top wiring TOP and via VIA.
  • the source S of the PMOS transistor PM of the power switch circuit PSW is connected to the power line TVDD of the BPR layer via the top wiring TOP and via VIA.
  • the virtual power line VVDD of the BPR layer at the boundary between the power switch circuit PSW and the standard cell SC is commonly connected to the power switch circuit PSW and the standard cell SC, but a separate virtual power line VVDD may be provided for each. Also, in the power switch circuit PSW, the positions of the power line TVDD and the virtual power line VVDD of the BPR layer may be interchanged.
  • FIG. 14 shows an example of the layout of the power switch circuit PSW and standard cell SC of FIG. 13.
  • the source/drain S/D of the NMOS transistor NM of the power switch circuit PSW is connected to the virtual power line VVDD of the FSM1 layer through the top wiring TOP and via VIA.
  • the drain D of the PMOS transistor PM of the power switch circuit PSW is connected to the virtual power line VVDD of the FSM1 layer not only through the virtual power line VVDD of the BPR layer but also through the bottom wiring BTM, via VIA, top wiring TOP and via VIA.
  • the layout of the standard cell SC is the same as that of FIG. 5.
  • the Z-direction positions of the PMOS transistor PM and the NMOS transistor NM may be reversed. That is, the source/drain S/D of the PMOS transistor PM may be arranged on the top side, and the source/drain S/D of the NMOS transistor NM may be arranged on the bottom side.
  • the top wiring TOP that connects the sources and drains S/D of the NMOS transistors NM adjacent in the X direction is an example of a first wiring or a second wiring.
  • the virtual power line VVDD of the FSM1 layer that is connected to the sources and drains S/D of the NMOS transistors NM through the top wiring TOP and the vias VIA is an example of a third wiring.
  • FIG. 16 shows an example of a plan view of the power switch circuit PSW and standard cell SC of FIG. 14, viewed from the bottom wiring side toward the substrate side. Elements similar to those in FIG. 8 are given the same reference numerals, and detailed descriptions are omitted.
  • the drain D of the PMOS transistor PM of the switch transistor SWT is connected to the virtual power line VVDD of the BPR layer through the bottom wiring BTM and the lower via VIA, and is further connected to the virtual power line VVDD of the FSM1 layer in FIG. 15 through the bottom wiring BTM and the upper via VIA.
  • the layout of the standard cell SC is the same as that in FIG. 8.
  • FIG. 17 shows an example of a power switch circuit and a standard cell in the fourth embodiment.
  • the same elements as those in FIG. 4 are given the same reference numerals, and detailed description is omitted.
  • the power switch circuit PSW and the standard cell SC shown in FIG. 17 are mounted in the standard cell block SCB of the semiconductor device 100, similar to FIG. 1.
  • the cross-sectional structure of the semiconductor device 100 on which the power switch circuit PSW and the standard cell SC in FIG. 17 are mounted is similar to that in FIG. 2.
  • the circuit arranged in the standard cell block SCB is similar to that in FIG. 3.
  • FIG. 17 has the same circuit configuration as that in FIG. 4, except that the switch transistor SWT of the power switch circuit PSW does not include an NMOS transistor NM, but includes only a PMOS transistor PM.
  • the wiring etc. connected to the source/drain S/D of the bottom-side PMOS transistor PM are the same as in FIG. 5.
  • the source S of the top-side PMOS transistor PM is connected to the power supply line TVDD of the BPR layer via the top wiring TOP and via VIA, and the bottom wiring BTM and via VIA that are common to the source S of the bottom-side PMOS transistor PM.
  • the source and drain of the CFET can be connected to the power supply line TVDD and the virtual power supply line VVDD formed in the BPR layer on the surface of the substrate SUB, thereby allowing the power supply switch circuit PSW using the CFET to be appropriately laid out.
  • a power supply switch circuit PSW with a reduced circuit size can be mounted on the semiconductor device 100.
  • the source/drain S/D of the PMOS transistor PM is formed on both the top side and the bottom side of the power switch circuit PSW, so that the supply capability of the virtual power supply potential VVDD by the power switch circuit PSW can be improved compared to FIG. 5 and the like.
  • the switch transistor SWT of the power switch circuit PSW is formed by an NMOS transistor NM, and each circuit of the standard cell SC is connected to the power supply line VDD and the virtual ground line VVSS for operation.
  • the source of the PMOS transistor of the inverter is connected to the power supply line VDD
  • the source of the NMOS transistor of the inverter is connected to the virtual ground line VVSS.
  • the drain D of the bottom-side NMOS transistor NM is connected to the virtual ground line VVSS of the BPR layer via the bottom wiring BTM and via VIA.
  • the source S of the bottom-side NMOS transistor NM is connected to the ground line TVSS of the BPR layer via the bottom wiring BTM and via VIA.
  • the drain D of the top-side NMOS transistor NM is connected to the virtual ground line VVSS of the BPR layer via the top wiring TOP and via VIA, and the bottom wiring BTM and via VIA that are common to the drain D of the bottom-side NMOS transistor NM.
  • the source S of the top-side NMOS transistor NM is connected to the ground line TVSS of the BPR layer via the top wiring TOP and via VIA, and the bottom wiring BTM and via VIA that are common to the source S of the bottom-side NMOS transistor NM.
  • the switch transistor SWT has a source connected to the ground line TVSS and a drain connected to the virtual ground line VVSS, and each circuit of the standard cell SC is connected to the power line VDD and the virtual ground line VVSS for operation, the power switch circuit PSW using a CFET can be appropriately laid out. As a result, a power switch circuit PSW with a reduced circuit size can be mounted on the semiconductor device 100.

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Abstract

半導体装置は、基板に形成された第１、第２及び第３の電源線と、基板の上方に形成された第１及び第２の半導体層と、第１及び第２の半導体層上にそれぞれ形成された第３及び第４の半導体層とを有する。また、半導体装置は、第１及び第２の半導体層の間であって、第３及び第４の半導体層の間に形成された第１のゲートと、第１及び第２の電源線との間に形成され、第１及び第２の半導体層と第１のゲートとを有するスイッチトランジスタ、又は、第３及び第４の半導体層と第１のゲートとを有するスイッチトランジスタを有する。

Description

半導体装置
　本発明は、半導体装置に関する。
　トランジスタを積層して形成するＣＦＥＴ（Complementary Field Effect Transistor）技術が知られている。半導体基板の表面に形成された溝内に導電体を形成した埋め込み配線を用いて、トランジスタに電源電位又は接地電位を供給するＢＰＲ（Buried Power Rail）技術が知られている。電源電位の供給のオン・オフを制御する電源スイッチ回路をスタンダードセル等に設ける技術が知られている。
米国特許出願公開第２０２３／０１７８４３５号明細書 米国特許出願公開第２０２３／００６７３１１号明細書 米国特許出願公開第２０２２／０１２３０２３号明細書 米国特許出願公開第２０２２／０１８１２５８号明細書 国際公開第２０２０／０６５９１６号 国際公開第２０２０／０６６７９７号 国際公開第２０２０／２１７３９６号 国際公開第２０２０／２１７４００号 米国特許出願公開第２０２１／０３６６９０２号明細書 米国特許出願公開第２０２２／０１０２４７９号明細書 米国特許出願公開第２０２１／０２１０６００号明細書
　ＣＦＥＴのソース又はドレインをＢＰＲの配線に接続して電源スイッチ回路を形成する場合、電源スイッチ回路をどのようにレイアウトすべきかの詳細な検討がされていない。
　本発明は、上記の点に鑑みてなされたもので、ソース・ドレインがＢＰＲの配線に接続されるＣＦＥＴを用いて形成される電源スイッチ回路を適切にレイアウトすることを目的とする。
　本発明の一態様では、半導体装置は、基板と、前記基板に形成された第１の電源線、第２の電源線及び第３の電源線と、前記基板の上方に形成された第１の半導体層及び第２の半導体層と、前記第１の半導体層上に形成された第３の半導体層と、前記第２の半導体層上に形成された第４の半導体層と、前記第１の半導体層と前記第２の半導体層との間であって、前記第３の半導体層と前記第４の半導体層との間に形成された第１のゲートと、前記第１の電源線と前記第２の電源線との間に形成され、前記第１の半導体層、前記第２の半導体層及び前記第１のゲートを有し、又は前記第３の半導体層、前記第４の半導体層及び前記第１のゲートを有するスイッチトランジスタと、を有する。
　開示の技術によれば、ソース・ドレインがＢＰＲの配線に接続されるＣＦＥＴを用いて形成される電源スイッチ回路を適切にレイアウトすることができる。
第１実施形態における半導体装置のレイアウトの一例を示す平面図である。 図１の半導体装置の断面構造の一例を示す断面図である。 図１のスタンダードセルブロックに配置される回路の一例を示す回路図である。 図３の電源スイッチ回路の一例を示す回路図である。 図３の電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す斜視図である。 トップ配線と基板に形成されるＢＰＲ層の配線との接続方法の例を示す斜視図である。 図５の電源スイッチ回路及びスタンダードセルにおいて、トップ配線側から基板ＳＵＢを視た平面視の一例を示す平面図である。 図５の電源スイッチ回路及びスタンダードセルにおいて、ボトム配線側から基板側を視た平面視の一例を示す平面図である。 図７及び図８のＸ１－Ｘ１'線に沿う断面の一例を示す断面図である。 図７及び図８のＸ２－Ｘ２'線に沿う断面の一例を示す断面図である。 図７及び図８のＹ１－Ｙ１'線に沿う断面の一例を示す断面図である。 第２実施形態における電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す斜視図である。 第３実施形態における電源スイッチ回路及びスタンダードセルの一例を示す回路図である。 図１３の電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す斜視図である。 図１４の電源スイッチ回路及びスタンダードセルにおいて、トップ配線側から基板ＳＵＢを視た平面視の一例を示す平面図である。 図１４の電源スイッチ回路及びスタンダードセルにおいて、ボトム配線側から基板側を視た平面視の一例を示す平面図である。 第４実施形態における電源スイッチ回路及びスタンダードセルの一例を示す回路図である。 図１７の電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す斜視図である。 第５実施形態における電源スイッチ回路及びスタンダードセルの一例を示す回路図である。 図１９の電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す斜視図である。
　以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線又は信号端子を示す符号としても使用される。電源電位を示す符号は、電源電位が供給される電源線又は電源端子を示す符号としても使用される。
　（第１実施形態）
　図１は、第１実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置１００は、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）等でもよい。
　半導体装置１００は、複数のＩ／ＯセルＩＯＣ、ＩＯＣＰと内部回路領域ＩＮＴＲとを有する。Ｉ／ＯセルＩＯＣは、入力信号、出力信号又は入出力信号等の信号ＳＧＮＬ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰは、電源電位又は接地電位用のインタフェース回路である。
　各Ｉ／ＯセルＩＯＣ、ＩＯＣＰは、内部回路領域ＩＮＴＲに接続される。例えば、内部回路領域ＩＮＴＲは、スタンダードセルが設けられる１つ又は複数のスタンダードセルブロックＳＣＢを有する。なお、内部回路領域ＩＮＴＲには、スタンダードセル以外の論理回路が搭載されてもよく、メモリが搭載されてもよい。メモリは、スタンダードセルブロックＳＣＢ内に搭載されてもよい。
　図２は、図１の半導体装置１００の断面構造の一例を示す。半導体装置１００は、基板ＳＵＢと、基板ＳＵＢの表面ＦＳ側に形成された配線層ＷＬ１とを有する。基板ＳＵＢの表面ＦＳには、基板ＳＵＢに近い側であるボトム側と基板ＳＵＢから遠い側であるトップ側のそれぞれにＣＦＥＴの一部であるソース・ドレインＳ／Ｄが形成される。ＣＦＥＴのソース・ドレインＳ／Ｄは、配線層ＷＬ１に形成される配線Ｗ１に接続されてもよい。基板ＳＵＢの表面ＦＳには、溝が形成され、溝には導電体の埋め込み配線ＢＰＲが形成される。
　図３は、図１のスタンダードセルブロックＳＣＢに配置される回路の一例を示す。スタンダードセルブロックＳＣＢは、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとを有する。スタンダードセルＳＣは、仮想電源線ＶＶＤＤ及び接地線ＶＳＳに接続され、仮想電源線ＶＶＤＤから仮想電源電位ＶＶＤＤの供給を受けて動作する。スタンダードセルＳＣは、各種ロジック回路を有する。
　電源スイッチ回路ＰＳＷは、電源線ＴＶＤＤ及び接地線ＶＳＳに接続されて動作する。電源スイッチ回路ＰＳＷは、制御回路ＣＮＴＬとスイッチトランジスタＳＷＴとを有する。例えば、制御回路ＣＮＴＬは、図示しない入力信号に応じてスイッチトランジスタＳＷＴを制御する制御信号ＣＯＵＴを生成する。電源線ＴＶＤＤは、第１の電源線の一例であり、仮想電源線ＶＶＤＤは、第２の電源線の一例であり、接地線ＶＳＳは、第３の電源線の一例である。
　スイッチトランジスタＳＷＴは、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたＰＭＯＳトランジスタを有し、制御回路ＣＮＴＬからの制御信号ＣＯＵＴの電圧をゲート電位として受けて動作する。スイッチトランジスタＳＷＴがオンしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとが電気的に接続され、電源電位ＴＶＤＤは、仮想電源線ＶＶＤＤを介してスタンダードセルＳＣに供給される。スイッチトランジスタＳＷＴがオフしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの電気的な接続が遮断され、仮想電源線ＶＶＤＤは、フローティング状態に設定される。
　図４は、図３の電源スイッチ回路ＰＳＷの回路の一例を示す。電源スイッチ回路ＰＳＷは、ＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＮＭとを含むスイッチトランジスタＳＷＴを有する。ＰＭＯＳトランジスタＰＭは、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続される。ＮＭＯＳトランジスタＮＭは、ソース及びドレインの両方がフローティングとなっている。ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭのゲートは、図３の制御回路ＣＮＴＬから出力される制御信号ＣＯＵＴを受ける。なお、電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭのソース及びドレインは、配線により相互に接続された状態でフローティングに設定されてもよい。
　図４では、スタンダードセルＳＣが、仮想電源線ＶＶＤＤと接地線ＶＳＳとの間に配置されたインバータを有する例が示される。例えば、電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのトランジスタは、ＣＦＥＴである。
　図５は、図３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのレイアウトの一例を示す。図５では、層間絶縁膜の図示は省略し、基板ＳＵＢは太い破線で簡易的に示している。図５に示すレイアウトでは、基板ＳＵＢ上に配置されたボトム側の半導体層にＣＦＥＴのＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄが形成され、ボトム側の半導体層上に配置されたトップ側の半導体層にＣＦＥＴのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄが形成される。ＣＦＥＴでは、ボトム側の２つの半導体層がナノシートＮＳにより相互に接続され、トップ側の２つの半導体層がトップ側のナノシートＮＳにより相互に接続される。ＣＦＥＴでは、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとは共通である。ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、Ｎ型の導電型を有し、ＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄは、Ｐ型の導電型を有する。本発明では、トランジスタとして機能しない場合も含めて半導体層をソース・ドレインＳ／Ｄと呼ぶことがある。また、トランジスタとして機能しない場合も含めて、ＣＦＥＴの構造の一部を、その半導体層の導電型に応じてＮＭＯＳトランジスタＮＭまたはＰＭＯＳトランジスタＰＭと呼ぶことがある。
　ＮＭＯＳトランジスタＮＭ及びＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄに付した符号Ｓ、Ｄは、それぞれトランジスタのソースとドレインを示す。符号Ｓ、Ｄのいずれも付していないＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、例えばオープン状態であり、トランジスタとして機能しないことを示す。
　図５では、電源スイッチ回路ＰＳＷにおいて、ＰＭＯＳトランジスタ群及びＮＭＯＳトランジスタ群のそれぞれは、Ｙ方向に沿って、ドレイン、ゲート、ソース、ゲート、ドレインの順で配置される。Ｙ方向は、第１の方向の一例である。図４に示したように、スイッチトランジスタＳＷＴのＮＭＯＳトランジスタのソース及びドレインは、オープン状態である。
　電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタ群及びＮＭＯＳトランジスタ群は、基板ＳＵＢ上であって、平面視でＢＰＲ層の電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤの間に対応する位置に配置される。すなわち、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタ群及びＮＭＯＳトランジスタ群は、ＢＰＲ層の電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに対して平面視でＸ方向にずれた位置に配置される。Ｘ方向は、第２の方向の一例である。
　電源スイッチ回路ＰＳＷにおいて、スイッチトランジスタＳＷＴのＰＭＯＳトランジスタのソースは、Ｘ方向に延在するボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の電源線ＴＶＤＤに接続される。スイッチトランジスタＳＷＴのＰＭＯＳトランジスタのドレインは、Ｘ方向に延在するボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。ボトム配線ＢＴＭと、ＣＦＥＴにおける基板ＳＵＢ側（ボトム側）のトランジスタとは、Ｚ方向の位置が同じ部分を有する。
　スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのソースは、Ｘ方向に延在するトップ配線ＴＯＰ及びビアＶＩＡを介して、ＢＰＲ層の接地線ＶＳＳに接続される。スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのドレインは、Ｘ方向に延在するトップ配線ＴＯＰ及びビアＶＩＡを介して、図示しない上層の配線に接続される。また、スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのドレインは、ビアＶＩＡを介して、ボトム配線ＢＴＭに接続される。トップ配線ＴＯＰと、ＣＦＥＴにおける基板ＳＵＢと反対側（トップ側）のトランジスタとは、Ｚ方向の位置が同じ部分を有する。
　スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタのソースは、Ｘ方向に延在する、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのドレインＤと共通のボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタのドレインは、Ｘ方向に延在するボトム配線ＢＴＭ及びビアＶＩＡを介してトップ配線ＴＯＰに接続される。なお、スタンダードセルＳＣのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにおいて、図５のＹ方向の奥側のゲート及びソースは、オープン状態に設定され、使用されない。
　スイッチトランジスタＳＷＴ及びスタンダードセルＳＣにおいて、各トランジスタのゲートＧＴは、ゲートＧＴ上に形成されるビアＶＩＡを介して図示しない上層の配線に接続される。スイッチトランジスタＳＷＴのゲートＧＴは、第１のゲートの一例である。
　なお、図５では、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとの境界にあるＢＰＲ層の仮想電源線ＶＶＤＤは、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとに共通に接続されるが、それぞれ別の仮想電源線ＶＶＤＤが設けられてもよい。また、電源スイッチ回路ＰＳＷにおいて、ＢＰＲ層の電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの位置は、互いに入れ替えられてもよい。
　図６は、トップ配線ＴＯＰと基板ＳＵＢに形成されるＢＰＲ層の配線との接続方法の例を示す。図６（ａ）に示すように、トップ配線ＴＯＰとＢＰＲ層の配線とは、図５のスタンダードセルＳＣの配線と同様に、ボトム配線ＢＴＭを介さずにビアＶＩＡにより直接接続されてもよい。図６（ｂ）に示すように、トップ配線ＴＯＰとＢＰＲ層の配線とは、ボトム配線ＢＴＭを介して接続されてもよい。なお、図６（ｂ）の配線方法は、他の実施形態において適用されてもよい。
　図７は、図５の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、トップ配線ＴＯＰ側から基板ＳＵＢ側を視た平面視の一例を示す。図７において、符号Ｓ、Ｄのいずれも付していないＮＭＯＳトランジスタＮＭのソース及びドレインは、オープン状態であり、トランジスタとして機能しないことを示す。
　Ｙ方向に延在する太い実線で示す配線は、スイッチトランジスタＳＷＴ及びスタンダードセルＳＣの上側（Ｚ方向で基板ＳＵＢからＣＦＥＴが配置された位置に向かう側）に配置される配線層ＦＳＭ１（ＦＳＭはFrontside Metalの略）の配線を示す。線層ＦＳＭ１の配線は、トップ配線ＴＯＰより上側に位置しており、トップ配線ＴＯＰ上の複数の配線層のうちのいずれかの配線層を使用して形成される。
　電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのＮＭＯＳトランジスタＮＭは、ＢＰＲ層の電源線ＴＶＤＤ、仮想電源線ＶＶＤＤ及び接地線ＶＳＳに対して平面視でＸ方向にずれた位置に配置される。ＮＭＯＳトランジスタＮＭのソース及びドレインは、Ｚ方向においてトップ配線ＴＯＰの形成領域に対応する位置に配置される。ＮＭＯＳトランジスタＮＭのソース及びドレインは、ゲートＧＴを挟んでＹ方向の両側に配置される。
　電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭにおいて、ソース及びドレインの一方は、第３の半導体層及び第４の半導体層の一方の一例であり、ソース及びドレインの他方は、第３の半導体層及び第４の半導体層の他方の一例である。
　スタンダードセルＳＣにインバータが形成される場合、インバータのＮＭＯＳトランジスタＮＭのドレインＤは、トップ配線ＴＯＰ及び上側のビアＶＩＡを介して配線層ＦＳＭ１の出力信号線ＯＵＴに接続され、トップ配線ＴＯＰ及び下側のビアＶＩＡを介してボトム配線ＢＴＭに接続される。以下では、配線層ＦＳＭ１は、ＦＳＭ１層とも称される。インバータのＮＭＯＳトランジスタＮＭのソースＳは、トップ配線ＴＯＰ及びボトム配線ＢＴＭ側のビアＶＩＡを介してＢＰＲ層の接地線ＶＳＳに接続される。インバータのゲートは、ビアＶＩＡを介してＦＳＭ１層の入力信号線ＩＮに接続される。
　図８は、図５の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、ボトム配線ＢＴＭ側から基板ＳＵＢ側を視た平面視の一例を示す。図８において、符号Ｓ、Ｄのいずれも付していないＰＭＯＳトランジスタＰＭのソース及びドレインは、オープン状態であり、トランジスタとして機能しないことを示す。
　電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのＰＭＯＳトランジスタＰＭは、ＢＰＲ層の電源線ＴＶＤＤ、仮想電源線ＶＶＤＤ及び接地線ＶＳＳに対して平面視でＸ方向にずれた位置に配置される。ＰＭＯＳトランジスタＰＭのソース及びドレインは、Ｚ方向においてボトム配線ＢＴＭの形成領域に対応する位置に配置される。ＰＭＯＳトランジスタＰＭのソース及びドレインは、ゲートＧＴを挟んでＹ方向の両側に配置される。
　電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭにおいて、ソース及びドレインの一方は、第１の半導体層及び第２の半導体層の一方の一例であり、ソース及びドレインの他方は、第１の半導体層及び第２の半導体層の他方の一例である。
　電源スイッチ回路ＰＳＷにおいて、ＰＭＯＳトランジスタＰＭのソースＳは、ボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の電源線ＴＶＤＤに接続される。ＰＭＯＳトランジスタＰＭのドレインＤは、ボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。
　図８に示すように、スイッチトランジスタＳＷＴが複数のＰＭＯＳトランジスタＰＭを有する場合、複数のＰＭＯＳトランジスタＰＭのソースＳは、共通のボトム配線ＢＴＭを介してＢＰＲ層の電源線ＴＶＤＤに接続されてもよい。また、ＢＰＲ層の仮想電源線ＶＶＤＤが、平面視でＸ方向に間隔を置いて形成されるＰＭＯＳトランジスタＰＭの列の間に配置される場合、複数のＰＭＯＳトランジスタＰＭの列のドレインＤは、共通のボトム配線ＢＴＭを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続されてもよい。これにより、ＰＭＯＳトランジスタＰＭのドレインＤに接続されるボトム配線ＢＴＭの数を減らすことができる。
　スタンダードセルＳＣにインバータが形成される場合、ＰＭＯＳトランジスタＰＭのドレインＤは、ボトム配線ＢＴＭ及びビアＶＩＡを介して、図７のＮＭＯＳトランジスタＮＭのドレインＤ及び出力信号線ＯＵＴに接続される。インバータのＰＭＯＳトランジスタＰＭのソースＳは、ボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。
　なお、図８に示す例では、インバータのＰＭＯＳトランジスタＰＭのソースＳをＢＰＲ層の仮想電源線ＶＶＤＤに接続するボトム配線ＢＴＭは、スイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭのドレインＤにも接続される。スタンダードセルＳＣのインバータのＰＭＯＳトランジスタＰＭのソースＳとスイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭのドレインＤとを相互に接続する共通のボトム配線ＢＴＭは、第４の配線の一例である。
　図９は、図７及び図８のＸ１－Ｘ１'線に沿う断面の一例を示す。各トランジスタのゲートＧＴは、ビアＶＩＡを介してＦＳＭ１層の配線に接続される。また、各トランジスタのゲートＧＴは、基板ＳＵＢ上に絶縁膜を介して配置され、Ｘ方向に間隔を置いて配置されるＢＰＲ層の配線の間に配置される。ナノシートＮＳは、ゲートＧＴを貫通して設けられる。
　図１０は、図７及び図８のＸ２－Ｘ２'線に沿う断面の一例を示す。電源スイッチ回路ＰＳＷにおいて、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、オープン状態に設定され、ＰＭＯＳトランジスタＰＭのドレインＤは、ボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。
　スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタＮＭのソースＳは、トップ配線ＴＯＰ及びビアＶＩＡを介してＢＰＲ層の接地線ＶＳＳに接続される。ＰＭＯＳトランジスタＰＭのソースＳは、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのドレインＤと共通のボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。
　図１１は、図７及び図８のＹ１－Ｙ１'線に沿う断面の一例を示す。ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、オープン状態であり、トランジスタとして機能しない。各トランジスタのゲートＧＴは、ビアＶＩＡを介してＦＳＭ１層の配線に接続される。ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの間と、ＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄの間には、それぞれナノシートＮＳが形成される。
　以上、第１実施形態では、ＣＦＥＴのソース及びドレインを基板ＳＵＢの表面のＢＰＲ層に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに接続することで、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　（第２実施形態）
　図１２は、第２実施形態における電源スイッチ回路及びスタンダードセルのレイアウトの一例を示す。図５と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図１２に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図１２の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。スタンダードセルブロックＳＣＢに配置される回路は、図３と同様である。図１２に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣの回路の例は、図４と同様である。
　図１２は、各ＣＦＥＴにおいて、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭのＺ方向の位置が図５に対して逆になっている点で図５のレイアウトと相違している。すなわち、図１２では、ＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄは、トップ側に配置され、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、ボトム側に配置される。
　電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのドレインＤは、トップ配線ＴＯＰ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。同様に、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのソースＳは、トップ配線ＴＯＰ及びビアＶＩＡを介してＢＰＲ層の電源線ＴＶＤＤに接続される。
　スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタＰＭのソースＳは、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのドレインＤと共通のトップ配線ＴＯＰ及びビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続される。スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタＮＭのソースは、ボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の接地線ＶＳＳに接続される。
　なお、図１２では、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとの境界にあるＢＰＲ層の仮想電源線ＶＶＤＤは、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとに共通に接続されるが、それぞれ別の仮想電源線ＶＶＤＤが設けられてもよい。また、電源スイッチ回路ＰＳＷにおいて、ＢＰＲ層の電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの位置は、互いに入れ替えられてもよい。
　以上、第２実施形態においても、第１実施形態と同様に、ＣＦＥＴのソース及びドレインを基板ＳＵＢの表面のＢＰＲ層に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに接続することで、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　（第３実施形態）
　図１３は、第３実施形態における電源スイッチ回路及びスタンダードセルの一例を示す。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図１３に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図１３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。スタンダードセルブロックＳＣＢに配置される回路は、図３と同様である。図１３は、ＮＭＯＳトランジスタＮＭのソース・ドレインが仮想電源線ＶＶＤＤに接続されることを除き、図４の回路構成と同様である。
　図１４は、図１３の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのレイアウトの一例を示す。図５と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１４では、電源スイッチ回路ＰＳＷのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、トップ配線ＴＯＰ及びビアＶＩＡを介してＦＳＭ１層の仮想電源線ＶＶＤＤに接続される。また、電源スイッチ回路ＰＳＷのＰＭＯＳトランジスタＰＭのドレインＤは、ＢＰＲ層の仮想電源線ＶＶＤＤだけでなく、ボトム配線ＢＴＭ、ビアＶＩＡ、トップ配線ＴＯＰ及びビアＶＩＡを介してＦＳＭ１層の仮想電源線ＶＶＤＤに接続される。スタンダードセルＳＣのレイアウトは、図５と同様である。
　スイッチトランジスタＳＷＴにおいて、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄをオープンにせずに仮想電源線ＶＶＤＤに接続することで、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄの電位を安定させることができる。これにより、電源スイッチ回路ＰＳＷの特性の変動を抑制することができる。また、ソース領域及びドレイン領域の充放電電流（リーク電流）を抑制することができる。
　なお、図１４のレイアウトの変形例として、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭのＺ方向の位置が逆にされてもよい。すなわち、ＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄがトップ側に配置され、ＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄがボトム側に配置されてもよい。
　図１５は、図１４の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、トップ配線ＴＯＰ側から基板ＳＵＢを視た平面視の一例を示す。図７と同様の要素については、同じ符号を付し、詳細な説明は省略する。
　スイッチトランジスタＳＷＴのＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄは、トップ配線ＴＯＰ及びビアＶＩＡを介してＦＳＭ１層の仮想電源線ＶＶＤＤに接続される。スタンダードセルＳＣのレイアウトは、図７と同様である。
　Ｘ方向に隣接するＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄを相互に接続するトップ配線ＴＯＰは、第１の配線又は第２の配線の一例である。トップ配線ＴＯＰ及びビアＶＩＡを介してＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄに接続されるＦＳＭ１層の仮想電源線ＶＶＤＤは、第３の配線の一例である。
　図１６は、図１４の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣにおいて、ボトム配線側から基板側を視た平面視の一例を示す。図８と同様の要素については、同じ符号を付し、詳細な説明は省略する。
　スイッチトランジスタＳＷＴのＰＭＯＳトランジスタＰＭのドレインＤは、ボトム配線ＢＴＭ及び下側のビアＶＩＡを介してＢＰＲ層の仮想電源線ＶＶＤＤに接続され、さらに、ボトム配線ＢＴＭ及び上側のビアＶＩＡを介して、図１５のＦＳＭ１層の仮想電源線ＶＶＤＤに接続される。スタンダードセルＳＣのレイアウトは、図８と同様である。
　以上、第３実施形態においても、第１実施形態及び第２実施形態と同様に、ＣＦＥＴのソース及びドレインを基板ＳＵＢの表面のＢＰＲ層に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに接続することで、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　さらに、第３実施形態では、スイッチトランジスタＳＷＴにおいて、ＮＭＯＳトランジスタＮＭのソース及びドレインをオープンにせずに仮想電源線ＶＶＤＤに接続することで、ＮＭＯＳトランジスタＮＭのソース及びドレインの電位を安定させることができる。これにより、スイッチトランジスタＳＷＴの特性の変動を抑制することができる。また、ソース領域及びドレイン領域の充放電電流（リーク電流）を抑制することができる。
　（第４実施形態）
　図１７は、第４実施形態における電源スイッチ回路及びスタンダードセルの一例を示す。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図１７に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図１７の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。スタンダードセルブロックＳＣＢに配置される回路は、図３と同様である。図１７は、電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴがＮＭＯＳトランジスタＮＭを含まず、ＰＭＯＳトランジスタＰＭのみを含むことを除き、図４の回路構成と同様である。
　図１８は、図１７の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのレイアウトの一例を示す。図５と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１８では、電源スイッチ回路ＰＳＷのレイアウト領域には、ボトム側とトップ側の両方にＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄが形成される。
　ボトム側のＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄに接続される配線等は、図５と同様である。トップ側のＰＭＯＳトランジスタＰＭのソースＳは、トップ配線ＴＯＰ及びビアＶＩＡと、ボトム側のＰＭＯＳトランジスタＰＭのソースＳと共通のボトム配線ＢＴＭ及びビアＶＩＡを介して、ＢＰＲ層の電源線ＴＶＤＤに接続される。
　トップ側のＰＭＯＳトランジスタＰＭのドレインＤは、トップ配線ＴＯＰ及びビアＶＩＡと、ボトム側のＰＭＯＳトランジスタＰＭのドレインＤと共通のボトム配線ＢＴＭ及びビアＶＩＡを介して、ＢＰＲ層の仮想電源線ＶＶＤＤに接続される。電源スイッチ回路ＰＳＷのその他の要素のレイアウトは、図５と同様である。スタンダードセルＳＣのレイアウトは、図８と同様である。
　以上、第４実施形態においても、第１実施形態から第３実施形態と同様に、ＣＦＥＴのソース及びドレインを基板ＳＵＢの表面のＢＰＲ層に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤに接続することで、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　さらに、第４実施形態では、電源スイッチ回路ＰＳＷのトップ側とボトム側の両方にＰＭＯＳトランジスタＰＭのソース・ドレインＳ／Ｄを形成するため、電源スイッチ回路ＰＳＷによる仮想電源電位ＶＶＤＤの供給能力を図５等に比べて向上することができる。
　（第５実施形態）
　図１９は、第５実施形態における電源スイッチ回路及びスタンダードセルの一例を示す。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図１９に示す電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣは、図１と同様に、半導体装置１００のスタンダードセルブロックＳＣＢに搭載される。図１９の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣが搭載される半導体装置１００の断面構造は、図２と同様である。
　図１９では、電源スイッチ回路ＰＳＷのスイッチトランジスタＳＷＴは、ＮＭＯＳトランジスタＮＭにより形成され、スタンダードセルＳＣの各回路は、電源線ＶＤＤと仮想接地線ＶＶＳＳとに接続されて動作する。例えば、スタンダードセルＳＣにインバータが形成される場合、インバータのＰＭＯＳトランジスタのソースは、電源線ＶＤＤに接続され、インバータのＮＭＯＳトランジスタのソースは、仮想接地線ＶＶＳＳに接続される。
　スイッチトランジスタＳＷＴは、ソースが接地線ＴＶＳＳに接続され、ドレインが仮想接地線ＶＶＳＳに接続されたＮＭＯＳトランジスタＮＭを有する。例えば、スイッチトランジスタＳＷＴのＮＭＯＳトランジスタＮＭのゲートは、図３の制御回路ＣＮＴＬから出力される制御信号ＣＯＵＴの論理を反転した制御信号／ＣＯＵＴを受ける。接地線ＴＶＳＳは、第１の電源線の一例であり、仮想接地線ＶＶＳＳは、第２の電源線の一例であり、電源線ＶＤＤは、第３の電源線の一例である。
　図２０は、図１９の電源スイッチ回路ＰＳＷ及びスタンダードセルＳＣのレイアウトの一例を示す。図５と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２０では、電源スイッチ回路ＰＳＷのレイアウト領域には、ボトム側とトップ側の両方にＮＭＯＳトランジスタＮＭのソース・ドレインＳ／Ｄが形成される。また、ＢＰＲ層には、Ｙ方向に延在する仮想接地線ＶＶＳＳ、接地線ＴＶＳＳ、仮想接地線ＶＶＳＳ及び電源線ＶＤＤがＸ方向に間隔を置いて形成される。
　ボトム側のＮＭＯＳトランジスタＮＭのドレインＤは、ボトム配線ＢＴＭ及びビアＶＩＡを介して、ＢＰＲ層の仮想接地線ＶＶＳＳに接続される。ボトム側のＮＭＯＳトランジスタＮＭのソースＳは、ボトム配線ＢＴＭ及びビアＶＩＡを介して、ＢＰＲ層の接地線ＴＶＳＳに接続される。
　トップ側のＮＭＯＳトランジスタＮＭのドレインＤは、トップ配線ＴＯＰ及びビアＶＩＡと、ボトム側のＮＭＯＳトランジスタＮＭのドレインＤと共通のボトム配線ＢＴＭ及びビアＶＩＡを介して、ＢＰＲ層の仮想接地線ＶＶＳＳに接続される。トップ側のＮＭＯＳトランジスタＮＭのソースＳは、トップ配線ＴＯＰ及びビアＶＩＡと、ボトム側のＮＭＯＳトランジスタＮＭのソースＳと共通のボトム配線ＢＴＭ及びビアＶＩＡを介して、ＢＰＲ層の接地線ＴＶＳＳに接続される。
　スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのソースは、スイッチトランジスタＳＷＴのＮＭＯＳトランジスタＮＭのドレインＤと共通のトップ配線ＴＯＰ、ビアＶＩＡ、ボトム配線ＢＴＭ及びビアＶＩＡを介して、ＢＰＲ層の仮想接地線ＶＶＳＳに接続される。スタンダードセルＳＣにおいて、ＮＭＯＳトランジスタのドレインは、トップ配線ＴＯＰ及び上側のビアＶＩＡを介して、図示しない上層の配線に接続され、さらに下側のＶＩＡを介して、ボトム配線ＢＴＭに接続される。
　スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタのソースは、ボトム配線ＢＴＭ及びビアＶＩＡを介してＢＰＲ層の電源線ＶＤＤに接続される。スタンダードセルＳＣにおいて、ＰＭＯＳトランジスタのドレインは、ボトム配線ＢＴＭ及びビアＶＩＡを介してトップ配線ＴＯＰに接続される。なお、スタンダードセルＳＣのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにおいて、図２０のＹ方向の奥側のゲート及びソースは、オープン状態に設定され、使用されない。
　以上、第５実施形態では、電源スイッチ回路ＰＳＷに設けられるＣＦＥＴのソース及びドレインは、基板ＳＵＢの表面のＢＰＲ層に形成される接地線ＴＶＳＳ及び仮想接地線ＶＶＳＳに接続される。また、スタンダードセルＳＣに設けられるＣＦＥＴのソース及びドレインは、基板ＳＵＢの表面のＢＰＲ層に形成される電源線ＶＤＤ及び仮想接地線ＶＶＳＳに接続される。
　これにより、ソースが接地線ＴＶＳＳに接続され、ドレインが仮想接地線ＶＶＳＳに接続されたスイッチトランジスタＳＷＴを有し、スタンダードセルＳＣの各回路が電源線ＶＤＤと仮想接地線ＶＶＳＳとに接続されて動作する場合にも、ＣＦＥＴを用いた電源スイッチ回路ＰＳＷを適切にレイアウトすることができる。この結果、回路規模が抑制された電源スイッチ回路ＰＳＷを半導体装置１００に搭載することができる。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
　１００　半導体装置
　ＢＰＲ　埋め込み配線
　ＢＴＭ　ボトム配線
　ＣＮＴＬ　制御回路
　ＣＯＵＴ、／ＣＯＵＴ　制御信号
　Ｄ　ドレイン
　ＦＳＭ１　配線層
　ＧＴ　ゲート
　ＩＮ　入力信号線
　ＩＮＴＲ　内部回路領域
　ＩＯＣ、ＩＯＣＰ　Ｉ／Ｏセル
　ＮＭ　ＮＭＯＳトランジスタ
　ＮＳ　ナノシート
　ＯＵＴ　出力信号線
　ＰＡＤ　パッド
　ＰＭ　ＰＭＯＳトランジスタ
　ＰＳＷ　電源スイッチ回路
　Ｓ　ソース
　ＳＣ　スタンダードセル
　ＳＣＢ　スタンダードセルブロック
　ＳＧＮＬ　信号
　ＳＵＢ　基板
　ＳＷＴ　スイッチトランジスタ
　ＴＯＰ　トップ配線
　ＴＶＤＤ　電源線
　ＴＶＳＳ　接地線
　ＶＤＤ　電源線
　ＶＩＡ　ビア
　ＶＳＳ　接地線
　ＶＶＤＤ　仮想電源線
　ＶＶＳＳ　仮想接地線
　Ｗ１、Ｗ２、Ｗ３　配線
　ＷＬ１、ＷＬ２　配線層

Claims (8)

  1. 　基板と、
    　前記基板に形成された第１の電源線、第２の電源線及び第３の電源線と、
    　前記基板の上方に形成された第１の半導体層及び第２の半導体層と、
    　前記第１の半導体層上に形成された第３の半導体層と、
    　前記第２の半導体層上に形成された第４の半導体層と、
    　前記第１の半導体層と前記第２の半導体層との間であって、前記第３の半導体層と前記第４の半導体層との間に形成された第１のゲートと、
    　前記第１の電源線と前記第２の電源線との間に形成され、前記第１の半導体層、前記第２の半導体層及び前記第１のゲートを有し、又は前記第３の半導体層、前記第４の半導体層及び前記第１のゲートを有するスイッチトランジスタと、
    　を有する半導体装置。
  2. 　前記スイッチトランジスタは、前記第１の半導体層、前記第２の半導体層及び前記第１のゲートを有し、
    　前記第３の半導体層と前記第４の半導体層とは、電気的に接続される
    　請求項１に記載の半導体装置。
  3. 　前記第１の半導体層及び前記第２の半導体層と、前記第３の半導体層及び前記第４の半導体層は、導電型が異なる
    　請求項１に記載の半導体装置。
  4. 　複数の前記スイッチトランジスタを有し、
    　複数の前記スイッチトランジスタの前記第３の半導体層及び前記第４の半導体層は、互いに電気的に接続される
    　請求項３に記載の半導体装置。
  5. 　前記第１の電源線、前記第２の電源線及び前記第３の電源線が延在する第１の方向と異なる第２の方向に隣接する複数の前記第３の半導体層を相互に接続する第１の配線と、
    　前記第２の方向に隣接する複数の前記第４の半導体層を相互に接続する第２の配線と、
    　前記第１の配線及び前記第２の配線の上層に前記第１の方向に延在し、前記第１の配線と前記第２の配線とを相互に接続する第３の配線と、有する
    　請求項４に記載の半導体装置。
  6. 　前記第３の半導体層及び前記第４の半導体層は、前記第２の電源線と電気的に接続される
    　請求項１に記載の半導体装置。
  7. 　前記スイッチトランジスタの前記第１の半導体層又は前記第２の半導体層のいずれかに接続される第４の配線と、
    　前記第２の電源線及び前記第３の電源線の間に形成されたＰＭＯＳトランジスタを有するスタンダードセルを有し、
    　前記第４の配線は、前記ＰＭＯＳトランジスタのソースに接続される
    　請求項１に記載の半導体装置。
  8. 　前記第１の半導体層及び前記第２の半導体層と、前記第３の半導体層及び前記第４の半導体層とは、導電型が同一である
    　請求項１に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019116883A1 (ja) * 2017-12-12 2019-06-20 株式会社ソシオネクスト 半導体集積回路装置
WO2020110733A1 (ja) * 2018-11-26 2020-06-04 株式会社ソシオネクスト 半導体集積回路装置
US20200328212A1 (en) * 2019-04-15 2020-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US20210242125A1 (en) * 2020-02-05 2021-08-05 Samsung Electronics Co., Ltd. Stacked integrated circuit devices including a routing wire
JP2021536675A (ja) * 2018-09-05 2021-12-27 東京エレクトロン株式会社 ３ｄロジック及びメモリのための電力分配ネットワーク

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019116883A1 (ja) * 2017-12-12 2019-06-20 株式会社ソシオネクスト 半導体集積回路装置
JP2021536675A (ja) * 2018-09-05 2021-12-27 東京エレクトロン株式会社 ３ｄロジック及びメモリのための電力分配ネットワーク
WO2020110733A1 (ja) * 2018-11-26 2020-06-04 株式会社ソシオネクスト 半導体集積回路装置
US20200328212A1 (en) * 2019-04-15 2020-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US20210242125A1 (en) * 2020-02-05 2021-08-05 Samsung Electronics Co., Ltd. Stacked integrated circuit devices including a routing wire

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