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WO2025084065A1 - 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット - Google Patents

酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット Download PDF

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WO2025084065A1
WO2025084065A1 PCT/JP2024/033410 JP2024033410W WO2025084065A1 WO 2025084065 A1 WO2025084065 A1 WO 2025084065A1 JP 2024033410 W JP2024033410 W JP 2024033410W WO 2025084065 A1 WO2025084065 A1 WO 2025084065A1
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WO
WIPO (PCT)
Prior art keywords
thin film
oxide semiconductor
atm
atoms
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/033410
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English (en)
French (fr)
Inventor
元隆 越智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobelco Research Institute Inc
Original Assignee
Kobelco Research Institute Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobelco Research Institute Inc filed Critical Kobelco Research Institute Inc
Publication of WO2025084065A1 publication Critical patent/WO2025084065A1/ja
Pending legal-status Critical Current
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    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
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    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10P14/60—

Definitions

  • the present disclosure relates to oxide semiconductor thin films, thin film transistors, and sputtering targets.
  • Amorphous oxide semiconductors have higher carrier mobility when forming thin film transistors (TFTs) than amorphous silicon semiconductors, for example.
  • Amorphous oxide semiconductors also have a large optical band gap and are highly transparent to visible light.
  • thin films of amorphous oxide semiconductors can be formed at lower temperatures than amorphous silicon semiconductors. Taking advantage of these characteristics, amorphous oxide semiconductor thin films are expected to be applied to next-generation large displays that can be driven at high speeds with high resolution, and flexible displays that use resin substrates, which require film formation at low temperatures.
  • the present disclosure has been made based on the above-mentioned circumstances, and aims to provide an oxide semiconductor thin film that has high mobility and light stress resistance, as well as excellent S value and switching characteristics when a transistor is formed, a thin film transistor using this oxide semiconductor thin film, and a sputtering target for forming this oxide semiconductor thin film.
  • the inventors discovered that by controlling the number of atoms and the ratio of the number of atoms in a thin oxide semiconductor film containing In, Zn, and Fe within a predetermined range, it is possible to obtain an oxide semiconductor thin film for thin film transistors that has high carrier mobility and light stress resistance that were previously thought to be unfeasible according to the common sense of engineers in this field, and that has excellent S-values and switching characteristics, and thus completed the invention disclosed herein.
  • the oxide semiconductor thin film according to one embodiment of the present disclosure is an oxide semiconductor thin film containing metal elements, the metal elements being composed of In, Zn, Fe and unavoidable impurities, the number of In atoms being 50 atm% or more and 80 atm% or less, the number of Zn atoms being 20 atm% or more and 48 atm% or less, and the number of Fe atoms being 1.5 atm% or more and 2.5 atm% or less, relative to the total number of In, Zn and Fe atoms, and the ratio of the number of In atoms to Zn atoms, In/Zn, being 1.5 atm% or more and 2.5 or less.
  • the metal elements being composed of In, Zn, Fe and unavoidable impurities
  • the number of In atoms being 50 atm% or more and 80 atm% or less
  • the number of Zn atoms being 20 atm% or more and 48 atm% or less
  • the number of Fe atoms being 1.5 atm% or more and 2.5 atm%
  • a thin-film transistor according to another aspect of the present disclosure is a thin-film transistor having the oxide semiconductor thin film of the present disclosure, and is used in an organic EL display.
  • a sputtering target is used for forming an oxide semiconductor thin film and contains metal elements, the metal elements being composed of In, Zn, Fe and unavoidable impurities, the number of In atoms being 50 atm% or more and 80 atm% or less, the number of Zn atoms being 20 atm% or more and 48 atm% or less, and the number of Fe atoms being 1.5 atm% or more and 2.5 atm% or less, relative to the total number of In, Zn and Fe atoms, and the ratio of the number of In atoms to Zn atoms, In/Zn, being 1.5 atm% or more and 2.5 atm% or less.
  • the oxide semiconductor thin film of the present disclosure has high mobility and light stress resistance, as well as excellent S value and switching characteristics when a transistor is formed.
  • the thin film transistor of the present disclosure using this oxide semiconductor thin film has high mobility and light stress resistance, as well as excellent S value and switching characteristics.
  • the sputtering target of the present disclosure can form this oxide semiconductor thin film.
  • FIG. 1 is a schematic cross-sectional view showing a thin film transistor according to an embodiment of the present disclosure formed on a substrate surface.
  • An oxide semiconductor thin film according to an embodiment of the present disclosure is an oxide semiconductor thin film containing metal elements, the metal elements being composed of In, Zn, Fe, and unavoidable impurities, in which, relative to the total number of In, Zn, and Fe atoms, the number of In atoms is 50 atm% or more and 80 atm% or less, the number of Zn atoms is 20 atm% or more and 48 atm% or less, and the number of Fe atoms is 1.5 atm% or more and 2.5 atm% or less, and the ratio of the number of In atoms to the number of Zn atoms, In/Zn, is 1.5 to 2.5.
  • the oxide semiconductor thin film has high light stress resistance because the atomic numbers of In and Zn are within the above range and the atomic number of Fe is equal to or greater than the above lower limit.
  • the oxide semiconductor thin film has an atomic number of Fe equal to or less than the above upper limit, so that the carrier mobility can be increased when a thin film transistor is formed using the oxide semiconductor thin film.
  • the atomic number ratio of In/Zn is equal to or greater than the above lower limit, so that the S value can be increased, and because it is equal to or less than the above upper limit, so that the switching characteristics can be excellent.
  • a thin-film transistor according to another aspect of the present disclosure is a thin-film transistor having the oxide semiconductor thin film described in (1) above, and is used in an organic electroluminescence display.
  • the thin-film transistor has the oxide semiconductor thin film, and therefore has high mobility and light stress resistance, as well as excellent S value and switching characteristics. Therefore, the thin-film transistor is suitable for use in organic EL displays.
  • the S value is preferably 0.4 V/dec or more and 1.0 V/dec or less, and the threshold voltage is preferably 0.6 V or more.
  • the carrier mobility is preferably more than 25 cm 2 /Vs.
  • the thin film transistor can be suitably used in, for example, next-generation large-sized organic EL displays that require high speed.
  • a sputtering target according to another embodiment of the present disclosure is used for forming an oxide semiconductor thin film and contains metal elements, the metal elements being composed of In, Zn, Fe and unavoidable impurities, the number of In atoms being 50 atm% or more and 80 atm% or less, the number of Zn atoms being 20 atm% or more and 48 atm% or less, and the number of Fe atoms being 1.5 atm% or more and 2.5 atm% or less, relative to the total number of In, Zn and Fe atoms, and the ratio of the number of In atoms to Zn atoms, In/Zn, being 1.5 atm% or more and 2.5 atm% or less.
  • the metal elements being composed of In, Zn, Fe and unavoidable impurities, the number of In atoms being 50 atm% or more and 80 atm% or less, the number of Zn atoms being 20 atm% or more and 48 atm% or less, and the number of Fe atoms being 1.5 atm%
  • the sputtering target contains In, Zn, and Fe whose atomic numbers are within the above ranges, and the ratio of the atomic numbers of In/Zn is within the above range. Therefore, by forming an oxide semiconductor thin film using the sputtering target and then forming a thin film transistor on the oxide semiconductor thin film, it is possible to manufacture a thin film transistor that has excellent S value and switching characteristics in addition to high mobility and light stress resistance.
  • carrier mobility refers to the field effect mobility in the saturation region of a thin-film transistor
  • field effect mobility refers to a value calculated by ⁇ FE [m 2 /Vs] shown in the following formula (1) in the saturation region (Vg>Vd-Vth) of the current-voltage characteristics of a thin-film transistor, where Vg [V] is the gate voltage, Vth [V] is the threshold voltage, Id [A] is the drain current, L [m] is the channel length, W [m] is the channel width, and C ox [ F ] is the capacitance of the gate insulating film.
  • the "threshold voltage" of a thin film transistor refers to the gate voltage at which the drain current of the transistor becomes 10 -9 A.
  • the "S value" of a thin-film transistor refers to the minimum change in gate voltage required to increase the drain current by one order of magnitude.
  • the thin film transistor shown in Fig. 1 can be used in the manufacture of display devices such as next-generation large displays and flexible displays, etc.
  • the thin film transistor is preferably used in organic EL displays.
  • the thin-film transistor is a bottom-gate type transistor formed on the surface of the substrate X.
  • the thin-film transistor has a gate electrode 1, a gate insulating film 2, an oxide semiconductor thin film 3, an ESL (Etch Stop Layer) protective film 4, source and drain electrodes 5, a passivation insulating film 6, and a conductive film 7.
  • ESL Etch Stop Layer
  • the substrate X is not particularly limited, but may be, for example, a substrate used in a display device. Such substrate X may be a transparent substrate such as a glass substrate or a silicone resin substrate.
  • the glass used for the glass substrate is not particularly limited, but may be, for example, alkali-free glass, high strain point glass, soda lime glass, etc.
  • a metal substrate such as a stainless steel thin film or a resin substrate such as a polyethylene terephthalate (PET) film may also be used as the substrate X.
  • PET polyethylene terephthalate
  • the average thickness of the substrate X is preferably 0.3 mm or more and 1.0 mm or less from the viewpoint of processability. Furthermore, the size and shape of the substrate X are appropriately determined according to the size and shape of the display device or the like to be used.
  • the "average thickness” refers to the average value calculated by measuring the thickness at any 10 points.
  • the gate electrode 1 is formed on the surface of the substrate X and has electrical conductivity.
  • the thin film constituting the gate electrode 1 is not particularly limited, but may be an Al alloy or an Al alloy having a thin film or alloy film of Mo, Cu, Ti, or the like laminated on the surface of the Al alloy.
  • the shape of the gate electrode 1 is not particularly limited, but from the viewpoint of controllability of the channel length and channel width, a rectangular shape in plan view with the channel length and channel width directions of the thin film transistor are preferable.
  • the size of the gate electrode 1 may be any size that can ensure the channel length and channel width of the thin film transistor.
  • the channel length direction of the thin film transistor is the opposing direction of the source electrode 5a and drain electrode 5b of the thin film transistor.
  • the channel width direction of the thin film transistor is the direction perpendicular to the channel length direction of the thin film transistor and parallel to the surface of the substrate X.
  • the lower limit of the average thickness of the gate electrode 1 is preferably 50 nm, and more preferably 170 nm.
  • the upper limit of the average thickness of the gate electrode 1 is preferably 500 nm, and more preferably 400 nm. If the average thickness of the gate electrode 1 is less than the lower limit, the resistance of the gate electrode 1 is high, and therefore there is a risk that the power consumption of the gate electrode 1 will increase and that disconnection will be more likely to occur. Conversely, if the average thickness of the gate electrode 1 exceeds the upper limit, it becomes difficult to planarize the gate insulating film 2 and the like laminated on the surface side of the gate electrode 1, and there is a risk that the characteristics of the thin film transistor will deteriorate.
  • the gate insulating film 2 is laminated on the front surface side of the substrate X so as to cover the gate electrode 1.
  • the thin film constituting the gate insulating film 2 is not particularly limited, and examples thereof include a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a metal oxide film such as Al 2 O 3 or Y 2 O 3.
  • the gate insulating film 2 may have a single layer structure of these thin films, or a multilayer structure in which two or more types of thin films are laminated.
  • the shape of the gate insulating film 2 is not limited as long as it covers the gate electrode 1.
  • the gate insulating film 2 may cover the entire surface of the substrate X.
  • the lower limit of the average thickness of the gate insulating film 2 is preferably 50 nm, more preferably 100 nm.
  • the upper limit of the average thickness of the gate insulating film 2 is preferably 300 nm, more preferably 250 nm. If the average thickness of the gate insulating film 2 is less than the lower limit, the withstand voltage of the gate insulating film 2 may be insufficient, and the gate insulating film 2 may break down due to application of a gate voltage. Conversely, if the average thickness of the gate insulating film 2 exceeds the upper limit, the capacitance of the capacitor formed between the gate electrode 1 and the oxide semiconductor thin film 3 may be insufficient, and the drain current may be insufficient. Note that when the gate insulating film 2 has a multi-layer structure, the "average thickness of the gate insulating film" refers to the average thickness of the total of the layers.
  • the oxide semiconductor thin film 3 itself is another embodiment of the present disclosure.
  • the oxide semiconductor thin film 3 is an oxide semiconductor thin film containing metal elements.
  • the metal elements are composed of In, Zn, Fe, and unavoidable impurities. That is, the oxide semiconductor thin film 3 does not substantially contain metal elements other than In, Zn, and Fe.
  • the lower limit of the number of In atoms relative to the total number of In, Zn, and Fe atoms is 50 atm%, more preferably 55 atm%, and even more preferably 60 atm%.
  • the upper limit of the number of In atoms is 80 atm%, more preferably 75 atm%, and even more preferably 70 atm%. If the number of In atoms is less than the lower limit, the carrier mobility of the thin film transistor may decrease. Conversely, if the number of In atoms exceeds the upper limit, the leakage current of the oxide semiconductor thin film 3 may increase or the threshold voltage may shift to the negative side, causing the oxide semiconductor thin film 3 to become conductive.
  • the lower limit of the number of Zn atoms relative to the total number of In, Zn, and Fe atoms is 20 atm%, more preferably 25 atm%, and even more preferably 30 atm%.
  • the upper limit of the number of Zn atoms is 48 atm%, more preferably 45 atm%, and even more preferably 40 atm%. If the number of Zn atoms is less than the lower limit, the number of other metal atoms will be relatively large, and there is a risk of the material becoming a conductor. Conversely, if the number of Zn atoms exceeds the upper limit, the carrier concentration will be suppressed, and there is a risk of the carrier mobility of the thin film transistor decreasing.
  • the lower limit of the number of Fe atoms relative to the total number of In, Zn, and Fe atoms is 1.5 atm%, more preferably 1.6 atm%, and even more preferably 1.7 atm%.
  • the upper limit of the number of Fe atoms is 2.5 atm%, more preferably 2.4 atm%, and even more preferably 2.3 atm%. If the number of Fe atoms is less than the lower limit, there is a risk of a large threshold voltage shift due to light irradiation. Conversely, if the number of Fe atoms exceeds the upper limit, there is a risk of the carrier concentration being suppressed, and the carrier mobility of the thin film transistor being reduced.
  • the lower limit of the ratio of the number of In atoms to Zn atoms, In/Zn is 1.5, more preferably 1.6, and even more preferably 1.7.
  • the upper limit of the In/Zn atomic ratio is 2.5, more preferably 2.4, and even more preferably 2.3. If the In/Zn atomic ratio is less than the lower limit, the S value and carrier mobility may decrease. Conversely, if the In/Zn atomic ratio exceeds the upper limit, good switching characteristics may not be obtained.
  • the planar shape of the oxide semiconductor thin film 3 is not particularly limited, but from the viewpoint of controllability of the channel length and channel width of the thin film transistor, a shape similar to that of the gate electrode 1 is preferable.
  • the size of the oxide semiconductor thin film 3 in a planar view may be any size that can ensure the channel length and channel width of the thin film transistor.
  • the size of the oxide semiconductor thin film 3 in a planar view is preferably smaller than the size of the gate electrode 1 in a planar view in order to reliably dispose the oxide semiconductor thin film 3 directly above the gate electrode 1.
  • the lower limit of the difference in the side lengths in the channel direction and the channel width direction between the oxide semiconductor thin film 3 and the gate electrode 1 is preferably 2 nm, more preferably 4 nm.
  • the upper limit of the difference in the side lengths is preferably 10 nm, more preferably 8 nm.
  • the difference in the side lengths is less than the lower limit, a part of the oxide semiconductor thin film 3 may deviate from directly above the gate electrode 1 due to a patterning shift or the like, which may result in a deterioration in the flatness of the oxide semiconductor thin film 3 and a deterioration in the characteristics of the thin film transistor. Conversely, if the difference in the side lengths exceeds the upper limit, the thin film transistor may become unnecessarily large.
  • the average thickness of the oxide semiconductor thin film 3 can be determined based on the conditions under which the drain current can be turned off when the oxide semiconductor thin film 3 is used as a switching element. Specifically, it is preferable that the inside of the oxide semiconductor thin film 3 is completely depleted by applying a gate voltage. For this purpose, it is preferable that the average thickness t ch [m] of the oxide semiconductor thin film 3 satisfies the relationship of the following formula (2) with respect to the carrier concentration N C [m ⁇ 3 ], where ⁇ OX is the dielectric constant of the insulating film, ⁇ AOS is the dielectric constant of the semiconductor, ⁇ f [eV] is the Fermi level of the semiconductor, and q [C] is the electronic charge. From the viewpoint of the relationship between the following formula (2) and the carrier concentration described later, and the control accuracy of the film thickness distribution when the oxide semiconductor thin film 3 is manufactured, the average thickness of the oxide semiconductor thin film 3 can be, for example, 20 nm to 60 nm.
  • the cross section of the oxide semiconductor thin film 3 in the thickness direction may be tapered toward the substrate X.
  • the taper angle is preferably 30° or more and 40° or less.
  • the lower limit of the carrier concentration of the oxide semiconductor thin film 3 is preferably 1 ⁇ 10 12 cm ⁇ 3 , more preferably 1 ⁇ 10 13 cm ⁇ 3 , and even more preferably 1 ⁇ 10 14 cm ⁇ 3 .
  • the upper limit of the carrier concentration of the oxide semiconductor thin film 3 is preferably 1 ⁇ 10 20 cm ⁇ 3 , more preferably 1 ⁇ 10 19 cm ⁇ 3 , and even more preferably 1 ⁇ 10 18 cm ⁇ 3 . If the carrier concentration of the oxide semiconductor thin film 3 is less than the lower limit, the drain current of the thin film transistor may be insufficient.
  • the carrier concentration of the oxide semiconductor thin film 3 exceeds the upper limit, it becomes difficult to completely deplete the inside of the oxide semiconductor thin film 3, so that the threshold voltage may shift to the negative side, and the thin film transistor may not function as a switching element.
  • the hole mobility of the oxide semiconductor thin film 3 is preferably more than 25 cm 2 /Vs, more preferably more than 27 cm 2 /Vs, and still more preferably more than 30 cm 2 /Vs. If the hole mobility of the oxide semiconductor thin film 3 is below the lower limit, the switching characteristics of the thin film transistor may be degraded.
  • the upper limit of the hole mobility of the oxide semiconductor thin film 3 is not particularly limited, but the hole mobility of the oxide semiconductor thin film 3 is usually 100 cm 2 /Vs or less. "Hall mobility” refers to carrier mobility obtained by Hall effect measurement.
  • the ESL protective film 4 is a protective film that prevents the oxide semiconductor thin film 3 from being damaged and the characteristics of the thin film transistor from being deteriorated when the source and drain electrodes 5 are formed by etching.
  • the thin film that constitutes the ESL protective film 4 is not particularly limited, but a silicon oxide film is preferably used.
  • the lower limit of the average thickness of the ESL protective film 4 is preferably 50 nm, and more preferably 80 nm.
  • the upper limit of the average thickness of the ESL protective film 4 is preferably 250 nm, and more preferably 200 nm. If the average thickness of the ESL protective film 4 is less than the above lower limit, the ESL protective film 4 may not be able to sufficiently protect the oxide semiconductor thin film 3. Conversely, if the average thickness of the ESL protective film 4 exceeds the above upper limit, it may be difficult to flatten the passivation insulating film 6, and the wiring from the source and drain electrodes 5 may be easily broken.
  • the source and drain electrodes 5 cover a portion of the gate insulating film 2 and the ESL protective film 4, and are electrically connected to the oxide semiconductor thin film 3 at both ends of the channel of the thin film transistor.
  • a drain current of the thin film transistor flows between the source electrode 5a and the drain electrode 5b in response to the voltage between the gate electrode 1 and the source electrode 5a and the voltage between the source electrode 5a and the drain electrode 5b.
  • the thin film that constitutes the source and drain electrodes 5 is not particularly limited as long as it is conductive, and for example, the same thin film as that of the gate electrode 1 can be used.
  • the lower limit of the average thickness of the source and drain electrodes 5 is preferably 100 nm, and more preferably 150 nm.
  • the upper limit of the average thickness of the source and drain electrodes 5 is preferably 400 nm, and more preferably 300 nm. If the average thickness of the source and drain electrodes 5 is less than the lower limit, the resistance of the source and drain electrodes 5 is high, which may increase power consumption in the source and drain electrodes 5 or make them more susceptible to breakage. Conversely, if the average thickness of the source and drain electrodes 5 exceeds the upper limit, it may become difficult to planarize the passivation insulating film 6, and wiring using the conductive film 7 may become difficult.
  • the distance between the source electrode 5a and the drain electrode 5b i.e., the lower limit of the channel length of the thin-film transistor, is preferably 5 ⁇ m, and more preferably 10 ⁇ m.
  • the upper limit of the channel length of the thin-film transistor is preferably 50 ⁇ m, and more preferably 30 ⁇ m. If the channel length of the thin-film transistor is less than the lower limit, high-precision processing will be required, and there is a risk of a decrease in manufacturing yield. Conversely, if the channel length of the thin-film transistor exceeds the upper limit, there is a risk of the switching time of the thin-film transistor becoming longer.
  • the length of the source electrode 5a and the drain electrode 5b in the channel width direction i.e., the lower limit of the channel width of the thin film transistor, is preferably 100 ⁇ m, and more preferably 150 ⁇ m.
  • the upper limit of the channel width of the thin film transistor is preferably 300 ⁇ m, and more preferably 250 ⁇ m. If the channel width of the thin film transistor is less than the above lower limit, there is a risk of insufficient drain current. Conversely, if the channel width of the thin film transistor exceeds the above upper limit, there is a risk of excessive drain current, which unnecessarily increases the power consumption of the thin film transistor.
  • the passivation insulating film 6 covers the gate electrode 1, the gate insulating film 2, the oxide semiconductor thin film 3, the ESL protective film 4, the source electrode 5a, and the drain electrode 5b, and prevents the characteristics of the thin film transistor from deteriorating.
  • the thin film constituting the passivation insulating film 6 is not particularly limited, but a silicon nitride film is preferably used, which has a relatively easy sheet resistance controllable by the hydrogen content.
  • the passivation insulating film 6 may have a two-layer structure of, for example, a silicon oxide film and a silicon nitride film.
  • the lower limit of the average thickness of the passivation insulating film 6 is preferably 100 nm, and more preferably 250 nm.
  • the upper limit of the average thickness of the passivation insulating film 6 is preferably 500 nm, and more preferably 300 nm. If the average thickness of the passivation insulating film 6 is less than the above lower limit, the effect of preventing deterioration of the characteristics of the thin-film transistor may be insufficient. Conversely, if the average thickness of the passivation insulating film 6 exceeds the above upper limit, the passivation insulating film 6 may become unnecessarily thick, which may increase the manufacturing cost of the thin-film transistor and reduce production efficiency. Note that if the passivation insulating film 6 has a multi-layer structure, the "average thickness of the passivation insulating film" refers to the average thickness of the total.
  • a contact hole 8 is opened in the passivation insulating film 6 to allow electrical connection with the drain electrode 5b.
  • the shape and size of the contact hole 8 in a plan view are not particularly limited as long as electrical connection with the drain electrode 5b is ensured, but it can be, for example, a square with one side measuring 10 ⁇ m to 30 ⁇ m in a plan view.
  • the conductive film 7 is connected to the drain electrode 5b via a contact hole 8 formed in the passivation insulating film 6.
  • the conductive film 7 constitutes a wiring for acquiring a drain current from the thin film transistor.
  • the conductive film 7 is not particularly limited, and the same thin film as the gate electrode 1 can be used. Among them, a transparent conductive film suitable for application to a display is preferable. Examples of such a transparent conductive film include an ITO film and a ZnO film.
  • the position where the conductive film 7 is connected to the drain electrode 5b is preferably a position where the drain electrode 5b contacts the gate insulating film 2, and not directly above the gate electrode 1.
  • the lower limit of the average wiring width of the conductive film 7 is preferably 5 ⁇ m, and more preferably 10 ⁇ m.
  • the upper limit of the average wiring width of the conductive film 7 is preferably 50 ⁇ m, and more preferably 30 ⁇ m. If the average wiring width of the conductive film 7 is less than the above lower limit, the wiring of the conductive film 7 may have high resistance, and the power consumption and voltage drop in the wiring of the conductive film 7 may increase. Conversely, if the average wiring width of the conductive film 7 exceeds the above upper limit, the integration degree of the thin film transistor may decrease.
  • the "average wiring width of the conductive film” refers to the average width of the wiring portion of the conductive film 7 that is disposed on the surface of the passivation insulating film 6 and acquires the drain current from the thin film transistor.
  • the lower limit of the average thickness of the conductive film 7 is preferably 50 nm, and more preferably 80 nm.
  • the upper limit of the average thickness of the conductive film 7 is preferably 200 nm, and more preferably 150 nm. If the average thickness of the conductive film 7 is less than the lower limit, the wiring made of the conductive film 7 will have high resistance, and the power consumption and voltage drop in the wiring made of the conductive film 7 may increase.
  • the average thickness of the conductive film 7 refers to the average thickness of the wiring portion of the conductive film 7 that is disposed on the surface of the passivation insulating film 6 and acquires drain current from the thin film transistor.
  • the carrier mobility (electron mobility) of the thin film transistor is preferably more than 25 cm 2 /Vs, more preferably more than 27 cm 2 /Vs, and more preferably more than 30 cm 2 /Vs. If the carrier mobility of the thin film transistor is less than the lower limit, the switching characteristics of the thin film transistor may be deteriorated. In addition, by setting the carrier mobility to be more than the lower limit, the thin film transistor can be suitably used in, for example, next-generation large organic EL displays that require high speed. On the other hand, the upper limit of the carrier mobility of the thin film transistor is not particularly limited, but the carrier mobility of the thin film transistor is usually 100 cm 2 /Vs or less.
  • the lower limit of the threshold voltage of the thin-film transistor is preferably 0.6 V, and more preferably 1.0 V.
  • the upper limit of the threshold voltage of the thin-film transistor is preferably 5 V, more preferably 3 V, and even more preferably 2 V. If the threshold voltage of the thin-film transistor is below the lower limit, the leakage current in the off state as a switching element with no voltage applied to the gate electrode 1 may become large, and the standby power of the thin-film transistor may become too large. Conversely, if the threshold voltage of the thin-film transistor exceeds the upper limit, the drain current in the on state as a switching element with a voltage applied to the gate electrode 1 may become insufficient.
  • the upper limit of the threshold voltage shift of the thin-film transistor due to light irradiation is preferably 2 V, more preferably 1.5 V, and even more preferably 1 V. If the threshold voltage shift exceeds the upper limit, when the thin-film transistor is used in a display device, the performance of the thin-film transistor may be unstable and the required switching characteristics may not be obtained.
  • the lower limit of the threshold voltage shift is preferably 0 V, that is, the threshold voltage shift does not occur.
  • threshold voltage shift due to light irradiation refers to the absolute value of the difference in threshold voltage before and after irradiation when the thin-film transistor is irradiated with a white LED for 2 hours under the following conditions: a substrate temperature of 60°C, a voltage of 10 V between the source and drain of the thin-film transistor, and -10 V between the gate and source.
  • the lower limit of the S value (Subthreshold Swing value) of the thin film transistor is preferably 0.4 V/dec, and more preferably 0.45 V/dec.
  • the upper limit of the S value is preferably 1.0 V/dec, more preferably 0.7 V, and even more preferably 0.5 V.
  • the S value when driving a current-driven display such as an organic EL display, if the S value is below the lower limit, a slight change in gate voltage may cause the current to change too much, making current control difficult. Conversely, if the S value exceeds the upper limit, it may take a long time to switch the thin film transistor.
  • the thin film transistor can be manufactured by a manufacturing method including, for example, a gate electrode forming step, a gate insulating film forming step, an oxide semiconductor thin film forming step, an ESL protective film forming step, a source and drain electrode forming step, a passivation insulating film forming step, a conductive film forming step, and a post-annealing treatment step.
  • the gate electrode 1 is deposited on the surface of the substrate X.
  • a conductive film is laminated to a desired thickness on the surface of the substrate X by a known method, for example, a sputtering method.
  • the conditions for laminating the conductive film by the sputtering method are not particularly limited, but may be, for example, a substrate temperature of 20° C. to 50° C., a film formation power density of 3 W/cm 2 to 4 W/cm 2 , a pressure of 0.1 Pa to 0.4 Pa, and a carrier gas of Ar.
  • the conductive film is patterned to form the gate electrode 1.
  • the patterning method is not particularly limited, but for example, a method of performing photolithography followed by wet etching can be used. At this time, it is preferable to etch the cross section of the gate electrode 1 into a tapered shape that expands toward the substrate X in order to improve the coverage of the gate insulating film 2.
  • the gate insulating film 2 is formed on the front surface side of the substrate X so as to cover the gate electrode 1 .
  • an insulating film is laminated to a desired thickness on the front surface side of the substrate X by a known method, for example, various CVD methods.
  • a silicon oxide film is laminated by a plasma CVD method
  • the conditions are a substrate temperature of 300° C. to 400° C., a deposition power density of 0.7 W/cm 2 to 1.3 W/cm 2 , and a pressure of 100 Pa to 300 Pa, and a mixed gas of N 2 O and SiH 4 is used as a source gas.
  • the oxide semiconductor thin film 3 is formed on the surface of the gate insulating film 2 and directly above the gate electrode 1. Specifically, an oxide semiconductor layer is laminated on the surface of the substrate X, and then the oxide semiconductor layer is patterned to form the oxide semiconductor thin film 3.
  • a known sputtering device is used to deposit an oxide semiconductor layer on the surface of the substrate X by a sputtering method.
  • a sputtering method By using the sputtering method, it is possible to easily form an oxide semiconductor layer having excellent in-plane uniformity in its components and film thickness.
  • the sputtering target used in the sputtering method is itself another embodiment of the present disclosure. That is, the sputtering target is used to form the oxide semiconductor thin film 3 and is a sputtering target containing metal elements, the metal elements being composed of In, Zn, Fe, and unavoidable impurities.
  • a specific example of the sputtering target is an oxide target containing In, Zn, and Fe (IZFO target).
  • the lower limit of the number of In atoms relative to the total number of In, Zn, and Fe atoms in the sputtering target is 50 atm%, more preferably 55 atm%, and even more preferably 60 atm%.
  • the upper limit of the number of In atoms is 80 atm%, more preferably 75 atm%, and even more preferably 70 atm%.
  • the lower limit of the number of Zn atoms relative to the total number of In, Zn, and Fe atoms is 20 atm%, more preferably 25 atm%, and even more preferably 30 atm%.
  • the upper limit of the number of Zn atoms is 48 atm%, more preferably 45 atm%, and even more preferably 40 atm%.
  • the lower limit of the number of Fe atoms relative to the total number of In, Zn, and Fe atoms is 1.5 atm%, more preferably 1.6 atm%, and even more preferably 1.7 atm%.
  • the upper limit of the number of Fe atoms is 2.5 atm%, more preferably 2.4 atm%, and even more preferably 2.3 atm%.
  • the lower limit of the In/Zn atomic ratio is 1.5, more preferably 1.6, and even more preferably 1.7.
  • the upper limit of the In/Zn atomic ratio is 2.5, more preferably 2.4, and even more preferably 2.3.
  • the sputtering target is preferably made to have the same composition as the desired oxide semiconductor layer.
  • composition deviation of the oxide semiconductor layer to be formed can be suppressed, making it easier to obtain an oxide semiconductor layer having the desired composition.
  • the sputtering target can be manufactured, for example, by a powder sintering method.
  • the sputtering target for stacking the oxide semiconductor layer is not limited to the target containing In, Zn, and Fe described above, and multiple targets with different compositions may be used.
  • the multiple targets are configured to contain In, Zn, and Fe as a whole.
  • each target may contain multiple elements of In, Zn, and Fe.
  • the multiple targets may also be oxide targets containing one or multiple elements of In, Zn, and Fe.
  • the multiple targets can also be manufactured by, for example, a powder sintering method. When the multiple targets are used, the sputtering method can be a co-sputtering method in which the multiple targets are simultaneously discharged.
  • the conditions for stacking the oxide semiconductor layer by sputtering are not particularly limited, but may be, for example, a substrate temperature of 20° C. to 50° C., a deposition power density of 2 W/cm 2 to 3 W/cm 2 , a pressure of 0.1 Pa to 0.3 Pa, and a carrier gas of Ar.
  • oxygen may be contained in the atmosphere as an oxygen source.
  • the oxygen content in the atmosphere may be 3 vol. % to 5 vol. %.
  • the method for stacking the oxide semiconductor layer is not limited to sputtering, and a chemical film formation method such as a coating method may also be used.
  • the oxide semiconductor layer is patterned to form the oxide semiconductor thin film 3.
  • the method for patterning the oxide semiconductor thin layer is not particularly limited, but for example, a method of performing photolithography and then wet etching can be used.
  • a pre-annealing process may be performed to reduce the density of trap levels in the oxide semiconductor thin film 3. This can reduce the threshold voltage shift of the manufactured thin film transistor due to light irradiation.
  • the lower limit of the pre-annealing temperature is preferably 300°C, more preferably 350°C.
  • the upper limit of the annealing temperature is preferably 450°C, more preferably 400°C. If the pre-annealing temperature is below the lower limit, the effect of improving the electrical characteristics of the thin film transistor may be insufficient. Conversely, if the pre-annealing temperature exceeds the upper limit, the oxide semiconductor thin film 3 may be damaged by heat.
  • the pressure and time conditions of the annealing treatment are not particularly limited, but for example, conditions of an N 2 atmosphere at atmospheric pressure (0.9 atm to 1.1 atm) and a time of 10 minutes to 60 minutes can be used.
  • the ESL protective film 4 is formed on the surface of the oxide semiconductor thin film 3 in a portion where the source and drain electrodes 5 are not formed.
  • an insulating film is laminated to a desired thickness on the front surface side of the substrate X by a known method, for example, various CVD methods.
  • a silicon oxide film is laminated by a plasma CVD method
  • the conditions are a substrate temperature of 100° C. to 300° C., a deposition power density of 0.2 W/cm 2 to 0.5 W/cm 2 , and a pressure of 100 Pa to 300 Pa, and a mixed gas of N 2 O and SiH 4 is used as a source gas.
  • a source electrode 5a and a drain electrode 5b are formed to be electrically connected to the oxide semiconductor thin film 3 on both ends of the channel of the thin film transistor.
  • a conductive film is laminated to a desired thickness on the surface of the substrate X by a known method, for example, a sputtering method.
  • the conditions for laminating the conductive film by the sputtering method are not particularly limited, but may be, for example, a substrate temperature of 20° C. to 50° C., a film formation power density of 3 W/cm 2 to 4 W/cm 2 , a pressure of 0.1 Pa to 0.4 Pa, and a carrier gas of Ar.
  • the conductive film is patterned to form the source electrode 5a and the drain electrode 5b.
  • the patterning method is not particularly limited, but for example, a method of performing photolithography followed by wet etching can be used.
  • ⁇ Passivation insulating film formation process> In the passivation insulating film forming step, a passivation insulating film 6 that covers the thin film transistor is formed.
  • an insulating film is laminated to a desired thickness on the front surface side of the substrate X by a known method, for example, various CVD methods.
  • conditions for laminating a silicon nitride film by plasma CVD are a substrate temperature of 100° C. to 200° C., a deposition power density of 0.2 W/cm 2 to 0.5 W/cm 2 , and a pressure of 100 Pa to 300 Pa, and a mixed gas of NH 3 and SiH 4 is used as a source gas.
  • the conductive film 7 that is electrically connected to the drain electrode 5b through the contact hole 8 is formed.
  • a contact hole 8 is formed by a known method, for example, photolithography to pattern a contact portion with the drain electrode 5b, followed by dry etching.
  • a conductive film 7 that is electrically connected to the drain electrode 5b through the contact hole 8 is formed by a known method, for example, sputtering.
  • the conditions for laminating the conductive film 7 by the sputtering method are not particularly limited, but may be, for example, a substrate temperature of 20° C. to 50° C., a film formation power density of 3 W/cm 2 to 4 W/cm 2 , a pressure of 0.1 Pa to 0.4 Pa, and a carrier gas of Ar.
  • the post-annealing process is a process of carrying out a final heat treatment.
  • This heat treatment can reduce the density of trap states formed at the interface between the oxide semiconductor thin film 3 and the gate insulating film 2 and at the interface between the oxide semiconductor thin film 3 and the ESL protective film 4. This can reduce the threshold voltage shift of the thin film transistor due to light irradiation.
  • the lower limit of the post-annealing temperature is preferably 200°C, and more preferably 250°C.
  • the upper limit of the post-annealing temperature is preferably 400°C, and more preferably 350°C. If the post-annealing temperature is below the lower limit, the effect of improving the electrical characteristics of the thin-film transistor may be insufficient. Conversely, if the post-annealing temperature exceeds the upper limit, the thin-film transistor may be damaged by heat.
  • the pressure and time conditions for the post-annealing process are not particularly limited, but for example, atmospheric pressure (0.9 atm or more and 1.1 atm or less) and a time of 10 minutes to 60 minutes can be used.
  • the post-annealing process may be performed in an atmospheric atmosphere, but is preferably performed in an atmosphere of an inert gas such as nitrogen. By performing the post-annealing process in an inert gas atmosphere, it is possible to suppress variations in the quality of the thin-film transistor caused by the binding of molecules, etc. contained in the atmosphere to the thin-film transistor during the post-annealing process.
  • the oxide semiconductor thin film 3 has a high light stress resistance because the number of In atoms is 50 atm% or more and 80 atm% or less, the number of Zn atoms is 20 atm% or more and 48 atm% or less, and the number of Fe atoms is 1.5 atm% or more, relative to the total number of In, Zn, and Fe atoms. Also, the oxide semiconductor thin film 3 has a number of Fe atoms of 2.5 atm% or less, so that the carrier mobility can be increased when a thin film transistor is formed using the oxide semiconductor thin film 3. Furthermore, the ratio In/Zn of the number of In atoms to Zn atoms is 1.5 or more, so that the S value can be increased, and the ratio In/Zn of 2.5 or less can be made excellent in switching characteristics.
  • the thin-film transistor since the thin-film transistor has the oxide semiconductor thin film 3, it has high mobility and light stress resistance, as well as excellent S value and switching characteristics. Therefore, the thin-film transistor is suitable for use in organic EL displays.
  • the sputtering target contains In, Zn, and Fe whose atomic numbers are within the above ranges, and the ratio of the atomic numbers of In/Zn is within the above range. Therefore, by forming an oxide semiconductor thin film 3 using the sputtering target, and then forming a thin film transistor on the oxide semiconductor thin film 3, it is possible to manufacture a thin film transistor that has excellent S value and switching characteristics in addition to high mobility and light stress resistance.
  • oxide semiconductor thin film, thin film transistor, and sputtering target of the present disclosure are not limited to the above-described embodiments.
  • a bottom-gate type thin-film transistor is described, but a top-gate type thin-film transistor may also be used.
  • the thin-film transistor has an ESL protective film, but the ESL protective film is not an essential component.
  • the oxide semiconductor thin film is less susceptible to damage, so the ESL protective film can be omitted.
  • the oxide semiconductor thin film does not substantially contain any metal elements other than In, Zn, and Fe, but it may unavoidably contain other metal elements.
  • a metal element may be Sn.
  • Example 1 A glass substrate (Corning "EagleXG", diameter 6 inches, thickness 0.7 mm) was prepared, and a Mo thin film was first formed on the surface of the glass substrate to an average thickness of 100 nm.
  • the film formation conditions were a substrate temperature of 25°C (room temperature), a film formation power density of 3.8 W/ cm2 , a pressure of 0.266 Pa, and a carrier gas of Ar. After the Mo thin film was formed, a gate electrode was formed by patterning.
  • a silicon oxide film having an average thickness of 250 nm was formed as a gate insulating film by CVD so as to cover the gate electrode.
  • a mixed gas of N2O and SiH4 was used as a source gas.
  • the film forming conditions were a substrate temperature of 320°C, a film forming power density of 0.96 W/ cm2 , and a pressure of 133 Pa.
  • an oxide semiconductor layer containing essentially only In, Zn, and Fe and having an average thickness of 40 nm was formed on the front side of the glass substrate by sputtering.
  • sputtering method For the sputtering method, a method that has been established as a method for investigating the optimal composition ratio was used. Specifically, three targets, In 2 O 3 , ZnO, and In 2 O 3 with Fe chips attached, were placed at different positions around the glass substrate, and sputtering was performed on the stationary glass substrate to form an oxide semiconductor layer. According to this method, three targets with different constituent elements are placed at different positions around the glass substrate, so the distance from each target varies depending on the position on the glass substrate.
  • Zn is more than In at a position close to the ZnO target and far from the In 2 O 3 target
  • In is more than Zn at a position close to the In 2 O 3 target and far from the ZnO target.
  • an oxide semiconductor layer with a different composition ratio depending on the position on the glass substrate can be obtained.
  • a sputtering device (“CS200" manufactured by ULVAC, Inc.) was used, and the deposition conditions were a substrate temperature of 25° C. (room temperature), deposition power density of 2.55 W/cm 2 , pressure of 0.133 Pa, and carrier gas of Ar.
  • the oxygen content of the atmosphere was 4% by volume.
  • the resulting oxide semiconductor layer was patterned using photolithography and wet etching to form an oxide semiconductor thin film with a different composition depending on the position on the glass substrate.
  • the wet etchant used was "ITO-07N” manufactured by Kanto Chemical Co., Ltd.
  • a pre-annealing process was carried out to improve the film quality of this oxide semiconductor thin film.
  • the pre-annealing process was carried out for 60 minutes in an air atmosphere (atmospheric pressure) at 300°C.
  • a silicon oxide film was formed on the front surface of the glass substrate by CVD to an average thickness of 100 nm.
  • a mixed gas of N2O and SiH4 was used as the source gas.
  • the film formation conditions were a substrate temperature of 230°C, a film formation power density of 0.32 W/ cm2 , and a pressure of 133 Pa.
  • an ESL protective film was formed by patterning.
  • a Mo thin film was formed on the front surface of the glass substrate to an average thickness of 200 nm under the following film forming conditions: substrate temperature 25° C. (room temperature), film forming power density 3.8 W/cm 2 , pressure 0.266 Pa, and carrier gas Ar. After forming the Mo thin film, a source electrode and a drain electrode were formed by patterning.
  • a passivation insulating film having a two-layer structure of a silicon oxide film (average thickness 100 nm) and a silicon nitride film (average thickness 150 nm) was formed on the front surface of the glass substrate by CVD.
  • a mixed gas of N2O and SiH4 was used to form the silicon oxide film
  • a mixed gas of NH3 and SiH4 was used to form the silicon nitride film.
  • the film formation conditions were a substrate temperature of 150°C, a film formation power density of 0.32 W/ cm2 , and a pressure of 133 Pa.
  • a contact hole was formed using photolithography and dry etching, and a pad was provided for electrical connection to the drain electrode. Electrical measurements of the thin-film transistor can be performed by applying a probe to this pad.
  • the thin film transistor of Example 1 was obtained.
  • the channel length of this thin film transistor was 20 ⁇ m, and the channel width was 200 ⁇ m.
  • the composition of the oxide semiconductor thin film in the thin film transistor of Example 1 was as shown in Table 1.
  • the In/Zn ratio is determined according to the composition of the oxide semiconductor thin film. This ratio is also shown in Table 1.
  • Examples 2 to 10 and Comparative Examples 1 to 7 The thin film transistors of Examples 2 to 10 and Comparative Examples 1 to 7 were obtained in the same manner as in Example 1, except that the number of In, Zn, and Fe atoms relative to the total number of In, Zn, and Fe atoms in the sputtering target used, i.e., the number of In, Zn, and Fe atoms relative to the total number of In, Zn, and Fe atoms in the oxide semiconductor thin film to be formed, and the pre-annealing and post-annealing temperatures were changed as shown in Table 1.
  • the carrier mobility was defined as the field effect mobility ⁇ FE [m 2 /Vs] in the saturation region of the static characteristics.
  • This field effect mobility ⁇ FE [m 2 /Vs] was calculated by ⁇ FE [m 2 /Vs] shown in the following formula (3) in the saturation region (Vg>Vd-Vth) of the static characteristics, where Vg [V], threshold voltage Vth [V], drain current Id [A], channel length L [m], channel width W [ m ], and capacitance C ox [F] of the gate insulating film.
  • Table 1 The results are shown in Table 1.
  • the threshold voltage was determined as the gate voltage at which the drain current of the transistor became 10 ⁇ 9 A, calculated from the static characteristics of the thin film transistor.
  • the S value was determined by calculating the amount of change in gate voltage required to increase the drain current by one digit from the static characteristics, and taking the minimum value as the S value. The results are shown in Table 1.
  • Carrier Mobility Basically, the higher the carrier mobility, the better. In terms of use in organic EL displays, the carrier mobility is preferably 25 m 2 /Vs or more. A: The carrier mobility is 25 m 2 /Vs or more. B: The carrier mobility is less than 25 m 2 /Vs.
  • the threshold voltage is preferably 0.6 V or more.
  • the preferred range is set to 0.4 V/dec or more and 1.0 V/dec or less.
  • mobility x threshold voltage Even if the mobility is large, if the threshold voltage is high, the carrier density is small, and the switching characteristics are degraded. Conversely, even if the threshold voltage is low, if the mobility is small, the switching characteristics are degraded. As an index for evaluating this relationship, the product of the mobility and the threshold voltage was defined. A case in which the mobility x threshold voltage was 30 cm 2 /s or more and 100 cm 2 /s or less was determined to be excellent in switching characteristics. A: Mobility x threshold voltage is 30 cm 2 /s or more and 100 cm 2 /s or less. B: The S value is less than 30 cm 2 /s or more than 100 cm 2 /s.
  • the thin film transistors of Examples 1 to 10 have high carrier mobility and excellent S value and switching characteristics.
  • the thin film transistors of Comparative Examples 1 to 5 are considered to have low carrier mobility, mainly because the In/Zn atomic ratio is less than 1.5.
  • Comparative Examples 1 and 2 are considered to have low S value, mainly because the number of Zn atoms is more than 49 atm %.
  • the thin film transistors of Comparative Examples 6 and 7 are considered to have poor switching characteristics, which are indexed by mobility x threshold voltage, mainly because the In/Zn atomic ratio is more than 2.5.
  • the oxide semiconductor thin film of the present disclosure has high mobility and light stress resistance, as well as excellent S value and switching characteristics when a transistor is formed.
  • the thin film transistor of the present disclosure using this oxide semiconductor thin film has high mobility and light stress resistance, as well as excellent S value and switching characteristics.
  • the sputtering target of the present disclosure can form this oxide semiconductor thin film.

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Abstract

本開示は高い移動度および光ストレス耐性に加えて、トランジスタを形成した際のＳ値やスイッチング特性に優れる酸化物半導体薄膜の提供を目的とする。本開示の酸化物半導体薄膜は、金属元素を含む酸化物半導体薄膜であって、上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなり、Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、Ｉｎの原子数が５０ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が２０ａｔｍ％以上４８ａｔｍ％以下、Ｆｅの原子数が１．５ａｔｍ％以上２．５ａｔｍ％以下であり、Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎが１．５以上２．５以下である。

Description

酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
　本開示は、酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲットに関する。
　アモルファス酸化物半導体は、例えばアモルファスシリコン半導体に比べて薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を形成した際のキャリア移動度が高い。また、アモルファス酸化物半導体は光学バンドギャップが大きく、可視光の透過性が高い。さらに、アモルファス酸化物半導体の薄膜は、アモルファスシリコン半導体よりも低温で成膜することができる。これらの特徴を活かして、アモルファス酸化物半導体薄膜は、高解像度で高速駆動できる次世代の大型ディスプレイや、低温での成膜が要求される樹脂基板を用いた可撓性ディスプレイへの応用が期待されている。
　これに対し、本開示の発明者は、薄膜トランジスタのキャリア移動度ならびに光の照射を行っても継時的な閾値電圧のシフトが少ない、いわゆる光ストレス耐性が高いアモルファス酸化物半導体薄膜として、Ｉｎ、ＺｎおよびＦｅを含む酸化物半導体薄膜、上記酸化物半導体薄膜を用いた薄膜トランジスタ、上記酸化物半導体薄膜を形成するためのスパッタリングターゲットを開発した（特許文献１および特許文献２参照）。
特開２０１９－１０２７９３号公報 特開２０２０－１９４９４５号公報
　上述のような薄膜トランジスタを、電流駆動タイプの有機ＥＬディスプレイへ適合させる場合、高い移動度および光ストレス耐性に加えて、さらにトランジスタとしてのＳ値やスイッチング特性に優れることが要求される。
　本開示は、上述のような事情に基づいてなされたものであり、高い移動度および光ストレス耐性に加えて、トランジスタを形成した際のＳ値やスイッチング特性に優れる酸化物半導体薄膜、この酸化物半導体薄膜を用いた薄膜トランジスタ、およびこの酸化物半導体薄膜を形成するためのスパッタリングターゲットの提供を目的とする。
　本発明者らは、Ｉｎ、ＺｎおよびＦｅを含む酸化物半導体薄膜において、所定範囲の原子数、原子数比率の範囲に制御することで、当該分野の技術者の常識的な考え方では期待できないとされていた高いキャリア移動度と、光ストレス耐性とを有し、Ｓ値やスイッチング特性に優れる薄膜トランジスタ用の酸化物半導体薄膜が得られることを見出し、本開示の発明を完成させた。
　すなわち、本開示の一態様に係る酸化物半導体薄膜は、金属元素を含む酸化物半導体薄膜であって、上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなり、Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、Ｉｎの原子数が５０ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が２０ａｔｍ％以上４８ａｔｍ％以下、Ｆｅの原子数が１．５ａｔｍ％以上２．５ａｔｍ％以下であり、Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎが１．５以上２．５以下である。
　本開示の別の一態様に係る薄膜トランジスタは、本開示の酸化物半導体薄膜を有する薄膜トランジスタであって、有機ＥＬディスプレイに用いられる。
　本開示の別の一態様に係るスパッタリングターゲットは、酸化物半導体薄膜の形成に用いられ、金属元素を含むスパッタリングターゲットであって、上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなり、Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、Ｉｎの原子数が５０ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が２０ａｔｍ％以上４８ａｔｍ％以下、Ｆｅの原子数が１．５ａｔｍ％以上２．５ａｔｍ％以下であり、Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎが１．５以上２．５以下である。
　本開示の酸化物半導体薄膜は、高い移動度および光ストレス耐性に加えて、トランジスタを形成した際のＳ値やスイッチング特性に優れる。この酸化物半導体薄膜を用いた本開示の薄膜トランジスタは、高い移動度および光ストレス耐性に加えて、Ｓ値やスイッチング特性に優れる。また、本開示のスパッタリングターゲットは、この酸化物半導体薄膜を形成できる。
図１は、基板表面に形成された本開示の一実施形態の薄膜トランジスタを示す模式的断面図である。
［本開示の実施形態の説明］
　（１）本開示の一態様に係る酸化物半導体薄膜は、金属元素を含む酸化物半導体薄膜であって、上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなり、Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、Ｉｎの原子数が５０ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が２０ａｔｍ％以上４８ａｔｍ％以下、Ｆｅの原子数が１．５ａｔｍ％以上２．５ａｔｍ％以下であり、Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎが１．５以上２．５以下である。
　当該酸化物半導体薄膜は、ＩｎおよびＺｎの原子数を上記範囲内とし、Ｆｅの原子数を上記下限以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜は、Ｆｅの原子数を上記上限以下とするので、当該酸化物半導体薄膜を用いて薄膜トランジスタを形成した際のキャリア移動度を高められる。さらに、Ｉｎ／Ｚｎの原子数比を、上記下限以上とするのでＳ値を高められ、上記上限以下とするのでスイッチング特性を優れたものとすることができる。
　（２）本開示の別の一態様に係る薄膜トランジスタは、上記（１）に記載の酸化物半導体薄膜を有する薄膜トランジスタであって、有機ＥＬディスプレイに用いられる。
　当該薄膜トランジスタは、当該酸化物半導体薄膜を有するので、高い移動度および光ストレス耐性に加えて、Ｓ値やスイッチング特性に優れる。従って、当該薄膜トランジスタは、有機ＥＬディスプレイに好適に用いられる。
　（３）上記（２）に記載の薄膜トランジスタにおいて、Ｓ値としては、０．４Ｖ／ｄｅｃ以上１．０Ｖ／ｄｅｃ以下が好ましく、閾値電圧としては、０．６Ｖ以上が好ましい。このようにＳ値および閾値電圧を上記範囲内とすることで、当該薄膜トランジスタを高速かつ安定してスイッチングさせることができる。
　（４）上記（２）または（３）に記載の薄膜トランジスタにおいて、キャリア移動度としては、２５ｃｍ２／Ｖｓ超が好ましい。上記キャリア移動度を上記下限超とすることで、高速性が要求される例えば次世代の大型の有機ＥＬディスプレイに好適に用いることができる。
　（５）本開示の別の一態様に係るスパッタリングターゲットは、酸化物半導体薄膜の形成に用いられ、金属元素を含むスパッタリングターゲットであって、上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなり、Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、Ｉｎの原子数が５０ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数が２０ａｔｍ％以上４８ａｔｍ％以下、Ｆｅの原子数が１．５ａｔｍ％以上２．５ａｔｍ％以下であり、Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎが１．５以上２．５以下である。
　当該スパッタリングターゲットは原子数が上記範囲内のＩｎ、ＺｎおよびＦｅを含み、Ｉｎ／Ｚｎの原子数の比を上記範囲内とする。従って、当該スパッタリングターゲットを用いて酸化物半導体薄膜を成膜し、さらにその酸化物半導体薄膜に薄膜トランジスタを形成することで、高い移動度および光ストレス耐性に加えて、Ｓ値やスイッチング特性に優れる薄膜トランジスタを製造することができる。
　ここで、「キャリア移動度」とは、薄膜トランジスタの飽和領域での電界効果移動度を表し、「電界効果移動度」とは、ゲート電圧Ｖｇ［Ｖ］、閾値電圧Ｖｔｈ［Ｖ］、ドレイン電流Ｉｄ［Ａ］、チャネル長Ｌ［ｍ］、チャネル幅Ｗ［ｍ］、ゲート絶縁膜の容量Ｃｏｘ［Ｆ］とするとき、薄膜トランジスタの電流－電圧特性の飽和領域（Ｖｇ＞Ｖｄ－Ｖｔｈ）において、以下の式（１）に示すμＦＥ［ｍ２／Ｖｓ］により求められる値を指す。
Figure JPOXMLDOC01-appb-M000001
　なお、薄膜トランジスタの「閾値電圧」とは、トランジスタのドレイン電流が１０－９Ａとなるゲート電圧を指す。
　また、薄膜トランジスタの「Ｓ値」とは、ドレイン電流を１桁上昇させるのに必要なゲート電圧の変化量の最小値を指す。
［本開示の実施形態の詳細］
　以下、本開示の一実施形態に係る酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲットについて説明する。
［薄膜トランジスタ］
　図１に示す当該薄膜トランジスタは、例えば次世代の大型ディスプレイや可撓性ディスプレイ等の表示装置の製造に用いることができる。中でも当該薄膜トランジスタは、有機ＥＬディスプレイに好適に用いられる。
　当該薄膜トランジスタは、基板Ｘの表面に形成されたボトムゲート型のトランジスタである。当該薄膜トランジスタは、ゲート電極１、ゲート絶縁膜２、酸化物半導体薄膜３、ＥＳＬ（Ｅｔｃｈ　Ｓｔｏｐ　Ｌａｙｅｒ）保護膜４、ソースおよびドレイン電極５、パッシベーション絶縁膜６、並びに導電膜７を有する。
（基板）
　基板Ｘとしては、特に限定されないが、例えば表示装置に用いられる基板を挙げることができる。このような基板Ｘとしては、ガラス基板やシリコーン樹脂基板等の透明基板を挙げることができる。上記ガラス基板に用いられるガラスとしては、特に限定されず、例えば無アルカリガラス、高歪点ガラス、ソーダライムガラス等を挙げることができる。また、基板Ｘとしてステンレス薄膜等の金属基板、ポリエチレンテレフタレート（ＰＥＴ）フィルム等の樹脂基板を用いることもできる。
　基板Ｘの平均厚さは、加工性の観点から０．３ｍｍ以上１．０ｍｍ以下が好ましい。また、基板Ｘの大きさおよび形状は、使用される表示装置等の大きさや形状に応じて適宜決定される。ここで、「平均厚さ」とは、任意の１０点の厚さを測定し、それらから算出される平均値を指す。
（ゲート電極）
　ゲート電極１は、基板Ｘの表面に形成され、導電性を有する。ゲート電極１を構成する薄膜としては、特に限定されないが、Ａｌ合金やＡｌ合金の表面にＭｏ、Ｃｕ、Ｔｉなどの薄膜や合金膜を積層したものを用いることができる。
　ゲート電極１の形状としては、特に限定されないが、チャネル長およびチャネル幅の制御性の観点から、当該薄膜トランジスタのチャネル長方向およびチャネル幅方向を縦横とする平面視方形状が好ましい。ゲート電極１の大きさとしては、当該薄膜トランジスタのチャネル長およびチャネル幅を確保できる大きさであればよい。ここで、薄膜トランジスタのチャネル長方向とは、当該薄膜トランジスタのソース電極５ａおよびドレイン電極５ｂの対向方向である。また、当該薄膜トランジスタのチャネル幅方向とは、当該薄膜トランジスタのチャネル長方向に直交し、かつ基板Ｘの表面に平行な方向である。
　ゲート電極１の平均厚さの下限としては、５０ｎｍが好ましく、１７０ｎｍがより好ましい。一方、ゲート電極１の平均厚さの上限としては、５００ｎｍが好ましく、４００ｎｍがより好ましい。ゲート電極１の平均厚さが上記下限未満であると、ゲート電極１の抵抗が大きいため、ゲート電極１での電力消費が増大するおそれや断線が発生し易くなるおそれがある。逆に、ゲート電極１の平均厚さが上記上限を超えると、ゲート電極１の表面側に積層されるゲート絶縁膜２等の平坦化が困難となり、当該薄膜トランジスタの特性が悪化するおそれがある。
　なお、ゲート絶縁膜２のカバレッジをよくするため、ゲート電極１の厚さ方向の断面は、基板Ｘに向かって拡張するテーパー状とするとよい。ゲート電極１をテーパー状とする場合のテーパー角度としては、３０°以上４０°以下が好ましい。
（ゲート絶縁膜）
　ゲート絶縁膜２は、ゲート電極１を覆うように基板Ｘの表面側に積層される。ゲート絶縁膜２を構成する薄膜としては、特に限定されないが、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ２Ｏ３やＹ２Ｏ３等の金属酸化物膜などが挙げられる。また、ゲート絶縁膜２は、これら薄膜の単層構造であってもよく、２種以上の薄膜を積層した多層構造であってもよい。
　ゲート絶縁膜２の形状はゲート電極１が被覆される限り限定されず、例えばゲート絶縁膜２が基板Ｘ全面を覆ってもよい。
　ゲート絶縁膜２の平均厚さの下限としては、５０ｎｍが好ましく、１００ｎｍがより好ましい。また、ゲート絶縁膜２の平均厚さの上限としては、３００ｎｍが好ましく、２５０ｎｍがより好ましい。ゲート絶縁膜２の平均厚さが上記下限未満であると、ゲート絶縁膜２の耐圧が不足し、ゲート電圧の印加によりゲート絶縁膜２がブレークダウンするおそれがある。逆に、ゲート絶縁膜２の平均厚さが上記上限を超えると、ゲート電極１と当該酸化物半導体薄膜３との間に形成されるキャパシタの容量が不足し、ドレイン電流が不十分となるおそれがある。なお、ゲート絶縁膜２が多層構造である場合、「ゲート絶縁膜の平均厚さ」とは、その合計の平均厚さを指す。
（酸化物半導体薄膜）
　当該酸化物半導体薄膜３は、それ自体が本開示の別の実施形態である。当該酸化物半導体薄膜３は、金属元素を含む酸化物半導体薄膜である。上記金属元素は、Ｉｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなる。すなわち、当該酸化物半導体薄膜３は、実質的にＩｎ、Ｚｎ、Ｆｅ以外の金属元素を含まない。
　Ｉｎ、ＺｎおよびＦｅの合計原子数に対するＩｎの原子数の下限としては、５０ａｔｍ％であり、５５ａｔｍ％がより好ましく、６０ａｔｍ％がさらに好ましい。一方、上記Ｉｎの原子数の上限としては、８０ａｔｍ％であり、７５ａｔｍ％がより好ましく、７０ａｔｍ％がさらに好ましい。上記Ｉｎの原子数が上記下限未満であると、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。逆に、上記Ｉｎの原子数が上記上限を超えると、当該酸化物半導体薄膜３のリーク電流が増大したり、閾値電圧が負側へシフトしたりするため、当該酸化物半導体薄膜３が導体化するおそれがある。
　Ｉｎ、ＺｎおよびＦｅの合計原子数に対するＺｎの原子数の下限としては、２０ａｔｍ％であり、２５ａｔｍ％がより好ましく、３０ａｔｍ％がさらに好ましい。一方、上記Ｚｎの原子数の上限としては、４８ａｔｍ％であり、４５ａｔｍ％がより好ましく、４０ａｔｍ％がさらに好ましい。上記Ｚｎの原子数が上記下限未満であると、他の金属原子数が相対的に多くなるため、導体化するおそれがある。逆に、上記Ｚｎの原子数が上記上限を超えると、キャリア濃度が抑制され、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。
　Ｉｎ、ＺｎおよびＦｅの合計原子数に対するＦｅの原子数の下限としては、１．５ａｔｍ％であり、１．６ａｔｍ％がより好ましく、１．７ａｔｍ％がさらに好ましい。一方、上記Ｆｅの原子数の上限としては、２．５ａｔｍ％であり、２．４ａｔｍ％がより好ましく、２．３ａｔｍ％がさらに好ましい。上記Ｆｅの原子数が上記下限未満であると、光照射による閾値電圧シフトが大きくなるおそれがある。逆に、上記Ｆｅの原子数が上記上限を超えると、キャリア濃度が抑制され、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。
　Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎ（Ｉｎ／Ｚｎ原子数比）の下限としては、１．５であり、１．６がより好ましく、１．７がさらに好ましい。一方、Ｉｎ／Ｚｎ原子数比の上限としては、２．５であり、２．４がより好ましく、２．３がさらに好ましい。Ｉｎ／Ｚｎ原子数比が上記下限未満であると、Ｓ値やキャリア移動度が低下するおそれがある。逆に、Ｉｎ／Ｚｎ原子数比が上記上限を超えると、良好なスイッチング特性が得られないおそれがある。
　当該酸化物半導体薄膜３の平面視形状としては、特に限定されないが、当該薄膜トランジスタのチャネル長およびチャネル幅の制御性の観点から、ゲート電極１と同様の形状が好ましい。当該酸化物半導体薄膜３の平面視の大きさとしては、当該薄膜トランジスタのチャネル長およびチャネル幅を確保できる大きさであればよい。
　また、当該酸化物半導体薄膜３の平面視の大きさは、当該酸化物半導体薄膜３をゲート電極１の直上に確実に配設させるため、ゲート電極１の平面視の大きさより小さいことが好ましい。当該酸化物半導体薄膜３とゲート電極１とのチャネル方向およびチャネル幅方向の辺の長さの差の下限としては、２ｎｍが好ましく、４ｎｍがより好ましい。一方、上記辺の長さの差の上限としては、１０ｎｍが好ましく、８ｎｍがより好ましい。上記辺の長さの差が上記下限未満であると、パターニングのずれ等により当該酸化物半導体薄膜３の一部がゲート電極１の直上から外れ、その結果当該酸化物半導体薄膜３の平坦性が悪化し、当該薄膜トランジスタの特性が悪化するおそれがある。逆に、上記辺の長さの差が上記上限を超えると、当該薄膜トランジスタが不要に大きくなるおそれがある。
　当該酸化物半導体薄膜３の平均厚さは、スイッチング素子として用いる場合にドレイン電流をオフ状態とできる条件から決めることができる。具体的には、ゲート電圧を印加することで当該酸化物半導体薄膜３の内部が完全に空乏化されるとよい。このためには、絶縁膜の誘電率をεＯＸ、半導体の誘電率をεＡＯＳ、半導体のフェルミ準位をφｆ［ｅＶ］、電子電荷をｑ［Ｃ］とするとき、当該酸化物半導体薄膜３の平均厚さｔｃｈ［ｍ］は、キャリア濃度ＮＣ［ｍ－３］に対して、以下に示す式（２）の関係を満たすとよい。下記式（２）と後述するキャリア濃度との関係、および当該酸化物半導体薄膜３を製造する際の膜厚分布の制御精度の観点から、当該酸化物半導体薄膜３の平均厚さは、例えば２０ｎｍ以上６０ｎｍ以下とできる。
Figure JPOXMLDOC01-appb-M000002
　なお、ソースおよびドレイン電極５のカバレッジをよくするため、当該酸化物半導体薄膜３の厚さ方向の断面は、基板Ｘに向かって拡張するテーパー状とするとよい。当該酸化物半導体薄膜３をテーパー状とする場合のテーパー角度としては、３０°以上４０°以下が好ましい。
　当該酸化物半導体薄膜３のキャリア濃度の下限としては、１×１０１２ｃｍ－３が好ましく、１×１０１３ｃｍ－３がより好ましく、１×１０１４ｃｍ－３がさらに好ましい。一方、当該酸化物半導体薄膜３のキャリア濃度の上限としては、１×１０２０ｃｍ－３が好ましく、１×１０１９ｃｍ－３がより好ましく、１×１０１８ｃｍ－３がさらに好ましい。当該酸化物半導体薄膜３のキャリア濃度が上記下限未満であると、当該薄膜トランジスタのドレイン電流が不足するおそれがある。逆に、当該酸化物半導体薄膜３のキャリア濃度が上記上限を超えると、当該酸化物半導体薄膜３の内部を完全に空乏化することが困難となるため、閾値電圧がマイナス側にシフトしてしまい、スイッチング素子として機能しないおそれがある。
　当該酸化物半導体薄膜３のホール移動度は、２５ｃｍ２／Ｖｓ超が好ましく、２７ｃｍ２／Ｖｓ超がより好ましく、３０ｃｍ２／Ｖｓ超がより好ましい。当該酸化物半導体薄膜３のホール移動度が上記下限未満であると、当該薄膜トランジスタのスイッチング特性が低下するおそれがある。一方、当該酸化物半導体薄膜３のホール移動度の上限は、特に限定されないが、通常当該酸化物半導体薄膜３のホール移動度は１００ｃｍ２／Ｖｓ以下である。「ホール移動度」とは、ホール効果測定により得られるキャリア移動度を指す。
（ＥＳＬ保護膜）
　ＥＳＬ保護膜４は、ソースおよびドレイン電極５をエッチングにより形成する際に当該酸化物半導体薄膜３が損傷を受けて当該薄膜トランジスタの特性が低下することを抑止する保護膜である。ＥＳＬ保護膜４を構成する薄膜としては、特に限定されないが、シリコン酸化膜が好適に用いられる。
　ＥＳＬ保護膜４の平均厚さの下限としては、５０ｎｍが好ましく、８０ｎｍがより好ましい。一方、ＥＳＬ保護膜４の平均厚さの上限としては、２５０ｎｍが好ましく、２００ｎｍがより好ましい。ＥＳＬ保護膜４の平均厚さが上記下限未満である場合、ＥＳＬ保護膜４の当該酸化物半導体薄膜３の保護効果が不足するおそれがある。逆に、ＥＳＬ保護膜４の平均厚さが上記上限を超える場合、パッシベーション絶縁膜６の平坦化が困難となるおそれや、ソースおよびドレイン電極５からの配線が断線し易くなるおそれがある。
（ソースおよびドレイン電極）
　ソースおよびドレイン電極５は、ゲート絶縁膜２およびＥＳＬ保護膜４の一部を覆うと共に、当該薄膜トランジスタのチャネルの両端で当該酸化物半導体薄膜３と電気的に接続する。このソース電極５ａおよびドレイン電極５ｂの間には、ゲート電極１およびソース電極５ａ間の電圧並びにソース電極５ａおよびドレイン電極５ｂ間の電圧に応じて、当該薄膜トランジスタのドレイン電流が流れる。
　ソースおよびドレイン電極５を構成する薄膜としては、導電性を有する限り特に限定されず、例えばゲート電極１と同様の薄膜を用いることができる。
　ソースおよびドレイン電極５の平均厚さの下限としては、１００ｎｍが好ましく、１５０ｎｍがより好ましい。一方、ソースおよびドレイン電極５の平均厚さの上限としては、４００ｎｍが好ましく、３００ｎｍがより好ましい。ソースおよびドレイン電極５の平均厚さが上記下限未満であると、ソースおよびドレイン電極５の抵抗が大きいため、ソースおよびドレイン電極５での電力消費が増大するおそれや断線が発生し易くなるおそれがある。逆に、ソースおよびドレイン電極５の平均厚さが上記上限を超えると、パッシベーション絶縁膜６の平坦化が困難となり、導電膜７による配線が困難となるおそれがある。
　ソース電極５ａおよびドレイン電極５ｂの対向距離、すなわち当該薄膜トランジスタのチャネル長の下限としては、５μｍが好ましく、１０μｍがより好ましい。一方、当該薄膜トランジスタのチャネル長の上限としては、５０μｍが好ましく、３０μｍがより好ましい。当該薄膜トランジスタのチャネル長が上記下限未満であると、精度の高い加工が必要となり、製造歩留まりが低下するおそれがある。逆に、当該薄膜トランジスタのチャネル長が上記上限を超えると、当該薄膜トランジスタのスイッチング時間が長くなるおそれがある。
　ソース電極５ａおよびドレイン電極５ｂのチャネル幅方向の長さ、すなわち当該薄膜トランジスタのチャネル幅の下限としては、１００μｍが好ましく、１５０μｍがより好ましい。一方、当該薄膜トランジスタのチャネル幅の上限としては、３００μｍが好ましく、２５０μｍがより好ましい。当該薄膜トランジスタのチャネル幅が上記下限未満であると、ドレイン電流が不足するおそれがある。逆に、当該薄膜トランジスタのチャネル幅が上記上限を超えると、ドレイン電流が過剰となり、当該薄膜トランジスタの消費電力が不要に増大するおそれがある。
（パッシベーション絶縁膜）
　パッシベーション絶縁膜６は、ゲート電極１、ゲート絶縁膜２、当該酸化物半導体薄膜３、ＥＳＬ保護膜４、ソース電極５ａおよびドレイン電極５ｂを覆い、当該薄膜トランジスタの特性が劣化することを防ぐ。パッシベーション絶縁膜６を構成する薄膜としては、特に限定されないが、水素の含有量により比較的シート抵抗の制御が容易であるシリコン窒化膜が好適に用いられる。また、シート抵抗の制御性をさらに高めるためにパッシベーション絶縁膜６は、例えばシリコン酸化膜とシリコン窒化膜との２層構造としてもよい。
　パッシベーション絶縁膜６の平均厚さの下限としては、１００ｎｍが好ましく、２５０ｎｍがより好ましい。一方、パッシベーション絶縁膜６の平均厚さの上限としては、５００ｎｍが好ましく、３００ｎｍがより好ましい。パッシベーション絶縁膜６の平均厚さが上記下限未満であると、当該薄膜トランジスタの特性の劣化防止効果が不足するおそれがある。逆に、パッシベーション絶縁膜６の平均厚さが上記上限を超えると、パッシベーション絶縁膜６が不要に厚くなり、当該薄膜トランジスタの製造コストの上昇や生産効率の低下が発生するおそれがある。なお、パッシベーション絶縁膜６が多層構造である場合、「パッシベーション絶縁膜の平均厚さ」とは、その合計の平均厚さを指す。
　また、パッシベーション絶縁膜６には、ドレイン電極５ｂと電気的に接続できるようにコンタクトホール８が開けられている。コンタクトホール８の平面視形状および大きさはドレイン電極５ｂとの電気的な接続が確保される限り特に限定されないが、例えば平面視で１辺１０μｍ以上３０μｍ以下の方形状とすることができる。
（導電膜）
　導電膜７は、パッシベーション絶縁膜６に開けられたコンタクトホール８を介してドレイン電極５ｂに接続される。この導電膜７により当該薄膜トランジスタからドレイン電流を取得する配線が構成される。
　導電膜７としては、特に限定されず、ゲート電極１と同様の薄膜を用いることができる。中でもディスプレイへの応用に好適な透明導電膜が好ましい。このような透明導電膜としてはＩＴＯ膜、ＺｎＯ膜等を挙げることができる。
　導電膜７がドレイン電極５ｂと接続する位置としては、ドレイン電極５ｂがゲート絶縁膜２と接する位置であって、ゲート電極１の直上ではない位置が好ましい。導電膜７をこのような位置でドレイン電極５ｂと接続することで、導電膜７とドレイン電極５ｂとの接続部分の平坦性が高まるため、接触抵抗の増大を抑止できる。
　導電膜７の平均配線幅の下限としては、５μｍが好ましく、１０μｍがより好ましい。一方、導電膜７の平均配線幅の上限としては、５０μｍが好ましく、３０μｍがより好ましい。導電膜７の平均配線幅が上記下限未満であると、導電膜７による配線が高抵抗となり、導電膜７による配線での消費電力や電圧降下が増大するおそれがある。逆に、導電膜７の平均配線幅が上記上限を超えると、当該薄膜トランジスタの集積度が低下するおそれがある。ここで、「導電膜の平均配線幅」とは、導電膜７のうちパッシベーション絶縁膜６の表面に配設され、当該薄膜トランジスタからドレイン電流を取得する配線部分の平均幅を意味する。
　導電膜７の平均厚さの下限としては、５０ｎｍが好ましく、８０ｎｍがより好ましい。一方、導電膜７の平均厚さの上限としては、２００ｎｍが好ましく、１５０ｎｍがより好ましい。導電膜７の平均厚さが上記下限未満であると、導電膜７による配線が高抵抗となり、導電膜７による配線での消費電力や電圧降下が増大するおそれがある。逆に、導電膜７の平均厚さが上記上限を超えると、導電膜７による配線の平均配線幅に対して導電膜７の平均厚さが大きくなり過ぎるため、配線が傾き易く、配線自身の断線や隣接する配線との短絡が発生し易くなるおそれがある。ここで、「導電膜の平均厚さ」とは、導電膜７のうちパッシベーション絶縁膜６の表面に配設され、当該薄膜トランジスタからドレイン電流を取得する配線部分の平均厚さを意味する。
（薄膜トランジスタの特性）
　当該薄膜トランジスタのキャリア移動度（電子移動度）は、２５ｃｍ２／Ｖｓ超が好ましく、２７ｃｍ２／Ｖｓ超がより好ましく、３０ｃｍ２／Ｖｓ超がより好ましい。当該薄膜トランジスタのキャリア移動度が上記下限未満であると、当該薄膜トランジスタのスイッチング特性が低下するおそれがある。また、上記キャリア移動度を上記下限超とすることで、高速性が要求される例えば次世代の大型の有機ＥＬディスプレイに好適に用いることができる。一方、当該薄膜トランジスタのキャリア移動度の上限としては、特に限定されないが、通常当該薄膜トランジスタのキャリア移動度は１００ｃｍ２／Ｖｓ以下である。
　当該薄膜トランジスタの閾値電圧の下限としては、０．６Ｖが好ましく、１．０Ｖがより好ましい。一方、当該薄膜トランジスタの閾値電圧の上限としては、５Ｖが好ましく、３Ｖがより好ましく、２Ｖがさらに好ましい。当該薄膜トランジスタの閾値電圧が上記下限未満であると、ゲート電極１に電圧を印加しないスイッチング素子としてのオフ状態におけるリーク電流が大きくなり、当該薄膜トランジスタの待機電力が大きくなり過ぎるおそれがある。逆に、当該薄膜トランジスタの閾値電圧が上記上限を超えると、ゲート電極１に電圧を印加したスイッチング素子としてのオン状態におけるドレイン電流が不足するおそれがある。
　当該薄膜トランジスタの光照射による閾値電圧シフトの上限としては、２Ｖが好ましく、１．５Ｖがより好ましく、１Ｖがさらに好ましい。上記閾値電圧シフトが上記上限を超えると、当該薄膜トランジスタを表示装置に用いた場合、当該薄膜トランジスタの性能が安定せず、必要なスイッチング特性が得られないおそれがある。上記閾値電圧シフトの下限としては、０Ｖ、すなわち上記閾値電圧シフトが発生しないことが好ましい。ここで、「光照射による閾値電圧シフト」とは、基板温度６０℃で、薄膜トランジスタのソース－ドレイン間に１０Ｖ、ゲート－ソース間に－１０Ｖの電圧条件で、薄膜トランジスタに白色ＬＥＤを２時間照射した際の照射前後の閾値電圧の差の絶対値を指す。
　当該薄膜トランジスタのＳ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ値）の下限としては、０．４Ｖ／ｄｅｃが好ましく、０．４５Ｖ／ｄｅｃがより好ましい。一方、Ｓ値の上限としては、１．０Ｖ／ｄｅｃが好ましく、０．７Ｖがより好ましく、０．５Ｖがさらに好ましい。例えば有機ＥＬディスプレイのように電流駆動型のディスプレイを駆動する場合、Ｓ値が上記下限未満であると、わずかなゲート電圧の変化により大きく電流が変化し過ぎて電流制御が困難となるおそれがある。逆に、Ｓ値が上記上限を超える場合、当該薄膜トランジスタのスイッチングに時間を要するおそれがある。
［薄膜トランジスタの製造方法］
　当該薄膜トランジスタは、例えばゲート電極成膜工程、ゲート絶縁膜成膜工程、酸化物半導体薄膜成膜工程、ＥＳＬ保護膜成膜工程、ソースおよびドレイン電極成膜工程、パッシベーション絶縁膜成膜工程、導電膜成膜工程およびポストアニール処理工程を備える製造方法により製造することができる。
＜ゲート電極成膜工程＞
　ゲート電極成膜工程では、基板Ｘの表面にゲート電極１を成膜する。
　具体的には、まず基板Ｘの表面に公知の方法、例えばスパッタリング法により導電膜を所望の膜厚となるように積層する。スパッタリング法により導電膜を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度３Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．４Ｐａ以下、キャリアガスＡｒの条件とすることができる。
　次に、この導電膜をパターニングすることにより、ゲート電極１を形成する。パターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。このとき、ゲート絶縁膜２のカバレッジがよくなるように、ゲート電極１の断面を基板Ｘに向かって拡張するテーパー状にエッチングするとよい。
＜ゲート絶縁膜成膜工程＞
　ゲート絶縁膜成膜工程では、ゲート電極１を覆うように基板Ｘの表面側にゲート絶縁膜２を成膜する。
　具体的には、まず基板Ｘの表面側に公知の方法、例えば各種ＣＶＤ法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマＣＶＤ法によりシリコン酸化膜を積層する場合であれば、基板温度３００℃以上４００℃以下、成膜パワー密度０．７Ｗ／ｃｍ２以上１．３Ｗ／ｃｍ２以下、圧力１００Ｐａ以上３００Ｐａ以下の条件とし、原料ガスとしてＮ２ＯとＳｉＨ４との混合ガスを用いて行うことができる。
＜酸化物半導体薄膜成膜工程＞
　酸化物半導体薄膜成膜工程では、ゲート絶縁膜２の表面で、かつゲート電極１の直上に当該酸化物半導体薄膜３を成膜する。具体的には、基板Ｘの表面に酸化物半導体層を積層した後、この酸化物半導体層をパターニングすることにより、当該酸化物半導体薄膜３を形成する。
（酸化物半導体層の積層）
　具体的には、まず例えば公知のスパッタリング装置を用いて、スパッタリング法により基板Ｘの表面に酸化物半導体層を積層する。スパッタリング法を用いることで、その成分や膜厚の面内均一性に優れた酸化物半導体層を容易に形成することができる。
　スパッタリング法に用いるスパッタリングターゲットは、それ自体が本開示の別の実施形態である。すなわち、上記スパッタリングターゲットは、当該酸化物半導体薄膜３の形成に用いられ、金属元素を含むスパッタリングターゲットであって、上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなる。当該スパッタリングターゲットとしては、具体的には、Ｉｎ、ＺｎおよびＦｅを含む酸化物ターゲット（ＩＺＦＯターゲット）を挙げることができる。
　当該スパッタリングターゲットのＩｎ、ＺｎおよびＦｅの合計原子数に対するＩｎの原子数の下限としては、５０ａｔｍ％であり、５５ａｔｍ％がより好ましく、６０ａｔｍ％がさらに好ましい。一方、上記Ｉｎの原子数の上限としては、８０ａｔｍ％であり、７５ａｔｍ％がより好ましく、７０ａｔｍ％がさらに好ましい。Ｉｎ、ＺｎおよびＦｅの合計原子数に対するＺｎの原子数の下限としては、２０ａｔｍ％であり、２５ａｔｍ％がより好ましく、３０ａｔｍ％がさらに好ましい。一方、上記Ｚｎの原子数の上限としては、４８ａｔｍ％であり、４５ａｔｍ％がより好ましく、４０ａｔｍ％がさらに好ましい。Ｉｎ、ＺｎおよびＦｅの合計原子数に対するＦｅの原子数の下限としては、１．５ａｔｍ％であり、１．６ａｔｍ％がより好ましく、１．７ａｔｍ％がさらに好ましい。一方、上記Ｆｅの原子数の上限としては、２．５ａｔｍ％であり、２．４ａｔｍ％がより好ましく、２．３ａｔｍ％がさらに好ましい。Ｉｎ／Ｚｎ原子数比の下限としては、１．５であり、１．６がより好ましく、１．７がさらに好ましい。一方、Ｉｎ／Ｚｎ原子数比の上限としては、２．５であり、２．４がより好ましく、２．３がさらに好ましい。当該スパッタリングターゲットを用いて当該酸化物半導体薄膜３を成膜することで、高い移動度および光ストレス耐性に加えて、Ｓ値やスイッチング特性に優れる当該薄膜トランジスタを製造することができる。
　当該スパッタリングターゲットは、所望の酸化物半導体層と同一組成とすることが好ましい。このように当該スパッタリングターゲットの組成を所望の酸化物半導体層と同一とすることで、形成される酸化物半導体層の組成ずれを抑止できるので、所望の組成を有する酸化物半導体層を得易い。
　当該スパッタリングターゲットは、例えば粉末焼結法により製造することができる。
　なお、酸化物半導体層を積層するためのスパッタリングターゲットは、上述のＩｎ、ＺｎおよびＦｅを含むターゲットに限定されるものではなく、組成の異なる複数のターゲットを用いてもよい。この場合、上記複数のターゲットは全体でＩｎ、ＺｎおよびＦｅを含むように構成される。また、各ターゲットはＩｎ、ＺｎおよびＦｅのうち複数の元素を含んでもよい。上記複数のターゲットは、Ｉｎ、ＺｎおよびＦｅのうち１または複数の元素を含む酸化物ターゲットとすることもできる。上記複数のターゲットについても、例えば粉末焼結法により製造することができる。上記複数のターゲットを用いる場合、スパッタリング法としては、上記複数のターゲットを同時放電するコスパッタ法（Ｃｏ－ｓｐｕｔｔｅｒ法）を用いることができる。
　スパッタリング法により酸化物半導体層を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度２Ｗ／ｃｍ２以上３Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．３Ｐａ以下、キャリアガスＡｒの条件とすることができる。また、酸素源として、雰囲気中に酸素を含有させるとよい。雰囲気中の酸素の含有量としては、３体積％以上５体積％以下とできる。
　なお、酸化物半導体層の積層する方法は、スパッタリング法に限定されるものではなく、塗布法などの化学的成膜法を用いてもよい。
（パターニング）
　次に、この酸化物半導体層をパターニングすることにより、当該酸化物半導体薄膜３を形成する。酸化物半導体薄層のパターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。
　なお、パターニング後にプレアニール処理を行い当該酸化物半導体薄膜３のトラップ準位の密度を低減してもよい。これにより製造される薄膜トランジスタの光照射による閾値電圧シフトを低減できる。
　プレアニール処理の温度の下限としては、３００℃が好ましく、３５０℃がより好ましい。一方、アニール処理の温度の上限としては、４５０℃が好ましく、４００℃がより好ましい。プレアニール処理の温度が上記下限未満である場合、当該薄膜トランジスタの電気的な特性向上効果が不十分となるおそれがある。逆に、プレアニール処理の温度が上記上限を超える場合、当該酸化物半導体薄膜３が熱によるダメージを受けるおそれがある。
　アニール処理の圧力および時間の条件は特に限定されないが、例えば大気圧（０．９気圧以上１．１気圧以下）のＮ２雰囲気中で、１０分以上６０分以下の時間の条件を用いることができる。
＜ＥＳＬ保護膜成膜工程＞
　ＥＳＬ保護膜成膜工程では、当該酸化物半導体薄膜３の表面でソースおよびドレイン電極５が形成されない部分にＥＳＬ保護膜４を成膜する。
　具体的には、まず基板Ｘの表面側に公知の方法、例えば各種ＣＶＤ法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマＣＶＤ法によりシリコン酸化膜を積層する場合であれば、基板温度１００℃以上３００℃以下、成膜パワー密度０．２Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、圧力１００Ｐａ以上３００Ｐａ以下の条件とし、原料ガスとしてＮ２ＯとＳｉＨ４との混合ガスを用いて行うことができる。
＜ソースおよびドレイン電極成膜工程＞
　ソースおよびドレイン電極成膜工程では、当該薄膜トランジスタのチャネル両端で当該酸化物半導体薄膜３と電気的に接続するソース電極５ａおよびドレイン電極５ｂを成膜する。
　具体的には、まず基板Ｘの表面に公知の方法、例えばスパッタリング法により導電膜を所望の膜厚となるように積層する。スパッタリング法により導電膜を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度３Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．４Ｐａ以下、キャリアガスＡｒの条件とすることができる。
　次に、この導電膜をパターニングすることにより、ソース電極５ａおよびドレイン電極５ｂを形成する。パターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。
＜パッシベーション絶縁膜成膜工程＞
　パッシベーション絶縁膜成膜工程では、当該薄膜トランジスタを覆うパッシベーション絶縁膜６を成膜する。
　具体的には、基板Ｘの表面側に公知の方法、例えば各種ＣＶＤ法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマＣＶＤ法によりシリコン窒化膜を積層する場合の条件としては、基板温度１００℃以上２００℃以下、成膜パワー密度０．２Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、圧力１００Ｐａ以上３００Ｐａ以下の条件とし、原料ガスとしてＮＨ３とＳｉＨ４との混合ガスを用いて行うことができる。
＜導電膜成膜工程＞
　導電膜成膜工程では、コンタクトホール８を介してドレイン電極５ｂに電気的に接続する導電膜７を成膜する。
　具体的には、まず公知の方法、例えばフォトリソグラフィによってドレイン電極５ｂとのコンタクト部分のパターニングを行った後にドライエッチングを行う方法によってコンタクトホール８を形成する。次に公知の方法、例えばスパッタリング法によりコンタクトホール８を介してドレイン電極５ｂに電気的に接続する導電膜７を成膜する。スパッタリング法により導電膜７を積層する際の条件としては、特に限定されないが、例えば基板温度２０℃以上５０℃以下、成膜パワー密度３Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下、圧力０．１Ｐａ以上０．４Ｐａ以下、キャリアガスＡｒの条件とすることができる。
＜ポストアニール処理工程＞
　ポストアニール処理工程は、最終の熱処理を行う工程である。この熱処理により当該酸化物半導体薄膜３とゲート絶縁膜２との界面や、当該酸化物半導体薄膜３とＥＳＬ保護膜４との界面に形成されたトラップ準位の密度を低減できる。これにより当該薄膜トランジスタの光照射による閾値電圧シフトを低減できる。
　ポストアニール処理の温度の下限としては、２００℃が好ましく、２５０℃がより好ましい。一方、ポストアニール処理の温度の上限としては、４００℃が好ましく、３５０℃がより好ましい。ポストアニール処理の温度が上記下限未満であると、当該薄膜トランジスタの電気的な特性向上効果が不十分となるおそれがある。逆に、ポストアニール処理の温度が上記上限を超えると、当該薄膜トランジスタが熱によるダメージを受けるおそれがある。
　ポストアニール処理の圧力および時間の条件は特に限定されないが、例えば大気圧（０．９気圧以上１．１気圧以下）で、１０分以上６０分以下の時間の条件を用いることができる。また、ポストアニール処理の雰囲気としては、大気雰囲気下で行ってもよいが、窒素等の不活性ガスの雰囲気下で行うことが好ましい。このように不活性ガスの雰囲気下で行うことで、ポストアニール処理中に雰囲気中に含まれる分子等の当該薄膜トランジスタへの結合による当該薄膜トランジスタの品質のばらつきを抑止できる。
［利点］
　当該酸化物半導体薄膜３は、Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、Ｉｎの原子数を５０ａｔｍ％以上８０ａｔｍ％以下とし、Ｚｎの原子数を２０ａｔｍ％以上４８ａｔｍ％以下とし、Ｆｅの原子数が１．５ａｔｍ％以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜３は、Ｆｅの原子数を２．５ａｔｍ％以下とするので、当該酸化物半導体薄膜３を用いて薄膜トランジスタを形成した際のキャリア移動度を高められる。さらに、Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎを、１．５以上とするのでＳ値を高められ、２．５以下とするのでスイッチング特性を優れたものとすることができる。
　また、当該薄膜トランジスタは、当該酸化物半導体薄膜３を有するので、高い移動度および光ストレス耐性に加えて、Ｓ値やスイッチング特性に優れる。従って、当該薄膜トランジスタは、有機ＥＬディスプレイに好適に用いられる。
　当該スパッタリングターゲットは原子数が上記範囲内のＩｎ、ＺｎおよびＦｅを含み、Ｉｎ／Ｚｎの原子数の比を上記範囲内とする。従って、当該スパッタリングターゲットを用いて酸化物半導体薄膜３を成膜し、さらにその酸化物半導体薄膜３に薄膜トランジスタを形成することで、高い移動度および光ストレス耐性に加えて、Ｓ値やスイッチング特性に優れる薄膜トランジスタを製造することができる。
［その他の実施形態］
　本開示の酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲットは、上記実施形態に限定されるものではない。
　上記実施形態では、薄膜トランジスタとしてボトムゲート型のトランジスタの場合を説明したが、トップゲート型のトランジスタであってもよい。
　上記実施形態では、薄膜トランジスタがＥＳＬ保護膜を有する場合を説明したが、ＥＳＬ保護膜は必須の構成要件ではない。例えばマスク蒸着やリフトオフによりソースおよびドレイン電極を成膜する場合は、酸化物半導体薄膜がダメージを受け難いため、ＥＳＬ保護膜を省略することができる。
　また、上記実施形態では、酸化物半導体薄膜が実質的にＩｎ、Ｚｎ、Ｆｅ以外の金属元素を含まない場合を説明したが、不可避的に他の金属元素を含んでいてもよい。例えばこのような金属元素としては、Ｓｎなどを挙げることができる。
　以下、実施例に基づき本開示の発明を詳述するが、この実施例の記載に基づいて本発明が限定的に解釈されるものではない。
［実施例１］
　ガラス基板（コーニング社製の「ＥａｇｌｅＸＧ」、直径６インチ、厚さ０．７ｍｍ）を用意し、まずこのガラス基板の表面にＭｏ薄膜を平均厚さが１００ｎｍとなるように成膜した。成膜条件は基板温度２５℃（室温）、成膜パワー密度３．８Ｗ／ｃｍ２、圧力０．２６６Ｐａ、およびキャリアガスＡｒとした。Ｍｏ薄膜を成膜後、パターニングによりゲート電極を形成した。
　次に、ゲート絶縁膜として、平均厚さ２５０ｎｍのシリコン酸化膜をＣＶＤ法により上記ゲート電極を覆うように成膜した。原料ガスとしては、Ｎ２ＯとＳｉＨ４との混合ガスを用いた。成膜条件は基板温度３２０℃、成膜パワー密度０．９６Ｗ／ｃｍ２、および圧力１３３Ｐａとした。
　次に、ガラス基板の表面側に酸化物半導体層として、平均厚さ４０ｎｍの実質的にＩｎ、Ｚｎ、Ｆｅのみを含む酸化物半導体層をスパッタリング法により形成した。
　スパッタリング法には、従来から最適な組成比を調べる手法として確立されている手法を用いた。具体的には、Ｉｎ２Ｏ３、ＺｎＯおよびＦｅチップを装着したＩｎ２Ｏ３の３つのターゲットを上記ガラス基板の周囲の異なる位置に配置し、静止している上記ガラス基板に対してスパッタリングを行うことで、酸化物半導体層を成膜した。このような方法によれば、構成元素の異なる３つのターゲットをガラス基板の周囲の異なる位置に配置しているので、ガラス基板上の位置により各ターゲットからの距離が異なる。スパッタリングターゲットから遠ざかるに従ってそのターゲットから供給される元素が減少するから、例えばＺｎＯターゲットに近くＩｎ２Ｏ３ターゲットから遠い位置ではＩｎに対しＺｎが多くなり、逆にＩｎ２Ｏ３ターゲットに近くＺｎＯターゲットから遠い位置ではＺｎに対しＩｎが多くなる。つまり、ガラス基板上の位置によって組成比の異なる酸化物半導体層を得ることができる。
　スパッタリング装置（株式会社アルバック製の「ＣＳ２００」）を用い、成膜条件は基板温度２５℃（室温）、成膜パワー密度２．５５Ｗ／ｃｍ２、圧力０．１３３Ｐａ、およびキャリアガスＡｒとした。また、雰囲気の酸素含有量は４体積％とした。
　得られた酸化物半導体層をフォトリソグラフィおよびウエットエッチングによりパターニングを行い、ガラス基板上の位置により組成の異なる酸化物半導体薄膜を形成した。なお、ウエットエッチャントには、関東化学株式会社製の「ＩＴＯ－０７Ｎ」を用いた。
　ここで、この酸化物半導体薄膜の膜質改善のためプレアニール処理を行った。なお、プレアニール処理の条件は、大気雰囲気（大気圧）で３００℃の環境下６０分間とした。
　次に、ガラス基板の表面側にシリコン酸化膜をＣＶＤ法により平均厚さが１００ｎｍとなるように成膜した。原料ガスとしては、Ｎ２ＯとＳｉＨ４との混合ガスを用いた。成膜条件は基板温度２３０℃、成膜パワー密度０．３２Ｗ／ｃｍ２、および圧力１３３Ｐａとした。シリコン酸化膜を成膜後、パターニングによりＥＳＬ保護膜を形成した。
　次に、ガラス基板の表面側にＭｏ薄膜を平均厚さが２００ｎｍとなるように成膜した。成膜条件は基板温度２５℃（室温）、成膜パワー密度３．８Ｗ／ｃｍ２、圧力０．２６６Ｐａ、およびキャリアガスＡｒとした。Ｍｏ薄膜を成膜後、パターニングにより、ソース電極およびドレイン電極を形成した。
　次に、ガラス基板の表面側にシリコン酸化膜（平均厚さ１００ｎｍ）とシリコン窒化膜（平均厚さ１５０ｎｍ）との２層構造のパッシベーション絶縁膜をＣＶＤ法により形成した。原料ガスとしては、シリコン酸化膜の形成にはＮ２ＯとＳｉＨ４との混合ガスを用い、シリコン窒化膜の形成には、ＮＨ３とＳｉＨ４との混合ガスを用いた。成膜条件は基板温度１５０℃、成膜パワー密度０．３２Ｗ／ｃｍ２、および圧力１３３Ｐａとした。
　次に、フォトリソグラフィおよびドライエッチングによりコンタクトホールを形成し、ドレイン電極に電気的に接続するためのパッドを設けた。このパッドにプローブを当てることで薄膜トランジスタの電気的な測定が行える。
　最後に、ポストアニール処理を行った。なお、ポストアニール処理の条件は、大気圧のＮ２雰囲気で２５０℃の環境下３０分間とした。
　このようにして実施例１の薄膜トランジスタを得た。なお、この薄膜トランジスタのチャネル長は２０μｍ、チャネル幅は２００μｍとした。また、実施例１の薄膜トランジスタでの酸化物半導体薄膜の組成は表１に示すとおりであった。なお、Ｉｎ／Ｚｎの比は、酸化物半導体薄膜の組成に応じて決まる。この比についても表１に示す。
［実施例２～１０、比較例１～７］
　用いるスパッタリングターゲットのＩｎ、ＺｎおよびＦｅの合計原子数に対するＩｎ、ＺｎおよびＦｅの原子数、すなわち形成される酸化物半導体薄膜のＩｎ、ＺｎおよびＦｅの合計原子数に対するＩｎ、ＺｎおよびＦｅの原子数、並びにプレアニールおよびポストアニールの温度を表１のように変化させた以外は、実施例１と同様にして、実施例２～１０および比較例１～７の薄膜トランジスタを得た。
［測定方法］
　実施例１～１０および比較例１～７の薄膜トランジスタに対して、キャリア移動度、閾値電圧およびＳ値の測定を行った。
　これらの測定は、いずれもトランジスタの薄膜トランジスタの静特性（Ｉｄ－Ｖｇ特性）から算出した。上記静特性の測定は、半導体パラメータアナライザ（Ａｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ社製の「ＨＰ４１５６Ｃ」）を用いて行った。測定条件としては、ソース電圧を０Ｖ、ドレイン電圧を１０Ｖに固定し、ゲート電圧を－３０Ｖから３０Ｖまで０．２５Ｖ刻みで変化させる条件とした。なお、測定は室温（２５℃）で行った。以下に測定方法を記す。
＜キャリア移動度＞
　キャリア移動度は、上記静特性の飽和領域での電界効果移動度μＦＥ［ｍ２／Ｖｓ］とした。この電界効果移動度μＦＥ［ｍ２／Ｖｓ］は、ゲート電圧Ｖｇ［Ｖ］、閾値電圧Ｖｔｈ［Ｖ］、ドレイン電流Ｉｄ［Ａ］、チャネル長Ｌ［ｍ］、チャネル幅Ｗ［ｍ］、ゲート絶縁膜の容量Ｃｏｘ［Ｆ］とするとき、上記静特性の飽和領域（Ｖｇ＞Ｖｄ－Ｖｔｈ）において、以下の式（３）に示すμＦＥ［ｍ２／Ｖｓ］により算出した。結果を表１に示す。
Figure JPOXMLDOC01-appb-M000003
＜閾値電圧＞
　閾値電圧は、トランジスタのドレイン電流が１０－９Ａとなるゲート電圧を上記薄膜トランジスタの静特性から算出した値とした。結果を表１に示す。
＜Ｓ値＞
　Ｓ値は、上記静特性からドレイン電流を１桁上昇させるのに必要なゲート電圧の変化量を算出し、その最小値とした。結果を表１に示す。
［評価］
　上述の測定結果をもとに、以下の判定基準で評価を行った。それぞれの結果を表１に示す。
（キャリア移動度）
　キャリア移動度は、基本的に大きいほど良く、有機ＥＬディスプレイの用途を想定すると、２５ｍ２／Ｖｓ以上であることが好ましい。
　Ａ：キャリア移動度が２５ｍ２／Ｖｓ以上である。
　Ｂ：キャリア移動度が２５ｍ２／Ｖｓ未満である。
（閾値電圧）
　閾値電圧があまり低いと、ゲート電位を０Ｖにしても十分にオフできずリーク電流が多くなり、スイッチング動作の制御性が低下する。また、初期閾値電圧の安定化も考慮すると、閾値電圧は０．６Ｖ以上であることが好ましい。
　Ａ：閾値電圧が０．６Ｖ以上である。
　Ｂ：閾値電圧が０．６Ｖ未満である。
（Ｓ値）
　Ｓ値は低過ぎると、わずかなゲート電圧の変化により大きく電流が変化し過ぎて電流制御が困難となる。一方、Ｓ値は高過ぎると、必要な電流を得るために大きくゲート電圧を変化させる必要が生じ、薄膜トランジスタのスイッチングに時間を要するようになる。これらを考慮し、０．４Ｖ／ｄｅｃ以上１．０Ｖ／ｄｅｃ以下を好ましい範囲とした。
　Ａ：Ｓ値が０．４Ｖ／ｄｅｃ以上１．０Ｖ／ｄｅｃ以下である。
　Ｂ：Ｓ値が０．４Ｖ／ｄｅｃ未満または１．０Ｖ／ｄｅｃ超である。
（移動度×閾値電圧）
　移動度が大きいとしても、閾値電圧が高いと、キャリア密度が小さくなるため、スイッチング特性は低下する。逆に、閾値電圧が低かったとしても、移動度が小さいと、スイッチング特性は低下する。この関係を評価する指標として、移動度と閾値電圧の積を定義した。移動度×閾値電圧が３０ｃｍ２／ｓ以上１００ｃｍ２／ｓ以下である場合をスイッチング特性に優れると判断した。
　Ａ：移動度×閾値電圧が３０ｃｍ２／ｓ以上１００ｃｍ２／ｓ以下である。
　Ｂ：Ｓ値が３０ｃｍ２／ｓ未満または１００ｃｍ２／ｓ超である。
Figure JPOXMLDOC01-appb-T000004
　表１より、実施例１～１０の薄膜トランジスタは、キャリア移動度が高く、Ｓ値およびスイッチング特性に優れる。これに対し、比較例１～５の薄膜トランジスタは、主にＩｎ／Ｚｎ原子数比が１．５未満であるため、キャリア移動度が低いと考えられる。中でも比較例１、２は、主にＺｎの原子数が４９ａｔｍ％超であるため、Ｓ値が低いと考えられる。さらに、比較例６、７の薄膜トランジスタは、主にＩｎ／Ｚｎ原子数比が２．５超であるため、移動度×閾値電圧を指標とするスイッチング特性に劣ると考えられる。
　以上から、酸化物半導体薄膜のＩｎ、ＺｎおよびＦｅの合計原子数に対し、Ｉｎの原子数を５０ａｔｍ％以上８０ａｔｍ％以下、Ｚｎの原子数を２０ａｔｍ％以上４８ａｔｍ％以下、Ｆｅの原子数を１．５ａｔｍ％以上２．５ａｔｍ％以下とし、Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎを１．５以上２．５以下とすることで、高い移動度に加えて、Ｓ値やスイッチング特性に優れる薄膜トランジスタを形成できることが分かる。
　以上説明したように、本開示の酸化物半導体薄膜は、高い移動度および光ストレス耐性に加えて、トランジスタを形成した際のＳ値やスイッチング特性に優れる。この酸化物半導体薄膜を用いた本開示の薄膜トランジスタは、高い移動度および光ストレス耐性に加えて、Ｓ値やスイッチング特性に優れる。また、本開示のスパッタリングターゲットは、この酸化物半導体薄膜を形成できる。
１　ゲート電極
２　ゲート絶縁膜
３　酸化物半導体薄膜
４　ＥＳＬ保護膜
５　ソースおよびドレイン電極
５ａ　ソース電極
５ｂ　ドレイン電極
６　パッシベーション絶縁膜
７　導電膜
８　コンタクトホール
Ｘ　基板

Claims (5)

  1. 　金属元素を含む酸化物半導体薄膜であって、
    　上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなり、
    　Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、
    　Ｉｎの原子数が５０ａｔｍ％以上８０ａｔｍ％以下、
    　Ｚｎの原子数が２０ａｔｍ％以上４８ａｔｍ％以下、
    　Ｆｅの原子数が１．５ａｔｍ％以上２．５ａｔｍ％以下であり、
    　Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎが１．５以上２．５以下である酸化物半導体薄膜。
  2. 　請求項１に記載の酸化物半導体薄膜を有する薄膜トランジスタであって、
    　有機ＥＬディスプレイに用いられる薄膜トランジスタ。
  3. 　Ｓ値が０．４Ｖ／ｄｅｃ以上１．０Ｖ／ｄｅｃ以下であり、
    　閾値電圧が０．６Ｖ以上である請求項２に記載の薄膜トランジスタ。
  4. 　キャリア移動度が２５ｃｍ２／Ｖｓ超である請求項２または請求項３に記載の薄膜トランジスタ。
  5. 　酸化物半導体薄膜の形成に用いられ、金属元素を含むスパッタリングターゲットであって、
    　上記金属元素がＩｎ、Ｚｎ、Ｆｅおよび不可避的不純物からなり、
    　Ｉｎ、ＺｎおよびＦｅの合計原子数に対し、
    　Ｉｎの原子数が５０ａｔｍ％以上８０ａｔｍ％以下、
    　Ｚｎの原子数が２０ａｔｍ％以上４８ａｔｍ％以下、
    　Ｆｅの原子数が１．５ａｔｍ％以上２．５ａｔｍ％以下であり、
    　Ｚｎに対するＩｎの原子数の比Ｉｎ／Ｚｎが１．５以上２．５以下であるスパッタリングターゲット。
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