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WO2016035503A1 - 薄膜トランジスタ - Google Patents

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Publication number
WO2016035503A1
WO2016035503A1 PCT/JP2015/072326 JP2015072326W WO2016035503A1 WO 2016035503 A1 WO2016035503 A1 WO 2016035503A1 JP 2015072326 W JP2015072326 W JP 2015072326W WO 2016035503 A1 WO2016035503 A1 WO 2016035503A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
thin film
oxide semiconductor
semiconductor thin
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2015/072326
Other languages
English (en)
French (fr)
Inventor
元隆 越智
泰幸 高梨
綾 三木
後藤　裕史
釘宮　敏洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2015132533A external-priority patent/JP6659255B2/ja
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to CN201580035556.7A priority Critical patent/CN106489209B/zh
Priority to KR1020177005510A priority patent/KR101974754B1/ko
Priority to US15/327,296 priority patent/US20170170029A1/en
Publication of WO2016035503A1 publication Critical patent/WO2016035503A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]

Definitions

  • the present invention relates to a thin film transistor having an oxide semiconductor thin film.
  • the thin film transistor of the present invention is suitably used for display devices such as a liquid crystal display and an organic EL display.
  • the thin film transistor may be referred to as a TFT (Thin Film Transistor).
  • An amorphous oxide semiconductor has higher carrier mobility than general-purpose amorphous silicon.
  • Amorphous oxide semiconductors have a large optical band gap and can be deposited at low temperatures, so they are expected to be applied to next-generation displays that require large size, high resolution, and high-speed driving, and resin substrates with low heat resistance. Yes.
  • the TFT When the oxide semiconductor is used as a semiconductor layer of a TFT, it is required that the TFT has excellent switching characteristics. Specifically, (1) the on-current, that is, the maximum drain current when a positive voltage is applied to the gate electrode and the drain electrode is high, and (2) the off-current, ie, the negative voltage is applied to the gate electrode.
  • the drain current When the positive voltage is applied, the drain current is low, (3) the S value (Subthreshold Swing), that is, the gate voltage required to increase the drain current by 10 times is low, and (4) the threshold voltage, The voltage at which the drain current begins to flow when a positive voltage is applied to the drain electrode and a positive or negative voltage is applied to the gate electrode is stable without changing over time, and (5) field-effect mobility , It may be simply referred to as mobility).
  • an In—Ga—Zn amorphous oxide semiconductor made of indium, gallium, zinc, and oxygen is well known.
  • the field-effect mobility when a TFT is manufactured using the above oxide semiconductor is 10 cm 2 / Vs or less.
  • materials with higher mobility are required.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a thin film transistor having an extremely high mobility of about 40 cm 2 / Vs or more.
  • the thin film transistor according to the present invention that has solved the above problems includes a gate electrode, a gate insulating film, an oxide semiconductor thin film, an etch stop layer for protecting the oxide semiconductor thin film, a source / drain electrode, A thin film transistor having a protective film in this order, wherein the oxide semiconductor thin film is made of an oxide composed of In, Ga and Sn; and O as metal elements, has an amorphous structure, and
  • the gist is that the atomic ratio of each metal element to the total of In, Ga and Sn satisfies all of the following formulas (1) to (3), and at least one of the etch stop layer and the protective film contains SiNx. . 0.30 ⁇ In / (In + Ga + Sn) ⁇ 0.50 (1) 0.20 ⁇ Ga / (In + Ga + Sn) ⁇ 0.30 (2) 0.25 ⁇ Sn / (In + Ga + Sn) ⁇ 0.45 (3)
  • a thin film transistor including SiNx only in the protective film is referred to as a first thin film transistor (TFT), and a thin film transistor including SiNx only in the etch stop layer and SiNx in each of the etch stop layer and the protective film.
  • the thin film transistor may be referred to as a second thin film transistor (TFT).
  • At least a part of the oxide semiconductor thin film is crystallized.
  • the protective film contains SiNx, and both ends of the oxide semiconductor thin film in the channel length direction and the channel width direction are in contact with the etch stop layer.
  • a TFT having extremely high mobility of about 40 cm 2 / Vs or more can be provided.
  • FIG. 1 is a schematic cross-sectional view for explaining a first thin film transistor according to the present invention.
  • FIG. 2 is a schematic cross-sectional view for explaining a conventional thin film transistor.
  • FIG. FIG. 11 is a diagram showing Id-Vg characteristics in 1-1. 4 shows No. 1 in Table 1. It is a figure which shows the TEM observation result of the oxide semiconductor thin film cross section in 1-1.
  • FIG. 5 is a diagram showing a TEM observation result of the cross section of the oxide semiconductor thin film from after the formation of the In—Ga—Sn-based oxide semiconductor to the completion of the TFT.
  • FIG. 1 is a schematic cross-sectional view for explaining a first thin film transistor according to the present invention.
  • FIG. 2 is a schematic cross-sectional view for explaining a conventional thin film transistor.
  • FIG. 11 is a diagram showing Id-Vg characteristics in 1-1. 4 shows No. 1 in Table 1. It is a figure which shows the TEM observation result of the oxide semiconductor thin film cross section in
  • FIG. 6 is a diagram illustrating a TEM observation result of the planar surface of the oxide semiconductor thin film after the film formation of the In—Ga—Zn-based oxide semiconductor and after the pre-annealing.
  • FIG. 7 is a diagram illustrating a TEM observation result of the oxide semiconductor thin film plane after the In—Ga—Zn-based oxide semiconductor is formed and after the pre-annealing.
  • FIG. 8 is a graph showing a result of measuring X-ray diffraction of an In—Ga—Sn-based oxide semiconductor thin film.
  • FIG. 9 is a schematic view of the TFTs with patterns (i) to (iv) used in Example 2 as viewed from above.
  • FIG. 10 is a cross-sectional view taken along the line A-A ′ of FIG. FIG.
  • FIG. 11 is a cross-sectional view taken along line B-B ′ of FIG.
  • FIG. 12 is a schematic cross-sectional view for explaining a second thin film transistor according to the present invention.
  • FIG. 13 is a schematic cross-sectional view illustrating the manufacturing process of the second thin film transistor according to the present invention.
  • FIG. 14 is a schematic cross-sectional view for explaining different aspects of the second thin film transistor according to the present invention.
  • FIG. 15 is a schematic cross-sectional view illustrating a manufacturing process of the thin film transistor of FIG.
  • the present inventors have repeatedly studied in order to improve mobility when an In—Ga—Sn-based oxide containing In, Ga, and Sn as metal elements is used for a semiconductor layer of a TFT.
  • the oxide semiconductor thin film including In—Ga—Sn-based oxide the atomic ratio of each metal element in the In—Ga—Sn-based oxide is appropriately controlled, and the protective film including SiNx and SiNx
  • the protective film containing SiNx and the etch stop layer containing SiNx may be collectively referred to as a SiNx-containing layer.
  • the present inventors use an In—Ga—Sn-based oxide in which at least a part of the oxide is crystallized as the oxide semiconductor thin film. It was also found that when the protective film contains SiNx, a TFT configured so that both ends of the oxide semiconductor thin film in the channel length direction and the channel width direction are in contact with the etch stop layer may be used.
  • the oxide semiconductor thin film used in the present invention is made of an oxide composed of In, Ga, and Sn as metal elements; and O, and the atomic ratio of each metal element to the total of In, Ga, and Sn is represented by the following formula (1 ) To (3) are all satisfied. 0.30 ⁇ In / (In + Ga + Sn) ⁇ 0.50 (1) 0.20 ⁇ Ga / (In + Ga + Sn) ⁇ 0.30 (2) 0.25 ⁇ Sn / (In + Ga + Sn) ⁇ 0.45 (3)
  • the In content (atomic%) with respect to the total of all metal elements In, Ga, and Sn represented by the above formula (1) may be referred to as In atomic ratio.
  • the Ga content (atomic%) relative to the total of all metal elements In, Ga, and Sn represented by the above formula (2) may be referred to as a Ga atomic ratio.
  • the Sn content (atomic%) with respect to the total of all metal elements In, Ga and Sn represented by the above formula (3) may be referred to as the Sn atomic ratio.
  • In is an element contributing to the improvement of electrical conductivity.
  • the In atom number ratio represented by the above formula (1) increases, that is, as the amount of In occupying the metal element increases, the conductivity of the oxide semiconductor thin film improves and the mobility increases.
  • the In atom number ratio needs to be 0.30 or more.
  • the In atom number ratio is preferably 0.31 or more, more preferably 0.35 or more, and further preferably 0.40 or more.
  • the In atom number ratio is preferably 0.48 or less, more preferably 0.45 or less.
  • Ga atom number ratio Ga is an element that contributes to reduction of oxygen deficiency and control of carrier density.
  • the Ga atom number ratio represented by the above formula (2) is larger, the electrical stability of the oxide semiconductor thin film is improved, and the effect of suppressing the excessive generation of carriers is exhibited.
  • the Ga atom number ratio needs to be 0.20 or more.
  • the Ga atom number ratio is preferably 0.22 or more, more preferably 0.25 or more.
  • the Ga atom number ratio is set to 0.30 or less.
  • the Ga atom number ratio is preferably 0.28 or less.
  • Sn is an element which contributes to the improvement of acid etching tolerance.
  • the resistance to the inorganic acid etching solution in the oxide semiconductor thin film is improved as the Sn atomic ratio represented by the above formula (3) is larger.
  • the Sn atom number ratio needs to be 0.25 or more.
  • the Sn atom number ratio is preferably 0.30 or more, more preferably 0.31 or more, and still more preferably 0.35 or more.
  • the Sn atom number ratio is set to 0.45 or less.
  • the Sn atom number ratio is preferably 0.40 or less, more preferably 0.38 or less.
  • the above-mentioned oxide semiconductor thin film for TFT usually has an amorphous structure, but it is preferable that at least a part thereof is crystallized (hereinafter, sometimes referred to as having a microcrystalline structure).
  • the degree of crystallinity of the oxide semiconductor thin film is not particularly limited as long as an extremely excellent mobility improvement effect by the use of the TFT including the oxide semiconductor thin film is effectively exhibited.
  • the fact that the oxide semiconductor thin film of the present invention has a microcrystalline structure can be confirmed, for example, by an electron beam diffraction image described later. Although details will be described later in the column of Examples, the diffraction point becomes clearer as the ratio of the crystal structure increases.
  • the oxide semiconductor thin film of the present invention is partially crystallized, which can suppress a decrease in etching rate and generation of residues in the wet etching process. Therefore, the workability of the wet etching process and the high mobility in the TFT can be compatible.
  • the oxide semiconductor thin film having the microcrystalline structure described above is controlled to a gas pressure in the range of 1 to 5 mTorr during the formation of the oxide semiconductor thin film in the TFT formation process, and after the formation of the SiNx-containing layer, the oxide semiconductor thin film is 200 ° C. It can be obtained by heat treatment (post-annealing) at a temperature.
  • the TFT formation process other than the above is not particularly limited, and a normal method can be adopted.
  • an oxide semiconductor thin film is formed by controlling the gas pressure within a range of 1 to 5 mTorr.
  • the gas pressure is less than 1 mTorr, the film density is insufficient.
  • a preferable lower limit of the gas pressure is 2 mTorr or more.
  • a preferable upper limit of the gas pressure is 4 mTorr or less, more preferably 3 mTorr or less.
  • the concentration of oxygen in the atmospheric gas is preferably 1 to 40% by volume, more preferably 2 to 30% by volume.
  • a preferable atmosphere when forming the oxide semiconductor thin film is an air atmosphere or a water vapor atmosphere.
  • the TFT of the present invention further has a SiNx-containing layer.
  • hydrogen contained in the SiNx-containing layer diffuses into the oxide semiconductor thin film by using a TFT including an oxide semiconductor thin film having a predetermined composition and a SiNx-containing layer. (Diffusion) has been found to contribute greatly to the development of high mobility.
  • Such a mobility improving effect was found by using the TFT of the present invention. For example, it will be described later that it was not seen when using the IGZO described in Patent Document 1 described above. This is described in the examples.
  • the amount of hydrogen in the SiNx-containing layer is preferably 20 to 50 atomic%, and more preferably 30 to 40 atomic%.
  • the amount of hydrogen in the SiNx-containing layer can be controlled by the mixing ratio of SiH 4 and NH 3 gas, the film formation temperature, or the like.
  • heat treatment is performed at a temperature of 200 ° C. or higher.
  • the heat treatment may be performed after forming an etch stop layer containing SiNx, or the heat treatment may be performed after forming a protective film containing SiNx.
  • the heat treatment may be performed after forming the etch stop layer including SiNx, and then the protective film including SiNx may be formed and the heat treatment may be performed again.
  • the minimum with preferable heat processing temperature is 250 degreeC or more, More preferably, it is 260 degreeC or more.
  • the upper limit is preferably 280 ° C. or lower. A more preferable upper limit is 270 ° C. or less.
  • the heat treatment time it is preferable to control the heat treatment time within a range of, for example, 30 to 90 minutes so that a desired microcrystalline structure can be obtained.
  • the atmosphere is not particularly limited, and examples thereof include a nitrogen atmosphere and an air atmosphere.
  • the TFT of the present invention preferably has a structure in which both ends of the oxide semiconductor thin film in the channel length direction and the channel width direction (hereinafter, simply referred to as both ends) are in contact with the etch stop layer.
  • the mobility of the TFT is remarkably increased to about 40 cm 2 / Vs or more as compared with the general-purpose In—Ga—Zn-based oxide semiconductor thin film described in Patent Documents 1 to 3 described above.
  • FIG. 2 shows a conventional general TFT structure.
  • the configuration of the first TFT according to the present invention is not limited to FIG.
  • the first TFT of the above embodiment includes a gate electrode 2, a gate insulating film 3, an oxide semiconductor thin film 4, an etch stop layer 9 for protecting the oxide semiconductor thin film 4 on the substrate 1,
  • the source / drain electrode 5 and the protective film 6 are provided in this order, and the transparent conductive film 8 is electrically connected to the source / drain electrode 5 through the contact hole 7.
  • the first TFT of the above embodiment uses the oxide semiconductor thin film 4 having the above-described composition and microcrystalline structure.
  • the conventional TFT shown in FIG. 2 has the same configuration order except that an amorphous In—Ga—Zn-based oxide semiconductor thin film is used as the oxide semiconductor thin film 4.
  • the first TFT of the above embodiment is configured such that both ends in the channel length direction of the oxide semiconductor thin film 4 are in contact with the etch stop layer 9 as shown in FIG.
  • the etch stop layer 9 is covered so as to cover both ends in the channel length direction), and both ends in the channel length direction of the oxide semiconductor thin film 4 are not in contact with the source / drain electrodes 5.
  • 4 is configured to be in contact with the source / drain electrode 5 (that is, the source / drain electrode 5 is covered so as to cover both ends of the oxide semiconductor thin film 4 in the channel length direction). It is greatly different from the TFT of FIG. Further, when attention is paid to the upper surface of the oxide semiconductor thin film 4 in FIGS.
  • etch stop layer 9 is patterned in the example of the present invention in FIG. 1, and a region in contact with the contact hole 7 through the source / drain electrode 5.
  • 2 is different from the conventional example of FIG. 2 in that the etch stop layer 9 is not patterned and does not have a region in contact with the contact hole 7 via the source / drain electrode 5. 1 and 2, both end portions in the channel length direction of the oxide semiconductor thin film 4 are not in direct contact with the protective film 6.
  • the present invention is not limited to this.
  • the gate electrode 2 and the gate insulating film 3 are formed on the substrate 1. These forming methods are not particularly limited, and commonly used methods can be employed. Further, the types of the gate electrode 2 and the gate insulating film 3 are not particularly limited, and those commonly used can be used. For example, as the gate electrode 2, Al or Cu metal having a low electrical resistivity, refractory metal such as Mo, Cr, or Ti having high heat resistance, or an alloy thereof can be preferably used.
  • the gate insulating film 3 is typically exemplified by a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and the like. In addition, oxides such as Al 2 O 3 and Y 2 O 3 and those obtained by stacking these can also be used.
  • the above-described oxide semiconductor thin film 4 is formed.
  • the other steps are not particularly limited, and a normal method can be adopted, but a preferable method is as follows.
  • the oxide semiconductor thin film 4 is preferably formed by a sputtering target using a sputtering method, for example, by a DC sputtering method or an RF sputtering method.
  • the sputtering target may be simply referred to as “target”.
  • the oxide may be formed by a chemical film formation method such as a coating method.
  • a target used in the sputtering method it is preferable to use a target containing the above-described elements and having the same composition as the desired oxide, whereby a thin film having a desired component composition can be formed with little compositional deviation.
  • a target that is made of an oxide containing In, Ga, and Sn as metal elements and that has an atomic ratio of each metal element to the total of In, Ga, and Sn satisfying the above formulas (1) to (3) is used. Is recommended.
  • an oxide target of each element of In, Ga, and Sn such as In 2 O 3 , Ga 2 O 3 , and SnO 2
  • an oxide target of a mixture containing at least two or more of the above elements can be used.
  • One or a plurality of pure metal targets or alloy targets containing the above metal elements may be used, and film formation may be performed while supplying oxygen as an atmospheric gas.
  • the target can be manufactured by, for example, a powder sintering method.
  • a film under the following sputtering conditions.
  • the amount of oxygen added is preferably adjusted so that the carrier density of the oxide semiconductor thin film 4 is in the range of 1 ⁇ 10 15 to 10 17 / cm 3 .
  • the higher the film formation power density the better. It is recommended that the DC sputtering method or the RF sputtering method be set to approximately 2.0 W / cm 2 or more. However, if the film formation power density is too high, the oxide target may be broken or cracked, and the upper limit is about 50 W / cm 2 .
  • the substrate temperature during film formation is controlled within the range of room temperature to 200 ° C.
  • the amount of defects in the oxide semiconductor thin film 4 is also affected by the heat treatment conditions after film formation, it is preferably controlled appropriately.
  • the heat treatment conditions after the film formation for example, it is recommended that the heat treatment is generally performed at 250 to 400 ° C. for 10 minutes to 3 hours in an air atmosphere.
  • the heat treatment include a pre-annealing process (a heat treatment performed immediately after patterning after wet etching of the oxide semiconductor thin film 4).
  • the preferable film thickness of the oxide semiconductor thin film 4 can be about 10 nm or more, further 20 nm or more, 200 nm or less, and further 100 nm or less.
  • pre-annealing treatment for improving the film quality of the oxide semiconductor thin film 4, thereby increasing the on-current and field-effect mobility of the transistor characteristics and improving the transistor performance. It becomes like this.
  • the pre-annealing treatment is preferably performed, for example, in a steam atmosphere or an air atmosphere at 350 to 400 ° C. for 30 to 60 minutes.
  • an etch stop layer 9 is formed.
  • the method for forming the etch stop layer 9 is not particularly limited, and a commonly used method can be employed.
  • a SiNx film is used only for the protective film 6, and any film normally used in the field of TFT can be used for the etch stop layer 9.
  • a film such as a SiOxNy (silicon oxynitride) film, a SiOx (silicon oxide) film, an Al 2 O 3 film, or a Ta 2 O 5 film can be used.
  • the etch stop layer 9 only one of these films may be used as a single layer, or any one of these films may be used by laminating a plurality of layers. Alternatively, two or more types of films may be stacked.
  • source / drain electrodes 5 are formed.
  • the type of the source / drain electrode 5 is not particularly limited, and a commonly used one can be used.
  • a metal or alloy such as Al, Mo, or Cu may be used as in the gate electrode.
  • the source / drain electrodes 5 for example, after forming a metal thin film by a magnetron sputtering method, patterning can be performed by photolithography, and wet etching can be performed to form an electrode.
  • heat treatment 200 ° C. to 300 ° C.
  • N 2 O plasma treatment may be performed as necessary to recover damage to the oxide surface.
  • a protective film 6 is formed on the oxide semiconductor thin film 4 by a CVD (Chemical Vapor Deposition) method.
  • the protective film 6 containing SiNx in the first TFT of this embodiment.
  • the protective film 6 containing SiNx By using the protective film 6 containing SiNx, the mobility improving effect by hydrogen diffusion to the oxide semiconductor thin film 4 can be effectively exhibited.
  • any film other than the SiNx film may be stacked as long as it has a SiNx film.
  • a SiNx film may be used as a single layer, or a plurality of SiNx films may be stacked.
  • a SiNx film and at least one film such as a SiOxNy film, a SiOx film, an Al 2 O 3 film, and a Ta 2 O 5 film may be laminated.
  • an upper layer is formed. It is preferable to use a laminated film in which a SiNx film and a SiOx film as a lower layer are used.
  • the film thickness of the SiNx film in the protective film 6 is preferably 50 to 400 nm, and more preferably 100 to 200 nm. In the case of the protective film 6 in which a plurality of SiNx films are stacked, the thickness of the SiNx film indicates the total thickness of all the SiNx films. Further, the ratio of the film thickness of the SiNx film to the film thickness of the entire protective film 6 is preferably 20 to 100%, more preferably 40 to 70%.
  • a contact hole 7 for probing for transistor characteristic evaluation is formed in the protective film 6. Thereafter, the post-annealing described above is performed.
  • the transparent conductive film 8 is electrically connected to the source / drain electrode 5 through the contact hole 7.
  • the kind of the transparent conductive film 8 is not specifically limited, What is normally used can be used.
  • the configuration of the second TFT according to the present invention is not limited to FIGS. Note that the steps up to the step of forming the oxide semiconductor thin film 4 are the same as the steps described for the first TFT, and thus are omitted.
  • an etch stop layer 9 is formed.
  • the method for forming the etch stop layer 9 is not particularly limited, and a commonly used method can be employed.
  • the etch stop layer 9 containing SiNx By using the etch stop layer 9 containing SiNx, it is possible to effectively exert a mobility improving effect by hydrogen diffusion into the oxide semiconductor thin film 4.
  • any film other than the SiNx film may be laminated as long as it has a SiNx film. That is, only a SiNx film may be used as a single layer, or a plurality of SiNx films may be stacked and used.
  • a SiNx film and at least one film such as a SiOxNy film, a SiOx film, an Al 2 O 3 film, or a Ta 2 O 5 film may be laminated, and an upper layer may be formed as shown in an embodiment described later.
  • a laminated film in which the SiNx film 9-2 and the SiOx film 9-1 as the lower layer may be used.
  • both ends of the oxide semiconductor thin film 4 may be in contact with the etch stop layer 9 as shown in FIG. 12 and FIG. As shown, both ends of the oxide semiconductor thin film 4 may be configured not to contact the etch stop layer 9. Therefore, in the second TFT of this embodiment, the etch stop layer 9 can be disposed only in the channel portion of the oxide semiconductor thin film 4.
  • the film thickness of the SiNx film in the etch stop layer 9 is preferably 50 to 250 nm, and more preferably 100 to 200 nm. In the case of the etch stop layer 9 in which a plurality of SiNx films are stacked, the film thickness of the SiNx film indicates the total film thickness of all the SiNx films. Further, the ratio of the film thickness of the SiNx film to the film thickness of the entire etch stop layer 9 is preferably 30 to 100%, more preferably 40 to 80%.
  • a contact hole 7 for probing for transistor characteristic evaluation is formed in the etch stop layer 9.
  • the post-annealing described above is performed. As long as the post-annealing is after the formation of the etch stop layer 9, the post-annealing may be performed before the formation of the source / drain electrodes 5 described later or after the formation of the source / drain electrodes 5.
  • source / drain electrodes 5 are formed.
  • the type of the source / drain electrode 5 is not particularly limited, and a commonly used one can be used.
  • a metal or alloy such as Al, Mo, or Cu may be used as in the gate electrode.
  • the source / drain electrodes 5 for example, after forming a metal thin film by a magnetron sputtering method, patterning can be performed by photolithography, and wet etching can be performed to form an electrode.
  • heat treatment 200 ° C. to 300 ° C.
  • N 2 O plasma treatment may be performed as necessary to recover damage to the oxide surface.
  • the protective film 6 may be formed over the oxide semiconductor thin film 4 by a CVD method.
  • examples of the protective film 6 include SiNx films, SiOxNy films, SiOx films, Al 2 O 3 films, Ta 2 O 5 films, and any one of these films. Only one of these films may be used as a single layer, or any one of these films may be laminated and used, or two or more kinds of films may be laminated.
  • the transparent conductive film 8 is electrically connected to the source / drain electrode 5 through the contact hole 7.
  • the kind of the transparent conductive film 8 is not specifically limited, What is normally used can be used.
  • the first and second TFTs of the present invention thus obtained have a mobility of about 40 cm 2 / Vs or more when the mobility is measured by Hall measurement that derives the mobility from Id-Vg measurement. Very high mobility.
  • the present application includes Japanese Patent Application No. 2014-178857 filed on September 2, 2014, Japanese Patent Application No. 2014-245124 filed on December 3, 2014, and July 1, 2015. Claims the benefit of priority based on Japanese Patent Application No. 2015-132533 filed in. Japanese Patent Application No. 2014-178857 filed on September 2, 2014, Japanese Patent Application No. 2014-245124 filed on December 3, 2014, and Japanese Patent Application No. 2014-245124 filed on July 1, 2015 The entire contents of Japanese Patent Application No. 2015-132533 are incorporated herein by reference.
  • Example 1 In this example relating to the first TFT, the influence of the formation conditions of the oxide semiconductor thin film on the mobility of the TFT was examined. In Example 1, a film containing SiNx was used only for the protective film.
  • a Mo thin film of 100 nm as the gate electrode 2 and a SiO 2 (film thickness of 200 nm) as the gate insulating film 3 are sequentially formed.
  • the gate electrode 2 was formed by a DC sputtering method using a pure Mo sputtering target.
  • the sputtering conditions were film formation temperature: room temperature, film formation power density: 3.8 W / cm 2 , carrier gas: Ar, gas pressure during film formation: 2 mTorr, and Ar gas flow rate: 20 sccm.
  • the gate insulating film 3 uses a plasma CVD method, carrier gas: a mixed gas of SiH 4 and N 2 O, film formation power density: 0.96 W / cm 2 , film formation temperature: 320 ° C., gas during film formation The film was formed under a pressure of 133 Pa.
  • an oxide semiconductor thin film 4 (In—Ga—Sn—O film, film thickness: 40 nm) having the following composition was formed under various sputtering conditions shown in Table 1.
  • Ga: Sn 42.7: 26.7: 30.6 atomic%
  • a sputtering target having the same composition as that of the oxide semiconductor thin film 4 was used, and a film was formed by a sputtering method under the following conditions.
  • each content of the metal element of the oxide semiconductor thin film was analyzed by separately preparing a sample in which each oxide semiconductor thin film having a film thickness of 40 nm was formed on a glass substrate by the sputtering method in the same manner as described above.
  • the analysis was performed by ICP (Inductively Coupled Plasma) emission spectroscopy using CIROS Mark II (manufactured by Rigaku Corporation).
  • oxide semiconductor thin film 4 After forming the oxide semiconductor thin film 4 as described above, patterning was performed by photolithography and wet etching. As a wet etching solution, “ITO-07N” manufactured by Kanto Chemical Co., Inc. was used. In this example, it was confirmed that all oxide semiconductor thin films tested were free from residues due to wet etching and could be properly etched.
  • pre-annealing was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • an SiOx film (film thickness: 100 nm) was formed on the oxide semiconductor thin film 4 as the etch stop layer 9.
  • the SiOx film was formed by a plasma CVD method using a mixed gas of N 2 O and SiH 4 .
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 230 ° C., and gas pressure during film formation: 133 Pa.
  • the etch stop layer 9 was patterned by photolithography and dry etching.
  • a pure Mo film having a thickness of 200 nm was formed above the oxide semiconductor thin film 4 by sputtering.
  • the pure Mo film was formed under the following conditions: input power: DC 300 W (deposition power density: 3.8 W / cm 2 ), carrier gas: Ar, gas pressure: 2 mTorr, substrate temperature: room temperature.
  • a 100 nm thick SiOx film is formed by plasma CVD as a protective film 6 for protecting the oxide semiconductor thin film transistor, and a 150 nm thick SiNx film is further formed. It formed by plasma CVD method.
  • a mixed gas of SiH 4 , N 2 and N 2 O was used to form the SiOx film, and a mixed gas of SiH 4 , N 2 and NH 3 was used to form the SiNx film.
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 150 ° C., and gas pressure during film formation: 133 Pa.
  • contact holes 7 for probing for transistor characteristic evaluation were formed in the protective film 6 by photolithography and dry etching. Then, as post-annealing, heat treatment was performed at 260 ° C. for 30 minutes in a nitrogen atmosphere.
  • an ITO film having a thickness of 80 nm was formed as the transparent conductive film 8 to produce the thin film transistor of FIG.
  • an ITO film is formed by DC sputtering using a carrier gas: a mixed gas of argon and oxygen gas, film formation power: 200 W (film formation power density: 2.5 W / cm 2 ), and gas pressure: 5 mTorr. A film was formed.
  • the fabricated thin film transistor had a channel length of 20 ⁇ m and a channel width of 200 ⁇ m.
  • Transistor characteristics (drain current-gate voltage characteristics, Id-Vg characteristics) were measured using a semiconductor parameter analyzer “HP4156C” manufactured by Agilent Technology. Detailed measurement conditions are as follows. No. in Table 1 The Id-Vg characteristic in 1-1 is shown in FIG. Source voltage: 0V Drain voltage: 10V Gate voltage: -30 to 30V (measurement interval: 0.25V) Substrate temperature: Room temperature
  • Threshold voltage The threshold voltage is roughly a value of a gate voltage when the transistor shifts from an off state (a state where the drain current is low) to an on state (a state where the drain current is high).
  • the voltage when the drain current is around 1 nA between the on-current and the off-current is defined as the threshold voltage, and the threshold voltage of each thin film transistor is measured.
  • Id drain current
  • L channel length
  • W channel width
  • Cox capacitance of gate insulating film
  • ⁇ FE field effect mobility
  • the field effect mobility ⁇ FE is derived from the slope of the drain current-gate voltage characteristic (Id-Vg characteristic) near the gate voltage that satisfies the linear region. The higher the field effect mobility, the better. In this example, 40 cm 2 / Vs was used as a reference, and more than that was accepted.
  • the S value is the minimum value of the gate voltage required to increase the drain current 10 times from the Id-Vg characteristic, and the lower the value, the better the characteristic. Specifically, in this case, the S value was 0.4 V / decade or less under favorable conditions.
  • Table 1 shows that when the oxygen partial pressure and the deposition power density are the same, the mobility increases as the gas pressure decreases (see Nos. 1-1, 4, 5, and 6 in Table 1). It was also found that, under the above experimental conditions, when the gas pressure and the deposition power density were the same, the smaller the oxygen partial pressure, the higher the mobility (see Nos. 1-1 to 3 in Table 1). In addition, regarding the film-forming power density, the influence which exerts on mobility was not seen so much.
  • FIG. 4 shows that the oxide semiconductor thin film of the present invention has a crystal structure.
  • the crystal structure of the oxide semiconductor thin film is confirmed immediately after the oxide semiconductor thin film 4 is formed on the gate insulating film 3, and it is demonstrated that the crystal structure is not greatly changed by the thin film transistor manufacturing process.
  • FIG. 5 shows a TEM observation of the cross section of the oxide semiconductor thin film at each timing of A: after formation of the oxide semiconductor thin film, B: after pre-annealing, C: after contact hole formation, and D: post-annealing. Results are shown.
  • FIGS. 5A to 5D An electron diffraction image of a circular region shining in the oxide semiconductor thin film 4 shown in FIGS. 5A to 5D is shown on the right side of FIGS. 5A to 5D. From the right diagrams shown in FIGS. 5A to 5D, it can be seen that there is a region in the ring shape that is slightly shining in any state, and the crystal structure is not greatly changed by the thin film transistor manufacturing process.
  • FIGS. 6 and 7 are different from the oxide semiconductor thin film 4 in the constituent elements, and after manufacturing the thin film transistor in which the oxide semiconductor thin film formed of the In—Ga—Zn—O film is formed, the oxide semiconductor thin film is formed.
  • the results of TEM observation of the oxide semiconductor thin film plane after pre-annealing are shown.
  • Substrate temperature room temperature gas pressure: 1 mTorr or 5 mTorr
  • Deposition power density: 2.55 W / cm 2 Sputtering target used: In: Ga: Zn 33.3: 33.3: 33.3 atomic%
  • FIG. 6 shows the result of forming an In—Ga—Zn—O film at a gas pressure of 1 mTorr
  • FIG. 6A shows the result after forming the In—Ga—Zn—O film
  • FIG. 6B shows the result after pre-annealing.
  • FIG. 7 shows the result of forming an In—Ga—Zn—O film at a gas pressure of 5 mTorr
  • FIG. 7A shows the result after forming the In—Ga—Zn—O film
  • FIG. 7B shows the result after pre-annealing. Yes.
  • FIG. 6 and FIG. 7 show electron beam diffraction images of a circular region shining in the oxide semiconductor thin film of FIGS.
  • spots diffraction points
  • FIGS. 6 and 7 do not include microcrystals. Therefore, it can be seen from the right diagrams of FIGS. 6 and 7 that there is no significant difference in light emission intensity in the ring shape, and it has an amorphous structure.
  • FIG. 8A shows the result of measuring the X-ray diffraction after forming the In—Ga—Sn—O film.
  • pre-annealing was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • X-ray diffraction measurement is performed under the same conditions as above, and the measurement results are shown in FIG. 8B.
  • FIG. 8C the result of having measured the X-ray diffraction of the glass substrate as reference data is shown in FIG. 8C.
  • FIG. 8A measured after depositing the In—Ga—Sn—O film
  • FIG. 8B measured after pre-annealing, oxides near 31 ° and 55 ° other than the halo pattern derived from the glass substrate
  • no sharp peak based on crystals was observed.
  • the size of the formed crystal grains is considered to be less than 1 nm. That is, it is suggested that most of the film is amorphous, and the size of the formed crystal grains is less than 1 nm.
  • Example 2 In this example relating to the first TFT, TFTs having four types of shapes shown in the following patterns (i) to (iv) were produced, and the transistor characteristics after the formation of the protective film (insulating film) 6 were evaluated. In Example 2, a film containing SiNx was used only for the protective film.
  • FIGS. 9A to 9D are top views of the thin film transistor in order to clarify the shape of the TFT used in this example.
  • 10A to 10D are cross-sectional views taken along the line A-A 'of FIGS. 9A to 9D.
  • Cross-sectional views taken along the line B-B 'of FIGS. 9A to 9D are shown in FIGS. 11A to 11D.
  • ACT is a region corresponding to the oxide semiconductor thin film 4.
  • Pattern (i) See FIGS. 9A, 10A, and 11A
  • the pattern (i) corresponds to FIG. 1 described above.
  • the source / drain electrodes 5 are not in direct contact with both ends of the oxide semiconductor thin film 4 but are in direct contact with part of the upper surface of the oxide semiconductor thin film 4, and the etch stop layer 9 is formed of the oxide semiconductor thin film 4.
  • 4 is in contact with both ends of the oxide semiconductor thin film 4 and is in direct contact with part of the upper surface of the oxide semiconductor thin film 4.
  • the source / drain electrode 5 does not directly contact both ends of the oxide semiconductor thin film 4, but directly contacts a part of the upper surface of the oxide semiconductor thin film 4.
  • the etch stop layer 9 does not contact both end portions of the oxide semiconductor thin film 4 but directly contacts a part of the upper surface of the oxide semiconductor thin film 4.
  • the source / drain electrodes 5 are in direct contact with both ends of the oxide semiconductor thin film 4 in the channel length direction in the cross-sectional view of FIG.
  • the oxide semiconductor thin film 4 is not in direct contact but is in direct contact with a part of the upper surface of the oxide semiconductor thin film 4, and the etch stop layer 9 is not in contact with both ends of the oxide semiconductor thin film 4. It is in direct contact with a part of the top surface.
  • the pattern (iv) corresponds to FIG. 2 described above.
  • the source / drain electrodes 5 are in direct contact with both ends of the oxide semiconductor thin film 4 and in direct contact with part of the upper surface of the oxide semiconductor thin film 4, and the etch stop layer 9 is formed of the oxide semiconductor thin film 4.
  • the etch stop layer 9 is formed of the oxide semiconductor thin film 4.
  • the TFT with the above pattern (iv) was manufactured by designing a mask so as to obtain a desired shape.
  • a method for forming a TFT having a pattern (i) will be described. Since the shape of the pattern is the same as that of the first embodiment described above, the following description will focus on differences from the first embodiment.
  • Example 1 After the gate electrode 2 and the gate insulating film 3 were sequentially formed on the glass substrate 1 in the same manner as in Example 1 described above, an oxide semiconductor thin film (In—Ga—Sn—O, film thickness having the same composition as in Example 1 was formed. 40 nm).
  • the sputtering conditions are the same as in Example 1 except for the following points.
  • Gas pressure: 1mTorr Oxygen partial pressure: 100 ⁇ O 2 / (Ar + O 2 ) 4% by volume
  • an In—Ga—Zn—O film (with a thickness of 40 nm) described in Patent Document 1 or the like was formed as an oxide semiconductor thin film.
  • an ITO film (film thickness of 80 nm) was formed as the transparent conductive film 8 in the same manner as in Example 1 to produce a thin film transistor having a pattern (i).
  • No. Examples 2-1 to 15 are examples in which an In—Ga—Sn-based oxide having a composition defined in the present invention is used as the oxide semiconductor thin film 4.
  • No. of the example of this invention which has the shape of the pattern (i) which gave the manufacturing conditions prescribed
  • Both 2-5 and 12 have a very high mobility of 40 cm 2 / Vs or more.
  • No. No. 1 treated at 270 ° C. with a higher post-annealing temperature after forming the protective film. In 2-12, the mobility was remarkably high at about 67 cm 2 / Vs.
  • the comparative example No. having the shape of the pattern (iv) does not have the shape defined in the present invention. In 2-8, 11 and 15, the desired high mobility was not obtained.
  • the reason why a very high mobility can be obtained by the configuration of the present invention as in the above pattern (i) is unknown in detail, but it is assumed as follows, for example.
  • the upper surface of the oxide semiconductor thin film 4 is in contact with the source / drain electrode 5 through the contact hole 7 of the etch stop layer 9. That is, both end portions of the oxide semiconductor thin film 4 are not in direct contact with the source / drain electrodes 5.
  • An etch stop layer 9 is disposed on the oxide semiconductor thin film 4 except for the contact hole 7.
  • Mo or Al which is a constituent material of the source / drain electrode 5, is a material in which hydrogen does not easily permeate.
  • the protective film 6 is supplied from SiNx or directly from the etch stop layer 9.
  • the protective film 6 Since the amount of hydrogen in the etch stop layer 9 (SiOx) used in this example is about 5.0 atomic% and the amount of hydrogen in the protective film 6 (SiNx) is about 32 atomic%, the protective film 6 There is a very high possibility that the hydrogen contained therein diffuses into the oxide semiconductor thin film 4 and contributes to the expression of high mobility. Probably, hydrogen passivates the bottom level under the conductor, so that defects in the oxide semiconductor thin film 4 are reduced, leading to high mobility.
  • the portion other than the channel region of the oxide semiconductor thin film 4 is covered with the source / drain electrodes 5 as in the pattern (iv), the supply of hydrogen is limited, so that the mobility is not likely to increase.
  • the oxide semiconductor thin film 4 No. 1 using an In—Ga—Zn-based oxide having a conventional composition is used. In 2-16 to 31, no significantly improved mobility was measured, and the maximum was only 7.1 cm 2 / Vs. That is, no improvement in mobility due to post-annealing and no improvement in mobility due to TFT shape control as in the case of using an In—Ga—Sn-based oxide having the composition of the present invention was observed.
  • Example 3 In this example relating to the second TFT, except that the structure of the etch stop layer is different from that of Example 1, a TFT having the same shape as the pattern (i) was produced, and the transistor characteristics were evaluated.
  • the production method described below is represented as production method A. 3-1 to 8 are manufactured by manufacturing method A.
  • the protective film 6 for protecting the oxide semiconductor transistor is not provided in order to emphasize the usefulness when the layer containing SiNx is used as the etch stop layer 9, but the above-described embodiment 1 is not provided.
  • a protective film 6 may be provided.
  • a Mo thin film of 100 nm as the gate electrode 2 and a SiO 2 (film thickness of 200 nm) as the gate insulating film 3 are sequentially formed.
  • the gate electrode 2 was formed by a DC sputtering method using a pure Mo sputtering target.
  • the sputtering conditions were film formation temperature: room temperature, film formation power density: 3.8 W / cm 2 , carrier gas: Ar, gas pressure during film formation: 2 mTorr, and Ar gas flow rate: 20 sccm.
  • the gate insulating film 3 uses a plasma CVD method, carrier gas: a mixed gas of SiH 4 and N 2 O, film formation power density: 0.96 W / cm 2 , film formation temperature: 320 ° C., gas during film formation The film was formed under a pressure of 133 Pa.
  • an oxide semiconductor thin film 4 (In—Ga—Sn—O film, film thickness: 40 nm) having the following composition was formed under various sputtering conditions shown in Table 3.
  • Ga: Sn 42.7: 26.7: 30.6 atomic%
  • a sputtering target having the same composition as that of the oxide semiconductor thin film 4 was used, and a film was formed by a sputtering method under the following conditions.
  • each content of the metal element of the oxide semiconductor thin film was analyzed by separately preparing a sample in which each oxide semiconductor thin film having a film thickness of 40 nm was formed on a glass substrate by the sputtering method in the same manner as described above.
  • the analysis was performed by ICP (Inductively Coupled Plasma) emission spectroscopy using CIROS Mark II (manufactured by Rigaku Corporation).
  • oxide semiconductor thin film 4 After forming the oxide semiconductor thin film 4 as described above, patterning was performed by photolithography and wet etching. As a wet etching solution, “ITO-07N” manufactured by Kanto Chemical Co., Inc. was used. In this example, it was confirmed that all oxide semiconductor thin films tested were free from residues due to wet etching and could be properly etched.
  • pre-annealing was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • an SiOx film 9-1 and a SiNx film 9-2 were formed on the oxide semiconductor thin film as an etch stop layer 9 (FIG. 13A).
  • the SiOx film 9-1 was formed by a plasma CVD method using a mixed gas of N 2 O and SiH 4 .
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 230 ° C., and gas pressure during film formation: 133 Pa.
  • the SiNx film 9-2 was formed by a plasma CVD method using a mixed gas of SiH 4 , N 2 , and NH 3 .
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 150 ° C., and gas pressure during film formation: 133 Pa.
  • the etch stop layer 9 was patterned by photolithography and dry etching (FIG. 13B). In Example 3-8, only the SiOx film was formed on the oxide semiconductor thin film for comparison.
  • a pure Mo film having a thickness of 200 nm was formed above the oxide semiconductor thin film 4 by sputtering.
  • the pure Mo film was formed under the following conditions: input power: DC 300 W (deposition power density: 3.8 W / cm 2 ), carrier gas: Ar, gas pressure: 2 mTorr, substrate temperature: room temperature.
  • the source / drain electrodes 5 were patterned by photolithography and wet etching to form contact holes 7 for probing for transistor characteristic evaluation (FIG. 13C).
  • FIG. 12 is a cross-sectional view of the manufactured transistor
  • FIG. 13 is a cross-sectional view of the transistor explaining the manufacturing process.
  • the manufactured thin film transistor has a channel length of 20 ⁇ m, a channel width of 200 ⁇ m (No. 3-2, 3, 7, 8), a channel length of 10 ⁇ m, a channel width of 200 ⁇ m (No. 3-4), a channel length of 10 ⁇ m, and a channel width of 100 ⁇ m (No. 3-5), channel length 10 ⁇ m, channel width 50 ⁇ m (No. 3-6).
  • the etch stop layer is formed only of the SiOx film, it is No. As in 3-8, the mobility was comparable to that of a general In—Ga—Zn—O (IGZO) film.
  • the etch stop layer is a laminated film of a SiOx film and a SiNx film, No. 1 is used. High mobility was obtained as in 3-2 to 7. That is, high mobility was obtained when a SiNx film was provided as an upper layer. Also, the mobility was higher when the ratio of the SiNx film thickness to the entire etch stop layer was higher. In addition, the longer the channel length, the higher the mobility, and the shorter the channel width, the higher the mobility.
  • the protective film 6 for protecting the oxide semiconductor transistor is not provided.
  • a protective film 6 may be provided as in Examples 1 and 2.
  • a Mo thin film of 100 nm as the gate electrode 2 and a SiO 2 (film thickness of 200 nm) as the gate insulating film 3 are sequentially formed.
  • the gate electrode 2 was formed by a DC sputtering method using a pure Mo sputtering target.
  • the sputtering conditions were film formation temperature: room temperature, film formation power density: 3.8 W / cm 2 , carrier gas: Ar, gas pressure during film formation: 2 mTorr, and Ar gas flow rate: 20 sccm.
  • the gate insulating film 3 uses a plasma CVD method, carrier gas: a mixed gas of SiH 4 and N 2 O, film formation power density: 0.96 W / cm 2 , film formation temperature: 320 ° C., gas during film formation The film was formed under a pressure of 133 Pa.
  • an oxide semiconductor thin film 4 (In—Ga—Sn—O film, film thickness 40 nm) having the following composition was formed under various sputtering conditions shown in Table 4.
  • Ga: Sn 42.7: 26.7: 30.6 atomic%
  • a sputtering target having the same composition as that of the oxide semiconductor thin film 4 was used, and a film was formed by a sputtering method under the following conditions.
  • each content of the metal element of the oxide semiconductor thin film was analyzed by separately preparing a sample in which each oxide semiconductor thin film having a film thickness of 40 nm was formed on a glass substrate by the sputtering method in the same manner as described above.
  • the analysis was performed by ICP (Inductively Coupled Plasma) emission spectroscopy using CIROS Mark II (manufactured by Rigaku Corporation).
  • oxide semiconductor thin film 4 After forming the oxide semiconductor thin film 4 as described above, patterning was performed by photolithography and wet etching. As a wet etching solution, “ITO-07N” manufactured by Kanto Chemical Co., Inc. was used. In this example, it was confirmed that all oxide semiconductor thin films tested were free from residues due to wet etching and could be properly etched.
  • pre-annealing was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • an SiOx film 9-1 and a SiNx film 9-2 were formed on the oxide semiconductor thin film as an etch stop layer 9 as shown in Table 4, FIG. 12, and FIG. 13 (FIG. 13A).
  • the SiOx film 9-1 was formed by a plasma CVD method using a mixed gas of N 2 O and SiH 4 .
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 230 ° C., and gas pressure during film formation: 133 Pa.
  • the SiNx film 9-2 was formed by a plasma CVD method using a mixed gas of SiH 4 , N 2 , and NH 3 .
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 150 ° C., and gas pressure during film formation: 133 Pa. Then, as post-annealing, heat treatment was performed at 260 ° C. for 30 minutes in a nitrogen atmosphere. After the formation of the SiOx film 9-1 and the SiNx film 9-2, post-annealing was performed, and the etch stop layer 9 (9-1 and 9-2) was patterned by photolithography and dry etching (FIG. 13B). .
  • a pure Mo film having a thickness of 200 nm was formed above the oxide semiconductor thin film 4 by sputtering.
  • the pure Mo film was formed under the following conditions: input power: DC 300 W (deposition power density: 3.8 W / cm 2 ), carrier gas: Ar, gas pressure: 2 mTorr, substrate temperature: room temperature.
  • the source / drain electrodes 5 were patterned by photolithography and wet etching to form contact holes 7 for probing for transistor characteristic evaluation (FIG. 13C).
  • FIG. 12 is a cross-sectional view of the manufactured transistor
  • FIG. 13 is a cross-sectional view of the transistor explaining the manufacturing process.
  • the manufactured thin film transistor had a channel length of 20 ⁇ m, a channel width of 200 ⁇ m (No. 4-2), a channel length of 10 ⁇ m, and a channel width of 50 ⁇ m (No. 4-3).
  • Example 5 In Example 5, a transistor was produced in substantially the same manner as in Example 3 except that the shape TFT shown in the pattern (iv) was produced instead of the shape shown in the pattern (i) in Example 3, and transistor characteristics were obtained. Evaluated.
  • a Mo thin film of 100 nm as the gate electrode 2 and a SiO 2 (film thickness of 200 nm) as the gate insulating film 3 are sequentially formed.
  • the gate electrode 2 was formed by a DC sputtering method using a pure Mo sputtering target.
  • the sputtering conditions were film formation temperature: room temperature, film formation power density: 3.8 W / cm 2 , carrier gas: Ar, gas pressure during film formation: 2 mTorr, and Ar gas flow rate: 20 sccm.
  • the gate insulating film 3 uses a plasma CVD method, carrier gas: mixed gas of SiH 4 and N 2 O, deposition power density: 1.27 W / cm 2 , deposition temperature: 320 ° C., gas during deposition The film was formed under a pressure of 133 Pa.
  • an oxide semiconductor thin film 4 (In—Ga—Sn—O film, thickness 40 nm) having the following composition was formed under the sputtering conditions shown in Table 5.
  • Ga: Sn 42.7: 26.7: 30.6 atomic%
  • a sputtering target having the same composition as that of the oxide semiconductor thin film 4 was used, and a film was formed by a sputtering method under the following conditions.
  • each content of the metal element of the oxide semiconductor thin film was analyzed by separately preparing a sample in which each oxide semiconductor thin film having a film thickness of 40 nm was formed on a glass substrate by the sputtering method in the same manner as described above.
  • the analysis was performed by ICP (Inductively Coupled Plasma) emission spectroscopy using CIROS Mark II (manufactured by Rigaku Corporation).
  • oxide semiconductor thin film 4 After forming the oxide semiconductor thin film 4 as described above, patterning was performed by photolithography and wet etching. As a wet etching solution, “ITO-07N” manufactured by Kanto Chemical Co., Inc. was used. In this example, it was confirmed that all oxide semiconductor thin films tested were free from residues due to wet etching and could be properly etched.
  • pre-annealing was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • an SiOx film 9-1 and a SiNx film 9-2 were formed on the oxide semiconductor thin film as an etch stop layer 9 as shown in Table 5, FIG. 14, and FIG. 15 (FIG. 15A).
  • the SiOx film 9-1 was formed by a plasma CVD method using a mixed gas of N 2 O and SiH 4 .
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 230 ° C., and gas pressure during film formation: 133 Pa.
  • the SiNx film 9-2 was formed by a plasma CVD method using a mixed gas of SiH 4 , N 2 , and NH 3 .
  • the film formation conditions were film formation power density: 0.32 W / cm 2 , film formation temperature: 150 ° C., and gas pressure during film formation: 133 Pa.
  • the etch stop layer 9 was patterned by photolithography and dry etching (FIG. 15B).
  • a pure Mo film having a thickness of 200 nm was formed above the oxide semiconductor thin film 4 by sputtering.
  • the pure Mo film was formed under the following conditions: input power: DC 300 W (deposition power density: 3.8 W / cm 2 ), carrier gas: Ar, gas pressure: 2 mTorr, substrate temperature: room temperature.
  • the source / drain electrodes 5 were patterned by photolithography and wet etching to form contact holes 7 for probing for transistor characteristic evaluation (FIG. 15C).
  • FIG. 14 is a cross-sectional view of the manufactured transistor
  • FIG. 15 is a cross-sectional view of the transistor illustrating the manufacturing process.
  • the fabricated thin film transistors had a channel length of 10 ⁇ m, a channel width of 200 ⁇ m, 100 ⁇ m, and 25 ⁇ m (No. 5-1 to 3), a channel length of 25 ⁇ m, a channel width of 200 ⁇ m, 100 ⁇ m, and 25 ⁇ m (No. 5-4 to 6).
  • the mobility when the etch stop layer is only the SiOx film is low, but from Table 5, the etch stop layer is a laminated film of the SiOx film and the SiNx film, and the etch stop layer is the oxide semiconductor thin film. Even when arranged only in the channel portion, a high mobility of about 40 cm 2 / Vs or more was expressed. In addition, it was found that when the etch stop layer is a laminated film of a SiOx film and a SiNx film and the etch stop layer is disposed only in the channel portion of the oxide semiconductor thin film, the mobility is high regardless of the channel width.

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Abstract

　基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、酸化物半導体薄膜を保護するためのエッチストップ層、ソース・ドレイン電極、および保護膜をこの順序で有する薄膜トランジスタであって、酸化物半導体薄膜は、金属元素としてＩｎ、ＧａおよびＳｎと；Ｏと；で構成される酸化物からなり、アモルファス構造を有し、かつ、前記エッチストップ層及び前記保護膜の両方または一方がＳｉＮｘを含む。この薄膜トランジスタは約４０ｃｍ2／Ｖｓ以上の極めて高い移動度を有する。

Description

薄膜トランジスタ
　本発明は、酸化物半導体薄膜を有する薄膜トランジスタに関する。本発明の薄膜トランジスタは、例えば液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に好適に用いられる。以下では、上記薄膜トランジスタを、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ぶことがある。
　アモルファス酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有している。またアモルファス酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
　上記酸化物半導体をＴＦＴの半導体層として用いる場合、ＴＦＴのスイッチング特性に優れていることが要求される。具体的には、（１）オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が高く、（２）オフ電流、即ち、ゲート電極に負電圧を、ドレイン電極に正電圧を夫々かけたときのドレイン電流が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ）、即ち、ドレイン電流を１０倍大きくするのに必要なゲート電圧が低く、（４）しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電極に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であり、且つ（５）電界効果移動度（以下、単に移動度と呼ぶ場合がある。）が高いこと、などが要求される。
　上記酸化物半導体として、例えば特許文献１～３に示すように、インジウム、ガリウム、亜鉛、および酸素からなるＩｎ－Ｇａ－Ｚｎ系アモルファス酸化物半導体（ＩＧＺＯ）が良く知られている。しかしながら、上記酸化物半導体を用いてＴＦＴを作製したときの電界効果移動度は１０ｃｍ2／Ｖｓ以下である。しかし、近年における表示装置の大画面化、高精細化や高速駆動化に対応するためには、より高い移動度をもつ材料が求められている。
特開２０１０－２１９５３８号公報 特開２０１１－１７４１３４号公報 特開２０１３－２４９５３７号公報
　本発明は上記事情に鑑みてなされたものであり、その目的は、約４０ｃｍ2／Ｖｓ以上の極めて高い移動度を有する薄膜トランジスタを提供することにある。
　上記課題を解決することの出来た本発明に係る薄膜トランジスタは、基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、ソース・ドレイン電極、および保護膜をこの順序で有する薄膜トランジスタであって、前記酸化物半導体薄膜は、金属元素としてＩｎ、ＧａおよびＳｎと；Ｏと；で構成される酸化物からなり、アモルファス構造を有し、かつ、前記Ｉｎ、ＧａおよびＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満たし、前記エッチストップ層及び前記保護膜の少なくとも一方がＳｉＮｘを含むところに要旨を有する。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０　・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０　・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５　・・・（３）
　なお、以下では、前記保護膜にのみＳｉＮｘを含む薄膜トランジスタを第一の薄膜トランジスタ（ＴＦＴ）といい、前記エッチストップ層にのみＳｉＮｘを含む薄膜トランジスタ並びに前記エッチストップ層及び前記保護膜のそれぞれにＳｉＮｘを含む薄膜トランジスタを第二の薄膜トランジスタ（ＴＦＴ）ということがある。
　本発明の好ましい実施形態において、上記酸化物半導体薄膜の少なくとも一部が結晶化されている。
　本発明の好ましい実施形態において、前記保護膜がＳｉＮｘを含み、かつ、上記酸化物半導体薄膜のチャネル長方向およびチャネル幅方向の両端部は上記エッチストップ層と接する。
　本発明によれば、約４０ｃｍ2／Ｖｓ以上の極めて高い移動度を有するＴＦＴを提供することができる。
図１は、本発明に係る第一の薄膜トランジスタを説明するための概略断面図である。 図２は、従来の薄膜トランジスタを説明するための概略断面図である。 図３は、表１のＮｏ．１－１におけるＩｄ－Ｖｇ特性を示す図である。 図４は、表１のＮｏ．１－１における酸化物半導体薄膜断面のＴＥＭ観察結果を示す図である。 図５は、Ｉｎ－Ｇａ－Ｓｎ系酸化物半導体の成膜後からＴＦＴ完成後までの、酸化物半導体薄膜断面のＴＥＭ観察結果を示す図である。 図６は、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体の成膜後とプレアニール後の、酸化物半導体薄膜平面のＴＥＭ観察結果を示す図である。 図７は、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体の成膜後とプレアニール後の、酸化物半導体薄膜平面のＴＥＭ観察結果を示す図である。 図８は、Ｉｎ－Ｇａ－Ｓｎ系酸化物半導体薄膜のＸ線回折を測定した結果を示す図である。 図９は、実施例２に用いたパターン（ｉ）～（ｉｖ）のＴＦＴを上方から見た模式図である。 図１０は、上記図９のＡ－Ａ’線に沿った断面図である。 図１１は、上記図９のＢ－Ｂ’線に沿った断面図である。 図１２は、本発明に係る第二の薄膜トランジスタを説明するための概略断面図である。 図１３は、本発明に係る第二の薄膜トランジスタの製造工程を説明した概略断面図である。 図１４は、本発明に係る第二の薄膜トランジスタの異なる態様を説明するための概略断面図である。 図１５は、図１４の薄膜トランジスタの製造工程を説明した概略断面図である。
　本発明者らは、金属元素としてＩｎ、Ｇａ、およびＳｎを含むＩｎ－Ｇａ－Ｓｎ系酸化物をＴＦＴの半導体層に用いたときの移動度を向上させるため、検討を重ねてきた。その結果、Ｉｎ－Ｇａ－Ｓｎ系酸化物を含む酸化物半導体薄膜において、Ｉｎ－Ｇａ－Ｓｎ系酸化物におけるそれぞれの金属元素の原子数比を適切に制御すると共に、ＳｉＮｘを含む保護膜及びＳｉＮｘを含むエッチストップ層の少なくとも一方を用いれば良いことを突き止めた。なお、以下では、ＳｉＮｘを含む保護膜及びＳｉＮｘを含むエッチストップ層のことをまとめてＳｉＮｘ含有層ということがある。
　更に本発明者らは、上記ＴＦＴの移動度を更に向上させるためには、酸化物半導体薄膜として、上記酸化物の少なくとも一部が結晶化されているＩｎ－Ｇａ－Ｓｎ系酸化物を用いることや、保護膜がＳｉＮｘを含む場合には上記酸化物半導体薄膜のチャネル長方向およびチャネル幅方向の両端部がエッチストップ層と接するように構成されたＴＦＴを用いれば良いことも突き止めた。
　以下、本発明のＴＦＴについて詳しく説明する。
　まず、本発明に用いられる酸化物半導体薄膜について説明する。上記酸化物半導体薄膜は、金属元素としてＩｎ、ＧａおよびＳｎと；Ｏと；で構成される酸化物からなり、前記Ｉｎ、ＧａおよびＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満足するものである。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０　・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０　・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５　・・・（３）
　以下では、上記式（１）で表される、全金属元素であるＩｎ、ＧａおよびＳｎの合計に対するＩｎの含有量（原子％）をＩｎ原子比と呼ぶ場合がある。同様に、上記式（２）で表される、全金属元素であるＩｎ、ＧａおよびＳｎの合計に対するＧａの含有量（原子％）をＧａ原子比と呼ぶ場合がある。同様に、上記式（３）で表される、全金属元素であるＩｎ、ＧａおよびＳｎの合計に対するＳｎの含有量（原子％）をＳｎ原子比と呼ぶ場合がある。
　Ｉｎ原子数比について
　Ｉｎは電気伝導性の向上に寄与する元素である。上記式（１）で示すＩｎ原子数比が大きくなるほど、即ち、金属元素に占めるＩｎ量が多くなるほど、酸化物半導体薄膜の導電性が向上するため移動度は増加する。上記作用を有効に発揮させるには、上記Ｉｎ原子数比を０．３０以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．３１以上、より好ましくは０．３５以上、更に好ましくは０．４０以上である。但し、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎてしきい値電圧が低下するなどの問題があるため、その上限を０．５０以下とする。上記Ｉｎ原子数比は、好ましくは０．４８以下、より好ましくは０．４５以下である。
　Ｇａ原子数比について
　Ｇａは、酸素欠損の低減およびキャリア密度の制御に寄与する元素である。上記式（２）で示すＧａ原子数比が大きいほど、酸化物半導体薄膜の電気的安定性が向上し、キャリアの過剰発生を抑制する効果を発揮する。上記作用を更に有効に発揮させるには、Ｇａ原子数比を０．２０以上とする必要がある。上記Ｇａ原子数比は、好ましくは０．２２以上、より好ましくは０．２５以上である。但し、Ｇａ原子数比が大き過ぎると、酸化物半導体薄膜の導電性が低下して移動度が低下しやすくなる。よって上記Ｇａ原子数比は、０．３０以下とする。Ｇａ原子数比は、好ましくは０．２８以下である。
　Ｓｎ原子数比について
　Ｓｎは酸エッチング耐性の向上に寄与する元素である。上記式（３）で示すＳｎ原子数比が大きいほど、酸化物半導体薄膜における無機酸エッチング液に対する耐性は向上する。上記作用を更に有効に発揮させるには、上記Ｓｎ原子数比は０．２５以上とする必要がある。Ｓｎ原子数比は、好ましくは０．３０以上、より好ましくは０．３１以上、更に好ましくは０．３５以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体薄膜の移動度が低下すると共に、無機酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体薄膜自体の加工が困難になる。よって上記Ｓｎ原子数比は０．４５以下とする。Ｓｎ原子数比は、好ましくは０．４０以下、より好ましくは０．３８以下である。
　上記ＴＦＴ用酸化物半導体薄膜は、通常、アモルファス構造を有しているが、少なくとも一部が結晶化されている（以下、微結晶構造を有するということがある）ことが好ましい。酸化物半導体薄膜の少なくとも一部が結晶化されることによって、ＴＦＴの移動度が格段に向上する。ここで酸化物半導体薄膜の結晶化度の度合いについては、上記酸化物半導体薄膜を備えたＴＦＴの使用による極めて優れた移動度向上効果が有効に発揮される限り、特に限定されない。本発明の酸化物半導体薄膜が微結晶構造を有することは、例えば、後記する電子線回折像により確認することができる。詳細は実施例の欄で後述するが、結晶構造を有する割合が高くなるほど、回折点が明確になる。
　一方、上記酸化物半導体薄膜が結晶化すると、移動度は高くなるが、ウェットエッチング工程でのエッチングレートの低下や残渣の発生等を引き起こすため、生産性や歩留まりが低下する。そこで、本発明の上記酸化物半導体薄膜は、部分的に結晶化されていることがより好ましく、これによりウェットエッチング工程でのエッチングレートの低下や残渣の発生等も抑制できる。そのため、ウェットエッチング工程の加工性とＴＦＴでの高移動度を両立させることができる。
　上述した微結晶構造を有する酸化物半導体薄膜は、ＴＦＴの形成工程において、酸化物半導体薄膜形成の際、ガス圧１～５ｍＴｏｒｒの範囲に制御すると共に、ＳｉＮｘ含有層形成の後、２００℃以上の温度で熱処理（ポストアニール）することにより得られる。上記以外の、ＴＦＴの形成工程は特に限定されず、通常の方法を採用することができる。
　まず、ガス圧１～５ｍＴｏｒｒの範囲に制御して酸化物半導体薄膜を形成する。ガス圧が１ｍＴｏｒｒ未満では膜密度が不十分になる。ガス圧の好ましい下限は２ｍＴｏｒｒ以上である。但し、ガス圧が５ｍＴｏｒｒを超えると、所望とする微結晶構造が得られない。ガス圧の好ましい上限は４ｍＴｏｒｒ以下であり、より好ましくは３ｍＴｏｒｒ以下である。
　雰囲気ガス中の酸素の濃度は、１～４０体積％であることが好ましく、２～３０体積％であることがより好ましい。
　酸化物半導体薄膜形成時の好ましい雰囲気は、大気雰囲気または水蒸気雰囲気である。
　本発明のＴＦＴは、更にＳｉＮｘ含有層を有することも重要である。本発明者らの検討結果によれば、所定組成物の酸化物半導体薄膜とＳｉＮｘ含有層とを備えたＴＦＴを用いることにより、上記ＳｉＮｘ含有層に含有される水素が上記酸化物半導体薄膜に拡散（ディフュージョン）されて高移動度の発現に大きく寄与することが明らかになった。このような移動度向上作用は、本発明のＴＦＴを用いることによって見出されたものであり、例えば、前述した特許文献１などに記載のＩＧＺＯを用いたときは見られなかったことを後記する実施例で説明している。
　ＳｉＮｘ含有層中の水素量は２０～５０原子％であることが好ましく、３０～４０原子％であることがより好ましい。ＳｉＮｘ含有層中の水素量はＳｉＨ4とＮＨ3ガスの混合比や成膜温度などで制御することができる。
　更に本発明では、ＳｉＮｘ含有層形成の後、２００℃以上の温度で熱処理する。具体的には、ＳｉＮｘを含むエッチストップ層を形成した後、上記熱処理を行ってもよいし、ＳｉＮｘを含む保護膜を形成した後、上記熱処理を行ってもよい。また、ＳｉＮｘを含むエッチストップ層を形成した後、上記熱処理を行い、その後、ＳｉＮｘを含む保護膜を形成し、再び上記熱処理を行ってもよい。上記熱処理の温度が２００℃未満ではＴＦＴの高移動度が発現しない。熱処理温度の好ましい下限は２５０℃以上であり、より好ましくは２６０℃以上である。但し、熱処理温度が高過ぎると、ＴＦＴが導体化するため、その上限を２８０℃以下とすることが好ましい。より好ましい上限は２７０℃以下である。
　更に上記熱処理では、所望とする微結晶構造が得られるよう、熱処理時間を例えば、３０～９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気などが挙げられる。
　更に本発明のＴＦＴは、上記酸化物半導体薄膜のチャネル長方向およびチャネル幅方向の両端部（以下、単に両端部ということがある）がエッチストップ層と接する構造を有することが好ましい。これにより、前述した特許文献１～３などに記載された、汎用のＩｎ－Ｇａ－Ｚｎ系酸化物半導体薄膜に比べて、ＴＦＴの移動度が約４０ｃｍ2／Ｖｓ以上と格段に高められる。
　上記構造を有する本発明に係る第一のＴＦＴの好ましい実施形態について図１を参照しながら詳しく説明する。対比のため、従来の一般的なＴＦＴの構造を図２に示す。但し、本発明に係る第一のＴＦＴの構成は図１に限定する趣旨ではない。
　図１に示すように上記実施形態の第一のＴＦＴは、基板１上にゲート電極２、ゲート絶縁膜３、酸化物半導体薄膜４、酸化物半導体薄膜４を保護するためのエッチストップ層９、ソース・ドレイン電極５、保護膜６をこの順序で有し、コンタクトホール７を介して透明導電膜８がソース・ドレイン電極５に電気的に接続されている。上記実施形態の第一のＴＦＴは、前述した組成および微結晶構造を有する酸化物半導体薄膜４を用いている。一方、図２に示す従来のＴＦＴも、酸化物半導体薄膜４としてアモルファス構造のＩｎ－Ｇａ－Ｚｎ系酸化物半導体薄膜を用いること以外、構成の順序は同じである。
　しかしながら、上記実施形態の第一のＴＦＴは、図１に示すように酸化物半導体薄膜４のチャネル長方向の両端部がエッチストップ層９と接するように構成され（すなわち、酸化物半導体薄膜４のチャネル長方向の両端部を覆うようにエッチストップ層９が被覆され）、酸化物半導体薄膜４のチャネル長方向の両端部はソース・ドレイン電極５と接していない点で、従来の酸化物半導体薄膜４のチャネル長方向の両端部がソース・ドレイン電極５と接するように構成されている（すなわち、酸化物半導体薄膜４のチャネル長方向の両端部を覆うようにソース・ドレイン電極５が被覆されている）図２のＴＦＴと大きく相違する。更に両図１、２における酸化物半導体薄膜４の上面に着目すると、図１の本発明例ではエッチストップ層９の一部がパターニングされ、ソース・ドレイン電極５を介してコンタクトホール７と接する領域を有しているのに対し、図２の従来例では、エッチストップ層９はパターニングされず、ソース・ドレイン電極５を介してコンタクトホール７と接する領域を有していない点でも相違する。なお、図１・図２共に、酸化物半導体薄膜４のチャネル長方向の両端部は保護膜６と直接接触していない。
　以下、図１を参照しながら、上記実施形態に係るＴＦＴの好ましい製造方法について説明する。但し、本発明はこれに限定されない。
　まず、基板１上にゲート電極２およびゲート絶縁膜３を形成する。これらの形成方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
　次いで、上述した酸化物半導体薄膜４を形成する。前述したように本発明では、特に酸化物半導体薄膜形成の際、ガス圧１～５ｍＴｏｒｒの範囲に制御すると共に、保護膜形成の後、２００℃以上の温度で熱処理することが重要であり、上記以外の工程は特に限定されず、通常の方法を採用することができるが、好ましい方法は以下のとおりである。
　例えば酸化物半導体薄膜４は、スパッタリング法にてスパッタリングターゲットを用いて、例えばＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。以下、スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって酸化物を形成しても良い。
　スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には金属元素としてＩｎ、ＧａおよびＳｎを含む酸化物からなり、Ｉｎ、ＧａおよびＳｎの合計に対する各金属元素の原子数比が上記式（１）～（３）を満たすターゲットを用いることが推奨される。
　あるいは、組成の異なる二つのターゲットを同時放電するコンビナトリアルスパッタ法を用いて成膜しても良い。例えばＩｎ2Ｏ3、Ｇａ2Ｏ3、ＳｎＯ2など、Ｉｎ、Ｇａ、およびＳｎの各元素の酸化物ターゲット、または上記元素の少なくとも２種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜することも挙げられる。
　上記ターゲットは、例えば粉末焼結法によって製造することができる。
　上記ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板温度、ターゲットと基板との距離であるＴ－Ｓ間距離などを適切に制御することが好ましい。
　具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
　半導体として動作を示すよう、前記酸化物半導体薄膜４のキャリア密度が１×１０15～１０17／ｃｍ3の範囲内となるように酸素の添加量を調整することが好ましい。最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセスなどに応じて、適切に制御すれば良い。後記する実施例では、添加流量比で１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％とした。
　成膜パワー密度は高い程良く、ＤＣスパッタリング法またはＲＦスパッタリング法でおおむね２．０Ｗ／ｃｍ2以上に設定することが推奨される。ただし成膜パワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は５０Ｗ／ｃｍ2程度である。
　成膜時の基板温度は、おおむね室温～２００℃の範囲内に制御することが推奨される。
　更に酸化物半導体薄膜４中の欠陥量は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。成膜後の熱処理条件は、例えば、大気雰囲気下にて、おおむね、２５０～４００℃で１０分～３時間行うことが推奨される。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体薄膜４をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。
　酸化物半導体薄膜４の好ましい膜厚は、おおむね１０ｎｍ以上、更には２０ｎｍ以上とすることができ、２００ｎｍ以下、更には１００ｎｍ以下とすることができる。
　酸化物半導体薄膜４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体薄膜４の膜質改善のために熱処理（プレアニール処理）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニール処理として、例えば、水蒸気雰囲気または大気雰囲気にて、３５０～４００℃で３０～６０分行うことが好ましい。
　次いで、エッチストップ層９を形成する。エッチストップ層９の形成方法は特に限定されず、通常用いられる方法を採用することができる。
　本実施形態の第一のＴＦＴでは、保護膜６にのみＳｉＮｘ膜を用いるものであり、エッチストップ層９はＴＦＴの分野で通常用いられる任意の膜を用いることができる。例えば、エッチストップ層９として、ＳｉＯｘＮｙ（シリコン酸窒化）膜、ＳｉＯｘ（シリコン酸化）膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜などの膜を用いることができる。具体的には、エッチストップ層９として、これらの膜のいずれか１種類の膜のみを単層で用いてもよく、これらの膜のいずれか１種類の膜を複数層積層して用いてもよく、２種類以上の膜を積層してもよい。
　次いでソース・ドレイン電極５を形成する。ソース・ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様Ａｌ、ＭｏやＣｕなどの金属または合金を用いても良い。
　ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成することができる。
　後記の保護膜６の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃～３００℃）やＮ2Ｏプラズマ処理を施してもよい。
　次に、酸化物半導体薄膜４の上方に保護膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。
　前述したように本実施形態の第一のＴＦＴでは、ＳｉＮｘを含む保護膜６を用いることが重要である。ＳｉＮｘを含む保護膜６を用いることによって、酸化物半導体薄膜４への水素拡散による移動度向上作用を有効に発揮させることができる。保護膜６としては、ＳｉＮｘ膜を有する限り、ＳｉＮｘ膜以外の任意の膜を積層してもよい。例えば、ＳｉＮｘ膜のみを単層で用いてもよく、複数のＳｉＮｘ膜を積層して用いてもよい。また、ＳｉＮｘ膜とＳｉＯｘＮｙ膜、ＳｉＯｘ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜などの膜の少なくとも一つの膜とを積層してもよく、例えば、後述する実施例に示すように上層をＳｉＮｘ膜、下層をＳｉＯｘ膜とした積層膜を用いることが好ましい。
　保護膜６におけるＳｉＮｘ膜の膜厚は５０～４００ｎｍであることが好ましく、１００～２００ｎｍであることがより好ましい。なお、ＳｉＮｘ膜が複数層積層された保護膜６の場合、上記ＳｉＮｘ膜の膜厚は、全てのＳｉＮｘ膜の膜厚の合計のことを指す。また、保護膜６全体の膜厚に対するＳｉＮｘ膜の膜厚の割合は２０～１００％であることが好ましく、４０～７０％であることがより好ましい。
　続いて、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成する。その後、前述したポストアニールを行う。
　次に、常法に基づき、コンタクトホール７を介して透明導電膜８をソース・ドレイン電極５に電気的に接続する。透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
　以下、本発明に係る第二のＴＦＴの好ましい実施形態について図１２～図１５を参照しながら詳しく説明する。ただし、本発明に係る第二のＴＦＴの構成は図１２～図１５に限定する趣旨ではない。なお、酸化物半導体薄膜４を形成する工程までは、第一のＴＦＴで記載した工程と同じであるため、省略する。
　酸化物半導体薄膜４に次いで、エッチストップ層９を形成する。エッチストップ層９の形成方法は特に限定されず、通常用いられる方法を採用することができる。また、本実施形態の第二のＴＦＴでは、ＳｉＮｘを含むエッチストップ層９を用いることが重要である。ＳｉＮｘを含むエッチストップ層９を用いることによって、酸化物半導体薄膜４への水素拡散による移動度向上作用を有効に発揮させることができる。エッチストップ層９としては、ＳｉＮｘ膜を有する限り、ＳｉＮｘ膜以外の任意の膜を積層してもよい。つまり、ＳｉＮｘ膜のみを単層で用いてもよく、複数のＳｉＮｘ膜を積層して用いてもよい。例えば、ＳｉＮｘ膜とＳｉＯｘＮｙ膜、ＳｉＯｘ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜などの膜の少なくとも一つの膜とを積層してもよく、また、後述する実施例に示すように上層をＳｉＮｘ膜９－２、下層をＳｉＯｘ膜９－１とした積層膜を用いてもよい。
　本実施形態の第二のＴＦＴでは、図１２・図１３に示すように酸化物半導体薄膜４の両端部がエッチストップ層９と接するように構成されていてもよいし、図１４・図１５に示すように酸化物半導体薄膜４の両端部がエッチストップ層９と接しないように構成されていてもよい。そのため、本実施形態の第二のＴＦＴでは、エッチストップ層９を酸化物半導体薄膜４のチャネル部分のみに配置することもできる。
　エッチストップ層９におけるＳｉＮｘ膜の膜厚は５０～２５０ｎｍであることが好ましく、１００～２００ｎｍであることがより好ましい。なお、ＳｉＮｘ膜が複数層積層されたエッチストップ層９の場合、上記ＳｉＮｘ膜の膜厚は、全てのＳｉＮｘ膜の膜厚の合計のことを指す。また、エッチストップ層９全体の膜厚に対するＳｉＮｘ膜の膜厚の割合が３０～１００％であることが好ましく、４０～８０％であることがより好ましい。
　続いて、エッチストップ層９にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成する。その後、前述したポストアニールを行う。ポストアニールは、エッチストップ層９の形成後であれば、後記のソース・ドレイン電極５の形成前に行ってもよく、ソース・ドレイン電極５の形成後に行ってもよい。
　次いでソース・ドレイン電極５を形成する。ソース・ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様Ａｌ、ＭｏやＣｕなどの金属または合金を用いても良い。
　ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成することができる。
　後記の保護膜６の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃～３００℃）やＮ2Ｏプラズマ処理を施してもよい。
　次に、酸化物半導体薄膜４の上方に保護膜６をＣＶＤ法によって成膜しても良い。本実施形態の第二のＴＦＴでは、保護膜６として、ＳｉＮｘ膜、ＳｉＯｘＮｙ膜、ＳｉＯｘ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜などの膜が挙げられ、これらの膜のいずれか１種類の膜のみを単層で用いてもよく、これらの膜のいずれか１種類の膜を複数層積層して用いてもよく、２種類以上の膜を積層してもよい。
　次に、常法に基づき、コンタクトホール７を介して透明導電膜８をソース・ドレイン電極５に電気的に接続する。透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
　このようにして得られる本発明の第一及び第二のＴＦＴは、後記するように、Ｉｄ－Ｖｇ測定から移動度を導出するホール測定により移動度を測定したとき、約４０ｃｍ2／Ｖｓ以上の極めて高い移動度を有する。
　本願は、２０１４年９月２日に出願された日本国特許出願第２０１４－１７８５８７号、２０１４年１２月３日に出願された日本国特許出願第２０１４－２４５１２４号、及び２０１５年７月１日に出願された日本国特許出願第２０１５－１３２５３３号に基づく優先権の利益を主張するものである。２０１４年９月２日に出願された日本国特許出願第２０１４－１７８５８７号、２０１４年１２月３日に出願された日本国特許出願第２０１４－２４５１２４号、及び２０１５年７月１日に出願された日本国特許出願第２０１５－１３２５３３号の明細書の全内容が、本願に参考のため援用される。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　実施例１
　第一のＴＦＴに係る本実施例では、酸化物半導体薄膜の形成条件がＴＦＴの移動度などに及ぼす影響を調べた。実施例１では、保護膜にのみＳｉＮｘを含む膜を用いた。
　まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（膜厚２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．９６Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａの条件で成膜した。
　次に、下記組成の酸化物半導体薄膜４（Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜、膜厚４０ｎｍ）を、表１に示す種々のスパッタリング条件にて成膜した。
Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　詳細には、上記酸化物半導体薄膜４と同じ組成を有するスパッタリングターゲットを用い、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ－２００」
基板温度　　　：室温
ガス圧　　　　：１、３、５、１０ｍＴｏｒｒ
キャリアガス　：Ａｒ
酸素分圧　　　：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４、１２、２０体積％
成膜パワー密度：１．２７、２．５５、３．８３Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　尚、酸化物半導体薄膜の金属元素の各含有量の分析は、ガラス基板上に膜厚４０ｎｍの各酸化物半導体薄膜を上記と同様にしてスパッタリング法で形成した試料を別途用意して行った。該分析は、ＣＩＲＯＳ　ＭａｒｋＩＩ（株式会社リガク製）を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）発光分光法により行った。
　また、ガラス基板上に膜厚４０ｎｍの各酸化物半導体薄膜を形成した上記試料を用い、以下のようにして電気抵抗率を測定した。測定結果を下記表１に示す。下記表１において、「ａＥ＋ｂ」は、「ａ×１０b」を意味している。
製造メーカ：三菱化学アナリテック
品名　　　：ハイレスタ（登録商標）ＵＰ
型番　　　：ＭＣＰ－ＨＴ４５０型
測定方式　：リング電極方式
　上記のようにして酸化物半導体薄膜４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチング液として、関東化学株式会社製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物半導体薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　上記の通り、酸化物半導体薄膜４をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて３５０℃で１時間行った。
　前記プレアニールの後、エッチストップ層９としてＳｉＯｘ膜（膜厚１００ｎｍ）を前記酸化物半導体薄膜４の上に成膜した。上記ＳｉＯｘ膜の成膜は、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。上記ＳｉＯｘ膜の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層９のパターニングを行った。
　次に、ソース・ドレイン電極５を形成するため、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記酸化物半導体薄膜４の上方に成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。
　次いで、フォトリソグラフィおよびウェットエッチングにより、ソース・ドレイン電極５のパターニングを行った。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなり液温が４０℃の混酸エッチング液を用いた。
　このようにしてソース・ドレイン電極５を形成した後、酸化物半導体薄膜トランジスタを保護するための保護膜６として、膜厚１００ｎｍのＳｉＯｘ膜をプラズマＣＶＤ法で形成し、さらに膜厚１５０ｎｍのＳｉＮｘ膜をプラズマＣＶＤ法で形成した。上記ＳｉＯｘ膜の形成にはＳｉＨ4、Ｎ2およびＮ2Ｏの混合ガスを用い、上記ＳｉＮｘ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜条件を、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａとした。
　次にフォトリソグラフィおよびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。その後、ポストアニールとして、窒素雰囲気で２６０℃、３０分の熱処理を行った。
　最後に、透明導電膜８として膜厚８０ｎｍのＩＴＯ膜を成膜し、図１の薄膜トランジスタを作製した。具体的には、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ（成膜パワー密度：２．５Ｗ／ｃｍ2）、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜を成膜した。
　作製した薄膜トランジスタは、チャネル長２０μｍ、チャネル幅２００μｍであった。
　上記ＴＦＴについて、以下の特性を調べた。
　（１）トランジスタ特性の測定
　トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）の測定はＡｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。表１のＮｏ．１－１におけるＩｄ－Ｖｇ特性を図３に示す。
ソース電圧　：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧　：－３０～３０Ｖ（測定間隔：０．２５Ｖ）
基板温度　　：室温
　（２）しきい値電圧（Ｖｔｈ）
　しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各薄膜トランジスタのしきい値電圧を測定した。
　（３）電界効果移動度μＦＥ
　電界効果移動度μＦＥは、トランジスタ特性からＶｇ＞Ｖｄ－Ｖｔｈである飽和領域にて、ドレイン電流とゲート電圧の関係式、Ｉｄ＝ μＦＥ×Ｃｏｘ×Ｗ×(Ｖｇ－Ｖｔｈ)2／２Ｌ、より導出した（Ｖｇ:ゲート電圧、Ｖｄ:ドレイン電圧、Ｉｄ:ドレイン電流、Ｌ：チャネル長、Ｗ:チャネル幅、Ｃｏｘ:ゲート絶縁膜の静電容量、μＦＥ:電界効果移動度）。本実施例では、線形領域を満たすゲート電圧付近におけるドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の傾きから電界効果移動度μＦＥを導出している。電界効果移動度は高い程よく、本実施例では４０ｃｍ2／Ｖｓを基準とし、それ以上を合格とした。
　（４）Ｓ値
　Ｓ値はＩｄ－Ｖｇ特性より、ドレイン電流を１０倍大きくするのに必要なゲート電圧の最小値であり、低いほど良好な特性であることを示す。具体的には、ここではＳ値はいずれの条件も良好で０．４Ｖ／ｄｅｃａｄｅ以下であった。
　これらの結果を表１に併記する。
Figure JPOXMLDOC01-appb-T000001
　表１より、酸素分圧および成膜パワー密度が同じ場合、ガス圧が低い程、移動度が高くなることが分かった（表１のＮｏ．１－１、４、５、６を参照）。また、上記実験条件下では、ガス圧および成膜パワー密度が同じ場合、酸素分圧が小さい程、移動度も高くなることも分かった（表１のＮｏ．１－１～３を参照）。なお、成膜パワー密度に関しては、移動度に及ぼす影響はあまり見られなかった。
　上記酸化物半導体薄膜の結晶構造を評価するために、断面ＴＥＭ観察、電子線回折像の観察、およびＸ線回折測定を行なった。
　（断面ＴＥＭ観察および電子線回折測定）
　表１のＮｏ．１－１について、薄膜トランジスタ作製後の酸化物半導体薄膜断面をＴＥＭ観察した結果を図４に示す。図４の酸化物半導体薄膜中で光っている円形領域の電子線回折像を図４の右図に示す。図４の右図より、リング状の回折パターンの中に回折点がある。アモルファス構造であれば回折点は顕著に見られないが、酸化物半導体薄膜の結晶構造を有する割合が高くなるほど、回折点が明確になる。上記図４より、本発明の酸化物半導体薄膜は、結晶構造を有することがわかる。
　次に、上記酸化物半導体薄膜の結晶構造は、酸化物半導体薄膜４をゲート絶縁膜３の上に形成した直後から確認され、薄膜トランジスタ作製プロセスによって結晶構造は大きく変わらないことを実証する。
　図５は、薄膜トランジスタ作製プロセスにおいて、Ａ：酸化物半導体薄膜形成後、Ｂ：プレアニール後、Ｃ：コンタクトホール形成後、Ｄ：ポストアニール後のそれぞれのタイミングで酸化物半導体薄膜の断面をＴＥＭ観察した結果を示している。
　図５のＡ～Ｄに示した酸化物半導体薄膜４中で光っている円形領域の電子線回折像を図５のＡ～Ｄの右側に示す。図５のＡ～Ｄに示した右図より、いずれの状態においてもリング状の中で少し強く光っている領域が存在し、薄膜トランジスタ作製プロセスによって結晶構造は大きく変わっていないことがわかる。
　次に、薄膜の構成元素が変化すると結晶構造が観察されなくなることを実証する。
　図６、図７は、上記酸化物半導体薄膜４とは構成元素が異なり、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜で構成される酸化物半導体薄膜を形成した薄膜トランジスタを製造し、酸化物半導体薄膜形成後、およびプレアニール後における酸化物半導体薄膜平面をＴＥＭ観察した結果を示す。Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜の組成は次の通りである。
Ｉｎ：Ｇａ：Ｚｎ＝３３．３：３３．３：３３．３原子％
　詳細には、上記Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜と同じ組成を有するスパッタリングターゲットを用い、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ－２００」
基板温度　　　：室温
ガス圧　　　　：１ｍＴｏｒｒまたは５ｍＴｏｒｒ
キャリアガス　：Ａｒ
酸素分圧　　　：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｚｎ＝３３．３：３３．３：３３．３原子％
　図６は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を、ガス圧１ｍＴｏｒｒで形成した結果を示しており、図６ＡはＩｎ－Ｇａ－Ｚｎ－Ｏ膜形成後、図６Ｂはプレアニール後の結果を示している。図７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を、ガス圧５ｍＴｏｒｒで形成した結果を示しており、図７ＡはＩｎ－Ｇａ－Ｚｎ－Ｏ膜形成後、図７Ｂはプレアニール後の結果を示している。
　図６、図７の酸化物半導体薄膜中で光っている円形領域の電子線回折像を図６、図７の右側に示す。図５は中心に光っている点から外側のリング状に白く光っている中に、スポット（回折点）がみられる一方、図６、７ではスポットがほとんど見られない。すなわち、図５では微結晶を含んでいるが、図６、７では微結晶を含まない。従って、図６、図７の右図より、リング状の中で発光強度に大きな差はなく、アモルファス構造を有していることがわかる。
　（Ｘ線回折測定）
　表１のＮｏ．１－１について、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、下記組成の酸化物半導体薄膜４（Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜、膜厚４０ｎｍ）をスパッタリングにて成膜した。
Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　詳細には、上記酸化物半導体薄膜４と同じ組成を有するスパッタリングターゲットを用い、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ－２００」
基板温度　　　　　：室温
ガス圧　　　　　　：１ｍＴｏｒｒ
酸素分圧　　　　　：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度　　：２．５５Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜を成膜した後、Ｘ線回折測定を行った。Ｘ線回折は株式会社リガク製Ｓｍａｒｔ　Ｌａｂを用い、Ｃｕターゲットを用い、ターゲット出力を４５ｋＶ－２００ｍＡとして、２θスキャン測定を行なった。Ｘ線の入射角度は０．５°、測定角度は１０～１００°とした。Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜を成膜した後にＸ線回折を測定した結果を図８Ａに示す。
　次に、Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜を成膜した後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて３５０℃で１時間行った。プレアニール後、上記と同じ条件でＸ線回折測定を行い、測定結果を図８Ｂに示す。また、参考データとしてガラス基板のＸ線回折を測定した結果を図８Ｃに示す。
　図８から明らかなように、ガラス基板のＸ線回折を測定した図８Ｃによれば、２θ＝２３°近傍にブロードなハローパターンが認められた。これに対し、Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜を成膜した後に測定した図８Ａ、プレアニール後に測定した図８Ｂによれば、ガラス基板由来のハローパターン以外に、３１°および５５°近傍に酸化物半導体薄膜由来のハローパターンが認められたが、結晶に基づくシャープなピークは認められなかった。
　上記Ｘ線回折測定で測定可能な結晶子のサイズは１ｎｍ程度であるため、形成されている結晶粒の大きさは１ｎｍ未満であると考えられる。即ち、膜の大部分はアモルファスで、形成されている結晶粒の大きさは１ｎｍ未満であることが示唆される。
　以上の通り、Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜は一部が結晶化されているが、Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜の大部分はアモルファス構造であることから、本発明の酸化物半導体薄膜はエッチング加工性にも優れ、かつ、極短距離秩序形成による高移動度が両立しているものと推測される。
　実施例２
　第一のＴＦＴに係る本実施例では、下記パターン（ｉ）～（ｉｖ）に示す４種類の形状のＴＦＴを作製し、保護膜（絶縁膜）６の形成後のトランジスタ特性を評価した。実施例２では、保護膜にのみＳｉＮｘを含む膜を用いた。
　本実施例で用いたＴＦＴの形状を明らかにするため、薄膜トランジスタを上から見た図９Ａ～Ｄを示す。図９Ａ～ＤのＡ－Ａ’線に沿った断面図を図１０Ａ～Ｄに示す。図９Ａ～ＤのＢ－Ｂ’線に沿った断面図を図１１Ａ～図１１Ｄに示す。図９中、ＡＣＴは酸化物半導体薄膜４に相当する領域である。
　・パターン（ｉ）：図９Ａ、図１０Ａ、図１１Ａを参照
　上記パターン（ｉ）は前述した図１に対応する。ソース・ドレイン電極５は、酸化物半導体薄膜４の両端部に直接接触せず、酸化物半導体薄膜４の上面の一部と直接接触しており、且つ、エッチストップ層９は、酸化物半導体薄膜４の両端部に接触し、酸化物半導体薄膜４の上面の一部と直接接触している。
　・パターン（ｉｉ）：図９Ｂ、図１０Ｂ、図１１Ｂを参照
　ソース・ドレイン電極５は、酸化物半導体薄膜４の両端部に直接接触せず、酸化物半導体薄膜４の上面の一部と直接接触しており、且つ、エッチストップ層９は、酸化物半導体薄膜４の両端部に接触せず、酸化物半導体薄膜４の上面の一部と直接接触している。
　・パターン（ｉｉｉ）：図９Ｃ、図１０Ｃ、図１１Ｃを参照
　ソース・ドレイン電極５は、図１０Ｃの断面図では酸化物半導体薄膜４のチャネル長方向の両端部と直接接触するが図１１Ｃの断面図では直接接触せず、酸化物半導体薄膜４の上面の一部と直接接触しており、且つ、エッチストップ層９は、酸化物半導体薄膜４の両端部に接触せず、酸化物半導体薄膜４の上面の一部と直接接触している。
　・パターン（ｉｖ）：図９Ｄ、図１０Ｄ、図１１Ｄを参照
　上記パターン（ｉｖ）は前述した図２に対応する。ソース・ドレイン電極５は、酸化物半導体薄膜４の両端部と直接接触し、酸化物半導体薄膜４の上面の一部と直接接触しており、且つ、エッチストップ層９は、酸化物半導体薄膜４の両端部に接触せず、酸化物半導体薄膜４の上面の一部と直接接触している。
　上記パターン（ｉｖ）のＴＦＴは、所望の形状が得られるようにマスクを設計して作製した。以下では、その代表例として、パターン（ｉ）のＴＦＴを形成する方法について説明する。パターンの形状は前述した実施例１と同じであるため、以下では実施例１と異なる点を中心に説明する。
　前述した実施例１と同様にしてガラス基板１にゲート電極２およびゲート絶縁膜３を順次成膜した後、実施例１と同じ組成の酸化物半導体薄膜（Ｉｎ－Ｇａ－Ｓｎ－Ｏ、膜厚４０ｎｍ）を成膜した。スパッタリング条件は、以下の点以外は実施例１と同じである。
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
　比較のため、酸化物半導体薄膜として、特許文献１などに記載のＩｎ－Ｇａ－Ｚｎ－Ｏ（膜厚４０ｎｍ）を成膜した。Ｉｎ－Ｇａ－Ｚｎ－Ｏの組成は以下のとおりである。
Ｉｎ：Ｇａ：Ｚｎ＝３３．３：３３．３：３３．３原子％
　次いで、実施例１と同様にしてエッチストップ層９、ソース・ドレイン電極５、保護膜６、コンタクトホール７を形成した後、ポストアニールとして、表２に示すように、以下の熱処理を行った。参考のため、熱処理を行わなかったものも用意した。
窒素雰囲気、２５０℃、２６０℃、２７０℃で、３０分
　最後に実施例１と同様にして透明導電膜８としてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、パターン（ｉ）の薄膜トランジスタを作製した。
　このようにして得られた各薄膜トランジスタについて、実施例１と同様にしてＳ値、しきい値電圧Ｖｔｈ、および電界効果移動度μＦＥを測定した。
　これらの結果を表２に併記する。
Figure JPOXMLDOC01-appb-T000002
　Ｎｏ．２－１～１５は、酸化物半導体薄膜４として、本発明で規定する組成のＩｎ－Ｇａ－Ｓｎ系酸化物を用いた例である。このうち、本発明で規定する製造条件を施した、パターン（ｉ）の形状を有する本発明例のＮｏ．２－５、および１２はいずれも、移動度が４０ｃｍ2／Ｖｓ以上と、極めて高い移動度を有している。特に保護膜形成後のポストアニール温度がより高い２７０℃で処理したＮｏ．２－１２では、移動度が約６７ｃｍ2／Ｖｓと著しく高くなった。
　これに対し、パターン（ｉｉ）の形状を有する比較例のＮｏ．２－６、９、および１３；パターン（ｉｉｉ）の形状を有する比較例のＮｏ．２－７、１０、および１４は導体化したため、種々の特性を測定できなかった（表２中、「－」と記載）。
　また、本発明で規定する形状を有しない、パターン（ｉｖ）の形状を有する比較例のＮｏ．２－８、１１、および１５では、所望とする高い移動度は得られなかった。
　上記パターン（ｉ）のように本発明の構成によって非常に高い移動度が得られる理由は詳細には不明であるが、例えば以下のように推察される。前述したようにパターン（ｉ）では、酸化物半導体薄膜４の上面は、エッチストップ層９のコンタクトホール７を介してソース・ドレイン電極５と接触する。すなわち、酸化物半導体薄膜４の両端部はソース・ドレイン電極５と直接接触しない。また、コンタクトホール７の部分以外は、酸化物半導体薄膜４の上にエッチストップ層９が配置される。ここでソース・ドレイン電極５の構成材料であるＭｏやＡｌなどは水素透過が生じ難い材料のため、水素透過は、チャネル上のエッチストップ層９（ＳｉＯｘなど）を介して、その上に形成される保護膜６のＳｉＮｘから供給されるか、または、エッチストップ層９から直接供給されることになる。本実施例で用いたエッチストップ層９（ＳｉＯｘ）中の水素量は約５．０原子％であり、保護膜６（ＳｉＮｘ）中の水素量は約３２原子％であることから、保護膜６中の水素が酸化物半導体薄膜４に拡散して、高移動度の発現に寄与している可能性が極めて高い。おそらく、伝導体下の裾準位を水素がパシベートすることによって、酸化物半導体薄膜４中の欠陥が低減し、高移動度に繋がっていると考えられる。
　これに対し、パターン（ｉｉ）およびパターン（ｉｉｉ）のように酸化物半導体薄膜４のチャネル幅方向の両端部が保護膜６と直接接触する場合は、酸化物半導体薄膜４に水素が過剰に供給されるため、逆にキャリア過剰となり、ＴＦＴが導体化しているものと推察される。
　また、パターン（ｉｖ）のように酸化物半導体薄膜４のチャネル領域以外がソース・ドレイン電極５で覆われている場合、水素の供給が制限されるため、移動度が高くならないと考えられる。
　一方、酸化物半導体薄膜４として、従来組成のＩｎ－Ｇａ－Ｚｎ系酸化物を用いたＮｏ．２－１６～３１では、著しく向上した移動度は測定されず、最大でも７．１ｃｍ2／Ｖｓにとどまっていた。すなわち、本発明組成のＩｎ－Ｇａ－Ｓｎ系酸化物を用いたときのようにポストアニールによる移動度向上やＴＦＴの形状制御による移動度向上は観測されなかった。
　実施例３
　第二のＴＦＴに係る本実施例では、実施例１とはエッチストップ層の構成が異なる以外は、上記パターン（ｉ）に示す形状の同じＴＦＴを作製し、トランジスタ特性を評価した。なお、表３～表５では、以下に記載の製造方法のことを製造方法Ａと表しており、Ｎｏ．３－１～８については製造方法Ａで作製している。また、本実施例ではエッチストップ層９としてＳｉＮｘを含む層を用いたときの有用性を強調するため、酸化物半導体トランジスタを保護するための保護膜６を設けていないが、前述した実施例１および２同様に保護膜６を設けてもよい。
　まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（膜厚２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．９６Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａの条件で成膜した。
　次に、下記組成の酸化物半導体薄膜４（Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜、膜厚４０ｎｍ）を、表３に示す種々のスパッタリング条件にて成膜した。
Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　詳細には、上記酸化物半導体薄膜４と同じ組成を有するスパッタリングターゲットを用い、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ－２００」
基板温度　　　：室温
ガス圧　　　　：１ｍＴｏｒｒ
キャリアガス　：Ａｒ
酸素分圧　　　：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　尚、酸化物半導体薄膜の金属元素の各含有量の分析は、ガラス基板上に膜厚４０ｎｍの各酸化物半導体薄膜を上記と同様にしてスパッタリング法で形成した試料を別途用意して行った。該分析は、ＣＩＲＯＳ　ＭａｒｋＩＩ（株式会社リガク製）を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）発光分光法により行った。
　上記のようにして酸化物半導体薄膜４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチング液として、関東化学株式会社製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物半導体薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　上記の通り、酸化物半導体薄膜４をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて３５０℃で１時間行った。
　前記プレアニールの後、表３、図１２、図１３に示すようにエッチストップ層９として、ＳｉＯｘ膜９－１およびＳｉＮｘ膜９－２を前記酸化物半導体薄膜の上に成膜した（図１３Ａ）。上記ＳｉＯｘ膜９－１の成膜は、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。上記ＳｉＮｘ膜９－２の成膜はＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件を、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａとした。上記ＳｉＯｘ膜９－１およびＳｉＮｘ膜９－２の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層９のパターニングを行った（図１３Ｂ）。なお、実施例３－８では、比較のため、ＳｉＯｘ膜のみを前記酸化物半導体薄膜の上に成膜した。
　次に、ソース・ドレイン電極５を形成するため、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記酸化物半導体薄膜４の上方に成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。
　次いで、フォトリソグラフィおよびウェットエッチングにより、ソース・ドレイン電極５のパターニングを行い、トランジスタ特性評価用プロービングのためのコンタクトホール７を形成した（図１３Ｃ）。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなり液温が４０℃の混酸エッチング液を用いた。
　このようにしてソース・ドレイン電極５を形成した後、ポストアニールとして、窒素雰囲気で２６０℃、３０分の熱処理を行った。
　作製したトランジスタの断面図を図１２に示し、製造工程を説明したトランジスタの断面図を図１３に示す。
　作製した薄膜トランジスタは、チャネル長２０μｍ、チャネル幅２００μｍ（Ｎｏ．３－２、３、７、８）、チャネル長１０μｍ、チャネル幅２００μｍ（Ｎｏ．３－４）、チャネル長１０μｍ、チャネル幅１００μｍ（Ｎｏ．３－５）、チャネル長１０μｍ、チャネル幅５０μｍ（Ｎｏ．３－６）であった。
　上記ＴＦＴについて、実施例１および２と同様に上述の各種特性（Ｓ値、しきい値電圧Ｖｔｈ、および電界効果移動度μＦＥ）を調べた。
　これらの結果を表３に併記する。参考のため、実施例１の方法で作製したＴＦＴの構成、物性、及び各種特性をＮｏ．３－１として記載する。
Figure JPOXMLDOC01-appb-T000003
　表３より、エッチストップ層をＳｉＯｘ膜のみで形成した場合はＮｏ．３－８のように、移動度は一般的なＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）膜と同程度の値であった。その一方で、エッチストップ層をＳｉＯｘ膜とＳｉＮｘ膜の積層膜とした場合はＮｏ．３－２～７のように高移動度が得られた。つまり、上層としてＳｉＮｘ膜が設けた場合に、高移動度が得られた。また、エッチストップ層全体の膜厚に対するＳｉＮｘ膜の膜厚の割合が高い方が移動度が高くなった。加えて、チャネル長は長い方が移動度が高くなり、チャネル幅は短い方が移動度が高くなった。
　実施例４
　Ｎｏ．４－２～３については、実施例１とエッチストップ層の構造の異なる第二のＴＦＴを作製し、また、実施例３と異なる以下の製造方法（以下、製造方法Ｂという）でトランジスタを作製し、トランジスタ特性を評価した。
　なお、本実施例ではエッチストップ層９としてＳｉＮｘを含む層を用いたときの有用性を強調するため、便宜上、酸化物半導体トランジスタを保護するための保護膜６を設けていないが、前述した実施例１および２と同様に保護膜６を設けてもよい。
　まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（膜厚２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．９６Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａの条件で成膜した。
　次に、下記組成の酸化物半導体薄膜４（Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜、膜厚４０ｎｍ）を、表４に示す種々のスパッタリング条件にて成膜した。
Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　詳細には、上記酸化物半導体薄膜４と同じ組成を有するスパッタリングターゲットを用い、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ－２００」
基板温度　　　：室温
ガス圧　　　　：１ｍＴｏｒｒ
キャリアガス　：Ａｒ
酸素分圧　　　：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　尚、酸化物半導体薄膜の金属元素の各含有量の分析は、ガラス基板上に膜厚４０ｎｍの各酸化物半導体薄膜を上記と同様にしてスパッタリング法で形成した試料を別途用意して行った。該分析は、ＣＩＲＯＳ　ＭａｒｋＩＩ（株式会社リガク製）を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）発光分光法により行った。
　上記のようにして酸化物半導体薄膜４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチング液として、関東化学株式会社製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物半導体薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　上記の通り、酸化物半導体薄膜４をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて３５０℃で１時間行った。
　前記プレアニールの後、表４、図１２、図１３に示すようにエッチストップ層９として、ＳｉＯｘ膜９－１およびＳｉＮｘ膜９－２を前記酸化物半導体薄膜の上に成膜した（図１３Ａ）。上記ＳｉＯｘ膜９－１の成膜は、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。上記ＳｉＮｘ膜９－２の成膜はＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件を、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａとした。その後、ポストアニールとして、窒素雰囲気で２６０℃、３０分の熱処理を行った。上記ＳｉＯｘ膜９－１およびＳｉＮｘ膜９－２の成膜後、ポストアニールを経て、フォトリソグラフィおよびドライエッチングによりエッチストップ層９（９－１および９－２）のパターニングを行った（図１３Ｂ）。
　次に、ソース・ドレイン電極５を形成するため、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記酸化物半導体薄膜４の上方に成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。
　次いで、フォトリソグラフィおよびウェットエッチングにより、ソース・ドレイン電極５のパターニングを行い、トランジスタ特性評価用プロービングのためのコンタクトホール７を形成した（図１３Ｃ）。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなり液温が４０℃の混酸エッチング液を用いた。
　作製したトランジスタの断面図を図１２に示し、製造工程を説明したトランジスタの断面図を図１３に示す。
　作製した薄膜トランジスタは、チャネル長２０μｍ、チャネル幅２００μｍ（Ｎｏ．４－２）、チャネル長１０μｍ、チャネル幅５０μｍ（Ｎｏ．４－３）であった。
　上記ＴＦＴについて、実施例１～３と同様に上述の各種特性（Ｓ値、しきい値電圧Ｖｔｈ、および電界効果移動度μＦＥ）を調べた。
　これらの結果を表４に併記する。参考のため、実施例１の方法で作製したＴＦＴの構成、物性、及び各種特性をＮｏ．４－１として記載する。
Figure JPOXMLDOC01-appb-T000004
　表４より、エッチストップ層をＳｉＯｘ膜のみで形成した場合は、移動度は一般的なＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）膜と同程度の値であった。その一方で、エッチストップ層をＳｉＯｘ膜とＳｉＮｘ膜の積層膜とした場合は、上層としてＳｉＮｘ膜が設けられたため、高移動度が得られた。また、表３及び表４より、ポストアニールは、エッチストップ層９の形成後であれば、ソース・ドレイン電極５の形成前に行ってもよく、ソース・ドレイン電極５の形成後に行ってもよいことがわかった。
　実施例５
　実施例５では、実施例３において、上記パターン（ｉ）に示す形状に代えて上記パターン（ｉｖ）に示す形状ＴＦＴを作製した以外は、実施例３とほぼ同様にトランジスタを作製し、トランジスタ特性を評価した。
　まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（膜厚２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：１．２７Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａの条件で成膜した。
　次に、下記組成の酸化物半導体薄膜４（Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜、膜厚４０ｎｍ）を、表５に示すスパッタリング条件にて成膜した。
Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　詳細には、上記酸化物半導体薄膜４と同じ組成を有するスパッタリングターゲットを用い、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ－２００」
基板温度　　　：室温
ガス圧　　　　：１ｍＴｏｒｒ
キャリアガス　：Ａｒ
酸素分圧　　　：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
使用スパッタリングターゲット：Ｉｎ：Ｇａ：Ｓｎ＝４２．７：２６．７：３０．６原子％
　尚、酸化物半導体薄膜の金属元素の各含有量の分析は、ガラス基板上に膜厚４０ｎｍの各酸化物半導体薄膜を上記と同様にしてスパッタリング法で形成した試料を別途用意して行った。該分析は、ＣＩＲＯＳ　ＭａｒｋＩＩ（株式会社リガク製）を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）発光分光法により行った。
　上記のようにして酸化物半導体薄膜４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチング液として、関東化学株式会社製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物半導体薄膜について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　上記の通り、酸化物半導体薄膜４をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて３５０℃で１時間行った。
　前記プレアニールの後、表５、図１４、図１５に示すようにエッチストップ層９として、ＳｉＯｘ膜９－１およびＳｉＮｘ膜９－２を前記酸化物半導体薄膜の上に成膜した（図１５Ａ）。上記ＳｉＯｘ膜９－１の成膜は、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。上記ＳｉＮｘ膜９－２の成膜はＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件を、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａとした。上記ＳｉＯｘ膜９－１およびＳｉＮｘ膜９－２の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層９のパターニングを行った（図１５Ｂ）。
　次に、ソース・ドレイン電極５を形成するため、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記酸化物半導体薄膜４の上方に成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。
　次いで、フォトリソグラフィおよびウェットエッチングにより、ソース・ドレイン電極５のパターニングを行い、トランジスタ特性評価用プロービングのためのコンタクトホール７を形成した（図１５Ｃ）。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなり液温が４０℃の混酸エッチング液を用いた。
　このようにしてソース・ドレイン電極５を形成した後、ポストアニールとして、窒素雰囲気で２６０℃、３０分の熱処理を行った。
　作製したトランジスタの断面図を図１４に示し、製造工程を説明したトランジスタの断面図を図１５に示す。
　作製した薄膜トランジスタは、チャネル長１０μｍ、チャネル幅２００μｍ、１００μｍ、２５μｍ（Ｎｏ．５－１～３）、チャネル長２５μｍ、チャネル幅２００μｍ、１００μｍ、２５μｍ（Ｎｏ．５－４～６）であった。
　上記ＴＦＴについて、実施例１～４と同様に上述のＴＦＴ特性（Ｓ値、しきい値電圧Ｖｔｈ、および電界効果移動度μＦＥ）を調べた。
　これらの結果を表５に併記する。
Figure JPOXMLDOC01-appb-T000005
　上述のとおり、エッチストップ層をＳｉＯｘ膜のみとした場合の移動度は低いが、表５より、エッチストップ層をＳｉＯｘ膜とＳｉＮｘ膜の積層膜とし、かつ、エッチストップ層を酸化物半導体薄膜のチャネル部分のみに配置した場合であっても、約４０ｃｍ2／Ｖｓ以上の高い移動度が発現された。また、エッチストップ層をＳｉＯｘ膜とＳｉＮｘ膜の積層膜とし、かつ、エッチストップ層を酸化物半導体薄膜のチャネル部分のみに配置した場合、チャネル幅にかかわらず移動度は高くなることがわかった。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　酸化物半導体薄膜
　５　ソース・ドレイン電極
　６　保護膜
　７　コンタクトホール
　８　透明導電膜
　９　エッチストップ層
　９－１　ＳｉＯｘ膜
　９－２　ＳｉＮｘ膜

Claims (4)

  1. 　基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、ソース・ドレイン電極、および保護膜をこの順序で有する薄膜トランジスタであって、
    　前記酸化物半導体薄膜は、金属元素としてＩｎ、ＧａおよびＳｎと；Ｏと；で構成される酸化物からなり、アモルファス構造を有し、かつ、前記Ｉｎ、ＧａおよびＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満たし、
    　前記エッチストップ層及び前記保護膜の両方または一方がＳｉＮｘを含む
    　ことを特徴とする薄膜トランジスタ。
    ０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０　・・・（１）
    ０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０　・・・（２）
    ０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５　・・・（３）
  2. 　前記酸化物半導体薄膜の少なくとも一部が結晶化されている請求項１に記載の薄膜トランジスタ。
  3. 　前記保護膜がＳｉＮｘを含み、かつ、前記酸化物半導体薄膜のチャネル長方向およびチャネル幅方向の両端部は前記エッチストップ層と接する請求項１に記載の薄膜トランジスタ。
  4. 　前記保護膜がＳｉＮｘを含み、かつ、前記酸化物半導体薄膜のチャネル長方向およびチャネル幅方向の両端部は前記エッチストップ層と接する請求項２に記載の薄膜トランジスタ。
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