[go: up one dir, main page]

WO2024029150A1 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

Info

Publication number
WO2024029150A1
WO2024029150A1 PCT/JP2023/017200 JP2023017200W WO2024029150A1 WO 2024029150 A1 WO2024029150 A1 WO 2024029150A1 JP 2023017200 W JP2023017200 W JP 2023017200W WO 2024029150 A1 WO2024029150 A1 WO 2024029150A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
internal electrode
main surface
lead
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/017200
Other languages
English (en)
French (fr)
Inventor
和博 西林
友希 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2024538827A priority Critical patent/JP7751261B2/ja
Priority to CN202380047069.7A priority patent/CN119365950A/zh
Publication of WO2024029150A1 publication Critical patent/WO2024029150A1/ja
Priority to US18/979,772 priority patent/US20250118497A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • multilayer ceramic capacitors are known as multilayer ceramic electronic components.
  • a multilayer ceramic capacitor includes a laminate in which a plurality of dielectric layers and internal electrode layers are alternately stacked, and external electrodes provided on both end faces of the laminate.
  • Patent Document 1 discloses a multilayer ceramic capacitor having the above-described structure and including a base electrode layer in which an external electrode is formed by baking (see Patent Document 1).
  • a general method for increasing the capacity of a multilayer ceramic capacitor is to increase the number of stacked internal electrode layers by making the dielectric layers and internal electrode layers thinner.
  • the internal electrode layer aggregates in the length direction and width direction and expands in the height direction (laminated direction) due to the heat generated during firing of the laminate.
  • a beading phenomenon occurs in which the thickness increases, the tensile stress in the height direction increases at the end face portion and the outer layer, which are structural singularities in the inner layer, and peeling occurs between the internal electrode layers. It may become easier.
  • the present invention has been made in view of such problems, and provides a multilayer ceramic capacitor that can suppress the occurrence of peeling between internal electrode layers at the ends of a multilayer body even if the dielectric layers etc. become thinner.
  • the purpose is to
  • a multilayer ceramic capacitor according to the present invention has a plurality of stacked dielectric layers and a plurality of internal electrode layers stacked on the dielectric layers, and has a first main surface and a second main surface facing each other in the stacking direction. a main surface, a first end surface and a second end surface facing each other in the length direction perpendicular to the stacking direction, and a first side surface and a second side surface facing each other in the width direction perpendicular to the stacking direction and the length direction.
  • a multilayer ceramic capacitor, the multilayer ceramic capacitor comprising: a multilayer ceramic capacitor having a plurality of internal electrodes; a first external electrode disposed on a first end surface; and a second external electrode disposed on a second end surface.
  • the electrode layer has a plurality of first internal electrode layers and a plurality of second internal electrode layers arranged alternately on different dielectric layers, and the plurality of first internal electrode layers have a plurality of second internal electrode layers. It has a plurality of first counter electrode parts facing the internal electrode layer, and a plurality of first lead-out parts extending from each of the plurality of first counter electrode parts and drawn out to the first end surface,
  • the second internal electrode layer includes a plurality of second counter electrode parts facing the first internal electrode layer, and a plurality of second counter electrode parts extending from each of the plurality of second counter electrode parts and drawn out to the first side surface.
  • the first lead-out part has a laminated structure between the first lead-out parts located on different dielectric layers on at least the first main surface side or at least on the second main surface side.
  • the first connecting portion is connected across at least two or more first drawer portions in the direction, and the second drawer portion is connected to at least the first main surface side or at least the second main surface side.
  • a multilayer ceramic capacitor having a second connection part connected to span at least two or more second lead-out parts in the stacking direction between the second lead-out parts located on different dielectric layers of the multilayer ceramic capacitor. .
  • the first lead-out portion of the first internal electrode layer is made of a different dielectric material located on at least one of the first main surface side and the second main surface 12b side. between the first lead-out parts disposed on the layer, a first connection part arranged so as to be connected to span at least two or more first lead-out parts in the stacking direction, and a second internal electrode;
  • the second lead-out portion of the layer is arranged on a different dielectric layer located on at least one of the first main surface side and the second main surface side in the stacking direction. It has a second connection part that is connected and arranged to span at least two or more second drawer parts.
  • the present invention it is possible to provide a multilayer ceramic capacitor that can suppress the occurrence of peeling between internal electrode layers at the ends of the multilayer body even if the dielectric layers and the like are made thinner.
  • FIG. 1 is an external perspective view showing an example of a two-terminal multilayer ceramic capacitor according to a first embodiment of the present invention.
  • FIG. 1 is a front view showing an example of a two-terminal multilayer ceramic capacitor according to a first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along line III-III in FIG. 1; 2 is a sectional view taken along line IV-IV in FIG. 1.
  • FIG. 4 is a sectional view taken along line VV in FIG. 3.
  • FIG. FIG. 4 is an enlarged view showing the configuration of the connection portion of the two-terminal multilayer ceramic capacitor according to the first embodiment of the present invention in region R1 of FIG. 3.
  • FIG. 7 is an external perspective view showing an example of a three-terminal multilayer ceramic capacitor according to a second embodiment of the present invention.
  • FIG. 7 is a top view showing an example of a three-terminal multilayer ceramic capacitor according to a second embodiment of the present invention.
  • FIG. 7 is a front view showing an example of a three-terminal multilayer ceramic capacitor according to a second embodiment of the present invention.
  • 8 is a sectional view taken along line XX in FIG. 7.
  • FIG. 8 is a sectional view taken along line XI-XI in FIG. 7.
  • FIG. 12 is a sectional view taken along line XI-XI in FIG. 11.
  • FIG. 12 is a sectional view taken along line XII-XII in FIG. 11.
  • FIG. 11 is an external perspective view showing an example of a three-terminal multilayer ceramic capacitor according to a second embodiment of the present invention.
  • FIG. 7 is a top view showing an example of a three-terminal multilayer ceramic
  • First Embodiment 1 Two-Terminal Multilayer Ceramic Capacitor
  • a two-terminal multilayer ceramic capacitor 10 will be described with reference to FIGS. 1 to 5. .
  • FIG. 1 is an external perspective view showing an example of a two-terminal multilayer ceramic capacitor according to a first embodiment of the present invention.
  • FIG. 2 is a front view showing an example of a two-terminal multilayer ceramic capacitor according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along line III--III in FIG.
  • FIG. 4 is a sectional view taken along line IV-IV in FIG. 1.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is an enlarged view showing the configuration of the connection portion of the two-terminal multilayer ceramic capacitor according to the first embodiment of the present invention in region R1 of FIG.
  • the two-terminal multilayer ceramic capacitor 10 includes a laminate 12 and an external electrode 30 disposed on the surface of the laminate 12.
  • the two-terminal multilayer ceramic capacitor 10 includes a rectangular parallelepiped-shaped laminate 12 and external electrodes 30 arranged at both ends of the laminate 12.
  • the laminate 12 includes a plurality of stacked dielectric layers 14 and a plurality of internal electrode layers 16 stacked on the dielectric layers 14. Further, the laminate 12 has a first main surface 12a and a second main surface 12b facing the stacking direction x, and a first side surface 12c and a second side surface facing the width direction y perpendicular to the stacking direction x. 12d, and a first end surface 12e and a second end surface 12f that face each other in the length direction z perpendicular to the stacking direction x and the width direction y.
  • This laminate 12 has rounded corners and ridgelines. Note that a corner is a portion where three adjacent surfaces of the laminate intersect, and a ridgeline is a portion where two adjacent surfaces of the laminate intersect.
  • first main surface 12a and the second main surface 12b the first side surface 12c and the second side surface 12d, and the first end surface 12e and the second end surface 12f. may have been done.
  • the dielectric layer 14 and the internal electrode layer 16 are stacked in the height direction.
  • the laminate 12 has an inner layer portion 18 composed of one or more dielectric layers 14 and a plurality of internal electrode layers 16 disposed thereon.
  • the internal electrode layer 16 has a first internal electrode layer 16a drawn out to the first end surface 12e and a second internal electrode layer 16b drawn out to the second end surface 12f.
  • the first internal electrode layer 16a and the second internal electrode layer 16b face each other with the dielectric layer 14 in between.
  • the laminate 12 is located on the first main surface 12a side, and is located between the first main surface 12a and the outermost surface of the inner layer portion 18 on the first main surface 12a side and a straight line on the outermost surface. It has a first main surface side outer layer portion 20a formed from a plurality of dielectric layers 14. Similarly, the laminate 12 is located on the second main surface 12b side, and between the second main surface 12b and the outermost surface of the inner layer portion 18 on the second main surface 12b side and a straight line on the outermost surface. It has a second main surface side outer layer portion 20b formed from a plurality of dielectric layers 14 located at .
  • the laminate 12 is located on the first side surface 12c side and is formed from a plurality of dielectric layers 14 located between the first side surface 12c and the outermost surface of the inner layer portion 18 on the first side surface 12c side. It has a first side outer layer portion 22a.
  • the laminate 12 is formed of a plurality of dielectric layers 14 located on the second side surface 12d side and located between the second side surface 12d and the outermost surface of the inner layer section 18 on the second side surface 12d side. It has a second side outer layer portion 22b formed therein. Note that the first side-side outer layer portion 22a and the second side-side outer layer portion 22b are also referred to as a W gap or a side gap.
  • the laminate 12 is located on the first end surface 12e side and is formed from a plurality of dielectric layers 14 located between the first end surface 12e and the outermost surface of the inner layer portion 18 on the first end surface 12e side. It has a first end surface side outer layer portion 24a. Similarly, the laminate 12 is formed of a plurality of dielectric layers 14 located on the second end surface 12f side and between the second end surface 12f and the outermost surface of the inner layer portion 18 on the second end surface 12f side. A second end surface side outer layer portion 24b is formed. The first end surface side outer layer portion 24a and the second end surface side outer layer portion 24b are also referred to as an L gap or an end gap.
  • the first main surface side outer layer portion 20a is located on the first main surface 12a side of the laminate 12, and is between the first main surface 12a and the internal electrode layer 16 closest to the first main surface 12a. It is an aggregate of a plurality of dielectric layers 14 located in one place.
  • the dielectric layer 14 used in the first main surface side outer layer portion 20a may be the same as the dielectric layer 14 used in the inner layer portion 18.
  • the second main surface side outer layer portion 20b is located on the second main surface 12b side of the laminate 12, and is between the second main surface 12b and the internal electrode layer 16 closest to the second main surface 12b. It is an aggregate of a plurality of dielectric layers 14 located in one place.
  • the dielectric layer 14 can be formed of a dielectric material, such as a ceramic material.
  • a dielectric material for example, a dielectric ceramic containing components such as BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 can be used.
  • a sub-container with a smaller content than the main component such as a Mn compound, Fe compound, Cr compound, Co compound, Ni compound, etc. You may use the one with added components.
  • the dimensions of the laminate 12 are not particularly limited.
  • the dielectric layer 14 can be formed of a dielectric material, such as a ceramic material.
  • a dielectric material for example, a dielectric ceramic containing components such as BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 can be used.
  • a sub-container with a smaller content than the main component such as a Mn compound, Fe compound, Cr compound, Co compound, Ni compound, etc. You may use the one with added components.
  • the thickness of the dielectric layer 14 in the laminate 12 after firing is preferably about 0.5 ⁇ m or more and 10.0 ⁇ m or less.
  • the number of dielectric layers 14 to be laminated is preferably 15 or more and 700 or less. However, the number of dielectric layers 14 is equal to the number of dielectric layers 14 constituting the inner layer section 18 and the number of dielectric layers of the first main surface side outer layer section 20a and the second main surface side outer layer section 20b. This is the total number.
  • the laminate 12 has a plurality of first internal electrode layers 16a and a plurality of second internal electrode layers 16b as the plurality of internal electrode layers 16.
  • the plurality of first internal electrode layers 16a and the plurality of second internal electrode layers 16b are substantially parallel to the first main surface 12a and the second main surface 12b, and are arranged along the stacking direction x of the stacked body 12. They are buried so as to be alternately arranged with the dielectric layer 14 in between.
  • the first internal electrode layer 16a is arranged on the plurality of dielectric layers 14 and located inside the stacked body 12.
  • the first internal electrode layer 16a is located at one end side of the first internal electrode layer 16a, and has a first opposing electrode section 26a facing the second internal electrode layer 16b.
  • the first lead-out portion 28a extends to the first end surface 12e of the laminate 12. Therefore, the ends of the plurality of first lead-out portions 28a are drawn out to the surface of the first end face 12e and exposed from the laminate 12.
  • the shape of the first opposing electrode portion 26a of the first internal electrode layer 16a is not particularly limited, but is preferably rectangular in plan view.
  • the corner portions may be rounded in plan view, or the corner portions may be formed obliquely in plan view (tapered shape). Alternatively, it may have a tapered shape in plan view with an inclination toward either direction.
  • the shape of the first lead-out portion 28a of the first internal electrode layer 16a is not particularly limited, but is preferably rectangular in plan view.
  • the corner portions may be rounded in plan view, or the corner portions may be formed obliquely in plan view (tapered shape). Alternatively, it may have a tapered shape in plan view with an inclination toward either direction.
  • the width of the first counter electrode part 26a of the first internal electrode layer 16a and the width of the first lead-out part 28a of the first internal electrode layer 16a may be formed to have the same width, or either one may be formed to have a narrow width.
  • the second internal electrode layer 16b is arranged on the plurality of dielectric layers 14 and located inside the stacked body 12.
  • the second internal electrode layer 16b is located at one end side of the second internal electrode layer 16b, and has a second opposing electrode section 26b facing the first internal electrode layer 16a. It has a second lead-out portion 28b extending to the second end surface 12f of the laminate 12. Therefore, the ends of the plurality of second lead-out portions 28b are drawn out to the surface of the second end face 12f and exposed from the laminate 12.
  • the shape of the second opposing electrode portion 26b of the second internal electrode layer 16b is not particularly limited, but is preferably rectangular in plan view.
  • the corner portions may be rounded in plan view, or the corner portions may be formed obliquely in plan view (tapered shape). Alternatively, it may have a tapered shape in plan view with an inclination toward either direction.
  • the shape of the second lead-out portion 28b of the second internal electrode layer 16b is not particularly limited, but is preferably rectangular in plan view.
  • the corner portions may be rounded in plan view, or the corner portions may be formed obliquely in plan view (tapered shape). Alternatively, it may have a tapered shape in plan view with an inclination toward either direction.
  • the width of the second opposing electrode part 26b of the second internal electrode layer 16b and the width of the second lead-out part 28b of the second internal electrode layer 16b may be formed to have the same width, or either may be formed to have a narrow width.
  • FIG. 6 the configuration of the connection portion of the two-terminal multilayer ceramic capacitor according to the first embodiment of the present invention in region R1 of FIG. 3 is shown.
  • the first lead-out portions 28a are arranged on different dielectric layers 14 located on at least one of the first main surface 12a side and the second main surface 12b side. It has a first connection part 29a that is connected and arranged so as to span at least two or more first drawer parts 28a in the stacking direction.
  • the second lead-out portion 28b is located between the second lead-out portions 28b disposed on different dielectric layers 14 located on at least one of the first main surface 12a side and the second main surface 12b side. It has a second connection part 29b that is connected and arranged so as to span at least two or more second drawer parts 28b in the stacking direction.
  • the first connecting portion 29a is preferably located closer to the first end surface 12e than 1/2 of the dimension in the length direction z of the first end surface side outer layer portion 24a.
  • the second connecting portion 29b is preferably located closer to the second end surface 12f than 1/2 of the dimension in the length direction z of the second end surface side outer layer portion 24b.
  • first connection parts 29a exist. It is preferable that a plurality of second connection parts 29b exist.
  • stress concentration is most likely to occur due to the beading phenomenon in which the internal electrode layers 16 aggregate in the lateral direction and expand in the height direction to increase the thickness due to the heat generated during firing of the laminate 12. , the adhesion strength between the internal electrode layers 16 can be directly improved.
  • the first connecting portion 29a is located on the first main surface 12a side of the inner layer portion 18 excluding the center portion in the stacking direction, and on the second main surface 12b side excluding the center portion of the inner layer portion 18 in the stacking direction. It is preferable to do so.
  • the second connecting portion 29b is located on the first main surface 12a side of the inner layer section 18 excluding the center part in the stacking direction x, and on the second main surface 12b side of the inner layer section 18 excluding the center part in the stacking direction x. Preferably located.
  • the multilayer body 12 of the two-terminal multilayer ceramic capacitor 10 may be cracked or chipped. It is also possible to suppress the occurrence of cracks and the like.
  • the dimension t 2 in the stacking direction of the central part of the inner layer section 18 in the stacking direction x which is the region where the first connection section 29a is not arranged, is 25% of the dimension t 1 of the inner layer section 18 in the stacking direction. It is preferable that it is 75% or less. Further, the dimension t 2 in the stacking direction of the central part of the inner layer 18 in the stacking direction, which is the region where the second connecting portion 29b is not arranged, is 75% or more of the dimension t 1 of the inner layer 18 in the stacking direction. % or less.
  • the dimension t 2 in the stacking direction of the central part in the stacking direction of the inner layer section 18 in the region where the first connecting section 29a and the second connecting section 29b are not arranged is the dimension t in the stacking direction of the inner layer section 18. If it is smaller than 25% of 1 , cracks, chips, cracks, etc. will occur in the laminate 12 of the 2-terminal multilayer ceramic capacitor 10 when an external impact is applied to the 2-terminal multilayer ceramic capacitor 10. There are concerns that this will happen. Further, the dimension t 2 in the stacking direction of the central part of the inner layer section 18 in the stacking direction in the region where the first connecting section 29a and the second connecting section 29b are not arranged is the dimension t 1 of the inner layer section 18 in the stacking direction. If it becomes larger than 75% of Adhesion strength between the internal electrode layers 16 between the first lead-out portions 28a located on the dielectric layer 14 and between the second lead-out portions 28b located on different dielectric layers 14 may not be ensured sufficiently.
  • the dimension in the length direction z connecting the first end surface 12e and the second end surface 12f of the first connecting portion 29a is 3% with respect to the thickness of the first lead-out portion 28a of the first internal electrode layer 16a. It is preferable that it is 97% or less.
  • the dimension in the length direction z connecting the first end surface 12e and the second end surface 12f of the second connecting portion 29b is 3% of the thickness of the second lead-out portion 28b of the second internal electrode layer 16b. It is preferable that it is 97% or less.
  • the first connecting portion 29a and the second connecting portion 29b are arranged in the width direction y within a region where the first internal electrode layer 16a and the second internal electrode layer 16b of the two-terminal multilayer ceramic capacitor 10 are arranged. , they may be arranged continuously as shown in FIG. 5, or discontinuously, although not shown.
  • first connection portion 29a and the second connection portion 29b are concentrated in the center of the two-terminal multilayer ceramic capacitor 10 in the width direction y. Thereby, it becomes possible to further ensure the adhesion strength between the internal electrode layers 16 at the center of the two-terminal multilayer ceramic capacitor 10 in the width direction y.
  • the method for checking the first connection part 29a and the second connection part 29b is performed by the method described below. That is, the two-terminal multilayer ceramic capacitor 10 is polished to a position of 1/2W of the dimension in the width direction y of the two-terminal multilayer ceramic capacitor 10 so that it is parallel to the first side surface 12c or the second side surface 12d. to expose the LT cross section. Thereafter, the exposed LT cross section is observed, and the first connection portion 29a and the second connection portion 29b are confirmed using an electron microscope.
  • the dimension in the length direction z connecting the first end surface 12e and the second end surface 12f of the first connecting portion 29a and the second connecting portion 29b is measured by the method described below. That is, to measure the dimensions of the first connecting portion 29a and the second connecting portion 29b in the length direction z, first, the two-terminal multilayer ceramic capacitor 10 is placed parallel to the first side surface 12c or the second side surface 12d. Polishing is performed to a position of 1/2W of the dimension in the width direction y of the two-terminal multilayer ceramic capacitor 10 so that the LT cross section is exposed.
  • the exposed LT cross section was observed, and the first connection part 29a and the second connection part 29b were observed using an electron microscope, and the lengths of the first connection part 29a and the second connection part 29b were measured.
  • the first connection portion 29a exists in the tenth layer from the first main surface 12a toward the second main surface 12b.
  • the first internal electrode layer 16a and the second internal electrode layer 16b are made of, for example, a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals such as an Ag-Pd alloy. It can be constructed from any suitable conductive material.
  • each of the first internal electrode layer 16a and the second internal electrode layer 16b is not particularly limited, but is preferably about 0.4 ⁇ m or more and 0.8 ⁇ m or less, for example.
  • the number of each of the first internal electrode layer 16a and the second internal electrode layer 16b is not particularly limited, but is preferably 2 or more and 1000 or less in total.
  • the first internal electrode layer 16a and the second internal electrode layer 16b are made of, for example, a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals such as an Ag-Pd alloy. It can be constructed from any suitable conductive material.
  • external electrodes 30 are provided on the first side surface 12c, the second side surface 12d, the first end surface 12e side, and the second end surface 12f side of the laminate 12. will be provided.
  • the external electrode 30 has a first external electrode 30a and a second external electrode 30b.
  • the first external electrode 30a is connected to the first internal electrode layer 16a and is disposed on at least the surface of the first end surface 12e. Further, the first external electrode 30a extends from the first end surface 12e of the laminate 12 and covers a portion of the first main surface 12a, a portion of the second main surface 12b, and the first side surface 12c. It is also arranged in a part and a part of the second side surface 12d. In this case, the first external electrode 30a is electrically connected to the first lead-out portion 28a of the first internal electrode layer 16a.
  • the second external electrode 30b is connected to the second internal electrode layer 16b and is disposed on at least the surface of the second end surface 12f. Further, the second external electrode 30b extends from the second end surface 12f to cover a portion of the first main surface 12a, a portion of the second main surface 12b, a portion of the first side surface 12c, and a portion of the second main surface 12b. It is also arranged on a part of the side surface 12d of 2. In this case, the second external electrode 30b is electrically connected to the second lead-out portion 28b of the second internal electrode layer 16b.
  • the first opposing electrode portion 26a of the first internal electrode layer 16a and the second opposing electrode portion 26b of the second internal electrode layer 16b are opposed to each other with the dielectric layer 14 in between. Therefore, a capacitance is formed. Therefore, capacitance cannot be obtained between the first external electrode 30a to which the first internal electrode layer 16a is connected and the second external electrode 30b to which the second internal electrode layer 16b is connected. , the characteristics of the capacitor are expressed.
  • the external electrode 30 includes a base electrode layer 32 containing a metal component and a glass component, and a plating layer 34 formed on the surface of the base electrode layer 32.
  • the first external electrode 30a has a first base electrode layer 32a disposed on the surface of the first end surface 12e, and a first plating layer 34a disposed on the surface of the first base electrode layer 32a. It is preferable to have.
  • the second external electrode 30b has a second base electrode layer 32b disposed on the surface of the second end face 12f, and a second plating layer 34b disposed on the surface of the second base electrode layer 32b. It is preferable to have.
  • the base electrode layer 32 has a first base electrode layer 32a and a second base electrode layer 32b.
  • the first base electrode layer 32a is arranged on the surface of the first end surface 12e of the laminate 12, and extends from the first end surface 12e to form the first main surface 12a, the second main surface 12b, and the first main surface 12a. It is formed to cover a portion of each of the side surface 12c and the second side surface 12d.
  • the second base electrode layer 32b is disposed on the surface of the second end surface 12f of the laminate 12, and extends from the second end surface 12f to the first main surface 12a, the second main surface 12b, and the first main surface 12a. It is formed to cover a portion of each of the side surface 12c and the second side surface 12d.
  • first base electrode layer 32a may be disposed only on the surface of the first end face 12e of the laminate 12, and the second base electrode layer 32b may be disposed on the surface of the second end face 12f of the laminate 12. It may be arranged only on the surface.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, and the like.
  • a baked layer a baked layer
  • a conductive resin layer a thin film layer
  • each structure when the base electrode layer 32 is made of the above-mentioned baked layer, conductive resin layer, or thin film layer will be explained.
  • the baking layer contains a glass component and a metal component.
  • the glass component of the baking layer contains at least one selected from B, Si, Ba, Mg, Al, Li, and the like.
  • the metal component of the baking layer includes, for example, at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the baked layer is obtained by applying a conductive paste containing a glass component and a metal component to the laminate 12 and baking it.
  • the baked layer may be one obtained by simultaneously firing a multilayer chip having the internal electrode layer 16 and the dielectric layer 14 and a conductive paste applied to the multilayer chip, and baking the multilayer chip having the internal electrode layer 16 and the dielectric layer 14.
  • a laminate may be obtained by baking a conductive paste onto the laminate.
  • the baking layer is baked with a dielectric material added instead of a glass component. It is preferable to form it by
  • the baking layer may have multiple layers.
  • the thickness of the first base electrode layer 32a located on the first end surface 12e at the center in the stacking direction x is, for example, about 3 ⁇ m or more and 100 ⁇ m or less. is preferred.
  • the thickness of the second base electrode layer 32b located on the second end face 12f at the center in the stacking direction x is, for example, approximately 3 ⁇ m or more and 100 ⁇ m or less. It is preferable that there be.
  • the first main surface 32 located on the first main surface 12a and the second main surface 12b is The thickness in the direction connecting the first main surface 12a and the second main surface 12b at the central part of the base electrode layer 32a in the length direction z is preferably about 3 ⁇ m or more and 70 ⁇ m or less, for example.
  • the thickness in the direction connecting the first main surface 12a and the second main surface 12b at the center in the length direction z of the second base electrode layer 32b located on the surface 12a and the second main surface 12b is, for example, , preferably about 3 ⁇ m or more and 70 ⁇ m or less.
  • the first base electrode layer 32a located on the first side surface 12c and the second side surface 12d is, for example, about 10 ⁇ m or more and 100 ⁇ m or less, and the thickness of the first side surface 12c and the second side surface
  • the thickness in the direction connecting the first side surface 12c and the second side surface 12d at the center in the length direction z of the second base electrode layer 32b located on the second base electrode layer 12d may be, for example, approximately 10 ⁇ m or more and 100 ⁇ m or less. preferable.
  • the conductive resin layer may be placed on the baked layer so as to cover the baked layer, or may be placed directly on the laminate 12. However, the conductive resin layer may be disposed only on the base electrode layer 32 located on both end surfaces 12e and 12f.
  • the conductive resin layer contains metal and thermosetting resin. The conductive resin layer may completely cover the base electrode layer, or may cover a portion of the base electrode layer.
  • the conductive resin layer contains a thermosetting resin, it is more flexible than a conductive layer made of, for example, a plating film or a fired product of conductive paste. Therefore, even if the two-terminal multilayer ceramic capacitor 10 is subjected to physical shock or shock due to thermal cycles, the conductive resin layer functions as a buffer layer, and the two-terminal multilayer ceramic capacitor 10 can prevent cracks.
  • the metal contained in the conductive resin layer Ag, Cu, Ni, Sn, Bi, or an alloy containing them can be used.
  • metal powder whose surface is coated with Ag can also be used.
  • metal powder whose surface is coated with Ag it is preferable to use Cu, Ni, Sn, Bi, or alloy powder thereof as the metal powder.
  • Cu and Ni subjected to oxidation prevention treatment can also be used. The reason why conductive metal powder of Ag is used as the conductive metal is that it is possible to make the base metal inexpensive while maintaining the above-mentioned characteristics of Ag.
  • the metal contained in the conductive resin layer is preferably contained in an amount of 35 vol% or more and 75 vol% or less based on the volume of the entire conductive resin.
  • the average particle size of the metal contained in the conductive resin layer is not particularly limited.
  • the average particle size of the conductive filler may be, for example, about 0.3 ⁇ m or more and 10 ⁇ m or less.
  • the metal contained in the conductive resin layer is mainly responsible for the conductivity of the conductive resin layer. Specifically, when the conductive fillers come into contact with each other, a current-carrying path is formed inside the conductive resin layer.
  • the metal contained in the conductive resin layer can be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin, and polyimide resin can be used.
  • epoxy resin is one of the most suitable resins because of its excellent heat resistance, moisture resistance, and adhesion.
  • the conductive resin layer contains a curing agent together with the thermosetting resin.
  • a curing agent such as phenol, amine, acid anhydride, imidazole, active ester, and amide-imide compounds can be used as the curing agent for the epoxy resin. can do.
  • the conductive resin layer may have multiple layers.
  • the thickness of the conductive resin layer located at the center in the stacking direction x of the laminate 12 on the first end surface 12e and the second end surface 12f is preferably, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the thin film layer is formed by a thin film forming method such as a sputtering method or a vapor deposition method, and is a layer with a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • the plating layer 34 has a first plating layer 34a and a second plating layer 34b.
  • the first plating layer 34a is arranged to cover the surface of the first base electrode layer 32a.
  • the second plating layer 34b is arranged to cover the surface of the second base electrode layer 32b.
  • the plating layer 34 may contain at least one metal selected from, for example, Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the plating layer 34 may be formed as a single layer or as a plurality of layers. When formed as a plurality of layers, for example, a two-layer structure of Ni plating and Sn plating is preferable.
  • a plating layer made of Ni plating as the layer that is in direct contact with the base electrode layer, especially when the base electrode layer is a conductive resin layer, when mounting a multilayer ceramic capacitor, the solder used for mounting may It is possible to prevent the electrode layer from being eroded.
  • the plating layer made of Sn plating as the upper layer of the plating layer made of Ni plating, the wettability of the solder used for mounting is improved when the two-terminal multilayer ceramic capacitor 10 is mounted on a mounting board. Can be easily implemented.
  • each plating layer 34 is preferably 1.0 ⁇ m or more and 15.0 ⁇ m or less.
  • the external electrode 30 may be formed only by the plating layer without providing the base electrode layer 32. Although not shown in the drawings, a structure in which a plating layer is provided without providing the base electrode layer 32 will be described below.
  • a plating layer may be formed directly on the surface of the laminate 12 without providing a base electrode layer. That is, the two-terminal multilayer ceramic capacitor 10 may have a structure including a plating layer electrically connected to the first internal electrode layer 16a or the second internal electrode layer 16b. In such a case, the plating layer may be formed after disposing a catalyst on the surface of the laminate 12 as a pretreatment.
  • the reduced thickness of the base electrode layer can be used to reduce the height, that is, to make it thinner, or to the thickness of the laminate, that is, the thickness of the effective layer. Since the thickness of the laminate 12 can be changed, the degree of freedom in designing the thickness of the laminate 12 can be improved.
  • the plating layer preferably includes a lower plating electrode formed on the surface of the laminate 12 and an upper plating electrode formed on the surface of the lower plating electrode. It is preferable that the lower layer plating electrode and the upper layer plating electrode each contain at least one metal selected from, for example, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, or Zn, or an alloy containing the metal. Furthermore, the lower layer plating electrode is preferably formed using Ni, which has solder barrier properties, and the upper layer plating electrode is preferably formed using Sn or Au, which has good solder wettability.
  • the lower layer plating electrode is formed using Cu, which has good bonding properties with Ni.
  • the upper layer plating electrode may be formed as needed, and the first external electrode 30a and the second external electrode 30b may each be composed of only the lower layer plating electrode.
  • the upper layer plating electrode may be the outermost layer, or other plating electrodes may be formed on the surface of the upper layer plating electrode.
  • the thickness of each plating layer arranged without providing the base electrode layer 32 is 1.0 ⁇ m or more and 15.0 ⁇ m. It is preferable that it is below. Furthermore, it is preferable that the plating layer does not contain glass.
  • the metal ratio per unit volume of the plating layer is preferably 99% by volume or more.
  • the dimension in the longitudinal direction z of the two-terminal multilayer ceramic capacitor 10 including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as the L dimension, and the laminate 12, the first external electrode 30a, and the second
  • the dimension in the stacking direction x of the two-terminal multilayer ceramic capacitor 10 including the second external electrode 30b is the T dimension, and the two-terminal multilayer ceramic capacitor includes the multilayer body 12, the first external electrode 30a, and the second external electrode 30b.
  • the dimension in the width direction y of 10 is defined as the W dimension.
  • the dimensions of the two-terminal multilayer ceramic capacitor 10 are as follows: L dimension in the length direction z is 0.2 mm or more and 11.0 mm or less, W dimension in the width direction y is 0.1 mm or more and 11.0 mm or less, and T dimension in the stacking direction x. is 0.1 mm or more and 11.0 mm or less. Furthermore, the dimensions of the two-terminal multilayer ceramic capacitor 10 can be measured using a microscope.
  • a first connecting portion 29a is arranged between the first lead-out portions 28a disposed on different dielectric layers 14 and connected to span at least two or more first lead-out portions 28a in the stacking direction.
  • the second lead-out portion 28b of the second internal electrode layer 16b is located on a different dielectric layer 14 located on at least one of the first main surface 12a side and the second main surface 12b side.
  • a second connecting part 29b arranged so as to be connected to span at least two or more second drawer parts 28b in the stacking direction.
  • the adhesion strength between the internal electrode layers 16 between the first lead-out parts 28a located on different dielectric layers 14 and between the second lead-out parts 28b located on different dielectric layers 14 can be improved.
  • a dielectric sheet for the dielectric layer and a conductive paste for the internal electrode layer are prepared.
  • the conductive paste for the dielectric sheet and internal electrode layer contains a binder and a solvent.
  • the binder and solvent may be known.
  • a dielectric-containing paste is printed by inkjet printing to create a dielectric sheet.
  • the dielectric sheets on which the pattern of the internal electrode layer is not printed are printed continuously.
  • the locations where the first connection part and the second connection part are to be formed are When printing discontinuously and then printing a conductive paste for internal electrodes by inkjet printing or screen printing, the first forming a connecting portion and a second connecting portion.
  • the width of the discontinuous part using inkjet printing the length direction dimension that also connects the first end surface and the second end surface of the first connection part and the second connection part is controlled. be able to.
  • a dielectric sheet for an outer layer on which the internal electrode layer pattern is not printed is also prepared.
  • a predetermined number of dielectric sheets for the outer layer on which the internal electrode layer pattern is not printed are further laminated on the portion that will become the inner layer, thereby forming the first main surface on the first main surface side. A portion that will become the side outer layer portion is formed. In this way, a laminated sheet is produced.
  • a laminated block is produced by pressing the laminated sheet in the lamination direction by means such as a hydrostatic press.
  • a laminated chip is cut out.
  • the corners and ridges of the laminated chip may be rounded by barrel polishing or the like.
  • the stacked chips are fired to produce the stacked body 12.
  • the firing temperature depends on the materials of the dielectric layer and the internal electrode layer, it is preferably 900° C. or higher and 1400° C. or lower.
  • the first base electrode layer 32a of the first external electrode 30a and the second base electrode layer 32a of the second external electrode 30b are formed on the first end surface 12e and the second end surface 12f of the laminate 12 obtained by firing.
  • Base electrode layer 32b is formed.
  • a conductive paste containing a glass component and a metal component is applied by a method such as dipping, and then a baking process is performed to form the baked layer as the base electrode layer 32. It is formed.
  • the temperature of the baking treatment at this time is preferably 700°C or more and 900°C or less.
  • the baked layer may contain a ceramic component.
  • a ceramic component may be included instead of the glass component. Both may be included.
  • the ceramic component is preferably the same type of ceramic material as the laminate 12, for example.
  • a ceramic component in the baked layer apply a conductive paste to the laminated chip before firing, and simultaneously apply the conductive paste applied to the laminated chip before firing and the laminated chip before firing. It is preferable to bake (fire) to form the laminate 12 in which a baked layer is formed.
  • the temperature of the baking treatment (firing temperature) at this time is preferably 900°C or more and 1400°C or less.
  • the conductive resin layer can be formed by the following method.
  • the conductive resin layer may be formed on the surface of the baked layer, or the conductive resin layer may be formed directly on the laminate 12 without forming the baked layer.
  • the conductive resin layer is formed by applying a conductive resin paste containing a thermosetting resin and a metal component onto the baking layer or onto the laminate 12, and performing heat treatment at a temperature of 250°C or higher and 550°C or higher to heat the resin. This is done by curing.
  • the atmosphere during the heat treatment at this time is preferably a N 2 atmosphere. Further, in order to prevent resin scattering and oxidation of various metal components, it is preferable to suppress the oxygen concentration to 100 ppm or less.
  • the method of applying the conductive resin paste is the same as the method of forming the base electrode layer 32 with a baked layer, for example, a method of extruding the conductive resin paste through a slit and applying it, or a roller transfer method. I can do it.
  • the base electrode layer 32 when forming the base electrode layer 32 as a thin film layer, parts other than the desired part where the external electrode 30 is to be formed are covered by masking etc., and the exposed desired part is sputtered.
  • the base electrode layer can be formed by applying a thin film forming method such as a vapor deposition method.
  • the base electrode layer formed of a thin film layer is a layer with a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • the external electrode may be formed as a plating electrode using only the plating layer without providing the base electrode layer 32. In that case, it can be formed by the following method.
  • Either or each of the first external electrode 30a and the second external electrode 30b may have a plating layer formed directly on the surface of the laminate 12 without providing the base electrode layer 32. That is, the two-terminal multilayer ceramic capacitor 10 may have a structure including a plating layer directly electrically connected to the first internal electrode layer 16a and the second internal electrode layer 16b.
  • Either electrolytic plating or electroless plating can be used for plating, but electroless plating requires pretreatment with catalysts to improve the plating deposition rate, making the process more complicated. There is a disadvantage. Therefore, it is usually preferable to employ electrolytic plating. As the plating method, it is preferable to use barrel plating. Furthermore, if necessary, an upper layer plating electrode formed on the surface of the lower layer plating electrode may be formed in the same manner.
  • a plating layer is formed on the surface of the base electrode layer 32, the surface of the conductive resin layer or the surface of the lower layer plating electrode, and the surface of the upper layer plating electrode, as necessary. More specifically, in this embodiment, a Ni plating layer and a Sn plating layer are formed as the plating layer 34 on the base electrode layer 32 which is a baked layer.
  • the Ni plating layer and the Sn plating layer are sequentially formed by, for example, barrel plating.
  • electrolytic plating or electroless plating may be employed.
  • electroless plating requires pretreatment with a catalyst or the like in order to improve the plating deposition rate, which has the disadvantage of complicating the process. Therefore, it is usually preferable to employ electrolytic plating.
  • the two-terminal multilayer ceramic capacitor 10 of the first embodiment is manufactured.
  • FIG. 7 is an external perspective view showing an example of a three-terminal multilayer ceramic capacitor according to the second embodiment of the present invention.
  • FIG. 8 is a top view showing an example of a three-terminal multilayer ceramic capacitor according to the second embodiment of the present invention.
  • FIG. 9 is a front view showing an example of a three-terminal multilayer ceramic capacitor according to the second embodiment of the invention.
  • FIG. 10 is a cross-sectional view taken along line XX in FIG.
  • FIG. 11 is a cross-sectional view taken along line XI-XI in FIG.
  • FIG. 12 is a cross-sectional view taken along line XI-XI in FIG. 11.
  • FIG. 13 is a cross-sectional view taken along line XII-XII in FIG.
  • the laminate 12 includes a plurality of stacked dielectric layers 14 and a plurality of internal electrode layers 116 stacked on the dielectric layers 14.
  • the dielectric layer 14 and the internal electrode layer 116 are stacked in the stacking direction x.
  • the laminate 12 has a first main surface 12a and a second main surface 12b facing the stacking direction x, and a first side surface 12c and a second side surface 12d facing the width direction y perpendicular to the stacking direction x. , has a first end surface 12e and a second end surface 12f facing each other in the length direction z perpendicular to the stacking direction x and the width direction y.
  • This laminate 12 has rounded corners and ridges. Note that a corner is a portion where three adjacent surfaces of the laminate intersect, and a ridgeline is a portion where two adjacent surfaces of the laminate intersect.
  • irregularities are formed on part or all of the first main surface 12a and the second main surface 12b, the first side surface 12c and the second side surface 12d, and the first end surface 12e and the second end surface 12f. may have been done.
  • the laminate 12 has an inner layer portion 18 composed of one or more dielectric layers 14 and a plurality of internal electrode layers 116 disposed thereon.
  • the internal electrode layer 116 includes a first internal electrode layer 116a drawn out to the first end surface 12e and the second end surface 12f, and a second internal electrode layer 116b drawn out to the first side surface 12c and the second side surface 12d.
  • a plurality of first internal electrode layers 116a and a plurality of second internal electrode layers 116b are opposed to each other with the dielectric layer 14 in between.
  • the laminate 12 is located on the first main surface 12a side, and is located between the first main surface 12a and the outermost surface of the inner layer portion 18 on the first main surface 12a side and a straight line on the outermost surface. It has a first main surface side outer layer portion 20a formed from a plurality of dielectric layers 14. Similarly, the laminate 12 is located on the second main surface 12b side, and between the second main surface 12b and the outermost surface of the inner layer portion 18 on the second main surface 12b side and a straight line on the outermost surface. It has a second main surface side outer layer portion 20b formed from a plurality of dielectric layers 14 located at .
  • the laminate 12 is formed from a plurality of dielectric layers 14 located on the first side surface 12c side and located between the first side surface 12c and the outermost surface of the inner layer portion 18 on the first side surface 12c side. It has a first side outer layer portion 22a.
  • the laminate 12 is formed of a plurality of dielectric layers 14 located on the second side surface 12d side and located between the second side surface 12d and the outermost surface of the inner layer section 18 on the second side surface 12d side. It has a second side outer layer portion 22b formed therein.
  • the laminate 12 is formed from a plurality of dielectric layers 14 located on the first end surface 12e side and located between the first end surface 12e and the outermost surface of the inner layer portion 18 on the first end surface 12e side. It has a first end surface side outer layer portion 24a.
  • the laminate 12 is formed of a plurality of dielectric layers 14 located on the second end surface 12f side and between the second end surface 12f and the outermost surface of the inner layer portion 18 on the second end surface 12f side.
  • a second end surface side outer layer portion 24b is formed.
  • the first main surface side outer layer portion 20a is located on the first main surface 12a side.
  • the first main surface side outer layer portion 20a is an aggregate of a plurality of dielectric layers 14 located between the first main surface 12a and the internal electrode layer 116 closest to the first main surface 12a.
  • the second main surface side outer layer portion 20b is located on the second main surface 12b side.
  • the second main surface side outer layer portion 20b is an aggregate of a plurality of dielectric layers 14 located between the second main surface 12b and the internal electrode layer 116 closest to the second main surface 12b.
  • the dimensions of the laminate 12 are not particularly limited.
  • the material of the dielectric layer 14 is the same as that of the two-terminal multilayer ceramic capacitor 10, so a description thereof will be omitted. Further, the average thickness of the dielectric layer 14 in the lamination direction x after firing is also the same as that of the two-terminal multilayer ceramic capacitor 10, so the description thereof will be omitted.
  • the laminate 12 has a plurality of first internal electrode layers 116a and a plurality of second internal electrode layers 116b as the plurality of internal electrode layers 116.
  • the plurality of first internal electrode layers 116a and the plurality of second internal electrode layers 116b are buried so as to be arranged alternately at equal intervals along the stacking direction x of the stacked body 12.
  • the first internal electrode layer 116a extends from the first opposing electrode section 126a opposite to the second internal electrode layer 116b, and from the first opposing electrode section 126a to the first end surface of the stacked body 12. 12e, and a second lead-out part 128b drawn out from the first opposing electrode part 126a to the surface of the second end face 12f of the stacked body 12. Therefore, the ends of the plurality of first lead-out parts 128a are drawn out to the surface of the first end face 12e and exposed from the laminate 12, and the ends of the plurality of second lead-out parts 128b are is drawn out to the surface of the end face 12f and exposed from the laminate 12. Therefore, the first internal electrode layer 116a is not exposed on the surfaces of the first side surface 12c and the second side surface 12d of the stacked body 12.
  • the second internal electrode layer 116b has a substantially cross shape, and is a laminate formed from a second opposing electrode section 126b facing the first internal electrode layer 116a, and a second opposing electrode section 126b. 12, and a fourth lead-out portion 128d drawn out from the second opposing electrode portion 126b to the surface of the second side surface 12d of the stacked body 12. Therefore, the end of the third drawer 128c is pulled out to the surface of the first side 12c and exposed from the laminate 12, and the end of the fourth drawer 128d is drawn out to the surface of the second side 12d. It is pulled out to the surface and exposed from the laminate 12. Therefore, the second internal electrode layer 116b is not exposed on the surface of the first end surface 12e and the surface of the second end surface 12f of the stacked body 12.
  • the four corners of the second counter electrode portion 126b in the second internal electrode layer 116b are not chamfered, they may have a chamfered shape. Thereby, it is possible to prevent the first internal electrode layer 116a from overlapping the corner of the first opposing electrode portion 126a, and it is possible to suppress electric field concentration. As a result, dielectric breakdown of the ceramic capacitor that may occur due to electric field concentration can be suppressed.
  • the first lead-out part 128a is arranged between the first lead-out parts 128a disposed on different dielectric layers 14 located on at least one of the first main surface 12a side and the second main surface 12b side. It has a first connection part 129a that is connected and arranged so as to span at least two or more first drawer parts 128a in the stacking direction.
  • the second lead-out portion 128b is arranged between the second lead-out portions 128b disposed on different dielectric layers 14 located on at least one of the first main surface 12a side and the second main surface 12b side. It has a second connection part 129b that is connected and arranged so as to straddle at least two or more second drawer parts 128b in the stacking direction.
  • the third lead-out part 128c is located between the third lead-out parts 128c disposed on different dielectric layers 14 located on at least one of the first main surface 12a side and the second main surface 12b side. It has a third connecting part 129c that is connected and arranged so as to straddle at least two or more third drawer parts 128c in the stacking direction.
  • the fourth lead-out part 128d is arranged between the fourth lead-out parts 128d disposed on different dielectric layers 14 located on at least one of the first main surface 12a side and the second main surface 12b side. It has a fourth connecting portion 129d that is connected and arranged so as to straddle at least two or more fourth drawer portions 128d in the stacking direction.
  • the first connecting portion 129a is preferably located closer to the first end surface 12e than 1/2 of the dimension in the length direction z of the first end surface side outer layer portion 24a.
  • the second connecting portion 129b is preferably located closer to the second end surface 12f than 1/2 of the dimension in the length direction z of the second end surface side outer layer portion 24b.
  • the third connecting portion 129c is preferably located closer to the first end surface 12e than 1/2 of the dimension in the length direction z of the first side surface side outer layer portion 22a.
  • the fourth connecting portion 129d is preferably located closer to the second end surface 12f than 1/2 of the dimension in the length direction z of the second side outer layer portion 22b.
  • first connection parts 129a exist. It is preferable that a plurality of second connection parts 129b exist. It is preferable that a plurality of third connection parts 129c exist. It is preferable that a plurality of fourth connection parts 129d exist. This allows the internal electrode layers 116 to coagulate in the lateral direction due to the heat generated during firing of the laminate 12, and to expand in the stacking direction x to increase the thickness at locations where stress concentration is most likely to occur. , the adhesion strength between the internal electrode layers 116 can be directly improved.
  • the first connecting portion 129a is located on the first main surface 12a side of the inner layer portion 18 excluding the center portion in the stacking direction, and on the second main surface 12b side excluding the center portion of the inner layer portion 18 in the stacking direction. It is preferable to do so.
  • the second connecting portion 129b is located on the first main surface 12a side excluding the center part in the stacking direction of the inner layer part 18 and on the second main surface 12b side excluding the center part in the stacking direction of the inner layer part 18. It is preferable to do so.
  • the third connecting portion 129c is located on the first main surface 12a side excluding the center part in the stacking direction of the inner layer part 18 and on the second main surface 12b side excluding the center part in the stacking direction of the inner layer part 18.
  • the fourth connecting portion 129d is located on the first main surface 12a side of the inner layer portion 18 excluding the center portion in the stacking direction, and on the second main surface 12b side excluding the center portion of the inner layer portion 18 in the stacking direction. It is preferable to do so. Thereby, while suppressing the occurrence of peeling between the internal electrode layers 116, it is possible to maintain the ceramic strength of the laminate 12 in the portion where the lead-out portion of the internal electrode layer 116 is present in the central portion of the inner layer portion 18 in the stacking direction. I can do it.
  • the laminate 12 of the 3-terminal multilayer ceramic capacitor 110 may be cracked or chipped. It is also possible to suppress the occurrence of cracks and the like.
  • the dimension t 2 in the stacking direction of the central part of the inner layer section 18 in the stacking direction which is the area where the first connection section 129a is not arranged, is 25% or more of the dimension t 1 of the inner layer section 18 in the stacking direction. It is preferably 75% or less.
  • the dimension t 2 in the stacking direction of the central part of the inner layer section 18 in the stacking direction, which is the region where the second connection section 129b is not arranged, is 25% or more and 75% or less of the dimension t 1 of the inner layer section 18 in the stacking direction.
  • the dimension t 3 in the stacking direction of the central part of the inner layer section 18 in the stacking direction is 25% or more and 75% or less of the dimension t 1 of the inner layer section 18 in the stacking direction. It is preferable that The dimension t 3 in the stacking direction of the central part of the inner layer section 18 in the stacking direction, which is the region where the fourth connection section 129d is not arranged, is 25% or more and 75% or less of the dimension t 1 of the inner layer section 18 in the stacking direction. It is preferable that
  • the dimension t 2 in the stacking direction of the central part in the stacking direction of the inner layer section 18 in the area where the first connecting section 129a and the second connecting section 129b are not arranged is the dimension t in the stacking direction of the inner layer section 18. If it is smaller than 25% of 1 , cracks, chips, cracks, etc. will occur in the laminate 12 of the 3-terminal multilayer ceramic capacitor 110 when an external impact is applied to the 3-terminal multilayer ceramic capacitor 110. There are concerns that this will happen.
  • the dimension t 2 in the stacking direction of the central part in the stacking direction of the inner layer section 18 in the area where the first connecting section 129a and the second connecting section 129b are not arranged is the dimension t 1 in the stacking direction of the inner layer section 18. If it becomes larger than 75% of Adhesion strength between the internal electrode layers 116 between the first lead-out portions 128a located on the dielectric layer 14 and between the second lead-out portions 128b located on a different dielectric layer 14 may not be ensured sufficiently.
  • the dimension t 3 in the stacking direction of the central part in the stacking direction of the inner layer section 18 in the area where the third connecting section 129c and the fourth connecting section 129d are not arranged is the dimension t 1 of the inner layer section 18 in the stacking direction. If it is smaller than 25%, cracks, chips, etc. will occur in the laminate 12 of the 3-terminal multilayer ceramic capacitor 110 when an external impact is applied to the 3-terminal multilayer ceramic capacitor 110. This is a concern. Further, the dimension t 3 in the stacking direction of the central part in the stacking direction of the inner layer section 18 in the area where the third connecting section 129c and the fourth connecting section 129d are not arranged is the dimension t 1 of the inner layer section 18 in the stacking direction. If the difference is greater than 75% of Adhesion strength between the internal electrode layers 116 between the first lead-out parts 128a located on the body layer 14 and between the second lead-out parts 128b located on different dielectric layers 14 may not be ensured sufficiently.
  • the dimension in the length direction z connecting the first end surface 12e and the second end surface 12f of the first connecting portion 129a is 3% of the thickness of the first lead-out portion 128a of the first internal electrode layer 116a. It is preferable that it is 97% or less.
  • the dimension in the length direction z connecting the first end surface 12e and the second end surface 12f of the second connecting portion 129b is 3% of the thickness of the second lead-out portion 128b of the first internal electrode layer 116a. It is preferable that it is 97% or less.
  • the dimension in the length direction z connecting the first side surface 12c and the second side surface 12d of the third connecting portion 129c is 3% of the thickness of the third lead-out portion 128c of the second internal electrode layer 116b.
  • the dimension in the length direction z connecting the first side surface 12c and the second side surface 12d of the fourth connecting portion 129d is 3% of the thickness of the fourth lead-out portion 128d of the second internal electrode layer 116b. It is preferable that it is 97% or less.
  • the electrical resistance becomes higher than that of the internal electrode layer 16, making it difficult for current to flow through the internal electrode layer 16, so that the internal electrode Peeling between the layers 116 can be suppressed.
  • first connection portion 129a and the second connection portion 129b are concentrated in the center of the three-terminal multilayer ceramic capacitor 110 in the width direction y. Further, it is preferable that the third connecting portion 129c and the fourth connecting portion 129d are concentrated in the center of the three-terminal multilayer ceramic capacitor 110 in the width direction y. Thereby, it becomes possible to further secure adhesion strength between the internal electrode layers 16 at the center of the three-terminal multilayer ceramic capacitor 110 in the width direction y.
  • the material compositions of the first internal electrode layer 116a and the second internal electrode layer 116b and the compositions within the layers in the stacking direction x are as follows. This is similar to the electrode layer 16a and the second internal electrode layer 16b.
  • the external electrode 30 includes a first external electrode 30a, a second external electrode 30b, a third external electrode 30c, and a fourth external electrode 30d.
  • the first external electrode 30a is connected to the first internal electrode layer 116a and arranged on the surface of the first end surface 12e. Further, the first external electrode 30a extends from the first end surface 12e of the laminate 12 and covers a portion of the first main surface 12a, a portion of the second main surface 12b, and the first side surface 12c. It is also arranged in a part and a part of the second side surface 12d. In this case, the first external electrode 30a is electrically connected to the first lead-out portion 128a of the first internal electrode layer 116a.
  • the second external electrode 30b is connected to the first internal electrode layer 116a and is arranged on the surface of the second end surface 12f. Further, the second external electrode 30b extends from the second end surface 12f of the laminate 12 and covers a portion of the first main surface 12a, a portion of the second main surface 12b, and the first side surface 12c. It is also arranged in a part and a part of the second side surface 12d. In this case, the second external electrode 30b is electrically connected to the second lead-out portion 128b of the first internal electrode layer 116a.
  • the third external electrode 30c is connected to the second internal electrode layer 116b and arranged on the surface of the first side surface 12c. Further, the third external electrode 30c extends from the first side surface 12c of the laminate 12 and is also arranged on a portion of the first main surface 12a and a portion of the second main surface 12b. In this case, the third external electrode 30c is electrically connected to the third lead-out portion 128c of the second internal electrode layer 116b.
  • the fourth external electrode 30d is connected to the second internal electrode layer 116b and arranged on the surface of the second side surface 12d. Further, the fourth external electrode 30d extends from the second side surface 12d of the stacked body 12 and is also arranged on a part of the first main surface 12a and a part of the second main surface 12b. In this case, the fourth external electrode 30d is electrically connected to the fourth lead-out portion 128d of the second internal electrode layer 116b.
  • the first opposing electrode portion 126a of the first internal electrode layer 116a and the second opposing electrode portion 126b of the second internal electrode layer 116b are opposed to each other with the dielectric layer 14 in between. Therefore, a capacitance is formed. Therefore, the first external electrode 30a and the second external electrode 30b are connected to the first internal electrode layer 116a, and the third external electrode 30c and the fourth external electrode are connected to the second internal electrode layer 116b. 30d, a capacitance can be obtained and the characteristics of a capacitor are expressed.
  • the base electrode layer 32 includes a first base electrode layer 32a, a second base electrode layer 32b, a third base electrode layer 32c, and a fourth base electrode layer 32d.
  • the first base electrode layer 32a is connected to the first internal electrode layer 116a and is disposed on the surface of the first end surface 12e.
  • the first base electrode layer 32a extends from the first end surface 12e to cover a portion of the first main surface 12a, a portion of the second main surface 12b, and a portion of the first side surface 12c. It is also arranged on a part of the second side surface 12d.
  • the first base electrode layer 32a is electrically connected to the first lead-out portion 128a of the first internal electrode layer 116a.
  • the second base electrode layer 32b is connected to the first internal electrode layer 116a and is disposed on the surface of the second end surface 12f.
  • the second base electrode layer 32b extends from the second end surface 12f to cover a portion of the first main surface 12a, a portion of the second main surface 12b, and a portion of the first side surface 12c. It is also arranged on a part of the second side surface 12d. In this case, the second base electrode layer 32b is electrically connected to the second lead-out portion 128b of the first internal electrode layer 116a.
  • the third base electrode layer 32c is connected to the second internal electrode layer 116b and arranged on the surface of the first side surface 12c. Further, the third base electrode layer 32c extends from the first side surface 12c and is also arranged on a portion of the first main surface 12a and a portion of the second main surface 12b. In this case, the third base electrode layer 32c is electrically connected to the third lead-out portion 128c of the second internal electrode layer 116b.
  • the fourth base electrode layer 32d is connected to the second internal electrode layer 116b and arranged on the surface of the second side surface 12d. Further, the fourth base electrode layer 32d extends from the second side surface 12d and is also arranged on a part of the first main surface 12a and a part of the second main surface 12b. In this case, the fourth base electrode layer 32d is electrically connected to the fourth lead-out portion 128d of the second internal electrode layer 116b.
  • the plating layer 34 includes a first plating layer 34a, a second plating layer 34b, a third plating layer 34c, and a fourth plating layer 34d.
  • the first plating layer 34a is arranged to cover the surface of the first base electrode layer 32a.
  • the second plating layer 34b is arranged to cover the surface of the second base electrode layer 32b.
  • the third plating layer 34c is arranged to cover the surface of the third base electrode layer 32c.
  • the fourth plating layer 34d is arranged to cover the surface of the fourth base electrode layer 32d.
  • composition of the material of the first external electrode 30a, the second external electrode 30b, the third external electrode 30c, and the fourth external electrode 30d of the external electrode 30 of the three-terminal multilayer ceramic capacitor 110 and the structure within the layers are as follows. , are similar to the first external electrode 30a and the second external electrode 30b of the external electrode 30 of the two-terminal multilayer ceramic capacitor 10 of the first embodiment.
  • the dimension in the length direction z of the three-terminal multilayer ceramic capacitor 110 including the laminate 12 and the first to fourth external electrodes 30a to 30d is defined as L dimension, and the laminate 12 and the first to fourth external electrodes 30a to 30d are
  • the dimension in the stacking direction x of the three-terminal multilayer ceramic capacitor 110 including the four external electrodes 30d is the T dimension, and the three-terminal multilayer ceramic capacitor includes the multilayer body 12 and the first to fourth external electrodes 30a to 30d.
  • the dimension in the width direction y of 110 is defined as the W dimension.
  • the dimensions of the three-terminal multilayer ceramic capacitor 110 are not particularly limited, but the L dimension in the length direction z is 0.2 mm to 11.0 mm, the W dimension in the width direction y is 0.1 mm to 11.0 mm, and the multilayer The T dimension in the direction x is 0.1 mm or more and 11.0 mm or less. Note that the dimensions of the three-terminal multilayer ceramic capacitor 110 can be measured using a microscope.
  • the three-terminal multilayer ceramic capacitor 110 shown in FIG. 6 can have various configurations similar to those of the two-terminal multilayer ceramic capacitor 10 shown in FIG. It has various effects.
  • a dielectric sheet for the dielectric layer and a conductive paste for the internal electrode layer are prepared.
  • the conductive paste for the dielectric sheet and internal electrode layer contains a binder and a solvent.
  • the binder and solvent may be known.
  • a dielectric-containing paste is printed by inkjet printing to create a dielectric sheet.
  • the dielectric sheets on which the pattern of the internal electrode layer is not printed are printed continuously.
  • the locations where the first connection part and the second connection part are to be formed are When printing discontinuously and then printing a conductive paste for internal electrodes by inkjet printing or screen printing, the first forming a connecting portion and a second connecting portion.
  • the width of the discontinuous part using inkjet printing the length direction dimension that also connects the first end surface and the second end surface of the first connection part and the second connection part is controlled. be able to.
  • a dielectric sheet for an outer layer on which the internal electrode layer pattern is not printed is also prepared.
  • a predetermined number of dielectric sheets for the outer layer on which the internal electrode layer pattern is not printed are further laminated on the portion that will become the inner layer, thereby forming the first main surface on the first main surface side. A portion that will become the side outer layer portion is formed. In this way, a laminated sheet is produced.
  • a laminated block is produced by pressing the laminated sheet in the lamination direction by means such as a hydrostatic press.
  • a laminated chip is cut out.
  • the corners and ridges of the laminated chip may be rounded by barrel polishing or the like.
  • the stacked chips are fired to produce the stacked body 12.
  • the firing temperature depends on the materials of the dielectric layer and the internal electrode layer, it is preferably 900° C. or higher and 1400° C. or lower.
  • a third base electrode layer 32c of a third external electrode 30c is formed on the first side surface 12c of the laminated body 12 obtained by firing, and a fourth external electrode layer 32c of the third external electrode 30c is formed on the second side surface 12d of the laminated body 12.
  • a fourth base electrode layer 32d of the electrode 30d is formed.
  • a conductive paste containing a glass component and a metal component is applied, and then a baking process is performed to form a baked layer as the base electrode layer 32.
  • the temperature of the baking treatment at this time is preferably 700°C or more and 900°C or less.
  • various methods can be used to form the baked layer.
  • a method of applying a conductive paste by extruding it through a slit can be used.
  • this construction method by increasing the amount of conductive paste extruded, it is possible to apply the conductive paste not only on the first side surface 12c and the second side surface 12d, but also on a part of the first main surface 12a and the second main surface 12b.
  • the base electrode layer 32 can be formed up to a part of the area. Moreover, it can also be formed using a roller transfer method.
  • the base electrode layer 32 is formed not only on the first side surface 12c and the second side surface 12d but also on a part of the first main surface 12a and a part of the second main surface 12b. At this time, by increasing the pressing pressure during roller transfer, it becomes possible to form the base electrode layer 32 even on a part of the first main surface 12a and a part of the second main surface 12b.
  • the first base electrode layer 32a of the first external electrode 30a is formed on the first end surface 12e of the laminate 12 obtained by firing, and the first base electrode layer 32a of the first external electrode 30a is formed on the second end surface 12f of the laminate 12.
  • the second base electrode layer 32b of the second external electrode 30b is formed.
  • a conductive paste containing a glass component and a metal component is used. is applied, and then a baking process is performed to form a baked layer as the base electrode layer 32.
  • the temperature of the baking treatment at this time is preferably 700°C or more and 900°C or less.
  • a conductive paste for the base electrode layer is applied to the first end face 12e, the second end face 12e, and the second Formed so as to extend not only to the end surface 12f but also to a part of the first main surface 12a, a part of the second main surface 12b, a part of the first side surface 12c, and a part of the second side surface 12d. be done.
  • the third base electrode layer 32c of the third external electrode 30c, the fourth base electrode layer 32d of the fourth external electrode 30d, and the first base electrode layer of the first external electrode 30a are 32a and the second base electrode layer 32b of the second external electrode 30b may be baked simultaneously, or the third base electrode layer 32c of the third external electrode 30c and the fourth base electrode layer 32b of the fourth external electrode 30d may be baked simultaneously.
  • the electrode layer 32d, the first base electrode layer 32a of the first external electrode 30a, and the second base electrode layer 32b of the second external electrode 30b may be baked separately.
  • the conductive resin layer can be formed by the following method.
  • the conductive resin layer may be formed on the surface of the baked layer, or the conductive resin layer may be formed directly on the laminate 12 without forming the baked layer.
  • the method for forming the conductive resin layer is to apply a conductive resin paste containing a thermosetting resin and a metal component onto the baking layer or onto the laminate 12, and heat-treat it at a temperature of 250°C or higher and 550°C or lower to remove the resin. This is done by heat curing.
  • the atmosphere during the heat treatment at this time is preferably a N 2 atmosphere. Further, in order to prevent resin scattering and oxidation of various metal components, it is preferable to suppress the oxygen concentration to 100 ppm or less.
  • the method of applying the conductive resin paste is the same as the method of forming the base electrode layer 32 with a baked layer, for example, a method of extruding the conductive resin paste through a slit and applying it, or a roller transfer method. I can do it.
  • the base electrode layer 32 In the case of a thin film layer, parts other than the desired part where the external electrode 30 is to be formed are covered by masking or the like, and the exposed desired part is covered with a sputtering method or
  • the base electrode layer can be formed by applying a thin film forming method such as a vapor deposition method.
  • the base electrode layer formed of a thin film layer is a layer with a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • the external electrode may be formed as a plating electrode using only the plating layer without providing the base electrode layer 32. In that case, it can be formed by the following method.
  • a plating layer may be formed directly on the surface of the laminate 12 without providing the base electrode layer 32. That is, the three-terminal multilayer ceramic capacitor 110 may have a structure including a plating layer directly electrically connected to the first internal electrode layer 116a and the second internal electrode layer 116b. Either electrolytic plating or electroless plating can be used for plating, but electroless plating requires pretreatment with catalysts to improve the plating deposition rate, making the process more complicated. There is a disadvantage. Therefore, it is usually preferable to employ electrolytic plating. As the plating method, it is preferable to use barrel plating. Further, if necessary, an upper layer plating electrode formed on the surface of the lower layer plating electrode may be formed in the same manner.
  • a plating layer is formed on the surface of the base electrode layer 32, the surface of the conductive resin layer or the surface of the lower layer plating electrode, and the surface of the upper layer plating electrode, as necessary. More specifically, in this embodiment, a Ni plating layer and a Sn plating layer are formed as the plating layer 34 on the base electrode layer 32 which is a baked layer.
  • the Ni plating layer and the Sn plating layer are sequentially formed by, for example, barrel plating.
  • electrolytic plating or electroless plating may be employed.
  • electroless plating requires pretreatment with a catalyst or the like in order to improve the plating deposition rate, which has the disadvantage of complicating the process. Therefore, it is usually preferable to employ electrolytic plating.
  • the three-terminal multilayer ceramic capacitor 110 according to the second embodiment is manufactured.
  • ⁇ 1> It has a plurality of stacked dielectric layers and a plurality of internal electrode layers stacked on the dielectric layers, and has a first main surface and a second main surface opposite to the stacking direction, and a second main surface orthogonal to the stacking direction.
  • a multilayer ceramic capacitor having The plurality of internal electrode layers include a plurality of first internal electrode layers and a plurality of second internal electrode layers arranged alternately on different dielectric layers, The plurality of first internal electrode layers extend from each of the plurality of first counter electrode parts facing the second internal electrode layer and the plurality of first counter electrode parts, and the plurality of first internal electrode layers extend from the first end face.
  • the second internal electrode layer extends from each of the plurality of second counter electrode parts facing the first internal electrode layer and the plurality of second counter electrode parts, and is drawn out to the first side surface.
  • the first lead-out portion has at least two lead-out portions in the stacking direction between the first lead-out portions located on the different dielectric layers at least on the first main surface side or at least on the second main surface side.
  • a first connection part connected to span the two or more first drawer parts;
  • the second lead-out portions include at least two lead-out portions in the stacking direction between the second lead-out portions located on different dielectric layers at least on the first main surface side or at least on the second main surface side.
  • a multilayer ceramic capacitor comprising a second connection part connected to straddle the second drawer part.
  • the laminate includes an inner layer portion where the plurality of internal electrode layers face each other, a first end face side located on the first end face side and formed from the plurality of dielectric layers located between the first end face and the outermost surface of the inner layer portion on the first end face side; an outer layer; a second end face side located on the second end face side and formed from the plurality of dielectric layers located between the second end face and the outermost surface of the inner layer portion on the second end face side; an outer layer; has The first connecting portion is located closer to the first end surface than 1/2 of the longitudinal dimension of the first end surface side outer layer portion,
  • ⁇ 3> The multilayer ceramic capacitor according to ⁇ 1> or ⁇ 2>, wherein a plurality of the first connection parts and the second connection parts exist.
  • the first connecting portion and the second connecting portion are connected to the first main surface side excluding the center portion in the stacking direction of the inner layer portion and the second connecting portion excluding the center portion in the stacking direction of the inner layer portion.
  • the multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 3>, wherein the multilayer ceramic capacitor is located on at least one of the main surfaces of the capacitor.
  • ⁇ 5> It has a plurality of laminated dielectric layers and a plurality of internal electrode layers laminated on the dielectric layers, and has a first main surface and a second main surface opposite to the lamination direction, and a second main surface orthogonal to the lamination direction.
  • a multilayer ceramic capacitor having The plurality of first internal electrode layers are formed from a plurality of first counter electrode parts facing the second internal electrode layer via the dielectric layer, and each of the plurality of first counter electrodes
  • a plurality of first drawer portions that extend and are drawn out to the first end surface; a plurality of second lead-out parts extending from each of the plurality of first opposing electrode parts and drawn out to the second end surface;
  • the plurality of second internal electrode layers are formed from a plurality of second counter electrode portions facing the first internal electrode layer via the dielectric layer, and each of the plurality of second counter electrode portions.
  • the second lead-out portions include at least two lead-out portions in the stacking direction between the second lead-out portions located on different dielectric layers at least on the first main surface side or at least on the second main surface side.
  • a second connection part connected to straddle the second drawer part At least two third lead-out parts are arranged in the stacking direction between the third lead-out parts located on different dielectric layers at least on the first main surface side or at least on the second main surface side. having a third connecting part connected to straddle the third drawer part, At least two of the fourth lead-out parts are arranged in the stacking direction between the fourth lead-out parts located on different dielectric layers at least on the first main surface side or at least on the second main surface side.
  • a multilayer ceramic capacitor comprising a fourth connecting portion connected to straddle the fourth drawer portion.
  • the laminate includes an inner layer portion where the plurality of internal electrode layers face each other, a first side surface side formed from the plurality of dielectric layers located on the first side surface side and located between the first side surface and the outermost surface of the inner layer portion on the first side surface side; an outer layer; a second side surface side located on the second side surface side and formed from the plurality of dielectric layers located between the second side surface and the outermost surface of the inner layer portion on the second side surface side; an outer layer; a first end face side located on the first end face side and formed from the plurality of dielectric layers located between the first end face and the outermost surface of the inner layer portion on the first end face side; an outer layer; a second end face side located on the second end face side and formed from the plurality of dielectric layers located between the second end face and the outermost surface of the inner layer portion on the second end face side; an outer layer;
  • the first connecting portion is located closer to the first end surface than 1/2 of the longitudinal dimension of the first end surface side outer layer portion,
  • the first connecting portion, the second connecting portion, the third connecting portion, and the fourth connecting portion are connected to the first main surface side of the inner layer portion excluding the center portion in the stacking direction, and the third connecting portion and the fourth connecting portion.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

誘電体層等が薄層化しても、積層体の端部における内部電極層間の剥がれの発生を抑制しうる積層セラミックコンデンサを提供する。　本発明に係る積層セラミックコンデンサは、積層された複数の誘電体層と、前記誘電体層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、前記第１の端面上に配置される第１の外部電極と、前記第２の端面上に配置される第２の外部電極と、を有する、積層セラミックコンデンサであって、前記複数の内部電極層は、異なる前記誘電体層上に交互に配置される複数の第１の内部電極層と複数の第２の内部電極層とを有し、前記複数の第１の内部電極層は、前記第２の内部電極層と対向する複数の第１の対向電極部と、前記複数の第１の対向電極部のそれぞれから延び、前記第１の端面に引き出される複数の第１の引出部と、を有し、前記第２の内部電極層は、前記第１の内部電極層と対向する複数の第２の対向電極部と、前記複数の第２の対向電極部のそれぞれから延び、前記第１の側面に引き出される複数の第２の引出部と、を有し、前記第１の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の前記異なる誘電体層上に位置する前記第１の引出部間において、前記積層方向で少なくとも２つ以上の前記第１の引出部に跨るように接続される第１の接続部を有し、前記第２の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第２の引出部間において、前記積層方向で少なくとも２つ以上の前記第２の引出部に跨るように接続される第２の接続部を有する。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　従来、積層セラミック電子部品として積層セラミックコンデンサが知られている。一般に、積層セラミックコンデンサは、誘電体層と内部電極層とが交互に複数積層された積層体と、積層体の両端面に設けられた外部電極と、を備えている。たとえば、特許文献１には、上述の構造を有し、かつ、外部電極が焼付けにより形成された下地電極層を含む積層セラミックコンデンサが開示されている（特許文献１を参照）。
　近年、特許文献１に記載されているような積層セラミックコンデンサは、モバイル機器製品を中心として、電子回路ラインの低インピーダンス化が加速しており、デカップリング用途となる積層セラミックコンデンサの大容量化の必要性が要求あれている。
　積層セラミックコンデンサの大容量化を図る方法としては、一般的に、誘電体層および内部電極層の薄層化による内部電極層の積層枚数を増やす方法がある。
特開２００３－２４３２４９号公報
　しかしながら、誘電体層および内部電極層を薄層化することによって、内部電極層の積層枚数を増やしていった場合には、複数の内部電極層が積層せれて形成される内層部と、複数の誘電体層のみを積層して形成される外層部において、積層体の焼成時の熱によって、内部電極層が長さ方向および幅方向に凝集し、かつ、高さ方向（積層方向）に膨張して厚みが増加する玉化現象が生じた場合、内層部の構造的な特異点となる端面部分および外層部において、高さ方向への引張り応力が大きくなり、内部電極層間での剥がれが発生しやすくなる場合がある。
　本発明は、そのような課題に鑑みてなされたものであり、誘電体層等が薄層化しても、積層体の端部における内部電極層間の剥がれの発生を抑制しうる積層セラミックコンデンサを提供することを目的とする。
　この発明にかかる積層セラミックコンデンサは、積層された複数の誘電体層と、誘電体層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向直交する長さ方向に相対する第１の端面および第２の端面と、積層方向および長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、第１の端面上に配置される第１の外部電極と、第２の端面上に配置される第２の外部電極と、を有する、積層セラミックコンデンサであって、複数の内部電極層は、異なる誘電体層上に交互に配置される複数の第１の内部電極層と複数の第２の内部電極層とを有し、複数の第１の内部電極層は、第２の内部電極層と対向する複数の第１の対向電極部と、複数の第１の対向電極部のそれぞれから延び、前記第１の端面に引き出される複数の第１の引出部と、を有し、第２の内部電極層は、第１の内部電極層と対向する複数の第２の対向電極部と、複数の第２の対向電極部のそれぞれから延び、第１の側面に引き出される複数の第２の引出部と、を有し、第１の引出部は、少なくとも第１の主面側または少なくとも第２の主面側の異なる誘電体層上に位置する第１の引出部間において、積層方向で少なくとも２つ以上の第１の引出部に跨るように接続される第１の接続部を有し、第２の引出部は、少なくとも第１の主面側または少なくとも第２の主面側の異なる誘電体層上に位置する第２の引出部間において、積層方向で少なくとも２つ以上の第２の引出部に跨るように接続される第２の接続部を有する、積層セラミックコンデンサである。
　この発明にかかる積層セラミックコンデンサによれば、第１の内部電極層の第１の引出部が、第１の主面側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層上に配置される第１の引出部間において、積層方向で少なくとも２以上の第１の引出部に跨るように接続されて配置される第１の接続部を有し、第２の内部電極層の第２の引出部が、第１の主面側および第２の主面側の少なくともいずれか一方に位置する異なる誘電体層上に配置される第２の引出部間において、積層方向で少なくとも２以上の第２の引出部に跨るように接続されて配置される第２の接続部を有する。従って、積層セラミックコンデンサの剥がれが発生しやすい両主面側に位置する第１の内部電極層の第１の引出部および第２の内部電極層の第２の引出部において、異なる誘電体層上に位置する第１の引出部間および異なる誘電体層上に位置する第２の引出部間の内部電極層同士の密着強度を向上させることができる。その結果、仮に積層体の焼成時の熱によって、内部電極層が横方向に凝集し、かつ、高さ方向に膨張して厚みが増加する玉化現象が生じた場合であっても、剥がれが発生しやすい積層体の両端面の部分および両主面側に位置する内部電極層において、内部電極層同士が強固に接続されるため、内部電極層間の剥がれの発生を抑制することができる。
　本発明によれば、誘電体層等が薄層化しても、積層体の端部における内部電極層間の剥がれの発生を抑制しうる積層セラミックコンデンサを提供することができる。
　本発明の上述の目的、その他の目的、特徴及び利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
本発明の第１の実施の形態に係る２端子型積層セラミックコンデンサの一例を示す外観斜視図である。 本発明の第１の実施の形態に係る２端子型積層セラミックコンデンサの一例を示す正面図である。 図１の線ＩＩＩ－ＩＩＩにおける断面図である。 図１の線ＩＶ－ＩＶにおける断面図である。 図３の線Ｖ－Ｖにおける断面図である。 図３の領域Ｒ１における、本発明の第１の実施の形態に係る２端子型積層セラミックコンデンサの接続部の構成を示す拡大図である。 本発明の第２の実施の形態に係る３端子型積層セラミックコンデンサの一例を示す外観斜視図である。 本発明の第２の実施の形態に係る３端子型積層セラミックコンデンサの一例を示す上面図である。 本発明の第２の実施の形態に係る３端子型積層セラミックコンデンサの一例を示す正面図である。 図７の線Ｘ－Ｘにおける断面図である。 図７の線ＸＩ－ＸＩにおける断面図である。 図１１の線ＸＩ－ＸＩにおける断面図である。 図１１の線ＸＩＩ－ＸＩＩにおける断面図である。
Ａ．第１の実施の形態
１．２端子型積層セラミックコンデンサ
　本発明の第１の実施の形態に係る積層セラミックコンデンサとして、２端子型積層セラミックコンデンサ１０について、図１ないし図５を参照して説明する。
　図１は、本発明の第１の実施の形態に係る２端子型積層セラミックコンデンサの一例を示す外観斜視図である。図２は、本発明の第１の実施の形態に係る２端子型積層セラミックコンデンサの一例を示す正面図である。図３は、図１の線ＩＩＩ－ＩＩＩにおける断面図である。図４図１の線ＩＶ－ＩＶにおける断面図である。図５は、図３の線Ｖ－Ｖにおける断面図である。図６は、図３の領域Ｒ１における、本発明の第１の実施の形態に係る２端子型積層セラミックコンデンサの接続部の構成を示す拡大図である。
　図１から図４に示すように、２端子型積層セラミックコンデンサ１０は、積層体１２と、積層体１２の表面に配置される外部電極３０を含む。
　図１ないし図４に示すように、２端子型積層セラミックコンデンサ１０は、直方体状の積層体１２と、積層体１２の両端部に配置される外部電極３０を含む。
　積層体１２は、積層された複数の誘電体層１４と、誘電体層１４上に積層された複数の内部電極層１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられている。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。誘電体層１４と内部電極層１６は、高さ方向に積層される。
　積層体１２は、単数もしくは複数枚の誘電体層１４とそれらの上に配置される複数枚の内部電極層１６から構成される内層部１８を有する。内部電極層１６は、第１の端面１２ｅに引き出される第１の内部電極層１６ａと第２の端面１２ｆに引き出される第２の内部電極層１６ｂを有し、内層部１８では、複数枚の第１の内部電極層１６ａおよび第２の内部電極層１６ｂが誘電体層１４を介して対向している。
　積層体１２は、第１の主面１２ａ側に位置し、第１の主面１２ａと第１の主面１２ａ側の内層部１８の最表面とその最表面の一直線上との間に位置する複数の誘電体層１４から形成される第１の主面側外層部２０ａを有する。
　同様に、積層体１２は、第２の主面１２ｂ側に位置し、第２の主面１２ｂと第２の主面１２ｂ側の内層部１８の最表面とその最表面の一直線上との間に位置する複数の誘電体層１４から形成される第２の主面側外層部２０ｂを有する。
　積層体１２は、第１の側面１２ｃ側に位置し、第１の側面１２ｃと第１の側面１２ｃ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の側面側外層部２２ａを有する。
　同様に、積層体１２は、第２の側面１２ｄ側に位置し、第２の側面１２ｄと第２の側面１２ｄ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の側面側外層部２２ｂを有する。
　なお、第１の側面側外層部２２ａおよび第２の側面側外層部２２ｂは、Ｗギャップまたはサイドギャップともいう。
　積層体１２は、第１の端面１２ｅ側に位置し、第１の端面１２ｅと第１の端面１２ｅ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の端面側外層部２４ａを有する。
　同様に、積層体１２は、第２の端面１２ｆ側に位置し、第２の端面１２ｆと第２の端面１２ｆ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の端面側外層部２４ｂを有する。
　第１の端面側外層部２４ａおよび第２の端面側外層部２４ｂは、Ｌギャップまたはエンドギャップともいう。
　第１の主面側外層部２０ａは、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと第１の主面１２ａに最も近い内部電極層１６との間に位置する複数枚の誘電体層１４の集合体である。第１の主面側外層部２０ａで用いられる誘電体層１４は、内層部１８で用いられる誘電体層１４と同じものであってもよい。
　第２の主面側外層部２０ｂは、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと第２の主面１２ｂに最も近い内部電極層１６との間に位置する複数枚の誘電体層１４の集合体である。
　誘電体層１４は、たとえば、セラミック材料として、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
　積層体１２の寸法は、特に限定されない。
　誘電体層１４は、たとえば、セラミック材料として、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
　焼成後の積層体１２における誘電体層１４の厚みは、０．５μｍ以上１０．０μｍ以下程度であることが好ましい。
　積層される誘電体層１４の枚数は、１５枚以上７００枚以下であることが好ましい。ただし、この誘電体層１４の枚数は、内層部１８を構成する誘電体層１４の枚数並びに第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂの誘電体層の枚数の総数である。
　積層体１２は、複数の内部電極層１６として、複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂを有する。複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂは、第１の主面１２ａおよび第２の主面１２ｂと略平行をなすとともに、積層体１２の積層方向ｘに沿って誘電体層１４を挟んで交互に配置されるように埋設されている。
　第１の内部電極層１６ａは、複数の誘電体層１４上に配置され、積層体１２の内部に位置している。第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部２６ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部２６ａから積層体１２の第１の端面１２ｅまでの第１の引出部２８ａとを有する。従って、複数の第１の引出部２８ａは、その端部が第１の端面１２ｅの表面に引き出され、積層体１２から露出している。
　第１の内部電極層１６ａの第１の対向電極部２６ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第１の内部電極層１６ａの第１の引出部２８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第１の内部電極層１６ａの第１の対向電極部２６ａの幅と、第１の内部電極層１６ａの第１の引出部２８ａの幅は、同じ幅で形成されていてもよく、どちらか一方の幅が狭く形成されていてもよい。
　第２の内部電極層１６ｂは、複数の誘電体層１４上に配置され、積層体１２の内部に位置している。第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部２６ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部２６ｂから積層体１２の第２の端面１２ｆまでの第２の引出部２８ｂを有する。従って、複数の第２の引出部２８ｂが、その端部が第２の端面１２ｆの表面に引き出され、積層体１２から露出している。
　第２の内部電極層１６ｂの第２の対向電極部２６ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極層１６ｂの第２の引出部２８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極層１６ｂの第２の対向電極部２６ｂの幅と、第２の内部電極層１６ｂの第２の引出部２８ｂの幅は、同じ幅で形成されていてもよく、どちらか一方の幅が狭く形成されていてもよい。
　ここで、図６において、図３の領域Ｒ１における、本発明の第１の実施の形態に係る２端子型積層セラミックコンデンサの接続部の構成を示す。
　第１の引出部２８ａは、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第１の引出部２８ａ間において、積層方向で少なくとも２以上の第１の引出部２８ａに跨るように接続されて配置される第１の接続部２９ａを有する。
　第２の引出部２８ｂは、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第２の引出部２８ｂ間において、積層方向で少なくとも２以上の第２の引出部２８ｂに跨るように接続されて配置される第２の接続部２９ｂを有する。
　第１の接続部２９ａは、第１の端面側外層部２４ａの長さ方向ｚの寸法の１／２よりも第１の端面１２ｅ側に位置することが好ましい。
　第２の接続部２９ｂは、第２の端面側外層部２４ｂの長さ方向ｚの寸法の１／２よりも第２の端面１２ｆ側に位置することが好ましい。
　これにより、積層体１２の焼成時の熱によって、内部電極層１６が横方向に凝集し、かつ、高さ方向に膨張して厚みが増加する玉化現象による応力集中がもっとも発生しやすい箇所において、内部電極層１６間の密着強度を直接的に、より向上させることができる。
　第１の接続部２９ａは複数存在することが好ましい。
　第２の接続部２９ｂは複数存在することが好ましい。
　これにより、積層体１２の焼成時の熱によって、内部電極層１６が横方向に凝集し、かつ、高さ方向に膨張して厚みが増加する玉化現象による応力集中がもっとも発生しやすい箇所において、内部電極層１６間の密着強度を直接的に、より向上させることができる。
　第１の接続部２９ａは、内層部１８の積層方向の中央部を除いた第１の主面１２ａ側、および内層部１８の積層方向の中央部を除いた第２の主面１２ｂ側に位置することが好ましい。
　第２の接続部２９ｂは、内層部１８の積層方向ｘの中央部を除いた第１の主面１２ａ側、および内層部１８の積層方向の中央部を除いた第２の主面１２ｂ側に位置することが好ましい。
　これにより、内部電極層１６間の剥がれの発生を抑制しつつ、内層部１８の積層方向の中央部分においては、内部電極層１６の引出部が存在する部分の積層体１２のセラミック強度を保つことができる。従って、内部電極層１６間の剥がれの発生を抑制しつつ、２端子型積層セラミックコンデンサ１０に外的な衝撃が加わった場合に、２端子型積層セラミックコンデンサ１０の積層体１２に割れや欠け、クラックなどが発生することも抑制することができる。
　このとき、第１の接続部２９ａが配置されていない領域である、内層部１８の積層方向ｘの中央部の積層方向の寸法ｔ2は、内層部１８の積層方向の寸法ｔ1の２５％以上７５％以下であることが好ましい。
　また、第２の接続部２９ｂが配置されていない領域である、内層部１８の積層方向の中央部の積層方向の寸法ｔ2は、内層部１８の積層方向の寸法ｔ1の２５％以上７５％以下であることが好ましい。
　ここで、第１の接続部２９ａおよび第２の接続部２９ｂが配置されていない領域の内層部１８の積層方向の中央部の積層方向の寸法ｔ2が、内層部１８の積層方向の寸法ｔ1の２５％より小さくなった場合には、２端子型積層セラミックコンデンサ１０に外的な衝撃が加わった場合に、２端子型積層セラミックコンデンサ１０の積層体１２に割れや欠け、クラックなどが発生することが懸念される。また、第１の接続部２９ａおよび第２の接続部２９ｂが配置されていない領域の内層部１８の積層方向の中央部の積層方向の寸法ｔ2が、内層部１８の積層方向の寸法ｔ1の７５％より大きくなった場合には、２端子型積層セラミックコンデンサ１０の剥がれが発生しやすい主面側外層部２０ａ，２０ｂ側に位置する内層部１８の内部電極層１６の引出部において、異なる誘電体層１４上に位置する第１の引出部２８ａ間および異なる誘電体層１４上に位置する第２の引出部２８ｂ間の内部電極層１６同士の密着強度を十分に確保できない場合がある。
　第１の接続部２９ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの寸法は、第１の内部電極層１６ａの第１の引出部２８ａの厚みに対して、３％以上９７％以下であることが好ましい。
　第２の接続部２９ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの寸法は、第２の内部電極層１６ｂの第２の引出部２８ｂの厚みに対して、３％以上９７％以下であることが好ましい。
　これにより、内部電極層１６よりも電気抵抗が高くなり、電流を流しにくくなるため、第１の接続部２９ａおよび第２の接続部２９ｂを有することによる電気的な特性変化を防ぎつつ、内部電極層１６間の剥がれを抑制することができる。
　第１の接続部２９ａおよび第２の接続部２９ｂは、２端子型積層セラミックコンデンサ１０の第１の内部電極層１６ａおよび第２の内部電極層１６ｂが配置されている領域内での幅方向ｙにおいて、図５のように連続的に配置されていてもよく、図示しないが不連続に配置されていてもよい。
　第１の接続部２９ａおよび第２の接続部２９ｂは、２端子型積層セラミックコンデンサ１０の幅方向ｙの中央部に集中して存在していることが好ましい。
　これにより、２端子型積層セラミックコンデンサ１０の幅方向ｙの中央部でしっかりと内部電極層１６間の密着強度をより確保することが可能となる。
　第１の接続部２９ａおよび第２の接続部２９ｂの確認方法は、以下に述べる方法により行われる。
　すなわち、２端子型積層セラミックコンデンサ１０を第１の側面１２ｃまたは第２の側面１２ｄと平行となるように、２端子型積層セラミックコンデンサ１０の幅方向ｙの寸法の１／２Ｗの位置まで研磨を行い、ＬＴ断面を露出させる。その後、露出させたＬＴ断面を観察し、第１の接続部２９ａおよび第２の接続部２９ｂを、電子顕微鏡を用いて確認する。
　第１の接続部２９ａおよび第２の接続部２９ｂの第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの寸法の測定方法は、以下に述べる方法により行われる。
　すなわち、第１の接続部２９ａおよび第２の接続部２９ｂの長さ方向ｚの寸法の測定は、まず、２端子型積層セラミックコンデンサ１０を第１の側面１２ｃまたは第２の側面１２ｄと平行となるように、２端子型積層セラミックコンデンサ１０の幅方向ｙの寸法の１／２Ｗの位置まで研磨を行い、ＬＴ断面を露出させる。その後、露出させたＬＴ断面を観察し、第１の接続部２９ａおよび第２の接続部２９ｂを、電子顕微鏡を用いて観察し、第１の接続部２９ａおよび第２の接続部２９ｂの長さ方向ｚの寸法を測定する。
　具体的には、第１の主面１２ａ側に位置する内部電極層１６において、第１の主面１２ａから第２の主面１２ｂに向かって１０層目までに存在する第１の接続部２９ａと第２の接続部２９ｂ、あるいは、第２の主面１２ｂ側に位置する内部電極層１６において、第２の主面１２ｂから第１の主面１２ａに向かって１０層目までに存在する第１の接続部１９ａと第２の接続部２９ｂの第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの寸法を測定し、平均化した値を、第１の接続部２９ａおよび第２の接続部２９ｂの長さ方向ｚの寸法とする。
　第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　第１の内部電極層１６ａおよび第２の内部電極層１６ｂの各々の厚みは、特に限定されないが、例えば、０．４μｍ以上０．８μｍ以下程度であることが好ましい。
　第１の内部電極層１６ａおよび第２の内部電極層１６ｂの各々の枚数は、特に限定されないが、合わせて２枚以上１０００枚以下であることが好ましい。
　第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　次に、積層体１２の、第１の側面１２ｃおよび第２の側面１２ｄ並びに第１の端面１２ｅ側および第２の端面１２ｆ側には、図１ないし図４に示されるように、外部電極３０が設けられる。
　外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
　第１の外部電極３０ａは、第１の内部電極層１６ａに接続され、少なくとも第１の端面１２ｅの表面に配置されている。また、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の外部電極３０ａは、第１の内部電極層１６ａの第１の引出部２８ａと電気的に接続される。
　第２の外部電極３０ｂは、第２の内部電極層１６ｂに接続され、少なくとも第２の端面１２ｆの表面に配置されている。また、第２の外部電極３０ｂは、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層１６ｂの第２の引出部２８ｂと電気的に接続される。
　積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部２６ａと第２の内部電極層１６ｂの第２の対向電極部２６ｂとが誘電体層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極３０ａと第２の内部電極層１６ｂが接続された第２の外部電極３０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
　外部電極３０は、金属成分およびガラス成分を含む下地電極層３２と、下地電極層３２の表面に形成されるめっき層３４とを含む。
　第１の外部電極３０ａは、第１の端面１２ｅの表面に配置される第１の下地電極層３２ａを有し、第１の下地電極層３２ａの表面に配置される第１のめっき層３４ａを有していることが好ましい。
　第２の外部電極３０ｂは、第２の端面１２ｆの表面に配置される第２の下地電極層３２ｂを有し、第２の下地電極層３２ｂの表面に配置される第２のめっき層３４ｂを有していることが好ましい。
　下地電極層３２は、第１の下地電極層３２ａおよび第２の下地電極層３２ｂを有する。
　第１の下地電極層３２ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。
　第２の下地電極層３２ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。
　なお、第１の下地電極層３２ａは、積層体１２の第１の端面１２ｅの表面のみに配置されてもよいし、第２の下地電極層３２ｂは、積層体１２の第２の端面１２ｆの表面のみに配置されていてもよい。
　下地電極層３２は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
　以下、下地電極層３２を上記の焼付け層、導電性樹脂層、薄膜層とした場合の各構成について説明する。
　焼付け層は、ガラス成分と金属成分とを含む。焼付け層のガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。焼付け層の金属成分としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、ガラス成分および金属成分を含む導電性ペーストを積層体１２に塗布して焼付けたものである。焼付け層は、内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極層１６および誘電体層１４を有する積層チップを焼成して積層体を得た後に、積層体に導電性ペーストを焼付けたものでもよい。
　なお、内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合いは、焼付け層はガラス成分の代わりに誘電体材料を添加したものを焼付けて形成することが好ましい。
　焼付け層は、複数層であってもよい。
　第１の下地電極層３２ａを焼付け層で形成した場合、第１の端面１２ｅに位置する第１の下地電極層３２ａの積層方向ｘ中央部における厚みは、例えば、３μｍ以上１００μｍ以下程度であることが好ましい。
　また、第２の下地電極層３２ｂを焼付け層で形成した場合、第２の端面１２ｆに位置する第２の下地電極層３２ｂの積層方向ｘ中央部における厚みは、例えば、３μｍ以上１００μｍ以下程度であることが好ましい。
　また、第１の主面１２ａおよび第２の主面１２ｂ上に焼付け層により下地電極層３２を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ上に位置する第１の下地電極層３２ａの長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ方向の厚みは、例えば、３μｍ以上７０μｍ以下程度であることが好ましく、第１の主面１２ａおよび第２の主面１２ｂ上に位置する第２の下地電極層３２ｂの長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ方向の厚みは、例えば、３μｍ以上７０μｍ以下程度であることが好ましい。
　さらに、第１の側面１２ｃおよび第２の側面１２ｄ上に焼付け層により下地電極層３２を設ける場合には、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する第１の下地電極層３２ａの長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ方向の厚みは、例えば、１０μｍ以上１００μｍ以下程度であることが好ましく、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する第２の下地電極層３２ｂの長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ方向の厚みは、例えば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　下地電極層３２として導電性樹脂層を設ける場合、導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体１２上に直接配置されてもよい。もっとも、導電性樹脂層は、両端面１２ｅ，１２ｆ上に位置する下地電極層３２上のみに配されてもよい。
　導電性樹脂層は、金属および熱硬化性樹脂を含む。
　導電性樹脂層は、下地電極層上を完全に覆っていてもよいし、下地電極層の一部を覆っていてもよい。
　導電性樹脂層は、熱硬化性樹脂を含むため、例えばめっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、２端子型積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、２端子型積層セラミックコンデンサ１０へのクラックを防止することができる。
　導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたは、それらを含む合金を使用することができる。
　また、金属粉の表面にＡｇコーティングされた金属粉を使用することもできる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕ、Ｎｉ、Ｓｎ、Ｂｉまたはそれらの合金粉を用いることが好ましい。また、Ｃｕ、Ｎｉに酸化防止処理を施したものを使用することもできる。導電性金属にＡｇの導電性金属粉を用いる理由としては、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
　導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、例えば、０．３μｍ以上１０μｍ以下程度であってもよい。
　導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層内部に通電経路が形成される。
　導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
　導電性樹脂層の樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物を使用することができる。
　導電性樹脂層は、複数層であってもよい。
　第１の端面１２ｅおよび第２の端面１２ｆに位置する積層体１２の積層方向ｘ中央部に位置する導電性樹脂層の厚みは、例えば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
　薄膜層は、スパッタリング法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
　めっき層３４は、第１のめっき層３４ａおよび第２のめっき層３４ｂを有する。
　第１のめっき層３４ａは、第１の下地電極層３２ａの表面を覆うように配置されている。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂの表面を覆うように配置されている。
　めっき層３４は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つの金属を含んでいればよい。
　めっき層３４は、単数層で形成されていてもよいし、複数層として形成されていてもよい。複数層として形成した場合においては、例えば、ＮｉめっきおよびＳｎめっきの二層構造であることが好ましい。下地電極層と直接接する層をＮｉめっきからなるめっき層とすることにより、特に、下地電極層が導電性樹脂層である場合は、積層セラミックコンデンサを実装する際に、実装に用いられるはんだによって下地電極層が侵食されることを防止することができる。
　また、Ｎｉめっきからなるめっき層の上層をＳｎめっきからなるめっき層とすることにより、２端子型積層セラミックコンデンサ１０を実装基板に実装する際に、実装に用いられるはんだの濡れ性を向上させ、容易に実装することができる。
　めっき層３４は、一層あたりの厚みは、いずれも１．０μｍ以上１５．０μｍ以下であることが好ましい。
　なお、下地電極層３２を設けずにめっき層だけで外部電極３０を形成してもよい。
　以下、図示はしていないが、下地電極層３２を設けずにめっき層を設ける構造について説明する。
　第１の外部電極３０ａおよび第２の外部電極３０ｂのそれぞれは、下地電極層が設けられず、めっき層が積層体１２の表面に直接形成されていてもよい。すなわち、２端子型積層セラミックコンデンサ１０は、第１の内部電極層１６ａまたは第２の内部電極層１６ｂに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層が形成されてもよい。
　なお、下地電極層を設けずに積層体上に直接めっき層を形成する場合は、下地電極層の厚みを削減した分を低背化すなわち薄型化または、積層体厚みすなわち有効層部の厚みに転化できるため、積層体１２の厚みの設計自由度を向上することができる。
　めっき層は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。下層めっき電極および上層めっき電極はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ又はＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
　さらに、下層めっき電極は、半田バリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、半田濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。
　また、例えば、第１の内部電極層１６ａおよび第２の内部電極層１６ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、第１の外部電極３０ａおよび第２の外部電極３０ｂはそれぞれ、下層めっき電極のみで構成されてもよい。めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
　ここで、下地電極層３２を設けずにめっき層だけで外部電極３０を形成する場合、下地電極層３２を設けずに配置するめっき層の１層あたりの厚みは、１．０μｍ以上１５．０μｍ以下であることが好ましい。
　さらに、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
　積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む２端子型積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む２端子型積層セラミックコンデンサ１０の積層方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む２端子型積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
　２端子型積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が０．２ｍｍ以上１１．０ｍｍ以下、幅方向ｙのＷ寸法が０．１ｍｍ以上１１．０ｍｍ以下、積層方向ｘのＴ寸法が０．１ｍｍ以上１１．０ｍｍ以下である。また、２端子型積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
　図１に示す２端子型積層セラミックコンデンサ１０は、第１の内部電極層１６ａの第１の引出部２８ａが、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第１の引出部２８ａ間において、積層方向で少なくとも２以上の第１の引出部２８ａに跨るように接続されて配置される第１の接続部２９ａを有し、第２の内部電極層１６ｂの第２の引出部２８ｂが、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第２の引出部２８ｂ間において、積層方向で少なくとも２以上の第２の引出部２８ｂに跨るように接続されて配置される第２の接続部２９ｂを有する。従って、２端子型積層セラミックコンデンサ１０の剥がれが発生しやすい主面側外層部２０ａ，２０ｂ側に位置する第１の内部電極層１６ａの第１の引出部２８ａおよび第２の内部電極層１６ｂの第２の引出部２８ｂにおいて、異なる誘電体層１４上に位置する第１の引出部２８ａ間および異なる誘電体層１４上に位置する第２の引出部２８ｂ間の内部電極層１６同士の密着強度を向上させることができる。その結果、仮に積層体１２の焼成時の熱によって、内部電極層１６が横方向に凝集し、かつ、積層方向ｘに膨張して厚みが増加する玉化現象が生じた場合であっても、剥がれが発生しやすい積層体１２の両端面１２ｅ，１２ｆの部分および主面側外層部２０ａ，２０ｂ側に位置する内部電極層１６において、内部電極層１６同士が強固に接続されるため、内部電極層１６間の剥がれの発生を抑制することができる。
２．２端子型積層セラミックコンデンサの製造方法
　続いて、２端子型積層セラミックコンデンサの製造方法について説明する。
　まず、誘電体層用の誘電体シートおよび内部電極層用の導電性ペーストが準備される。誘電体シートおよび内部電極層用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってよい。
　そして、誘電体シートを形成する際には、インクジェット印刷により誘電体を含有するペーストを印刷して、誘電体シートを作成する。この時、内部電極層のパターンが印刷されていない誘電体シートに関しては、連続して印刷する。一方で、第１の内部電極層用のパターンおよび第２の内部電極層用のパターンが印刷されることとなる誘電体シートに関しては、第１の接続部および第２の接続部を形成したい箇所において、不連続に印刷し、その上に、同じくインクジェット印刷やスクリーン印刷内部電極用の導電性ペーストを印刷した際に、不連続部分に内部電極用の導電性ペーストを入り込ませることで、第１の接続部、第２の接続部を形成する。この時、インクジェット印刷で、不連続部分の幅をコントロールすることで、第１の接続部および第２の接続部の第１の端面および第２の端面をも結ぶ長さ方向の寸法をコントロールすることができる。
　また、誘電体シートに関しては、内部電極層のパターンが印刷されていない外層用の誘電体シートも準備される。
　続いて、内部電極層のパターンが印刷されていない外層用の誘電体シートが所定枚数積層されることにより、第２の主面側の第２の主面側外層部となる部分が形成される。そして、第２の主面側外層部となる部分の上に第１の内部電極層のパターンが印刷された誘電体シート、および第２の内部電極層のパターンが印刷された誘電体シートを本発明の構造となるように順次積層されることにより、内層部となる部分が形成される。その後、さらにこの内層部となる部分の上に、内部電極層のパターンが印刷されてない外層用の誘電体シートが所定枚数積層されることにより、第１の主面側の第１の主面側外層部となる部分が形成される。これにより、積層シートが作製される。
　次に、積層シートが静水圧プレスなどの手段により積層方向にプレスされることにより、積層ブロックが作製される。
　そして、積層ブロックを所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
　次に、積層チップが焼成されることにより、積層体１２が作製される。焼成温度は、誘電体層や内部電極層の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
（外部電極の形成）
（ａ）焼付け層の場合
　以下の説明では、下地電極層は焼付け層で形成するものとする。焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを準備し、これを塗布し、その後、焼付け処理を行い、下地電極層が形成される。
　焼成して得られた積層体１２の第１の端面１２ｅ上および第２の端面１２ｆ上に、第１の外部電極３０ａの第１の下地電極層３２ａ、第２の外部電極３０ｂの第２の下地電極層３２ｂが形成される。
　下地電極層３２として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを例えばディッピングなどの方法により塗布し、その後、焼付け処理を行い、下地電極層３２として焼付け層が形成される。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　また、下地電極層３２を焼付け層で形成する場合は、焼付層はセラミック成分を含有ｋさせてもよい。この場合、ガラス成分の代わりにセラミック成分が含有させてもよいし。その両方を含有させてもよい。
　セラミック成分は、たとえば、積層体１２と同種のセラミック材料であることが好ましい。なお、焼付け層にセラミック成分を含ませる場合には、焼成前の積層チップに対して、導電性ペーストを塗布し、焼成前の積層チップと焼成前の積層チップに塗布された導電性ペーストを同時に焼付けて（焼成して）、焼付け層が形成された積層体１２を形成することが好ましい。このときの焼付け処理の温度（焼成温度）は、９００℃以上１４００℃以下であることが好ましい。
（ｂ）導電性樹脂層の場合
　なお、下地電極層３２を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体１２上に直接形成してもよい。
　導電性樹脂層の形成は、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上又は積層体１２上に塗布し、２５０℃以上５５０℃以上の温度で熱処理を行い、樹脂を熱硬化させることにより行う。このときの熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　なお、導電性樹脂ペーストの塗布方法としては、下地電極層３２を焼付け層で形成する方法と同様、例えば、導電性樹脂ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
（ｃ）薄膜層の場合
　また、下地電極層３２を薄膜層で形成する場合は、外部電極３０を形成したい所望の箇所以外の部位をマスキングなどにより被覆し、露出した当該所望の箇所にスパッタ法又は蒸着法等の薄膜形成法を施すことにより下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とする。
　（めっき電極）
　さらに、下地電極層３２を設けずにめっき層だけでめっき電極として外部電極を形成してもよい。その場合は、以下の方法で形成することができる。
　第１の外部電極３０ａおよび第２の外部電極３０ｂのいずれかまたはそれぞれは、下地電極層３２を設けずに、めっき層が積層体１２の表面に直接形成されていてもよい。すなわち、２端子型積層セラミックコンデンサ１０は、第１の内部電極層１６ａと、第２の内部電極層１６ｂに直接電気的に接続されるめっき層を含む構造であってもよい。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
　（めっき層の作製）
　続いて、必要に応じて、下地電極層３２の表面、導電性樹脂層の表面もしくは下層めっき電極の表面、上層めっき電極の表面に、めっき層が形成される。
　より詳細には、本実施の形態では焼付け層である下地電極層３２上にめっき層３４としてＮｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。
　上記のようにして、第１の実施の形態の２端子型積層セラミックコンデンサ１０が製造される。
Ｂ．第２の実施の形態
１．３端子型積層セラミックコンデンサ
　本発明の第２の実施の形態に係る積層セラミックコンデンサとして、３端子型積層セラミックコンデンサ１１０について、図７ないし図１２を参照して説明する。
　図７は、本発明の第２の実施の形態に係る３端子型積層セラミックコンデンサの一例を示す外観斜視図である。図８は、本発明の第２の実施の形態に係る３端子型積層セラミックコンデンサの一例を示す上面図である。図９は、本発明の第２の実施の形態に係る３端子型積層セラミックコンデンサの一例を示す正面図である。図１０は、図７の線Ｘ－Ｘにおける断面図である。図１１は、図７の線ＸＩ－ＸＩにおける断面図である。図１２は、図１１の線ＸＩ－ＸＩにおける断面図である。図１３は、図１１の線ＸＩＩ－ＸＩＩにおける断面図である。
　積層体１２は、積層された複数の誘電体層１４と、誘電体層１４上に積層された複数の内部電極層１１６とを有する。誘電体層１４と内部電極層１１６は、積層方向ｘに積層される。
　積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられている。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
　積層体１２は、単数もしくは複数枚の誘電体層１４とそれらの上に配置される複数枚の内部電極層１１６から構成される内層部１８を有する。内部電極層１１６は、第１の端面１２ｅおよび第２の端面１２ｆに引き出される第１の内部電極層１１６ａと第１の側面１２ｃおよび第２の側面１２ｄに引き出される第２の内部電極層１１６ｂを有し、内層部１８では、複数枚の第１の内部電極層１１６ａおよび第２の内部電極層１１６ｂが誘電体層１４を介して対向している。
　積層体１２は、第１の主面１２ａ側に位置し、第１の主面１２ａと第１の主面１２ａ側の内層部１８の最表面とその最表面の一直線上との間に位置する複数の誘電体層１４から形成される第１の主面側外層部２０ａを有する。
　同様に、積層体１２は、第２の主面１２ｂ側に位置し、第２の主面１２ｂと第２の主面１２ｂ側の内層部１８の最表面とその最表面の一直線上との間に位置する複数の誘電体層１４から形成される第２の主面側外層部２０ｂを有する。
　また、積層体１２は、第１の側面１２ｃ側に位置し、第１の側面１２ｃと第１の側面１２ｃ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の側面側外層部２２ａを有する。
　同様に、積層体１２は、第２の側面１２ｄ側に位置し、第２の側面１２ｄと第２の側面１２ｄ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の側面側外層部２２ｂを有する。
　さらに、積層体１２は、第１の端面１２ｅ側に位置し、第１の端面１２ｅと第１の端面１２ｅ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の端面側外層部２４ａを有する。
　同様に、積層体１２は、第２の端面１２ｆ側に位置し、第２の端面１２ｆと第２の端面１２ｆ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の端面側外層部２４ｂを有する。
　第１の主面側外層部２０ａは、第１の主面１２ａ側に位置する。第１の主面側外層部２０ａは、第１の主面１２ａと第１の主面１２ａに最も近い内部電極層１１６との間に位置する複数の誘電体層１４の集合体である。
　第２の主面側外層部２０ｂは、第２の主面１２ｂ側に位置する。第２の主面側外層部２０ｂは、第２の主面１２ｂと第２の主面１２ｂに最も近い内部電極層１１６との間に位置する複数の誘電体層１４の集合体である。
　積層体１２の寸法は、特に限定されない。
　誘電体層１４の材料は、２端子型積層セラミックコンデンサ１０と共通であるので、その説明を省略する。
　また、焼成後の誘電体層１４の積層方向ｘの平均厚みも、２端子型積層セラミックコンデンサ１０と共通であるので、その説明を省略する。
　積層体１２は、複数の内部電極層１１６として、複数の第１の内部電極層１１６ａおよび複数の第２の内部電極層１１６ｂを有する。複数の第１の内部電極層１１６ａおよび複数の第２の内部電極層１１６ｂは、積層体１２の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。
　図１６に示すように、第１の内部電極層１１６ａは、第２の内部電極層１１６ｂと対向する第１の対向電極部１２６ａ、第１の対向電極部１２６ａから積層体１２の第１の端面１２ｅの表面に引き出される第１の引出部１２８ａおよび第１の対向電極部１２６ａから積層体１２の第２の端面１２ｆの表面に引き出される第２の引出部１２８ｂを備える。従って、複数の第１の引出部１２８ａは、その端部が第１の端面１２ｅの表面に引き出され、積層体１２から露出し、複数の第２の引出部１２８ｂは、その端部が第２の端面１２ｆの表面に引き出され、積層体１２から露出している。そのため、第１の内部電極層１１６ａは、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄの表面には露出していない。
　図１７に示すように、第２の内部電極層１１６ｂは、略十字形状であり、第１の内部電極層１１６ａと対向する第２の対向電極部１２６ｂ、第２の対向電極部１２６ｂから積層体１２の第１の側面１２ｃの表面に引き出される第３の引出部１２８ｃおよび第２の対向電極部１２６ｂから積層体１２の第２の側面１２ｄの表面に引き出される第４の引出部１２８ｄを備える。従って、第３の引出部１２８ｃは、その端部が第１の側面１２ｃの表面に引き出され、積層体１２から露出し、第４の引出部１２８ｄは、その端部が第２の側面１２ｄの表面に引き出され、積層体１２から露出している。そのため、第２の内部電極層１１６ｂは、積層体１２の第１の端面１２ｅの表面および第２の端面１２ｆの表面には露出していない。
　なお、第２の内部電極層１１６ｂにおける第２の対向電極部１２６ｂの４つの角部は、面取りされていないが、面取りをした形状としてもよい。これにより、第１の内部電極層１１６ａの第１の対向電極部１２６ａの角と重なることを抑制することが可能となり、電界集中を抑制することができる。その結果、電界集中により発生しうるセラミックコンデンサの絶縁破壊を抑制することができる。
　第１の引出部１２８ａは、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第１の引出部１２８ａ間において、積層方向で少なくとも２以上の第１の引出部１２８ａに跨るように接続されて配置される第１の接続部１２９ａを有する。
　第２の引出部１２８ｂは、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第２の引出部１２８ｂ間において、積層方向で少なくとも２以上の第２の引出部１２８ｂに跨るように接続されて配置される第２の接続部１２９ｂを有する。
　第３の引出部１２８ｃは、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第３の引出部１２８ｃ間において、積層方向で少なくとも２以上の第３の引出部１２８ｃに跨るように接続されて配置される第３の接続部１２９ｃを有する。
　第４の引出部１２８ｄは、第１の主面１２ａ側および第２の主面１２ｂ側の少なくともいずれか一方に位置する異なる誘電体層１４上に配置される第４の引出部１２８ｄ間において、積層方向で少なくとも２以上の第４の引出部１２８ｄに跨るように接続されて配置される第４の接続部１２９ｄを有する。
　第１の接続部１２９ａは、第１の端面側外層部２４ａの長さ方向ｚの寸法の１／２よりも第１の端面１２ｅ側に位置することが好ましい。
　第２の接続部１２９ｂは、第２の端面側外層部２４ｂの長さ方向ｚの寸法の１／２よりも第２の端面１２ｆ側に位置することが好ましい。
　第３の接続部１２９ｃは、第１の側面側外層部２２ａの長さ方向ｚの寸法の１／２よりも第１の端面１２ｅ側に位置することが好ましい。
　第４の接続部１２９ｄは、第２の側面側外層部２２ｂの長さ方向ｚの寸法の１／２よりも第２の端面１２ｆ側に位置することが好ましい。
　これにより、積層体１２の焼成時の熱によって、内部電極層１１６が横方向に凝集し、かつ、積層方向ｘに膨張して厚みが増加する玉化現象による応力集中がもっとも発生しやすい箇所において、内部電極層１１６間の密着強度を直接的に、より向上させることができる。
　第１の接続部１２９ａは複数存在することが好ましい。
　第２の接続部１２９ｂは複数存在することが好ましい。
　第３の接続部１２９ｃは複数存在することが好ましい。
　第４の接続部１２９ｄは複数存在することが好ましい。
　これにより、積層体１２の焼成時の熱によって、内部電極層１１６が横方向に凝集し、かつ、積層方向ｘに膨張して厚みが増加する玉化現象による応力集中がもっとも発生しやすい箇所において、内部電極層１１６間の密着強度を直接的に、より向上させることができる。
　第１の接続部１２９ａは、内層部１８の積層方向の中央部を除いた第１の主面１２ａ側、および内層部１８の積層方向の中央部を除いた第２の主面１２ｂ側に位置することが好ましい。
　第２の接続部１２９ｂは、内層部１８の積層方向の中央部を除いた第１の主面１２ａ側、および内層部１８の積層方向の中央部を除いた第２の主面１２ｂ側に位置することが好ましい。
　第３の接続部１２９ｃは、内層部１８の積層方向の中央部を除いた第１の主面１２ａ側、および内層部１８の積層方向の中央部を除いた第２の主面１２ｂ側に位置することが好ましい。
　第４の接続部１２９ｄは、内層部１８の積層方向の中央部を除いた第１の主面１２ａ側、および内層部１８の積層方向の中央部を除いた第２の主面１２ｂ側に位置することが好ましい。
　これにより、内部電極層１１６間の剥がれの発生を抑制しつつ、内層部１８の積層方向の中央部分においては、内部電極層１１６の引出部が存在する部分の積層体１２のセラミック強度を保つことができる。従って、内部電極層１１６間の剥がれの発生を抑制しつつ、３端子型積層セラミックコンデンサ１１０に外的な衝撃が加わった場合に、３端子型積層セラミックコンデンサ１１０の積層体１２に割れや欠け、クラックなどが発生することも抑制することができる。
　このとき、第１の接続部１２９ａが配置されていない領域である、内層部１８の積層方向の中央部の積層方向の寸法ｔ2は、内層部１８の積層方向の寸法ｔ1の２５％以上７５％以下であることが好ましい。
　第２の接続部１２９ｂが配置されていない領域である、内層部１８の積層方向の中央部の積層方向の寸法ｔ2は、内層部１８の積層方向の寸法ｔ1の２５％以上７５％以下であることが好ましい。
　第３の接続部１２９ｃが配置されていない領域である、内層部１８の積層方向の中央部の積層方向の寸法ｔ3は、内層部１８の積層方向の寸法ｔ1の２５％以上７５％以下であることが好ましい。
　第４の接続部１２９ｄが配置されていない領域である、内層部１８の積層方向の中央部の積層方向の寸法ｔ3は、内層部１８の積層方向の寸法ｔ1の２５％以上７５％以下であることが好ましい。
　ここで、第１の接続部１２９ａおよび第２の接続部１２９ｂが配置されていない領域の内層部１８の積層方向の中央部の積層方向の寸法ｔ2が、内層部１８の積層方向の寸法ｔ1の２５％より小さくなった場合には、３端子型積層セラミックコンデンサ１１０に外的な衝撃が加わった場合に、３端子型積層セラミックコンデンサ１１０の積層体１２に割れや欠け、クラックなどが発生することが懸念される。また、第１の接続部１２９ａおよび第２の接続部１２９ｂが配置されていない領域の内層部１８の積層方向の中央部の積層方向の寸法ｔ2が、内層部１８の積層方向の寸法ｔ1の７５％より大きくなった場合には、３端子型積層セラミックコンデンサ１１０の剥がれが発生しやすい主面側外層部２０ａ，２０ｂ側に位置する内層部１８の内部電極層１１６の引出部において、異なる誘電体層１４上に位置する第１の引出部１２８ａ間および異なる誘電体層１４上に位置する第２の引出部１２８ｂ間の内部電極層１１６同士の密着強度を十分に確保できない場合がある。
　また、第３の接続部１２９ｃおよび第４の接続部１２９ｄが配置されていない領域の内層部１８の積層方向の中央部の積層方向の寸法ｔ3が、内層部１８の積層方向の寸法ｔ1の２５％より小さくなった場合には、３端子型積層セラミックコンデンサ１１０に外的な衝撃が加わった場合に、３端子型積層セラミックコンデンサ１１０の積層体１２に割れや欠け、クラックなどが発生することが懸念される。また、第３の接続部１２９ｃおよび第４の接続部１２９ｄが配置されていない領域の内層部１８の積層方向の中央部の積層方向の寸法ｔ3が、内層部１８の積層方向の寸法ｔ1の７５％より大きくなった場合には、３端子型積層セラミックコンデンサ１１０の剥がれが発生しやすい側面側外層部２２ａ，２２ｂ側に位置する内層部１８の内部電極層１１６の引出部において、異なる誘電体層１４上に位置する第１の引出部１２８ａ間および異なる誘電体層１４上に位置する第２の引出部１２８ｂ間の内部電極層１１６同士の密着強度を十分に確保できない場合がある。
　第１の接続部１２９ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの寸法は、第１の内部電極層１１６ａの第１の引出部１２８ａの厚みに対して、３％以上９７％以下であることが好ましい。
　第２の接続部１２９ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの寸法は、第１の内部電極層１１６ａの第２の引出部１２８ｂの厚みに対して、３％以上９７％以下であることが好ましい。
　第３の接続部１２９ｃの第１の側面１２ｃおよび第２の側面１２ｄを結ぶ長さ方向ｚの寸法は、第２の内部電極層１１６ｂの第３の引出部１２８ｃの厚みに対して、３％以上９７％以下であることが好ましい。
　第４の接続部１２９ｄの第１の側面１２ｃおよび第２の側面１２ｄを結ぶ長さ方向ｚの寸法は、第２の内部電極層１１６ｂの第４の引出部１２８ｄの厚みに対して、３％以上９７％以下であることが好ましい。
　これにより、内部電極層１６よりも電気抵抗が高くなり、電流を流しにくくなるため、第１の接続部１２９ａないし第４の接続部１２９ｄを有することによる電気的な特性変化を防ぎつつ、内部電極層１１６間の剥がれを抑制することができる。
　第１の接続部１２９ａおよび第２の接続部１２９ｂは、３端子型積層セラミックコンデンサ１１０の幅方向ｙの中央部に集中して存在していることが好ましい。
　また、第３の接続部１２９ｃおよび第４の接続部１２９ｄは、３端子型積層セラミックコンデンサ１１０の幅方向ｙの中央部に集中して存在していることが好ましい。
　これにより、３端子型積層セラミックコンデンサ１１０の幅方向ｙの中央部でしっかりと内部電極層１６間の密着強度をより確保することが可能となる。
　第１の内部電極層１１６ａおよび第２の内部電極層１１６ｂの材料の組成、および積層方向ｘにおける層内の組成は、第１の実施の形態の２端子型積層セラミックコンデンサ１０の第１の内部電極層１６ａおよび第２の内部電極層１６ｂと同様である。
　外部電極３０は、第１の外部電極３０ａ、第２の外部電極３０ｂ、第３の外部電極３０ｃおよび第４の外部電極３０ｄを有する。
　第１の外部電極３０ａは、第１の内部電極層１１６ａに接続され、第１の端面１２ｅの表面に配置されている。また、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の外部電極３０ａは、第１の内部電極層１１６ａの第１の引出部１２８ａと電気的に接続される。
　第２の外部電極３０ｂは、第１の内部電極層１１６ａに接続され、第２の端面１２ｆの表面に配置されている。また、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第１の内部電極層１１６ａの第２の引出部１２８ｂと電気的に接続される。
　第３の外部電極３０ｃは、第２の内部電極層１１６ｂに接続され、第１の側面１２ｃの表面に配置されている。また、第３の外部電極３０ｃは、積層体１２の第１の側面１２ｃから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部にも配置される。この場合、第３の外部電極３０ｃは、第２の内部電極層１１６ｂの第３の引出部１２８ｃと電気的に接続される。
　第４の外部電極３０ｄは、第２の内部電極層１１６ｂに接続され、第２の側面１２ｄの表面に配置されている。また、第４の外部電極３０ｄは、積層体１２の第２の側面１２ｄから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部にも配置される。この場合、第４の外部電極３０ｄは、第２の内部電極層１１６ｂの第４の引出部１２８ｄと電気的に接続される。
　積層体１２内においては、第１の内部電極層１１６ａの第１の対向電極部１２６ａと第２の内部電極層１１６ｂの第２の対向電極部１２６ｂとが誘電体層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１１６ａが接続された第１の外部電極３０ａおよび第２の外部電極３０ｂと第２の内部電極層１１６ｂが接続された第３の外部電極３０ｃおよび第４の外部電極３０ｄとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
　下地電極層３２は、第１の下地電極層３２ａ、第２の下地電極層３２ｂ、第３の下地電極層３２ｃおよび第４の下地電極層３２ｄを有する。
　第１の下地電極層３２ａは、第１の内部電極層１１６ａに接続され、第１の端面１２ｅの表面に配置されている。また、第１の下地電極層３２ａは、第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の下地電極層３２ａは、第１の内部電極層１１６ａの第１の引出部１２８ａと電気的に接続される。
　第２の下地電極層３２ｂは、第１の内部電極層１１６ａに接続され、第２の端面１２ｆの表面に配置されている。また、第２の下地電極層３２ｂは、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の下地電極層３２ｂは、第１の内部電極層１１６ａの第２の引出部１２８ｂと電気的に接続される。
　第３の下地電極層３２ｃは、第２の内部電極層１１６ｂに接続され、第１の側面１２ｃの表面に配置されている。また、第３の下地電極層３２ｃは、第１の側面１２ｃから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部にも配置される。この場合、第３の下地電極層３２ｃは、第２の内部電極層１１６ｂの第３の引出部１２８ｃと電気的に接続される。
　第４の下地電極層３２ｄは、第２の内部電極層１１６ｂに接続され、第２の側面１２ｄの表面に配置されている。また、第４の下地電極層３２ｄは、第２の側面１２ｄから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部にも配置される。この場合、第４の下地電極層３２ｄは、第２の内部電極層１１６ｂの第４の引出部１２８ｄと電気的に接続される。
　めっき層３４は、第１のめっき層３４a、第２のめっき層３４ｂ、第３のめっき層３４ｃおよび第４のめっき層３４ｄを有する。
　第１のめっき層３４ａは、第１の下地電極層３２ａの表面を覆うように配置されている。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂの表面を覆うように配置されている。
　第３のめっき層３４ｃは、第３の下地電極層３２ｃの表面を覆うように配置されている。
　第４のめっき層３４ｄは、第４の下地電極層３２ｄの表面を覆うように配置されている。
　３端子型積層セラミックコンデンサ１１０の外部電極３０の第１の外部電極３０ａ、第２の外部電極３０ｂ、第３の外部電極３０ｃおよび第４の外部電極３０ｄの材料の組成、および層内の構成は、第１の実施の形態の２端子型積層セラミックコンデンサ１０の外部電極３０の第１の外部電極３０ａおよび第２の外部電極３０ｂと同様である。
　積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む３端子型積層セラミックコンデンサ１１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む３端子型積層セラミックコンデンサ１１０の積層方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む３端子型積層セラミックコンデンサ１１０の幅方向ｙの寸法をＷ寸法とする。
　３端子型積層セラミックコンデンサ１１０の寸法は、特に限定されないが、長さ方向ｚのＬ寸法が０．２ｍｍ以上１１．０ｍｍ以下、幅方向ｙのＷ寸法が０．１ｍｍ以上１１．０ｍｍ以下、積層方向ｘのＴ寸法が０．１ｍｍ以上１１．０ｍｍ以下である。なお、３端子型積層セラミックコンデンサ１１０の寸法は、マイクロスコープにより測定することができる。
　これにより、図６に示す３端子型積層セラミックコンデンサ１１０は、図１に示す２端子型積層セラミックコンデンサ１０のとり得る構成と同様の種々の構成をとることができ、当該種々の構成に応じた種々の効果を奏する。
２．３端子型積層セラミックコンデンサの製造方法
　次に、３端子型積層セラミックコンデンサの製造方法について説明する。
　まず、誘電体層用の誘電体シートおよび内部電極層用の導電性ペーストが準備される。誘電体シートおよび内部電極層用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってよい。
　そして、誘電体シートを形成する際には、インクジェット印刷により誘電体を含有するペーストを印刷して、誘電体シートを作成する。この時、内部電極層のパターンが印刷されていない誘電体シートに関しては、連続して印刷する。一方で、第１の内部電極層用のパターンおよび第２の内部電極層用のパターンが印刷されることとなる誘電体シートに関しては、第１の接続部および第２の接続部を形成したい箇所において、不連続に印刷し、その上に、同じくインクジェット印刷やスクリーン印刷内部電極用の導電性ペーストを印刷した際に、不連続部分に内部電極用の導電性ペーストを入り込ませることで、第１の接続部、第２の接続部を形成する。この時、インクジェット印刷で、不連続部分の幅をコントロールすることで、第１の接続部および第２の接続部の第１の端面および第２の端面をも結ぶ長さ方向の寸法をコントロールすることができる。
　また、誘電体シートに関しては、内部電極層のパターンが印刷されていない外層用の誘電体シートも準備される。
　続いて、内部電極層のパターンが印刷されていない外層用の誘電体シートが所定枚数積層されることにより、第２の主面側の第２の主面側外層部となる部分が形成される。そして、第２の主面側外層部となる部分の上に第１の内部電極層のパターンが印刷された誘電体シート、および第２の内部電極層のパターンが印刷された誘電体シートを本発明の構造となるように順次積層されることにより、内層部となる部分が形成される。その後、さらにこの内層部となる部分の上に、内部電極層のパターンが印刷されてない外層用の誘電体シートが所定枚数積層されることにより、第１の主面側の第１の主面側外層部となる部分が形成される。これにより、積層シートが作製される。
　次に、積層シートが静水圧プレスなどの手段により積層方向にプレスされることにより、積層ブロックが作製される。
　そして、積層ブロックを所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
　次に、積層チップが焼成されることにより、積層体１２が作製される。焼成温度は、誘電体層や内部電極層の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
　（外部電極の形成）
（ａ）焼付け層の場合
　以下の説明では、下地電極層は焼付け層で形成するものとする。焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを準備し、これを塗布し、その後、焼付け処理を行い、下地電極層が形成される。
　焼成して得られた積層体１２の第１の側面１２ｃ上に第３の外部電極３０ｃの第３の下地電極層３２ｃが形成され、積層体１２の第２の側面１２ｄ上に第４の外部電極３０ｄの第４の下地電極層３２ｄが形成される。
　下地電極層３２として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを塗布し、その後、焼付け処理を行い、下地電極層３２として焼付け層が形成される。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　ここで、焼付け層の形成方法としては、様々な方法を用いることができる。たとえば、導電性ペーストをスリットから押し出して塗布する工法を用いることができる。この工法の場合、導電性ペーストの押し出し量を多くすることで、第１の側面１２ｃ上および第２の側面１２ｄ上だけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成することができる。
　また、ローラー転写法を用いて形成することもできる。ローラー転写法の場合、第１の側面１２ｃ上および第２の側面１２ｄ上だけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成するとき、ローラー転写の際の押し付け圧力を強くすることで第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成することが可能となる。
　次に、焼成して得られた積層体１２の第１の端面１２ｅ上に第１の外部電極３０ａの第１の下地電極層３２ａが形成され、積層体１２の第２の端面１２ｆ上に第２の外部電極３０ｂの第２の下地電極層３２ｂが形成される。
　第３の外部電極３０ｃおよび第４の外部電極３０ｄの各下地電極層３２の形成時と同様、下地電極層３２として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを塗布し、その後、焼付け処理を行い、下地電極層３２として焼付け層が形成される。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　また、第１の外部電極３０ａおよび第２の外部電極３０ｂの下地電極層３２として焼付け層の形成方法としては、下地電極層用の導電性ペーストをディップ工法により、第１の端面１２ｅ、第２の端面１２ｆだけでなく、第１の主面１２ａの一部、第２の主面１２ｂの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部にまで延びるように形成される。
　なお、焼付け処理に関しては、第３の外部電極３０ｃの第３の下地電極層３２ｃ、第４の外部電極３０ｄの第４の下地電極層３２ｄ、第１の外部電極３０ａの第１の下地電極層３２ａおよび第２の外部電極３０ｂの第２の下地電極層３２ｂを同時に焼付けてもよいし、第３の外部電極３０ｃの第３の下地電極層３２ｃおよび第４の外部電極３０ｄの第４の下地電極層３２ｄと、第１の外部電極３０ａの第１の下地電極層３２ａおよび第２の外部電極３０ｂの第２の下地電極層３２ｂとを、それぞれ別々に焼付けてもよい。
（ｂ）導電性樹脂層の場合
　なお、下地電極層３２を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体１２上に直接形成してもよい。
　導電性樹脂層の形成方法は、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上又は積層体１２上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させることにより行う。このときの熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　なお、導電性樹脂ペーストの塗布方法としては、下地電極層３２を焼付け層で形成する方法と同様、例えば、導電性樹脂ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
（ｃ）薄膜層の場合
　また、下地電極層３２を薄膜層で形成する場合は、外部電極３０を形成したい所望の箇所以外の部位をマスキングなどにより被覆し、露出した当該所望の箇所スパッタ法または蒸着法等の薄膜形成法を施すことにより下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とする。
　（めっき電極）
　さらに、下地電極層３２を設けずにめっき層だけでめっき電極として外部電極を形成してもよい。その場合は、以下の方法で形成することができる。
　第１の外部電極３０ａないし第４の外部電極３０ｄのいずれかまたはそれぞれは、下地電極層３２を設けずに、めっき層が積層体１２の表面に直接形成されていてもよい。すなわち、３端子型積層セラミックコンデンサ１１０は、第１の内部電極層１１６ａと、第２の内部電極層１１６ｂに直接電気的に接続されるめっき層を含む構造であってもよい。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
　（めっき層の作製）
　続いて、必要に応じて、下地電極層３２の表面、導電性樹脂層の表面もしくは下層めっき電極の表面、上層めっき電極の表面に、めっき層が形成される。
　より詳細には、本実施の形態では焼付け層である下地電極層３２上にめっき層３４としてＮｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。
　上述のようにして、第２の実施の形態にかかる３端子型積層セラミックコンデンサ１１０が製造される。
　以上説明したものを含めて、本発明は、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、構成、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
＜１＞
積層された複数の誘電体層と、前記誘電体層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
　前記第１の端面上に配置される第１の外部電極と、
　前記第２の端面上に配置される第２の外部電極と、
を有する、積層セラミックコンデンサであって、
　前記複数の内部電極層は、異なる前記誘電体層上に交互に配置される複数の第１の内部電極層と複数の第２の内部電極層とを有し、
　前記複数の第１の内部電極層は、前記第２の内部電極層と対向する複数の第１の対向電極部と、前記複数の第１の対向電極部のそれぞれから延び、前記第１の端面に引き出される複数の第１の引出部と、を有し、
　前記第２の内部電極層は、前記第１の内部電極層と対向する複数の第２の対向電極部と、前記複数の第２の対向電極部のそれぞれから延び、前記第１の側面に引き出される複数の第２の引出部と、を有し、
　前記第１の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の前記異なる誘電体層上に位置する前記第１の引出部間において、前記積層方向で少なくとも２つ以上の前記第１の引出部に跨るように接続される第１の接続部を有し、
　前記第２の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第２の引出部間において、前記積層方向で少なくとも２つ以上の前記第２の引出部に跨るように接続される第２の接続部を有する、積層セラミックコンデンサ。
＜２＞
　前記積層体は、前記複数の内部電極層が対向する内層部と、
　前記第１の端面側に位置し、前記第１の端面と前記第１の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第１の端面側外層部と、
　前記第２の端面側に位置し、前記第２の端面と前記第２の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第２の端面側外層部と、
を有し、
　前記第１の接続部は、前記第１の端面側外層部の前記長さ方向の寸法の１／２よりも前記第１の端面側に位置し、
　前記第２の接続部は、前記第２の端面側外層部の前記長さ方向の寸法の１／２よりも前記第２の端面側に位置する、＜１＞に記載の積層セラミックコンデンサ。
＜３＞
前記第１の接続部および前記第２の接続部は複数存在する、＜１＞または＜２＞に記載の積層セラミックコンデンサ。
＜４＞
前記第１の接続部および前記第２の接続部は、前記内層部の前記積層方向中央部を除いた前記第１の主面側および前記内層部の前記積層方向中央部を除いた前記第２の主面側の少なくともいずれか一方に位置する、＜１＞ないし＜３＞のいずれかに記載の積層セラミックコンデンサ。
＜５＞
　複数の積層された誘電体層と、前記誘電体層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
　前記複数の誘電体層上に配置され、前記第１の端面および前記第２の端面に引き出された複数の第１の内部電極層と、
　　前記複数の誘電体層上に配置され、前記第１の側面および前記第２の側面に引き出された複数の第２の内部電極層と、
　　前記第１の端面上に配置されており、前記第１の内部電極層に接続される第１の外部電極と、
　　前記第２の端面上に配置されており、前記第１の内部電極層に接続される第２の外部電極と、
　　前記第１の側面上に配置されており、前記第２の内部電極層に接続される第３の外部電極と、
　　前記第２の側面上に配置されており、前記第２の内部電極層に接続される第４の外部電極と、
を有する積層セラミックコンデンサであって、
　　前記複数の第１の内部電極層は、前記誘電体層を介して前記第２の内部電極層と対向する複数の第１の対向電極部と、前記複数の第１の対向電極部のそれぞれから、延び前記第１の端面に引き出される複数の第１の引出部と、
　　前記複数の第１の対向電極部のそれぞれから延び、前記第２の端面に引き出される複数の第２の引出部と、を有し、
　　前記複数の第２の内部電極層は、前記誘電体層を介して前記第１の内部電極層と対向する複数の第２の対向電極部と、前記複数の第２の対向電極部のそれぞれから延び、前記第１の側面に引き出される複数の第３の引出部と、
　　前記複数の第２の対向電極部のそれぞれから延び前記第２の側面に引き出される複数の第４の引出部と、を有し、
　　前記第１の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第１の引出部間において、前記積層方向で少なくとも２つ以上の前記第１の引出部に跨るように接続される第１の接続部を有し、
　　前記第２の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第２の引出部間において、前記積層方向で少なくとも２つ以上の前記第２の引出部に跨るように接続される第２の接続部を有し、
　　前記第３の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第３の引出部間において、前記積層方向で少なくとも２つ以上の前記第３の引出部に跨るように接続される第３の接続部を有し、
　　前記第４の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第４の引出部間において、前記積層方向で少なくとも２つ以上の前記第４の引出部に跨るように接続される第４の接続部を有する、積層セラミックコンデンサ。
＜６＞
　前記積層体は、前記複数の内部電極層が対向する内層部と、
　前記第１の側面側に位置し、前記第１の側面と前記第１の側面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第１の側面側外層部と、
　前記第２の側面側に位置し、前記第２の側面と前記第２の側面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第２の側面側外層部と、
　前記第１の端面側に位置し、前記第１の端面と前記第１の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第１の端面側外層部と、
　前記第２の端面側に位置し、前記第２の端面と前記第２の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第２の端面側外層部と、を有し、
　前記第１の接続部は、前記第１の端面側外層部の前記長さ方向の寸法の１／２よりも前記第１の端面側に位置し、
　前記第２の接続部は、前記第２の端面側外層部の前記長さ方向の寸法の１／２よりも前記第２の端面側に位置し、
　前記第３の接続部は、前記第１の側面側外層部の前記幅方向の寸法の１／２よりも前記第１の側面側に位置し、
　前記第４の接続部は、前記第２の側面側外層部の前記幅方向の寸法の１／２よりも前記第２の側面側に位置している、＜５＞に記載の積層セラミックコンデンサ。
＜７＞
　前記第１の接続部および前記第２の接続部ならびに前記第３の接続部および前記第４の接続部は複数存在する、＜５＞または＜６＞に記載の積層セラミックコンデンサ。
＜８＞
　前記第１の接続部および前記第２の接続部ならびに前記第３の接続部および前記第４の接続部は、前記内層部の前記積層方向中央部を除いた前記第１の主面側および前記内層部の前記積層方向中央部を除いた前記第２の主面側の少なくともいずれか一方に位置する、＜５＞ないし＜７＞のいずれかに記載の積層セラミックコンデンサ。
　　１０　２端子型積層セラミックコンデンサ
　　１１０　３端子型積層セラミックコンデンサ
　　１２　積層体
　　１２ａ　第１の主面
　　１２ｂ　第２の主面
　　１２ｃ　第１の側面
　　１２ｄ　第２の側面
　　１２ｅ　第１の端面
　　１２ｆ　第２の端面
　　１４　誘電体層
　　１６、１１６　内部電極層
　　１６ａ、１１６ａ　第１の内部電極層
　　１６ｂ、１１６ｂ　第２の内部電極層
　　１８　内層部
　　２０ａ　第１の主面側外層部
　　２０ｂ　第２の主面側外層部
　　２２ｃ　第１の側面側外層部
　　２２ｄ　第２の側面側外層部
　　２４ｅ　第１の端面側外層部
　　２４ｆ　第２の端面側外層部
　　２６ａ、１２６ａ　第１の対向電極部
　　２６ｂ、１２６ｂ　第２の対向電極部
　　２８ａ、１２８ａ　第１の引出部
　　２８ｂ、１２８ｂ　第２の引出部
　　１２８ｃ　第３の引出部
　　１２８ｄ　第４の引出部
　　３０　外部電極
　　３０ａ　第１の外部電極
　　３０ｂ　第２の外部電極
　　３０ｃ　第３の外部電極
　　３０ｄ　第４の外部電極
　　３２　下地電極
　　３２ａ　第１の下地電極層
　　３２ｂ　第２の下地電極層
　　３２ｃ　第３の下地電極層
　　３２ｄ　第４の下地電極層
　　３４　めっき層
　　３４ａ　第１のめっき層
　　３４ｂ　第２のめっき層
　　３４ｃ　第３のめっき層
　　３４ｄ　第４のめっき層
　　ｘ　積層方向
　　ｙ　幅方向
　　ｚ　長さ方向

Claims (8)

  1. 　積層された複数の誘電体層と、前記誘電体層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
    　前記第１の端面上に配置される第１の外部電極と、
    　前記第２の端面上に配置される第２の外部電極と、
    を有する、積層セラミックコンデンサであって、
    　前記複数の内部電極層は、異なる前記誘電体層上に交互に配置される複数の第１の内部電極層と複数の第２の内部電極層とを有し、
    　前記複数の第１の内部電極層は、前記第２の内部電極層と対向する複数の第１の対向電極部と、前記複数の第１の対向電極部のそれぞれから延び、前記第１の端面に引き出される複数の第１の引出部と、を有し、
    　前記第２の内部電極層は、前記第１の内部電極層と対向する複数の第２の対向電極部と、前記複数の第２の対向電極部のそれぞれから延び、前記第１の側面に引き出される複数の第２の引出部と、を有し、
    　前記第１の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の前記異なる誘電体層上に位置する前記第１の引出部間において、前記積層方向で少なくとも２つ以上の前記第１の引出部に跨るように接続される第１の接続部を有し、
    　前記第２の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第２の引出部間において、前記積層方向で少なくとも２つ以上の前記第２の引出部に跨るように接続される第２の接続部を有する、積層セラミックコンデンサ。
  2. 　前記積層体は、前記複数の内部電極層が対向する内層部と、
    　前記第１の端面側に位置し、前記第１の端面と前記第１の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第１の端面側外層部と、
    　前記第２の端面側に位置し、前記第２の端面と前記第２の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第２の端面側外層部と、
    を有し、
    　前記第１の接続部は、前記第１の端面側外層部の前記長さ方向の寸法の１／２よりも前記第１の端面側に位置し、
    　前記第２の接続部は、前記第２の端面側外層部の前記長さ方向の寸法の１／２よりも前記第２の端面側に位置する、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記第１の接続部および前記第２の接続部は複数存在する、請求項１または請求項２に記載の積層セラミックコンデンサ。
  4. 　前記第１の接続部および前記第２の接続部は、前記内層部の前記積層方向中央部を除いた前記第１の主面側および前記内層部の前記積層方向中央部を除いた前記第２の主面側の少なくともいずれか一方に位置する、請求項１ないし請求項３のいずれかに記載の積層セラミックコンデンサ。
  5. 　複数の積層された誘電体層と、前記誘電体層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
    　前記複数の誘電体層上に配置され、前記第１の端面および前記第２の端面に引き出された複数の第１の内部電極層と、
    　　前記複数の誘電体層上に配置され、前記第１の側面および前記第２の側面に引き出された複数の第２の内部電極層と、
    　　前記第１の端面上に配置されており、前記第１の内部電極層に接続される第１の外部電極と、
    　　前記第２の端面上に配置されており、前記第１の内部電極層に接続される第２の外部電極と、
    　　前記第１の側面上に配置されており、前記第２の内部電極層に接続される第３の外部電極と、
    　　前記第２の側面上に配置されており、前記第２の内部電極層に接続される第４の外部電極と、
    を有する積層セラミックコンデンサであって、
    　　前記複数の第１の内部電極層は、前記誘電体層を介して前記第２の内部電極層と対向する複数の第１の対向電極部と、前記複数の第１の対向電極部のそれぞれから、延び前記第１の端面に引き出される複数の第１の引出部と、
    　　前記複数の第１の対向電極部のそれぞれから延び、前記第２の端面に引き出される複数の第２の引出部と、を有し、
    　　前記複数の第２の内部電極層は、前記誘電体層を介して前記第１の内部電極層と対向する複数の第２の対向電極部と、前記複数の第２の対向電極部のそれぞれから延び、前記第１の側面に引き出される複数の第３の引出部と、
    　　前記複数の第２の対向電極部のそれぞれから延び前記第２の側面に引き出される複数の第４の引出部と、を有し、
    　　前記第１の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第１の引出部間において、前記積層方向で少なくとも２つ以上の前記第１の引出部に跨るように接続される第１の接続部を有し、
    　　前記第２の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第２の引出部間において、前記積層方向で少なくとも２つ以上の前記第２の引出部に跨るように接続される第２の接続部を有し、
    　　前記第３の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第３の引出部間において、前記積層方向で少なくとも２つ以上の前記第３の引出部に跨るように接続される第３の接続部を有し、
    　　前記第４の引出部は、少なくとも前記第１の主面側または少なくとも前記第２の主面側の異なる誘電体層上に位置する前記第４の引出部間において、前記積層方向で少なくとも２つ以上の前記第４の引出部に跨るように接続される第４の接続部を有する、積層セラミックコンデンサ。
  6. 　前記積層体は、前記複数の内部電極層が対向する内層部と、
    　前記第１の側面側に位置し、前記第１の側面と前記第１の側面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第１の側面側外層部と、
    　前記第２の側面側に位置し、前記第２の側面と前記第２の側面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第２の側面側外層部と、
    　前記第１の端面側に位置し、前記第１の端面と前記第１の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第１の端面側外層部と、
    　前記第２の端面側に位置し、前記第２の端面と前記第２の端面側の前記内層部の最表面との間に位置する前記複数の誘電体層から形成される第２の端面側外層部と、を有し、
    　前記第１の接続部は、前記第１の端面側外層部の前記長さ方向の寸法の１／２よりも前記第１の端面側に位置し、
    　前記第２の接続部は、前記第２の端面側外層部の前記長さ方向の寸法の１／２よりも前記第２の端面側に位置し、
    　前記第３の接続部は、前記第１の側面側外層部の前記幅方向の寸法の１／２よりも前記第１の側面側に位置し、
    　前記第４の接続部は、前記第２の側面側外層部の前記幅方向の寸法の１／２よりも前記第２の側面側に位置している、請求項５に記載の積層セラミックコンデンサ。
  7. 　前記第１の接続部および前記第２の接続部ならびに前記第３の接続部および前記第４の接続部は複数存在する、請求項５または請求項６に記載の積層セラミックコンデンサ。
  8. 　前記第１の接続部および前記第２の接続部ならびに前記第３の接続部および前記第４の接続部は、前記内層部の前記高さ方向中央部を除いた前記第１の主面側および前記内層部の前記高さ方向中央部を除いた前記第２の主面側の少なくともいずれか一方に位置する、請求項５ないし請求項７のいずれかに記載の積層セラミックコンデンサ。
PCT/JP2023/017200 2022-08-05 2023-05-02 積層セラミックコンデンサ Ceased WO2024029150A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2024538827A JP7751261B2 (ja) 2022-08-05 2023-05-02 積層セラミックコンデンサ
CN202380047069.7A CN119365950A (zh) 2022-08-05 2023-05-02 层叠陶瓷电容器
US18/979,772 US20250118497A1 (en) 2022-08-05 2024-12-13 Multilayer ceramic capacitor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-125558 2022-08-05
JP2022125558 2022-08-05

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/979,772 Continuation US20250118497A1 (en) 2022-08-05 2024-12-13 Multilayer ceramic capacitor

Publications (1)

Publication Number Publication Date
WO2024029150A1 true WO2024029150A1 (ja) 2024-02-08

Family

ID=89849065

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/017200 Ceased WO2024029150A1 (ja) 2022-08-05 2023-05-02 積層セラミックコンデンサ

Country Status (4)

Country Link
US (1) US20250118497A1 (ja)
JP (1) JP7751261B2 (ja)
CN (1) CN119365950A (ja)
WO (1) WO2024029150A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63172416A (ja) * 1987-01-12 1988-07-16 日立エーアイシー株式会社 積層セラミツクコンデンサ
JPH02251120A (ja) * 1989-03-24 1990-10-08 Murata Mfg Co Ltd 積層コンデンサ
JPH05335175A (ja) * 1992-05-28 1993-12-17 Nec Corp 積層セラミックコンデンサ
JP2012104736A (ja) * 2010-11-12 2012-05-31 Tdk Corp 貫通コンデンサ及び貫通コンデンサの実装構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63172416A (ja) * 1987-01-12 1988-07-16 日立エーアイシー株式会社 積層セラミツクコンデンサ
JPH02251120A (ja) * 1989-03-24 1990-10-08 Murata Mfg Co Ltd 積層コンデンサ
JPH05335175A (ja) * 1992-05-28 1993-12-17 Nec Corp 積層セラミックコンデンサ
JP2012104736A (ja) * 2010-11-12 2012-05-31 Tdk Corp 貫通コンデンサ及び貫通コンデンサの実装構造

Also Published As

Publication number Publication date
JPWO2024029150A1 (ja) 2024-02-08
CN119365950A (zh) 2025-01-24
US20250118497A1 (en) 2025-04-10
JP7751261B2 (ja) 2025-10-08

Similar Documents

Publication Publication Date Title
US11367574B2 (en) Multilayer ceramic capacitor
JP2021044317A (ja) 積層セラミック電子部品
US10361032B2 (en) Ceramic capacitor including first, second, and third external electrodes wrapping around side and principal surfaces
JP2022129066A (ja) 積層セラミックコンデンサ
WO2024029150A1 (ja) 積層セラミックコンデンサ
JP7196817B2 (ja) 積層セラミックコンデンサの使用方法および積層セラミックコンデンサの実装方法
JP2021125673A (ja) 積層セラミックコンデンサ
JP2022163423A (ja) 積層セラミックコンデンサ
US12505955B2 (en) Multilayer ceramic electronic component
CN216015095U (zh) 层叠陶瓷电容器
JP2020174073A (ja) 積層セラミックコンデンサ
JP7302529B2 (ja) 積層セラミックコンデンサの使用方法および積層セラミックコンデンサの実装方法
WO2025018006A1 (ja) 積層セラミックコンデンサ
JP2023154359A (ja) 貫通型積層セラミックコンデンサ
JP2023172524A (ja) 積層セラミックコンデンサ
WO2025150229A1 (ja) 積層セラミックコンデンサ
WO2025004487A1 (ja) 積層セラミックコンデンサ
WO2024018720A1 (ja) 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
WO2025115249A1 (ja) 積層セラミックコンデンサ
WO2024029149A1 (ja) 積層セラミック電子部品及び積層セラミック電子部品の実装構造
KR20250170137A (ko) 적층 세라믹 전자부품
KR20260012837A (ko) 적층 세라믹 콘덴서
WO2025121052A1 (ja) 電子部品の実装構造
WO2024018718A1 (ja) 積層セラミック電子部品および積層セラミック電子部品の実装構造
WO2024062684A1 (ja) 積層セラミックコンデンサ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23849713

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2024538827

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202380047069.7

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 202380047069.7

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 23849713

Country of ref document: EP

Kind code of ref document: A1