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WO2024090039A1 - 光検出装置及び電子機器 - Google Patents

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Publication number
WO2024090039A1
WO2024090039A1 PCT/JP2023/032280 JP2023032280W WO2024090039A1 WO 2024090039 A1 WO2024090039 A1 WO 2024090039A1 JP 2023032280 W JP2023032280 W JP 2023032280W WO 2024090039 A1 WO2024090039 A1 WO 2024090039A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
element region
substrate
electrode
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/032280
Other languages
English (en)
French (fr)
Inventor
晃 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN202380063872.XA priority Critical patent/CN119908182A/zh
Publication of WO2024090039A1 publication Critical patent/WO2024090039A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • This technology (the technology disclosed herein) relates to a light detection device and electronic equipment.
  • a photodetector has been proposed that includes, for example, a first substrate having a photoelectric conversion section, a transfer transistor, and a charge storage section (FD: Floating Diffusion), and a second substrate that is stacked on the first substrate and has pixel transistors other than the transfer transistor (see, for example, Patent Document 1).
  • the photoelectric conversion section, transfer transistor, and FD are disposed on different substrates from the pixel transistors other than the transfer transistor, so that these areas are secured and pixel characteristics can be maintained even if the pixel size is miniaturized.
  • the present disclosure aims to provide a photodetector and electronic device that can prevent the placement of transfer gates and charge storage sections from becoming difficult due to the reduction in pixel size.
  • the photodetector disclosed herein comprises (a) a semiconductor substrate, (b) a trench portion that divides the semiconductor substrate into a plurality of element regions, (c) a photoelectric conversion portion formed within the element region that generates and accumulates an electric charge according to the amount of light received, (d) a charge retention portion formed within the element region that retains the electric charge generated by the photoelectric conversion portion, and (e) a transfer transistor that transfers the electric charge accumulated by the photoelectric conversion portion to the charge retention portion, (f) the charge retention portion is formed to reach a predetermined depth within the element region from a first surface that is the surface opposite the light incident surface of the element region, and (g) the transfer transistor has a gate electrode that continuously covers at least a portion of the first surface that avoids the first region that is the region of the first surface of the element region where the charge retention portion is formed, and at least a portion of the second surface that is the surface of the element region on the trench portion side.
  • the electronic device disclosed herein comprises (a) a semiconductor substrate, (b) a trench portion that divides the semiconductor substrate into a plurality of element regions, (c) a photoelectric conversion portion formed within the element region that generates and accumulates an electric charge according to the amount of light received, (d) a charge retention portion formed within the element region that retains the electric charge generated by the photoelectric conversion portion, (e) and a transfer transistor that transfers the electric charge accumulated by the photoelectric conversion portion to the charge retention portion, (f) the charge retention portion is formed to reach a predetermined depth within the element region from a first surface that is the surface opposite the light incident surface of the element region, and (g) the transfer transistor comprises a photodetector having a gate electrode that continuously covers at least a portion of the first surface that avoids the first region that is the region of the first surface of the element region where the charge retention portion is formed, and at least a portion of the second surface that is the surface of the element region on the trench portion side.
  • FIG. 1 is a diagram showing an overall configuration of a solid-state imaging device according to a first embodiment
  • FIG. 2 is a diagram showing a circuit configuration of a pixel.
  • 2 is a diagram showing a cross-sectional configuration of the solid-state imaging device taken along line AA in FIG. 1.
  • 4 is a diagram showing a cross-sectional configuration of the solid-state imaging device taken along line BB in FIG. 3.
  • FIG. 2 is a diagram showing a connection state between an FD and a pixel transistor.
  • 4 is a diagram showing a planar configuration of a gate electrode when cut along line CC in FIG. 3.
  • FIG. 2 is a perspective view showing a configuration of an element region and a gate electrode.
  • FIG. 2 is a diagram illustrating the operation of the solid-state imaging device.
  • FIG. 4 is a diagram showing a planar configuration of a well electrode when cut along line DD in FIG. 3.
  • 1A to 1C are diagrams illustrating a method for forming a gate electrode.
  • 1A to 1C are diagrams illustrating a method for forming a gate electrode.
  • 1A to 1C are diagrams illustrating a method for forming a gate electrode.
  • 1A to 1C are diagrams illustrating a method for forming a gate electrode.
  • 1A to 1C are diagrams illustrating a method for forming a gate electrode.
  • 1A to 1C are diagrams illustrating a method for forming a gate electrode.
  • 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 12 is a diagram showing a cross-sectional configuration of a gate electrode taken along line EE in FIG. 11.
  • 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modified example.
  • FIG. 13 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modified example.
  • 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. 13 is a diagram showing a planar configuration of a gate electrode according to a modified example.
  • FIG. FIG. 13 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modified example.
  • FIG. 13 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modified example.
  • FIG. 13 is a diagram showing a cross-sectional configuration of a solid-state imaging device according to a modified example.
  • FIG. 13 is a diagram showing a cross-sectional configuration of a solid-state
  • FIGS. 1 to 34 an example of a light detection device and electronic device according to an embodiment of the present disclosure will be described with reference to FIGS. 1 to 34.
  • the embodiments of the present disclosure will be described in the following order. Note that the present disclosure is not limited to the following examples.
  • the effects described in this specification are illustrative and not limiting, and other effects may also be present.
  • Solid-state imaging device 1-1 Overall configuration of solid-state imaging device 1-2 Pixel circuit configuration 1-3 Configuration of main parts 1-4 Method of forming gate electrode 1-5 Modification 2.
  • Second embodiment Application to electronic device
  • FIG. 1 is a diagram showing an overall configuration of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 in Fig. 1 is a back-illuminated CMOS (Complementary Metal Oxide Semiconductor) image sensor. As shown in Fig.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 (1002) captures image light (incident light) from a subject via a lens group 1001, converts the amount of incident light focused on an imaging surface into an electrical signal on a pixel-by-pixel basis, and outputs the electrical signal.
  • the solid-state imaging device 1 includes a pixel region 2, a vertical drive circuit 3, a column signal processing circuit 4, a horizontal drive circuit 5, an output circuit 6, and a control circuit .
  • the pixel region 2 has a plurality of pixels 8 arranged in a two-dimensional array.
  • Each pixel 8 has a photoelectric conversion unit 12 and a plurality of pixel transistors, as shown in Figures 2 and 3.
  • As the plurality of pixel transistors for example, a transfer transistor 13, a reset transistor 14, an amplification transistor 15, and a selection transistor 16 can be used (see Figure 2).
  • the vertical drive circuit 3 is configured by, for example, a shift register, and sequentially outputs a selection pulse ⁇ SEL (see FIG. 2 ) to pixel drive wiring 9 to sequentially select each pixel 8 in the pixel area 2 on a row-by-row basis, and outputs a pixel signal of the selected pixel 8 to the column signal processing circuit 4 through a vertical signal line 10.
  • the pixel signal is a signal obtained by charges generated in the photoelectric conversion unit 12.
  • the column signal processing circuit 4 is arranged, for example, for each column of pixels 8, and performs signal processing for each pixel column on pixel signals output from one row of pixels 8. For example, correlated double sampling (CDS) for removing fixed pattern noise specific to pixels and AD (Analog Digital) conversion can be used as the signal processing.
  • the horizontal drive circuit 5 is, for example, composed of a shift register, and sequentially outputs horizontal scanning pulses to the column signal processing circuits 4, selects each of the column signal processing circuits 4 in turn, and causes the selected column signal processing circuit 4 to output a signal-processed pixel signal to the horizontal signal line 11.
  • the output circuit 6 performs signal processing on the pixel signals sequentially output from each of the column signal processing circuits 4 through the horizontal signal line 11, and outputs the processed signal.
  • various types of digital signal processing such as buffering, black level adjustment, column variation correction, etc. can be used.
  • the control circuit 7 generates clock signals and control signals that serve as a reference for the operation of the vertical drive circuit 3, the column signal processing circuit 4, the horizontal drive circuit 5, etc., based on a vertical synchronization signal, a horizontal synchronization signal, and a master clock signal (not shown). Then, the control circuit 7 outputs the generated clock signals and control signals to the vertical drive circuit 3, the column signal processing circuit 4, the horizontal drive circuit 5, etc.
  • the pixel 8 has a photoelectric conversion unit 12, four pixel transistors (a transfer transistor 13, a reset transistor 14, an amplification transistor 15, and a selection transistor 16), and a floating diffusion (hereinafter also referred to as "FD 17").
  • a transfer transistor 13 a reset transistor 14, an amplification transistor 15, and a selection transistor 16
  • FD 17 a floating diffusion
  • an n-channel MOS transistor can be used as the transfer transistor 13, the reset transistor 14, the amplification transistor 15, and the selection transistor 16.
  • the FD 17 is a charge holding unit that holds the charge (e.g., electrons) generated in the photoelectric conversion unit 12.
  • an n-type semiconductor region formed by ion-implanting n-type impurities at a high concentration can be used.
  • the pixel 8 is provided with, for example, a transfer line 18, a reset line 19, and a selection line 20 as pixel drive wiring 9, which are common to each pixel 8 in the same row.
  • One end of each of the transfer line 18, the reset line 19, and the selection line 20 is connected to the vertical drive circuit 3.
  • the photoelectric conversion unit 12 has an anode electrode electrically connected to a supply source of a predetermined potential (e.g., ground), and a cathode electrode connected to a gate electrode of the amplification transistor 15 via the transfer transistor 13.
  • the photoelectric conversion unit 12 generates electric charges according to the amount of received light.
  • the transfer transistor 13 is connected between the cathode electrode of the photoelectric conversion unit 12 and the FD 17.
  • a high-level (e.g., Vdd) active (hereinafter also referred to as "High active”) transfer pulse ⁇ TRF is applied to the gate electrode of the transfer transistor 13 via a transfer line 18.
  • Vdd high-level
  • High active transfer pulse ⁇ TRF is applied to the gate electrode, the transfer transistor 13 is turned on and transfers the charge accumulated in the photoelectric conversion unit 12 to the FD 17.
  • the drain electrode of the reset transistor 14 is connected to the pixel power supply Vdd, and the source electrode is connected to the FD 17.
  • a high active reset pulse ⁇ RST is applied to the gate electrode of the reset transistor 14 via a reset line 19 before the transfer transistor 13 transfers the charge from the photoelectric conversion unit 12 to the FD 17.
  • the reset pulse ⁇ RST is applied to the gate electrode, the reset transistor 14 is turned on, and the charge accumulated in the FD 17 is discharged to the pixel power supply Vdd, resetting the FD 17.
  • the amplifier transistor 15 has a gate electrode connected to the FD 17 and a drain electrode connected to a pixel power supply Vdd. After being reset, the amplifier transistor 15 outputs, as a pixel signal, a signal corresponding to the potential of the FD 17 after the transfer transistor 13 transfers the charge.
  • the selection transistor 16 has a drain electrode connected to the source electrode of the amplification transistor 15, and a source electrode connected to the vertical signal line 10.
  • a high active selection pulse ⁇ SEL is applied to the gate electrode of the selection transistor 16 via a selection line 20. When the selection pulse ⁇ SEL is applied to the gate electrode, the selection transistor 16 is turned on and outputs the pixel signal output from the amplification transistor 15 to the vertical signal line 10.
  • Fig. 3 is a diagram showing a cross-sectional configuration of the solid-state imaging device 1 taken along line AA in Fig. 1.
  • the solid-state imaging device 1 is configured by stacking a first substrate 100, a second substrate 200, and a third substrate 300 in this order from the light incident surface side of the solid-state imaging device 1.
  • the first substrate 100 has a photoelectric conversion unit 12, a transfer transistor 13, and an FD 17.
  • the second substrate 200 has a pixel transistor 21 that reads out the charge held in the FD 17.
  • the third substrate 300 has a logic circuit 22 that processes a pixel signal obtained by the charge read out by the second substrate 200.
  • Examples of the logic circuit 22 include a vertical drive circuit 3, a column signal processing circuit 4, a horizontal drive circuit 5, an output circuit 6, and a control circuit 7 (see FIG. 1).
  • a color filter 23 and a microlens 24 are stacked in this order on the light incidence surface (hereinafter also referred to as the "rear surface S1") side of the first substrate 100.
  • FIG. 3 illustrates a case in which one color filter 23 and one microlens 24 are arranged for four photoelectric conversion units 12 arranged in a 2 ⁇ 2 array.
  • the first substrate 100 also includes a semiconductor substrate 25 and a wiring layer 28.
  • the second substrate 200 also includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 also includes a semiconductor layer 300S and a wiring layer 300T. These are arranged in the order of the semiconductor substrate 25, the wiring layer 28, the semiconductor layer 200S, the wiring layer 200T, the wiring layer 300T, and the semiconductor layer 300S.
  • the first substrate 100 and the second substrate 200 i.e., the FD 17 and the pixel transistor 21
  • the second substrate 200 and the third substrate 300 are also electrically connected, for example, via an electrode pad 201 exposed on the surface of the wiring layer 200T and an electrode pad 301 exposed on the surface of the wiring layer 300T.
  • the electrode pad 201 may be made of, for example, copper (Cu) or aluminum (Al).
  • the first substrate 100 is configured by laminating a semiconductor substrate 25, an insulating film 26, and a planarization film 27 in this order from the second substrate 200 side.
  • a wiring layer 28 is disposed on the surface of the semiconductor substrate 25 facing the second substrate 200 (hereinafter also referred to as "surface S2").
  • the semiconductor substrate 25 is, for example, a silicon (Si) substrate.
  • a photoelectric conversion unit 12 is formed in each region of each pixel 8. That is, a plurality of photoelectric conversion units 12 are arranged in a two-dimensional array in the semiconductor substrate 25.
  • the photoelectric conversion unit 12 has a well region 12a of a first conductivity type (e.g., p-type) and a second conductivity type region 12b of a second conductivity type (conductivity type opposite to the first conductivity type, e.g., n-type) that forms a pn junction with the well region 12a.
  • the well region 12a is continuously formed on the entire sidewall surface S4 (broadly speaking, the "second surface") side of the trench portion 29, the entire light incidence surface (hereinafter also referred to as the "rear surface S3") of the element region 30, and the entire surface S2 of the element region 30.
  • the well region 12a is exposed to the entire back surface S3 side of the element region 30, the entire side wall surface S4 side of the element region 30, and the entire front surface S2 (broadly speaking, the "first surface”; the surface opposite to the light incident surface) side of the element region 30.
  • the thickness of the part of the well region 12a located on the front surface S2 side of the element region 30 is thicker than the thickness of the part located on the back surface S3 side.
  • the second conductive type region 12b is formed in a central region in the element region 30 so as to contact the well region 12a.
  • the photoelectric conversion unit 12 forms a photodiode with a pn junction between the well region 12a and the second conductive type region 12b, and generates charges (e.g., electrons) according to the amount of light received.
  • the photoelectric conversion unit 12 accumulates charges generated by photoelectric conversion in the electrostatic capacitance generated by the pn junction.
  • trench portions 29 are formed in all the regions between the adjacent photoelectric conversion portions 12. That is, the trench portions 29 are formed in a lattice shape so as to surround each of the photoelectric conversion portions 12.
  • the trench portions 29 penetrate the semiconductor substrate 25 from the back surface S3 side to the front surface S2 side.
  • the trench portions 29 divide the semiconductor substrate 25 into a plurality of regions (hereinafter, also referred to as "element regions 30").
  • the photoelectric conversion portions 12 are formed within the element regions 30.
  • FIG. 4 is a diagram showing the cross-sectional configuration of the solid-state imaging device 1 when broken along the line B-B in FIG. 3.
  • the element region 30 is cubic having four faces (side wall faces S4) on the trench portion 29 side.
  • FD17 is formed in the element region 30 in the region on the surface S2 side of the element region 30 (the surface side opposite to the light incident surface). FD17 is formed in the center of the element region 30 when viewed from the thickness direction of the semiconductor substrate 25. FD17 is also formed so as to reach a predetermined depth in the element region 30 from the surface S2 of the element region 30. As a result, FD17 is exposed to the surface S2 of the semiconductor substrate 25. The depth (predetermined depth) at which the tip of FD17 is located is less than the thickness of the portion of the well region 12a located on the surface S2 side of the element region 30.
  • FD17 is composed of an n-type semiconductor region and holds the charge transferred from the photoelectric conversion unit 12 to FD17 by the gate electrode 33.
  • the FD 17 extends in the thickness direction of the first substrate 100 and is electrically connected to the wiring of the wiring layer 200T of the second substrate 200 via a contact 31 (broadly speaking, an "electrode") that reaches from the first substrate 100 to the second substrate 200, and is electrically connected to the pixel transistor 21 (for example, the gate electrode of the amplification transistor 15 (see FIG. 2)).
  • each of the FDs 17 is electrically connected to a contact 31 arranged opposite the surface S2 of the element region 30.
  • the contact 31 is electrically connected to the region of the surface S2 of the element region 30 where the FD 17 is formed (the region where the FD 17 is exposed.
  • first region 47 also referred to as the "first region 47").
  • FIG. 6 is a diagram showing the planar configuration of the gate electrode when broken along line C-C in FIG. 3.
  • FIG. 7 is a perspective view showing the configuration of the element region 30 and the gate electrode 33.
  • the gate electrode 33 has a flat surface electrode 34 that covers the surface S2 of the element region 30, and a flat side electrode 35 that covers each of the four side wall surfaces S4 (surfaces on the trench portion 29 side) of the element region 30.
  • the surface electrode 34 By having the surface electrode 34, the area of the gate electrode 33 on the second substrate 200 side can be increased, the contact 39 for the gate electrode 33 can be prevented from stepping off the gate electrode 33, and a double contact can be formed as the contact 39.
  • the surface electrode 34 is arranged to avoid the area (first region 47) where the FD 17 is exposed on the surface S2 of the element region 30, and has an opening (hereinafter also referred to as the "first opening 36") that exposes the first region 47. 6 and 7, an example of a rectangular opening is shown as an example of the first opening 36, but the present invention is not limited thereto, and openings of various shapes such as polygonal and circular shapes can be used.
  • the contact 31 and the FD 17 are electrically connected through the first opening 36.
  • the gate electrode 33 continuously covers at least a part of the surface S2 of the element region 30 (broadly speaking, the "first surface"), which avoids the region (first region 47) in which the FD 17 is formed, and at least a part of the surface of the element region 30 on the trench portion 29 side (broadly speaking, the "second surface”; side wall surface S4).
  • FIG. 3 illustrates a case in which, at the end of the surface S2 side of the element region 30, the entire region of the surface S2 of the element region 30 in which the FD 17 is not formed and all four side wall surfaces S4 of the element region 30 are continuously covered.
  • the inner peripheral surface of the first opening 36 of the surface electrode 34 is covered with a sidewall 37. Note that the sidewall 37 shown in FIG. 3 is omitted in FIG. 6 and FIG. 7.
  • the side electrode 35 reaches from the surface S2 of the semiconductor substrate 25 to a depth deeper than the end of the back surface S3 side of the FD 17.
  • the gate electrode 33 is electrically connected to the wiring of the wiring layer 200T of the second substrate 200 through a contact 39 extending in the thickness direction of the first substrate 100.
  • FIG. 3 illustrates a case where each of the gate electrodes 33 is electrically connected to a contact 39 arranged opposite to the surface S2 of the element region 30.
  • the transfer transistor 13 deepens the potential of the entire element region 30 (excluding the region of the FD 17) at the depth where the gate electrode 33 is arranged, as shown in FIG. 8. That is, a region 38 in which the potential is modulated is formed between the photoelectric conversion unit 12 and the FD 17. By forming the region 38 in which the potential is modulated, it is possible to form a transfer path that vertically transfers the charge stored in the photoelectric conversion unit 12 from the photoelectric conversion unit 12 to the FD 17. This makes it possible to minimize the charge transfer path and improve the charge transfer efficiency.
  • the transfer transistor 13 does not form the region 38 in which the potential is modulated, and therefore no charge transfer path is formed.
  • An insulating film 26 is buried in the space inside the trench portion 29, where a portion of the side wall surface S4 is covered with the side electrode 35.
  • the insulating film 26 is buried to electrically insulate the gate electrodes 33 (between the side electrodes 35) of adjacent element regions 30.
  • Examples of materials that can be used for the insulating film 26 include silicon oxide ( SiO2 ) and silicon nitride (SiN).
  • the well region 12a of the photoelectric conversion unit 12 is electrically connected to a supply source of a predetermined potential (for example, ground) via a well electrode 40.
  • the well electrode 40 is formed facing the back surface S3 of the semiconductor substrate 25, and is arranged along the trench portion 29 so as to block the opening on the back surface S3 side of the trench portion 29 as shown in FIG. 9.
  • FIG. 9 is a diagram showing the planar configuration of the well electrode 40 when broken along line D-D in FIG. 3.
  • the well electrode 40 is electrically connected to each of the parts of the well region 12a that are exposed on the back surface S3 side of the element region 30.
  • the well electrode 40 is formed in a lattice shape that covers the opening on the back surface S3 side of the trench portion 29, and also functions as an inter-pixel light shielding portion that prevents light from entering the opening.
  • metals such as aluminum (Al) and tungsten (W) can be used as the material of the well electrode 40.
  • the insulating film 26 is disposed on the rear surface S3 side of the semiconductor substrate 25, and continuously covers the entire rear surface S3 and the inside of the trench portion 29.
  • the planarizing film 27 is disposed on the light incident surface (hereinafter also referred to as the "rear surface S5") side of the insulating film 26, and continuously covers the rear surface S5 so that the rear surface S1 of the first substrate 100 is flat.
  • the planarizing film 27 can be made of the same material as the insulating film 26, such as silicon oxide ( SiO2 ) or silicon nitride (SiN).
  • the wiring layer 28 is disposed on the surface S2 side of the semiconductor substrate 25.
  • the wiring layer 28 has an interlayer insulating film and wiring (not shown) stacked in multiple layers with the interlayer insulating film interposed therebetween.
  • the FD 17 is formed so as to reach a predetermined depth within the element region 30 from the surface S2 of the element region 30.
  • the transfer transistor 13 is configured to have a gate electrode 33 that continuously covers at least a part of the surface S2 of the element region 30, avoiding the region (first region 47, first surface) in which the FD 17 is formed, and at least a part of the surface (side wall surface S4, second surface) of the element region 30 on the trench portion 29 side.
  • the FD 17 is located within the element region 30, but the gate electrode 33 is located outside the element region 30 (within the trench portion 29).
  • the gate electrode 33 is configured to continuously cover all of the areas of the surface S2 of the element region 30 where the FD 17 is not formed and all of the four sidewall surfaces S4 of the element region 30. This allows efficient modulation by the gate electrode 33, and as shown in FIG. 8, the potential of the entire element region 30 can be deepened at the depth where the gate electrode 33 (side electrode 35) is arranged. Therefore, through the area with the deeper potential, the charge stored in the photoelectric conversion unit 12 can be vertically transferred from the photoelectric conversion unit 12 to the FD 17, the charge transfer path can be made the shortest, and the charge transfer efficiency can be improved. In addition, since the structure of the gate electrode 33 is simple, the gate electrode 33 can be formed in a small number of steps, and the gate electrode 33 can be easily formed.
  • FIG. 10A After forming the trench portion 29 and the element region 30 in the semiconductor substrate 25, the surface S2 side of the semiconductor substrate 25 (including the etching mask 56) is covered with polysilicon 55, and the polysilicon 55 is embedded in the trench portion 29. A silicon oxide film (not shown) may be formed between the element region 30 and the polysilicon 55.
  • the etching mask 56 is a mask of a single layer structure or a multilayer structure that covers the surface S2 of each element region 30.
  • FIG. 10B the surface S8 side of the polysilicon 55 is etched back to expose the etching mask 56 and the end of the element region 30.
  • the gate insulating film 32 is formed so as to continuously cover the surface S2 of the element region 30 and the surface S8 of the polysilicon 55.
  • the silicon oxide film (not shown) is removed from the exposed end of the element region 30.
  • Fig. 10D the irregularities on surface S9 of gate insulating film 32 are covered with doped polysilicon 57 (the material of gate electrode 33).
  • doped polysilicon 57 is processed to form gate electrode 33.
  • Fig. 10F wiring layer 28 is formed on surface S2 side of semiconductor substrate 25, and gate electrode 33 is covered with an insulating film. Through these steps, the gate electrode 33 can be formed.
  • the polysilicon 55 in the trench portion 29 is removed, and the insulating film 26 is formed in the trench portion 29.
  • the structure of Fig. 3 in which the insulating film 26 is filled in the space inside the trench portion 29 is formed.
  • the first opening 36 of the gate electrode 33 is a small opening, but other configurations can be adopted.
  • the first opening 36 may be a large opening.
  • the area of the FD 17 can be enlarged.
  • the sidewall 37 can be enlarged, the offset between the gate electrode 33 and the FD 17 can be increased, and the electric field generated between the gate electrode 33 and the FD 17 can be alleviated.
  • FIG. 11 is a diagram showing a planar configuration of the gate electrode 33 when broken at a position corresponding to the line CC in FIG. 3.
  • FIG. 12 is a diagram showing a cross-sectional configuration of the gate electrode 33 when broken at the line E-E in FIG. 11.
  • the gate electrode 33 covers all four sidewall surfaces S4 of the element region 30, but other configurations can be adopted.
  • the gate electrode 33 may cover only one, two, or three of the four sidewall surfaces S4 of the element region 30. This allows a space for the side electrode 35 in the trench portion 29 on the side of the surface (sidewall surface S4) that is not covered by the side electrode 35. Therefore, the side electrode 35 (side electrode 35 of another element region 30) can be easily formed in the trench portion 29 and the insulating film 26 can be easily embedded.
  • the area not covered by the surface electrode 34 can be enlarged on the surface S2 of the element region 30, and the area of the FD 17 can be enlarged.
  • a well contact 46 see Figures 23 to 26, etc.
  • 13 and 14 show an example in which the gate electrode 33 (side electrode 35) covers three of the four sidewall surfaces S4 of the element region 30, while Fig. 15 shows an example in which it covers two surfaces, and Fig. 16 shows an example in which it covers one surface.
  • the configuration shown in Fig. 14 is a modified example of the configuration shown in Fig. 13, in which the center of the surface electrode 34 is opened and the center of the surface S2 of the element region 30 is not covered by the surface electrode 34.
  • the FD17 of each element region 30 (each pixel 8) is connected to the pixel transistor 21 individually, but other configurations can be adopted.
  • the FD17 of two or more pixels 8 (element regions 30) may be electrically connected to each other to form an FD sharing configuration, and the FD17 of the FD sharing configuration may be electrically connected to one pixel transistor 21.
  • a pixel sharing unit 41 including four pixels 8 of 2 ⁇ 2 is used as a sharing unit of the FD17, and the FD17 (first region 47) of each pixel 8 is formed close to the center of the pixel sharing unit 41.
  • the FD17 (first region 47) is formed in a corner of the pixel 8 (i.e., a corner of the element region 30).
  • the FD 17 is configured to be exposed on each of the sidewall surfaces S4 at the corners of the element region 30.
  • the contacts 31 of the FD 17 are disposed close to the center of the pixel sharing unit 41, and the four contacts 31 are electrically connected to each other by wiring in the wiring layer 200T of the second substrate 200.
  • the pad portion 42 is formed in the wiring layer 28 of the first substrate 100 (at a position facing the surface S2 of the element region 30), and is disposed in the center of the pixel sharing unit 41 when viewed in the thickness direction of the semiconductor substrate 25 (when viewed in a plan view). When viewed in a plan view, the pad portion 42 is disposed so as to overlap with each of two or more FD17 (four FD17 and four first regions 47 in FIG. 18) of the pixel sharing unit 41.
  • the pad portion 42 As the material of the pad portion 42, for example, doped polysilicon to which an impurity is added can be adopted.
  • the pad portion 42 is electrically connected to two or more FD17 (four FD17 and four first regions 47 in FIG. 18) via a connection via 42a.
  • the through electrode 43 extends in the thickness direction of the semiconductor substrate 25, with one end electrically connected to the pad portion 42 and the other end electrically connected to the wiring of the wiring layer 200T of the second substrate 200, and electrically connected to the pixel transistor 21 (for example, the gate electrode of the amplification transistor 15 (see FIG. 2)) via the wiring of the wiring layer 200T.
  • the through electrode 43 electrically connects the pad portion 42 of the first substrate 100 to the pixel transistor 21 (see FIG.
  • the number of electrodes can be reduced and parasitic capacitance can be reduced compared to a method in which the FD 17 is individually connected to the pixel transistor 21 by the contact 31.
  • the side contact 44 is formed in the trench portion 29 of the first substrate 100, and is disposed in the center of the pixel sharing unit 41 when viewed from the thickness direction of the semiconductor substrate 25 (when viewed in a plan view).
  • the side contact 44 is disposed between two or more FD17 (in the trench portion 29 between four FD17 in FIG. 19) so as to contact each of the two or more FD17 (four FD17 in FIG. 19) of the pixel sharing unit 41.
  • the material of the side contact 44 for example, doped polysilicon to which an impurity is added can be adopted.
  • the side contact 44 is electrically connected to two or more FD17 (four FD17 in FIG. 19) exposed on the side wall surface S4 of the corner of the element region 30.
  • the through electrode 45 extends in the thickness direction of the semiconductor substrate 25, with one end electrically connected to the side contact 44 and the other end electrically connected to the wiring of the wiring layer 200T of the second substrate 200, and electrically connected to the pixel transistor 21 (for example, the gate electrode of the amplification transistor 15 (see FIG. 2)) via the wiring.
  • the through electrode 45 electrically connects the side contact 44 of the first substrate 100 to the pixel transistor 21 (see FIG. 3) that reads the charge held by the FD 17. Therefore, according to the configuration shown in FIG. 19, for example, the number of electrodes can be reduced and parasitic capacitance can be reduced compared to a method in which the FD 17 is connected to the pixel transistor 21 by a separate contact 31 (electrode).
  • FIG. 20 shows an example in which a pixel sharing unit 41 including two pixels 8 is used as a sharing unit of FD17, and the FD17 of each pixel 8 (element region 30) is formed close to the center of the pixel sharing unit 41.
  • the configuration shown in FIG. 20 is similar to the configuration shown in FIG. 17 in that the contact 31 of the FD17 is disposed close to the center of the pixel sharing unit 41, and the two contacts 31 are electrically connected to each other (not shown) by the wiring layer 200T of the second substrate 200.
  • the configurations shown in FIG. 21 and 22 are similar to the configuration shown in FIG. 18 in that they include a pad portion 42 and a through electrode 43, and FIG. 21 shows an example in which the pad portion 42 is large, and FIG. 22 shows an example in which the pad portion 42 is small.
  • the well region 12a is electrically connected to a supply source of a predetermined potential (for example, ground) through the well electrode 40 arranged along the trench portion 29, but other configurations can be adopted.
  • the well region 12a may be electrically connected to a supply source of a predetermined potential (ground) through a contact (hereinafter, also referred to as a "well contact 46") formed for each element region 30 and extending in the thickness direction of the first substrate 100.
  • the well contact 46 is formed opposite the back surface S3 of the element region 30 and is electrically connected to the part of the well region 12a exposed on the back surface S3 side.
  • FIG. 26 illustrates an example in which the large FD 17 shown in FIG. 12 is provided.
  • the well contact 46 is formed facing the surface S2 of the element region 30, and is electrically connected to the portion of the well region 12a exposed on the surface S2 side for each element region 30. That is, each well region 12a is electrically connected to an individual contact (well contact 46).
  • the surface electrode 34 of the gate electrode 33 is formed so as to avoid not only the region (first region 47) in which the FD 17 is formed, but also a part of the region (hereinafter also referred to as "second region 48") in which the well region 12a is formed on the surface S2 of the element region 30.
  • the well contact 46 is electrically connected to the second region 48.
  • FIG. 24 is a diagram showing a cross-sectional configuration of the semiconductor substrate 25 when broken along the line F-F in FIG. 25.
  • modulation is not required near the well contact 46, so the area A1 of the second region 48 may be made larger than the area A2 of the first region 47 ( A1 > A2 ) as shown in Fig. 26.
  • A1 > A2 a highly accurate contact formation technique is not required when forming the well contact 46, and therefore the manufacturing cost can be reduced.
  • the well regions 12a of two or more pixels 8 may be electrically connected to each other.
  • the configuration shown in FIG. 27 includes a second region 48, a pad portion 49 (broadly speaking, a "second shared connection portion"), and a through electrode 50 (broadly speaking, a "second electrode") at each of the four corners of a pixel sharing unit 41 including four pixels 8 of 2 ⁇ 2.
  • FIG. 27 illustrates an example in which the pad portion 42 for the FD 17 shown in FIG. 18 is also included.
  • the pad portion 49 is formed in the wiring layer 28 of the first substrate 100 (at a position opposite the surface S2 of the element region 30) and is disposed in the center of the four pixel sharing units 41 of 2 ⁇ 2 when viewed from the thickness direction of the semiconductor substrate 25 (when viewed in a plan view). When viewed in a plan view, the pad portion 49 is disposed so as to overlap with each of two or more well regions 12a (four well regions 12a and four second regions 48 in FIG. 27) of the adjacent pixel sharing units 41. As the material of the pad portion 49, for example, doped polysilicon to which an impurity is added can be adopted. The pad portion 49 is electrically connected to two or more well regions 12a (four well regions 12a and four second regions 48 in FIG.
  • the through electrode 43 extends in the thickness direction of the semiconductor substrate 25, one end is electrically connected to the pad portion 49, and the other end is electrically connected to the wiring of the wiring layer 200T of the second substrate 200, and is electrically connected to a supply source of a predetermined potential (ground) of the second substrate 200 through the wiring.
  • the pad portion 49 of the first substrate 100 and the supply source of a predetermined potential of the second substrate 200 are electrically connected by the through electrode 43. Therefore, with the configuration shown in FIG. 27, for example, the number of electrodes can be reduced, and parasitic capacitance can be reduced, compared to a method in which the well region 12a is connected to a supply source of a predetermined potential with an individual contact.
  • a pixel sharing unit 41 including four pixels 8 of 2 ⁇ 2 has a side contact 51 (broadly speaking, a "second shared connection portion") and a through electrode 52 (broadly speaking, a "second electrode”) at each of the four corners.
  • FIG. 28 also illustrates a case where the side contact 44 for the FD 17 shown in FIG. 19 is also provided.
  • the side contact 51 is formed in the trench portion 29 of the first substrate 100, and is disposed in the center of the four pixel sharing units 41 of 2 ⁇ 2 when viewed from the thickness direction of the semiconductor substrate 25 (when viewed in a plan view).
  • the side contact 51 is disposed between two or more well regions 12a (in the trench portion 29 between the four well regions 12a in FIG.
  • the side contact 51 is electrically connected to two or more well regions 12a (four well regions 12a in FIG. 28) exposed on the side wall surface S4 of the corner of the element region 30.
  • the through electrode 52 extends in the thickness direction of the semiconductor substrate 25, with one end electrically connected to the side contact 51 and the other end electrically connected to the wiring of the wiring layer 200T of the second substrate 200, and electrically connected to a supply source of a predetermined potential (ground) of the second substrate 200 through the wiring.
  • the side contact 51 of the first substrate 100 and the supply source of a predetermined potential (ground) of the second substrate 200 are electrically connected by the through electrode 52. Therefore, according to the configuration shown in FIG. 28, for example, the number of electrodes can be reduced and parasitic capacitance can be reduced compared to a method in which the well region 12a is connected to a supply source of a predetermined potential by individual contacts (electrodes).
  • the gate electrode 33 is configured with the surface electrode 34 and the side electrode 35, but other configurations may be adopted.
  • the gate electrode 33 may have a vertical electrode portion 53 that extends from the surface S2 of the element region 30 to a predetermined depth within the element region 30 in addition to the surface electrode 34 and the side electrode 35.
  • the vertical electrode portion 53 is disposed in the portion of the surface electrode 34 on the FD17 side (near the first region 47).
  • FIG. 29 illustrates an example in which two cylindrical vertical electrode portions 53 are formed on each gate electrode 33. Note that the shape and number of the vertical electrode portions 53 are not limited to this.
  • the vertical electrode portion 53 can boost modulation near the FD17.
  • the trench width of the trench portion 29 is constant, but other configurations may be adopted.
  • the trench width W 1 of the portion of the sidewall surface S4 of the trench portion 29 covered by the gate electrode 33 (side electrode 35) may be wider than the trench width W 2 of the portion not covered by the gate electrode 33 (side electrode 35) (W 1 >W 2 ).
  • This provides a space in the trench portion 29 by the amount (W 1 -W 2 ) of the wider trench width in the portion covered by the side electrode 35 in the trench portion 29.
  • FIG. 30 illustrates a case where the width W 3 between the side electrodes 35 is narrower than the trench width W 2.
  • FIG. 31 illustrates a case where the trench width W 2 and the width W 3 are the same.
  • the FD 17 of the first substrate 100 and the pixel transistor 21 of the second substrate 200 are electrically connected to each other by the contact 31.
  • the FD 17 of the first substrate 100 and the pixel transistor 21 of the second substrate 200 may be electrically connected to each other via the wiring 28a of the wiring layer 28 of the first substrate 100 and an electrode (hereinafter, also referred to as the "through electrode 54") that extends from the wiring layer 28 to the second substrate 200.
  • FIG. 32 illustrates an example in which the side contact 51 shown in FIG. 28 is also provided.
  • the wiring 28a of the wiring layer 28 of the first substrate 100 is electrically connected to the contact 31 extending from the surface S2 of the FD 17.
  • the through electrode 54 extends in the thickness direction of the semiconductor substrate 25, with one end electrically connected to the wiring 28a of the wiring layer 28 and the other end electrically connected to the wiring 200Ta of the wiring layer 200T of the second substrate 200.
  • the other end is electrically connected to the wiring 200Ta of the wiring layer 200T of the second substrate 200, and is electrically connected to the pixel transistor 21 (for example, the gate electrode of the amplification transistor 15 (see FIG. 2)) via the wiring 200Ta.
  • the FD 17 and the pixel transistor 21 are electrically connected by the wiring 28a of the wiring layer 28, the through electrode 54, and the wiring 200Ta of the wiring layer 200T.
  • doped polysilicon, tungsten (W), and copper (Cu) can be used as the material for the wiring 28a and 200Ta.
  • the FD 17 and the pixel transistor 21 may be electrically connected via a plurality of first electrode pads 28b arranged on the surface of the first substrate 100 facing the second substrate 200 (hereinafter also referred to as "surface S6") and a plurality of second electrode pads 200Tb arranged on the surface of the second substrate 200 facing the first substrate 100 (hereinafter also referred to as "reverse surface S7") and joined to the first electrode pads 28b.
  • surface S6 first electrode pads 28b arranged on the surface of the first substrate 100 facing the second substrate 200
  • reverse surface S7 a plurality of second electrode pads 200Tb arranged on the surface of the second substrate 200 facing the first substrate 100
  • the configuration shown in FIG. 33 is a configuration in which a Cu-Cu connection is used as the connection between the first substrate 100 and the second substrate 200, as with the second substrate 200 and the third substrate 300 shown in FIG. 3.
  • One end of the first electrode pad 28b is electrically connected to a contact 31 extending from the surface S2 of the FD 17, and the other end is exposed to the surface S6 of the wiring layer 200T.
  • one end of the second electrode pad 200Tb is exposed on the back surface S7 of the wiring layer 200T and is electrically connected to the first electrode pad 28b, and the other end is electrically connected to the wiring 200Ta of the wiring layer 200T of the second substrate 200, and is electrically connected to the pixel transistor 21 (for example, the gate electrode of the amplification transistor 15 (see FIG. 2)) via the wiring 200Ta.
  • the FD 17 and the pixel transistor 21 are electrically connected by the first electrode pad 28b of the first substrate 100 and the second electrode pad 200Tb of the second substrate 200.
  • copper (Cu) and aluminum (Al) can be used as the material of the first electrode pad 28b and the material of the second electrode pad 200Tb.
  • this technology can be applied to light detection devices in general, including distance measuring sensors that measure distance, also known as ToF (Time of Flight) sensors, in addition to the solid-state imaging device 1 as the image sensor described above.
  • a distance measuring sensor is a sensor that emits light toward an object, detects the reflected light that is reflected back from the surface of the object, and calculates the distance to the object based on the flight time from when the light is emitted to when the reflected light is received.
  • the light receiving pixel structure of this distance measuring sensor can be the structure of pixel 8 described above.
  • FIG. 34 is a diagram showing an example of a schematic configuration of an imaging device (such as a video camera or a digital still camera) as an electronic device to which the present technology is applied.
  • the imaging device 1000 includes a lens group 1001, a solid-state imaging device 1002 (solid-state imaging device 1 according to the first embodiment), a DSP (Digital Signal Processor) circuit 1003, a frame memory 1004, a monitor 1005, and a memory 1006.
  • the DSP circuit 1003, the frame memory 1004, the monitor 1005, and the memory 1006 are connected to each other via a bus line 1007.
  • the lens group 1001 guides incident light (image light) from a subject to the solid-state imaging device 1002 , and forms an image on the light receiving surface (pixel region) of the solid-state imaging device 1002 .
  • the solid-state imaging device 1002 is made up of the CMOS image sensor according to the first embodiment described above.
  • the solid-state imaging device 1002 converts the amount of incident light focused on the light receiving surface by the lens group 1001 into an electrical signal on a pixel-by-pixel basis and supplies the signal to the DSP circuit 1003 as a pixel signal.
  • the DSP circuit 1003 performs predetermined image processing on the pixel signals supplied from the solid-state imaging device 1002. Then, the DSP circuit 1003 supplies the image signals after the image processing to a frame memory 1004 on a frame-by-frame basis, and temporarily stores the image signals in the frame memory 1004.
  • the monitor 1005 is formed of a panel-type display device such as a liquid crystal panel, an organic EL (Electro Luminescence) panel, etc.
  • the monitor 1005 displays an image (moving image) of a subject based on pixel signals in frame units temporarily stored in the frame memory 1004.
  • the memory 1006 is composed of a DVD, a flash memory, etc.
  • the memory 1006 reads out and records the pixel signals temporarily stored in the frame memory 1004 on a frame-by-frame basis.
  • the electronic device to which the solid-state imaging device 1 can be applied is not limited to the imaging device 1000, but can also be applied to other electronic devices.
  • the solid-state imaging device 1 according to the first embodiment is used as the solid-state imaging device 1002, other configurations can also be adopted.
  • it may be configured to use other light detection devices to which the present technology is applied, such as the solid-state imaging device 1 according to a modified example.
  • the present technology can also be configured as follows.
  • a semiconductor substrate a trench portion that divides the semiconductor substrate into a plurality of element regions; a photoelectric conversion unit formed in the element region, which generates and accumulates electric charges according to an amount of received light; a charge holding section formed in the element region and holding charges generated by the photoelectric conversion section; a transfer transistor that transfers the charge accumulated in the photoelectric conversion unit to the charge storage unit, the charge retention portion is formed so as to extend from a first surface, which is a surface of the element region opposite to a light incidence surface, to a predetermined depth within the element region; a gate electrode continuously covering at least a portion of the first surface of the element region, avoiding a first region in which the charge holding portion is formed, and at least a portion of a second surface of the element region, the surface facing the trench portion.
  • the element region is a cube having four second surfaces
  • a first shared connection portion electrically connected to the charge storage portion of each of the two or more element regions; a first electrode electrically connected to the first shared connection portion;
  • the photoelectric conversion portion has a well region of a first conductivity type and a second conductivity type region of a second conductivity type forming a pn junction with the well region, the well region is exposed on a light incident surface side of the element region, a well electrode formed opposite to a light incident surface of the element region and disposed along the trench portion so as to close an opening of the trench portion on the light incident surface side;
  • the well electrode is electrically connected to a portion of the well region that is exposed on the light incident surface side of the element region.
  • the photoelectric conversion portion has a well region of a first conductivity type and a second conductivity type region of a second conductivity type forming a pn junction with the well region, the well region is exposed on a light incident surface side of the element region,
  • the photodetector according to any one of (1) to (8), further comprising a well contact formed opposite the light incident surface of the element region and electrically connected to a portion of the well region that is exposed on the light incident surface side of the element region.
  • the photoelectric conversion portion has a well region of a first conductivity type and a second conductivity type region of a second conductivity type forming a pn junction with the well region, the well region is exposed to the first surface side of the element region,
  • the gate electrode is formed on the first surface of the element region so as to avoid not only the first region but also a second region which is part of the region in which the well region is formed.
  • a second shared connection portion electrically connected to the well region of the two or more element regions; a second electrode electrically connected to the second shared connection portion;
  • the gate electrode has a vertical electrode portion that reaches from the first surface of the element region to a predetermined depth within the element region.
  • the charge retention portion and the pixel transistor are electrically connected via a plurality of first electrode pads arranged on the surface of the first substrate facing the second substrate, and a plurality of second electrode pads arranged on the surface of the second substrate facing the first substrate and joined to the first electrode pads.
  • 1...solid-state imaging device 2...pixel region, 3...vertical drive circuit, 4...column signal processing circuit, 5...horizontal drive circuit, 6...output circuit, 7...control circuit, 8...pixel, 9...pixel drive wiring, 10...vertical signal line, 11...horizontal signal line, 12...photoelectric conversion section, 12a...well region, 12b...second conductivity type region, 13...transfer transistor, 14...reset transistor, 15...amplification transistor, 16...selection transistor, 17...FD, 18...transfer line, 19...reset line, 20...selection line, 21...pixel transistor, 22...logic circuit, 23...color filter, 24...microlens, 25...semiconductor substrate, 26...insulating film, 27...planarizing film, 28...wiring layer, 28a...wiring, 28b...first electrode pad, 29...trench portion, 30...element region, 31...contact, 32...gate insulating film, 33...gate electrode, 34...surface electrode, 35...side electrode, 36...first opening, 37...sidewall, 38

Landscapes

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Abstract

画素サイズの縮小によって転送ゲート及び電荷保持部の配置が困難になることを抑制可能な光検出装置を提供する。具体的には、半導体基板と、半導体基板を複数の素子領域に区画するトレンチ部と、素子領域内に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、素子領域内に形成され、光電変換部で生成した電荷を保持する電荷保持部と、光電変換部が蓄積した電荷を電荷保持部に転送する転送トランジスタとを備えるようにした。そして、電荷保持部を、素子領域の光入射面と反対側の面である第１面から素子領域内の所定の深さまで達するように形成した。また、転送トランジスタを、素子領域の第１面のうちの電荷保持部が形成されている領域である第１領域を避けた第１面の少なくとも一部と、素子領域のトレンチ部側の面である第２面の少なくとも一部とを連続的に覆うゲート電極を有するようにした。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関する。
　従来、例えば、光電変換部、転送トランジスタ及び電荷保持部（ＦＤ：Floating Diffusion）を有する第１基板、第１基板に積層され、転送トランジスタ以外の画素トランジスタを有する第２基板を備える光検出装置が提案されている（例えば、特許文献１参照）。特許文献１に記載の光検出装置では、光電変換部、転送トランジスタ及びＦＤと、転送トランジスタ以外の画素トランジスタとを異なる基板に配置することにより、画素サイズが微細化されても、これらの領域を確保し、画素特性の維持を可能としている。
国際公開第２０２０／１２１７２５号
　しかし、特許文献１に記載の光検出装置では、画素サイズの微細化が進むと、転送トランジスタのゲート電極（転送ゲート）及びＦＤの配置が困難となる可能性があった。
　本開示は、画素サイズの縮小によって転送ゲート及び電荷保持部の配置が困難になることを抑制可能な光検出装置及び電子機器を提供することを目的とする。
　本開示の光検出装置は、（ａ）半導体基板と、（ｂ）半導体基板を複数の素子領域に区画するトレンチ部と、（ｃ）素子領域内に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、（ｄ）素子領域内に形成され、光電変換部で生成した電荷を保持する電荷保持部と、（ｅ）光電変換部が蓄積した電荷を電荷保持部に転送する転送トランジスタとを備え、（ｆ）電荷保持部は、素子領域の光入射面と反対側の面である第１面から素子領域内の所定の深さまで達するように形成され、（ｇ）転送トランジスタは、素子領域の第１面のうちの電荷保持部が形成されている領域である第１領域を避けた第１面の少なくとも一部と、素子領域のトレンチ部側の面である第２面の少なくとも一部とを連続的に覆うゲート電極を有することを要旨とする。
　本開示の電子機器は、（ａ）半導体基板、（ｂ）半導体基板を複数の素子領域に区画するトレンチ部、（ｃ）素子領域内に形成され、受光量に応じた電荷を生成して蓄積する光電変換部、（ｄ）素子領域内に形成され、光電変換部で生成した電荷を保持する電荷保持部、（ｅ）及び光電変換部が蓄積した電荷を電荷保持部に転送する転送トランジスタを備え、（ｆ）電荷保持部は、素子領域の光入射面と反対側の面である第１面から素子領域内の所定の深さまで達するように形成され、（ｇ）転送トランジスタは、素子領域の第１面のうちの電荷保持部が形成されている領域である第１領域を避けた第１面の少なくとも一部と、素子領域のトレンチ部側の面である第２面の少なくとも一部とを連続的に覆うゲート電極を有する光検出装置を備えることを要旨とする。
第１の実施形態に係る固体撮像装置の全体構成を示す図である。 画素の回路構成を示す図である。 図１のＡ－Ａ線で破断した場合の、固体撮像装置の断面構成を示す図である。 図３のＢ－Ｂ線で破断した場合の、固体撮像装置の断面構成を示す図である。 ＦＤと画素トランジスタとの接続状態を示す図である。 図３のＣ－Ｃ線で破断した場合の、ゲート電極の平面構成を示す図である。 素子領域及びゲート電極の構成を示す斜視図である。 固体撮像装置の動作を示す図である。 図３のＤ－Ｄ線で破断した場合の、ウェル電極の平面構成を示す図である。 ゲート電極の作成方法を示す図である。 ゲート電極の作成方法を示す図である。 ゲート電極の作成方法を示す図である。 ゲート電極の作成方法を示す図である。 ゲート電極の作成方法を示す図である。 ゲート電極の作成方法を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 図１１のＥ－Ｅ線で破断した場合の、ゲート電極の断面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係るゲート電極の平面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 第２の実施形態に係る電子機器の全体構成を示す図である。
　以下に、本開示の実施形態に係る光検出装置及び電子機器の一例を、図１～図３４を参照しながら説明する。本開示の実施形態は以下の順序で説明する。なお、本開示は以下の例に限定されるものではない。また、本明細書に記載された効果は例示であって限定されるものではなく、また他の効果があってもよい。
１．第１の実施形態：固体撮像装置
　１－１　固体撮像装置の全体の構成
　１－２　画素の回路構成
　１－３　要部の構成
　１－４　ゲート電極の作成方法
　１－５　変形例
２．第２の実施形態：電子機器への応用例
〈１．第１の実施形態〉
［１－１　固体撮像装置の全体の構成］
　本開示の第１の実施形態に係る固体撮像装置１（広義には「光検出装置」）について説明する。図１は、第１の実施形態に係る固体撮像装置１の全体構成を示す図である。
　図１の固体撮像装置１は、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。図３４に示すように、固体撮像装置１（１００２）はレンズ群１００１を介して、被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１は、画素領域２と、垂直駆動回路３と、カラム信号処理回路４と、水平駆動回路５と、出力回路６と、制御回路７とを備えている。
　画素領域２は、二次元アレイ状に配置された複数の画素８を有している。画素８は、図２及び図３に示した光電変換部１２と、複数の画素トランジスタとを有している。複数の画素トランジスタとしては、例えば、転送トランジスタ１３、リセットトランジスタ１４、増幅トランジスタ１５及び選択トランジスタ１６を用いることができる（図２参照）。
　垂直駆動回路３は、例えば、シフトレジスタによって構成され、選択パルスφSEL（図２参照）を画素駆動配線９に順次出力して、画素領域２の各画素８を行単位で順次選択し、選択した画素８の画素信号を、垂直信号線１０を通してカラム信号処理回路４に出力する。画素信号は、光電変換部１２で生成した電荷によって得られる信号である。
　カラム信号処理回路４は、例えば、画素８の列毎に配置されており、１行分の画素８から出力される画素信号それぞれに対して画素列毎に信号処理を行う。信号処理としては、例えば、画素固有の固定パターンノイズを除去するための相関二重サンプリング(CDS：Correlated Double Sampling)、ＡＤ(Analog Digital)変換を用いることができる。
　水平駆動回路５は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路４に順次出力して、カラム信号処理回路４の各々を順番に選択し、選択したカラム信号処理回路４に、信号処理された画素信号を水平信号線１１に出力させる。
　出力回路６は、カラム信号処理回路４の各々から水平信号線１１を通して順次に出力される画素信号に対して信号処理を行って出力する。信号処理としては、例えば、バファリング、黒レベル調整、列ばらつき補正等の各種デジタル信号処理を用いることができる。
　制御回路７は、垂直同期信号、水平同期信号、及びマスタクロック信号（不図示）に基づいて、垂直駆動回路３、カラム信号処理回路４及び水平駆動回路５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路７は、生成したクロック信号や制御信号を、垂直駆動回路３、カラム信号処理回路４及び水平駆動回路５等に出力する。
［１－２　画素の回路構成］
　次に、画素８の回路構成について説明する。図２は画素８の回路構成を示す図である。
　図２に示すように、画素８は、光電変換部１２と、４つの画素トランジスタ（転送トランジスタ１３、リセットトランジスタ１４、増幅トランジスタ１５、選択トランジスタ１６）と、フローティングディフュージョン（以下、「ＦＤ１７」とも呼ぶ）とを有している。転送トランジスタ１３、リセットトランジスタ１４、増幅トランジスタ１５及び選択トランジスタ１６としては、例えば、ｎチャネルのＭＯＳトランジスタを採用できる。また、ＦＤ１７は、光電変換部１２で生成した電荷（例えば、電子）を保持する電荷保持部である。例えば、ｎ型の不純物が高濃度にイオン注入されて形成されたｎ型の半導体領域を採用できる。また、画素８には、画素駆動配線９として、例えば、転送線１８、リセット線１９及び選択線２０が同一行の各画素８に対して共通に設けられている。転送線１８、リセット線１９及び選択線２０それぞれの一端は、垂直駆動回路３に接続されている。
　光電変換部１２は、アノード電極が所定の電位の供給源（例えば、グランド）に電気的に接続され、カソード電極が転送トランジスタ１３を介して増幅トランジスタ１５のゲート電極に接続されている。そして、光電変換部１２は、受光量に応じた電荷を生成する。
　転送トランジスタ１３は、光電変換部１２のカソード電極とＦＤ１７との間に接続されている。転送トランジスタ１３のゲート電極には、転送線１８を介して、高レベル（例えば、Ｖdd）がアクティブ（以下、「Ｈｉｇｈアクティブ」とも呼ぶ）の転送パルスφTRFが与えられる。転送パルスφTRFがゲート電極に与えられることにより、転送トランジスタ１３は、オン状態となって、光電変換部１２が蓄積した電荷をＦＤ１７に転送する。
　リセットトランジスタ１４は、ドレイン電極が画素電源Ｖddに接続され、ソース電極がＦＤ１７に接続されている。リセットトランジスタ１４のゲート電極には、転送トランジスタ１３による光電変換部１２からＦＤ１７への電荷の転送に先立って、ＨｉｇｈアクティブのリセットパルスφRSTがリセット線１９を介して与えられる。リセットパルスφRSTがゲート電極に与えられることにより、リセットトランジスタ１４は、オン状態となって、ＦＤ１７に蓄積している電荷を画素電源Ｖddに捨て、ＦＤ１７をリセットする。
　増幅トランジスタ１５は、ゲート電極がＦＤ１７に接続され、ドレイン電極が画素電源Ｖddに接続されている。そして、増幅トランジスタ１５は、リセット後、転送トランジスタ１３が電荷を転送した後のＦＤ１７の電位に応じた信号を画素信号として出力する。
　選択トランジスタ１６は、ドレイン電極が増幅トランジスタ１５のソース電極に接続され、ソース電極が垂直信号線１０に接続されている。選択トランジスタ１６のゲート電極には、Ｈｉｇｈアクティブの選択パルスφSELが選択線２０を介して与えられる。選択パルスφSELがゲート電極に与えられることにより、選択トランジスタ１６は、オン状態となって、増幅トランジスタ１５から出力された画素信号を垂直信号線１０に出力する。
［１－３　要部の構成］
　次に、固体撮像装置１の詳細構造について説明する。図３は、図１のＡ－Ａ線で破断した場合の、固体撮像装置１の断面構成を示す図である。
　図３に示すように、固体撮像装置１は、固体撮像装置１の光入射面側から、第１基板１００、第２基板２００、及び第３基板３００の順となるように積層して構成されている。
　第１基板１００は、光電変換部１２、転送トランジスタ１３及びＦＤ１７を有している。また、第２基板２００は、ＦＤ１７に保持された電荷を読み出す画素トランジスタ２１を有している。電荷を読み出す画素トランジスタ２１としては、例えば、リセットトランジスタ１４、増幅トランジスタ１５、選択トランジスタ１６（図２参照）が挙げられる。また、第３基板３００は、第２基板２００で読み出された電荷によって得られる画素信号を処理するロジック回路２２を有している。ロジック回路２２としては、例えば、垂直駆動回路３、カラム信号処理回路４、水平駆動回路５、出力回路６及び制御回路７（図１参照）が挙げられる。また、第１基板１００の光入射面（以下、「裏面Ｓ１」とも呼ぶ）側には、カラーフィルタ２３及びマイクロレンズ２４がこの順に積層されている。図３では、２×２のアレイ状に配列された４つの光電変換部１２に対して、１つのカラーフィルタ２３及び１つのマイクロレンズ２４が配置された場合を例示している。
　また、第１基板１００は、半導体基板２５及び配線層２８を備えている。また、第２基板２００は、半導体層２００Ｓ及び配線層２００Ｔを備えている。また、第３基板３００は、半導体層３００Ｓ及び配線層３００Ｔを備えている。これらは、半導体基板２５、配線層２８、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔ及び半導体層３００Ｓの順に配置されている。第１基板１００と第２基板２００とは（つまり、ＦＤ１７と画素トランジスタ２１とは）、例えば、第１基板１００の厚さ方向に延びている電極（コンタクト３１）によって電気的に接続されている。また、第２基板２００と第３基板３００とは、例えば、配線層２００Ｔの表面に露出している電極パッド２０１と、配線層３００Ｔの表面に露出している電極パッド３０１とを介して、電気的に接続されている。電極パッド２０１の材料としては、例えば、銅(Cu)、アルミニウム(Al)を採用することができる。
　次に、第１基板１００の詳細構造について説明する。
　図３に示すように、第１基板１００は、第２基板２００側から、半導体基板２５、絶縁膜２６及び平坦化膜２７がこの順に積層されて構成されている。また、半導体基板２５の第２基板２００側の面（以下「表面Ｓ２」とも呼ぶ）には配線層２８が配置されている。
　半導体基板２５は、例えば、シリコン（Si）基板によって構成されている。半導体基板２５には、各画素８の領域それぞれに光電変換部１２が形成されている。即ち、半導体基板２５には、複数の光電変換部１２が二次元アレイ状に配置されている。光電変換部１２は、第１導電型（例えば、ｐ型）のウェル領域１２ａと、ウェル領域１２ａとｐｎ接合をなす第２導電型（第１導電型と反対の導電型。例えば、ｎ型）の第２導電型領域１２ｂとを有している。ウェル領域１２ａは、トレンチ部２９の側壁面Ｓ４（広義には「第２面」）側全体と、素子領域３０の光入射面（以下、「裏面Ｓ３」とも呼ぶ）全体と、素子領域３０の表面Ｓ２全体とに連続的に形成されている。これにより、ウェル領域１２ａは、素子領域３０の裏面Ｓ３側の全体、素子領域３０の側壁面Ｓ４側の全体、及び素子領域３０の表面Ｓ２（広義には「第１面」。光入射面と反対側の面）側の全体のそれぞれに露出している。また、ウェル領域１２ａのうちの、素子領域３０の表面Ｓ２側に位置する部分の厚さは、裏面Ｓ３側に位置する部分の厚さよりも、厚くなっている。また、第２導電型領域１２ｂは、ウェル領域１２ａと接するように、素子領域３０内の中心側の領域に形成されている。光電変換部１２は、ウェル領域１２ａと第２導電型領域１２ｂとによるｐｎ接合でフォトダイオードを構成し、受光量に応じた電荷（例えば、電子）を生成する。また、光電変換部１２は、ｐｎ接合で生じる静電容量に光電変換で生成した電荷を蓄積する。
　また、半導体基板２５には、隣り合う光電変換部１２間の領域すべてにトレンチ部２９が形成されている。即ち、トレンチ部２９は、光電変換部１２それぞれを囲むように、格子状に形成されている。トレンチ部２９は、半導体基板２５の裏面Ｓ３側から表面Ｓ２側まで貫通している。ここで、図３及び図４に示すように、トレンチ部２９は、半導体基板２５を複数の領域（以下、「素子領域３０」とも呼ぶ）に区画している、と言える。また、光電変換部１２は、素子領域３０内に形成されている、と言える。図４は、図３のＢ－Ｂ線で破断した場合の、固体撮像装置１の断面構成を示す図である。また、素子領域３０は、トレンチ部２９側の面（側壁面Ｓ４）を４つ有する立方体状となっている。
　また、図３に示すように、素子領域３０内の、素子領域３０の表面Ｓ２側（光入射面と反対側の面側）の領域には、ＦＤ１７が形成されている。ＦＤ１７は、半導体基板２５の厚さ方向から見た場合に、素子領域３０の中心部に形成されている。また、ＦＤ１７は、素子領域３０の表面Ｓ２から素子領域３０内の所定の深さまで達するように形成されている。これにより、ＦＤ１７は、半導体基板２５の表面Ｓ２に露出されている。また、ＦＤ１７の先端部が位置する深さ（所定の深さ）は、ウェル領域１２ａのうちの、素子領域３０の表面Ｓ２側に位置する部分の厚さ未満となっている。これにより、ＦＤ１７の周囲は、ウェル領域１２ａで囲まれ、第２導電型領域１２ｂと離されている。ＦＤ１７は、ｎ型の半導体領域によって構成され、ゲート電極３３によって光電変換部１２からＦＤ１７に転送された電荷を保持する。ＦＤ１７は、図５に示すように、第１基板１００の厚さ方向に延びて、第１基板１００から第２基板２００まで達しているコンタクト３１（広義には「電極」）を介して、第２基板２００の配線層２００Ｔの配線に電気的に接続され、画素トランジスタ２１（例えば、増幅トランジスタ１５（図２参照）のゲート電極）に電気的に接続されている。図３では、ＦＤ１７のそれぞれが、素子領域３０の表面Ｓ２に対向して配置されたコンタクト３１に電気的に接続された場合を例示している。コンタクト３１は、素子領域３０の表面Ｓ２のうちの、ＦＤ１７が形成されている領域（ＦＤ１７が露出されている領域。以下、「第１領域４７」とも呼ぶ）に電気的に接続されている。
　また、図３、図６及び図７に示すように、素子領域３０の表面Ｓ２側の端部には、ゲート絶縁膜３２を介して、端部を包むようにゲート電極３３が形成されている。図６は、図３のＣ－Ｃ線で破断した場合の、ゲート電極の平面構成を示す図である。また、図７は、素子領域３０及びゲート電極３３の構成を示す斜視図である。ゲート電極３３は、素子領域３０の表面Ｓ２を覆う平板状の表面電極３４と、素子領域３０の４つの側壁面Ｓ４（トレンチ部２９側の面）それぞれを覆う平板状の側面電極３５とを有している。表面電極３４を有することにより、ゲート電極３３の第２基板２００側の面積を増大でき、ゲート電極３３用のコンタクト３９がゲート電極３３を踏み外すことを抑制することができ、また、コンタクト３９としてダブルコンタクトを形成することもできる。表面電極３４は、素子領域３０の表面Ｓ２のうちの、ＦＤ１７が露出されている領域（第１領域４７）を避けて配置され、第１領域４７を露出する開口（以下、「第１開口３６」とも呼ぶ）を有している。なお、図６、図７では、第１開口３６の一例として、矩形状の開口を用いる例を示したが、これに限られるものではなく、多角形状、円形状等の各種形状の開口を用いることができる。コンタクト３１とＦＤ１７との電気的な接続は、第１開口３６を通じて行われている。ここで、ゲート電極３３は、素子領域３０の表面Ｓ２（広義には「第１面」）のうちのＦＤ１７が形成されている領域（第１領域４７）を避けた表面Ｓ２の少なくとも一部と、素子領域３０のトレンチ部２９側の面（広義には「第２面」。側壁面Ｓ４）の少なくとも一部とを連続的に覆っている、と言える。図３では、素子領域３０の表面Ｓ２側の端部において、素子領域３０の表面Ｓ２のうちのＦＤ１７が形成されていない領域すべてと、素子領域３０の４つの側壁面Ｓ４すべてとを連続的に覆っている場合を例示している。また、表面電極３４の第１開口３６の内周面は、サイドウォール３７で覆われている。なお、図６及び図７では、図３に示したサイドウォール３７の図示を省略している。
　また、側面電極３５は、半導体基板２５の表面Ｓ２から、ＦＤ１７の裏面Ｓ３側の端部よりも深くまで達している。また、ゲート電極３３は、第１基板１００の厚さ方向に延びているコンタクト３９を介して、第２基板２００の配線層２００Ｔの配線に電気的に接続されている。図３では、ゲート電極３３のそれぞれが、素子領域３０の表面Ｓ２に対向して配置されたコンタクト３９に電気的に接続されている場合を例示している。転送トランジスタ１３は、光電変換部１２からＦＤ１７への電荷の転送時には、コンタクト３９を介して、ゲート電極３３に所定の電圧（例えば、Ｖｄｄ）を印加する。ゲート電極３３に所定の電圧が印加されると、転送トランジスタ１３は、図８に示すように、ゲート電極３３が配置されている深さにおいて、素子領域３０内全体（ＦＤ１７の領域を除く）のポテンシャルを深くする。即ち、光電変換部１２とＦＤ１７との間に、ポテンシャルが変調された領域３８を形成する。ポテンシャルが変調された領域３８を形成することにより、光電変換部１２に蓄積された電荷を光電変換部１２からＦＤ１７へ垂直転送する転送経路を形成できる。これにより、電荷の転送経路を最短化でき、電荷の転送効率を向上できる。
　なお、ゲート電極３３への所定の電圧の印加ない場合には、転送トランジスタ１３は、ポテンシャルが変調された領域３８を形成しないため、電荷の転送経路は形成されない。
　また、側面電極３５で側壁面Ｓ４の一部が被覆されたトレンチ部２９の内部の空間には、絶縁膜２６が埋め込まれている。絶縁膜２６を埋め込むことにより、隣接する素子領域３０のゲート電極３３間（側面電極３５間）が電気的に絶縁されている。絶縁膜２６の材料としては、例えば、酸化シリコン（SiO2）、窒化シリコン（SiN）を採用できる。
　また、光電変換部１２のウェル領域１２ａは、ウェル電極４０を介して、所定の電位（例えば、グランド）の供給源が電気的に接続されている。ウェル電極４０は、半導体基板２５の裏面Ｓ３に対向して形成され、図９に示すように、トレンチ部２９の裏面Ｓ３側の開口を塞ぐように、トレンチ部２９に沿って配置されている。図９は、図３のＤ－Ｄ線で破断した場合の、ウェル電極４０の平面構成を示す図である。ウェル電極４０は、ウェル領域１２ａのうちの、素子領域３０の裏面Ｓ３側に露出している部分それぞれに電気的に接続されている。これにより、ウェル電極４０は、トレンチ部２９の裏面Ｓ３側の開口を覆う格子状に形成され、開口への光の入射を妨げる画素間遮光部としても機能する。ウェル電極４０の材料としては、例えば、アルミニウム（Al）、タングステン(W)等の金属を採用できる。
　絶縁膜２６は、半導体基板２５の裏面Ｓ３側に配置され、裏面Ｓ３全体とトレンチ部２９の内部とを連続的に被覆している。平坦化膜２７は、絶縁膜２６の光入射面（以下、「裏面Ｓ５」とも呼ぶ）側に配置され、第１基板１００の裏面Ｓ１が平坦となるように、裏面Ｓ５を連続的に被覆している。平坦化膜２７の材料としては、例えば、酸化シリコン（SiO2）、窒化シリコン（SiN）等、絶縁膜２６と同じ材料を採用することができる。
　配線層２８は、半導体基板２５の表面Ｓ２側に配置されている。配線層２８は、層間絶縁膜と、層間絶縁膜を介して複数層に積層された配線（不図示）とを有している。
　以上説明したように、第１の実施形態に係る固体撮像装置１では、ＦＤ１７を、素子領域３０の表面Ｓ２から素子領域３０内の所定深さまで達するように形成した。また、転送トランジスタ１３が、素子領域３０の表面Ｓ２のうちのＦＤ１７が形成されている領域（第１領域４７。第１面）を避けた表面Ｓ２の少なくとも一部と、素子領域３０のトレンチ部２９側の面（側壁面Ｓ４。第２面）の少なくとも一部とを連続的に覆うゲート電極３３を有する構成とした。これにより、ＦＤ１７は素子領域３０内に位置するが、ゲート電極３３は素子領域３０の外側（トレンチ部２９内）に位置するため、例えば、ＦＤ１７及びゲート電極３３の両方が素子領域３０内に位置する構造とした場合に比べ、ゲート電極３３の分だけ素子領域３０内に余裕ができる。それゆえ、例えば、画素サイズの微細化が進み、素子領域３０が縮小された場合にも、転送トランジスタ１３のゲート電極３３（転送ゲート）及びＦＤ１７の配置の自由度の低下を抑制できる。したがって、画素サイズの縮小によって転送ゲート及びＦＤ１７の配置が困難になることを抑制することができる。
　また、第１の実施形態に係る固体撮像装置１では、ゲート電極３３が、素子領域３０の表面Ｓ２のうちのＦＤ１７が形成されていない領域すべてと、素子領域３０の４つの側壁面Ｓ４すべてとを連続的に覆う構成とした。これにより、ゲート電極３３によって変調を効率よく行うことができ、図８に示すように、ゲート電極３３（側面電極３５）が配置されている深さにおいて、素子領域３０内全体のポテンシャルを深くすることができる。そのため、ポテンシャルが深くなった領域を通じて、光電変換部１２に蓄積された電荷を光電変換部１２からＦＤ１７へ垂直転送でき、電荷の転送経路を最短とすることができ、電荷の転送効率を向上することができる。また、ゲート電極３３の構造がシンプルであるため、少ない工程数でゲート電極３３を形成でき、ゲート電極３３を容易に形成できる。
［１－４　ゲート電極の作成方法］
　次に、ゲート電極３３の作成方法について説明する。
　まず、図１０Ａに示すように、半導体基板２５に対して、トレンチ部２９、素子領域３０を形成した後、半導体基板２５の表面Ｓ２側（エッチングマスク５６を含む）をポリシリコン５５で覆い、トレンチ部２９内にポリシリコン５５を埋め込む。なお、素子領域３０とポリシリコン５５との間には、シリコン酸化膜（不図示）を形成してもよい。エッチングマスク５６は、素子領域３０それぞれの表面Ｓ２を覆う単層構造又は多層構造のマスクである。続いて、図１０Ｂに示すように、ポリシリコン５５の表面Ｓ８側をエッチバックして、エッチングマスク５６及び素子領域３０の端部を露出させる。続いて、図１０Ｃに示すように、素子領域３０の表面Ｓ２及びポリシリコン５５の表面Ｓ８を連続的に覆うように、ゲート絶縁膜３２を形成する。なお、ゲート絶縁膜３２の形成前には、露出している素子領域３０の端部から、上記のシリコン酸化膜（不図示）を除去しておく。
　続いて、図１０Ｄに示すように、ゲート絶縁膜３２の表面Ｓ９の凹凸をドープドポリシリコン５７（ゲート電極３３の材料）で覆う。続いて、図１０Ｅに示すように、ドープドポリシリコン５７を加工してゲート電極３３を形成する。続いて、図１０Ｆに示すように、半導体基板２５の表面Ｓ２側に配線層２８を形成し、ゲート電極３３を絶縁膜で覆う。
　このような工程を経ることによって、ゲート電極３３を形成することができる。
　なお、固体撮像装置１の製造工程としては、図１０Ｆの工程の後、トレンチ部２９内のポリシリコン５５を除去し、トレンチ部２９内には、絶縁膜２６を成膜する。これにより、トレンチ部２９の内部の空間に絶縁膜２６が埋め込まれた図３の構造が形成される。
［１－５　変形例］
（１）なお、第１の実施形態では、ゲート電極３３の第１開口３６を小さな開口とする例を示したが、他の構成を採用することもできる。例えば、図１１及び図１２に示すように、第１開口３６を大きな開口としてもよい。第１開口３６を大きな開口とすることにより、ＦＤ１７の領域を大きくすることができる。また、サイドウォール３７を大型化することができ、ゲート電極３３とＦＤ１７との間のオフセットを増大でき、ゲート電極３３とＦＤ１７との間に発生する電界を緩和することができる。図１１は、図３のＣ－Ｃ線に対応する位置で破断した場合の、ゲート電極３３の平面構成を示す図である。また、図１２は、図１１のＥ－Ｅ線で破断した場合の、ゲート電極３３の断面構成を示す図である。
（２）また、第１の実施形態では、ゲート電極３３（側面電極３５）が、素子領域３０の４つの側壁面Ｓ４すべてを覆っている例を示したが、他の構成を採用することもできる。例えば、図１３、図１４、図１５及び図１６に示すように、ゲート電極３３（側面電極３５）が、素子領域３０の４つの側壁面Ｓ４のうちの、１つ、２つ又は３つの面のみを覆っている構成としてもよい。これにより、側面電極３５が覆わない面（側壁面Ｓ４）側のトレンチ部２９内において、側面電極３５の分だけトレンチ部２９内に余裕ができる。そのため、トレンチ部２９内への側面電極３５（他の素子領域３０の側面電極３５）の形成や絶縁膜２６の埋め込みを容易に行うことができる。また、素子領域３０の表面Ｓ２において、表面電極３４で覆われていない領域を大きくすることができ、ＦＤ１７の領域を大きくすることができる。また、例えば、後述するように、ウェル領域１２ａに対して、素子領域３０の表面Ｓ２側からウェルコンタクト４６（図２３～図２６等参照）を接続する構成とする場合に、ウェルコンタクト４６のレイアウトの自由度を向上することができる。
　図１３及び図１４では、ゲート電極３３（側面電極３５）が、素子領域３０の４つの側壁面Ｓ４のうちの、３つの面を覆っている場合を例示し、図１５では、２つの面を覆っている場合を例示し、図１６では、１つの面を覆っている場合を例示している。なお、図１４に示した構成は、図１３に示した構成の変形例であり、表面電極３４の中心部が開口され、素子領域３０の表面Ｓ２の中心が表面電極３４で覆われていない構成となっている。
（３）また、第１の実施形態では、各素子領域３０（各画素８）のＦＤ１７を画素トランジスタ２１に個別に接続する例を示したが、他の構成を採用することもできる。例えば、図１７、図１８、図１９、図２０、図２１及び図２２に示すように、２以上の画素８（素子領域３０）のＦＤ１７を互いに電気的に接続したＦＤ共有の構成とし、ＦＤ共有の構成としたＦＤ１７を１つの画素トランジスタ２１に電気的に接続させる構成としてもよい。図１７、図１８及び図１９では、２×２の４つの画素８を含む画素共有ユニット４１をＦＤ１７の共有単位とした場合であり、各画素８のＦＤ１７（第１領域４７）が画素共有ユニット４１の中心部に近接して形成された場合を例示している。即ち、半導体基板２５の厚さ方向から見た場合に、ＦＤ１７（第１領域４７）が、画素８の隅部（つまり、素子領域３０の隅部）に形成されている。また、ＦＤ１７は、素子領域３０の隅部の側壁面Ｓ４それぞれに露出した構成となっている。なお、図１７に示した構成は、ＦＤ１７のコンタクト３１が画素共有ユニット４１の中心部に近接して配置され、４つのコンタクト３１が第２基板２００の配線層２００Ｔの配線で互いに電気的に接続される構成となっている。
　また、図１８に示した構成は、図１７に示したコンタクト３１に代えて、パッド部４２（広義には「第１共有接続部」）と貫通電極４３（広義には「第１電極」）とを備えた構成となっている。パッド部４２は、第１基板１００の配線層２８内（素子領域３０の表面Ｓ２に対向する位置）に形成され、半導体基板２５の厚さ方向から見た場合（平面視した場合）に、画素共有ユニット４１の中心部に配置されている。パッド部４２は、平面視した場合に、画素共有ユニット４１の２以上のＦＤ１７（図１８では４つのＦＤ１７。４つの第１領域４７）のそれぞれに重畳して配置されている。パッド部４２の材料としては、例えば、不純物を添加したドープドポリシリコンを採用できる。パッド部４２は、接続ビア４２ａを介して、２以上のＦＤ１７（図１８では４つのＦＤ１７。４つの第１領域４７）に電気的に接続されている。また、貫通電極４３は、半導体基板２５の厚さ方向に延びており、一端がパッド部４２に電気的に接続され、他端が第２基板２００の配線層２００Ｔの配線に電気的に接続され、配線層２００Ｔの配線を介して画素トランジスタ２１（例えば、増幅トランジスタ１５（図２参照）のゲート電極）に電気的に接続されている。これにより、貫通電極４３によって、第１基板１００のパッド部４２と、ＦＤ１７が保持している電荷を読み出す画素トランジスタ２１（図３参照）とが電気的に接続される。そのため、図１８に示した構成によれば、例えば、ＦＤ１７をコンタクト３１で個別に画素トランジスタ２１に接続する方法に比べ、電極の数を低減でき、寄生容量を低減できる。
　また、図１９に示した構成は、図１７に示したコンタクト３１に代えて、サイドコンタクト４４（広義には「第１共有接続部」）と貫通電極４５（広義には「第１電極」）とを備えた構成となっている。サイドコンタクト４４は、第１基板１００のトレンチ部２９内に形成され、半導体基板２５の厚さ方向から見た場合（平面視した場合）に、画素共有ユニット４１の中心部に配置されている。サイドコンタクト４４は、画素共有ユニット４１の２以上のＦＤ１７（図１９では４つのＦＤ１７）のそれぞれに接するように、２以上のＦＤ１７の間（図１９では４つのＦＤ１７の間のトレンチ部２９内）に配置されている。サイドコンタクト４４の材料としては、例えば、不純物が添加されたドープドポリシリコンを採用できる。サイドコンタクト４４は、素子領域３０の隅部の側壁面Ｓ４に露出している２以上のＦＤ１７（図１９では４つのＦＤ１７）に電気的に接続されている。また、貫通電極４５は、半導体基板２５の厚さ方向に延びており、一端がサイドコンタクト４４に電気的に接続され、他端が第２基板２００の配線層２００Ｔの配線に電気的に接続され、配線を介して画素トランジスタ２１（例えば、増幅トランジスタ１５（図２参照）のゲート電極）に電気的に接続されている。これにより、貫通電極４５によって、第１基板１００のサイドコンタクト４４と、ＦＤ１７が保持している電荷を読み出す画素トランジスタ２１（図３参照）とが電気的に接続される。そのため、図１９に示した構成によれば、例えば、例えば、ＦＤ１７を個別のコンタクト３１（電極）で画素トランジスタ２１に接続する方法に比べ、電極の数を低減でき、寄生容量を低減することができる。
　また、図２０、図２１、図２２では、２つの画素８を含む画素共有ユニット４１をＦＤ１７の共有単位とした場合であり、各画素８（素子領域３０）のＦＤ１７が画素共有ユニット４１の中心部に近接して形成された場合を例示している。図２０に示した構成は、図１７に示した構成と同様に、ＦＤ１７のコンタクト３１が画素共有ユニット４１の中心部に近接して配置され、２つのコンタクト３１が第２基板２００の配線層２００Ｔで互いに電気的に接続（不図示）される構成となっている。また図２１及び図２２に示した構成は、図１８に示した構成と同様に、パッド部４２と貫通電極４３とを備えた構成となっており、図２１はパッド部４２を大型にした場合、図２２は小型にした場合を例示している。
（４）また、第１の実施形態では、トレンチ部２９に沿って配置されたウェル電極４０を介して、ウェル領域１２ａを、所定の電位（例えば、グランド）の供給源に電気的に接続する例を示したが、他の構成を採用することもできる。例えば、図２３、図２４及び図２５に示すように、ウェル領域１２ａを、素子領域３０毎に形成され、第１基板１００の厚さ方向に延びているコンタクト（以下、「ウェルコンタクト４６」とも呼ぶ）を介して、所定の電位（グランド）の供給源に電気的に接続する構成としてもよい。なお、図２３に示した構成は、ウェルコンタクト４６が、素子領域３０の裏面Ｓ３に対向して形成され、ウェル領域１２ａのうちの、裏面Ｓ３側に露出している部分に電気的に接続された構成となっている。図２６では、図１２に示した大型のＦＤ１７を備えた場合を例示している。
　また、図２４及び図２５に示した構成は、ウェルコンタクト４６が、素子領域３０の表面Ｓ２に対向して形成され、素子領域３０毎に、表面Ｓ２側に露出しているウェル領域１２ａの部分に電気的に接続されている構成となっている。即ち、ウェル領域１２ａのぞれぞれは、個別のコンタクト（ウェルコンタクト４６）に電気的に接続されている。図２４及び図２５に示した構成では、ゲート電極３３の表面電極３４は、素子領域３０の表面Ｓ２において、ＦＤ１７が形成されている領域（第１領域４７）の他に、ウェル領域１２ａが形成されている領域の一部（以下、「第２領域４８」とも呼ぶ）も避けるように形成されている。ウェルコンタクト４６は、第２領域４８に電気的に接続されている。図２４は、図２５のＦ－Ｆ線で破断した場合の、半導体基板２５の断面構成を示す図である。なお、ＦＤ１７近傍と異なり、ウェルコンタクト４６近傍の変調は必要とされないため、図２６に示すように、第２領域４８の面積Ａ1を、第１領域４７の面積Ａ2よりも大きくしてもよい（Ａ1＞Ａ2）。Ａ1＞Ａ2とすることにより、ウェルコンタクト４６の形成時に、高精度のコンタクト形成技術が求められないため、製造コストを低減することができる。
　また、例えば、図２７及び図２８に示すように、２以上の画素８（素子領域３０）のウェル領域１２ａを互いに電気的に接続させる構成としてもよい。図２７に示した構成は、２×２の４つの画素８を含む画素共有ユニット４１の４つの隅部それぞれに、第２領域４８とパッド部４９（広義には「第２共有接続部）と貫通電極５０（広義には「第２電極」）とを備えた構成となっている。なお図２７では、図１８に示したＦＤ１７用のパッド部４２も備えた場合を例示している。パッド部４９は、第１基板１００の配線層２８内（素子領域３０の表面Ｓ２に対抗する位置）に形成され、半導体基板２５の厚さ方向から見た場合（平面視した場合）に、２×２の４つの画素共有ユニット４１の中心部に配置されている。パッド部４９は、平面視した場合に、隣り合う画素共有ユニット４１の２以上のウェル領域１２ａ（図２７では４つのウェル領域１２ａ。４つの第２領域４８）のそれぞれに重畳して配置されている。パッド部４９の材料としては、例えば、不純物を添加したドープドポリシリコンを採用できる。パッド部４９は、接続ビア４８ａを介して、２以上のウェル領域１２ａ（図２７では４つのウェル領域１２ａ。４つの第２領域４８）に電気的に接続されている。また、貫通電極４３は、半導体基板２５の厚さ方向に延びており、一端がパッド部４９に電気的に接続され、他端が第２基板２００の配線層２００Ｔの配線に電気的に接続され、配線を介して第２基板２００が有する所定の電位（グランド）の供給源に電気的に接続されている。これにより、貫通電極４３によって、第１基板１００のパッド部４９と、第２基板２００が有する所定の電位の供給源とが電気的に接続される。そのため、図２７に示した構成によれば、例えば、ウェル領域１２ａを個別のコンタクトで所定の電位の供給源に接続する方法に比べ、電極の数を低減でき、寄生容量を低減できる。
　また、図２８に示した構成では、２×２の４つの画素８を含む画素共有ユニット４１の４つの隅部それぞれに、サイドコンタクト５１（広義には「第２共有接続部」）と貫通電極５２（広義には「第２電極」）とを備えた構成となっている。なお、図２８では、図１９に示したＦＤ１７用のサイドコンタクト４４も備えた場合を例示している。サイドコンタクト５１は、第１基板１００のトレンチ部２９内に形成され、半導体基板２５の厚さ方向から見た場合（平面視した場合）に、２×２の４つの画素共有ユニット４１の中心部に配置されている。サイドコンタクト５１は、隣り合う４つの画素共有ユニット４１の２以上のウェル領域１２ａ（図２８では４つのウェル領域１２ａ）のそれぞれに接するように、２以上のウェル領域１２ａの間（図２８では４つのウェル領域１２ａの間のトレンチ部２９内）に配置されている。サイドコンタクト５１の材料としては、例えば、不純物が添加されたドープドポリシリコンを採用できる。サイドコンタクト５１は、素子領域３０の隅部の側壁面Ｓ４に露出している２以上のウェル領域１２ａ（図２８では４つのウェル領域１２ａ）に電気的に接続されている。また、貫通電極５２は、半導体基板２５の厚さ方向に延びており、一端がサイドコンタクト５１に電気的に接続され、他端が第２基板２００の配線層２００Ｔの配線に電気的に接続され、配線を介して第２基板２００が有する所定の電位（グランド）の供給源に電気的に接続されている。これにより、貫通電極５２によって、第１基板１００のサイドコンタクト５１と、第２基板２００が有する所定の電位の供給源（グランド）とが電気的に接続される。そのため、図２８に示した構成によれば、例えば、ウェル領域１２ａを個別のコンタクト（電極）で所定の電位の供給源に接続する方法に比べ、電極の数を低減でき、寄生容量を低減することができる。
（５）また、第１の実施形態では、ゲート電極３３が、表面電極３４及び側面電極３５から構成される例を示したが、他の構成を採用することもできる。例えば、図２９に示すように、ゲート電極３３が、表面電極３４及び側面電極３５に加え、素子領域３０の表面Ｓ２から素子領域３０内の所定の深さまで達している縦型電極部５３を有する構成としてもよい。縦型電極部５３は、表面電極３４のうちの、ＦＤ１７側の部分（第１領域４７付近）に配置されている。図２９では、各ゲート電極３３に、円柱状の縦型電極部５３を２つずつ形成した場合を例示している。なお、縦型電極部５３の形状、本数は、これに限定されるものではない。縦型電極部５３により、ＦＤ１７近傍の変調をブーストできる。
（６）また、第１の実施形態では、トレンチ部２９の溝幅を一定とする例を示したが、他の構成を採用することもできる。例えば、図３０及び図３１に示すように、トレンチ部２９の側壁面Ｓ４のうちのゲート電極３３（側面電極３５）が覆っている部分の溝幅Ｗ1を、ゲート電極３３（側面電極３５）が覆っていない部分の溝幅Ｗ2よりも広くした構成としてもよい（Ｗ1＞Ｗ2）。これにより、トレンチ部２９内の側面電極３５が覆っている部分において、溝幅が広くなっている分（Ｗ1－Ｗ2）だけトレンチ部２９内に余裕ができる。そのため、トレンチ部２９内への側面電極３５の形成や絶縁膜２６の埋め込みを容易に行うことができる。図３０は、溝幅Ｗ2よりも側面電極３５間の幅Ｗ3が狭い場合を例示している。また、図３１は、溝幅Ｗ2と幅Ｗ3とが同じである場合を例示している。
（７）また、第１の実施形態では、第１基板１００のＦＤ１７と第２基板２００の画素トランジスタ２１とをコンタクト３１で電気的に接続する例を示したが、他の構成を採用することもできる。例えば、図３２に示すように、第１基板１００のＦＤ１７と第２基板２００の画素トランジスタ２１とが、第１基板１００の配線層２８の配線２８ａと、配線層２８から第２基板２００まで達している電極（以下、「貫通電極５４」とも呼ぶ）とを介して電気的に接続されている構成としてもよい。なお、図３２では、図２８に示したサイドコンタクト５１も備えた場合を例示している。第１基板１００の配線層２８の配線２８ａは、ＦＤ１７の表面Ｓ２から延びているコンタクト３１に電気的に接続されている。また、貫通電極５４は、半導体基板２５の厚さ方向に延びており、一端が配線層２８の配線２８ａに電気的に接続され、他端が第２基板２００の配線層２００Ｔの配線２００Ｔａに電気的に接続されている。また、他端が第２基板２００の配線層２００Ｔの配線２００Ｔａに電気的に接続され、配線２００Ｔａを介して画素トランジスタ２１（例えば、増幅トランジスタ１５（図２参照）のゲート電極）に電気的に接続されている。これにより、配線層２８の配線２８ａ、貫通電極５４、配線層２００Ｔの配線２００Ｔａによって、ＦＤ１７と画素トランジスタ２１とが電気的に接続される。配線２８ａ、２００Ｔａの材料としては、例えば、ドープドポリシリコン、タングステン(W)、銅(Cu)を採用できる。
　また、例えば、図３３に示すように、ＦＤ１７と画素トランジスタ２１とが、第１基板１００の第２基板２００側の面（以下、「表面Ｓ６」とも呼ぶ）に配置された複数の第１電極パッド２８ｂと、第２基板２００の第１基板１００側の面（以下、「裏面Ｓ７」とも呼ぶ）に配置され、第１電極パッド２８ｂと接合された複数の第２電極パッド２００Ｔｂとを介して電気的に接続されている構成としてもよい。即ち、図３３に示した構成は、第１基板１００と第２基板２００との接続として、図３に示した第２基板２００と第３基板３００と同様にＣｕ－Ｃｕ接続が用いられた構成となっている。第１電極パッド２８ｂは、一端がＦＤ１７の表面Ｓ２から延びているコンタクト３１に電気的に接続され、他端が配線層２００Ｔの表面Ｓ６に露出している。また、第２電極パッド２００Ｔｂは、一端が配線層２００Ｔの裏面Ｓ７に露出して、第１電極パッド２８ｂに電気的に接続され、他端が第２基板２００の配線層２００Ｔの配線２００Ｔａに電気的に接続され、配線２００Ｔａを介して画素トランジスタ２１（例えば、増幅トランジスタ１５（図２参照）のゲート電極）に電気的に接続されている。これにより、第１基板１００の第１電極パッド２８ｂ、第２基板２００の第２電極パッド２００Ｔｂによって、ＦＤ１７と画素トランジスタ２１とが電気的に接続される。第１電極パッド２８ｂの材料、第２電極パッド２００Ｔｂの材料としては、例えば、銅(Cu)、アルミニウム(Al)を採用することができる。
（８）また、本技術は、上述したイメージセンサとしての固体撮像装置１の他、ＴｏＦ（Time of Flight）センサとも呼ばれる距離を測定する測距センサ等も含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの受光画素構造として、上述した画素８の構造を採用することができる。
〈２．第２の実施形態〉
　本開示に係る技術（本技術）は、各種の電子機器に適用されてもよい。
　図３４は、本技術を適用した電子機器としての撮像装置（ビデオカメラ、デジタルスチルカメラ等）の概略的な構成の一例を示す図である。
　図３４に示すように、撮像装置１０００は、レンズ群１００１と、固体撮像装置１００２（第１の実施形態に係る固体撮像装置１）と、ＤＳＰ(Digital Signal Processor)回路１００３と、フレームメモリ１００４と、モニタ１００５と、メモリ１００６とを備えている。ＤＳＰ回路１００３、フレームメモリ１００４、モニタ１００５及びメモリ１００６は、バスライン１００７を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を固体撮像装置１００２に導き、固体撮像装置１００２の受光面（画素領域）に結像させる。
　固体撮像装置１００２は、上述した第１の実施の形態のＣＭＯＳイメージセンサからなる。固体撮像装置１００２は、レンズ群１００１によって受光面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
　ＤＳＰ回路１００３は、固体撮像装置１００２から供給される画素信号に対して所定の画像処理を行う。そして、ＤＳＰ回路１００３は、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、フレームメモリ１００４に一時的に記憶させる。
　モニタ１００５は、例えば、液晶パネルや、有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなる。モニタ１００５は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、被写体の画像（動画）を表示する。
　メモリ１００６は、ＤＶＤ、フラッシュメモリ等からなる。メモリ１００６は、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出して記録する。
　なお、固体撮像装置１を適用できる電子機器としては、撮像装置１０００に限られるものではなく、他の電子機器にも適用することができる。また、固体撮像装置１００２として、第１の実施形態に係る固体撮像装置１を用いる構成としたが、他の構成を採用することもできる。例えば、変形例に係る固体撮像装置１等、本技術を適用した他の光検出装置を用いる構成としてもよい。
　なお、本技術は、以下のような構成も取ることができる。
（１）
　半導体基板と、
　前記半導体基板を複数の素子領域に区画するトレンチ部と、
　前記素子領域内に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、
　前記素子領域内に形成され、前記光電変換部で生成した電荷を保持する電荷保持部と、
　前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送トランジスタとを備え、
　前記電荷保持部は、前記素子領域の光入射面と反対側の面である第１面から前記素子領域内の所定の深さまで達するように形成されており、
　前記転送トランジスタは、前記素子領域の前記第１面のうちの前記電荷保持部が形成されている領域である第１領域を避けた該第１面の少なくとも一部と、前記素子領域の前記トレンチ部側の面である第２面の少なくとも一部とを連続的に覆うゲート電極を有する
　光検出装置。
（２）
　前記半導体基板の厚さ方向から見た場合に、前記電荷保持部は、前記素子領域の中心部に形成されている
　前記（１）に記載の光検出装置。
（３）
　前記半導体基板の厚さ方向から見た場合に、前記電荷保持部は、前記素子領域の隅部に形成されている
　前記（１）に記載の光検出装置。
（４）
　前記素子領域は、前記第２面を４つ有する立方体状であり、
　前記ゲート電極は、前記素子領域の４つの前記第２面のうちの３つの前記第２面を覆っている
　前記（３）に記載の光検出装置。
（５）
　前記素子領域は、前記第２面を４つ有する立方体状であり、
　前記ゲート電極は、前記素子領域の４つの前記第２面のうちの２つの前記第２面を覆っている
　前記（３）に記載の光検出装置。
（６）
　前記素子領域は、前記第２面を４つ有する立方体状であり、
　前記ゲート電極は、前記素子領域の４つの前記第２面のうちの１つの前記第２面を覆っている
　前記（３）に記載の光検出装置。
（７）
　前記電荷保持部のそれぞれ及び前記ゲート電極のそれぞれは、前記素子領域の前記第１面に対向して配置されたコンタクトに電気的に接続されている
　前記（１）から（６）の何れかに記載の光検出装置。
（８）
　２以上の前記素子領域の前記電荷保持部に電気的に接続された第１共有接続部と、
　前記第１共有接続部に電気的に接続された第１電極とを備え、
　前記第１共有接続部は、前記素子領域の前記第１面に対向する位置に２以上の前記電荷保持部それぞれに重畳して配置されている、又は２以上の前記電荷保持部の間に配置されている
　前記（３）から（７）の何れかに記載の光検出装置。
（９）
　前記光電変換部は、第１導電型のウェル領域と、前記ウェル領域とｐｎ接合をなしている第２導電型の第２導電型領域とを有し、
　前記ウェル領域は、前記素子領域の光入射面側に露出しており、
　前記素子領域の光入射面に対向して形成され、前記トレンチ部の光入射面側の開口を塞ぐように、前記トレンチ部に沿って配置されたウェル電極を備え、
　前記ウェル電極は、前記ウェル領域のうちの、前記素子領域の光入射面側に露出している部分に電気的に接続されている
　前記（１）から（８）の何れかに記載の光検出装置。
（１０）
　前記光電変換部は、第１導電型のウェル領域と、前記ウェル領域とｐｎ接合をなしている第２導電型の第２導電型領域とを有し、
　前記ウェル領域は、前記素子領域の光入射面側に露出しており、
　前記素子領域の光入射面に対向して形成され、前記ウェル領域のうちの、前記素子領域の光入射面側に露出している部分に電気的に接続されているウェルコンタクトを備えている
　前記（１）から（８）の何れかに記載の光検出装置。
（１１）
　前記光電変換部は、第１導電型のウェル領域と、前記ウェル領域とｐｎ接合をなしている第２導電型の第２導電型領域とを有し、
　前記ウェル領域は、前記素子領域の前記第１面側に露出しており、
　前記ゲート電極は、前記素子領域の前記第１面において、前記第１領域の他に、前記ウェル領域が形成されている領域の一部である第２領域も避けるように形成されている
　前記（１）から（８）の何れかに記載の光検出装置。
（１２）
　前記ウェル領域のそれぞれは、前記素子領域の前記第１面に対向して配置されたウェルコンタクトに電気的に接続されている
　前記（１１）に記載の光検出装置。
（１３）
　２以上の前記素子領域の前記ウェル領域に電気的に接続された第２共有接続部と、
　前記第２共有接続部に電気的に接続された第２電極とを備え、
　前記第２共有接続部は、前記素子領域の前記第１面に対向する位置に２以上の前記ウェル領域それぞれに重畳して配置されている、又は２以上の前記ウェル領域の間に配置されている
　前記（１１）に記載の光検出装置。
（１４）
　前記第２領域の面積は、前記第１領域の面積よりも大きい
　前記（１１）から（１３）の何れかに記載の光検出装置。
（１５）
　前記ゲート電極は、前記素子領域の前記第１面から前記素子領域内の所定の深さまで達している縦型電極部を有している
　前記（１）から（１４）の何れかに記載の光検出装置。
（１６）
　前記ゲート電極は、前記半導体基板の前記第１面から、前記電荷保持部の前記第２面側の端部よりも深くまで達している
　前記（１）から（１５）の何れかに記載の光検出装置。
（１７）
　前記トレンチ部の側壁面のうちの前記ゲート電極が覆っている部分の溝幅は、前記ゲート電極が覆っていない部分の溝幅よりも広くなっている
　前記（１）から（１５）の何れかに記載の光検出装置。
（１８）
　前記半導体基板を有する第１基板と、
　前記半導体基板の前記電荷保持部に保持された電荷を読み出す画素トランジスタを有するとともに、前記第１基板に積層された第２基板とを備え、
　前記電荷保持部と前記画素トランジスタとは、前記第１基板の厚さ方向に延びて、前記第１基板から前記第２基板まで達している電極を介して電気的に接続されている
　前記（１）から（１７）の何れかに記載の光検出装置。
（１９）
　前記半導体基板を有する第１基板と、
　前記半導体基板の前記電荷保持部に保持された電荷を読み出す画素トランジスタを有するとともに、前記第１基板に積層された第２基板とを備え、
　前記第１基板は、前記半導体基板の前記第２基板側の面に配置された配線層を有し、
　前記電荷保持部と前記画素トランジスタとは、前記第１基板の前記配線層の配線と、前記第１基板の厚さ方向に延びて、前記配線層から前記第２基板まで達している電極とを介して電気的に接続されている
　前記（１）から（１７）の何れかに記載の光検出装置。
（２０）
　前記半導体基板を有する第１基板と、
　前記半導体基板の前記電荷保持部に保持された電荷を読み出す画素トランジスタを有するとともに、前記第１基板に積層された第２基板とを備え、
　前記電荷保持部と前記画素トランジスタとは、前記第１基板の前記第２基板側の面に配置された複数の第１電極パッドと、前記第２基板の前記第１基板側の面に配置され前記第１電極パッドと接合された複数の第２電極パッドとを介して電気的に接続されている
　前記（１）から（１７）の何れかに記載の光検出装置。
（２１）
　前記ゲート電極は、所定の電圧が印加されると、前記ゲート電極が配置されている深さにおいて、前記電荷保持部の領域を除いた前記素子領域内全体のポテンシャルを深くする
　前記（１）から（２０）の何れかに記載の光検出装置。
（２２）
　半導体基板、前記半導体基板を複数の素子領域に区画するトレンチ部、前記素子領域内に形成され、受光量に応じた電荷を生成して蓄積する光電変換部、前記素子領域内に形成され、前記光電変換部で生成した電荷を保持する電荷保持部、及び前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送トランジスタを備え、前記電荷保持部は、前記素子領域の光入射面と反対側の面である第１面から前記素子領域内の所定の深さまで達するように形成されており、前記転送トランジスタは、前記素子領域の前記第１面のうちの前記電荷保持部が形成されている領域である第１領域を避けた該第１面の少なくとも一部と、前記素子領域の前記トレンチ部側の面である第２面の少なくとも一部とを連続的に覆うゲート電極を有する光検出装置を備える
　電子機器。
　１…固体撮像装置、２…画素領域、３…垂直駆動回路、４…カラム信号処理回路、５…水平駆動回路、６…出力回路、７…制御回路、８…画素、９…画素駆動配線、１０…垂直信号線、１１…水平信号線、１２…光電変換部、１２ａ…ウェル領域、１２ｂ…第２導電型領域、１３…転送トランジスタ、１４…リセットトランジスタ、１５…増幅トランジスタ、１６…選択トランジスタ、１７…ＦＤ、１８…転送線、１９…リセット線、２０…選択線、２１…画素トランジスタ、２２…ロジック回路、２３…カラーフィルタ、２４…マイクロレンズ、２５…半導体基板、２６…絶縁膜、２７…平坦化膜、２８…配線層、２８ａ…配線、２８ｂ…第１電極パッド、２９…トレンチ部、３０…素子領域、３１…コンタクト、３２…ゲート絶縁膜、３３…ゲート電極、３４…表面電極、３５…側面電極、３６…第１開口、３７…サイドウォール、３８…ポテンシャルが変調された領域、３９…コンタクト、４０…ウェル電極、４１…画素共有ユニット、４２…パッド部、４２ａ…接続ビア、４３…貫通電極、４４…サイドコンタクト、４５…貫通電極、４６…ウェルコンタクト、４７…第１領域、４８…第２領域、４８ａ…接続ビア、４９…パッド部、５０…貫通電極、５１…サイドコンタクト、５２…貫通電極、５３…縦型電極部、５４…貫通電極、５５…ポリシリコン、５６…エッチングマスク、５７…ドープドポリシリコン、１００…第１基板、２００…第２基板、２００Ｓ…半導体層、２００Ｔ…配線層、２００Ｔａ…配線、２００Ｔｂ…第２電極パッド、２０１…電極パッド、３００…第３基板、３００Ｓ…半導体層、３００Ｔ…配線層、３０１…電極パッド、１０００…撮像装置、１００１…レンズ群、１００２…固体撮像装置、１００３…ＤＳＰ回路、１００４…フレームメモリ、１００５…モニタ、１００６…メモリ、１００７…バスライン

Claims (22)

  1. 　半導体基板と、
    　前記半導体基板を複数の素子領域に区画するトレンチ部と、
    　前記素子領域内に形成され、受光量に応じた電荷を生成して蓄積する光電変換部と、
    　前記素子領域内に形成され、前記光電変換部で生成した電荷を保持する電荷保持部と、
    　前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送トランジスタとを備え、
    　前記電荷保持部は、前記素子領域の光入射面と反対側の面である第１面から前記素子領域内の所定の深さまで達するように形成されており、
    　前記転送トランジスタは、前記素子領域の前記第１面のうちの前記電荷保持部が形成されている領域である第１領域を避けた該第１面の少なくとも一部と、前記素子領域の前記トレンチ部側の面である第２面の少なくとも一部とを連続的に覆うゲート電極を有する
    　光検出装置。
  2. 　前記半導体基板の厚さ方向から見た場合に、前記電荷保持部は、前記素子領域の中心部に形成されている
    　請求項１に記載の光検出装置。
  3. 　前記半導体基板の厚さ方向から見た場合に、前記電荷保持部は、前記素子領域の隅部に形成されている
    　請求項１に記載の光検出装置。
  4. 　前記素子領域は、前記第２面を４つ有する立方体状であり、
    　前記ゲート電極は、前記素子領域の４つの前記第２面のうちの３つの前記第２面を覆っている
    　請求項３に記載の光検出装置。
  5. 　前記素子領域は、前記第２面を４つ有する立方体状であり、
    　前記ゲート電極は、前記素子領域の４つの前記第２面のうちの２つの前記第２面を覆っている
    　請求項３に記載の光検出装置。
  6. 　前記素子領域は、前記第２面を４つ有する立方体状であり、
    　前記ゲート電極は、前記素子領域の４つの前記第２面のうちの１つの前記第２面を覆っている
    　請求項３に記載の光検出装置。
  7. 　前記電荷保持部のそれぞれ及び前記ゲート電極のそれぞれは、前記素子領域の前記第１面に対向して配置されたコンタクトに電気的に接続されている
    　請求項１に記載の光検出装置。
  8. 　２以上の前記素子領域の前記電荷保持部に電気的に接続された第１共有接続部と、
    　前記第１共有接続部に電気的に接続された第１電極とを備え、
    　前記第１共有接続部は、前記素子領域の前記第１面に対向する位置に２以上の前記電荷保持部それぞれに重畳して配置されている、又は２以上の前記電荷保持部の間に配置されている
    　請求項３に記載の光検出装置。
  9. 　前記光電変換部は、第１導電型のウェル領域と、前記ウェル領域とｐｎ接合をなしている第２導電型の第２導電型領域とを有し、
    　前記ウェル領域は、前記素子領域の光入射面側に露出しており、
    　前記素子領域の光入射面に対向して形成され、前記トレンチ部の光入射面側の開口を塞ぐように、前記トレンチ部に沿って配置されたウェル電極を備え、
    　前記ウェル電極は、前記ウェル領域のうちの、前記素子領域の光入射面側に露出している部分に電気的に接続されている
    　請求項１に記載の光検出装置。
  10. 　前記光電変換部は、第１導電型のウェル領域と、前記ウェル領域とｐｎ接合をなしている第２導電型の第２導電型領域とを有し、
    　前記ウェル領域は、前記素子領域の光入射面側に露出しており、
    　前記素子領域の光入射面に対向して形成され、前記ウェル領域のうちの、前記素子領域の光入射面側に露出している部分に電気的に接続されているウェルコンタクトを備えている
    　請求項１に記載の光検出装置。
  11. 　前記光電変換部は、第１導電型のウェル領域と、前記ウェル領域とｐｎ接合をなしている第２導電型の第２導電型領域とを有し、
    　前記ウェル領域は、前記素子領域の前記第１面側に露出しており、
    　前記ゲート電極は、前記素子領域の前記第１面において、前記第１領域の他に、前記ウェル領域が形成されている領域の一部である第２領域も避けるように形成されている
    　請求項１に記載の光検出装置。
  12. 　前記ウェル領域のそれぞれは、前記素子領域の前記第１面に対向して配置されたウェルコンタクトに電気的に接続されている
    　請求項１１に記載の光検出装置。
  13. 　２以上の前記素子領域の前記ウェル領域に電気的に接続された第２共有接続部と、
    　前記第２共有接続部に電気的に接続された第２電極とを備え、
    　前記第２共有接続部は、前記素子領域の前記第１面に対向する位置に２以上の前記ウェル領域それぞれに重畳して配置されている、又は２以上の前記ウェル領域の間に配置されている
    　請求項１１に記載の光検出装置。
  14. 　前記第２領域の面積は、前記第１領域の面積よりも大きい
    　請求項１１に記載の光検出装置。
  15. 　前記ゲート電極は、前記素子領域の前記第１面から前記素子領域内の所定の深さまで達している縦型電極部を有している
    　請求項１に記載の光検出装置。
  16. 　前記ゲート電極は、前記半導体基板の前記第１面から、前記電荷保持部の前記第２面側の端部よりも深くまで達している
    　請求項１に記載の光検出装置。
  17. 　前記トレンチ部の側壁面のうちの前記ゲート電極が覆っている部分の溝幅は、前記ゲート電極が覆っていない部分の溝幅よりも広くなっている
    　請求項１に記載の光検出装置。
  18. 　前記半導体基板を有する第１基板と、
    　前記半導体基板の前記電荷保持部に保持された電荷を読み出す画素トランジスタを有するとともに、前記第１基板に積層された第２基板とを備え、
    　前記電荷保持部と前記画素トランジスタとは、前記第１基板の厚さ方向に延びて、前記第１基板から前記第２基板まで達している電極を介して電気的に接続されている
    　請求項１に記載の光検出装置。
  19. 　前記半導体基板を有する第１基板と、
    　前記半導体基板の前記電荷保持部に保持された電荷を読み出す画素トランジスタを有するとともに、前記第１基板に積層された第２基板とを備え、
    　前記第１基板は、前記半導体基板の前記第２基板側の面に配置された配線層を有し、
    　前記電荷保持部と前記画素トランジスタとは、前記第１基板の前記配線層の配線と、前記第１基板の厚さ方向に延びて、前記配線層から前記第２基板まで達している電極とを介して電気的に接続されている
    　請求項１に記載の光検出装置。
  20. 　前記半導体基板を有する第１基板と、
    　前記半導体基板の前記電荷保持部に保持された電荷を読み出す画素トランジスタを有するとともに、前記第１基板に積層された第２基板とを備え、
    　前記電荷保持部と前記画素トランジスタとは、前記第１基板の前記第２基板側の面に配置された複数の第１電極パッドと、前記第２基板の前記第１基板側の面に配置され前記第１電極パッドと接合された複数の第２電極パッドとを介して電気的に接続されている
    　請求項１に記載の光検出装置。
  21. 　前記ゲート電極は、所定の電圧が印加されると、前記ゲート電極が配置されている深さにおいて、前記電荷保持部の領域を除いた前記素子領域内全体のポテンシャルを深くする
    　請求項１に記載の光検出装置。
  22. 　半導体基板、前記半導体基板を複数の素子領域に区画するトレンチ部、前記素子領域内に形成され、受光量に応じた電荷を生成して蓄積する光電変換部、前記素子領域内に形成され、前記光電変換部で生成した電荷を保持する電荷保持部、及び前記光電変換部が蓄積した電荷を前記電荷保持部に転送する転送トランジスタを備え、前記電荷保持部は、前記素子領域の光入射面と反対側の面である第１面から前記素子領域内の所定の深さまで達するように形成されており、前記転送トランジスタは、前記素子領域の前記第１面のうちの前記電荷保持部が形成されている領域である第１領域を避けた該第１面の少なくとも一部と、前記素子領域の前記トレンチ部側の面である第２面の少なくとも一部とを連続的に覆うゲート電極を有する光検出装置を備える
    　電子機器。
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