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JP6138661B2 - 固体撮像素子およびその製造方法、並びに電子機器 - Google Patents

固体撮像素子およびその製造方法、並びに電子機器 Download PDF

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Description

本技術は、固体撮像素子およびその製造方法、並びに電子機器に関し、特に、画素の微細化を可能とし、裏面照射型にも適用可能な固体撮像素子およびその製造方法、並びに電子機器に関する。
従来、CMOS（Complementary Metal Oxide Semiconductor）固体撮像素子においては、ローリングシャッタ方式が採用されていた。ローリングシャッタ方式では、フォトダイオード（PD）に蓄積された電荷を行毎に読み出すため、光電荷を蓄積する時間にずれが生じ、被写体が動いているときなどは撮影した被写体に歪みが生ずる。この被写体の歪みを防止するためには、すべての画素において同時に露光を行うグローバルシャッタ機能が必要となる。
そこで、グローバルシャッタ機能を実現するCMOS固体撮像素子が提案されている（例えば、特許文献１，２参照）。グローバルシャッタ方式では、フォトダイオードに蓄積された電荷が全画素同時に電荷蓄積部（メモリ）に一旦転送され、電荷蓄積部からFD（フローティングディフュージョン）に、電荷が、行毎に順次読み出される。ここで、FDへ電荷を順次読み出している最中に、外部からの光が電荷蓄積部に入った場合には偽信号となるため問題となる。そのため、特許文献１，２に開示の技術では、電荷蓄積部と遮光膜の距離が近い表面照射型が採用され、電荷蓄積部が十分に遮光される構成が採用されている。
ただし、特許文献１，２に開示の方法では、フォトダイオードとメモリが同一平面に形成されるため、フォトダイオードの面積を大きくしたり、画素を微細化することが難しい。
そこで、電荷蓄積部とFDを深さ方向に積層することにより、フォトダイオード面積の拡大、または、画素の微細化を実現しようとする構造が提案されている（例えば、特許文献３参照）。
特開２００９−２６８０８３号公報 国際公開第２００８／０６９１４１号 特開２０１１−８２３３０号公報
しかしながら、特許文献１乃至３に開示の構造は表面照射型の画素構造であり、裏面照射型への適用が難しい。
本技術は、このような状況に鑑みてなされたものであり、画素の微細化を可能とし、裏面照射型にも適用可能な構造を実現することができるようにするものである。
本技術の第１の側面の固体撮像素子は、受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷蓄積部と平面方向に離れた位置に形成され、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを有する画素を備え、前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれて形成されており、前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状で、前記第１転送トランジスタの前記光電変換部側とは反対の前記電荷保持部側に形成されている。
本技術の第２の側面の固体撮像素子の製造方法は、受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷蓄積部と平面方向に離れた位置に形成され、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを有する画素を形成する場合、前記第１転送トランジスタのゲート電極を、半導体基板界面から所定の深さまで埋め込んで形成するとともに、前記電荷蓄積部を、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状として、前記第１転送トランジスタの前記光電変換部側とは反対の前記電荷保持部側に形成する。
本技術の第３の側面の電子機器は、受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷蓄積部と平面方向に離れた位置に形成され、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを有する画素を備え、前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれて形成されており、前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状で、前記第１転送トランジスタの前記光電変換部側とは反対の前記電荷保持部側に形成されている固体撮像素子を備える。
本技術の第１乃至第３の側面においては、光電変換部により生成された電荷を電荷蓄積部へ転送する第１転送トランジスタのゲート電極が、半導体基板界面から所定の深さまで埋め込まれて形成されて、前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状で、前記第１転送トランジスタの前記光電変換部側とは反対の電荷保持部側に形成されており、前記電荷蓄積部の電荷が第２転送トランジスタによって前記電荷蓄積部と平面方向に離れた位置に形成された前記電荷保持部に転送され、信号として読み出すために保持される。
固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術の第１乃至第３の側面によれば、画素の微細化を可能とし、裏面照射型にも適用可能な構造を実現することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した固体撮像素子の概略構成例を示すブロック図である。 図１の画素の等価回路を示す図である。 画素の第１の実施の形態の画素構造を示す断面図である。 隣接する４つの画素の平面図である 第１転送トランジスタの転送チャネルを説明する図である。 フォトダイオードとメモリ部の基板深さ方向のポテンシャルを示す図である。 画素の製造方法について説明する図である。 画素の製造方法について説明する図である。 画素の製造方法について説明する図である。 画素の製造方法について説明する図である。 画素の製造方法について説明する図である。 画素の製造方法について説明する図である。 画素の製造方法について説明する図である。 画素の第２の実施の形態の画素構造を示す断面図である。 画素の第３の実施の形態の画素構造を示す断面図である。 画素の第４の実施の形態の画素構造を示す断面図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．画素の回路構成例
３．画素構造の第１の実施の形態（第１転送トランジスタとメモリ部が縦型で、第２転送トランジスタが平面型の構成例）
４．画素の平面図
５．画素の特徴
６．画素の製造方法
７．画素構造の第２の実施の形態（第２転送トランジスタも縦型の構成例）
８．画素構造の第３の実施の形態（第１転送トランジスタが貫通している構成例）
９．画素構造の第４の実施の形態（第１転送トランジスタの深さが第２転送トランジスタの深さよりも深い構成例）
１０．本技術を適用した電子機器の構成例
＜１．固体撮像素子の全体構成例＞
図１は、本技術を適用した固体撮像素子の全体構成例を示すブロック図である。
図１の固体撮像素子１は、タイミング制御部２、垂直走査回路３、画素アレイ部４、定電流源回路部５、参照信号生成部６、カラムAD変換部７、水平走査回路８、水平出力線９、および出力回路１０から構成される。
タイミング制御部２は、所定の周波数のマスタクロックに基づいて、所定の動作に必要なクロック信号やタイミング信号を垂直走査回路３および水平走査回路８に供給する。例えば、タイミング制御部２は、画素１１のシャッタ動作や読み出し動作のタイミング信号を垂直走査回路３および水平走査回路８に供給する。また、図示は省略されているが、タイミング制御部２は、所定の動作に必要なクロック信号やタイミング信号を、参照信号生成部６、カラムAD変換部７などにも供給する。
垂直走査回路３は、画素アレイ部４の垂直方向に並ぶ各画素１１に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
画素アレイ部４には、複数の画素１１が２次元アレイ状（行列状）に配置されている。
２次元アレイ状に配置されている複数の画素１１は、水平信号線１２により、行単位で垂直走査回路３と接続されている。換言すれば、画素アレイ部４内の同一行に配置されている複数の画素１１は、同じ一本の水平信号線１２で、垂直走査回路３と接続されている。なお、図１では、水平信号線１２について１本の配線として示しているが、１本に限られるものではない。
また、２次元アレイ状に配置されている複数の画素１１は、垂直信号線１３により、列単位で水平走査回路８と接続されている。換言すれば、画素アレイ部４内の同一列に配置されている複数の画素１１は、同じ一本の垂直信号線１３で、水平走査回路８と接続されている。
画素アレイ部４内の各画素１１は、水平信号線１２を介して垂直走査回路３から供給される信号に従って、内部に蓄積された電荷に応じた画素信号を、垂直信号線１３に出力する。画素１１の詳細な回路構成については、図２を参照して後述する。
定電流源回路部５は複数の負荷MOS１４を有し、一本の垂直信号線１３に一つの負荷MOS１４が接続されている。負荷MOS１４のゲートにはバイアス電圧が印加され、ソースは接地されており、負荷MOS１４は、垂直信号線１３を介して接続される画素１１内のトランジスタとソースフォロワ回路を構成する。
参照信号生成部６は、DAC（Digital to Analog Converter）６aを有して構成されており、タイミング制御部２からのクロック信号に応じて、ランプ（RAMP）波形の基準信号を生成して、カラムAD変換部７に供給する。
カラムAD変換部７には、画素アレイ部４の列ごとに一つとなる複数のADC(Analog-Digital Converter)１５を有している。したがって、一本の垂直信号線１３には、複数の画素１１と、一個の負荷MOS１４及びADC１５が接続されている。
ADC１５は、同列の画素１１から垂直信号線１３を介して供給される画素信号を、CDS(Correlated Double Sampling；相関２重サンプリング)処理し、さらにAD変換処理する。
ADC１５それぞれは、AD変換後の画素データを一時的に記憶し、水平走査回路８の制御に従って、水平出力線９に出力する。
水平走査回路８は、複数のADC１５に記憶されている画素データを、順次、所定のタイミングで水平出力線９に出力させる。
水平出力線９は出力回路（アンプ回路）１０と接続されており、各ADC１５から出力されたAD変換後の画素データは、水平出力線９を介して出力回路１０から、固体撮像素子１の外部へ出力される。出力回路１０は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正などの各種のデジタル信号処理が行われる場合もある。
以上のように構成される固体撮像素子１は、CDS処理とAD変換処理を行うADC１５が垂直列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
＜２．画素の回路構成例＞
図２は、画素１１の等価回路を示している。
画素１１は、光電変換素子としてのフォトダイオード２１、第１転送トランジスタ２２、メモリ部（MEM）２３、第２転送トランジスタ２４、FD(フローティングディフュージョン)２５、リセットトランジスタ２６、増幅トランジスタ２７、選択トランジスタ２８、及び排出トランジスタ２９を有する。
フォトダイオード２１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換部である。フォトダイオード２１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ２２を介してメモリ部２３に接続されている。また、フォトダイオード２１のカソード端子は、排出トランジスタ２９とも接続されている。
第１転送トランジスタ２２は、転送信号TRXによりオンされたとき、フォトダイオード２１で生成された電荷を読み出し、メモリ部２３に転送する。メモリ部２３は、FD２５に電荷を転送するまでの間、一時的に電荷を蓄積する電荷蓄積部である。第２転送トランジスタ２４は、転送信号TRGによりオンされたとき、メモリ部２３に保持されている電荷をFD２５に転送する。
FD２５は、メモリ部２３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ２６は、リセット信号RSTによりオンされたとき、FD２５に保持されている電荷が定電圧源VDDに排出されることで、FD２５の電位をリセットする。
増幅トランジスタ２７は、FD２５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ２７は定電流源としての負荷MOS１４とソースフォロワ回路を構成し、FD２５に保持されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ２７から選択トランジスタ２８を介してADC１５に出力される。
選択トランジスタ２８は、選択信号SELにより画素１１が選択されたときオンされ、画素１１の画素信号を、垂直信号線１３を介してADC１５に出力する。排出トランジスタ２９は、排出信号OFGによりオンされたとき、フォトダイオード２１に蓄積されている不要電荷を定電圧源VDDに排出する。転送信号TRX及びTRG、リセット信号RST、選択信号SEL、並び排出信号OFGは、垂直走査回路３によって制御され、水平信号線１２（図１）を介して供給される。
画素１１の動作について簡単に説明する。
まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ２９に供給されることにより排出トランジスタ２９がオンされ、フォトダイオード２１に蓄積されている電荷が定電圧源VDDに排出され、フォトダイオード２１がリセットされる。
フォトダイオード２１のリセット後、排出トランジスタ２９が、Lowレベルの排出信号OFGによりオフされると、全画素で露光が開始される。
予め定められた所定の露光時間が経過すると、画素アレイ部４の全画素において、第１の転送信号TRXにより第１転送トランジスタ２２がオンされ、フォトダイオード２１に蓄積されていた電荷が、メモリ部２３に転送される。
第１転送トランジスタ２２がオフされた後、各画素１１のメモリ部２３に保持されている電荷が、行単位に、順次、ADC１５に読み出される。読み出し動作は、読出し行の画素１１の第２転送トランジスタ２４が第２の転送信号TRGによりオンされ、メモリ部２３に保持されている電荷が、FD２５に転送される。そして、選択トランジスタ２８が選択信号SELによりオンされることで、FD２５に保持されている電荷に応じたレベルを示す信号が、増幅トランジスタ２７から選択トランジスタ２８を介してADC１５に出力される。
＜３．画素構造の第１の実施の形態＞
画素１１は、以下において第１乃至第４の実施の形態として示されるいずれかの画素構造を採用することができる。初めに、画素１１の第１の実施の形態について説明する。
図３は、画素１１の第１の実施の形態の画素構造を示す断面図である。
図３に示される画素１１の断面構造図は、FD２５が複数の画素１１で共有される場合の断面構造図であり、FD２５を共有する隣接の２画素分の断面図を示している。
図３では、図面下側が、光の入射側である半導体基板の裏面側であり、図面上側が、配線層が形成される半導体基板の表面側に相当する。したがって、図３に示される画素１１は、裏面照射型の画素構造である。
各画素１１では、例えば、P型（第１導電型）の半導体領域（半導体基板）３１内に、N型（第２導電型）の半導体領域３２が形成されることにより、フォトダイオード２１が形成されている。
フォトダイオード２１の電荷蓄積領域となるN型の半導体領域３２内においては、基板裏面側（図中下側）の領域が高濃度のN型（N+)の半導体領域に調整され、基板表面側（図中上側）の領域が低濃度のN型（N-）の半導体領域に調整されている。
また、P型の半導体領域３１のなかでも、半導体基板の裏側表面近傍には、内側の領域よりも高濃度のP型（P+)の半導体領域３３が形成されている。また、N型の半導体領域３２の基板表面側にも、高濃度のP型（P+)の半導体領域３４が形成されている。
半導体基板の表面側界面には、酸化シリコン（SiO2）等によるゲート絶縁膜３５が形成されている。
隣接する画素１１どうしの境界である図面中央部の基板表面側界面には、FD２５となる高濃度のN型（N+）の半導体領域３６が形成されている。
そして、フォトダイオード２１の電荷蓄積領域であるN型の半導体領域３２と、FD２５となる高濃度のN型（N+）の半導体領域３６の間に、第１転送トランジスタ２２のゲート電極３７が、基板表面側界面から所定の深さまで埋め込まれて形成されている。このようなゲート電極が基板表面側界面から所定の深さまで埋め込まれて形成されているトランジスタを、縦型のトランジスタという。
第１転送トランジスタ２２のゲート電極３７のフォトダイオード２１側とは反対のFD２５側には、メモリ部２３となるN型の半導体領域３８が形成されている。したがって、メモリ部２３は、FD２５と平面方向に離れた位置に形成されている。なお、メモリ部２３となるN型の半導体領域３８内においては、基板裏面側の領域が低濃度のN型（N-）の半導体領域に調整され、基板表面側の領域が高濃度のN型（N+)の半導体領域に調整されている。
メモリ部２３であるN型の半導体領域３８とゲート絶縁膜３５との間は、高濃度のP型（P+)の半導体領域３９が形成されている。
また、メモリ部２３であるN型の半導体領域３８と、FD２５である高濃度のN型（N+）の半導体領域３６との間のゲート絶縁膜３５上には、第２転送トランジスタ２４のゲート電極４０が形成されている。
第１転送トランジスタ２２のゲート電極３７及び第２転送トランジスタ２４のゲート電極４０には、例えば、タングステン（W）、銅（Cu）などの遮光能力を有する金属材料が用いられる。なお、ゲート電極３７及びゲート電極４０には、ポリシリコン（Poly-Si）を用いてもよい。
そして、第１転送トランジスタ２２のゲート電極３７及び第２転送トランジスタ２４のゲート電極４０を含むゲート絶縁膜３５の上方には、複数の配線層４１と層間絶縁膜４２とからなる多層配線層４３が形成されている。
一方、半導体基板（半導体領域３１）の光入射側である裏面側には、平坦化膜４４が形成されており、平坦化膜４４内の一部の領域には遮光膜４５が形成されている。遮光膜４５は、メモリ部２３であるN型の半導体領域３８と、FD２５である高濃度のN型（N+）の半導体領域３６に対して、光の入射を防ぐ位置に形成されている。
図示は省略されているが、平坦化膜４４のさらに下側（光入射側）には、カラーフィルタやオンチップレンズが形成されている。
＜４．画素の平面図＞
図４Aは、隣接する４つの画素１１を多層配線層４３側からみた平面図である。
図４Aに示されるように、４つの画素１１の中央部に、FD２５としての高濃度のN型（N+）の半導体領域３６が配置されており、固体撮像素子１は、隣接する４つの画素１１で１つのFD２５を共有する配置構成が採用されている。
そして、１つのFD２５を共有する４つの画素１１それぞれの第２転送トランジスタ２４のゲート電極４０と第１転送トランジスタ２２のゲート電極３７が、その順番で、FD２５に近接して配置されている。なお、図４Aにおいて、第１転送トランジスタ２２のゲート電極３７内の一点鎖線は、ゲート電極３７がP型の半導体領域３１に埋め込まれている領域を示している。
また、矩形の領域である画素１１のFD２５が配置されている角と対角方向の角には、電荷排出用の排出トランジスタ２９のゲート電極５１と、定電圧源VDDに接続されているN型（N+）の半導体領域５２が形成されている。
図４Bは、隣接する４つの画素１１の遮光膜４５が形成されている平面を、光入射側からみた平面図を示している。
図４Bに示されるように、遮光膜４５が、深さ方向に掘り込まれた第１転送トランジスタ２２のゲート電極３７の外側まで平面で形成されることで、メモリ部２３であるN型の半導体領域３８と、FD２５である高濃度のN型（N+）の半導体領域３６に、光の入射を防止することができる。各画素１１の境界上には、隣接する画素１１からの光の入射を防止するための画素間遮光膜６１が、遮光膜４５と同一の材料で形成されている。
以上のように、固体撮像素子１の画素１１では、メモリ部２３としてのN型の半導体領域３８が、縦型の第１転送トランジスタ２２のゲート電極３７の側壁に沿って縦長形状に形成されている。これにより、フォトダイオード２１の平面領域を、メモリ部２３の平面領域よりも大きく確保しつつ、画素１１の微細化が可能となる。また、第１転送トランジスタ２２のゲート電極３７が遮光能力を有する材料で形成されているので、フォトダイオード２１側からの入射光を遮光することができる。
従って、本技術によれば、画素１１の微細化を可能とし、裏面照射型にも適用可能な構造を実現することができる。
＜５．画素の特徴＞
図５A及び図５Bは、第１転送トランジスタ２２の転送チャネルを説明する図である。
第１転送トランジスタ２２が転送信号TRXによりオンされた場合、フォトダイオード２１としてのN型の半導体領域３２に蓄積されている電荷は、図５Aにおいて太線の矢印で示されるように、第１転送トランジスタ２２のゲート電極３７の底部を通って、メモリ部２３のN型の半導体領域３８に転送される。また、一部の電荷は、図５Bに示されるように、ゲート電極３７の側面からもN型の半導体領域３８に転送される。ただし、主となる電荷の転送経路は、ゲート電極３７の底部である。
図６Aは、フォトダイオード２１の電荷蓄積領域であるN型の半導体領域３２の基板深さ方向のポテンシャルを示す図である。
フォトダイオード２１の電荷蓄積領域であるN型の半導体領域３２内においては、上述したように、基板裏面側の領域が高濃度のN型（N+)の半導体領域に調整され、基板表面側の領域が低濃度のN型（N-）の半導体領域に調整されている。
したがって、フォトダイオード２１では、図６Aに示すように、第１転送トランジスタ２２のゲート電極３７の底部に近い基板裏面側ほど、ポテンシャルが高くなっている。これにより、N型の半導体領域３２内では、電荷は主に基板裏面側に蓄積される。
このようにフォトダイオード２１の電荷蓄積領域を形成するN型の半導体領域３２の不純物濃度を調整することで、画素１１では、フォトダイオード２１からメモリ部２３へ電荷の転送が容易になっている。
図６Bは、第１転送トランジスタ２２がオンのときのメモリ部２３であるN型の半導体領域３８の基板深さ方向のポテンシャルを示す図である。
メモリ部２３のN型の半導体領域３８内においては、上述したように、基板裏面側の領域が低濃度のN型（N-）の半導体領域に調整され、基板表面側の領域が高濃度のN型（N+)の半導体領域に調整されている。
したがって、メモリ部２３では、図６Bに示すように、FD２５としての高濃度のN型（N+）の半導体領域３６に近い基板表面側ほど、ポテンシャルが高くなっている。これにより、N型の半導体領域３８内では、電荷は主に基板表面側に蓄積される。
このようにメモリ部２３の電荷蓄積領域を形成するN型の半導体領域３８の不純物濃度を調整することで、画素１１では、メモリ部２３からFD２５へ電荷の転送が容易になっている。
以上のように、画素１１では、微細化を可能とするともに、電荷蓄積領域の不純物濃度を調整することで、電荷の転送を容易にする構成が採用されている。
＜６．画素の製造方法＞
次に、図７乃至図１３を参照して、固体撮像素子１の画素１１の製造方法について説明する。
初めに、図７に示されるように、薄膜のSOI（Silicon On Insulator）基板７１の低濃度のN型（N-）のシリコン層７１Aの所定の深さの領域に、例えば、ボロン（B）などのP型のイオンが注入されることにより、高濃度のP型（P+)の半導体領域３３が形成される。
また、図７に示されるように、N-型のシリコン層７１Aの所定の領域に、例えば、リン（P）やヒ素（As）などのN型のイオンが注入されることにより、フォトダイオード２１の電荷蓄積領域となるN型の半導体領域３２のうちの、高濃度のN型（N+)の半導体領域３２Aが形成される。
その後、図８に示されるように、SOI基板７１の上に、N-型のシリコン層７２がエピタキシャル成長により形成される。なお、図７及び図８を参照して説明した工程に代えて、厚膜のシリコン基板に、高加速エネルギーでイオン注入することで、図８と同様の構造を形成することも可能である。
次に、図９に示されるように、エピタキシャル成長により形成されたN-型のシリコン層７２の高濃度のN型（N+)の半導体領域３２Aの上部に、N型のイオンが注入されることにより、フォトダイオード２１の基板表面側の低濃度のN型（N-)の半導体領域３２Bが形成される。これにより、高濃度のN型（N+)の半導体領域３２Aと低濃度のN型（N-)の半導体領域３２Bとからなるフォトダイオード２１の半導体領域３２が完成する。なお、半導体領域３２Bは、N-型のシリコン層７２に対してさらにN型のイオンが注入されるので、N-型のシリコン層７２よりもN型の不純物濃度は濃くなっている。
また、N-型の半導体領域３２Bの形成と同時に、N-型のシリコン層７２の所定の領域に、N型のイオンが注入されることにより、メモリ部２３となるN型の半導体領域３８も形成される。
さらに、N-型のシリコン層７２のフォトダイオード２１のN型の半導体領域３２とメモリ部２３のN型の半導体領域３８との間、及び、隣接するN型の半導体領域３８どうしの間の領域に、P型のイオンが注入されることにより、P型の半導体領域３１が形成される。その結果、フォトダイオード２１のN-型の半導体領域３２Bの上部と、メモリ部２３のN型の半導体領域３８の上部のみが、エピタキシャル成長により形成されたN-型の半導体領域７３となる。
次に、図１０に示されるように、フォトダイオード２１の半導体領域３２と、メモリ部２３の半導体領域３８の間のP型の半導体領域３１の所定の領域が、基板表面側から、メモリ部２３の半導体領域３８とほぼ同じ深さまで掘り込まれる。そして、基板表面側の全面にゲート絶縁膜３５が成膜された後、第１転送トランジスタ２２のゲート電極３７と、第２転送トランジスタ２４のゲート電極４０が形成される。
次に、図１１に示されるように、フォトダイオード２１の半導体領域３２とメモリ部２３の半導体領域３８の上部のN-型の半導体領域７３に対してP型のイオンが注入されることにより、高濃度のP型（P+)の半導体領域３４及び３９が形成される。
さらに、隣接する２画素の２つの第２転送トランジスタ２４のゲート電極４０の間のP型の半導体領域３１に対してN型のイオンが注入されることにより、FD２５としての高濃度のN型（N+）の半導体領域３６が形成される。なお、この工程では、図４の電荷排出用のN+型の半導体領域５２も同時に形成される。
また、FD２５としての高濃度のN型（N+）の半導体領域３６を形成するN型のイオン注入と同時に、メモリ部２３の半導体領域３８の上部にもN型のイオン注入が行われ、半導体領域３８に対して、深さ方向に異なる濃度差が形成される。
なお、図１１を参照して説明したN型のイオン注入とP型のイオン注入の工程は、図１０を参照して説明した、ゲート絶縁膜３５、並びに、第１転送トランジスタ２２のゲート電極３７及び第２転送トランジスタ２４のゲート電極４０を形成する前に行ってもよい。
次に、図１２に示されるように、複数の配線層４１と層間絶縁膜４２とからなる多層配線層４３が形成される。そして、図１３に示されるように、基板裏面側に平坦化膜４４と遮光膜４５が形成された後、平坦化膜４４のさらに下側（光入射側）に、不図示のカラーフィルタとオンチップレンズが形成される。
以上のようにして、固体撮像素子１の画素１１を製造することができる。
＜７．画素構造の第２の実施の形態＞
次に、画素１１の第２の実施の形態について説明する。
図１４は、画素１１の第２の実施の形態の画素構造を示す断面図である。
なお、図１４において、図３に示した第１の実施の形態と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図１４の第２の実施の形態においては、第２転送トランジスタ２４が、平面型ではなく、第１転送トランジスタ２２と同様に縦型で形成されている点が、第１の実施の形態と異なる。すなわち、図１４では、第２転送トランジスタ２４のゲート電極８１が、基板表面側界面から、メモリ部２３のN型の半導体領域３８とほぼ同じ深さまで形成されている。
このように、第１転送トランジスタ２２と第２転送トランジスタ２４の両方を、ゲート電極を縦長形状のメモリ部２３とほぼ同じ深さまで掘り込んだ縦型トランジスタで形成することができる。
＜８．画素構造の第３の実施の形態＞
次に、画素１１の第３の実施の形態について説明する。
図１５は、画素１１の第３の実施の形態の画素構造を示す断面図である。
なお、図１５においても、図３に示した第１の実施の形態と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図１５の第３の実施の形態においては、第１転送トランジスタ２２のゲート電極９１が、メモリ部２３のN型の半導体領域３８とほぼ同じ深さではなく、P型の半導体領域３１を貫通している点が、第１の実施の形態と異なる。この場合、フォトダイオード２１からメモリ部２３への電荷の転送チャネルは、図５Bに示した第１転送トランジスタ２２の側壁のみとなる。
＜９．画素構造の第４の実施の形態＞
次に、画素１１の第４の実施の形態について説明する。
図１６は、画素１１の第４の実施の形態の画素構造を示す断面図である。
なお、図１６においても、図３に示した第１の実施の形態と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図１６の第４の実施の形態においては、第２転送トランジスタ２４が、平面型ではなく、縦型で形成されている点が第１の実施の形態と異なる。また、第２転送トランジスタ２４のゲート電極１０１が、メモリ部２３であるN型の半導体領域３８とほぼ同じ深さではなく、N型の半導体領域３８の途中の深さまで形成されている点が、図１４の第２の実施の形態と異なる。
換言すれば、第４の実施の形態では、縦型トランジスタである第１転送トランジスタ２２のゲート電極３７の深さと第２転送トランジスタ２４のゲート電極１０１の深さが異なる。第２転送トランジスタ２４のゲート電極１０１の深さは、メモリ部２３のN型の半導体領域３８の深さよりも深くなければ良い。
上述した第２乃至第４の実施の形態のいずれにおいても、第１転送トランジスタ２２が縦型に形成されているので、画素の微細化を可能とし、裏面照射型にも適用可能な構造となっている。
＜１０．本技術を適用した電子機器の構成例＞
本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図１７は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
図１７の撮像装置２００は、レンズ群などからなる光学部２０１、上述した画素１１の各構成が採用される固体撮像素子（撮像デバイス）２０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路２０３を備える。また、撮像装置２００は、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７、および電源部２０８も備える。DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７および電源部２０８は、バスライン２０９を介して相互に接続されている。
光学部２０１は、被写体からの入射光（像光）を取り込んで固体撮像素子２０２の撮像面上に結像する。固体撮像素子２０２は、光学部２０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子２０２として、図１の固体撮像素子１を用いることができる。
表示部２０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子２０２で撮像された動画または静止画を表示する。記録部２０６は、固体撮像素子２０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６および操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、上述した画素の各構成の一部分を必要に応じて適宜組み合わせるなど、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、上述した例では、裏面照射型の画素構造について説明したが、本技術は、表面照射型の画素構造にも適用することができる。
上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像装置について説明したが、本技術は正孔を信号電荷とする固体撮像装置にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
なお、本技術は以下のような構成も取ることができる。
（１）
受光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
前記電荷を信号として読み出すために保持する電荷保持部と、
前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
を有する画素を備え、
前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれて形成されており、
前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状で形成されている
固体撮像素子。
（２）
前記電荷保持部は、前記電荷蓄積部と平面方向に離れた位置に形成されている
前記（１）に記載の固体撮像素子。
（３）
前記電荷蓄積部は、前記第１転送トランジスタの前記光電変換部側とは反対の前記電荷保持部側に形成されている
前記（１）または（２）に記載の固体撮像素子。
（４）
前記電荷蓄積部は、前記第１転送トランジスタがオンされたとき、前記縦長形状の光入射側のポテンシャルが低くなるように調整されている
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記光電変換部は、光入射側のポテンシャルが高くなるように調整されている
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記電荷蓄積部と前記電荷保持部の光入射側には、遮光膜が形成されている
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記第１転送トランジスタの転送チャネルは、ゲート電極の側壁近傍に形成される
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
前記第１転送トランジスタの転送チャネルは、ゲート電極の底部近傍に形成される
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
前記第１転送トランジスタのゲート電極は、遮光能力を有する材料で形成されている
前記（１）乃至（８）のいずれかに記載の固体撮像素子。
（１０）
前記第２転送トランジスタのゲート電極は、前記半導体基板の深さ方向に埋め込まれて形成されている
前記（１）乃至（９）のいずれかに記載の固体撮像素子。
（１１）
前記第２転送トランジスタのゲート電極の深さは、前記第１転送トランジスタのゲート電極の深さと同じである
前記（１０）に記載の固体撮像素子。
（１２）
前記第２転送トランジスタのゲート電極の深さは、前記第１転送トランジスタのゲート電極の深さより浅い
前記（１０）に記載の固体撮像素子。
（１３）
前記第１転送トランジスタのゲート電極は、前記半導体基板を貫通している
前記（１）乃至（１２）のいずれかに記載の固体撮像素子。
（１４）
前記電荷蓄積部の平面方向の領域は、前記光電変換部の平面方向の領域よりも小さい
前記（１）乃至（１３）のいずれかに記載の固体撮像素子。
（１５）
前記電荷保持部は、隣接する他の前記画素と共有される
前記（１）乃至（１４）のいずれかに記載の固体撮像素子。
（１６）
裏面照射型である
前記（１）乃至（１５）のいずれかに記載の固体撮像素子。
（１７）
受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを有する画素を形成する場合、
前記第１転送トランジスタのゲート電極を、半導体基板界面から所定の深さまで埋め込んで形成するとともに、前記電荷蓄積部を、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状として形成する
固体撮像素子の製造方法。
（１８）
受光量に応じた電荷を生成し、蓄積する光電変換部と、
前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
前記電荷を信号として読み出すために保持する電荷保持部と、
前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
を有する画素を備え、
前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれて形成されており、
前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状で形成されている
固体撮像素子
を備える電子機器。
１ 固体撮像素子， ４ 画素アレイ部， ２１ フォトダイオード， ２２ 第１転送トランジスタ， ２３ メモリ部（MEM）， ２４ 第２転送トランジスタ， ２５ FD(フローティングディフュージョン)， ２００ 撮像装置， ２０２ 固体撮像素子

Claims (16)

  1. 受光量に応じた電荷を生成し、蓄積する光電変換部と、
    前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
    前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
    前記電荷蓄積部と平面方向に離れた位置に形成され、前記電荷を信号として読み出すために保持する電荷保持部と、
    前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
    を有する画素を備え、
    前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれて形成されており、
    前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状で、前記第１転送トランジスタの前記光電変換部側とは反対の前記電荷保持部側に形成されている
    固体撮像素子。
  2. 前記電荷蓄積部は、前記第１転送トランジスタがオンされたとき、前記縦長形状の光入射側のポテンシャルが低くなるように調整されている
    請求項１に記載の固体撮像素子。
  3. 前記光電変換部は、光入射側のポテンシャルが高くなるように調整されている
    請求項１に記載の固体撮像素子。
  4. 前記電荷蓄積部と前記電荷保持部の光入射側には、遮光膜が形成されている
    請求項１に記載の固体撮像素子。
  5. 前記第１転送トランジスタの転送チャネルは、ゲート電極の側壁近傍に形成される
    請求項１に記載の固体撮像素子。
  6. 前記第１転送トランジスタの転送チャネルは、ゲート電極の底部近傍に形成される
    請求項１に記載の固体撮像素子。
  7. 前記第１転送トランジスタのゲート電極は、遮光能力を有する材料で形成されている
    請求項１に記載の固体撮像素子。
  8. 前記第２転送トランジスタのゲート電極は、前記半導体基板の深さ方向に埋め込まれて形成されている
    請求項１に記載の固体撮像素子。
  9. 前記第２転送トランジスタのゲート電極の深さは、前記第１転送トランジスタのゲート電極の深さと同じである
    請求項８に記載の固体撮像素子。
  10. 前記第２転送トランジスタのゲート電極の深さは、前記第１転送トランジスタのゲート電極の深さより浅い
    請求項８に記載の固体撮像素子。
  11. 前記第１転送トランジスタのゲート電極は、前記半導体基板を貫通している
    請求項１に記載の固体撮像素子。
  12. 前記電荷蓄積部の平面方向の領域は、前記光電変換部の平面方向の領域よりも小さい
    請求項１に記載の固体撮像素子。
  13. 前記電荷保持部は、隣接する他の前記画素と共有されるように構成されている
    請求項１に記載の固体撮像素子。
  14. 裏面照射型である
    請求項１に記載の固体撮像素子。
  15. 受光量に応じた電荷を生成し、蓄積する光電変換部と、前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、前記電荷蓄積部と平面方向に離れた位置に形成され、前記電荷を信号として読み出すために保持する電荷保持部と、前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタとを有する画素を形成する場合、
    前記第１転送トランジスタのゲート電極を、半導体基板界面から所定の深さまで埋め込んで形成するとともに、前記電荷蓄積部を、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状として、前記第１転送トランジスタの前記光電変換部側とは反対の前記電荷保持部側に形成する
    固体撮像素子の製造方法。
  16. 受光量に応じた電荷を生成し、蓄積する光電変換部と、
    前記光電変換部により生成された電荷を蓄積する電荷蓄積部と、
    前記光電変換部の電荷を前記電荷蓄積部へ転送する第１転送トランジスタと、
    前記電荷蓄積部と平面方向に離れた位置に形成され、前記電荷を信号として読み出すために保持する電荷保持部と、
    前記電荷蓄積部の電荷を前記電荷保持部へ転送する第２転送トランジスタと
    を有する画素を備え、
    前記第１転送トランジスタのゲート電極は、半導体基板界面から所定の深さまで埋め込まれて形成されており、
    前記電荷蓄積部は、前記半導体基板内に埋め込まれている前記第１転送トランジスタのゲート電極の側壁に沿って深さ方向に伸びた縦長形状で、前記第１転送トランジスタの前記光電変換部側とは反対の前記電荷保持部側に形成されている
    固体撮像素子
    を備える電子機器。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6706481B2 (ja) * 2015-11-05 2020-06-10 ソニーセミコンダクタソリューションズ株式会社 撮像素子
KR20230035137A (ko) * 2016-07-06 2023-03-10 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 소자, 촬상 소자의 제조 방법 및 전자 기기
IT201600083804A1 (it) * 2016-08-09 2018-02-09 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo a semiconduttore includente una struttura microelettromeccanica ed un associato circuito elettronico integrato e relativo dispositivo a semiconduttore
JPWO2018083990A1 (ja) * 2016-11-02 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像装置、並びに電子機器
FR3060250B1 (fr) * 2016-12-12 2019-08-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Capteur d'image pour capter une image en 2d et une profondeur
KR102662585B1 (ko) 2017-01-09 2024-04-30 삼성전자주식회사 이미지 센서
KR102473149B1 (ko) 2017-11-13 2022-12-02 에스케이하이닉스 주식회사 이미지 센서
US11916095B2 (en) 2018-04-16 2024-02-27 Sony Semiconductor Solutions Corporation Imaging device and method of manufacturing imaging device
KR102446297B1 (ko) * 2018-05-02 2022-09-23 에스케이하이닉스 주식회사 엑스트라 트랜스퍼 트랜지스터 및 엑스트라 플로팅 디퓨전 영역을 포함하는 이미지 센서
WO2020022054A1 (ja) * 2018-07-24 2020-01-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器
TWI840384B (zh) * 2018-07-31 2024-05-01 日商索尼半導體解決方案公司 攝像裝置及電子機器
US10566359B1 (en) * 2018-08-22 2020-02-18 Omnivision Technologies, Inc. Variably biased isolation structure for global shutter pixel storage node
JP2020035916A (ja) 2018-08-30 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
JP7280034B2 (ja) 2018-12-03 2023-05-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
KR102560775B1 (ko) * 2018-12-20 2023-07-28 삼성전자주식회사 이미지 센서
KR102679205B1 (ko) * 2019-07-02 2024-06-28 에스케이하이닉스 주식회사 이미지 센싱 장치
JP2021019171A (ja) * 2019-07-24 2021-02-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
TWI865651B (zh) * 2019-11-18 2024-12-11 日商索尼半導體解決方案公司 固體攝像裝置及電子機器
KR102877902B1 (ko) * 2019-12-25 2025-10-30 소니 세미컨덕터 솔루션즈 가부시키가이샤 수광 소자 및 수광 장치
WO2021235101A1 (ja) * 2020-05-20 2021-11-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US20240021632A1 (en) * 2020-12-11 2024-01-18 Sony Semiconductor Solutions Corporation Light receiving element, light receiving device, and electronic device
JP7626687B2 (ja) * 2021-08-19 2025-02-04 株式会社ジャパンディスプレイ 検出装置
JP2024123906A (ja) * 2023-03-02 2024-09-12 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445944B2 (en) * 2004-02-04 2013-05-21 Sony Corporation Solid-state image pickup device
JP4341421B2 (ja) * 2004-02-04 2009-10-07 ソニー株式会社 固体撮像装置
JP2006311515A (ja) * 2005-03-29 2006-11-09 Konica Minolta Holdings Inc 固体撮像装置
US8289427B2 (en) 2006-11-30 2012-10-16 National University Corporation Shizuoka University Semiconductor range-finding element and solid-state imaging device
JP5568880B2 (ja) 2008-04-03 2014-08-13 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP5401928B2 (ja) * 2008-11-06 2014-01-29 ソニー株式会社 固体撮像装置、及び電子機器
EP2133918B1 (en) * 2008-06-09 2015-01-28 Sony Corporation Solid-state imaging device, drive method thereof and electronic apparatus
JP5374941B2 (ja) * 2008-07-02 2013-12-25 ソニー株式会社 固体撮像装置及び電子機器
TWI445166B (zh) * 2008-11-07 2014-07-11 Sony Corp 固態成像裝置，製造固態成像裝置之方法、及電子設備
JP5552768B2 (ja) * 2009-07-27 2014-07-16 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5493669B2 (ja) * 2009-10-07 2014-05-14 ソニー株式会社 固体撮像装置、撮像装置、および固体撮像装置の製造方法
JP2011159756A (ja) * 2010-01-29 2011-08-18 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP5581954B2 (ja) * 2010-10-07 2014-09-03 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
US9570489B2 (en) * 2011-07-12 2017-02-14 Sony Corporation Solid state imaging device having impurity concentration on light receiving surface being greater or equal to that on opposing surface
JP2013098446A (ja) * 2011-11-04 2013-05-20 Sony Corp 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
TWI467751B (zh) * 2011-12-12 2015-01-01 Sony Corp A solid-state imaging device, a driving method of a solid-state imaging device, and an electronic device
KR101968197B1 (ko) * 2012-05-18 2019-04-12 삼성전자주식회사 이미지 센서 및 이의 형성 방법

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