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WO2024053022A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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WO2024053022A1
WO2024053022A1 PCT/JP2022/033581 JP2022033581W WO2024053022A1 WO 2024053022 A1 WO2024053022 A1 WO 2024053022A1 JP 2022033581 W JP2022033581 W JP 2022033581W WO 2024053022 A1 WO2024053022 A1 WO 2024053022A1
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WO
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gate
insulating film
trench
layer
region
Prior art date
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Ceased
Application number
PCT/JP2022/033581
Other languages
English (en)
French (fr)
Inventor
皓洋 小山
俊明 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to JP2024545340A priority patent/JP7752780B2/ja
Priority to PCT/JP2022/033581 priority patent/WO2024053022A1/ja
Priority to CN202280099413.2A priority patent/CN119769193A/zh
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    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
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    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates

Definitions

  • the present disclosure relates to a trench gate type semiconductor device and a method for manufacturing the same, and particularly relates to a structure of a gate electrode on the outer peripheral side of the semiconductor device.
  • Insulated gate bipolar transistors IGBTs
  • MOSFETs insulated gate field effect transistors
  • trench gate structures are used for power control applications in automotive equipment, industrial equipment, etc.
  • Semiconductor devices are used.
  • a semiconductor device having a trench gate structure is provided with a "gate extension section" in which a trench in which a gate electrode is embedded (hereinafter referred to as “gate trench”) extends from an active region through which a main current flows to a termination region outside the active region.
  • gate trench a trench in which a gate electrode is embedded
  • the drain voltage is low when the semiconductor device is on, a voltage is applied to the gate electrode, so the electric field generated in the gate insulating film increases, and the electric field tends to concentrate particularly at the upper corner of the gate trench.
  • Patent Document 1 discloses that by forming a gate insulating film in contact with a thick field insulating film formed by LOCOS (Local Oxidation of Silicon) oxidation in a gate trench of a gate extension part, the upper corner of the gate trench is A technique for reducing electric field concentration has been disclosed.
  • LOCOS Local Oxidation of Silicon
  • Patent Document 2 discloses a technique in which a field plate electrode is provided together with a gate electrode in a gate trench of a gate extension portion, and the potential of the field plate electrode is set to the gate potential or the source potential.
  • the present disclosure has been made to solve the above-mentioned problems, and it is an object of the present disclosure to provide a semiconductor device that can prevent breakdown of the gate insulating film at the upper end corner of the gate trench of the gate extension portion.
  • a semiconductor device includes a drift layer of a first conductivity type, a well region of a second conductivity type formed in a surface layer portion of the drift layer, and a well region of a first conductivity type formed in a surface layer portion of the well region.
  • a gate trench formed to penetrate the impurity region and the well region of the active region and reach the drift layer; a gate insulating film formed in contact with the inner surface of the gate trench; a gate electrode layer formed on a gate insulating film; an interlayer insulating film covering the gate electrode layer; a gate wiring electrode formed on the interlayer insulating film and connected to the gate electrode layer; an external trench formed in the drift layer in the outer termination region; a potential fixing layer formed in the external trench and covering the upper corner of the external trench; and an insulating layer formed on the potential fixing layer. and, the gate insulating film and the gate electrode layer extend into the external trench of the termination region, and the gate electrode layer is connected to a contact formed on the interlayer insulating film within the external trench. It is connected to the gate wiring electrode through the hole.
  • the gate electrode and gate insulating film drawn out to the external trench are formed on the insulating layer, and the upper end corner of the external trench is covered with the potential fixing layer and the insulating layer. separated from the corner. Therefore, the gate insulating film is prevented from being destroyed due to electric field concentration caused by the shape of the upper corner of the external trench.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device according to Embodiment 1.
  • FIG. 2 is a schematic diagram showing a schematic configuration of a boundary portion between an active region 50 and a termination region 60 in the semiconductor device according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line A1-A2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line C1-C2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line B1-B2 in FIG.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 1 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a partial cross-sectional view illustrating a method for manufacturing a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line C1-C2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line B1-B2 in FIG.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line B1-B2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line C1-C2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method of manufacturing a semiconductor device along line C1-C2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line C1-C2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line C1-C2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line C1-C2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method for manufacturing a semiconductor device along line C1-C2 in FIG. 2 in Embodiment 2.
  • FIG. 3 is a partial cross-sectional view showing a method of manufacturing a semiconductor device along line C1-C2 in FIG.
  • FIG. 3 is a schematic plan view showing a schematic configuration of a semiconductor device according to a third embodiment.
  • FIG. 3 is a schematic diagram showing a schematic configuration of a semiconductor device according to a third embodiment.
  • 40 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line D1-D2 in FIG. 39 in Embodiment 3.
  • FIG. FIG. 7 is a schematic diagram showing a schematic configuration of a semiconductor device according to a fourth embodiment.
  • 42 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line D1-D2 in FIG. 41 in Embodiment 4.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line D1-D2 in FIG. 2 in Embodiment 5.
  • FIG. 40 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line D1-D2 in FIG. 39 in Embodiment 5.
  • FIG. 42 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line D1-D2 in FIG. 41 in Embodiment 5.
  • FIG. 42 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line B1-B2 in FIG. 2, FIG. 39, or FIG. 41 in Embodiment 6.
  • FIG. 40 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line D1-D2 in FIG. 39 in Embodiment 5.
  • FIG. 42 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device taken along line B1-B2 in FIG. 2, FIG. 39
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line D1-D2 in FIG. 2 in Embodiment 6.
  • FIG. 40 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line D1-D2 in FIG. 39 in Embodiment 6.
  • FIG. 42 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device along line D1-D2 in FIG. 41 in Embodiment 6.
  • a component described as being provided with “one” may be provided with “one or more”. Further, a component is a conceptual unit, and one component may consist of a plurality of structures, and one component may correspond to a part of a certain structure.
  • the first conductivity type of the semiconductor will be described as n-type and the second conductivity type as p-type, but conversely, the first conductivity type is assumed to be p-type and the second conductivity type is assumed to be n-type. Good too.
  • a MOSFET will be described as an example of a semiconductor device, the semiconductor device may be an IGBT.
  • the material of the semiconductor substrate and the drift layer will be described as silicon carbide (SiC), which is a wide bandgap semiconductor with a larger bandgap than silicon, but they may also be silicon, for example, gallium nitride, diamond, etc. Other wide bandgap semiconductors or a combination thereof may be used.
  • impurity concentration indicates the peak value of impurity concentration in each region.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device according to a first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the boundary between the active region 50 and the termination region 60 in the semiconductor device according to the first embodiment, and shows the region 40 surrounded by the broken line in FIG. be.
  • illustration of the interlayer insulating film 13, the surface electrode 14, the surface ohmic electrode 19, etc. is omitted to simplify the explanation.
  • FIGS. 3 to 6 are schematic diagrams showing cross-sectional configurations of the semiconductor device according to the first embodiment, in which FIG. 3 is a cross-sectional view taken along line A1-A2 in FIG. 2, and FIG. 5 is a sectional view taken along line C1-C2 in FIG. 2, and FIG. 6 is a sectional view taken along line D1-D2 in FIG. 2.
  • the active region 50 is a region where a current flows due to the formation of a channel in the on state of the semiconductor device
  • the termination region 60 is a region surrounding the active region 50.
  • the termination region 60 is provided at the outer periphery of the semiconductor device chip so as to surround the active region 50, and within the termination region 60, there is a p-type termination electric field relaxation region 18 such as an FLR (Field Limiting Ring), An n-type channel stop region 31 is formed to suppress the spread of the depletion layer toward the end of the chip.
  • a gate trench 22 is provided in the drift layer 2 of the active region 50, and an external trench 6 corresponding to the gate trench of the gate extension portion is provided in the drift layer 2 of the termination region 60.
  • the gate trenches 22 are formed in a stripe shape when viewed from above.
  • a cell is formed in each of a plurality of regions defined by gate trenches 22 in active region 50 .
  • FIG. 2 shows an example in which a plurality of rectangular cells are arranged in a stripe pattern, the shape of the cells may be circular or polygonal such as a hexagonal shape, and the arrangement of the cells may be , a checkerboard pattern, a houndstooth pattern, etc. may be used.
  • a drift layer 2, a well region 3, an impurity region 4, a contact region 5, etc. are provided on the front side of a semiconductor substrate 1 constituting a semiconductor device.
  • the active region 50 is provided with a gate trench 22, a trench bottom electric field relaxation region 16, a gate insulating film 10, and a gate electrode layer 11.
  • the termination region 60 includes an external trench 6, a trench bottom electric field relaxation region 16, a trench bottom high concentration well region 17, a termination electric field relaxation region 18, an underlying insulating film 7, a potential fixing layer 8, an insulating layer 9, a gate insulating film 10, A gate electrode layer 11, a field insulating film 12, and a gate wiring electrode 15 are provided.
  • Gate electrode layer 11 formed in external trench 6 of termination region 60 extends so as to surround gate trench 22 in plan view.
  • a surface ohmic electrode 19 On the surface of the semiconductor substrate 1, a surface ohmic electrode 19, an interlayer insulating film 13, and a surface electrode 14 are provided in common to the active region 50 and the termination region 60.
  • a back ohmic electrode 20 and a back electrode 21 are provided in common to the active region 50 and the termination region 60.
  • Drift layer 2 is provided on semiconductor substrate 1 made of n-type silicon carbide, and is made of n-type silicon carbide.
  • the n-type impurity of the drift layer 2 may be nitrogen or phosphorus, and the impurity concentration of the drift layer 2 may be approximately 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the thickness of the drift layer 2 may be approximately 5 ⁇ m or more and 300 ⁇ m or less.
  • Well region 3 is a p-type region provided in the surface layer portion of drift layer 2, and is made of silicon carbide.
  • the p-type impurity in the well region 3 may be aluminum, boron, or gallium, and the impurity concentration in the well region 3 may be approximately 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the impurity concentration of the well region 3 may or may not be constant in the depth direction.
  • the thickness of the well region 3 may be about 0.3 ⁇ m or more and 3 ⁇ m or less.
  • Impurity region 4 is an n-type region provided in the surface layer of well region 3, and is made of silicon carbide.
  • the n-type impurity in the impurity region 4 may be nitrogen or phosphorus, and the impurity concentration in the impurity region 4 may be approximately 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less.
  • the thickness of impurity region 4 may be less than or equal to the thickness of well region 3.
  • Contact region 5 is provided in the surface layer of well region 3, is a p-type region having a higher impurity concentration than well region 3, and is made of silicon carbide.
  • the p-type impurity in the contact region 5 may be aluminum, boron, or gallium, and the impurity concentration in the contact region 5 may be approximately 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less.
  • the thickness of the contact region 5 may be equal to or less than the thickness of the well region 3.
  • a contact hole 25 (hereinafter referred to as “source contact hole 25") that reaches the impurity region 4 and the contact region 5 is formed in the interlayer insulating film 13, and at the bottom of the source contact hole 25, the impurity region 4 and the contact region A surface ohmic electrode 19 connected to 5 is formed.
  • Impurity region 4 and contact region 5 are electrically connected to surface electrode 14 , which is a main electrode, through surface ohmic electrode 19 in source contact hole 25 .
  • the contact region 5 is connected to the impurity region 4 by a surface ohmic electrode 19.
  • a path is formed from the well region 3 to the surface ohmic electrode 19 via the contact region 5, and the electrical connection from the well region 3 to the surface ohmic electrode 19 is improved.
  • Contact region 5 may be omitted.
  • the gate trench 22 extends from the surface of the impurity region 4 through the well region 3 and reaches the drift layer 2. As shown in FIG. 2, the gate trenches 22 are provided in the active region 50 in the form of stripes (that is, in the form of a plurality of parallel lines). When the gate trenches 22 are provided in a stripe shape, when the semiconductor device is a trench gate type silicon carbide MOSFET, a surface such as a (1-100) surface with high channel mobility can be used as a channel, and the semiconductor device can improve the characteristics of Furthermore, the gate trench 22 extends in the direction of the termination region 60 . Hereinafter, the direction in which the gate trench 22 extends will be referred to as the "extending direction" of the gate trench 22.
  • the width of the gate trench 22 may be, for example, approximately 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the gate trench 22 refers to the width of the widest part of the tapered shape.
  • the depth of the gate trench 22 may be, for example, approximately 0.5 ⁇ m or more and 6 ⁇ m or less.
  • Trench bottom electric field relaxation region 16 is a p-type region provided below the bottom surface of gate trench 22, and is made of silicon carbide.
  • the trench bottom electric field relaxation region 16 has a conductivity type opposite to that of the drift layer 2, and is designed to relieve the electric field applied to the gate insulating film 10 formed at the bottom of the gate trench 22 in the operating state of the semiconductor device. The gate insulating film 10 is thereby prevented from being destroyed.
  • the depth of the trench bottom electric field relaxation region 16 may be about 0.1 ⁇ m or more and 3.0 ⁇ m or less from the bottom of the gate trench 22 downward.
  • the trench bottom electric field relaxation region 16 may be in contact with the bottom surface of the gate trench 22.
  • the p-type impurity of the trench bottom electric field relaxation region 16 may be aluminum, boron, or gallium, and the impurity concentration of the trench bottom electric field relaxation region 16 is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less. It is sufficient to set it to a certain degree.
  • the external trench 6 is a wide trench formed in the termination region 60 to a depth comparable to that of the gate trench 22. Also below the external trench 6, a trench bottom electric field relaxation region 16 is provided below the external trench 6.
  • the trench bottom high concentration well region 17 has a conductivity type opposite to that of the drift layer 2, and is provided in the trench bottom electric field relaxation region 16 below the external trench 6.
  • Trench bottom high concentration well region 17 is a p-type region with higher concentration than trench bottom electric field relaxation region 16, and is made of silicon carbide.
  • a contact hole 26 (hereinafter referred to as "outer well region contact hole 26") reaching the trench bottom high concentration well region 17 is formed in the interlayer insulating film 13.
  • a surface ohmic electrode 19 connected to the trench bottom high concentration well region 17 is formed.
  • the trench bottom electric field relaxation region 16 is electrically connected to the surface electrode 14 through the trench bottom high concentration well region 17 and the surface ohmic electrode 19 in the outer peripheral well region contact hole 26 .
  • the trench bottom high concentration well region 17 has the effect of lowering the contact resistance between the trench bottom electric field relaxation region 16 and the surface ohmic electrode 19, as well as the effect of lowering the sheet resistance of the surface of the trench bottom electric field relaxation region 16.
  • the depth of the trench bottom high concentration well region 17 may be about 0.1 ⁇ m or more and 2.0 ⁇ m or less from the bottom of the external trench 6 downward.
  • the trench bottom high concentration well region 17 may be in contact with the bottom of the external trench 6.
  • the p-type impurity in the trench bottom high concentration well region 17 may be aluminum, boron, or gallium, and the impurity concentration in the trench bottom high concentration well region 17 is 1 ⁇ 10 18 cm ⁇ 3 or more, 1 ⁇ 10 22 cm ⁇ It may be about 3 or less.
  • the termination electric field relaxation region 18 is a p-type electric field relaxation region that is formed continuously or intermittently so as to surround the active region 50, and is, for example, an FLR (Field Limiting Ring).
  • the terminal electric field relaxation region 18 is formed, for example, by ion-implanting aluminum, boron, gallium, etc. from the surface of the drift layer 2 to a depth of approximately 0.2 ⁇ m to 3 ⁇ m, which does not exceed the depth of the drift layer 2.
  • the p-type impurity concentration of the termination electric field relaxation region 18 is set to exceed the impurity concentration of the drift layer 2, and may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the field insulating film 12 is formed so as to be in contact with the surface of the drift layer 2 from inside the external trench 6 to the end of the chip.
  • Field insulating film 12 can be made of an insulating material such as silicon dioxide.
  • the thickness of the field insulating film 12 can be, for example, 0.1 ⁇ m or more and 5.0 ⁇ m or less.
  • the underlying insulating film 7 is formed to cover the inside of the external trench 6 and the upper end corner 6a of the external trench 6 (hereinafter referred to as "external trench upper end corner 6a"), and covers the well region 3, the drift layer 2, and the trench bottom electric field. It is in contact with the relaxation region 16 and the trench bottom high concentration well region 17 .
  • a portion of the underlying insulating film 7 is also formed on the field insulating film 12.
  • the underlying insulating film 7 is made of an insulating material such as silicon dioxide. The thickness of the underlying insulating film 7 is, for example, approximately 10 nm or more and 1000 nm or less.
  • the potential fixing layer 8 is a conductive layer such as polysilicon, and is formed on the underlying insulating film 7, and covers the inside of the external trench 6 and the upper end corner 6a of the external trench via the underlying insulating film 7. A portion of potential fixing layer 8 is also formed on field insulating film 12 .
  • potential fixing layer 8 is a first polysilicon layer made of polysilicon.
  • a contact hole 27 (hereinafter referred to as “potential fixing layer connection contact hole 27") that reaches the potential fixing layer 8 on the field insulating film 12 is formed in the interlayer insulating film 13. It is connected to the surface electrode 14 through the contact hole 27 for layer connection. Since the potential of the surface electrode 14 becomes the source potential, the potential of the potential fixing layer 8 also becomes the source potential.
  • Potential fixing layer 8 has a thickness exceeding gate insulating film 10 , preferably has a thickness exceeding three times that of gate insulating film 10 .
  • the insulating layer 9 is formed to cover the potential fixing layer 8.
  • the insulating layer 9 suppresses gate leakage current from flowing between the potential fixing layer 8 and the gate electrode layer 11.
  • the insulating layer 9 is made of an insulating material such as silicon dioxide.
  • the thickness of the insulating layer 9 is, for example, about 10 nm or more and 1000 nm or less, and preferably has a thickness of the gate insulating film 10 or more.
  • the gate insulating film 10 is formed so as to be in contact with the inner surface of the gate trench 22, a part of the surface of the drift layer 2, the insulating layer 9, and the field insulating film 12, and is made of silicon dioxide.
  • the thickness of the gate insulating film 10 can be, for example, approximately 10 nm or more and 200 nm or less.
  • the gate electrode layer 11 is formed on the gate insulating film 10 in the gate trench 22 and on the gate insulating film 10 formed on the insulating layer 9 in the external trench 6. In this way, the gate insulating film 10 and the gate electrode layer 11 extend from inside the gate trench 22 to inside the external trench 6.
  • the height of the upper end of the gate electrode layer 11 in the gate trench 22 is preferably lower than the surface position of the drift layer 2 , and more preferably lower than the surface position of the drift layer 2 .
  • gate electrode layer 11 is a second polysilicon layer made of polysilicon.
  • the gate electrode layer 11 formed in the termination region 60 has a thickness exceeding the gate insulating film 10, for example.
  • a contact hole 28 (hereinafter referred to as "gate contact hole 28") that reaches the gate electrode layer 11 is formed in the interlayer insulating film 13, and the gate electrode layer 11 connects to the gate electrode pad 29 through the gate contact hole 28. It is connected to the gate wiring electrode 15 connected to.
  • the surface electrode 14, gate wiring electrode 15, and gate electrode pad 29 are formed on the interlayer insulating film 13, and are made of a metal material such as aluminum.
  • the surface electrode 14, the gate wiring electrode 15, and the gate electrode pad 29 are arranged apart from each other.
  • the back ohmic electrode 20 is formed on the back surface of the semiconductor substrate 1 and is made of a reaction product of the semiconductor substrate 1 and a metal film containing nickel as a main component, such as nickel silicide.
  • the back electrode 21 is formed in contact with the back ohmic electrode 20 and is made of titanium, nickel, silver, gold, aluminum, or the like.
  • the semiconductor device according to Embodiment 1 is composed of the above components.
  • FIGS. 7 to 21 are explanatory diagrams of each manufacturing stage of a semiconductor device, of which FIGS. 7 to 12 correspond to the cross section taken along the line B1-B2 in FIG. 2, and FIGS. This corresponds to the cross section along the D1-D2 line of No. 2.
  • an n-type silicon carbide semiconductor substrate 1 having a 4H polytype is prepared, and an n-type drift layer 2 is epitaxially grown thereon by chemical vapor deposition (CVD).
  • the impurity concentration of the n-type drift layer 2 is in the range of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , and the thickness of the drift layer 2 is 5 ⁇ m to 300 ⁇ m.
  • a p-type well region 3 is formed in the surface layer of the drift layer 2 by ion-implanting aluminum, boron, or gallium using a resist mask formed on the drift layer 2 by photolithography.
  • Well region 3 may be formed by epitaxial growth.
  • nitrogen or phosphorus ions are implanted to form an n-type impurity region 4 in the surface layer of the well region 3.
  • a silicon dioxide film with a thickness of about 1 ⁇ m to 2 ⁇ m is formed on the well region 3 and impurity region 4, and the formation regions of the gate trench 22 and external trench 6 are etched by reactive ion etching (RIE). An open etching mask is formed. Then, when the gate trench 22 and the external trench 6 are formed by RIE, the states shown in FIGS. 7 and 13 are obtained.
  • RIE reactive ion etching
  • a resist mask covering a part of the external trench 6 is formed by photolithography, and then aluminum, boron, or gallium is ion-implanted from the surface side of the drift layer 2 to form a gate.
  • a trench bottom electric field relaxation region 16 is formed below the trench 22 and the external trench 6.
  • ions of aluminum, boron, or gallium are implanted from the surface side of the drift layer 2 to form a termination in the termination region 60.
  • An electric field relaxation region 18 is formed.
  • the heating temperature of the semiconductor substrate 1 during this ion implantation is preferably 150° C. or higher. When the heating temperature is 150° C. or higher, the electrical resistance of the contact region 5 can be lowered, and resistance loss during the operating state of the semiconductor device can be reduced.
  • an annealing process is performed to activate the ion-implanted impurities.
  • the annealing treatment is performed in an inert gas atmosphere such as argon or in vacuum at a temperature of approximately 1500° C. or higher and 1900° C. or lower for approximately 30 seconds or more and 1 hour or less.
  • a carbon film may be formed on semiconductor substrate 1 before the annealing treatment. In this way, the states shown in FIGS. 8 and 14 are achieved.
  • an insulating film such as silicon dioxide, which will become the field insulating film 12, is formed by CVD or the like, and a resist mask is formed on this insulating film by photolithography. Then, this insulating film is opened by etching to form a field insulating film 12, and the resist mask is removed. In this way, the state shown in FIG. 15 is reached.
  • the inside and upper end corners of the external trench 6 are covered by a thermal oxidation method or a CVD method, and an underlay is applied so as to be in contact with the well region 3, the drift layer 2, the trench bottom electric field relaxation region 16, and the trench bottom high concentration well region 17.
  • An insulating film 7 is formed. A portion of the underlying insulating film 7 is also formed on the field insulating film 12.
  • a conductive material such as polysilicon that will become the potential fixing layer 8 is formed on the underlying insulating film 7 by CVD or the like, and a resist mask is formed on the polysilicon by photolithography.
  • the potential fixing layer 8 is formed in the termination region 60 by etching the polysilicon.
  • a portion of potential fixing layer 8 is also formed on field insulating film 12 .
  • all of the polysilicon in the active region 50 is removed by etching until the underlying insulating film 7 is exposed by an etch-back process. After that, the resist mask is removed. In this way, the state shown in FIG. 16 is achieved.
  • a layer of silicon dioxide or the like, which will become the insulating layer 9, is formed to cover the potential fixing layer 8 by a CVD method or the like.
  • potential fixing layer 8 is made of polysilicon
  • this layer of silicon dioxide or the like may be formed by thermally oxidizing the surface of potential fixing layer 8.
  • a resist mask is formed by photolithography, and the insulating layer 9 is formed by etching.
  • the underlying insulating film 7 and insulating layer 9 in the gate trench 22 in the active region 50 are completely removed by etching to expose the drift layer 2. In this way, the state shown in FIG. 17 is achieved.
  • a gate insulating film 10 is formed on the surface of the drift layer 2, the inner surface of the gate trench 22, and the insulating layer 9 and field insulating film 12 in the termination region 60 by a thermal oxidation method, a CVD method, or the like. In this way, the states shown in FIGS. 9 and 18 are achieved.
  • a conductive material such as polysilicon that will become the gate electrode layer 11 is formed by CVD or the like, and a resist mask is formed on the polysilicon by photolithography.
  • the gate electrode layer 11 is formed by etching the polysilicon, and the resist mask is removed.
  • the polysilicon in the active region 50 is etched by an etch-back process so that the upper end of the gate electrode layer 11 is below the surface position of the drift layer 2 in the gate trench 22. In this way, the states shown in FIGS. 10 and 19 are achieved.
  • an interlayer insulating film 13 is formed by low pressure CVD or the like, and a resist mask is formed on the interlayer insulating film 13 by photolithography. Subsequently, by etching the interlayer insulating film 13, a source contact hole 25 reaching the impurity region 4 and the contact region 5, and an outer peripheral well region contact hole 26 reaching the trench bottom high concentration well region 17 are formed.
  • a metal containing Ni or the like as a main component is applied over the impurity region 4 and contact region 5 exposed to the source contact hole 25 and over the trench bottom high concentration well region 17 exposed to the outer peripheral well region contact hole 26.
  • a film is formed and annealing is performed to form a surface ohmic electrode 19.
  • the metal film on the interlayer insulating film 13 is removed by etching, and the resist mask is removed.
  • a metal film containing Ni or the like as a main component is formed on the back surface of the semiconductor substrate 1, and annealing treatment is performed to form the back ohmic electrode 20.
  • the heating temperature of each annealing treatment may be approximately 600° C. or higher and 1100° C. or lower.
  • a resist mask is formed on the interlayer insulating film 13 by photolithography, and the interlayer insulating film 13 is etched to form a potential fixing layer connection contact hole 27 that reaches the potential fixing layer 8 and a gate electrode layer 11.
  • a gate contact hole 28 is formed to reach the surface, and the resist mask is removed. In this way, the states shown in FIGS. 11 and 20 are achieved.
  • a metal film such as aluminum is formed on the interlayer insulating film 13 and the surface ohmic electrode 19 and inside the potential fixing layer connection contact hole 27 and the gate contact hole 28 by sputtering or vapor deposition.
  • a resist mask is formed thereon by photolithography.
  • the metal film is patterned by etching to form the surface electrode 14, the gate wiring electrode 15, and the gate electrode pad 29, and then the resist mask is removed. In this way, the states shown in FIGS. 12 and 21 are achieved.
  • the structure of the semiconductor device shown in FIGS. 4 and 6 is completed by forming the back electrode 21 on the back ohmic electrode 20 by sputtering, vapor deposition, or the like.
  • the termination region 60 may be provided with a channel stop region 31 that suppresses the expansion of the depletion layer toward the end of the semiconductor device.
  • Channel stop region 31 is an n-type region provided on the outer peripheral side of external trench 6, and is made of silicon carbide.
  • the n-type impurity of the channel stop region 31 may be nitrogen or phosphorus, and the impurity concentration of the channel stop region 31 may be approximately 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less.
  • the thickness of channel stop region 31 may be the same as the thickness of impurity region 4, or may be different.
  • the channel stop region 31 may be formed by ion implantation, and may be formed simultaneously with the impurity region 4 using a resist mask for providing the impurity region 4, or may be formed before or after the formation of the impurity region 4. You may. When forming channel stop region 31 and impurity region 4 at the same time, channel stop region 31 and impurity region 4 may be formed, for example, after gate trench 22 and external trench 6 are formed.
  • the well region 3 and the impurity region 4 are formed by ion-implanting n-type impurities into the surface layer of the well region 3 to form the impurity region 4, and then forming a resist mask by photolithography on it to form the impurity region 4.
  • the well region 3 may be formed by ion-implanting p-type impurities to a position other than the region 4.
  • the thickness of the etching mask and the RIE process are adjusted so that the etching mask remains after forming the gate trench 22 and the external trench 6, and the remaining etching mask and the photolithography process are used to form the etching mask.
  • a trench bottom electric field relaxation region 16 was formed by ion implantation using a resist mask.
  • the trench bottom electric field relaxation region 16 may be formed by ion implantation using only a resist mask formed by photolithography and removing the etching mask without leaving it.
  • the trench bottom electric field relaxation region 16 below the external trench 6 may be formed at the same time as the trench bottom electric field relaxation region 16 under the gate trench 22, or before the formation of the trench bottom electric field relaxation region 16 under the gate trench 22. Alternatively, it may be formed later. Furthermore, p-type impurity ions are implanted obliquely into the gate trench 22 to form a p-type semiconductor layer in the drift layer 2 in contact with the side surfaces of the gate trench 22, forming the trench bottom electric field relaxation region 16 and the well region. 3 may be electrically connected to each other through the semiconductor layer.
  • the trench bottom electric field relaxation region 16 and the well region 3 are electrically connected, the trench bottom electric field relaxation region 16 is connected to the surface electrode 14 via the well region 3, compared to the state where the trench bottom electric field relaxation region 16 is floating. Since it is grounded and grounded, the frequency characteristics of the semiconductor device are improved.
  • the semiconductor device is a MOSFET, but when the semiconductor device is an IGBT, the conductivity type of the semiconductor substrate 1 may be p-type, and the semiconductor substrate 1 may be polished to have a thickness of You can make it thinner.
  • the gate insulating film 10 when the gate insulating film 10 is formed in contact with the surfaces and inside of the gate trench 22 and the external trench 6, the upper end corner 22a of the external trench 6 (hereinafter referred to as "gate trench upper end corner 22a") and An electric field is generated in the gate insulating film 10 near the upper end corner 6a of the external trench.
  • the gate electrode layer 11 is formed at a position lower than the gate trench top corner 22a, so that electric field concentration due to the shape of the gate trench top corner 22a is suppressed, and the gate insulating film 11 is destruction is prevented.
  • the gate insulating film 10 is formed on the insulating layer 9 and is spaced apart from the top corner 6a of the external trench, so that electric field concentration due to the shape of the top corner 6a of the external trench occurs. This prevents the gate insulating film 10 from being destroyed.
  • the upper end corner 6a of the external trench is covered with an underlying insulating film 7, and the well region 3 and the potential fixing layer 8 are at the source potential, and the potential fixing layer 8 is connected to the gate electrode by the insulating layer 9 and the gate insulating film 10. Since it is insulated from the layer 11, the underlying insulating film 7 at the upper end corner 6a of the external trench is not destroyed by the gate voltage.
  • the potential fixing layer 8 covers the upper end corner and the inside of the external trench 6 via the underlying insulating film 7.
  • the curvature of the upper part can be increased.
  • the thickness of the insulating layer 9 when the thickness of the insulating layer 9 is thin, the insulation between the potential fixing layer 8 and the gate electrode layer 11 becomes insufficient, and as in the case where the potential of the field plate electrode is set as the source potential in Patent Document 2, there is a difference between the gate and the source. Leakage increases, and the potential fixing layer 8 and gate electrode layer 11 may be destroyed by the electric field, resulting in a short circuit. In order to avoid this, it is preferable that the thickness of the insulating layer 9 be greater than the thickness of the gate insulating film 10, for example.
  • the depletion layer also spreads from the trench bottom electric field relaxation region 16 to the drift layer 2. This suppresses breakdown of the gate insulating film 10 at the bottoms or bottom corners of the gate trenches 22 and external trenches 6 due to the electric field generated by the high voltage applied between the front electrode 14 and the back electrode 21 .
  • the semiconductor device shifts from the off state to the on state, the voltage applied between the front electrode 14 and the back electrode 21 decreases, and the depletion layer that had spread to the drift layer 2 contracts.
  • the semiconductor device operates so as to alternately repeat the above-described on state and off state.
  • the semiconductor device According to the semiconductor device according to the first embodiment, it is possible to prevent the gate insulating film 10 from being destroyed at the gate trench top corner 22a and the external trench top corner 6a.
  • FIG. 22 and 23 are diagrams showing the configuration of a semiconductor device according to the second embodiment, in which FIG. 22 is a cross-sectional view taken along line B1-B2 in FIG. 2, and FIG. 23 is a cross-sectional view taken along line C1-C2 in FIG. Each corresponds to a cross-sectional view along the line.
  • the cross-sectional configuration along lines A1-A2 and D1-D2 in FIG. 2 is the same as that in the first embodiment.
  • an underlying insulating film 7 and a potential fixing layer 8 are provided below the gate insulating film 10 and the gate electrode layer 11 in the gate trench 22 of the active region 50.
  • the underlying insulating film 7 is formed in contact with the inner surface of the gate trench 22, and the potential fixing layer 8 is formed on the underlying insulating film 7.
  • the gate insulating film 10 is formed in contact with the inner surface of the gate trench 22 and the upper surface of the potential fixing layer 8 , and the gate electrode layer 11 is formed on the gate insulating film 10 .
  • the potential of the potential fixing layer 8 formed in the gate trench is a floating potential.
  • the underlying insulating film 7 is formed thicker than the gate insulating film 10 in order to alleviate the influence of the electric field generated on the bottom surface of the gate trench 22 due to the drain voltage.
  • the trench bottom electric field relaxation region 16 is formed below the gate trench 22, but the trench bottom electric field relaxation region 16 may be omitted.
  • the electric field generated at the bottom of the gate trench 22 by the drain voltage when the semiconductor device is off is caused by the depletion layer formed between the well region 3 and the drift layer 2 and the underlying insulation. It is shared between the membrane 7 and the potential fixing layer 8.
  • concentration of phosphorus in the polysilicon of the potential fixing layer 8 is lowered, depletion of the polysilicon increases and the electric field relaxation effect can be enhanced.
  • the semiconductor device caused by the depletion layer extending from the well region 3 to the drift layer 2 and the depletion layer extending from the trench bottom electric field relaxation region 16 to the drift layer 2 is Since the current confinement is eliminated, it is also possible to improve the on-state characteristics.
  • FIGS. 24 to 37 are explanatory diagrams of each manufacturing stage of a semiconductor device, of which FIGS. 24 to 30 correspond to the cross section taken along the line B1-B2 in FIG. This corresponds to a cross section taken along the C1-C2 line.
  • an n-type silicon carbide semiconductor substrate 1 having a 4H polytype is prepared, and an n-type drift layer 2 is deposited thereon by chemical vapor deposition (CVD). is epitaxially grown to form a well region 3, an impurity region 4, a gate trench 22, and a trench bottom electric field relaxation region 16. In this way, the states shown in FIGS. 24 and 31 are achieved.
  • CVD chemical vapor deposition
  • an insulating film such as silicon dioxide, which will become the field insulating film 12, is formed by CVD or the like, and a resist mask is formed on this insulating film by photolithography. Then, this insulating film is opened by etching to form a field insulating film 12, and the resist mask is removed.
  • the underlying insulating film 7 is formed by a thermal oxidation method, a CVD method, or the like. In this way, the states shown in FIGS. 25 and 32 are achieved.
  • a conductive material such as polysilicon that will become the potential fixing layer 8 is formed on the underlying insulating film 7 by CVD or the like, and is etched by an etch-back process so that a desired thickness remains in the gate trench 22.
  • a resist mask is formed by photolithography, and the potential fixing layer 8 in the active region 50 and the potential fixing layer 8 in the termination region 60 are etched so that the potential fixing layer 8 in the active region 50 has a floating potential. Separate and remove the resist mask. In this way, the states shown in FIGS. 26 and 33 are achieved.
  • an insulating layer 9 made of silicon dioxide or the like is formed to cover the potential fixing layer 8 by a CVD method or the like.
  • the insulating layer 9 may be formed by thermally oxidizing the potential fixing layer 8. In this way, the states shown in FIGS. 27 and 34 are achieved.
  • a resist mask is formed by photolithography, and etching is performed until the upper side and the upper end of the sidewall of the potential fixing layer 8 in the gate trench 22 are exposed.
  • a gate insulating film 10 is formed on the surface of the drift layer 2, inside the gate trench 22, and on the insulating layer 9 by a thermal oxidation method, a CVD method, or the like. In this way, the states shown in FIGS. 28 and 35 are achieved.
  • a conductive material such as polysilicon that will become the gate electrode layer 11 is formed by CVD or the like, and a resist mask is formed on the polysilicon by photolithography.
  • the gate electrode layer 11 is formed by etching the polysilicon, and the resist mask is removed.
  • the polysilicon in the active region 50 is etched by an etch-back process so that the upper end of the gate electrode layer 11 is below the surface position of the drift layer 2 in the gate trench 22. In this way, the states shown in FIGS. 29 and 36 are achieved.
  • an interlayer insulating film 13 is formed by low pressure CVD or the like, and a resist mask is formed on the interlayer insulating film 13 by photolithography. Subsequently, by etching the interlayer insulating film 13, a source contact hole 25 reaching the impurity region 4 and the contact region 5, and an outer peripheral well region contact hole 26 reaching the trench bottom high concentration well region 17 are formed.
  • a metal containing Ni or the like as a main component is applied over the impurity region 4 and contact region 5 exposed to the source contact hole 25 and over the trench bottom high concentration well region 17 exposed to the outer peripheral well region contact hole 26.
  • a film is formed and annealing is performed to form a surface ohmic electrode 19.
  • the metal film on the interlayer insulating film 13 is removed by etching, and the resist mask is removed.
  • a metal film containing Ni or the like as a main component is formed on the back surface of the semiconductor substrate 1, and annealing treatment is performed to form the back ohmic electrode 20.
  • the heating temperature of each annealing treatment may be approximately 600° C. or higher and 1100° C. or lower. In this way, the states shown in FIGS. 30 and 37 are achieved.
  • a metal film such as aluminum is formed on the interlayer insulating film 13 and the surface ohmic electrode 19 and inside the potential fixing layer connection contact hole 27 and the gate contact hole 28 by sputtering or vapor deposition.
  • a resist mask is formed thereon by photolithography.
  • the metal film is patterned by etching to form the surface electrode 14, the gate wiring electrode 15, and the gate electrode pad 29, and then the resist mask is removed.
  • the structure of the semiconductor device shown in FIGS. 22 and 23 is completed by forming the back electrode 21 on the back ohmic electrode 20 by sputtering, vapor deposition, or the like.
  • the potential fixing layer 8 of the active region 50 and the potential fixing layer 8 of the termination region 60 are separated by etching so that the potential fixing layer 8 in the active region 50 has a floating potential.
  • the potential fixing layer 8 of the termination region 60 is set to a floating potential without being connected to an external electrode, the potential fixation layer 8 of the active region 50 and the potential fixing layer 8 of the termination region 60 are fixed.
  • the layers 8 may be connected to each other.
  • the semiconductor device according to the second embodiment also provides the same effects as the first embodiment. Further, the thickness of the underlying insulating film 7 formed on the bottom surface of the gate trench 22 is thicker than the gate insulating film 10, so that the gate electrode layer 11 is not located on the bottom surface of the gate trench 22. Therefore, compared to the case where only the gate insulating film 10 is formed on the bottom surface of the gate trench 22, the insulating film (such as silicon dioxide) on the bottom surface of the gate trench 22 is The effect of the generated electric field is alleviated.
  • FIG. 38 to 40 are diagrams showing the configuration of a semiconductor device according to the third embodiment.
  • FIG. 38 is a schematic plan view showing the general structure of the semiconductor device according to the third embodiment
  • FIG. 39 shows the structure of the region 41 surrounded by the broken line in FIG. 38.
  • FIG. 40 is a cross-sectional view taken along line D1-D2 in FIG. 39.
  • illustrations of the interlayer insulating film 13, the surface electrode 14, the surface ohmic electrode 19, etc. are omitted to simplify the explanation.
  • the semiconductor device includes a ground electrode pad 30 to which a ground potential of 0V is supplied and a ground wiring electrode 23 connected thereto.
  • the potential fixing layer 8 is connected to the surface electrode 14, and the potential of the potential fixing layer 8 is used as the source potential.
  • the potential fixing layer 8 is connected to the ground wiring electrode 23, and the potential of the potential fixing layer 8 is set to the ground potential.
  • the configuration other than this is the same as that of the first embodiment.
  • the gate insulating film 10 is formed separated from the top corner 6a of the external trench, so that the electric field due to the shape of the top corner 6a of the external trench is Concentration is suppressed and destruction of the gate insulating film 10 is prevented.
  • the upper end corner 6a of the external trench is covered with an underlying insulating film 7, the well region 3 is at a source potential, the potential fixing layer 8 is at a ground potential, and the potential fixing layer 8 is connected to an insulating layer 9 and a gate insulating film 10. Since the underlying insulating film 7 at the upper corner portion 6a of the external trench is insulated from the gate electrode layer 11 by the gate voltage, the underlying insulating film 7 is not destroyed by the gate voltage.
  • FIG. 41 and 42 are diagrams showing the configuration of a semiconductor device according to the fourth embodiment.
  • FIG. 41 is a schematic diagram showing a schematic configuration of a semiconductor device according to Embodiment 4, and shows the configuration of a region 40 surrounded by a broken line in FIG. 1.
  • FIG. 42 is a cross-sectional view taken along line D1-D2 in FIG. 41.
  • illustration of the interlayer insulating film 13, the surface electrode 14, the surface ohmic electrode 19, etc. is omitted to simplify the explanation.
  • the potential fixing layer connection contact hole 27 is not formed in the interlayer insulating film 13, and the potential fixing layer 8 is not connected to any other electrode.
  • the potential of the potential fixing layer 8 is set to a floating potential.
  • the configuration other than this is the same as in the first to third embodiments.
  • the gate insulating film 10 is formed in the termination region 60 so as to be separated from the top corner 6a of the external trench, so that the electric field caused by the shape of the top corner 6a of the external trench is Concentration is suppressed and destruction of the gate insulating film 10 is prevented.
  • the upper end corner 6a of the external trench is covered with an underlying insulating film 7, but the well region 3 is at a source potential, the potential fixing layer 8 is at a floating potential, and the potential fixing layer 8 is connected to the insulating layer 9 and the gate insulating film 10. Since the underlying insulating film 7 at the upper corner portion 6a of the external trench is insulated from the gate electrode layer 11 by the gate voltage, the underlying insulating film 7 is not destroyed by the gate voltage.
  • FIG. 43 to 45 are diagrams showing the configuration of a semiconductor device according to the fifth embodiment.
  • 43 is a sectional view taken along line D1-D2 in FIG. 2
  • FIG. 44 is a sectional view taken along line D1-D2 in FIG. 39
  • FIG. 45 is a sectional view taken along line D1-D2 in FIG.
  • the well region 3 and the trench bottom electric field relaxation region 16 were separated from each other in the termination region 60.
  • the well region 3 and the trench bottom electric field relaxation region 16 are connected to each other by a p-type external trench side surface connection layer 24 formed on the side surface of the external trench 6.
  • the configuration other than this is the same as in the first to fourth embodiments.
  • 43 shows the configuration of FIG. 6 with an external trench side connection layer 24 provided
  • FIG. 44 shows the configuration of FIG. 40 with an external trench side connection layer 24 provided
  • FIG. 45 shows the configuration of FIG. 42. This corresponds to a structure in which an external trench side surface connection layer 24 is provided.
  • the external trench side surface connection layer 24 is formed, for example, by ion implantation after the formation of the trench bottom electric field relaxation region 16, and the p-type impurity may be aluminum, boron, or gallium, and the impurity concentration is 1 ⁇ 10 17 cm ⁇ 3 or more. , about 1 ⁇ 10 22 cm ⁇ 3 or less.
  • 46 to 49 are diagrams showing the configuration of a semiconductor device according to the fifth embodiment.
  • 46 is a cross-sectional view taken along line B1-B2 in FIG. 2, FIG. 39 or FIG. 41
  • FIG. 47 is a cross-sectional view taken along line D1-D2 in FIG.
  • FIG. 49 is a cross-sectional view taken along line D1-D2 in FIG. 41.
  • the underlying insulating film 7 is not formed, and the potential fixing layer 8 is in contact with the inner surface of the external trench 6 and the upper end corner 6a of the external trench.
  • the configuration other than this is the same as in the first to fifth embodiments.
  • 47 shows the structure of FIG. 43 with the underlying insulating film 7 omitted
  • FIG. 48 shows the structure of FIG. 44 with the underlying insulating film 7 omitted
  • FIG. 49 shows the structure of FIG. 45 with the underlying insulating film 7 removed. This corresponds to omitting 7.
  • the gate insulating film 10 is formed in the termination region 60 so as to be separated from the top corner 6a of the external trench, so that electric field concentration due to the shape of the top corner 6a of the external trench is prevented. This suppresses the damage and prevents the gate insulating film 10 from being destroyed.
  • the potential of the potential fixing layer 8 is set to one of the source potential, ground potential, and floating potential. Even if the potential of the potential fixing layer 8 is the source potential or the ground potential, the drift layer 2 can be Due to the influence of the PN junction, it is difficult for current to flow from the back electrode 21 to the potential fixing layer 8, and the influence on loss is small.

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Abstract

半導体装置は、活性領域（５０）に形成されたゲートトレンチ（２２）と、ゲートトレンチ（２２）内に形成されたゲート絶縁膜（１０）およびゲート電極層（１１）と、ゲート電極層（１１）を覆う層間絶縁膜（１３）上に形成されたゲート配線電極（１５）と、終端領域（６０）においてドリフト層（２）に形成された外部トレンチ（６）を備える。外部トレンチ（６）内には、外部トレンチ（６）の上端角部（６ａ）を覆う電位固定層（８）と、電位固定層（８）の上に形成された絶縁層（９）とが形成されている。ゲート絶縁膜（１０）およびゲート電極層（１１）は、外部トレンチ（６）内にまで延在し、ゲート電極層（１１）は、外部トレンチ（６）内で層間絶縁膜（１３）に形成されたコンタクトホールを通してゲート配線電極（１５）と接続する。

Description

半導体装置およびその製造方法
　本開示は、トレンチゲート型の半導体装置およびその製造方法に関し、特に半導体装置の外周側のゲート電極の構造に関する。
　車載機器、産業機器等の電力制御用途において、トレンチゲート構造を有する、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）等の半導体装置が用いられている。
　トレンチゲート構造を有する半導体装置には、ゲート電極が埋め込まれたトレンチ（以下「ゲートトレンチ」という）を主電流が流れる活性領域からその外側の終端領域まで延伸させた「ゲート引き出し部」が設けられる。半導体装置がオンした状態ではドレイン電圧は低いものの、ゲート電極に電圧が印加されるため、ゲート絶縁膜に生じる電界が高くなり、特にゲートトレンチの上端角部に電界が集中しやすい。
　下記の特許文献１には、ゲート引き出し部のゲートトレンチにおいて、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化で形成した厚いフィールド絶縁膜に接するようにゲート絶縁膜を形成することで、当該ゲートトレンチ上端角部の電界集中を低減させる技術が開示されている。
　また、下記の特許文献２には、ゲート引き出し部のゲートトレンチ内にゲート電極とともにフィールドプレート電極を設け、フィールドプレート電極の電位をゲート電位もしくはソース電位とする技術が開示されている。
特開２００１－１０２５７２号公報 特開２０１１－１９９１０９号公報
　特許文献１のようにフィールド絶縁膜によってゲート引き出し部のゲート絶縁膜の耐圧向上を図ったとしても、例えばゲートトレンチの上端角部が直角形状から外れる庇状の部分を有する場合には、局所的にフィールド絶縁膜の薄い箇所が形成されるため、ゲート絶縁膜の耐圧向上の効果が十分に得られない。
　特許文献２に開示されたゲート引き出し部において、フィールドプレート電極の電位をゲート電位とした場合は、ゲート絶縁膜の厚みが十分厚くなければゲートトレンチの上端角部でゲート絶縁膜の破壊が生じるおそれがある。一方、フィールドプレート電極の電位をソース電位とした場合は、ゲート電極とフィールドプレート電極との間の絶縁膜を通してゲート・ソース間リーク電流が発生するおそれがある。また、フィールドプレート電極の形状によっては、フィールドプレート電極上に形成されるゲート絶縁膜の薄い箇所が局所的に形成されて、ゲート絶縁膜の破壊を招くおそれもある。
　本開示は以上のような課題を解決するためになされたものであり、ゲート引き出し部のゲートトレンチの上端角部におけるゲート絶縁膜の破壊を防止できる半導体装置を提供することを目的とする。
　本開示に係る半導体装置は、第１導電型のドリフト層と、前記ドリフト層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型の不純物領域と、活性領域の前記不純物領域および前記ウェル領域を貫通して前記ドリフト層に達するように形成されたゲートトレンチと、前記ゲートトレンチの内面に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極層と、前記ゲート電極層を覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記ゲート電極層と接続されたゲート配線電極と、前記活性領域の外側の終端領域において前記ドリフト層に形成された外部トレンチと、前記外部トレンチ内に形成され、前記外部トレンチの上端角部を覆う電位固定層と、前記電位固定層の上に形成された絶縁層と、を備え、前記ゲート絶縁膜および前記ゲート電極層は、前記終端領域の前記外部トレンチ内にまで延在し、前記ゲート電極層は、前記外部トレンチ内で前記層間絶縁膜に形成されたコンタクトホールを通して前記ゲート配線電極と接続する。
　本開示によれば、外部トレンチの上端角部が電位固定層および絶縁層で覆われているため、外部トレンチに引き出されたゲート電極およびゲート絶縁膜は絶縁層上に形成され、外部トレンチの上端角部から離隔される。そのため、外部トレンチの上端角部の形状に起因する電界集中によってゲート絶縁膜が破壊されることが防止される。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の概略構成を示す平面模式図である。 実施の形態１に係る半導体装置における活性領域５０と終端領域６０との境界部分の概略構成を示す模式図である。 実施の形態１における図２のＡ１－Ａ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態１における図２のＢ１－Ｂ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態１における図２のＣ１－Ｃ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態１における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態１における図２のＤ１－Ｄ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＢ１－Ｂ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態２における図２のＣ１－Ｃ２線に沿った半導体装置の製造方法を表す部分断面図である。 実施の形態３に係る半導体装置の概略構成を示す平面模式図である。 実施の形態３に係る半導体装置の概略構成を示す模式図である。 実施の形態３における図３９のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態４に係る半導体装置の概略構成を示す模式図である。 実施の形態４における図４１のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態５における図２のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態５における図３９のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態５における図４１のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態６における図２、図３９または図４１のＢ１－Ｂ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態６における図２のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態６における図３９のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。 実施の形態６における図４１のＤ１－Ｄ２線に沿った半導体装置の概略構成を示す断面模式図である。
　以下、本開示に係る技術の実施の形態について図面を参照しながら説明する。図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　説明において、「上」、「下」、「側」、「底」、「表」又は「裏」などの特定の位置および方向を意味する用語が用いられることがあるが、これらの用語は、実施の形態の理解を容易にするため便宜上用いられており、実使用時の位置および方向とは関係しない。
　矛盾が生じない限り、「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。また、構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合、および１つの構成要素がある構造物の一部に対応することもある。
　以下の実施の形態では、半導体の第１導電型をｎ型、第２導電型をｐ型として説明するが、それとは逆に、第１導電型をｐ型、第２導電型はｎ型としてもよい。また、半導体装置の例としてＭＯＳＦＥＴを説明するが、半導体装置はＩＧＢＴであってもよい。また、半導体基板およびドリフト層の材料は、シリコンよりもバンドギャップが大きいワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）であるものとして説明するが、それらはシリコンでもよいし、例えば窒化ガリウムやダイヤモンドなど他のワイドバンドギャップ半導体でもよいし、それらの組み合わせであってもよい。
　なお、以下の説明において、「不純物濃度」は、各領域における不純物濃度のピーク値を示すものとする。
　＜実施の形態１＞
　図１は、実施の形態１に係る半導体装置の概略構成を示す平面模式図である。図２は、実施の形態１に係る半導体装置における活性領域５０と終端領域６０との境界部分の概略構成を示す模式図であり、図１の破線で囲った領域４０の部分を示したものである。図２では説明の簡略化のため、層間絶縁膜１３、表面電極１４、表面オーミック電極１９などの図示を省略している。さらに、図３から図６は、実施の形態１に係る半導体装置の断面構成を示す模式図であり、図３は、図２のＡ１－Ａ２線に沿った断面図、図４は、図２のＢ１－Ｂ２線に沿った断面図、図５は、図２のＣ１－Ｃ２線に沿った断面図、図６は、図２のＤ１－Ｄ２線に沿った断面図をそれぞれ示している。
　活性領域５０は、半導体装置のオン状態においてチャネルが形成されることで電流が流れる領域であり、終端領域６０は、活性領域５０の周囲の領域である。終端領域６０は、半導体装置のチップの外周部に活性領域５０を囲むように設けられており、終端領域６０内には、ＦＬＲ（Field Limiting Ring）などのｐ型の終端電界緩和領域１８と、チップ端部への空乏層広がりを抑制するｎ型のチャネルストップ領域３１とが形成されている。
　活性領域５０のドリフト層２にはゲートトレンチ２２が設けられており、終端領域６０のドリフト層２にはゲート引き出し部のゲートトレンチに相当する外部トレンチ６が設けられている。図２のように、ゲートトレンチ２２は、平面視でストライプ状に形成されている。活性領域５０内のゲートトレンチ２２で区画された複数の領域のそれぞれにセルが形成される。図２には四角形状の複数のセルがストライプ状に配置された例を示したが、セルの形状は、円形状、もしくは、六角形状などの多角形状であってもよいし、セルの配置は、碁盤目状、千鳥格子状などでもよい。
　図３から図６に示すように、半導体装置を構成する半導体基板１の表側には、ドリフト層２、ウェル領域３、不純物領域４、コンタクト領域５などが設けられる。活性領域５０には、ゲートトレンチ２２、トレンチ底面電界緩和領域１６、ゲート絶縁膜１０、ゲート電極層１１が設けられる。終端領域６０には、外部トレンチ６、トレンチ底面電界緩和領域１６、トレンチ底面高濃度ウェル領域１７、終端電界緩和領域１８、下敷き絶縁膜７、電位固定層８、絶縁層９、ゲート絶縁膜１０、ゲート電極層１１、フィールド絶縁膜１２、ゲート配線電極１５が設けられている。終端領域６０の外部トレンチ６内に形成されるゲート電極層１１は、平面視でゲートトレンチ２２を取り囲むように延在する。半導体基板１の表面上には、表面オーミック電極１９、層間絶縁膜１３、表面電極１４が活性領域５０と終端領域６０とに共通して設けられている。半導体基板１の裏面上には、活性領域５０と終端領域６０とに共通して裏面オーミック電極２０および裏面電極２１が設けられている。
　ドリフト層２は、ｎ型の炭化珪素で構成した半導体基板１の上に設けられ、ｎ型の炭化珪素で構成される。ドリフト層２のｎ型不純物は窒素または燐とすればよく、ドリフト層２の不純物濃度は、１×１０１４ｃｍ－３以上、１×１０１８ｃｍ－３以下程度とすればよい。ドリフト層２の厚さは、５μｍ以上、３００μｍ以下程度とすればよい。
　ウェル領域３は、ドリフト層２の表層部に設けられるｐ型の領域であり、炭化珪素で構成される。ウェル領域３のｐ型不純物は、アルミニウム、ホウ素またはガリウムとすればよく、ウェル領域３の不純物濃度は、１×１０１５ｃｍ－３以上、１×１０２０ｃｍ－３以下程度とすればよい。ここで、ウェル領域３の不純物濃度は、深さ方向に一定であってもよいし、一定でなくてもよい。ウェル領域３の厚さは、０．３μｍ以上、３μｍ以下程度とすればよい。
　不純物領域４は、ウェル領域３の表層部に設けられるｎ型の領域であり、炭化珪素で構成される。不純物領域４のｎ型不純物は、窒素または燐とすればよく、不純物領域４の不純物濃度は、１×１０１７ｃｍ－３以上、１×１０２２ｃｍ－３以下程度とすればよい。不純物領域４の厚さは、ウェル領域３の厚さ以下であればよい。
　コンタクト領域５は、ウェル領域３の表層部に設けられ、ウェル領域３よりも不純物濃度が高いｐ型の領域であり、炭化珪素で構成される。コンタクト領域５のｐ型不純物は、アルミニウム、ホウ素またはガリウムとすればよく、コンタクト領域５の不純物濃度は、１×１０１８ｃｍ－３以上、１×１０２２ｃｍ－３で以下程度とすればよい。コンタクト領域５の厚さは、ウェル領域３の厚さ以下であればよい。
　層間絶縁膜１３には、不純物領域４およびコンタクト領域５に達するコンタクトホール２５（以下、「ソースコンタクトホール２５」という）が形成されており、ソースコンタクトホール２５の底には不純物領域４およびコンタクト領域５に接続する表面オーミック電極１９が形成されている。不純物領域４およびコンタクト領域５は、ソースコンタクトホール２５において、表面オーミック電極１９を通して主電極である表面電極１４と電気的に接続される。
　ここで、コンタクト領域５は、表面オーミック電極１９によって不純物領域４と接続される。コンタクト領域５を形成すると、ウェル領域３からコンタクト領域５を介して表面オーミック電極１９へと接続される経路が形成され、ウェル領域３から表面オーミック電極１９までの電気的接続が良好となる。コンタクト領域５は省略されてもよい。
　ゲートトレンチ２２は、不純物領域４の表面からウェル領域３を貫通してドリフト層２まで達している。ゲートトレンチ２２は、図２に示すように、活性領域５０にストライプ状（つまり平行な複数のライン状）に設けられている。ゲートトレンチ２２をストライプ状に設けると、半導体装置がトレンチゲート型の炭化珪素ＭＯＳＦＥＴである場合に、チャネル移動度の高い（１－１００）面等の面をチャネルとして利用することができ、半導体装置の特性を向上させることができる。また、ゲートトレンチ２２は、終端領域６０の方向へ延伸している。以降、このゲートトレンチ２２が延伸する方向をゲートトレンチ２２の「延伸方向」という。
　ゲートトレンチ２２の幅は、例えば０．５μｍ以上、１０μｍ以下程度とすればよい。ゲートトレンチ２２の形状が断面視でテーパー状の場合、ゲートトレンチ２２の幅は、テーパー形状における最も広い部分の幅を指す。ゲートトレンチ２２の深さは、例えば０．５μｍ以上、６μｍ以下程度とすればよい。
　トレンチ底面電界緩和領域１６は、ゲートトレンチ２２の底面の下方に設けられるｐ型の領域であり、炭化珪素で構成される。トレンチ底面電界緩和領域１６は、ドリフト層２の導電型とは逆の導電型を有し、半導体装置の動作状態においてゲートトレンチ２２の底面に形成されたゲート絶縁膜１０にかかる電界を緩和するように機能し、それによってゲート絶縁膜１０の破壊が防止される。トレンチ底面電界緩和領域１６の深さは、ゲートトレンチ２２の底面から下方に０．１μｍ以上、３．０μｍ以下程度とすればよい。トレンチ底面電界緩和領域１６は、ゲートトレンチ２２の底面に接していてもよい。トレンチ底面電界緩和領域１６のｐ型不純物は、アルミニウム、ホウ素またはガリウムとすればよく、トレンチ底面電界緩和領域１６の不純物濃度は、１×１０１５ｃｍ－３以上、１×１０１９ｃｍ－３以下程度とすればよい。
　外部トレンチ６は、終端領域６０内にゲートトレンチ２２と同程度の深さで形成された幅広のトレンチである。外部トレンチ６の下方にも、トレンチ底面電界緩和領域１６が設けられる。
　トレンチ底面高濃度ウェル領域１７は、ドリフト層２の導電型とは逆の導電型を有し、外部トレンチ６の下方のトレンチ底面電界緩和領域１６内に設けられる。トレンチ底面高濃度ウェル領域１７は、トレンチ底面電界緩和領域１６よりも高濃度なｐ型の領域であり、炭化珪素で構成される。層間絶縁膜１３には、トレンチ底面高濃度ウェル領域１７に達するコンタクトホール２６（以下、「外周部ウェル領域コンタクトホール２６」という）が形成されており、外周部ウェル領域コンタクトホール２６の底にはトレンチ底面高濃度ウェル領域１７に接続する表面オーミック電極１９が形成されている。トレンチ底面電界緩和領域１６は、外周部ウェル領域コンタクトホール２６において、トレンチ底面高濃度ウェル領域１７および表面オーミック電極１９を通して表面電極１４と電気的に接続される。
　トレンチ底面高濃度ウェル領域１７は、トレンチ底面電界緩和領域１６と表面オーミック電極１９との接触抵抗を下げる効果、ならびに、トレンチ底面電界緩和領域１６の表面のシート抵抗を下げる効果を奏する。トレンチ底面高濃度ウェル領域１７の深さは、外部トレンチ６の底面から下方に０．１μｍ以上、２．０μｍ以下程度とすればよい。トレンチ底面高濃度ウェル領域１７は、外部トレンチ６の底面に接していてもよい。トレンチ底面高濃度ウェル領域１７のｐ型不純物は、アルミニウム、ホウ素またはガリウムとすればよく、トレンチ底面高濃度ウェル領域１７の不純物濃度は、１×１０１８ｃｍ－３以上、１×１０２２ｃｍ－３以下程度とすればよい。
　終端電界緩和領域１８は、活性領域５０を取り囲むように連続的または断続的に形成されるｐ型の電界緩和領域であり、例えばＦＬＲ（Field Limiting Ring）などである。終端電界緩和領域１８は、例えば、ドリフト層２の表面からドリフト層２の深さを超えない０．２μｍから３μｍ程度の深さまでアルミニウム、ホウ素、ガリウム等をイオン注入することで形成される。終端電界緩和領域１８のｐ型不純物濃度は、ドリフト層２の不純物濃度を超えるようにし、１×１０１５ｃｍ－３以上、１×１０１９ｃｍ－３以下とすればよい。
　フィールド絶縁膜１２は、外部トレンチ６内からチップ端部にかけてドリフト層２の表面に接するように形成される。フィールド絶縁膜１２は、二酸化珪素等の絶縁性の材料で構成することができる。フィールド絶縁膜１２の厚さは、例えば、０．１μｍ以上、５．０μｍ以下とすることができる。
　下敷き絶縁膜７は、外部トレンチ６の内部および外部トレンチ６の上端角部６ａ（以下「外部トレンチ上端角部６ａ」という）を覆うように形成され、ウェル領域３、ドリフト層２、トレンチ底面電界緩和領域１６およびトレンチ底面高濃度ウェル領域１７に接している。下敷き絶縁膜７の一部はフィールド絶縁膜１２上にも形成される。下敷き絶縁膜７は二酸化珪素等の絶縁性の材料で構成される。下敷き絶縁膜７の厚みは、例えば１０ｎｍ以上、１０００ｎｍ以下程度とする。
　電位固定層８は、ポリシリコン等の導電性を有する層であり、下敷き絶縁膜７の上に形成され、下敷き絶縁膜７を介して外部トレンチ６の内部および外部トレンチ上端角部６ａを覆う。電位固定層８の一部はフィールド絶縁膜１２上にも形成される。本実施の形態では、電位固定層８は、ポリシリコンで構成される第１ポリシリコン層である。層間絶縁膜１３には、フィールド絶縁膜１２上の電位固定層８に達するコンタクトホール２７（以下「電位固定層接続用コンタクトホール２７」という）が形成されており、電位固定層８は、電位固定層接続用コンタクトホール２７を通して表面電極１４と接続される。表面電極１４の電位はソース電位となるため、電位固定層８の電位もソース電位となる。電位固定層８は、ゲート絶縁膜１０を超える厚さを有し、好ましくはゲート絶縁膜１０の３倍を超える厚さを有する。
　絶縁層９は、電位固定層８を被覆するように形成される。絶縁層９は、電位固定層８とゲート電極層１１と間にゲートリーク電流が流れることを抑制する。絶縁層９は二酸化珪素等の絶縁性の材料で構成される。絶縁層９の厚さは、例えば１０ｎｍ以上、１０００ｎｍ以下程度とし、ゲート絶縁膜１０以上の厚さを有することが好ましい。
　ゲート絶縁膜１０は、ゲートトレンチ２２の内面、ドリフト層２の一部の表面、絶縁層９、フィールド絶縁膜１２に接するように形成され、二酸化珪素で構成される。ゲート絶縁膜１０の厚さは、例えば１０ｎｍ以上、２００ｎｍ以下程度とすることができる。
　ゲート電極層１１は、ゲートトレンチ２２内のゲート絶縁膜１０の上と、外部トレンチ６内の絶縁層９上に形成されたゲート絶縁膜１０の上に形成される。このように、ゲート絶縁膜１０およびゲート電極層１１は、ゲートトレンチ２２内から外部トレンチ６内にまで延在する。ゲートトレンチ２２内のゲート電極層１１の上端の高さは、ドリフト層２の表面位置以下であることが好ましく、ドリフト層２の表面位置よりも低いことがより好ましい。本実施の形態では、ゲート電極層１１は、ポリシリコンで構成される第２ポリシリコン層である。終端領域６０に形成されるゲート電極層１１は、例えばゲート絶縁膜１０を超える厚さとする。層間絶縁膜１３には、ゲート電極層１１に達するコンタクトホール２８（以下「ゲートコンタクトホール２８」という）が形成されており、ゲート電極層１１は、ゲートコンタクトホール２８を介して、ゲート電極パッド２９に繋がるゲート配線電極１５に接続される。
　表面電極１４、ゲート配線電極１５およびゲート電極パッド２９は、層間絶縁膜１３の上に形成され、例えばアルミニウム等の金属材料で構成される。表面電極１４と、ゲート配線電極１５およびゲート電極パッド２９とは離隔して配置される。
　裏面オーミック電極２０は、半導体基板１の裏面に形成され、ニッケルを主成分とする金属膜と半導体基板１との反応生成物、例えばニッケルシリサイドで構成される。裏面電極２１は、裏面オーミック電極２０に接して形成され、チタン、ニッケル、銀、金、アルミニウム等で構成される。
　実施の形態１に係る半導体装置は、以上の構成要素により構成される。
　次に、実施の形態１に係る半導体装置の製造方法について、図７から図２１を参照しながら説明する。図７から図２１は、半導体装置の各製造段階の説明図であり、そのうちの図７から図１２は、図２のＢ１－Ｂ２線に沿った断面に対応し、図１３から図２１は図２のＤ１－Ｄ２線に沿った断面に対応している。
　まず、４Ｈのポリタイプを有するｎ型の炭化珪素半導体基板１を用意し、その上に化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）によりｎ型のドリフト層２をエピタキシャル成長させる。このとき、ｎ型のドリフト層２の不純物濃度は１×１０１４ｃｍ－３から１×１０１８ｃｍ－３の範囲で、ドリフト層２の厚さは５μｍから３００μｍとする。
　続いて、写真製版処理によってドリフト層２の上に形成したレジストマスクを用い、アルミニウム、ホウ素またはガリウムをイオン注入することで、ドリフト層２の表層部にｐ型のウェル領域３を形成する。ウェル領域３はエピタキシャル成長によって形成してもよい。
　続いて、写真製版処理によってウェル領域３の上に形成したレジストマスクを用い、窒素または燐をイオン注入することで、ウェル領域３の表層部にｎ型の不純物領域４を形成する。
　続いて、ウェル領域３、不純物領域４の上に厚さ１μｍから２μｍ程度の二酸化珪素膜を形成し、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によってゲートトレンチ２２および外部トレンチ６の形成領域が開口したエッチングマスクを形成する。そして、ＲＩＥによってゲートトレンチ２２、および外部トレンチ６を形成すると、図７および図１３の状態となる。
　次に、エッチングマスクを残した状態で、写真製版処理によって外部トレンチ６の一部を覆うレジストマスクを形成した後、ドリフト層２の表面側からアルミニウムやホウ素またはガリウムをイオン注入することで、ゲートトレンチ２２と外部トレンチ６の下方に、トレンチ底面電界緩和領域１６を形成する。
　続いて、上記のエッチングマスクおよびレジストマスクを除去し、写真製版処理によってレジストマスクを形成した後、ドリフト層２の表面側からアルミニウムやホウ素またはガリウムをイオン注入することで、終端領域６０内に終端電界緩和領域１８を形成する。
　続いて、写真製版処理によってレジストマスクを形成した後、アルミニウム、ホウ素またはガリウムをイオン注入することで、ウェル領域３の表層部にｐ型のコンタクト領域５を形成するとともに、トレンチ底面電界緩和領域１６の表層部にトレンチ底面高濃度ウェル領域１７を形成する。このイオン注入における半導体基板１の加熱温度は、１５０℃以上とすることが好ましい。加熱温度を１５０℃以上とすると、コンタクト領域５の電気抵抗を低くすることができ、半導体装置の動作状態における抵抗損失を低減できる。
　続いて、エッチングマスクを除去した後にアニール処理を行うことで、イオン注入した不純物を活性化させる。アニール処理は、アルゴン等の不活性ガス雰囲気、または真空中において、１５００℃以上、１９００℃以下程度の温度で、３０秒以上、１時間以下程度の時間で行う。ここで、高温加熱による炭化珪素の劣化、つまり表面荒れを防ぐために、アニール処理の前に半導体基板１上に炭素膜を形成してもよい。このようにして、図８および図１４の状態となる。
　次に、ＣＶＤ法等によりフィールド絶縁膜１２となる二酸化珪素等の絶縁膜を形成し、この絶縁膜上に写真製版処理によってレジストマスクを形成する。そして、エッチングによりこの絶縁膜を開口してフィールド絶縁膜１２を形成し、レジストマスクを除去する。このようにして、図１５の状態となる。
　次に、熱酸化法またはＣＶＤ法等によって外部トレンチ６の内部および上端角部を覆い、ウェル領域３、ドリフト層２、トレンチ底面電界緩和領域１６およびトレンチ底面高濃度ウェル領域１７に接するように下敷き絶縁膜７を形成する。下敷き絶縁膜７の一部はフィールド絶縁膜１２上にも形成される。
　続いて、下敷き絶縁膜７上にＣＶＤ法等によって電位固定層８となるポリシリコン等の導電材料を形成し、ポリシリコン上に写真製版処理によってレジストマスクを形成する。そして、ポリシリコンをエッチングすることで、終端領域６０に電位固定層８を形成する。電位固定層８の一部はフィールド絶縁膜１２上にも形成される。このとき、活性領域５０内のポリシリコンは、エッチバックプロセスにより下敷き絶縁膜７が露出するまでポリシリコンを全てエッチングにより除去する。その後、レジストマスクを除去する。このようにして、図１６の状態となる。
　次に、ＣＶＤ法等によって、電位固定層８を被覆するように、絶縁層９となる二酸化珪素等の層を成膜する。電位固定層８がポリシリコンを材料としている場合、この二酸化珪素等の層は電位固定層８の表面を熱酸化することによって形成してもよい。次に、写真製版処理によってレジストマスクを形成し、エッチングすることによって絶縁層９を形成する。活性領域５０内のゲートトレンチ２２内の下敷き絶縁膜７と絶縁層９はエッチングにより全て除去してドリフト層２を露出させる。このようにして、図１７の状態となる。
　次に、熱酸化法またはＣＶＤ法等によってドリフト層２の表面とゲートトレンチ２２の内面、および終端領域６０内の絶縁層９およびフィールド絶縁膜１２上にゲート絶縁膜１０を形成する。このようにして、図９および図１８の状態となる。
　そして、ＣＶＤ法等によってゲート電極層１１となるポリシリコン等の導電材料を形成し、ポリシリコン上に写真製版処理によってレジストマスクを形成する。続いて、ポリシリコンをエッチングしてゲート電極層１１を形成し、レジストマスクを除去する。このとき、活性領域５０ではエッチバックプロセスによってポリシリコンをエッチングし、ゲートトレンチ２２内において、ゲート電極層１１の上端がドリフト層２の表面位置以下となるようにする。このようにして、図１０および図１９の状態となる。
　次に、減圧ＣＶＤ法等により層間絶縁膜１３を形成し、写真製版処理により層間絶縁膜１３の上にレジストマスクを形成する。続いて、層間絶縁膜１３をエッチングすることで、不純物領域４およびコンタクト領域５に達するソースコンタクトホール２５、および、トレンチ底面高濃度ウェル領域１７に達する外周部ウェル領域コンタクトホール２６を形成する。
　そして、ソースコンタクトホール２５に露出した不純物領域４およびコンタクト領域５の上、および、外周部ウェル領域コンタクトホール２６に露出したトレンチ底面高濃度ウェル領域１７の上に、Ｎｉなどを主成分とする金属膜を形成し、アニール処理を行って表面オーミック電極１９を形成する。そして、層間絶縁膜１３の上の金属膜をエッチングにより除去し、レジストマスクを除去する。
　さらに、半導体基板１の裏面上にＮｉなどを主成分とする金属膜を形成し、アニール処理を行って裏面オーミック電極２０を形成する。ここで、各アニール処理の加熱温度は、６００℃以上、１１００℃以下程度とすればよい。
　次に、層間絶縁膜１３の上に写真製版処理によってレジストマスクを形成し、層間絶縁膜１３をエッチングすることで、電位固定層８に達する電位固定層接続用コンタクトホール２７と、ゲート電極層１１に達するゲートコンタクトホール２８とを形成し、レジストマスクを除去する。このようにして、図１１および図２０の状態となる。
　そして、層間絶縁膜１３および表面オーミック電極１９の上、ならびに電位固定層接続用コンタクトホール２７およびゲートコンタクトホール２８の内側に、スパッタ法または蒸着法等によりアルミニウム等の金属膜を形成し、金属膜の上に写真製版処理によってレジストマスクを形成する。続いて、エッチングにより金属膜をパターニングすることで、表面電極１４、ゲート配線電極１５およびゲート電極パッド２９を形成し、その後レジストマスクを除去する。このようにして、図１２および図２１の状態となる。
　最後に、スパッタ法または蒸着法等によって裏面オーミック電極２０の上に裏面電極２１を形成することで、図４および図６に示した半導体装置の構造が完成する。
　終端領域６０には、図１に示したように、半導体装置の端部への空乏層の拡張を抑制するチャネルストップ領域３１が設けられていてもよい。チャネルストップ領域３１は、外部トレンチ６よりも外周側に設けられるｎ型の領域であり、炭化珪素で構成される。チャネルストップ領域３１のｎ型不純物は、窒素または燐とすればよく、チャネルストップ領域３１の不純物濃度は、１×１０１７ｃｍ－３以上、１×１０２２ｃｍ－３以下程度とすればよい。チャネルストップ領域３１の厚さは、不純物領域４の厚さと同じにしてもよく、異なっていてもよい。チャネルストップ領域３１はイオン注入により形成すればよく、不純物領域４を設けるためのレジストマスクを利用して、不純物領域４と同時に形成してもよいし、不純物領域４の形成よりも前または後に形成してもよい。チャネルストップ領域３１を不純物領域４と同時に形成する場合は、例えばゲートトレンチ２２および外部トレンチ６の形成後に、チャネルストップ領域３１および不純物領域４を形成するとよい。
　また、ウェル領域３を形成する工程と不純物領域４を形成する工程とは順序を入れ替えてもよい。ウェル領域３と不純物領域４との形成方法は、ウェル領域３の表層部にｎ型不純物をイオン注入して不純物領域４を設けた後、その上に写真製版処理によるレジストマスクを形成し、不純物領域４以外の位置にｐ型不純物をイオン注入してウェル領域３とするものでもよい。
　また、上で説明した製造方法では、ゲートトレンチ２２および外部トレンチ６を形成した後にエッチングマスクが残存するよう、エッチングマスクの厚さやＲＩＥプロセスを調整し、残存させたエッチングマスクと写真製版処理によって形成したレジストマスクとを用いたイオン注入によってトレンチ底面電界緩和領域１６を形成した。しかし、エッチングマスクを残さずに除去し、写真製版処理によって形成したレジストマスクのみを用いるイオン注入によって、トレンチ底面電界緩和領域１６を形成してもよい。
　また、外部トレンチ６下方のトレンチ底面電界緩和領域１６は、ゲートトレンチ２２下方のトレンチ底面電界緩和領域１６と同時に形成してもよいし、ゲートトレンチ２２下方のトレンチ底面電界緩和領域１６の形成の前または後に形成してもよい。さらに、ゲートトレンチ２２に対して斜め方向からｐ型不純物をイオン注入し、ゲートトレンチ２２の側面に接するドリフト層２内にｐ型の半導体層を形成して、トレンチ底面電界緩和領域１６とウェル領域３とを当該半導体層を介して電気的に接続してもよい。トレンチ底面電界緩和領域１６とウェル領域３とを電気的に接続すると、トレンチ底面電界緩和領域１６がフローティングである状態と比べ、トレンチ底面電界緩和領域１６がウェル領域３を介して表面電極１４に接続されて接地されるため、半導体装置の周波数特性が向上する。
　また、本実施の形態では半導体装置がＭＯＳＦＥＴである例を示したが、半導体装置をＩＧＢＴとする場合は、半導体基板１の導電型をｐ型とすればよく、半導体基板１を研磨して厚さを薄くしてもよい。
　次に、本実施の形態の半導体装置の動作について説明する。
　ゲート電極パッド２９と表面電極１４との間に閾値以上のゲート電圧が印加されると、ゲート電極層１１に対向するウェル領域３にはチャネルが形成され、不純物領域４からドリフト層２へ電子が流れる。表面電極１４と裏面電極２１との間に電圧を印加して電界が生じると、電子はドリフト層２および半導体基板１を経由して裏面電極２１に到達する、つまり、裏面電極２１から表面電極１４に向かう電流が生じ、半導体装置はオン状態となる。
　ここで、ゲートトレンチ２２および外部トレンチ６上の表面と内側に接してゲート絶縁膜１０が形成されている場合、外部トレンチ６の上端角部２２ａ（以下「ゲートトレンチ上端角部２２ａ」という）および外部トレンチ上端角部６ａの近傍のゲート絶縁膜１０には電界が生じる。しかし、活性領域５０においては、ゲート電極層１１がゲートトレンチ上端角部２２ａよりも低い位置に形成されており、ゲートトレンチ上端角部２２ａの形状に起因する電界集中が抑制され、ゲート絶縁膜１０の破壊が防止される。
　一方、終端領域６０においては、ゲート絶縁膜１０は、絶縁層９上に形成されており、外部トレンチ上端角部６ａから離隔しているため、外部トレンチ上端角部６ａの形状に起因する電界集中によってゲート絶縁膜１０が破壊されることが防止される。外部トレンチ上端角部６ａは下敷き絶縁膜７で覆われているが、ウェル領域３と電位固定層８はソース電位となり、且つ、電位固定層８は絶縁層９とゲート絶縁膜１０とによってゲート電極層１１から絶縁されているため、外部トレンチ上端角部６ａの下敷き絶縁膜７がゲート電圧によって破壊されることはない。
　ここで、電位固定層８の厚さが十分厚い場合、電位固定層８は下敷き絶縁膜７を介して外部トレンチ６の上端角部と内部を覆うため、外部トレンチ６の段差によって電位固定層８上部の曲率を大きくすることができる。電位固定層８上部の曲率が大きくなることで、電位固定層８上に形成される絶縁層９およびゲート絶縁膜１０の膜厚が局所的に薄くなることを防止でき、電界集中による絶縁層９およびゲート絶縁膜１０の破壊を防止する効果がさらに高まる。
　また、絶縁層９の厚みが薄い場合、電位固定層８とゲート電極層１１間の絶縁が不十分となり、特許文献２でフィールドプレート電極の電位をソース電位とした場合と同様にゲート・ソース間リークが増加し、電位固定層８とゲート電極層１１間が電界によって破壊され、短絡する恐れがある。これを回避するために、例えば絶縁層９の厚みをゲート絶縁膜１０の厚みを超える厚みとすることが好ましい。そうすることにより、電位固定層８とゲート電極層１１間を少なくともゲート絶縁膜１０の２倍以上の厚みで絶縁することができ、終端領域６０におけるゲート・ソース間の絶縁性を活性領域５０よりも高めることができ、終端領域６０におけるゲート・ソース間リーク電流が抑制され、絶縁層９およびゲート絶縁膜１０の破壊を防止する効果がさらに高くなる。
　一方、ゲート電極パッド２９と表面電極１４との間に閾値未満の電圧が印加されると、ゲート電極層１１に対向するウェル領域３にはチャネルが形成されなくなり、裏面電極２１から表面電極１４に向かう電流は生じず、半導体装置はオフ状態となる。半導体装置のオフ状態において、表面電極１４と裏面電極２１との間には、オン状態における電圧よりも高い電圧が印加され、ウェル領域３からドリフト層２へと空乏層が拡がる。
　このとき、空乏層は、トレンチ底面電界緩和領域１６からもドリフト層２へ拡がる。それにより、表面電極１４と裏面電極２１との間に印加された高い電圧によって生じた電界により、ゲートトレンチ２２および外部トレンチ６の底面または底面角部におけるゲート絶縁膜１０の破壊が抑制される。
　半導体装置がオフ状態からオン状態に移る際には、表面電極１４と裏面電極２１との間に印加される電圧が低下し、ドリフト層２へと拡がっていた空乏層が縮む。半導体装置は、上述したオン状態とオフ状態とを交互に繰り返すように動作する。
　実施の形態１に係る半導体装置によれば、ゲートトレンチ上端角部２２ａおよび外部トレンチ上端角部６ａにおけるゲート絶縁膜１０の破壊を防止することができる。
　＜実施の形態２＞
　図２２および図２３は、実施の形態２に係る半導体装置の構成を示す図であり、図２２は、図２のＢ１－Ｂ２線に沿った断面図、図２３は、図２のＣ１－Ｃ２線に沿った断面図にそれぞれ対応している。本実施の形態において、図２のＡ１－Ａ２線およびＤ１－Ｄ２線に沿った断面構成は実施の形態１と同様である。
　実施の形態２では、活性領域５０のゲートトレンチ２２内のゲート絶縁膜１０およびゲート電極層１１の下に、下敷き絶縁膜７および電位固定層８が設けられている。ゲートトレンチ２２内において、下敷き絶縁膜７はゲートトレンチ２２の内面に接して形成され、電位固定層８は下敷き絶縁膜７上に形成される。ゲート絶縁膜１０は、ゲートトレンチ２２の内面および電位固定層８の上面に接して形成され、ゲート電極層１１は、ゲート絶縁膜１０上に形成される。
　本実施の形態では、ゲートトレンチ内に形成される電位固定層８の電位は、フローティング電位であるものとする。また、下敷き絶縁膜７の厚みは、ドレイン電圧によってゲートトレンチ２２底面に生じる電界の影響を緩和するために、ゲート絶縁膜１０より厚く形成される。
　図２２では、ゲートトレンチ２２の下方にトレンチ底面電界緩和領域１６が形成されているが、トレンチ底面電界緩和領域１６は省略されてもよい。トレンチ底面電界緩和領域１６を形成しない場合は、半導体装置がオフ時のドレイン電圧によってゲートトレンチ２２底面に生じる電界は、ウェル領域３とドリフト層２との間に形成される空乏層と、下敷き絶縁膜７と、電位固定層８とで分担される。電位固定層８のポリシリコン中の燐の濃度を低濃度化すると、ポリシリコンの空乏化が増して電界緩和効果を高めることができる。
　また、トレンチ底面電界緩和領域１６を形成しない場合には、ウェル領域３からドリフト層２へ延びる空乏層と、トレンチ底面電界緩和領域１６からドリフト層２へ延びる空乏層によって引き起こされる半導体装置がオン時の電流狭窄が解消されるため、オン特性が向上するという効果も得られる。
　次に、実施の形態２に係る半導体装置の製造方法について、図２４から図３７を参照しながら説明する。図２４から図３７は、半導体装置の各製造段階の説明図であり、そのうちの図２４から図３０は図２のＢ１－Ｂ２線に沿った断面に対応し、図３１から図３７は図２のＣ１－Ｃ２線に沿った断面に対応している。
　まず、実施の形態１と同様に、４Ｈのポリタイプを有するｎ型の炭化珪素半導体基板１を用意し、その上に化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）によりｎ型のドリフト層２をエピタキシャル成長させ、ウェル領域３、不純物領域４、ゲートトレンチ２２およびトレンチ底面電界緩和領域１６を形成する。このようにして、図２４および図３１の状態となる。
　次に、ＣＶＤ法等によりフィールド絶縁膜１２となる二酸化珪素等の絶縁膜を形成し、この絶縁膜上に写真製版処理によってレジストマスクを形成する。そして、エッチングによりこの絶縁膜を開口してフィールド絶縁膜１２を形成し、レジストマスクを除去する。
　そして、熱酸化法またはＣＶＤ法等によって下敷き絶縁膜７を形成する。このようにして、図２５および図３２の状態となる。
　続いて、下敷き絶縁膜７上にＣＶＤ法等によって電位固定層８となるポリシリコン等の導電材料を形成し、エッチバックプロセスによって所望の厚みがゲートトレンチ２２内に残るようにエッチングする。その後、写真製版処理によってレジストマスクを形成し、活性領域５０内の電位固定層８がフローティング電位となるように、活性領域５０の電位固定層８と終端領域６０の電位固定層８とをエッチングによって分離し、レジストマスクを除去する。このようにして、図２６および図３３の状態となる。
　次に、ＣＶＤ法等によって、電位固定層８を被覆するように二酸化珪素等の絶縁層９を成膜する。電位固定層８がポリシリコンを材料としている場合、絶縁層９は、電位固定層８を熱酸化することによって形成してもよい。このようにして、図２７および図３４の状態となる。
　次に、写真製版処理によってレジストマスクを形成し、ゲートトレンチ２２内の電位固定層８の側壁の上方側と上端部とが露出するまでエッチングを行う。その後、熱酸化法またはＣＶＤ法等によってドリフト層２の表面とゲートトレンチ２２の内側、および絶縁層９上にゲート絶縁膜１０を形成する。このようにして、図２８および図３５の状態となる。
　そして、ＣＶＤ法等によってゲート電極層１１となるポリシリコン等の導電材料を形成し、ポリシリコン上に写真製版処理によってレジストマスクを形成する。続いて、ポリシリコンをエッチングしてゲート電極層１１を形成し、レジストマスクを除去する。このとき、活性領域５０ではエッチバックプロセスによってポリシリコンをエッチングし、ゲートトレンチ２２内において、ゲート電極層１１の上端がドリフト層２の表面位置以下となるようにする。このようにして、図２９および図３６の状態となる。
　次に、減圧ＣＶＤ法等により層間絶縁膜１３を形成し、写真製版処理により層間絶縁膜１３の上にレジストマスクを形成する。続いて、層間絶縁膜１３をエッチングすることで、不純物領域４およびコンタクト領域５に達するソースコンタクトホール２５、および、トレンチ底面高濃度ウェル領域１７に達する外周部ウェル領域コンタクトホール２６を形成する。
　そして、ソースコンタクトホール２５に露出した不純物領域４およびコンタクト領域５の上、および、外周部ウェル領域コンタクトホール２６に露出したトレンチ底面高濃度ウェル領域１７の上に、Ｎｉなどを主成分とする金属膜を形成し、アニール処理を行って表面オーミック電極１９を形成する。そして、層間絶縁膜１３の上の金属膜をエッチングにより除去し、レジストマスクを除去する。
　さらに、半導体基板１の裏面上にＮｉなどを主成分とする金属膜を形成し、アニール処理を行って裏面オーミック電極２０を形成する。ここで、各アニール処理の加熱温度は、６００℃以上、１１００℃以下程度とすればよい。このようにして、図３０および図３７の状態となる。
　そして、層間絶縁膜１３および表面オーミック電極１９の上、ならびに電位固定層接続用コンタクトホール２７およびゲートコンタクトホール２８の内側に、スパッタ法または蒸着法等によりアルミニウム等の金属膜を形成し、金属膜の上に写真製版処理によってレジストマスクを形成する。続いて、エッチングにより金属膜をパターニングすることで、表面電極１４、ゲート配線電極１５およびゲート電極パッド２９を形成し、その後レジストマスクを除去する。
　最後に、スパッタ法または蒸着法等によって裏面オーミック電極２０の上に裏面電極２１を形成することで、図２２および図２３に示した半導体装置の構造が完成する。
　実施の形態２では、活性領域５０内の電位固定層８がフローティング電位となるように、活性領域５０の電位固定層８と終端領域６０の電位固定層８とをエッチングによって分離する例を説明したが、実施の形態４で述べるように、終端領域６０の電位固定層８を外部電極へ接続せずにフローティング電位とする構成の場合、活性領域５０の電位固定層８と終端領域６０の電位固定層８とは互いに接続されていてもよい。
　実施の形態２に係る半導体装置においても、実施の形態１と同様の効果が得られる。また、ゲートトレンチ２２底面に形成される下敷き絶縁膜７の厚みがゲート絶縁膜１０よりも厚く、ゲート電極層１１がゲートトレンチ２２の底面に位置しなくなる。そのため、ゲートトレンチ２２の底面にゲート絶縁膜１０のみが形成される場合に比べて、半導体装置がオフ状態のときのドレイン電圧またはゲート電圧等によってゲートトレンチ２２底面の絶縁膜（二酸化珪素等）に生じる電界の影響が緩和される。
　＜実施の形態３＞
　図３８から図４０は、実施の形態３に係る半導体装置の構成を示す図である。図３８は、実施の形態３に係る半導体装置の概略構成を示す平面模式図であり、図３９は、図３８の破線で囲った領域４１の構成を示したものである。図４０は、図３９のＤ１－Ｄ２線に沿った断面図である。図３９では説明の簡略化のため、層間絶縁膜１３、表面電極１４、表面オーミック電極１９などの図示を省略している。
　実施の形態３に係る半導体装置は、０Ｖの接地電位が供給される接地電極パッド３０およびそれに繋がる接地配線電極２３を備えている。実施の形態１、２では、電位固定層８は表面電極１４と接続し、電位固定層８の電位をソース電位とする例を示した。実施の形態３では、電位固定層８は接地配線電極２３と接続し、電位固定層８の電位は接地電位に設定される。これ以外の構成は実施の形態１と同様である。
　電位固定層８を接地電位とした場合も、終端領域６０において、ゲート絶縁膜１０は、外部トレンチ上端角部６ａから離隔されて形成されるので、外部トレンチ上端角部６ａの形状に起因する電界集中が抑制され、ゲート絶縁膜１０の破壊が防止される。外部トレンチ上端角部６ａは下敷き絶縁膜７で覆われているが、ウェル領域３はソース電位、電位固定層８は接地電位となり、且つ、電位固定層８は絶縁層９とゲート絶縁膜１０とによってゲート電極層１１から絶縁されているため、外部トレンチ上端角部６ａの下敷き絶縁膜７がゲート電圧によって破壊されることはない。
　＜実施の形態４＞
　図４１および図４２は、実施の形態４に係る半導体装置の構成を示す図である。図４１は、実施の形態４に係る半導体装置の概略構成を示す模式図であり、図１の破線で囲った領域４０の構成を示したものである。図４２は、図４１のＤ１－Ｄ２線に沿った断面図である。図４１では説明の簡略化のため、層間絶縁膜１３、表面電極１４、表面オーミック電極１９などの図示を省略している。
　実施の形態４では、層間絶縁膜１３に電位固定層接続用コンタクトホール２７が形成されておらず、電位固定層８は他のどの電極とも接続されていない。つまり、電位固定層８の電位はフローティング電位に設定される。これ以外の構成は実施の形態１～３と同様である。
　電位固定層８をフローティング電位とした場合も、終端領域６０において、ゲート絶縁膜１０は、外部トレンチ上端角部６ａから離隔されて形成されるので、外部トレンチ上端角部６ａの形状に起因する電界集中が抑制され、ゲート絶縁膜１０の破壊が防止される。外部トレンチ上端角部６ａは下敷き絶縁膜７で覆われているが、ウェル領域３はソース電位、電位固定層８はフローティング電位となり、且つ、電位固定層８は絶縁層９とゲート絶縁膜１０とによってゲート電極層１１から絶縁されているため、外部トレンチ上端角部６ａの下敷き絶縁膜７がゲート電圧によって破壊されることはない。
　＜実施の形態５＞
　図４３から図４５は、実施の形態５に係る半導体装置の構成を示す図である。図４３は図２のＤ１－Ｄ２線に沿った断面図、図４４は図３９のＤ１－Ｄ２線に沿った断面図、図４５は図４１のＤ１－Ｄ２線に沿った断面図である。
　実施の形態１～４では終端領域６０においてウェル領域３とトレンチ底面電界緩和領域１６とが互いに離隔した例を示した。実施の形態５では、ウェル領域３とトレンチ底面電界緩和領域１６とが、外部トレンチ６の側面に形成されたｐ型の外部トレンチ側面接続層２４によって互いに接続される。これ以外の構成は実施の形態１～４と同様である。なお、図４３は、図６の構成に外部トレンチ側面接続層２４を設けたもの、図４４は、図４０の構成に外部トレンチ側面接続層２４を設けたもの、図４５は、図４２の構成に外部トレンチ側面接続層２４を設けたものに相当する。
　外部トレンチ側面接続層２４は、例えばトレンチ底面電界緩和領域１６の形成後にイオン注入で形成し、ｐ型不純物はアルミニウム、ホウ素またはガリウムとすればよく、不純物濃度は、１×１０１７ｃｍ－３以上、１×１０２２ｃｍ－３以下程度とすればよい。
　外部トレンチ６の側面においてウェル領域３とトレンチ底面電界緩和領域１６とが接続されることで、ターンオフ時に発生する変位電流が表面電極１４へ流れる経路が増える。そのため、変位電流による外部トレンチ上端角部６ａでの下敷き絶縁膜７の電位上昇が抑えられ、下敷き絶縁膜７の破壊が防止される。
　＜実施の形態６＞
　図４６から図４９は、実施の形態５に係る半導体装置の構成を示す図である。図４６は図２、図３９または図４１のＢ１－Ｂ２線に沿った断面図、図４７は図２のＤ１－Ｄ２線に沿った断面図、図４８は図３９のＤ１－Ｄ２線に沿った断面図、図４９は図４１のＤ１－Ｄ２線に沿った断面図である。
　実施の形態６では、下敷き絶縁膜７が形成されておらず、電位固定層８が外部トレンチ６の内面および外部トレンチ上端角部６ａに接している。これ以外の構成は実施の形態１～５と同様である。なお、図４７は、図４３の構成から下敷き絶縁膜７を省略したもの、図４８は、図４４の構成から下敷き絶縁膜７を省略したもの、図４９は、図４５の構成から下敷き絶縁膜７を省略したものに相当する。
　下敷き絶縁膜７を省略した場合も、終端領域６０において、ゲート絶縁膜１０は、外部トレンチ上端角部６ａから離隔されて形成されるので、外部トレンチ上端角部６ａの形状に起因する電界集中が抑制され、ゲート絶縁膜１０の破壊が防止される。
　実施の形態１～５と同様に、電位固定層８の電位は、ソース電位、接地電位、フローティング電位のいずれかに設定される。電位固定層８の電位がソース電位または接地電位であったとしても、ウェル領域３、外部トレンチ側面接続層２４、トレンチ底面電界緩和領域１６およびトレンチ底面高濃度ウェル領域１７とドリフト層２との間のＰＮ接合の影響により、裏面電極２１から電位固定層８へは電流が流れにくく、損失への影響は少ない。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての態様において、例示であって、例示されていない無数の変形例が想定され得るものと解される。
　１　半導体基板、２　ドリフト層、３　ウェル領域、４　不純物領域、５　コンタクト領域、６　外部トレンチ、６ａ　外部トレンチ上端角部、７　下敷き絶縁膜、８　電位固定層、９　絶縁層、１０　ゲート絶縁膜、１１　ゲート電極層、１２　フィールド絶縁膜、１３　層間絶縁膜、１４　表面電極、１５　ゲート配線電極、１６　トレンチ底面電界緩和領域、１７　トレンチ底面高濃度ウェル領域、１８　終端電界緩和領域、１９　表面オーミック電極、２０　裏面オーミック電極、２１　裏面電極、２２　ゲートトレンチ、２２ａ　ゲートトレンチ上端角部、２３　接地配線電極、２４　外部トレンチ側面接続層、２５　ソースコンタクトホール、２６　外周部ウェル領域コンタクトホール、２７　電位固定層接続用コンタクトホール、２８　ゲートコンタクトホール、２９　ゲート電極パッド、３０　接地電極パッド、３１　チャネルストップ領域、５０　活性領域、６０　終端領域。

Claims (17)

  1. 　第１導電型のドリフト層と、
    　前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
    　前記ウェル領域の表層部に形成された第１導電型の不純物領域と、
    　活性領域の前記不純物領域および前記ウェル領域を貫通して前記ドリフト層に達するように形成されたゲートトレンチと、
    　前記ゲートトレンチの内面に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極層と、
    　前記ゲート電極層を覆う層間絶縁膜と、
    　前記層間絶縁膜上に形成され、前記ゲート電極層と接続されたゲート配線電極と、
    　前記活性領域の外側の終端領域において前記ドリフト層に形成された外部トレンチと、
    　前記外部トレンチ内に形成され、前記外部トレンチの上端角部を覆う電位固定層と、
    　前記電位固定層の上に形成された絶縁層と、
    を備え、
    　前記ゲート絶縁膜および前記ゲート電極層は、前記終端領域の前記外部トレンチ内にまで延在し、前記ゲート電極層は、前記外部トレンチ内で前記層間絶縁膜に形成されたコンタクトホールを通して前記ゲート配線電極と接続する、
    半導体装置。 
  2. 　前記電位固定層は、前記ゲート絶縁膜の厚さを超える厚さを有する
    請求項１に記載の半導体装置。 
  3. 　前記電位固定層の下に形成された下敷き絶縁膜をさらに備える、
    請求項１または請求項２に記載の半導体装置。 
  4. 　前記下敷き絶縁膜の厚みは前記ゲート絶縁膜の厚み以上である、
    請求項３に記載の半導体装置。 
  5. 　前記電位固定層の一部は、前記ゲートトレンチの底部に形成され、前記ゲートトレンチ内の前記ゲート絶縁膜および前記ゲート電極層は前記ゲートトレンチの上に形成され、
    　前記ゲートトレンチの底部の前記電位固定層がフローティング電位となるように構成されている、
    請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 　前記外部トレンチの下方に形成された第２導電型のトレンチ底面電界緩和領域と、
    　前記外部トレンチの側面に形成され、前記ウェル領域と前記トレンチ底面電界緩和領域とを接続する第２導電型の外部トレンチ側面接続層と、
    をさらに備える、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 　前記層間絶縁膜上に形成され、前記ウェル領域と接続された表面電極をさらに備え、
    　前記電位固定層は、前記層間絶縁膜に形成されたコンタクトホールを通して前記表面電極と接続する、
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 　前記層間絶縁膜上に形成された接地配線電極をさらに備え、
    　前記電位固定層は、前記層間絶縁膜に形成されたコンタクトホールを通して前記接地配線電極と接続する、
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  9. 　前記電位固定層がフローティング電位となるように構成されている、
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  10. 　前記終端領域の前記ゲート電極層は、平面視で前記ゲートトレンチを取り囲む、
    請求項１から請求項９のいずれか一項に記載の半導体装置。
  11. 　前記電位固定層の厚みは前記ゲート絶縁膜の厚みの３倍以上である、
    請求項１から請求項１０のいずれか一項に記載の半導体装置。
  12. 　前記絶縁層の厚みが前記ゲート絶縁膜の厚み以上である、
    請求項１から請求項１１のいずれか一項に記載の半導体装置。
  13. 　前記ゲートトレンチの前記ゲート電極層の上端の位置は、前記ゲートトレンチの上端より低い、
    請求項１から請求項１２のいずれか一項に記載の半導体装置。
  14. 　第１導電型のドリフト層を形成する工程と、
    　前記ドリフト層の表層部に第２導電型のウェル領域を形成する工程と、
    　前記ウェル領域の表層部に第１導電型の不純物領域を形成する工程と、
    　活性領域の前記不純物領域および前記ウェル領域を貫通して前記ドリフト層に達するゲートトレンチを形成する工程と、
    　前記活性領域の外側の終端領域において前記ドリフト層に外部トレンチを形成する工程と、
    　前記外部トレンチ内に、前記外部トレンチの上端角部を覆う電位固定層を形成する工程と、
    　前記電位固定層の上に絶縁層を形成する工程と、
    　前記ゲートトレンチ内および前記外部トレンチ内にゲート絶縁膜を形成する工程と、
    　前記ゲートトレンチ内および前記外部トレンチ内の前記ゲート絶縁膜上にゲート電極層を形成する工程と、
    　前記ゲート電極層を覆う層間絶縁膜を形成する工程と、
    　前記外部トレンチ内の前記層間絶縁膜に前記ゲート電極層に達するコンタクトホールを形成する工程と、
    　前記層間絶縁膜上に、前記コンタクトホールを通して前記ゲート電極層と接続するゲート配線電極を形成する工程と、
    を備える、
    半導体装置の製造方法。
  15. 　前記電位固定層は、前記ゲート絶縁膜の厚さを超える厚さで形成される、
    請求項１４に記載の半導体装置の製造方法。 
  16. 　前記電位固定層を形成する前に、前記電位固定層の下に設ける下敷き絶縁膜を形成する工程をさらに備える、
    請求項１４または請求項１５に記載の半導体装置の製造方法。
  17. 　前記電位固定層を形成する工程において、前記電位固定層の一部は前記ゲートトレンチ内に形成される、
    請求項１４から請求項１６のいずれか一項に記載の半導体装置の製造方法。 
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