JP2017092364A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】チップサイズを拡大させることなく、信頼性の高い耐圧構造を備えた半導体装置および半導体装置の製造方法を提供すること。【解決手段】炭化珪素基体４０のおもて面にエッジ終端領域２０を活性領域１０よりも低くした段差２１が設けられ、段差２１の底面２１ａにｎ-型炭化珪素層２が露出されている。ｎ-型炭化珪素層２の段差２１の底面２１ａに露出する部分には、深さ方向にｎ+型炭化珪素基板１に達しない深さで溝２２が選択的に設けられている。第１ＪＴＥ３１は、溝２２よりも内側に溝２２と離して設けられ、段差２１の底面２１ａにおいて最も外側の第１ｐ型ベース領域３に接する。第２ＪＴＥ領域３２は、溝２２の内壁に沿って設けられている。絶縁膜３３は、溝２２の内部に埋め込まれ、第２ＪＴＥ領域３２に覆われている。第１，２ＪＴＥ領域３１，３２のＪＴＥ構造３０と、溝２２の内部に埋め込まれた絶縁膜３３とで、耐圧構造が構成される。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照。）。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広い他の半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照。）。

このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。

エッジ終端領域の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの耐圧構造をエッジ終端領域に配置した装置が公知である（例えば、下記特許文献１，２参照。）。また、下記特許文献１では、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、エッジ終端領域に生じた電荷を放出させることで信頼性を向上させている。

従来の高耐圧半導体装置の耐圧構造について、ＪＴＥ構造を備えたＭＯＳＦＥＴを例に説明する。図５は、従来の半導体装置の構造を示す断面図である。図５に示す従来の半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体チップ）とする）１４０に、活性領域１１０と、活性領域１１０の周囲を囲むエッジ終端領域１２０と、を備える。炭化珪素基体１４０は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１のおもて面上に、炭化珪素からなるｎ^-型半導体層（以下、ｎ^-型炭化珪素層とする）１０２と、炭化珪素からなるｐ型半導体層（以下、ｐ型炭化珪素層とする）１０４と、を順に積層してなる。

活性領域１１０には、炭化珪素基体１４０のおもて面（ｐ型炭化珪素層１０４側の面）側にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。エッジ終端領域１２０の全域にわたってｐ型炭化珪素層１０４が除去され、炭化珪素基体１４０のおもて面にエッジ終端領域１２０を活性領域１１０よりも低くした（ドレイン側に凹ませた）段差１２１が形成され、段差１２１の底面１２１ａにｎ^-型炭化珪素層１０２が露出されている。また、エッジ終端領域１２０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ^-型低濃度領域（ここでは２つ、内側からｐ^-型、ｐ^--型とし符号１３１，１３２を付す）を隣接して配置したＪＴＥ構造１３０が設けられている。

ｐ^-型低濃度領域（以下、第１ＪＴＥ領域とする）１３１およびｐ^--型低濃度領域（以下、第２ＪＴＥ領域とする）１３２は、それぞれ、ｎ^-型炭化珪素層１０２の、段差１２１の底面１２１ａに露出する部分に選択的に設けられている。第１ＪＴＥ領域１３１は、段差１２１の底面１２１ａにおいて最も外側のｐ型ベース領域１０３に接する。また、炭化珪素基体１４０の裏面（ｎ⁺型炭化珪素基板１０１の裏面）に接するドレイン電極１１５が設けられている。符号１０５〜１０９，１１１〜１１４は、それぞれｎ⁺型ソース領域、ｐ⁺型コンタクト領域、ｎ型ＪＦＥＴ領域，ゲート絶縁膜、ゲート電極、フィールド酸化膜、層間絶縁膜、ソース電極およびパッシベーション膜である。

図５に示す構成のＭＯＳＦＥＴでは、ソース電極１１３に対して正の電圧がドレイン電極１１５に印加された状態で、ゲート電極１０９にしきい値電圧以下の電圧が印加されているときには、ｐ型ベース領域１０４ａとｎ型ＪＦＥＴ領域１０７との間のｐｎ接合が逆バイアスされた状態となるため、活性領域の逆方向耐圧が確保され電流は流れない。ｐ型ベース領域１０４ａとは、ｐ型炭化珪素層１０４の、ｎ⁺型ソース領域１０５およびｐ⁺型コンタクト領域１０６以外の部分である。

一方、ゲート電極１０９にしきい値電圧以上の電圧が印加されると、ｐ型ベース領域１０４ａの、ゲート電極１０９直下（ドレイン側）の部分の表面層にｎ型の反転層（チャネル）が形成される。それによって、ｎ⁺型炭化珪素基板１０１、ｎ^-型炭化珪素層１０２、ｎ型ＪＦＥＴ領域１０７、ｐ型ベース領域１０４ａの表面反転層およびｎ⁺型ソース領域１０５の経路で電流が流れる。このように、ゲート電圧を制御することによって、周知のＭＯＳＦＥＴのスイッチング動作を行うことができる。

また、図５に示す構成のＭＯＳＦＥＴでは、電圧が印加された際に、ｐ型ベース領域１０３とｎ^-型ドリフト層との間のｐｎ接合から外側に向かって空乏層が伸び、第１，２ＪＴＥ領域１３１，１３２の両方に広がる。ｎ^-型ドリフト層とは、ｎ^-型炭化珪素層１０２の、ｐ型ベース領域１０３および第１，２ＪＴＥ領域１３１，１３２以外の部分である。エッジ終端領域での耐圧は、第１，２ＪＴＥ領域１３１，１３２とｎ^-型ドリフト層との間のｐｎ接合で確保される。

また、別の高耐圧半導体装置として、活性領域からエッジ終端領域に延在するｐ型ベース領域の外側（エッジ終端領域側）端部を深さ方向に貫通してｎ^-型ドリフト領域に達する溝の内部を絶縁膜で埋め込んだ構成の耐圧構造を備えた装置が提案されている（例えば、下記特許文献３（第１３図）参照。）。下記特許文献３では、エッジ終端領域に設けた溝の底面においてｎ^-型ドリフト領域の絶縁膜との境界にｎ型チャネルストッパーを設け、溝の内壁に沿って設けたｐ型領域によりｐ型ベース領域とｎ型チャネルストッパーとを接続している。

特開２０１０−５０１４７号公報 特開２００６−１６５２２５号公報 米国特許出願公開第２０１４／１６７１４３号明細書

ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１

しかしながら、上記特許文献１，２に示す耐圧構造では、エッジ終端領域１２０の幅（活性領域１１０とエッジ終端領域１２０との境界からチップ端部までの長さ）が１００μｍ以上と長くなるため、チップサイズが大きくなるという問題がある。また、上記特許文献３に示す耐圧構造では、溝の底面においてｎ^-型ドリフト領域の絶縁膜との境界にｎ型チャネルストッパーを設けその箇所で切断するため、ｎ型チャネルストッパーの位置ずれを考慮して溝の側面だけで耐圧構造を決めねばならないという問題がある。

この発明は、上述した従来技術による問題点を解消するため、チップサイズを拡大させることなく、信頼性の高い耐圧構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。前記終端領域は、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第２導電型半導体領域と、前記半導体基板のおもて面に設けられた溝と、前記溝の内部に埋め込まれた絶縁膜と、を有する。複数の前記第２導電型半導体領域のうちの最も外側の前記第２導電型半導体領域は、前記溝の内壁に沿って設けられ、前記絶縁膜を覆う。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面に、前記終端領域を前記活性領域よりも低くした段差が形成されている。前記溝および前記第２導電型半導体領域は、前記段差により前記終端領域に形成された面に設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記活性領域には、前記半導体基板のおもて面側に第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域は、前記段差により前記終端領域に形成された面に延在し、複数の前記第２導電型半導体領域のうちの最も内側の前記第２導電型半導体領域に接することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側にゲート電極が設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に接する。第２電極は、前記半導体基板の裏面に接する。

また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第２半導体領域および前記第１半導体領域を貫通して前記半導体基板に達するトレンチが設けられている。前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を設けたトレンチゲート構造が設けられている。前記トレンチの底面を覆う第２導電型の第３半導体領域が設けられている。

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた活性領域と、前記活性領域の周囲を囲む終端領域と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記終端領域における前記半導体基板のおもて面に設けられた溝を形成する第１工程を行う。次に、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第２導電型半導体領域を形成する第２工程を行う。次に、前記溝の内部に絶縁膜を埋め込む第３工程を行う。前記第２工程では、まず、複数の前記第２導電型半導体領域のうちの最も外側の前記第２導電型半導体領域を前記溝の内壁に沿って形成する第１形成工程を行う。次に、前記半導体基板のおもて面に、複数の前記第２導電型半導体領域のうちの他の前記第２導電型半導体領域の形成領域に対応する部分を開口した絶縁膜マスクを形成する第２形成工程を行う。次に、前記絶縁膜マスクをマスクとして、イオン注入により前記他の前記第２導電型半導体領域を形成する第３形成工程を行う。前記第３工程では、前記第３形成工程の後、前記絶縁膜マスクの前記溝の内部に埋め込まれた部分以外の部分を除去して、前記溝の内部に残る前記絶縁膜マスクを前記絶縁膜とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程の後、前記活性領域における前記半導体基板のおもて面の表面層に素子構造を構成する１つ以上の拡散領域を選択的に形成する第４工程をさらに含む。前記第４工程では、前記半導体基板のおもて面に、前記拡散領域の形成領域に対応する部分を開口した他の絶縁膜マスクを形成する第４形成工程と、前記他の絶縁膜マスクをマスクとして、イオン注入により前記拡散領域を形成する第５形成工程と、を一組とする工程を、前記拡散領域の個数分繰り返し行う。前記第３工程では、前記第４工程を行うごとに、前記他の絶縁膜マスクの前記溝の内部に埋め込まれた部分以外の部分を除去して、前記溝の内部に残る前記他の絶縁膜マスクを前記絶縁膜とし、前記溝の内部を前記絶縁膜で完全に埋め込むことを特徴とする。

上述した発明によれば、電圧が印加されたときに、活性領域側から伸びる空乏層が複数の第２導電型半導体領域に広がるため、活性領域に電界が集中することを抑制することができる。また、上述した発明によれば、最も外側の第２導電型半導体領域を溝の内壁に沿って設け、かつ当該溝の内部に絶縁膜を埋め込むことで、電圧が印加されたときに、第２導電型半導体領域と溝内部の絶縁膜とに電界を分担することができる。これにより、ＪＴＥ構造と溝内部の絶縁膜とで構成された数μｍ程度の耐圧構造で高耐圧を維持することができる。また、第２導電型半導体領域と溝内部の絶縁膜とに電界が分担されることで、第２導電型半導体領域での電界が緩和され、終端領域の耐圧分布を安定化させることができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、チップサイズを拡大させることなく、安定した耐圧分布を確保した信頼性の高い耐圧構造を実現することができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施例にかかる半導体装置の耐圧特性を示す特性図である。 従来の半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、プレーナゲート型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）４０に、活性領域１０と、活性領域１０の周囲を囲むエッジ終端領域２０と、を備える。活性領域１０は、オン状態のときに電流が流れる領域である。エッジ終端領域２０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。

炭化珪素基体４０は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板）１のおもて面上に、炭化珪素からなるｎ^-型半導体層（ｎ^-型炭化珪素層）２と、炭化珪素からなるｐ型半導体層（ｐ型炭化珪素層）４と、を順に積層してなる。ｎ⁺型炭化珪素基板１は、ドレイン領域として機能する。活性領域１０において、ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｐ型ベース領域（第１半導体領域）３が選択的に設けられている。最も外側（チップ端部側）のｐ型ベース領域３は、活性領域１０側から後述する段差２１の底面２１ａまで延在し、その一部が段差２１の底面２１ａに露出されている。段差２１の底面２１ａとは、段差２１の形成によりエッジ終端領域２０に新たに形成された、炭化珪素基体４０のおもて面である。段差２１の底面２１ａに露出とは、後述するフィールド酸化膜１１に接するように配置されていることである。ｎ^-型炭化珪素層２の、ｐ型ベース領域３および後述する第１，２ＪＴＥ領域３１，３２以外の部分がドリフト領域である。

ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース領域３を覆うようにｐ型炭化珪素層４が設けられている。ｐ型炭化珪素層４の不純物濃度は、ｐ型ベース領域３の不純物濃度よりも低くてもよい。ｐ型炭化珪素層４の内部には、深さ方向にｐ型ベース領域３に対向する部分に、ｎ⁺型ソース領域（第２半導体領域）５およびｐ⁺型コンタクト領域６がそれぞれ選択的に設けられている。また、ｐ型炭化珪素層４の内部には、ｐ型炭化珪素層４を深さ方向に貫通してｎ^-型炭化珪素層２に達するｎ型半導体領域７が設けられている。ｎ型半導体領域７は、ｎ⁺型ソース領域５に対してｐ⁺型コンタクト領域６の反対側にｎ⁺型ソース領域５と離して配置されている。

ｐ型炭化珪素層４の、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６およびｎ型半導体領域７以外の部分（以下、第２ｐ型ベース領域（第１半導体領域）とする）４ａは、ｐ型ベース領域（以下、第１ｐ型ベース領域とする）３とともにベース領域として機能する。ｎ型半導体領域（以下、ｎ型ＪＦＥＴ領域とする）７は、隣り合うベース領域間に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域であり、ｎ^-型炭化珪素層２とともにドリフト領域として機能する。隣り合うベース領域間に挟まれたｎ型ＪＦＥＴ領域７の不純物濃度をｎ^-型炭化珪素層２の不純物濃度よりも高くすることで、ＪＦＥＴ抵抗の低減を図っている。

第２ｐ型ベース領域４ａの、ｎ⁺型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上には、ｎ⁺型ソース領域５からｎ型ＪＦＥＴ領域７にわたってゲート絶縁膜８を介してゲート電極９が設けられている。これら第１，２ｐ型ベース領域３，４ａ、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６、ゲート絶縁膜８およびゲート電極９は、炭化珪素基体４０のおもて面（ｐ型炭化珪素層４側の面）側においてＭＯＳゲート構造を構成する。ソース電極（第１電極）１３は、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６に接するとともに、層間絶縁膜１２によりゲート電極９と電気的に絶縁されている。

エッジ終端領域２０の全域にわたってｐ型炭化珪素層４が除去され、炭化珪素基体４０のおもて面にエッジ終端領域２０を活性領域１０よりも低くした（ドレイン側に凹ませた）段差２１が形成されている。すなわち、段差２１の底面２１ａには、ｎ^-型炭化珪素層２が露出されている。段差２１の側壁２１ｂは、例えば、活性領域１０とエッジ終端領域２０との境界に位置する。段差２１の側壁２１ｂは、段差２１の底面２１ａと、段差２１よりも活性領域１０側の基体おもて面と、の間に位置し、かつ段差２１の底面２１ａに対する角度θを鈍角とする斜度を有する、炭化珪素基体４０のおもて面である。段差２１の側壁２１ｂは、活性領域１０とエッジ終端領域２０との境界よりも若干エッジ終端領域２０側に位置していてもよい。段差の側壁２１ｂには、ｐ型炭化珪素層４が露出される。段差２１の深さがｐ型炭化珪素層４の厚さよりも深い場合、段差２１の側壁２１ｂにはｐ型炭化珪素層４および第１ｐ型ベース領域３が露出される。

段差２１の底面２１ａと側壁２１ｂと境界（以下、段差２１の底面コーナー部とする）２１ｃは、ｐ型炭化珪素層４と最も外側の第１ｐ型ベース領域３との境界よりもドレイン側で、かつ最も外側の第１ｐ型ベース領域３を貫通しない深さ位置に位置する。すなわち、段差２１の底面コーナー部２１ｃは、少なくともドレイン側を最も外側の第１ｐ型ベース領域３に覆われる。ｎ^-型炭化珪素層２の段差２１の底面２１ａに露出する部分には、深さ方向にｎ⁺型炭化珪素基板１に達しない深さで溝２２が選択的に設けられている。溝２２は、段差２１の底面コーナー部２１ｃと離して配置されている。段差２１および溝２２は、活性領域１０の周囲を囲む略環状の平面レイアウトに配置される。

また、エッジ終端領域２０には、外側に配置されるほど不純物濃度を低くした複数のｐ^-型低濃度領域（第２導電型半導体領域：ここでは２つ、内側（活性領域１０側）からｐ^-型、ｐ^--型とし符号３１，３２を付す）を隣接して配置したＪＴＥ構造３０が設けられている。ＪＴＥ構造３０は、活性領域１０の周囲を囲む略環状の平面レイアウトに配置される。ｐ^-型低濃度領域（以下、第１ＪＴＥ領域とする）３１は、段差２１の底面コーナー部２１ｃと溝２２との間に、段差２１の底面コーナー部２１ｃおよび溝２２と離して配置され、かつ段差２１の底面２１ａに露出されている。第１ＪＴＥ領域３１は、段差２１の底面２１ａにおいて最も外側の第１ｐ型ベース領域３に接する。

ｐ^--型低濃度領域（以下、第２ＪＴＥ領域とする）３２は、溝２２の内壁（側壁および底面）に沿って設けられ、溝２２の内壁全面に露出されている。第２ＪＴＥ領域３２は、溝２２の内側の側壁に沿って設けられた部分で第１ＪＴＥ領域３１に接する。第２ＪＴＥ領域３２は、溝２２の底面に沿って設けられた部分でｎ⁺型炭化珪素基板１に接しないような所定厚さｔ２を有する。第２ＪＴＥ領域３２の厚さｔ２は、第１ＪＴＥ領域３１の厚さｔ１よりも薄くてもよい（ｔ２＜ｔ１）。第１，２ＪＴＥ領域３１，３２は、同心円状の平面レイアウトに配置される。溝２２の内部には、絶縁膜３３が埋め込まれている。すなわち、絶縁膜３３は、第２ＪＴＥ領域３２に覆われている。

これら第１，２ＪＴＥ領域３１，３２と絶縁膜３３とでエッジ終端領域２０に耐圧構造が構成されている。エッジ終端領域２０の耐圧は、溝２２の深さｄおよび第２ＪＴＥ領域３２の不純物濃度を種々変更することで設定される。具体的には、エッジ終端領域２０の耐圧は、溝２２の深さｄを深くするほど高くなる。例えば、溝２２の深さｄを１μｍ程度とした場合、エッジ終端領域２０の耐圧は１２００Ｖ程度確保される。また、エッジ終端領域２０の耐圧は、第２ＪＴＥ領域３２の不純物濃度を低くするほど高くなる。溝２２の深さｄを深くするほど、第２ＪＴＥ領域３２の不純物濃度によるエッジ終端領域２０の高耐圧化が可能である。

例えば、溝２２の深さｄを１μｍ程度とした場合、上述したようにエッジ終端領域２０の耐圧は１２００Ｖ程度であり、第２ＪＴＥ領域３２の不純物濃度によるエッジ終端領域２０の耐圧差はほぼ生じない。一方、例えば、溝２２の深さｄを６μｍ程度とした場合、第２ＪＴＥ領域３２の不純物濃度を１．５０×１０¹⁶／ｃｍ³としたときにエッジ終端領域２０の耐圧は１６００Ｖ強程度となるのに対し、第２ＪＴＥ領域３２の不純物濃度を６．００×１０¹⁶／ｃｍ³としたときにエッジ終端領域２０の耐圧は２２００Ｖ超となる。溝２２の幅（内側および外側の側壁間の幅）ｗは例えば５μｍ程度でよい。

エッジ終端領域２０における炭化珪素基体４０のおもて面上には活性領域１０側から層間絶縁膜１２が延在し、第１，２ＪＴＥ領域３１，３２および絶縁膜３３を覆う。エッジ終端領域２０において炭化珪素基体４０のおもて面と層間絶縁膜１２との間に、フィールド酸化膜１１が設けられていてもよい。また、エッジ終端領域２０において層間絶縁膜１２上には、パッシベーション膜など例えばポリイミドからなる保護膜１４が設けられている。保護膜１４は、放電を防止する機能を有する。保護膜１４は、ソース電極１３の端部上に延在していてもよい。炭化珪素基体４０の裏面（ｎ⁺型炭化珪素基板１の裏面）には、ドレイン電極１５が設けられている。

次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作製する場合を例に説明する。まず、例えば２．０×１０¹⁹／ｃｍ³の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶のｎ⁺型炭化珪素基板（半導体ウエハ）１を用意する。ｎ⁺型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ⁺型炭化珪素基板１のおもて面に、例えば１．０×１０¹⁶／ｃｍ³の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ^-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。

次に、フォトリソグラフィおよびイオン注入により、ｎ^-型炭化珪素層２の表面層に第１ｐ型ベース領域３を選択的に形成する。このイオン注入においては、第１ｐ型ベース領域３の不純物濃度が例えば１．０×１０¹⁸／ｃｍ³となるようにアルミニウム（Ａｌ）などのｐ型不純物（ドーパント）を注入してもよい。例えばストライプ状の平面レイアウトに第１ｐ型ベース領域３を配置し、その幅（ストライプの幅）および深さをそれぞれ１３μｍおよび０．５μｍとしてもよい。次に、ｎ^-型炭化珪素層２の表面に、例えば２．０×１０¹⁶／ｃｍ³の不純物濃度となるようにアルミニウムなどのｐ型不純物をドーピングしたｐ型炭化珪素層４を例えば０．５μｍの厚さでエピタキシャル成長させる。

ここまでの工程で、ｎ⁺型炭化珪素基板１のおもて面上にｎ^-型炭化珪素層２およびｐ型炭化珪素層４を順に積層してなる炭化珪素基体４０が作製される。次に、フォトリソグラフィおよびイオン注入により、ｐ型炭化珪素層４の一部の導電型を反転させてｎ型ＪＦＥＴ領域７を選択的に形成する。このイオン注入においては、ｎ型ＪＦＥＴ領域７の不純物濃度が例えば５．０×１０¹⁶／ｃｍ³となるように窒素などのｎ型不純物を注入してもよい。ｎ型ＪＦＥＴ領域７の幅および深さは、例えば、それぞれ２．０μｍおよび０．６μｍであってもよい。後述する第２ＪＴＥ領域３２の形成後にｎ型ＪＦＥＴ領域７を形成してもよい。

次に、フォトリソグラフィおよびエッチングにより、炭化珪素基体４０のおもて面に例えば０．７μｍの深さで段差２１を形成し、エッジ終端領域２０の全域にわたってｐ型炭化珪素層４を除去してｎ^-型炭化珪素層２を露出させる。次に、フォトリソグラフィおよびエッチングにより、ｎ^-型炭化珪素層２の段差２１の底面２１ａに露出する部分に、溝２２を選択的に形成する。次に、フォトリソグラフィおよびイオン注入により、溝２２の内壁に沿って第２ＪＴＥ領域３２を形成する。第２ＪＴＥ領域３２を形成するためのイオン注入は、例えば、炭化珪素基体４０のおもて面に対して斜めの方向からのイオン注入と、炭化珪素基体４０のおもて面に直交する方向からのイオン注入と、を組み合わせてもよい。

次に、フォトリソグラフィおよびエッチングによるイオン注入用マスクの形成と、このイオン注入用マスクを用いたイオン注入と、イオン注入用マスクの除去と、を１組とする工程を異なるイオン注入条件で繰り返し行うことで、第１ＪＴＥ領域３１、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６を形成する。第１ＪＴＥ領域３１、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６を形成する順序は種々変更可能である。第１ＪＴＥ領域３１、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６を形成するための各イオン注入に用いるイオン注入用マスクには、例えば絶縁膜（絶縁膜マスク）を用いる。イオン注入用マスクとなる絶縁膜の厚さは例えば１．５μｍ程度であってもよい。そして、イオン注入用マスクを除去する際には、イオン注入用マスクの溝２２の内部に埋め込まれた部分は除去せずに残す。この溝２２の内部に残るイオン注入用マスクが絶縁膜３３となる。各イオン注入のイオン注入用マスクの総厚さが溝２２の内部を絶縁膜３３で完全に埋め込み可能な厚さとなるように、各イオン注入用マスクの厚さを設定することが好ましい。

次に、第１ｐ型ベース領域３、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６、ｎ型ＪＦＥＴ領域７および第１，２ＪＴＥ領域３１，３２を活性化させるための熱処理（アニール）を例えば１６２０℃程度の温度で２分間程度行う。次に、例えば、酸素（Ｏ₂）ガスと水素（Ｈ₂）ガスとの混合ガス雰囲気中における１０００℃程度の温度の熱処理により炭化珪素基体４０のおもて面を熱酸化し、例えば１００ｎｍ程度の厚さでゲート絶縁膜８を形成する。これにより、炭化珪素基体４０のおもて面全面がゲート絶縁膜８で覆われる。

次に、ゲート絶縁膜８上に、例えばリン（Ｐ）がドープされたポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、このポリシリコン層をパターニングして選択的に除去し、第２ｐ型ベース領域４ａの、ｎ⁺型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上の部分を残す。このゲート絶縁膜８上に残るポリシリコン層がゲート電極９となる。ゲート電極９となるポリシリコン層を、第２ｐ型ベース領域４ａの、ｎ⁺型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上からｎ型ＪＦＥＴ領域７上にわたって残してもよい。

次に、炭化珪素基体４０のおもて面全面に、ゲート電極９を覆うように、例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などによる層間絶縁膜１２を例えば１．０μｍの厚さで成膜（形成）する。次に、フォトリソグラフィおよびエッチングにより、層間絶縁膜１２およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６を露出させる。ゲート電極９の形成後、層間絶縁膜１２の形成前に、エッジ終端領域２０における炭化珪素基体４０のおもて面上にフィールド酸化膜１１を形成してもよい。

次に、熱処理（リフロー）により層間絶縁膜１２を平坦化する。次に、例えばスパッタ法により、炭化珪素基体４０のおもて面上に、コンタクトホールの内部に埋め込むようにソース電極１３を形成する。次に、フォトリソグラフィおよびエッチングにより、ソース電極１３をパターニングする。ソース電極１３の厚さは、例えば５μｍであってもよい。ソース電極１３の材料は、例えば１％の割合でシリコン（Ｓｉ）を含んだアルミニウム（Ａｌ−Ｓｉ）であってもよい。

次に、炭化珪素基体４０の裏面（ｎ⁺型炭化珪素基板１の裏面）に、ドレイン電極１５として例えばニッケル（Ｎｉ）膜を成膜する。そして、例えば９７０℃の温度での熱処理によりドレイン電極１５と炭化珪素基体４０とのオーミック接合を形成する。次に、ニッケル膜の表面に、ドレイン電極１５として例えばチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に成膜する。次に、炭化珪素基体４０のおもて面に保護膜１４を形成する。その後、炭化珪素基体４０をチップ状に切断（ダイシング）して個片化することで、図１に示すＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態１によれば、エッジ終端領域にＪＴＥ構造を配置することで、電圧が印加されたときに、ｐ型ベース領域とｎ^-型ドリフト層との間のｐｎ接合から伸びる空乏層がＪＴＥ構造を構成する複数のＪＴＥ領域に広がる。このため、エッジ終端領域にＪＴＥ構造を配置しない場合よりも早くエッジ終端領域に空乏層を広げることができ、活性領域に電界が集中することを抑制することができる。また、実施の形態１によれば、第２ＪＴＥ領域を溝の内壁に沿って設け、かつ溝の内部に絶縁膜を埋め込むことで、電圧が印加されたときに、溝内部の絶縁膜に第２ＪＴＥ領域から電位が伝わり、第１，２ＪＴＥ領域と溝内部の絶縁膜とに電界を分担することができる。これにより、ＪＴＥ構造と溝内部の絶縁膜とで構成された数μｍ程度の耐圧構造で高耐圧を維持することができる。すなわち、高耐圧を実現するとともに、チップサイズの拡大を防止することができる。また、第１，２ＪＴＥ領域と溝内部の絶縁膜とに電界が分担されることで、第１，２ＪＴＥ領域での電界が緩和され、エッジ終端領域の耐圧分布を安定化させることができる。したがって、チップサイズを拡大させることなく、安定した耐圧分布を確保した信頼性の高い耐圧構造を得ることができる。また、実施の形態１によれば、ＪＴＥ構造と溝内部の絶縁膜とで構成された耐圧構造をエッジ終端領域に配置し、かつ電圧が印加されたときに活性領域の最も外側の単位セル（素子の機能単位）内のＭＯＳＦＥＴにアバランシェ電流（アバランシェにより急増する電流）が流れるようにすることで、活性領域で確実にアバランシェを起こすことができる。これにより、エッジ終端領域での電界が緩和され、安定した耐圧分布を維持することができる。また、実施の形態１によれば、溝の内壁に沿って例えば上記特許文献３のようにｎ型チャネルストッパー領域などのｎ型領域が設けられていないため、溝の側面および底面を用いて耐圧構造を構成することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置をトレンチゲート型ＭＯＳＦＥＴに適用したものである。

具体的には、図２に示すように、実施の形態２において、炭化珪素基体４０は、ｎ⁺型炭化珪素基板１のおもて面上にｎ^-型炭化珪素層２を積層してなる。ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面層には、ｐ型ベース領域４１が設けられている。ｎ^-型炭化珪素層２の、ｐ型ベース領域４１および第１，２ＪＥＴ領域３１，３２以外の部分がドリフト領域である。ｐ型ベース領域４１は、活性領域１０側から段差２１の底面２１ａまで延在し、その一部が段差２１の底面２１ａに露出されている。また、ｐ型ベース領域４１は、段差２１の底面２１ａにおいて第１ＪＥＴ領域３１に接する。ｐ型ベース領域４１の不純物濃度は、例えば実施の形態１の第１ｐ型ベース領域の不純物濃度と同じであってもよい。

ｐ型ベース領域４１の内部には、ｎ⁺型ソース領域４２およびｐ⁺型コンタクト領域４３がそれぞれ選択的に設けられている。ｎ⁺型ソース領域４２およびｐ型ベース領域４１を貫通してｎ^-型炭化珪素層２に達するトレンチ４４が設けられている。トレンチ４４の内部には、トレンチ４４の内壁に沿ってゲート絶縁膜４５が設けられ、ゲート絶縁膜４５の内側にゲート電極４６が設けられている。これらｐ型ベース領域４１、ｎ⁺型ソース領域４２、ｐ⁺型コンタクト領域４３、トレンチ４４、ゲート絶縁膜４５およびゲート電極４６でトレンチゲート型のＭＯＳゲート構造が構成される。段差２１の深さは、例えば、ｐ型ベース領域４１の厚さよりも浅い。エッジ終端領域２０の耐圧構造は、実施の形態１の耐圧構造と同様である。

実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、トレンチゲート型のＭＯＳゲート構造を形成すればよい。このとき、ｐ型ベース領域４１は、段差２１の形成前に形成してもよいし、段差２１の形成後に形成してもよい。第１ＪＴＥ領域３１、ｎ⁺型ソース領域４２およびｐ⁺型コンタクト領域４３は、第２ＪＴＥ領域３２の形成後に形成されればよく、その形成順序は種々変更可能である。トレンチ４４、ゲート絶縁膜４５およびゲート電極４６は、例えばｎ^-型炭化珪素層２の形成後、層間絶縁膜１２の形成前に一般的な方法により形成される。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ＭＯＳゲート構造を構成するトレンチ４４の底面を覆うようにｐ型領域（第３半導体領域）４７を設けた点である。具体的には、ｐ型領域４７は、ｎ^-型炭化珪素層２の内部に、トレンチ４４の底面を覆うように、かつｐ型ベース領域４１と離して選択的に設けられている。ｐ型領域４７は、トレンチ４４の底面と側壁との境界（トレンチの底面コーナー部）を覆うように、トレンチ４４の底面から底面コーナー部にわたって設けられていてもよい。

実施の形態３にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法に、ｐ型領域４７を形成する工程を追加すればよい。具体的には、例えば、トレンチ４４の形成後、ゲート絶縁膜４５の形成前に、トレンチ４４を形成するためのエッチングマスクを用いて、炭化珪素基体４０のおもて面に直交する方向からｐ型不純物をイオン注入することによりｐ型領域４７を形成してもよい。

以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、本発明をトレンチゲート型のＭＯＳゲート構造に適用した場合に、ＭＯＳゲート構造を構成するトレンチの底面や底面コーナー部に電界が集中することを防止することができる。これにより、活性領域の耐圧が低下することを防止することができる。

（実施例）
次に、溝２２の幅ｗおよび深さｄについて検証した。図４は、実施例にかかる半導体装置の耐圧特性を示す特性図である。図４の横軸には溝２２の深さｄを示し、縦軸にはエッジ終端領域２０の耐圧を示す。図４の注釈には、第２ＪＴＥ領域３２の不純物濃度（第２ＪＴＥ濃度）を示す。上述した実施の形態１にかかる半導体装置の構造にしたがい、溝２２の深さｄおよび第２ＪＴＥ領域３２の不純物濃度の異なる複数のＭＯＳＦＥＴを作製した（以下、実施例とする）。実施例において、ＪＴＥ構造３０は、第１，２ＪＴＥ濃度３１，３２からなるダブルゾーンＪＴＥ構造とした。溝２２の幅ｗは５μｍとした。溝２２の深さｄは１μｍ〜６μｍの範囲で種々変更している。第２ＪＴＥ領域３２不純物濃度は１．５０×１０¹⁶／ｃｍ³〜６．００×１０¹⁶／ｃｍ³の範囲で種々変更している。これらの試料においてエッジ終端領域２０の耐圧を測定した結果を図４に示す。

図４に示す結果より、溝２２の深さｄを深くするほど、エッジ終端領域２０の耐圧を高くすることができることが確認された。また、第２ＪＴＥ領域３２の不純物濃度を低くするほど、エッジ終端領域２０の耐圧を高くすることができることが確認された。溝２２の深さｄを深くするほど、第２ＪＴＥ領域３２の不純物濃度によるエッジ終端領域２０の耐圧差が大きいことが確認された。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、バイポーラトランジスタやＩＧＢＴなどさまざまな素子構造の半導体装置に適用可能である。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＪＴＥ構造の構成例として２つのＪＴＥ領域を隣接して配置した場合を例に説明しているが、外側に配置されるほど低不純物濃度の３つ以上のＪＴＥ領域を隣接して配置してもよい。この場合、最も外側に配置されるＪＴＥ領域が溝の内壁に沿って設けられていればよい。ＪＴＥ領域の個数が増えるほどチップサイズの拡大につながるが、各ＪＥＴ構造での電界集中がより緩和される。このため、可能な限りＪＴＥ領域の個数を少なく設定して、エッジ終端領域の所望の耐圧を実現することが好ましい。

また、本発明は、窒化ガリウム（ＧａＮ）などの他のワイドバンドギャップ半導体を用いた半導体装置や、シリコンを用いた半導体装置においても同様の効果を奏する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、スイッチングデバイスとして用いられる半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた縦型ＭＯＳＦＥＴに適している。

１ ｎ⁺型炭化珪素基板
２ ｎ^-型炭化珪素層
３，４ａ，４１ ｐ型ベース領域
４ ｐ型炭化珪素層
５，４２ ｎ⁺型ソース領域
６，４３ ｐ⁺型コンタクト領域
７ ｎ型ＪＦＥＴ領域
８，４５ ゲート絶縁膜
９，４６ ゲート電極
１０ 活性領域
１１ フィールド酸化膜
１２ 層間絶縁膜
１３ ソース電極
１４ 保護膜
１５ ドレイン電極
２０ エッジ終端領域
２１ 段差
２１ａ 段差の底面
２１ｂ 段差の側壁
２１ｃ 段差の底面コーナー部
２２ 溝
３０ ＪＴＥ構造
３１ 第１ＪＴＥ領域（ｐ^-型低濃度領域）
３２ 第２ＪＴＥ領域（ｐ^--型低濃度領域）
３３ 絶縁膜
４０ 炭化珪素基体
４４ トレンチ
４７ ｐ型領域
ｄ 溝の深さ
ｔ１ 第１ＪＴＥ領域の厚さ
ｔ２ 第２ＪＴＥ領域の厚さ
ｗ 溝の幅

Claims (8)

1. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
   前記活性領域の周囲を囲む終端領域と、
   を備え、
   前記終端領域は、
   前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第２導電型半導体領域と、
   前記半導体基板のおもて面に設けられた溝と、
   前記溝の内部に埋め込まれた絶縁膜と、を有し、
   複数の前記第２導電型半導体領域のうちの最も外側の前記第２導電型半導体領域は、前記溝の内壁に沿って設けられ、前記絶縁膜を覆うことを特徴とする半導体装置。
2. 前記半導体基板のおもて面に、前記終端領域を前記活性領域よりも低くした段差が形成されており、
   前記溝および前記第２導電型半導体領域は、前記段差により前記終端領域に形成された面に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記活性領域には、前記半導体基板のおもて面側に第２導電型の第１半導体領域が選択的に設けられており、
   前記第１半導体領域は、前記段差により前記終端領域に形成された面に延在し、複数の前記第２導電型半導体領域のうちの最も内側の前記第２導電型半導体領域に接することを特徴とする請求項２に記載の半導体装置。
4. 前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記第１半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接して設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
   前記第１半導体領域および前記第２半導体領域に接する第１電極と、
   前記半導体基板の裏面に接する第２電極と、
   をさらに備えることを特徴とする請求項３に記載の半導体装置。
5. 前記第２半導体領域および前記第１半導体領域を貫通して前記半導体基板に達するトレンチと、
   前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を設けたトレンチゲート構造と、
   前記トレンチの底面を覆う第２導電型の第３半導体領域と、
   をさらに備えることを特徴とする請求項４に記載の半導体装置。
6. シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた活性領域と、前記活性領域の周囲を囲む終端領域と、を備えた半導体装置の製造方法であって、
   前記終端領域における前記半導体基板のおもて面に溝を形成する第１工程と、
   前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第２導電型半導体領域を形成する第２工程と、
   前記溝の内部に絶縁膜を埋め込む第３工程と、
   を含み、
   前記第２工程では、
   複数の前記第２導電型半導体領域のうちの最も外側の前記第２導電型半導体領域を前記溝の内壁に沿って形成する第１形成工程と、
   前記第１形成工程の後、前記半導体基板のおもて面に、複数の前記第２導電型半導体領域のうちの他の前記第２導電型半導体領域の形成領域に対応する部分を開口した絶縁膜マスクを形成する第２形成工程と、
   前記絶縁膜マスクをマスクとして、イオン注入により前記他の前記第２導電型半導体領域を形成する第３形成工程と、を含み、
   前記第３工程では、前記第３形成工程の後、前記絶縁膜マスクの前記溝の内部に埋め込まれた部分以外の部分を除去して、前記溝の内部に残る前記絶縁膜マスクを前記絶縁膜とすることを特徴とする半導体装置の製造方法。
8. 前記第１形成工程の後、前記活性領域における前記半導体基板のおもて面の表面層に素子構造を構成する１つ以上の拡散領域を選択的に形成する第４工程をさらに含み、
   前記第４工程では、
   前記半導体基板のおもて面に、前記拡散領域の形成領域に対応する部分を開口した他の絶縁膜マスクを形成する第４形成工程と、
   前記他の絶縁膜マスクをマスクとして、イオン注入により前記拡散領域を形成する第５形成工程と、を一組とする工程を、前記拡散領域の個数分繰り返し行い、
   前記第３工程では、前記第４工程を行うごとに、前記他の絶縁膜マスクの前記溝の内部に埋め込まれた部分以外の部分を除去して、前記溝の内部に残る前記他の絶縁膜マスクを前記絶縁膜とし、前記溝の内部を前記絶縁膜で完全に埋め込むことを特徴とする請求項７に記載の半導体装置の製造方法。

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