WO2022118632A1

WO2022118632A1 - 光ノード装置

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Inventors: 隆行岩佐
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Abstract

光ノード装置の空間光変調器の複数の画素の各々は、正転階調データ又は反転階調データをサンプリングして保持する第１スイッチング回路及び第１信号保持回路と、第１信号保持回路に保持された正転階調データ又は反転階調データを、複数の画素の全部に共通のタイミングでサンプリングして１サブフレーム期間保持するとともに、反射電極に印加する第２スイッチング回路及び第２信号保持回路と、を備える。空間光変調器駆動部は、液晶表示素子の共通電極の電圧を反転することにより正負極性の交流電圧を液晶に印加し、正転階調データと反転階調データとの間の振幅とは異なる振幅の電圧を、共通電極に供給する。

Description

光ノード装置

　本発明は、光ノード装置に関する。

　光ネットワークは、高速大容量の電気通信についての現代の需要をサポートするために使用される。これらのネットワークは、一般に、光波長分割多重方式（ＷＤＭ）として知られている技術を使用して、できる限り多くの光スペクトルを利用する。

　多くの光ネットワークでは、光ネットワークの分岐点に対応する光ノード装置が使用される。しばしば、光ノード装置において、再構成可能なアド／ドロップ機能を有する再構成可能な光アド／ドロップマルチプレクサ（ＲＯＡＤＭ）デバイスを使用することが、望ましい。

　ＲＯＡＤＭシステムを実現するために、波長選択スイッチ（ＷＳＳ）が、任意の波長チャネルのルーティングのために使用されても良い。ＷＳＳでは、空間光変調器等の光ビーム偏向デバイスが使用されて、所望の出力ポートへの偏向のために波長を選択してもよい。反射型の空間光変調器を使用するＷＳＳが、現在使用されている。

特許第５７３３１５４号公報

　上記した、反射型の空間光変調器では、信頼性を高くするために、焼き付きを抑制できることが望ましい。

　本実施形態は、上記課題を鑑み、信頼性を高くすることができる光ノード装置を提供することを目的とする。

　本実施形態の一態様にかかる光ノード装置は、入射光を入射する入力ポートと、前記入射光に含まれる各波長に応じた出射光を出射する出力ポートと、を有する入出力部と、前記入射光に含まれる各波長の光を各波長に応じて空間的に分散させ、前記出射光を前記入出力部の側へ出射する波長分散器と、前記波長分散器によって分散された各波長の光を各波長毎に２次元平面に集光し、反射された各波長の光を前記波長分散器の側へ出射する光学結合器と、前記２次元平面の位置に配置され、複数の画素を有し、前記複数の画素により階調を表すことにより、前記光学結合器によって集光された各波長の光を、各波長毎にルーティングによって決められた方向に反射する空間光変調器と、前記空間光変調器の前記複数の画素を駆動する空間光変調器駆動部と、を備える。前記階調は、前記空間光変調器駆動部により前記複数の画素の各々に、１つのフレーム期間を分割した複数のサブフレーム期間の内の１つのサブフレーム期間に正転階調データが入力され、前記複数のサブフレーム期間の他の１つのサブフレーム期間に反転階調データが入力されることにより形成される。前記複数の画素の各々は、前記正転階調データ又は前記反転階調データを、データ線からサンプリングする第１スイッチング回路と、前記第１スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを保持する第１信号保持回路と、前記第１信号保持回路に保持された前記正転階調データ又は前記反転階調データを、前記複数の画素の全部に共通のタイミングでサンプリングする第２スイッチング回路と、前記第２スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを、１サブフレーム期間保持するとともに、液晶表示素子の反射電極に印加する第２信号保持回路と、を備える。前記空間光変調器駆動部は、前記タイミングで前記液晶表示素子の共通電極の電圧を反転することにより正負極性の交流電圧を前記液晶表示素子の液晶に印加し、前記正転階調データと前記反転階調データとの間の振幅とは異なる振幅の電圧を、前記共通電極に供給する。

　本実施形態によれば、信頼性を高くすることが可能となる。

図１は、第１の実施の形態に係る波長選択スイッチアレイの構成を示す図である。図２は、第１の実施の形態に係る波長選択スイッチアレイの構成を示す図である。図３は、第１の実施の形態の波長選択アレイの反射型液晶表示装置を示す図である。図４は、第２の実施の形態の反射型液晶表示装置の構成を示す図である。図５は、第２の実施の形態の反射型液晶表示装置の画素の構成を示す図である。図６は、第３の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。図７は、ＣＭＯＳインバータの回路構成を示す図である。図８は、インバータ間の駆動力の大小関係を説明する図である。図９は、第３の実施の形態の反射型液晶表示装置の動作を示すタイミング図である。図１０は、液晶の印加電圧とグレースケール値との関係を示す図である。図１１は、第４の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。図１２は、第５の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。図１３は、第５の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。図１４は、第６の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。図１５は、第６の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。図１６は、第７の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。図１７は、第７の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。

　以下に、本実施形態を図面に基づいて詳細に説明する。なお、以下に説明する実施形態により本実施形態が限定されるものではない。また、下記実施形態における構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。

＜第１の実施の形態＞
　図１及び図２は、第１の実施の形態に係る波長選択スイッチ（ＷＳＳ）アレイの構成を示す図である。図１は、ＷＳＳアレイ１０を、ｘ軸方向と逆向きの方向に見た図である。図２は、ＷＳＳアレイ１０を、ｙ軸方向と逆向きの方向に見た図である。

　ＷＳＳアレイ１０が、本開示の「光ノード装置」の一例に相当する。

　本開示のＷＳＳアレイ１０は、単一パッケージ内で少なくとも２つのＷＳＳを使用する。本開示のＷＳＳアレイ１０は、専用の光学素子を必要とすることなく、ＷＳＳアレイ１０内でそれぞれのＷＳＳの独立した動作を可能にする。それどころかむしろ、光学素子の多くは、個々のＷＳＳデバイス間で共有されることが可能であり、したがって、コスト低減及び小型化が可能である。こうしたデバイスは、例えば、再構成可能な光アド／ドロップマルチプレクサ（ＲＯＡＤＭ）として現代の通信ネットワークで使用するのに理想的に適している。更に、１つ又は複数の、結合された２つのＷＳＳを有するアレイは、ルート及びセレクト（ＲＳ）アーキテクチャを使用する分岐ノード内の構成要素として理想的に適し得る。

　図１を参照すると、ＷＳＳアレイ１０は、それぞれが独立したＷＳＳデバイスとして動作し得る２つの独立したＷＳＳデバイスＷＳＳ１及びＷＳＳ２を含む。本開示において、「独立した」という用語は、ＷＳＳデバイスＷＳＳ２とは無関係に１つ又は複数のＷＤＭ信号を独立して処理するＷＳＳデバイスＷＳＳ１の機能を指し、また、その逆も同様である。本開示において、「処理」という用語は広義に使用され、例えば、それぞれのＷＤＭ信号を構成する個々の波長チャネルを変調させること、減衰させること、ブロックすること、方向転換させること、及び／又は、スイッチングすることを含む。

　ＷＳＳアレイ１０は、入出力部１１と、光学系１２と、を含む。光学系１２は、それぞれのＷＤＭ信号ビームをビーム整形するように構成される。また、光学系１２は、それぞれのＷＤＭ信号を、それらを構成する波長チャネル（又は波長チャネルのグループ）にスペクトル分散（多重分離）させるように構成される。更に、光学系１２は、分散済み波長チャネル（又は波長チャネルのグループ）を１つ又は複数のＷＤＭ信号にスペクトル結合（多重化）するように構成される。更に、ＷＳＳアレイ１０は、反射型液晶表示装置１３を含む。反射型液晶表示装置１３は、例えば個々の波長チャネルをＷＳＳアレイ１０内の所定の経路に沿って方向転換させるために、分散済み波長チャネルを光学的に処理するように構成される。

　反射型液晶表示装置１３が、本開示の「空間光変調器」の一例に相当する。反射型液晶表示装置１３については、第２の実施の形態以降で詳しく説明する。

　ＷＳＳアレイ１０は、対称軸１４に関して対称のアーキテクチャを使用することにより、単一の光学系１２及び反射型液晶表示装置１３が、ＷＳＳアレイ１０の幾つかのＷＳＳデバイス、この例ではＷＳＳデバイスＷＳＳ１及びＷＳＳ２の間で共有可能にする。しかしながら、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２が同じ光学部品の多くを共有し得る一方で、第１の実施の形態のアーキテクチャは、ＷＳＳアレイ１０のＷＳＳデバイスＷＳＳ１及びＷＳＳ２が独立して制御可能なデバイスであることを可能にする。そのため、第１の実施の形態のＷＳＳアレイ１０は、小型化され、光学的複雑さが軽減される。加えて、ＷＳＳアレイ１０は、より大型でコストがかかるデバイスに固有の独立した処理能力を保持するマルチＷＳＳデバイスを提供する。

　本開示では、入出力部１１は、１つ又は複数の光ＷＤＭ信号を伝達するための幾つかの入力ポート及び出力ポートを含み得る。例えば、デバイスは、幾つかの光ファイバー、平面導波路等を含み得るが、そのいずれもが入力ポート又は出力ポートとして割当てられ得る。以下で述べる第１の実施の形態では、入力ポート又は出力ポートは、光ファイバー１５として実装される。しかしながら、本発明の範囲から逸脱することなく、任意の他の種類のポートを使用することができる。

　入出力部１１は、ＷＳＳデバイスＷＳＳ１用の入出力部１１－１を含む。入出力部１１－１は、入力ファイバー１及び幾つかの出力ファイバー１ａ、１ｂ、・・・、１ｎを含む。ここで、ｎは自然数である。入出力部１１は、ＷＳＳデバイスＷＳＳ２用の入出力部１１－２を更に含む。入出力部１１－２は、入力ファイバー２及び幾つかの出力ファイバー２ａ、２ｂ、・・・、２ｎを含む。ここで、ｎは自然数である。したがって、図１は、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２を含む２つの１×Ｎ　ＷＳＳデバイスのアレイを例として示している。換言すると、ＷＳＳアレイ１０の入出力部１１は、ｙ軸方向に沿って配置される光ファイバースタックを形成する入力ファイバー１、出力ファイバー１ａ、１ｂ、・・・、１ｎ、入力ファイバー２、出力ファイバー２ａ、２ｂ、・・・、２ｎのアレイを含む。

　入出力部１１は、マイクロレンズアレイの形態をとるコリメートレンズ１６のアレイを更に含む。コリメートレンズ１６のアレイは、対応する光パワー素子のアレイ、例えば、それぞれが光ファイバーの出力部及び／又は入力部の前方（ｚ方向）に配置される。本開示では、コリメートレンズ１６は、光ビームの方向を誘導及び／又は変更する、及び／又は、一組の光線を集光する能力を有する任意の光学素子を含む。入力ファイバー１、出力ファイバー１ａ、１ｂ、・・・、１ｎを含む第１のグループは、対になるコリメートレンズ１６の第１のグループと組み合わされて、ＷＳＳデバイスＷＳＳ１の入出力部１１－１を形成する。入力ファイバー２、出力ファイバー２ａ、２ｂ、・・・、２ｎを含む第２のグループは、対になるコリメートレンズ１６の第２のグループと組み合わされて、ＷＳＳデバイスＷＳＳ２の入出力部１１－２を形成する。図１では、マイクロレンズアレイとして実装されるＷＳＳアレイ１０を示すが、本発明の範囲から逸脱することなく、他のタイプのＷＳＳアレイも使用することができる。

　本開示では、例えば、第１のグループの光ファイバーの光軸は、第１のグループのコリメートレンズ１６の光軸に対して変位される。入力ポート及び出力ポートのアレイとコリメートレンズ１６のアレイとの間のこの相対的な位置のずれにより、第１のグループの入力ビーム及び出力ビームは、対称軸１４に対して角度θ１をなして光学系１２に入る（又は光学系１２から出る）ように送出される。これにより、ＷＳＳデバイスＷＳＳ１からの入力ビーム及び出力ビームのグループが、全体として下降する方向（ｙ軸方向と逆方向）の角度θ１に沿って送出されることになる。

　同様に、第２のグループのファイバーの光軸は、第２のグループのコリメートレンズ１６の光軸に対して変位される。第２のグループの入力ビーム及び出力ビームは、対称軸１４に対して角度θ２をなして光学系１２に入る（又は光学系１２から出る）ように送出されることになる。これにより、ＷＳＳデバイスＷＳＳ２からの入力ビーム及び出力ビームのグループが、全体として上昇する方向（ｙ軸方向）の角度θ２に沿って送出されることになる。

　先に言及したように、図１に示す例示的な例は、２つの１×Ｎ　ＷＳＳ、即ちＷＳＳデバイスＷＳＳ１及びＷＳＳ２を使用するＷＳＳアレイ１０である。そのため、図１に示す例では、ＷＳＳデバイスＷＳＳ１は、ＷＤＭ信号ビーム３１をデバイスに入射させる１つの入力ファイバー１を含み、また、ＷＤＭ信号ビーム３２をデバイスに入射させる１つの入力ファイバー２を含む。ここで示す入力ファイバー／出力ファイバー構成は、例示する目的で示されるものにすぎず、本発明の範囲を限定することを意図するものではない。むしろ、任意の有用な入力ポート／出力ポートの組合せを、本発明の範囲から逸脱することなく用いることが可能である。

　ＷＤＭ信号ビーム３１は、入力ファイバー１からデバイスへ送出され、コリメートレンズ１６を通過した後、角度θ１にてｙ－ｚ平面内で光学系１２を通って進む。ＷＤＭ信号ビーム３１は、その後、ＷＤＭ信号ビーム３１をｘ方向に整形するためのレンズ２１に入射する。一例では、レンズ２１は、円柱軸がｙ方向に沿って延びるシリンドリカルレンズであっても良い。そのため、レンズ２１は、図１に示すような視点から見るときに、ＷＤＭ信号ビーム３１に影響を及ぼさない。

　ＷＤＭ信号ビーム３１は、レンズ２１を通過した後、レンズ２２に入射する。図１に示す例では、レンズ２２は、円柱軸がｘ方向に沿って延びるシリンドリカルレンズであっても良い。レンズ２２の作用は、レンズ２２の焦点面に位置決めされる反射型液晶表示装置１３に依存する。更に、レンズ２２は、その中心（円柱軸）が対称軸１４上にある。反射型液晶表示装置１３がレンズ２２の焦点面に位置決めされるので、レンズ２２に入る平行光線の任意の組は、反射型液晶表示装置１３上の同じ高さに集光されることになる。逆に、反射型液晶表示装置１３上の同じ高さから始まる光線の任意の組は、一組の平行光線としてレンズ２２から出ることになる。

　例えば、図１に示すように、角度θ１に沿って進む任意の入射ビーム（例えば、ＷＤＭ信号ビーム３１）は、レンズ２２によって、反射型液晶表示装置１３上のｙ軸方向の位置ＬＣ１に向かうように方向付けられる。逆に、反射型液晶表示装置１３上の位置ＬＣ１から始まる光線４１の群は、図１に示すように同じ角度θ１をなして進む平行光線としてレンズ２２を出る。同様に、角度θ２に沿って進む任意の入射ビーム（例えば、ＷＤＭ信号ビーム３２）は、レンズ２２によって、反射型液晶表示装置１３上のｙ軸方向の位置ＬＣ２に向かうように方向付けられる。逆に、反射型液晶表示装置１３上の位置ＬＣ２から始まる光線４２の群は、図１に示すように同じ角度θ２をなして進む平行光線としてレンズ２２を出る。

　光学系１２を通るＷＤＭ信号ビーム３１の伝搬に話を戻すと、レンズ２２を通過した後、ＷＤＭ信号ビーム３１は、図１及び図２に示すように、ＷＤＭ信号ビーム３１の波長チャネルを角度分散させる分散素子２４を通過する。本開示では、分散素子２４は、回折格子、プリズム、などの透過型光学部品であっても良い。

　分散素子２４が、本開示の「波長分散器」の一例に相当する。

　分散された波長チャネルは、分散素子２４を通過した後、図１及び図２に示すように、分散された波長チャネルを波長チャネル毎に反射型液晶表示装置１３の表面上に集光するレンズ２３を通過する。本開示では、レンズ２３は、シリンドリカルレンズであっても良い。

　レンズ２３が、本開示の「光学結合器」の一例に相当する。

　反射型液晶表示装置１３は、２次元ピクセル化光学素子、例えばピクセル化空間光変調器である。２次元ピクセル化光学素子は、以下でより詳細に述べるように、分散された波長チャネルの１つ又は複数が出力ファイバーの任意の１つにルーティングされるように、分散された波長チャネルの１つ又は複数を反射し得るか、あるいは方向転換させ得る。

　ＷＳＳデバイスＷＳＳ１に関して、本開示によれば、レンズ２２があるので、反射型液晶表示装置１３上の位置ＬＣ１から始まる光線の全ては、図１に示すように、角度θ１に沿ってレンズ２２から出力される。但し、反射型液晶表示装置１３上の位置ＬＣ１から始まる光線の全ては、反射型液晶表示装置１３からの偏向角度に応じた量だけ互いに対して変位することになる。従って、偏向角度が適切に設定される場合、反射される出力光線は、出力ファイバー１ａ、１ｂ、・・・、１ｎのうち任意の出力ファイバーにルーティングされ得る。ここで、反射される出力光線は、例えば、それぞれがＷＤＭ信号ビーム３１の波長チャネルの１つ又は複数を含み得る光線４１の群に対応する、反射される出力光線である。更に、本開示では、コリメートレンズ１６の各々が、その対応する出力ファイバーに対して同じ量だけ変位されているので、個々の出力ビームは、効率が改善された状態で、それぞれの出力ファイバーに再結合されることが可能である。

　同様に、ＷＳＳデバイスＷＳＳ２に関して、本開示によれば、レンズ２２があるので、反射型液晶表示装置１３上の位置ＬＣ２から始まる光線の全ては、図１に示すように角度θ２に沿ってレンズ２２から出力される。但し、反射型液晶表示装置１３上の位置ＬＣ２から始まる光線の全ては、反射型液晶表示装置１３からの偏向角度に応じた量だけ互いに対して変位することになる。従って、偏向角度が適切に設定される場合、反射される出力光線は、出力ファイバー２ａ、２ｂ、・・・、２ｎのうち任意の出力ファイバーにルーティングされ得る。ここで、反射される出力光線は、例えば、それぞれがＷＤＭ信号ビーム３２の波長チャネルの１つ又は複数を含み得る光線４２の群に対応する、反射される出力光線である。更に、本開示では、コリメートレンズ１６の各々が、その対応する出力ファイバーに対して同じ量だけ変位されているので、個々の出力ビームは、効率が改善された状態で、それぞれの出力ファイバーに再結合されることが可能である。

　そのため、入出力部１１及びレンズ２２の組合せは、所与の角度（例えば、ＷＳＳデバイスＷＳＳ１の場合、角度θ１、ＷＳＳデバイスＷＳＳ２の場合、角度θ２）に沿って所与の組のビームを送出する。その後、入出力部１１及びレンズ２２の組合せは、これらのビームを、入力角度にのみ依存する反射型液晶表示装置１３上の位置（位置ＬＣ１及び位置ＬＣ２）に向かうように方向付ける、ＷＳＳアレイデバイスをもたらす。よって、ＷＳＳアレイ１０は、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２からのＷＤＭ信号ビーム３１及び３２、又は、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２への光線４１及び４２の２つの組が同一の光学系１２及び反射型液晶表示装置１３を共有することを可能にする。その一方で、ＷＳＳアレイ１０は、同時に、個々の波長チャネルを別々に処理するＷＳＳアレイの能力を保持する。

　図２を参照すると、入出力部１１を構成するファイバー及びマイクロレンズのスタックは、ファイバースタックの上部から観察され、したがって、入力ファイバー１だけが、その対応するコリメートレンズ１６と共に見えている。以下の説明はＷＳＳデバイスＷＳＳ１に的を絞るが、システムの対称性により、全く同じ説明がＷＳＳデバイスＷＳＳ２について当てはまることになる。

　上述したように、ＷＳＳデバイスＷＳＳ１の場合、ＷＤＭ信号ビーム３１は、入力ファイバー１を介してシステムへ入射される。図２では、角度θ１は、紙面の奥側に入り込む方向であるため、見えない。本開示では、ＷＤＭ信号ビーム３１は、幾つかの波長チャネルを含み、該チャネルは、最長の波長λ１から最短の波長λｎまでの波長範囲を有する。幾つかの例では、波長チャネルの数は多くても良く、例えば固定格子上に５０ＧＨｚ又は１００ＧＨｚの間隔を有する９６の波長チャネルであっても良い。他の例では、デバイスは、例えば１２．５ＧＨｚの周波数間隔を使用することができ、９７以上の波長チャネル、例えば１３０以上の波長チャネルを有する、適応性のある格子システムで使用され得る。

　ＷＤＭ信号ビーム３１は、レンズ２１に最初に入射する。レンズ２１は、分散素子２４上で所望のビームサイズを達成するのに適した径にビームを拡張するように、機能する。例えば、コリメートレンズ１６及びレンズ２１は、ビーム拡張テレスコープとして機能しても良い。本開示では、分散素子２４は、図２に示すように、ＷＤＭ信号ビーム３１の波長チャネルをｘ軸方向に角度分散させるように機能する。波長チャネル５１から５ｎまでの各々は、分散素子２４によってｘ軸方向に角度分散された後に、レンズ２３によって反射型液晶表示装置１３の表面上に集光される。それにより、波長チャネル５１から５ｎまでは、波長に応じて、反射型液晶表示装置１３上で波長分散方向（ｘ軸方向）に空間的に分散される。

　図３は、第１の実施の形態のＷＳＳアレイの反射型液晶表示装置を示す図である。図３は、反射型液晶表示装置１３を、ｚ軸方向から見た図である。

　反射型液晶表示装置１３の表面上における波長チャネルの分布の一例が、図３においてより明瞭に示される。より一般的には、波長チャネルは、長尺ストリップ又は楕円形スポットとして、反射型液晶表示装置１３の２次元表面上に配列され得る。簡潔に言えば、波長チャネルは、反射型液晶表示装置１３によって独立して作用され得る、離散的な波長信号として処理される。しかしながら、本開示では、反射型液晶表示装置１３は、波長チャネルの個々に対して作用することに限定される必要はなく、波長チャネルのグループに対して作用してもよい。更に、図３に示すように、波長チャネル又は波長チャネルのグループは、それ自体が固定帯域幅を有している必要はない。なぜならば、反射型液晶表示装置１３は、動的に完全に再構成可能である空間光変調器として実装され得るからである。したがって、本開示は、目下の固定格子アーキテクチャにおいて、及び／又は、目下の又は将来開発される適応性の高い格子アーキテクチャにおいて実装され得る。

　再び図２を参照すると、反射型液晶表示装置１３は、波長チャネル５１から５ｎまでの１つ又は複数を或る方向に選択的に方向転換させる。そして、反射型液晶表示装置１３は、選択された１つ又は複数の波長チャネル５１から５ｎまでを、１つ又は複数の出力ポート（例えば、図２の紙面奥側にある１つ又は複数の出力ファイバー（図１参照））へ最終的に向かうように方向転換させ得る。図２に示す場合、反射型液晶表示装置１３によって達成される方向転換は、紙面に直交する平面（ｙ－ｚ平面）内に位置する角度に沿って行われる。波長チャネル５１から５ｎまでは、例えば、図１を参照して先に更に詳細に示され、述べられたように、方向転換される。方向転換された波長チャネル５１から５ｎまでは、反射型液晶表示装置１３によって反射された後、レンズ２３に再び入射し、分散素子２４に到るよう更に方向転換され、分散素子２４において再結合される。例えば、同じ角度に沿って方向転換されるそれらの波長チャネル５１から５ｎまでは、再結合されて単一ビームとなり、該単一ビームはその後、出力ポートの１つにおいて処理済み信号の出力を可能にし得る方向に沿って方向転換される。

　例えば、波長λ１、λ２及びλ３並びにチャネル帯域幅δλ１、δλ２及びδλ３をそれぞれ有する３つのＷＤＭチャネルを含むＷＤＭ信号ビーム３１について検討する。図１に示す例では、ＷＤＭ信号ビーム３１は、角度θ１にてシステムに入る。更に、角度θ１で進むＷＤＭ信号ビーム３１は、レンズ２２の中心を通過し、角度θ１からずれて偏向されない。ＷＤＭ信号ビーム３１の３つの波長チャネルは、分散素子２４を通過した後、直交する平面（ｘ－ｚ平面）内で角度分散される一方で、角度分散されたチャネルの全ては、角度θ１にて依然として進む。これらの３つの分散済み波長チャネルは、その後、図３に示すように、反射型液晶表示装置１３上の異なる位置にレンズ２３によって集光される。

　デバイスのルーティング機能に関して、幾つかの異なるルーティングの組合せがここでは可能である。例えば、３つ全ての波長チャネルが、図１に示す出力ファイバー１ｎにルーティングされることを所望される場合を検討する。反射型液晶表示装置１３の対応する部分は、波長λ１、λ２及びλ３の波長チャネルそれぞれが図１に示す光線４１の内の1つに沿って戻るように、波長λ１、λ２及びλ３の波長チャネルそれぞれを偏向させる。これらの波長チャネルについての戻り経路に対する分散素子２４の作用は、現在伝搬している同一のビームとなるように波長チャネルのそれぞれを再結合（多重化）することである。この結合済みビームは、その後、レンズ２２によって方向転換されて角度θ１を有し、ＷＤＭ信号ビーム３１から今や変位した出力ビーム３１ｃに沿って伝搬する。コリメートレンズ１６の作用は、再結合済みでかつ方向転換済みの出力ビーム３１ｃを出力ファイバー１ｎに結合することである。こうして、この動作モードでは、ＷＳＳデバイスＷＳＳ１の作用は、入力ファイバー１から出力ファイバー１ｎへＷＤＭ信号ビーム３１の３つ全ての波長チャネルを通過させることである。

　別の例では、場合によっては、波長チャネルの幾つかを異なる出力ファイバーへと別々にルーティングすることが所望されるであろう。例えば、場合によっては、反射型液晶表示装置１３は、出力ビーム３１ａに沿って波長λ１の波長チャネルを偏向させ、出力ビーム３１ｂに沿って波長λ２の波長チャネルを偏向させ、出力ビーム３１ｃに沿って波長λ３の波長チャネルを偏向させる。ここでも、分散素子２４の作用は、これらの出力ビームのそれぞれを方向転換させることである。但し、この場合、分散素子２４は、出力ビームを単一ビームになるよう再結合させるのではなく、扇状に広がって進む３つの出力ビームを生成する。更に、これらの出力ビームのそれぞれが反射型液晶表示装置１３上の同じｙ軸方向の位置ＬＣ１から始まっているので、これらの出力ビームは、元々のＷＤＭ信号ビーム３１と同じ角度θ１に沿って伝搬する一組の平行光線としてレンズ２２から出射される。しかしながら、各出力ビームが異なる高さ（ｙ軸方向の異なる位置）でレンズ２２に入射するので、出力ビームは、互いから変位することになる。それにより、例えば、波長λ１の波長チャネルは、出力ビーム３１ａに沿って伝搬し、波長λ２の波長チャネルは、出力ビーム３１ｂに沿って伝搬し、波長λ３の波長チャネルは、出力ビーム３１ｃに沿って伝搬することになる。従って、この構成では、ＷＳＳデバイスＷＳＳ１の作用は、波長λ１の波長チャネルを入力ファイバー１から出力ファイバー１ａまでルーティングすることである。また、ＷＳＳデバイスＷＳＳ１の作用は、波長λ２の波長チャネルを入力ファイバー１から出力ファイバー１ｂまでルーティングすることである。また、ＷＳＳデバイスＷＳＳ１の作用は、波長λ３の波長チャネルを入力ファイバー１から出力ファイバー１ｎまでルーティングすることである。

　上記を考慮すると、本開示のＷＳＳアレイ１０は、ＷＤＭ信号ビームの任意の波長チャネルが、必要に応じて出力ファイバーのうちの任意の出力ファイバーにルーティングされ得ることが明らかである。更に、図１に示すシステムの対称性により、上記説明は、ＷＳＳデバイスＷＳＳ２を使用してＷＤＭ信号ビーム３２をルーティングすることにも同様に当てはまる。これは、図３に示すように、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２の分散済み波長チャネルが最終的に反射型液晶表示装置１３の異なる部分上にそれぞれ集光されるからである。更に、図１から図３に示す例では、１つの入力ポート及びｎ個の出力ポートを使用しているが、出力ポートが入力ポートとして再構成され得ること、また、その逆も同様であることが理解されよう。更に、本発明の範囲から逸脱することなく、任意の個数の入力ポート及び出力ポートを使用することができる。同様に、図１から図３に明示的に示す例は、２つのＷＳＳデバイスＷＳＳ１及びＷＳＳ２を使用するＷＳＳアレイ１０であるが、本発明の範囲から逸脱することなく、任意の個数のＷＳＳデバイスを使用することができる。例えば、入出力部１１が４つの別個の送出角度を使用するように設計される場合、ＷＳＳアレイ１０は、４つの独立したＷＳＳデバイスを提供してもよい。

＜第２の実施の形態＞
　図４は、第２の実施の形態の反射型液晶表示装置の構成を示す図である。

　反射型液晶表示装置１３は、中間調表示方式として、サブフレーム駆動方式を用いる。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム期間）を複数のサブフレーム期間に分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって決まる。

　反射型液晶表示装置１３は、複数の画素Ｐｉｘが規則的に配置された画像表示部６１と、タイミングジェネレータ６２と、垂直シフトレジスタ６３と、データラッチ回路６４と、水平ドライバ６５と、を含む。水平ドライバ６５は、水平シフトレジスタ６５ａと、ラッチ回路６５ｂと、レベルシフタ／画素ドライバ６５ｃと、を含む。

　タイミングジェネレータ６２、垂直シフトレジスタ６３、データラッチ回路６４及び水平ドライバ６５が、本開示の「空間光変調器駆動部」の一例に相当する。

　ｍ本（ｍは２以上の自然数）の行走査線ｇ１からｇｍまでは、行方向（ｘ方向）に延在し、夫々の一端が垂直シフトレジスタ６３に接続されている。なお、行走査線ｇ１からｇｍに加えて、反転行走査線ｇｂ１からｇｂｍまでが設けられる場合もあり得る。ｎ本（ｎは２以上の自然数）の列データ線ｄ１からｄｎまでは、列方向（ｙ方向）に延在し、夫々の一端がレベルシフタ／画素ドライバ６５ｃに接続されている。なお、列データ線ｄ１からｄｎまでに加えて、反転列データ線ｄｂ１からｄｂｎまでが設けられる場合もあり得る。

　画像表示部６１は、行走査線ｇ１からｇｍまでと、列データ線ｄ１からｄｎまでと、が交差する各交差部に設けられた、複数の画素Ｐｉｘを有する。つまり、複数の画素Ｐｉｘは、二次元マトリクス状に配置されている。

　画像表示部６１内の全ての画素Ｐｉｘは、一端がタイミングジェネレータ６２に接続されたトリガ線ｔｒｉｇに、共通接続されている。なお、トリガ線ｔｒｉｇに加えて、反転トリガ線ｔｒｉｇｂを備える場合もあり得る。

　行走査線ｇ１からｇｍまでが伝送する正転（非反転）行走査パルスと、反転行走査線ｇｂ１からｇｂｍまでが伝送する反転行走査パルスとは、常に逆論理値の関係（相補的な関係）にある。

　また、列データ線ｄ１からｄｎまでが伝送する正転（非反転）データと、反転列データ線ｄｂ１からｄｂｎまでが伝送する反転データとは、常に逆論理値の関係（相補的な関係）にある。

　また、トリガ線ｔｒｉｇが伝送する正転トリガパルスＴＲＩＧと、反転トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＧＢとは、常に逆論理値の関係（相補的な関係）にある。

　タイミングジェネレータ６２は、上位装置７１から垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、基本クロック信号ＣＬＫといった外部信号を入力信号として受ける。タイミングジェネレータ６２は、外部信号に基づいて、交流化信号ＦＲ、垂直スタートパルスＶＳＴ、水平スタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴ、正転トリガパルスＴＲＩＧ、反転トリガパルスＴＲＩＧＢ等の内部信号を生成する。

　交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部６１を構成する画素Ｐｉｘ内の液晶素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。垂直スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、この垂直スタートパルスＶＳＴによって、サブフレームの切り替わりが制御される。水平スタートパルスＨＳＴは、水平シフトレジスタ６５ａに入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ６３における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ６３がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ６５ａにおけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である。

　ラッチパルスＬＴは、水平シフトレジスタ６５ａが水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。タイミングジェネレータ６２は、正転トリガパルスＴＲＩＧをトリガ線ｔｒｉｇを通して、反転トリガパルスＴＲＩＧＢを反転トリガ線ｔｒｉｇｂを通して、画像表示部６１内の全ての画素Ｐｉｘに供給する。正転トリガパルスＴＲＩＧ及び反転トリガパルスＴＲＩＧＢは、サブフレーム期間内で画像表示部６１内の各画素Ｐｉｘ内の第１信号保持回路（後述）に順次データを書き込み終わった直後に出力される。正転トリガパルスＴＲＩＧ及び反転トリガパルスＴＲＩＧＢは、出力されたサブフレーム期間内で画像表示部６１内の全ての画素Ｐｉｘの第１信号保持回路（後述）のデータを同じ画素Ｐｉｘ内の第２信号保持回路（後述）に一度に転送するための信号である。

　垂直シフトレジスタ６３は、それぞれのサブフレームの最初に供給される垂直スタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送する。また、垂直シフトレジスタ６３は、行走査線ｇ１からｇｍまでに対して正転行走査パルスを、反転行走査線ｇｂ１からｇｂｍまでに対して反転行走査パルスを、１Ｈ単位で順次排他的に供給する。垂直シフトレジスタ６３は、１フレーム期間では、全ての行走査線ｇ１からｇｍまでに正転行走査パルスを供給し、全ての反転行走査線ｇｂ１からｇｂｍに反転行走査パルスを供給する。これにより、１フレーム期間において、画像表示部６１において最も上にある行走査線ｇ１及び反転行走査線ｇｂ１から最も下にある行走査線ｇｍ及び反転行走査線ｇｂｍまで、行走査線ｇ及び反転行走査線ｇｂがそれぞれ１本ずつ順次１Ｈ単位で選択されていく。

　データラッチ回路６４は、図示しない外部回路から供給される、１サブフレーム毎に分割された３２ビット幅のデータを、上位装置７１からの基本クロック信号ＣＬＫに基づいてラッチする。その後、データラッチ回路６４は、ラッチしたデータを、基本クロック信号ＣＬＫに同期して水平シフトレジスタ６５ａへ出力する。ここで、第２の実施の形態では、反射型液晶表示装置１３は、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割して、サブフレームの組み合わせによって階調表示を行う。従って、上記の外部回路は、映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとして、データラッチ回路６４に供給する。

　水平シフトレジスタ６５ａは、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ６２から１Ｈの最初に供給される水平スタートパルスＨＳＴによりシフトを開始する。そして、水平シフトレジスタ６５ａは、データラッチ回路６４から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチパルスＬＴは、水平シフトレジスタ６５ａが画像表示部６１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点で、タイミングジェネレータ６２から供給される。ラッチ回路６５ｂは、ラッチパルスＬＴに従って、水平シフトレジスタ６５ａから並列に供給されるｎビット分のデータ（即ち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ６５ｃのレベルシフタへ出力する。ラッチ回路６５ｂへのデータ転送が終了すると、タイミングジェネレータ６２から水平スタートパルスＨＳＴが再び出力され、水平シフトレジスタ６５ａはクロック信号ＨＣＫに従ってデータラッチ回路６４からの３２ビット幅のデータのシフトを再開する。

　レベルシフタ／画素ドライバ６５ｃ内のレベルシフタは、ラッチ回路６５ｂによりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを、液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ６５ｃ内の画素ドライバは、レベルシフト後の、１行のｎ画素に対応したｎ個のサブフレームデータを、ｎ本の列データ線ｄ１からｄｎまでに、並列に出力する。

　水平ドライバ６５は、１Ｈ内において、今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１からｄｎまでに、並列に且つ一斉に出力される。

　垂直シフトレジスタ６３からの正転行走査パルスによって選択された１つの行のｎ個の画素Ｐｉｘは、レベルシフタ／画素ドライバ６５ｃから一斉に出力された１行分のｎ個のサブフレームデータを、ｎ本の列データ線ｄ１からｄｎまでを介してサンプリングする。そして、１つの行のｎ個の画素Ｐｉｘは、サンプリングした１行分のｎ個のサブフレームデータを、各画素Ｐｉｘ内の第１信号保持回路（後述）に夫々書き込む。

　図５は、第２の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

　画素Ｐｉｘは、行走査線ｇと、列データ線ｄと、の交差部に、配置されている。画素Ｐｉｘは、１ビットの階調データ（画素データ）を夫々記憶する、第１メモリ８１及び第２メモリ８２を含む。第１メモリ８１は、スイッチ８１ａと、第１信号保持回路８１ｂと、を含む。第２メモリ８２は、スイッチ８２ａと、第２信号保持回路８２ｂと、を含む。

　画素Ｐｉｘは、液晶表示素子ＬＣを含む。液晶表示素子ＬＣは、互いに対向して配置された反射電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが挟持されている。共通電極ＣＥは、反射型液晶表示装置１３の対向基板に形成されることが例示されるが、本開示はこれに限定されない。

　列データ線ｄは、水平ドライバ６５（図４参照）に接続されている。水平ドライバ６５は、駆動タイミングを変えて特定の列データ線ｄを駆動する。行走査線ｇは、垂直シフトレジスタ６３（図４参照）に接続されている。垂直シフトレジスタ６３は、駆動タイミングを変えて特定の行走査線ｇを駆動する。

　スイッチ８１ａは、行走査線ｇに正転行走査パルスが供給されると、オン状態になる。このとき、列データ線ｄから供給される階調データが、スイッチ８１ａを経由して、第１信号保持回路８１ｂに書き込まれる。スイッチ８２ａは、トリガ線ｔｒｉｇに正転トリガパルスＴＲＩＧが供給されると、オン状態になる。このとき、第１信号保持回路８１ｂに保持されている階調データが、スイッチ８２ａを経由して、第２信号保持回路８２ｂに転送される。第２信号保持回路８２ｂに転送された階調データは、液晶表示素子ＬＣの反射電極ＰＥに供給される。

　列データ線ｄと行走査線ｇとによって特定の交差部の画素Ｐｉｘが選択されると、画素Ｐｉｘ内の第１メモリ８１に、１ビットの階調データが書き込まれる。これを全部の画素Ｐｉｘに対してタイミングをずらして繰り返すことによって、全部の画素Ｐｉｘに１ビットの階調データが書き込まれる。その後、全部の画素Ｐｉｘに共通に接続されたトリガ線ｔｒｉｇに正転トリガパルスＴＲＩＧが供給されることによって、全部の画素Ｐｉｘにおいて、第１メモリ８１に保持された階調データが、第２メモリ８２に転送される。第２メモリ８２には反射電極ＰＥが接続されており、第２メモリ８２に保持されている階調データは、液晶表示素子ＬＣに印加されることになる。

　第１メモリ８１から第２メモリ８２への階調データの転送が終わったところで正転トリガパルスＴＲＩＧの供給が終了することによって、第１メモリ８１と第２メモリ８２との間が非導通となる。そして、再び、全部の画素Ｐｉｘの第１メモリ８１に、１ビットの階調データが書き込まれる。第１メモリ８１に階調データが書き込まれている最中は、第２メモリ８２に保持されている階調データが、液晶表示素子ＬＣに印加され続ける。

　階調データについて、説明する。まず、正転サブフレーム階調データが、全部の画素Ｐｉｘに書き込まれ、液晶表示素子ＬＣは、正転サブフレーム階調データに基づいて表示を行う。次に、反転階調データが、全部の画素Ｐｉｘの第１メモリ８１に書き込まれる。反転階調データの第１メモリ８１への書き込みが終わったところで正転トリガパルスＴＲＩＧが供給され、反転階調データが全部の画素Ｐｉｘの第２メモリ８２に一度に転送される。そして、液晶表示素子ＬＣは、反転階調データに基づいて表示を行う。このタイミングにおいて、液晶表示素子ＬＣの共通電極ＣＥに供給される共通電極電圧Ｖｃｏｍが、反転される。反転階調データと共通電極電圧Ｖｃｏｍとの電圧の関係は、正転サブフレーム階調データを液晶表示素子ＬＣに印加した場合と比較して、逆側の電圧となる。つまり、正転サブフレーム階調データ及び反転階調データが画素Ｐｉｘに順次入力されることにより、液晶表示素子ＬＣは、正負の交流駆動を行うことができる。これにより、液晶表示素子ＬＣが焼き付くことなく、信頼性の高い反射型液晶表示装置１３が実現できる。

　画素Ｐｉｘの構成によれば、画素Ｐｉｘの第１メモリ８１への階調データ書き込み時間と、液晶表示素子ＬＣの反射電極ＰＥへの階調データ印加時間と、を分けることができる。つまり、階調データ書き込み時間に第１メモリ８１に書き込まれる階調データは、第１メモリ８１に書き込まれた時点では、液晶表示素子ＬＣに印加されることがない。従って、第１メモリ８１への階調データの書き込みの途中で、反射電極ＰＥの電圧と共通電極電圧Ｖｃｏｍとの電圧関係が崩れることがない。そのため、従来のように、階調データ書き込み時間において、反射電極ＰＥと共通電極ＣＥとを同電位にして液晶表示素子ＬＣをオフ状態にする必要がない。このように、階調データ書き込み時間における液晶表示素子ＬＣの表示ロス時間を無くすことができるので、階調が良い高性能な反射型液晶表示装置１３を提供することができる。また、階調データ書き込み時間中に液晶表示素子ＬＣが表示を行うことができないという制約がなくなる。従って、ＦＨＤ（１９２０×１０８０）や４Ｋ２Ｋなどの画素数の多いものについても、階調を犠牲にすることなく、性能の良い反射型液晶表示装置１３を実現することが可能である。

＜第３の実施の形態＞
　図６は、第３の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。

　列データ線ｄ及び反転列データ線ｄｂは、レベルシフタ／画素ドライバ６５ｃ（図４参照）に一端が夫々接続されて列方向（ｙ方向）に延在する。列データ線ｄ及び反転列データ線ｄｂは、正転サブフレーム階調データ用の列データ線ｄｊと反転階調データ用の反転列データ線ｄｂｊとを１対とする、全部でｎ対の列データ線のうちの、任意の１対である。画素Ｐｉｘ１は、任意の１対の列データ線ｄ及び反転列データ線ｄｂと、任意の１本の行走査線ｇと、の交差部に設けられている。

　画素Ｐｉｘ１は、第１メモリ９１及び第２メモリ９２と、液晶表示素子ＬＣと、を含む。第１メモリ９１は、スイッチＳＷ１１ａ及びＳＷ１１ｂと、第１信号保持回路ＳＭ１１と、を含む。第２メモリ９２は、スイッチＳＷ１２ａ及びＳＷ１２ｂと、第２信号保持回路ＳＭ１２と、を含む。

　画素Ｐｉｘ１では、第１メモリ９１及び第２メモリ９２の各々が、スタティックランダムアクセスメモリ（Static　Random　Access　Memory：ＳＲＡＭ）で構成されている。

　スイッチＳＷ１１ａ及びＳＷ１１ｂが、本開示の「第１スイッチング回路」の一例に相当する。第１信号保持回路ＳＭ１１が、本開示の「第１信号保持回路」の一例に相当する。第１メモリ９１が、本開示の「第１スタティックランダムアクセスメモリ」の一例に相当する。スイッチＳＷ１２ａ及びＳＷ１２ｂが、本開示の「第２スイッチング回路」の一例に相当する。第２信号保持回路ＳＭ１２が、本開示の「第２信号保持回路」の一例に相当する。第２メモリ９２が、本開示の「第２スタティックランダムアクセスメモリ」の一例に相当する。

　スイッチＳＷ１１ａは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースが第１信号保持回路ＳＭ１１の一方の入力端子に接続されている、Ｎチャネル型のＭＯＳ（Metal　Oxide　Semiconductor：金属酸化物半導体）（以下、ＮＭＯＳ）トランジスタで構成されている。スイッチＳＷ１１ｂは、ゲートが行走査線ｇに接続され、ドレインが反転列データ線ｄｂに接続され、ソースが第１信号保持回路ＳＭ１１の他方の入力端子に接続されている、ＮＭＯＳトランジスタで構成されている。

　第１信号保持回路ＳＭ１１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１及びＩＮＶ２で構成される、自己保持型メモリである。インバータＩＮＶ１の入力端子は、インバータＩＮＶ２の出力端子と、スイッチＳＷ１１ａを構成するＮＭＯＳトランジスタのソースと、スイッチＳＷ１２ａと、に接続されている。インバータＩＮＶ２の入力端子は、インバータＩＮＶ１の出力端子と、スイッチＳＷ１１ｂを構成するＮＭＯＳトランジスタのソースと、スイッチＳＷ１２ｂと、に接続されている。

　スイッチＳＷ１２ａは、ゲートがトリガ線ｔｒｉｇに接続され、ドレインが第１信号保持回路ＳＭ１１とスイッチＳＷ１１ａとの接続点に接続され、ソースが第２信号保持回路ＳＭ１２の一方の入力端子に接続されている、ＮＭＯＳトランジスタで構成されている。スイッチＳＷ１２ｂは、ゲートがトリガ線ｔｒｉｇに接続され、ドレインが第１信号保持回路ＳＭ１１とスイッチＳＷ１１ｂとの接続点に接続され、ソースが第２信号保持回路ＳＭ１２の他方の入力端子に接続されている、ＮＭＯＳトランジスタで構成されている。

　第２信号保持回路ＳＭ１２は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３及びＩＮＶ４で構成される、自己保持型メモリである。インバータＩＮＶ３の入力端子は、インバータＩＮＶ４の出力端子と、スイッチＳＷ１２ａを構成するＮＭＯＳトランジスタのソースと、反射電極ＰＥと、に接続されている。インバータＩＮＶ４の入力端子は、インバータＩＮＶ３の出力端子と、スイッチＳＷ１２ｂを構成するＮＭＯＳトランジスタのソースと、に接続されている。

　インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３及びＩＮＶ４の各々は、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）インバータの構成が例示される。

　図７は、ＣＭＯＳインバータの回路構成を示す図である。ＰＭＯＳトランジスタＰｔｒのソースは、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＰｔｒのドレインは、ＮＭＯＳトランジスタＮｔｒのドレインに接続されている。ＮＭＯＳトランジスタＮｔｒのソースは、基準電圧ＧＮＤに接続されている。ＰＭＯＳトランジスタＰｔｒのゲートとＮＭＯＳトランジスタＮｔｒのゲートとは接続されており、ＣＭＯＳインバータの入力端子ＩＮである。ＰＭＯＳトランジスタＰｔｒのドレインとＮＭＯＳトランジスタＮｔｒのドレインとは接続されており、ＣＭＯＳインバータの出力端子ＯＵＴである。

　再び図６を参照すると、第１メモリ９１への階調データ書き込みは、正転行走査パルスによって動作する２つのスイッチＳＷ１１ａ及びＳＷ１１ｂを経由して行われる。列データ線ｄと反転列データ線ｄｂとには、互いに逆極性の階調データが供給される。２つのスイッチＳＷ１１ａ及びＳＷ１１ｂは、ＮＭＯＳトランジスタで構成されている。スイッチＳＷ１１ａ及びＳＷ１１ｂのうち、一方のスイッチのＮＭＯＳトランジスタのドレインには電源電圧ＶＤＤが供給され、他方のスイッチのＮＭＯＳトランジスタのドレインには基準電圧ＧＮＤが供給される。一方のＮＭＯＳトランジスタのドレインに電源電圧ＶＤＤが供給される場合、ＮＭＯＳトランジスタのソースからは、電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈ分だけ低い電圧しか、出力されない。しかも、この電圧では、ＮＭＯＳトランジスタを閾値電圧Ｖｔｈ近辺で駆動することになるので、電流がほとんど流れなくなる。このため、他方の基準電圧ＧＮＤが供給されるＮＭＯＳトランジスタによって、第１メモリ９１に階調データが書き込まれる。

　第２メモリ９２への階調データ書き込みは、正転トリガパルスＴＲＩＧによって動作する２つのスイッチＳＷ１２ａ及びＳＷ１２ｂを経由して行われる。インバータＩＮＶ２の出力端子とスイッチＳＷ１２ａとの間の配線ｍと、インバータＩＮＶ１の出力端子とスイッチＳＷ１２ｂとの間の配線ｍｂと、には、互いに逆極性の階調データが供給される。２つのスイッチＳＷ１２ａ及びＳＷ１２ｂは、ＮＭＯＳトランジスタで構成されている。スイッチＳＷ１２ａ及びＳＷ１２ｂのうち、一方のスイッチのＮＭＯＳトランジスタのドレインには電源電圧ＶＤＤが供給され、他方のスイッチのＮＭＯＳトランジスタのドレインには基準電圧ＧＮＤが供給される。一方のＮＭＯＳトランジスタのドレインに電源電圧ＶＤＤが供給される場合、ＮＭＯＳトランジスタのソースからは、電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈ分だけ低い電圧しか、出力されない。しかも、この電圧では、ＮＭＯＳトランジスタを閾値電圧Ｖｔｈ近辺で駆動することになるので、電流がほとんど流れなくなる。このため、他方の基準電圧ＧＮＤが供給されるＮＭＯＳトランジスタによって、第２メモリ９２に階調データが書き込まれる。

　正転トリガパルスＴＲＩＧが供給された場合に、第２メモリ９２の階調データを第１メモリ９１の階調データによって書き換える必要がある。つまり、第２メモリ９２の階調データによって第１メモリ９１の階調データが書き換わってはならない。このため、第２メモリ９２を構成するインバータＩＮＶ３及びＩＮＶ４の駆動力は、第１メモリ９１を構成するインバータＩＮＶ１及びＩＮＶ２の駆動力よりも、小さくする必要がある。つまり、第１メモリ９１と第２メモリ９２の階調データが異なっていた場合、正転トリガパルスＴＲＩＧが供給されたときに、インバータＩＮＶ１の出力とインバータＩＮＶ３の出力とが競合することになる。インバータＩＮＶ４の階調データをインバータＩＮＶ１の階調データによって確実に書き換えることができるように、インバータＩＮＶ１の駆動力は、インバータＩＮＶ３の駆動力よりも大きくする必要がある。

　同様に、インバータＩＮＶ２とインバータＩＮＶ４との競合では、インバータＩＮＶ３の階調データをインバータＩＮＶ２の階調データによって確実に書き換えることができる必要がある。従って、インバータＩＮＶ２の駆動力は、インバータＩＮＶ４の駆動力よりも大きくする必要がある。

　図８は、インバータ間の駆動力の大小関係を説明する図である。

　インバータＩＮＶ１とインバータＩＮＶ３との関係を簡単に説明すると、配線ｍｂにおける第１メモリ９１の階調データが“Ｈ”レベルの場合、インバータＩＮＶ１のＰＭＯＳトランジスタＰＴ１がオンしている状態である。それに対し、第２メモリ９２のｍｂ側の階調データが既に“Ｌ”レベルであった場合、インバータＩＮＶ３のＮＭＯＳトランジスタＮＴ２がオンしている状態である。

　正転トリガパルスＴＲＩＧの“Ｈ”レベルによって、スイッチＳＷ１２ｂを構成するＮＭＯＳトランジスタがオンし、インバータＩＮＶ１とインバータＩＮＶ３との出力同士が導通した場合を検討する。電流は、電源電圧ＶＤＤからインバータＩＮＶ１のＰＭＯＳトランジスタＰＴ１及びインバータＩＮＶ３のＮＭＯＳトランジスタＮＴ２を経由して基準電圧ＧＮＤへ流れる。このとき、配線ｍｂの電圧は、インバータＩＮＶ１のＰＭＯＳトランジスタＰＴ１及びインバータＩＮＶ３のＮＭＯＳトランジスタＮＴ２のオン抵抗の比によって、決まる。

　逆に、配線ｍｂにおける第１メモリ９１の階調データが“Ｌ”レベルの場合、インバータＩＮＶ１のＮＭＯＳトランジスタＮＴ１がオンしている状態である。それに対し、第２メモリ９２のｍｂ側の階調データが既に“Ｈ”レベルであった場合、インバータＩＮＶ３のＰＭＯＳトランジスタＰＴ２がオンしている状態である。

　正転トリガパルスＴＲＩＧの“Ｈ”レベルによって、スイッチＳＷ１２ｂを構成するＮＭＯＳトランジスタがオンし、インバータＩＮＶ１とインバータＩＮＶ３との出力同士が導通した場合を検討する。電流は、電源電圧ＶＤＤからインバータＩＮＶ３のＰＭＯＳトランジスタＰＴ２及びインバータＩＮＶ１のＮＭＯＳトランジスタＮＴ１を経由して基準電圧ＧＮＤへ流れる。このとき、配線ｍｂの電圧は、インバータＩＮＶ３のＰＭＯＳトランジスタＰＴ２及びインバータＩＮＶ１のＮＭＯＳトランジスタＮＴ１のオン抵抗の比によって、決まる。

　また、配線ｍｂには、インバータＩＮＶ４（図６参照）の入力ゲートが接続されている。インバータＩＮＶ４は、配線ｍｂの電圧レベルの入力によって、出力データが“Ｌ”レベル又は“Ｈ”レベルに確定される。つまり、第２メモリ９２の出力データは、配線ｍｂの電圧レベルによって決定される。従って、第１メモリ９１の階調データによって第２メモリ９２の階調データを書き換えるためには、インバータＩＮＶ１及びＩＮＶ２のトランジスタのオン抵抗が、インバータＩＮＶ３及びＩＮＶ４のトランジスタのオン抵抗よりも低い必要がある。インバータＩＮＶ１及びＩＮＶ２のトランジスタのオン抵抗がインバータＩＮＶ３及びＩＮＶ４のトランジスタのオン抵抗よりも低いことにより、第１メモリ９１の階調データは、第２メモリ９２の階調データレベルによらず、第２メモリ９２に確実に書き込まれる。

　オン抵抗が低いトランジスタを使用するということは、駆動力が高いトランジスタを使用するということで実現でき、ゲート長を小さくしたり、ゲート幅を大きくしたりすることで実現できる。

　再び図６を参照すると、全部の画素Ｐｉｘ１の第２メモリ９２に第１メモリ９１に記憶されていた階調データが一斉に転送されると、正転トリガパルスＴＲＩＧが“Ｌ”レベルとなり、スイッチＳＷ１２ａ及びＳＷ１２ｂがオフ状態になる。このため、第２メモリ９２は、転送された階調データを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を、階調データに応じた電位に固定することができる。

　なお、スイッチＳＷ１１ａ、ＳＷ１１ｂ、ＳＷ１２ａ及びＳＷ１２ｂは、ＰＭＯＳトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。

　また、スイッチＳＷ１１ａ、ＳＷ１１ｂ、ＳＷ１２ａ及びＳＷ１２ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるトランスミッションゲートであっても良い。

　図９は、第３の実施の形態の反射型液晶表示装置の動作を示すタイミング図である。

　前述したように、反射型液晶表示装置１３（図４参照）において、垂直シフトレジスタ６３から出力される正転行走査パルスによって、行走査線ｇ１から行走査線ｇｍへ向って、行走査線ｇが１本ずつ順次１Ｈ単位で選択されていく。これにより、画像表示部６１を構成する複数の画素Ｐｉｘ１は、選択された行走査線ｇに共通に接続された１行のｎ個の画素Ｐｉｘ１単位で階調データの書き込みが行われる。そして、画像表示部６１を構成する複数の画素Ｐｉｘ１の全部への書き込みが終わった後、正転トリガパルスＴＲＩＧによって、全部の画素Ｐｉｘ１の第１メモリ９１から第２メモリ９２への転送が一斉に行われる。

　図９（Ａ）は、水平ドライバ６５から列データ線ｄ１からｄｎまでに出力される１ビットのサブフレーム階調データの一画素の書き込み期間及び読み出し期間を模式的に示す。右下がりの斜線が書き込み期間を示す。なお、図９（Ａ）中、ビットＢ０ｂ、Ｂ１ｂ及びＢ２ｂは、ビットＢ０、Ｂ１及びＢ２の階調データの反転データである。

　図９（Ｂ）は、タイミングジェネレータ６２からトリガ線ｔｒｉｇに出力される正転トリガパルスＴＲＩＧを示す。正転トリガパルスＴＲＩＧは、１サブフレーム毎に出力される。

　図９（Ｃ）は、反射電極ＰＥに印加されるサブフレーム階調データのビットを模式的に示す。図９（Ｄ）は、共通電極電圧Ｖｃｏｍを示す。図９（Ｅ）は、液晶ＬＣＭに印加される電圧を示す。

　まず、タイミングジェネレータ６２から出力される正転行走査パルスによって選択された１行の複数の画素Ｐｉｘ１は、正転行走査パルスによって、スイッチＳＷ１１ａ及びＳＷ１１ｂがオン状態になる。そのとき、列データ線ｄに出力されるビットＢ０（図９（Ａ））の正転サブフレーム階調データが、スイッチＳＷ１１ａによってサンプリングされ、第１信号保持回路ＳＭ１１に書き込まれる。以下、同様にして、画像表示部６１を構成する全ての画素Ｐｉｘ１の第１信号保持回路ＳＭ１１にビットＢ０の正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングＴ１において、“Ｈ”レベルの正転トリガパルスＴＲＩＧ（図９（Ｂ））が、画像表示部６１を構成する全ての画素Ｐｉｘ１に同時に供給される。

　これにより、全ての画素Ｐｉｘ１のスイッチＳＷ１２ａ及びＳＷ１２ｂがオン状態となる。従って、第１信号保持回路ＳＭ１１に記憶されているビットＢ０の正転サブフレーム階調データが、スイッチＳＷ１２ａ及びＳＷ１２ｂを経由して、第２信号保持回路ＳＭ１２に一斉に転送されて保持される。それと共に、ビットＢ０の正転サブフレーム階調データが反射電極ＰＥに印加される。第２信号保持回路ＳＭ１２によるビットＢ０の正転サブフレーム階調データの保持期間は、タイミングＴ１から、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが入力されるタイミングＴ２まで、の１サブフレーム期間である。

　ここで、サブフレーム階調データのビット値が「１」即ち“Ｈ”レベルの場合、反射電極ＰＥには、電源電圧ＶＤＤ（例えば、３.３Ｖ）が印加される。サブフレーム階調データのビット値が「０」即ち“Ｌ”レベルの場合、反射電極ＰＥには、基準電圧ＧＮＤ（例えば、０Ｖ）が印加される。一方、共通電極ＣＥには、基準電圧ＧＮＤ、電源電圧ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっている。共通電極電圧Ｖｃｏｍは、“Ｈ”レベルの正転トリガパルスＴＲＩＧが供給される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖｃｏｍは、正転サブフレーム階調データが反射電極ＰＥに印加されるサブフレーム期間（例えば、タイミングＴ１からタイミングＴ２まで）は、図９（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

　液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である、液晶ＬＣＭの印加電圧に応じた階調表示を行う。タイミングＴ１からタイミングＴ２までの１サブフレーム期間では、ビットＢ０の正転サブフレーム階調データが反射電極ＰＥに印加される。従って、液晶ＬＣＭの印加電圧は、図９（Ｅ）に示すように、サブフレーム階調データのビット値が「１」の場合は３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ－（－Ｖｔｔ））となる。一方、液晶ＬＣＭの印加電圧は、サブフレーム階調データのビット値が「０」の場合は＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。

　図１０は、液晶の印加電圧（ＲＭＳ（実効）電圧）とグレースケール値との関係を示す図である。

　図１０に示すように、グレースケール値曲線１０１は、高い電圧側にシフトされる。具体的には、黒のグレースケール値が液晶ＬＣＭの閾値電圧ＶｔｔのＲＭＳ電圧に対応し、白のグレースケール値が液晶ＬＣＭの飽和電圧Ｖｓａｔ（＝３.３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応する。グレースケール値をグレースケール値曲線１０１の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは、上記のように液晶ＬＣＭの印加電圧が（３.３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。

　再び図９を参照すると、ビットＢ０の正転サブフレーム階調データを表示しているサブフレーム期間内において、ビットＢ０ｂ（図９（Ａ）参照）の反転サブフレーム階調データの、画素Ｐｉｘ１の第１信号保持回路ＳＭ１１への書き込みが順番に開始される。そして、画像表示部６１の全部の画素Ｐｉｘ１の第１信号保持回路ＳＭ１１にビットＢ０ｂの反転サブフレーム階調データが書き込まれる。その書き込み終了後のタイミングＴ２において、“Ｈ”レベルの正転トリガパルスＴＲＩＧが画像表示部６１を構成する全ての画素Ｐｉｘ１に同時に供給される。

　これにより、全ての画素Ｐｉｘ１のスイッチＳＷ１２ａ及びＳＷ１２ｂがオン状態になる。従って、第１信号保持回路ＳＭ１１に記憶されているビットＢ０ｂの反転サブフレーム階調データが、スイッチＳＷ１２ａ及びＳＷ２１ｂを経由して、第２信号保持回路ＳＭ１２に転送されて保持される。それと共に、ビットＢ０ｂの反転サブフレーム階調データが反射電極ＰＥに印加される。第２信号保持回路ＳＭ１２によるビットＢ０ｂの反転サブフレーム階調データの保持期間は、タイミングＴ２から、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが供給されるタイミングＴ３まで、の１サブフレーム期間である。ここで、ビットＢ０ｂの反転サブフレーム階調データは、ビットＢ０の正転サブフレーム階調データと常に逆論理値の関係にある。従って、ビットＢ０ｂの反転サブフレーム階調データは、ビットＢ０の正転サブフレーム階調データが「１」の場合は「０」であり、ビットＢ０の正転サブフレーム階調データが「０」の場合は「１」である。

　一方、共通電極電圧Ｖｃｏｍは、反転サブフレーム階調データが反射電極ＰＥに印加されるタイミングＴ２からタイミングＴ３までの１サブフレーム期間は、図９（Ｄ）に示すように、３.３Ｖよりも液晶ＬＣＭの閾値電圧Ｖｔｔだけ高い電圧に設定される。従って、タイミングＴ２からタイミングＴ３までの１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図９（Ｅ）に示すように、サブフレーム階調データのビット値が「１」の場合は－Ｖｔｔ（＝３.３Ｖ－（３.３Ｖ＋Ｖｔｔ））となる。一方、液晶ＬＣＭの印加電圧は、サブフレーム階調データのビット値が「０」の場合は、－３.３Ｖ－Ｖｔｔ（＝０Ｖ－（３.３Ｖ＋Ｖｔｔ））となる。

　ビットＢ０の正転サブフレーム階調データのビット値が「１」であった場合は、続いて入力されるビットＢ０ｂの反転サブフレーム階調データのビット値は「０」である。そのため、液晶ＬＣＭの印加電圧は、－（３.３Ｖ＋Ｖｔｔ）となり、液晶ＬＣＭに印加される電位の方向は、ビットＢ０の正転サブフレーム階調データの時とは逆となるが絶対値が同じである。従って、画素Ｐｉｘ１は、ビットＢ０の正転サブフレーム階調データ表示の時と同様に、白を表示する。同様に、ビットＢ０の正転サブフレーム階調データのビット値が「０」であった場合は、続いて入力されるビットＢ０ｂの反転サブフレーム階調データのビット値は「１」である。そのため、液晶ＬＣＭの印加電圧は、－Ｖｔｔとなり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレーム階調データの時とは逆となるが絶対値が同じである。従って、画素Ｐｉｘ１は、ビットＢ０の正転サブフレーム階調データ表示の時と同様に、黒を表示する。

　従って、画素Ｐｉｘ１は、図９（Ｅ）に示すように、タイミングＴ１からＴ３までの２サブフレーム期間は、ビットＢ０と、ビットＢ０の相補ビットであるビットＢ０ｂと、で同じ階調を表示する。それと共に、画素Ｐｉｘ１は、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行う。これにより、画素Ｐｉｘ１は、液晶ＬＣＭの焼き付きを防止することができる。

　続いて、ビットＢ０ｂの反転サブフレーム階調データを表示しているサブフレーム期間内において、ビットＢ１（図９（Ａ）参照）の正転サブフレーム階調データの画素Ｐｉｘ１の第１信号保持回路ＳＭ１１への書き込みが順番に開始される。そして、画像表示部６１の全部の画素Ｐｉｘ１の第１信号保持回路ＳＭ１１にビットＢ１の正転サブフレーム階調データが書き込まれる。その書き込み終了後のタイミングＴ３において、“Ｈ”レベルの正転トリガパルスＴＲＩＧが画像表示部６１を構成する全ての画素Ｐｉｘ１に同時に供給される。

　これにより、全ての画素Ｐｉｘ１のスイッチＳＷ１２ａ及びＳＷ１２ｂがオン状態になる。従って、第１信号保持回路ＳＭ１１に記憶されているビットＢ１の正転サブフレーム階調データが、スイッチＳＷ１２ａ及びＳＷ１２ｂを経由して、第２信号保持回路ＳＭ１２に転送されて保持される。それと共に、ビットＢ１の正転サブフレーム階調データが反射電極ＰＥに印加される。第２メモリ９２によるビットＢ１の正転サブフレーム階調データの保持期間は、タイミングＴ３から、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが供給されるタイミングＴ４まで、の１サブフレーム期間である。

　一方、共通電極電圧Ｖｃｏｍは、正転サブフレーム階調データが反射電極ＰＥに印加されるサブフレーム期間は、図９（Ｄ）に示すように、０Ｖよりも液晶ＬＣＭの閾値電圧Ｖｔｔだけ低い電圧に設定される。タイミングＴ３からタイミングＴ４までの１サブフレーム期間では、ビットＢ１の正転サブフレーム階調データが反射電極ＰＥに印加される。従って、液晶ＬＣＭの印加電圧は、図９（Ｅ）に示すように、サブフレーム階調データのビット値が「１」の場合は３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ－（－Ｖｔｔ））となる。一方、液晶ＬＣＭの印加電圧は、サブフレーム階調データのビット値が「０」の場合は、＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。

　続いて、ビットＢ１の正転サブフレーム階調データを表示しているサブフレーム期間内において、ビットＢ１ｂ（図９（Ａ）参照）の反転サブフレーム階調データの画素Ｐｉｘ１の第１信号保持回路ＳＭ１１への書き込みが順番に開始される。そして、画像表示部６１の全部の画素Ｐｉｘ１の第１信号保持回路ＳＭ１１にビットＢ１ｂの反転サブフレーム階調データが書き込まれる。その書き込み終了後のタイミングＴ４において、“Ｈ”レベルの正転トリガパルスＴＲＩＧが画像表示部６１を構成する全ての画素Ｐｉｘ１に同時に供給される。

　これにより、全ての画素Ｐｉｘ１のスイッチＳＷ１２ａ及びＳＷ１２ｂがオン状態になる。従って、第１信号保持回路ＳＭ１１に記憶されているビットＢ１ｂの反転サブフレーム階調データが、スイッチＳＷ１２ａ及びＳＷ１２ｂを経由して、第２信号保持回路ＳＭ１２に転送されて保持される。それと共に、ビットＢ１ｂの反転サブフレーム階調データが反射電極ＰＥに印加される。第２信号保持回路ＳＭ１２によるビットＢ１ｂの反転サブフレーム階調データの保持期間は、タイミングＴ４から、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが供給されるタイミングＴ５まで、の１サブフレーム期間である。ここで、ビットＢ１ｂの反転サブフレーム階調データは、ビットＢ１の正転サブフレーム階調データと常に逆論理値の関係にある。

　一方、共通電極電圧Ｖｃｏｍは、反転サブフレーム階調データが反射電極ＰＥに印加されるサブフレーム期間は、図９（Ｄ）に示すように、３.３Ｖよりも液晶ＬＣＭの閾値電圧Ｖｔｔだけ高い電圧に設定される。タイミングＴ４からタイミングＴ５までの１サブフレーム期間では、ビットＢ１ｂの反転サブフレーム階調データが反射電極ＰＥに印加される。従って、液晶ＬＣＭの印加電圧は、図９（Ｅ）に示すように、サブフレーム階調データのビット値が「１」の場合は、－Ｖｔｔ（＝３.３Ｖ－（３.３Ｖ＋Ｖｔｔ））となる。一方、液晶ＬＣＭの印加電圧は、サブフレーム階調データのビット値が「０」の場合は、－３.３Ｖ－Ｖｔｔ（＝０Ｖ－（３.３Ｖ＋Ｖｔｔ））となる。

　従って、画素Ｐｉｘ１は、図９（Ｅ）に示すように、タイミングＴ３からＴ５までの２サブフレーム期間は、ビットＢ１と、ビットＢ１の相補ビットであるビットＢ１ｂと、で同じ階調を表示する。それと共に、画素Ｐｉｘ１は、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行う。これにより、画素Ｐｉｘ１は、液晶ＬＣＭの焼き付きを防止することができる。

　以降、上記と同様の動作が繰り返され、画素Ｐｉｘ１を含む反射型液晶表示装置１３によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。

　なお、ビットＢ０の表示期間長と、相補ビットであるビットＢ０ｂの表示期間長と、は同じ第１のサブフレーム期間長である。また、ビットＢ１の表示期間長と、相補ビットであるビットＢ１ｂの表示期間長と、は同じ第２のサブフレーム期間長である。但し、第１のサブフレーム期間長と第２のサブフレーム期間長とは、同一であるとは限らない。ここでは、一例として第２のサブフレーム期間長は、第１のサブフレーム期間長の２倍に設定されている。また、ビットＢ２の表示期間長と、相補ビットであるビットＢ２ｂの表示期間長と、である第３のサブフレーム期間長は、第２のサブフレーム期間長の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間長が所定の長さに決められ、またサブフレーム数も任意の数に決定される。

（まとめ）
　第２メモリ９２に書き込まれる階調データは、１サブフレーム毎に切り替わる正転サブフレーム階調データ及び反転サブフレーム階調データである。一方、共通電極電圧Ｖｃｏｍは、書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わる。これにより、画素Ｐｉｘ１は、液晶表示素子ＬＣの正負の交流駆動を行うことができる。従って、反射型液晶表示装置１３は、液晶表示素子ＬＣが焼き付くことを抑制できるので、信頼性を高めることができる。

　また、画素Ｐｉｘ１は、階調データ書き込み時間において、反射電極ＰＥと共通電極ＣＥとを同電位にして液晶表示素子ＬＣをオフ状態にする必要がない。従って、反射型液晶表示装置１３は、階調データ書き込み時間における液晶表示素子ＬＣの表示ロス時間を無くすことができるので、階調を良くすることができる。また、反射型液晶表示装置１３は、階調データ書き込み時間中に液晶表示素子ＬＣが表示を行うことができないという制約がなくなるので、ＦＨＤや４Ｋ２Ｋなどの画素数の多いものについても、階調を犠牲にすることがない。

　また、画素Ｐｉｘ１は、インバータＩＮＶ１及びＩＮＶ２の駆動力をインバータＩＮＶ３及びＩＮＶ４の駆動力よりも大きく設定したので、安定且つ正確な階調表示ができる。

　また、画素Ｐｉｘ１は、液晶表示素子ＬＣの印加電圧を高く設定することができ、ダイナミックレンジを広くすることができる。これにより、反射型液晶表示装置１３は、コントラストの低下を抑制でき、明るさの低下を抑制できる。また、反射型液晶表示装置１３は、反射光の反射角度を大きくすることができる。

　コントラストの低下を抑制でき、明るさの低下を抑制できる第３の実施の形態の反射型液晶表示装置１３をＷＳＳアレイ１０に適用すると、出力ビーム３１ａから３１ｃまで（図１参照）のコントラストの低下を抑制でき、明るさの低下を抑制できる。これにより、ＷＳＳアレイ１０は、波長チャネルのＳ／Ｎ（signal／noise）比を向上させることができる。

　また、反射光の反射角度を大きくすることができる第３の実施の形態の反射型液晶表示装置を第１の実施の形態のＷＳＳアレイ１０に適用すると、出力ビーム３１ａから３１ｃまで（図１参照）の空間的な間隔を広くすることができる。これにより、ＷＳＳアレイ１０は、波長チャネルのＳ／Ｎ比を向上させることができる。或いは、ＷＳＳアレイ１０は、出力ビーム３１ａから３１ｃまでの空間的な間隔を維持したまま、新たな出力ビームを出力することが可能になる。これにより、ＷＳＳアレイ１０は、波長チャネルを増加させることができる。

　また、画素Ｐｉｘ１は、第１信号保持回路ＳＭ１１及び第２信号保持回路ＳＭ１２がスタティックランダムアクセスメモリである。従って、画素Ｐｉｘ１は、ノイズ耐性を高めることができる。

＜第４の実施の形態＞
　図１１は、第４の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。

　第４の実施の形態の反射型液晶表示装置の画素Ｐｉｘ２の構成要素のうち、第３の実施の形態の画素Ｐｉｘ１と同一の構成要素については、同一の参照符号を付して、説明を省略する。

　画素Ｐｉｘ２は、任意の１本の列データ線ｄと、任意の１本の行走査線ｇと、の交差部に設けられている。

　画素Ｐｉｘ２は、第１メモリ１１１及び第２メモリ１１２と、液晶表示素子ＬＣと、を含む。第１メモリ１１１は、スイッチＳＷ１３と、第１信号保持回路ＳＭ１３と、を含む。第２メモリ１１２は、スイッチＳＷ１４と、第２信号保持回路ＳＭ１４と、を含む。

　画素Ｐｉｘ２では、第１メモリ１１１及び第２メモリ１１２の各々が、ＳＲＡＭで構成されている。

　スイッチＳＷ１３が、本開示の「第１スイッチング回路」の一例に相当する。第１信号保持回路ＳＭ１３が、本開示の「第１信号保持回路」の一例に相当する。第１メモリ１１１が、本開示の「第１スタティックランダムアクセスメモリ」の一例に相当する。スイッチＳＷ１４が、本開示の「第２スイッチング回路」の一例に相当する。第２信号保持回路ＳＭ１４が、本開示の「第２信号保持回路」の一例に相当する。第２メモリ１１２が、本開示の「第２スタティックランダムアクセスメモリ」の一例に相当する。

　画素Ｐｉｘ２は、画素Ｐｉｘ１（図６参照）と同様に、ＳＲＡＭ２段で構成しているが、第１信号保持回路ＳＭ１３及び第２信号保持回路ＳＭ１４への書き込みは、スイッチＳＷ１３及びＳＷ１４を経由して行われる点に特徴がある。

　スイッチＳＷ１３は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースが第１信号保持回路ＳＭ１３の一方の入力端子に接続されている、ＮＭＯＳトランジスタで構成されている。

　第１信号保持回路ＳＭ１３は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びＩＮＶ１２で構成される、自己保持型メモリである。インバータＩＮＶ１１の入力端子は、インバータＩＮＶ１２の出力端子と、スイッチＳＷ１３を構成するＮＭＯＳトランジスタのソースと、に接続されている。インバータＩＮＶ１２の入力端子は、インバータＩＮＶ１１の出力端子と、スイッチＳＷ１４を構成するＮＭＯＳトランジスタのドレインと、に接続されている。

　スイッチＳＷ１４は、ゲートがトリガ線ｔｒｉｇに接続され、ドレインが第１信号保持回路ＳＭ１３の出力端子に接続され、ソースが第２信号保持回路ＳＭ１４の入力端子に接続されている、ＮＭＯＳトランジスタで構成されている。

　第２信号保持回路ＳＭ１４は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１３及びＩＮＶ１４で構成される、自己保持型メモリである。インバータＩＮＶ１３の入力端子は、インバータＩＮＶ１４の出力端子と、反射電極ＰＥと、に接続されている。インバータＩＮＶ１４の入力端子は、インバータＩＮＶ１３の出力端子と、スイッチＳＷ１４を構成するＮＭＯＳトランジスタのソースと、に接続されている。

　インバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３及びＩＮＶ１４の各々は、ＣＭＯＳインバータ（図７参照）の構成が例示される。

　画素Ｐｉｘ２は、第３の実施の形態で図９のタイミング図と共に説明した動作と同様の動作を行う。

　まず、タイミングジェネレータ６２から出力される正転行走査パルスによって選択された１行の複数の画素Ｐｉｘ２は、正転行走査パルスによって、スイッチＳＷ１３がオン状態になる。そのとき、列データ線ｄに出力される正転サブフレーム階調データが、スイッチＳＷ１３によってサンプリングされ、第１信号保持回路ＳＭ１３に書き込まれる。以下、同様にして、画像表示部６１を構成する全ての画素Ｐｉｘ２の第１信号保持回路ＳＭ１３に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“Ｈ”レベルの正転トリガパルスＴＲＩＧが、画像表示部６１を構成する全ての画素Ｐｉｘ２に同時に供給される。

　これにより、全ての画素Ｐｉｘ２のスイッチＳＷ１４がオン状態となる。従って、第１信号保持回路ＳＭ１３に記憶されている正転サブフレーム階調データが、スイッチＳＷ１４を経由して、第２信号保持回路ＳＭ１４に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＳＭ１４による正転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが入力されるまでの１サブフレーム期間である。

　続いて、画像表示部６１内の各画素Ｐｉｘ２は、上記と同様にして正転行走査パルスによって、行単位で選択され、各画素Ｐｉｘ２に直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第１信号保持回路ＳＭ１３に書き込まれる。画像表示部６１を構成する全ての画素Ｐｉｘ２の第１信号保持回路ＳＭ１３への反転サブフレーム階調データの書き込みが終了すると、“Ｈ”レベルの正転トリガパルスＴＲＩＧが画像表示部６１を構成する全ての画素Ｐｉｘ２に同時に供給される。

　これにより、全ての画素Ｐｉｘ２のスイッチＳＷ１４がオン状態になる。従って、第１信号保持回路ＳＭ１３に記憶されている反転サブフレーム階調データが、スイッチＳＷ１４を経由して、第２信号保持回路ＳＭ１４に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＳＭ１４による反転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが供給されるまでの１サブフレーム期間である。

　第１信号保持回路ＳＭ１３へのデータ書き込みは、上記のように１個のスイッチＳＷ１３を経由して行われる。この場合、スイッチＳＷ１３から見て入力側のインバータＩＮＶ１１内のトランジスタは、スイッチＳＷ１３から見て出力側のインバータＩＮＶ１２内のトランジスタと比較して、駆動力が大きいトランジスタを用いている。更に、スイッチＳＷ１３を構成しているＮＭＯＳトランジスタは、インバータＩＮＶ１２を構成しているトランジスタよりも駆動力が大きいトランジスタを用いている。

　これは、第１信号保持回路ＳＭ１３の階調データを書き換える場合に関係する。特に、第１信号保持回路ＳＭ１３のスイッチＳＷ１３側の電圧ａが“Ｌ”レベルであり、且つ、列データ線ｄのデータが“Ｈ”レベルである場合に、インバータＩＮＶ１１が反転する入力電圧（閾値電圧）よりも、電圧ａを高くする必要があるからである。

　即ち、“Ｈ”レベルの場合の電圧ａは、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ１３を構成するＮＭＯＳトランジスタの電流との比によって決まる。スイッチＳＷ１３は、ＮＭＯＳトランジスタである。従って、スイッチＳＷ１３がオン状態の場合に、“Ｈ”レベルの電源電圧ＶＤＤが列データ線ｄからドレインに入力されても、ソースから出力される電圧は、電源電圧ＶＤＤよりもＮＭＯＳトランジスタの閾値電圧Ｖｔｈだけ低くなる。つまり、電圧ａの“Ｈ”レベルの電圧は、電源電圧ＶＤＤから閾値電圧Ｖｔｈだけ低い電圧になる。しかも、この電圧では、スイッチＳＷ１３のＮＭＯＳトランジスタは、閾値電圧Ｖｔｈ近辺で動作することになるので、電流が殆ど流れなくなる。つまり、スイッチＳＷ１３を導通する電圧ａが高くなるほど、スイッチＳＷ１３で流す電流は少なくなる。

　つまり、電圧ａが“Ｈ”レベルの場合に、電圧ａがインバータＩＮＶ１１のＮＭＯＳトランジスタが反転する電圧以上に達するためには、スイッチＳＷ１３に流れる電流が、インバータＩＮＶ１２のＮＭＯＳトランジスタを流れる電流よりも、大きい必要がある。従って、スイッチＳＷ１３を構成しているＮＭＯＳトランジスタは、駆動力がインバータＩＮＶ１２を構成しているＮＭＯＳトランジスタよりも大きいトランジスタを用いる。この駆動力の大小関係を考慮して、スイッチＳＷ１３を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタのトランジスタサイズと、を決める必要がある。

　また、第２信号保持回路ＳＭ１４へのデータ書き込みは、１個のスイッチＳＷ１４を経由して行われる。この場合、スイッチＳＷ１４から見て入力側のインバータＩＮＶ１４内のトランジスタは、スイッチＳＷ１４から見て出力側のインバータＩＮＶ１３内のトランジスタと比較して、駆動力が大きいトランジスタを用いている。

　正転トリガパルスＴＲＩＧが“Ｈ”レベルとなってスイッチＳＷ１４がオン状態になった場合について、検討する。第１信号保持回路ＳＭ１３が保持している階調データと第２信号保持回路ＳＭ１４が保持している階調データとが異なる場合、インバータＩＮＶ１１の出力とインバータＩＮＶ１３の出力とが競合することになる。しかしながら、インバータＩＮＶ１１の駆動力はインバータＩＮＶ１３の駆動力よりも大きい。従って、第１信号保持回路ＳＭ１３の階調データが第２信号保持回路ＳＭ１４の階調データによって書き換わることなく、第２信号保持回路ＳＭ１４の階調データが第１信号保持回路ＳＭ１３の階調データによって書き換わる。

　更に、スイッチＳＷ１４を構成しているＮＭＯＳトランジスタは、インバータＩＮＶ１３を構成しているＮＭＯＳトランジスタと比較して、駆動力が大きいトランジスタを用いている。

　これは、第２信号保持回路ＳＭ１４の階調データを書き換える場合に関係する。特に、第２信号保持回路ＳＭ１４のスイッチＳＷ１４側の電圧ｂが“Ｌ”レベルであり、且つ、第１信号保持回路ＳＭ１３の階調データが“Ｈ”レベルである場合に、インバータＩＮＶ１４が反転する閾値電圧よりも、電圧ｂを高くする必要があるからである。

　即ち、“Ｈ”レベルの場合の電圧ｂは、インバータＩＮＶ１３を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ１４を構成するＮＭＯＳトランジスタの電流との比によって決まる。スイッチＳＷ１４は、ＮＭＯＳトランジスタである。従って、スイッチＳＷ１４がオン状態の場合に、“Ｈ”レベルの電源電圧ＶＤＤが第１信号保持回路ＳＭ１３からドレインに入力されても、ソースから出力される電圧は、電源電圧ＶＤＤよりもＮＭＯＳトランジスタの閾値電圧Ｖｔｈだけ低い電圧になる。つまり、電圧ｂの“Ｈ”レベルの電圧は、電源電圧ＶＤＤから閾値電圧Ｖｔｈだけ低い電圧になる。しかも、この電圧では、スイッチＳＷ１４のＮＭＯＳトランジスタは、閾値電圧Ｖｔｈ近辺で動作することになるので、電流が殆ど流れなくなる。つまり、スイッチＳＷ１４を導通する電圧ｂが高くなるほど、スイッチＳＷ１４で流す電流は少なくなる。

　つまり、電圧ｂが“Ｈ”レベルの場合に、電圧ｂがインバータＩＮＶ１４のＮＭＯＳトランジスタが反転する電圧以上に達するためには、スイッチＳＷ１４に流れる電流が、インバータＩＮＶ１３のＮＭＯＳトランジスタを流れる電流よりも、大きい必要がある。従って、スイッチＳＷ１４を構成しているＮＭＯＳトランジスタは、駆動力がインバータＩＮＶ１３を構成しているＮＭＯＳトランジスタよりも大きいトランジスタを用いる。この駆動力の大小関係を考慮して、スイッチＳＷ１４を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータＩＮＶ１３を構成するＮＭＯＳトランジスタのトランジスタサイズと、を決める必要がある。

　全部の画素Ｐｉｘ２の第２メモリ１１２に第１メモリ１１１に保持されていた階調データが一斉に転送されると、正転トリガパルスＴＲＩＧが“Ｌ”レベルとなり、スイッチＳＷ１４がオフ状態になる。このため、第２メモリ１１２は、転送された階調データを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を、階調データに応じた電位に固定することができる。

　なお、スイッチＳＷ１３及びＳＷ１４は、ＰＭＯＳトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。

　また、スイッチＳＷ１３及びＳＷ１４は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるトランスミッションゲートであっても良い。

（まとめ）
　画素Ｐｉｘ２は、第３の実施の形態の画素Ｐｉｘ１と同様の効果を奏する。

　加えて、画素Ｐｉｘ２は、小型化が可能であるという効果を奏する。その理由は、次の通りである。インバータＩＮＶ１１からインバータＩＮＶ１４までの各々は、２個のトランジスタで構成される。従って、画素Ｐｉｘ２は、計１０個のトランジスタで構成され、画素Ｐｉｘ１（計１２個のトランジスタ）よりも少ない数の素子で構成できる。

＜第５の実施の形態＞
　第３の実施の形態の画素Ｐｉｘ１は、計１２個のトランジスタを必要とする。第４の実施の形態の画素Ｐｉｘ２は、計１０個のトランジスタを必要とする。

　また、液晶表示素子ＬＣは、３Ｖから５Ｖで駆動することが求められており、トランジスタは、３．３Ｖ又は５Ｖ駆動が必要である。従って、高耐圧で大きなサイズのトランジスタを使用する必要がある。

　更に、２個のＳＲＡＭを使用している画素Ｐｉｘ１及びＰｉｘ２では、確実にデータを書き換えるために、各スイッチとＳＲＡＭのトランジスタサイズを考慮して設計する必要がある。駆動力を大きくする必要があるトランジスタは、サイズを大きくする必要がある。

　一方で、反射型液晶表示装置は年々高画素化しており、画素小型化の要求が強く、小さい画素ピッチにおいて、少ないトランジスタ数で、図５に示したような２段メモリを構成する必要がある。

　第５の実施の形態の画素Ｐｉｘ３は、上記のような要請に応えることができる。

　図１２は、第５の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。

　第５の実施の形態の反射型液晶表示装置の画素Ｐｉｘ３の構成要素のうち、第３の実施の形態の画素Ｐｉｘ１又は第４の実施の形態の画素Ｐｉｘ２と同一の構成要素については、同一の参照符号を付して、説明を省略する。

　画素Ｐｉｘ３は、任意の１本の列データ線ｄと、任意の１本の行走査線ｇと、の交差部に設けられている。

　画素Ｐｉｘ３は、第１メモリ１１１及び第２メモリ１２１と、液晶表示素子ＬＣと、を含む。第２メモリ１２１は、スイッチＳＷ２１と、第２信号保持回路ＤＭ２１と、を含む。

　画素Ｐｉｘ３では、第１メモリ１１１がＳＲＡＭで構成されており、第２メモリ１２１が、ダイナミックランダムアクセスメモリ（Dynamic　Random　Access　Memory：ＤＲＡＭ）で構成されている。

　スイッチＳＷ１３が、本開示の「第１スイッチング回路」の一例に相当する。第１信号保持回路ＳＭ１３が、本開示の「第１信号保持回路」の一例に相当する。第１メモリ１１１が、本開示の「第１スタティックランダムアクセスメモリ」の一例に相当する。スイッチＳＷ２１が、本開示の「第２スイッチング回路」の一例に相当する。第２信号保持回路ＤＭ２１が、本開示の「第２信号保持回路」の一例に相当する。第２メモリ１２１が、本開示の「第１ダイナミックランダムアクセスメモリ」の一例に相当する。

　スイッチＳＷ２１は、互いのドレイン同士が接続され、且つ、互いのソース同士が接続されたＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とで構成される、公知のトランスミッションゲートである。ＮＭＯＳトランジスタＴｒ１のゲートは、トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＴｒ２のゲートは、反転トリガ線ｔｒｉｇｂに接続されている。

　また、スイッチＳＷ２１は、一方の端子が第１信号保持回路ＳＭ１３に接続され、他方の端子が第２信号保持回路ＤＭ２１及び反射電極ＰＥに接続されている。従って、スイッチＳＷ２１は、正転トリガパルスＴＲＩＧが“Ｈ”レベルの場合（この場合は、反転トリガパルスＴＲＩＧＢは“Ｌ”レベル）は、オン状態になる。従って、スイッチＳＷ２１は、第１信号保持回路ＳＭ１３の階調データを読み出して第２信号保持回路ＤＭ２１及び反射電極ＰＥへ転送する。また、スイッチＳＷ２１は、正転トリガパルスＴＲＩＧが“Ｌ”レベルの場合（この場合は、反転トリガパルスＴＲＩＧＢは“Ｈ”レベル）は、オフ状態になり、第１信号保持回路ＳＭ１３の階調データの読み出しを行わない。

　スイッチＳＷ２１は、ＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とで構成される公知のトランスミッションゲートであるので、基準電圧ＧＮＤから電源電圧ＶＤＤまでの範囲の電圧をオン、オフすることができる。つまり、ＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２のゲートに印加される信号が基準電圧ＧＮＤ側の電圧（“Ｌ”レベル）の場合は、ＰＭＯＳトランジスタＴｒ２が導通することができない。その代わりに、ＮＭＯＳトランジスタＴｒ１が低抵抗で導通することができる。一方、ＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２のゲートに印加される信号が電源電圧ＶＤＤ側の電圧（“Ｈ”レベル）の場合は、ＮＭＯＳトランジスタＴｒ１が導通することができない。その代わりに、ＰＭＯＳトランジスタＴｒ２が低抵抗で導通することができる。従って、正転トリガパルスＴＲＩＧと、反転トリガパルスＴＲＩＧＢと、により、スイッチＳＷ２１を構成するトランスミッションゲートをオン／オフ制御する。この制御によって、スイッチＳＷ２１は、基準電圧ＧＮＤから電源電圧ＶＤＤまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。

　第２信号保持回路ＤＭ２１は、容量Ｃ１で構成されている。ここで、第１信号保持回路ＳＭ１３の階調データと第２信号保持回路ＤＭ２１の階調データとが異なっていた場合を検討する。スイッチＳＷ２１がオン状態にされ、第１信号保持回路ＳＭ１３の階調データが第２信号保持回路ＤＭ２１へ転送されたときに、第２信号保持回路ＤＭ２１の階調データを第１信号保持回路ＳＭ１３の階調データで書き換える必要がある。

　第２信号保持回路ＤＭ２１を構成する容量Ｃ１の階調データが書き換わる場合、その階調データは、充電又は放電によって変化する。容量Ｃ１の充放電は、インバータＩＮＶ１１の出力信号によって駆動される。

　容量Ｃ１の階調データを充電によって“Ｌ”レベルから“Ｈ”レベルに書き換える場合、インバータＩＮＶ１１の出力信号は“Ｈ”である。このとき、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタ（図７のＰＭＯＳトランジスタＰｔｒ参照）がオン状態であり、ＮＭＯＳトランジスタ（図７のＮＭＯＳトランジスタＮｔｒ参照）がオフ状態である。従って、インバータＩＮＶ１１のＰＭＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって、容量Ｃ１が充電される。

　一方、容量Ｃ１の階調データを放電によって“Ｈ”レベルから“Ｌ”レベルに書き換える場合、インバータＩＮＶ１１の出力信号は“Ｌ”レベルである。このとき、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタ（図７のＮＭＯＳトランジスタＮｔｒ参照）がオン状態であり、ＰＭＯＳトランジスタ（図７のＰＭＯＳトランジスタＰｔｒ参照）がオフ状態である。従って、容量Ｃ１の電荷が、インバータＩＮＶ１１のＮＭＯＳトランジスタを経由して基準電圧ＧＮＤへ放電される。スイッチＳＷ２１は、トランスミッションゲートを用いたアナログスイッチの構成であるので、容量Ｃ１の高速な充放電が可能になる。

　更に、インバータＩＮＶ１１の駆動力は、インバータＩＮＶ１２の駆動力よりも大きく設定されている。従って、インバータＩＮＶ１１は、第２信号保持回路ＤＭ２１を構成する容量Ｃ１を、高速に充放電することが可能である。

　なお、スイッチＳＷ２１がオン状態になると、容量Ｃ１に蓄えられた電荷は、インバータＩＮＶ１２の入力ゲートにも影響を与え得る。しかしながら、インバータＩＮＶ１１の駆動力をインバータＩＮＶ１２よりも大きく設定しているので、インバータＩＮＶ１２のデータ反転よりも、インバータＩＮＶ１１による容量Ｃ１の充放電が優先される。従って、第１信号保持回路ＳＭ１３の階調データが第２信号保持回路ＤＭ２１の階調データによって書き換えられてしまうことはない。

　画素Ｐｉｘ３は、基準電圧ＧＮＤと電源電圧ＶＤＤとの振幅で、１ビット階調データを第１信号保持回路ＳＭ１３から第２信号保持回路ＤＭ２１へ転送することができる。従って、画素Ｐｉｘ３は、同じ電源電圧ＶＤＤで駆動した場合、液晶表示素子ＬＣの印加電圧を高く設定することができるようになり、ダイナミックレンジを広くすることが可能になる。

　加えて、画素Ｐｉｘ３は、小型化が可能であるという効果を奏する。その第１の理由は、次の通りである。インバータＩＮＶ１１及びＩＮＶ１２の各々は、２個のトランジスタで構成される。従って、画素Ｐｉｘ３は、計７個のトランジスタと１個の容量Ｃ１とで構成され、画素Ｐｉｘ１（計１２個のトランジスタ）、画素Ｐｉｘ２（計１０個のトランジスタ）よりも少ない数の素子で構成できる。第２の理由は、以下に説明するように、第１信号保持回路ＳＭ１３と第２信号保持回路ＤＭ２１と反射電極ＰＥとを、素子の高さ方向に有効に配置することができるからである。

　図１３は、第５の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。

　容量Ｃ１には、配線間で容量を形成するＭＩＭ（Metal－Insulator－Metal）容量、基板－ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly－Insulator－Poly）容量等を用いることができる。図１３は、このうちＭＩＭで容量Ｃ１を構成した場合の反射型液晶表示装置の断面構成を示す。

　図１３において、シリコン基板２００に形成されたＮウェル２０１上に、拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰＴｒ１１と、スイッチＳＷ２１のＰＭＯＳトランジスタＴｒ２と、が形成されている。また、シリコン基板２００に形成されたＰウェル２０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１１のＮＭＯＳトランジスタＮＴｒ１１と、スイッチＳＷ２１のＮＭＯＳトランジスタＴｒ１と、が形成されている。なお、図１３には、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、図示されていない。

　また、ＰＭＯＳトランジスタＰＴｒ１１及びＴｒ２、並びに、ＮＭＯＳトランジスタＴｒ１及びＮＴｒ１２の上方には、層間絶縁膜２０５をメタル間に介在させて、第１メタル２０６、第２メタル２０８、第３メタル２１０、電極２１２、第４メタル２１４及び第５メタル２１６が積層されている。第５メタル２１６は、画素毎に形成される反射電極ＰＥを構成している。スイッチＳＷ２１を構成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２のソースを夫々構成する２つの拡散層は、２つのコンタクト２１８によって第１メタル２０６に夫々電気的に接続されている。更に、２つの拡散層は、スルーホール２１９ａ、２１９ｂ、２１９ｃ及び２１９ｅを介して、第２メタル２０８、第３メタル２１０、第４メタル２１４及び第５メタル２１６に電気的に接続されている。即ち、スイッチＳＷ２１を構成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２の各々のソースは、反射電極ＰＥに電気的に接続されている。

　更に、反射電極ＰＥ（第５メタル２１６）上には、保護膜としてパッシベーション膜（ＰＳＶ）２１７が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら反射電極ＰＥと共通電極ＣＥとの間に、液晶ＬＣＭが充填封止されて、液晶表示素子ＬＣが構成されている。

　ここで、第３メタル２１０上には、層間絶縁膜２０５を介して電極２１２が形成されている。この電極２１２と、第３メタル２１０と、電極２１２と第３メタル２１０との間の層間絶縁膜２０５と、は、容量Ｃ１を構成している。

　ＭＩＭによって容量Ｃ１を構成すると、第１信号保持回路ＳＭ１３、スイッチＳＷ１３及びスイッチＳＷ１２は、シリコン基板２００上のトランジスタと、第１メタル２０６及び第２メタル２０８の１，２層配線と、で構成することができる。また、第２信号保持回路ＤＭ２１は、トランジスタ上部の第３メタル２１０を利用したＭＩＭ配線で構成することができる。

　電極２１２は、スルーホール２１９ｄを介して第４メタル２１４に電気的に接続されている。更に、第４メタル２１４は、スルーホール２１９ｅを介して、反射電極ＰＥに電気的に接続されている。従って、容量Ｃ１は、反射電極ＰＥに電気的に接続されている。

　図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル２１６）に入射して反射され、元の入射経路を逆進し、共通電極ＣＥを通過して出射される。

　画素Ｐｉｘ３は、図１３に示すように、第５メタル２１６を反射電極ＰＥに割り当てることにより、第１信号保持回路ＳＭ１３と、第２信号保持回路ＤＭ２１と、反射電極ＰＥと、を高さ方向に有効に配置することが可能になる。従って、画素Ｐｉｘ３は、画素小型化を実現できる。これにより、画素Ｐｉｘ３は、例えば３μｍ以下のピッチの画素を、電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素は、対角の長さ０.５５インチ、横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

　画素Ｐｉｘ３は、第３の実施の形態で図９のタイミング図と共に説明した動作と同様の動作を行う。

　まず、タイミングジェネレータ６２から出力される正転行走査パルスによって選択された１行の複数の画素Ｐｉｘ３は、正転行走査パルスによって、スイッチＳＷ１３がオン状態になる。そのとき、列データ線ｄに出力される正転サブフレーム階調データが、スイッチＳＷ１３によってサンプリングされ、第１信号保持回路ＳＭ１３に書き込まれる。以下、同様にして、画像表示部６１を構成する全ての画素Ｐｉｘ３の第１信号保持回路ＳＭ１３に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが、画像表示部６１を構成する全ての画素Ｐｉｘ３に同時に供給される。

　これにより、全ての画素Ｐｉｘ３のスイッチＳＷ２１がオン状態となる。従って、第１信号保持回路ＳＭ１３に記憶されている正転サブフレーム階調データが、スイッチＳＷ２１を経由して、第２信号保持回路ＤＭ２１に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＤＭ２１による正転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが入力されるまでの１サブフレーム期間である。

　続いて、画像表示部６１内の各画素Ｐｉｘ３は、上記と同様にして正転行走査パルスによって、行単位で選択され、各画素Ｐｉｘ３に直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第１信号保持回路ＳＭ１３に書き込まれる。画像表示部６１の全ての画素Ｐｉｘ３の第１信号保持回路ＳＭ１３への反転サブフレーム階調データの書き込みが終了すると、“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが全ての画素Ｐｉｘ３に同時に供給される。

　これにより、全ての画素Ｐｉｘ３のスイッチＳＷ２１がオン状態になる。従って、第１信号保持回路ＳＭ１３に記憶されている反転サブフレーム階調データが、スイッチＳＷ２１を経由して、第２信号保持回路ＤＭ２１に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＤＭ２１による反転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが供給されるまでの１サブフレーム期間である。

　なお、スイッチＳＷ１３は、ＰＭＯＳトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。

　また、スイッチＳＷ１３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるトランスミッションゲートであっても良い。

　また、スイッチＳＷ２１は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタで構成しても良い。

（まとめ）
　画素Ｐｉｘ３は、第３及び第４の実施の形態の画素Ｐｉｘ１及びＰｉｘ２と同様の効果を奏する。

　加えて、画素Ｐｉｘ３は、小型化が可能であるという効果を奏する。

＜第６の実施の形態＞
　図１４は、第６の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。

　第６の実施の形態の反射型液晶表示装置の画素Ｐｉｘ４の構成要素のうち、第３から第５の実施の形態の画素Ｐｉｘ１からＰｉｘ３までと同一の構成要素については、同一の参照符号を付して、説明を省略する。

　画素Ｐｉｘ４は、任意の１本の列データ線ｄと、任意の１対の行走査線ｇ及び反転行走査線ｇｂと、の交差部に設けられている。

　画素Ｐｉｘ４は、第１メモリ１３１及び第２メモリ１３２と、液晶表示素子ＬＣと、を含む。第１メモリ１３１は、スイッチＳＷ３１と、第１信号保持回路ＤＭ３１と、を含む。第２メモリ１３２は、スイッチＳＷ３２と、第２信号保持回路ＳＭ３２と、を含む。

　画素Ｐｉｘ４では、第１メモリ１３１がＤＲＡＭで構成されており、第２メモリ１３２が、ＳＲＡＭで構成されている。

　スイッチＳＷ３１が、本開示の「第１スイッチング回路」の一例に相当する。第１信号保持回路ＤＭ３１が、本開示の「第１信号保持回路」の一例に相当する。第１メモリ１３１が、本開示の「第１ダイナミックランダムアクセスメモリ」の一例に相当する。スイッチＳＷ３２が、本開示の「第２スイッチング回路」の一例に相当する。第２信号保持回路ＳＭ３２が、本開示の「第２信号保持回路」の一例に相当する。第２メモリ１３２が、本開示の「第１スタティックランダムアクセスメモリ」の一例に相当する。

　スイッチＳＷ３１は、互いのドレイン同士が接続され、且つ、互いのソース同士が接続されたＮＭＯＳトランジスタＴｒ３１とＰＭＯＳトランジスタＴｒ３２とで構成される、公知のトランスミッションゲートである。ＮＭＯＳトランジスタＴｒ３１のゲートは、行走査線ｇに接続され、ＰＭＯＳトランジスタＴｒ３２のゲートは、反転行走査線ｇｂに接続されている。

　また、スイッチＳＷ３１は、一方の端子が列データ線ｄに接続され、他方の端子が第１信号保持回路ＤＭ３１に接続されている。従って、スイッチＳＷ３１は、正転行走査パルスが“Ｈ”レベルの場合（この場合は、反転行走査パルスは“Ｌ”レベル）は、オン状態になり、列データ線ｄの階調データを読み出して第１信号保持回路ＤＭ３１へ転送する。また、スイッチＳＷ３１は、正転行走査パルスが“Ｌ”レベルの場合（この場合は、反転行走査パルスは“Ｈ”レベル）は、オフ状態になり、列データ線ｄの階調データの読み出しを行わない。

　スイッチＳＷ３１は、ＮＭＯＳトランジスタＴｒ３１とＰＭＯＳトランジスタＴｒ３２とで構成される公知のトランスミッションゲートであるので、基準電圧ＧＮＤから電源電圧ＶＤＤまでの範囲の電圧をオン、オフすることができる。つまり、ＮＭＯＳトランジスタＴｒ３１及びＰＭＯＳトランジスタＴｒ３２のゲートに印加される信号が基準電圧ＧＮＤ側の電圧（“Ｌ”レベル）の場合は、ＰＭＯＳトランジスタＴｒ３２が導通することができない。その代わりに、ＮＭＯＳトランジスタＴｒ３１が低抵抗で導通することができる。一方、ＮＭＯＳトランジスタＴｒ３１及びＰＭＯＳトランジスタＴｒ３２のゲートに印加される信号が電源電圧ＶＤＤ側の電圧（“Ｈ”レベル）の場合は、ＮＭＯＳトランジスタＴｒ３１が導通することができない。その代わりに、ＰＭＯＳトランジスタＴｒ３２が低抵抗で導通することができる。従って、正転行走査パルスと、反転行走査パルスと、により、スイッチＳＷ３１を構成するトランスミッションゲートをオン／オフ制御することによって、基準電圧ＧＮＤから電源電圧ＶＤＤまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。

　第１信号保持回路ＤＭ３１は、容量Ｃ２で構成されている。ここで、列データ線ｄの階調データと第１信号保持回路ＤＭ３１の階調データとが異なっていた場合を検討する。スイッチＳＷ３１がオン状態にされ、列データ線ｄの階調データが第１信号保持回路ＤＭ３１へ転送された場合に、第１信号保持回路ＤＭ３１の階調データを列データ線ｄの階調データで書き換える必要がある。

　第１信号保持回路ＤＭ３１を構成する容量Ｃ２の階調データが書き換わる場合、その階調データは、充電又は放電によって変化する。列データ線ｄの階調データが容量Ｃ２へ転送される場合には、列データ線ｄのデータ線容量と容量Ｃ２との間の電荷転送により階調データが書き込まれる。通常、列データ線ｄのデータ線容量と、容量Ｃ２と、の容量比は、１０００：１程度と大きい。従って、画素Ｐｉｘ４は、容量Ｃ２の階調データを確実に書き換えることが出来る。

　スイッチＳＷ３２は、互いのドレイン同士が接続され、且つ、互いのソース同士が接続されたＮＭＯＳトランジスタＴｒ３３とＰＭＯＳトランジスタＴｒ３４とで構成される、公知のトランスミッションゲートである。ＮＭＯＳトランジスタＴｒ３３のゲートは、トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＴｒ３４のゲートは、反転トリガ線ｔｒｉｇｂに接続されている。

　また、スイッチＳＷ３２は、一方の端子が第１信号保持回路ＤＭ３１に接続され、他方の端子が第２信号保持回路ＳＭ３２に接続されている。従って、スイッチＳＷ３２は、正転トリガパルスＴＲＩＧが“Ｈ”レベルの場合（この場合は、反転トリガパルスＴＲＩＧＢは“Ｌ”レベル）は、オン状態になり、第１信号保持回路ＤＭ３１の階調データを読み出して第２信号保持回路ＳＭ３２へ転送する。また、スイッチＳＷ３２は、正転トリガパルスＴＲＩＧが“Ｌ”レベルの場合（この場合は、反転トリガパルスＴＲＩＧＢは“Ｈ”レベル）は、オフ状態になり、第１信号保持回路ＤＭ３１の階調データの読み出しを行わない。

　第２信号保持回路ＳＭ３２は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３３及びＩＮＶ３４で構成される、自己保持型メモリである。インバータＩＮＶ３３の入力端子は、インバータＩＮＶ３４の出力端子と、反射電極ＰＥと、に接続されている。インバータＩＮＶ３４の入力端子は、インバータＩＮＶ３３の出力端子と、スイッチＳＷ３２と、に接続されている。

　インバータＩＮＶ３３及びＩＮＶ３４の各々は、ＣＭＯＳインバータ（図７参照）の構成が例示される。

　第２信号保持回路ＳＭ３２へのデータ書き込みは、上記のように１個のスイッチＳＷ３２を経由して行われる。この場合、スイッチＳＷ３２から見て入力側のインバータＩＮＶ３４内のトランジスタは、スイッチＳＷ３２から見て出力側のインバータＩＮＶ３３内のトランジスタと比較して、駆動力が大きいトランジスタを用いている。更に、スイッチＳＷ３２を構成しているトランジスタは、インバータＩＮＶ３３を構成しているトランジスタよりも駆動力が大きいトランジスタを用いている。これにより、第２信号保持回路ＳＭ３２は、容量Ｃ２からはデータが入力され易く、液晶表示素子ＬＣからはデータが入力され難くなる。

　スイッチＳＷ３２がオン状態になると、容量Ｃ２に蓄えられた電荷は、インバータＩＮＶ３４の入力ゲートを駆動し、第２信号保持回路ＳＭ３２の階調データを書き換える。なお、スイッチＳＷ３２がオン状態になると、インバータＩＮＶ３３の出力は、容量Ｃ２に影響を与え得る。しかしながら、インバータＩＮＶ３３の入力側の容量は、インバータＩＮＶ３３を構成するゲート容量及び液晶表示素子ＬＣの液晶容量しかなく、インバータＩＮＶ３４の入力を構成するゲート容量及び容量Ｃ２と比較して、格段に容量が少ない。また、インバータＩＮＶ３４は、インバータＩＮＶ３３と比較して、駆動力が大きく設定されている。従って、インバータＩＮＶ３３の出力よりも容量Ｃ２によるインバータＩＮＶ３４の駆動が優先され、容量Ｃ２の階調データが第２信号保持回路ＳＭ３３の階調データによって書き換えられてしまうことはない。

　また、容量Ｃ２の階調データは、列データ線ｄからの電荷転送である。また、スイッチＳＷ３１を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがオフになるタイミングで発生するゲートフィードスルーなどの影響が発生する。そのため、容量Ｃ２は、電位変動を伴って電位が確定し、基準電圧ＧＮＤや電源電圧ＶＤＤとはダイナミックレンジが少なくなる方向にずれた電圧になる。しかし、反射電極ＰＥに最終的に印加される電圧は、第２信号保持回路ＳＭ３３により整形され、正確な基準電圧ＧＮＤや電源電圧ＶＤＤの電圧が印加されるようになる。従って、画素Ｐｉｘ４は、ダイナミックレンジを広くすることができる。

　また、容量Ｃ２に接続されたスイッチＳＷ３１及びＳＷ３２を構成するトランジスタの拡散電極部に光が当たると、リーク電流が発生し、容量Ｃ２に保持された電荷が減少して電位変動が発生し得る。

　しかし、容量Ｃ２に保持された電圧は、第２信号保持回路ＳＭ３３を駆動するためのものである。従って、容量Ｃ２に保持された電圧は、多少変動したとしても、第２信号保持回路ＳＭ３３が“Ｌ”レベル又は“Ｈ”レベルで階調データを保持できる閾値を超えて変動しなければ、反射電極ＰＥの電圧には影響を与えない。このとき、液晶表示体ＬＣＭに印加される反射電極ＰＥの電圧は、第２信号保持回路ＳＭ３３から供給される。反射電極ＰＥの電圧が“Ｈ”レベルの場合は、第２信号保持回路ＳＭ３３を構成するインバータＩＮＶ３４内のＰＭＯＳトランジスタがオンしており、電源電圧ＶＤＤが反射電極ＰＥに印加される。反射電極ＰＥの電圧が“Ｌ”レベルの場合は、第２信号保持回路ＳＭ３３を構成するインバータＩＮＶ３４内のＮＭＯＳトランジスタがオンしており、基準電圧ＧＮＤが印加される。従って、反射電極ＰＥの電圧は、光によるリーク電流の影響を受けず、反射電極ＰＥは、安定した電圧を液晶ＬＣＭに印加することが可能である。

　なお、上記に説明したように、容量Ｃ２の電圧は、電荷転送やゲートフィードスルー、光リークなどにより多少変動したとしても、第２信号保持回路ＳＭ３３の階調データを書き換えることができれば、問題がない。

　このため、第１メモリ１３１を構成するスイッチＳＷ３１や、第２メモリ１３２を構成するスイッチＳＷ３２は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを使用した相補型スイッチでなくてもよい。

　例えば、スイッチＳＷ３１やスイッチＳＷ３２がＮＭＯＳトランジスタのみで構成される場合を検討する。この場合、スイッチＳＷ３１やスイッチＳＷ３２は、入力信号の“Ｈ”レベルの電圧を、基板効果を含めたＶＤＤ－Ｖｔｈまでしか通すことが出来ない。つまり、スイッチＳＷ３１がＮＭＯＳトランジスタのみで構成されている場合、列データ線ｄに３．３Ｖの電圧を供給したとしても、スイッチＳＷ３１と容量Ｃ２との接続点の電圧ａは、ＶＤＤ－Ｖｔｈ以下、例えば２．５Ｖとなる。従って、２．５Ｖの電圧が、容量Ｃ２に蓄積される。次に、スイッチＳＷ３２をオンして第２信号保持回路ＳＭ３３の階調データを書き換える。スイッチＳＷ３２もＮＭＯＳトランジスタのみで構成されている場合、スイッチＳＷ３２と第２信号保持回路ＳＭ３３との接続点の電圧ｂは、電圧ａと同様に、２．５Ｖとなる。しかしながら、電圧ｂは、ＶＤＤ／２の１．６５Ｖ以上あれば、第２信号保持回路ＳＭ３３に“Ｈ”レベルを入力すること（出力の反射電極ＰＥには“Ｌ”レベルを印加すること）ができる。従って、第２信号保持回路ＳＭ３３は、“Ｈ”レベルの階調データ、“Ｌ”レベルの階調データのいずれをも書き込むことが出来る。

　スイッチＳＷ３１やスイッチＳＷ３２がＰＭＯＳトランジスタのみで構成される場合は、入力されない電圧範囲が上記の逆になる。

　このように、スイッチＳＷ３１やスイッチＳＷ３２は、相補型スイッチではなく、１つのＭＯＳトランジスタを使用したスイッチであっても良い。この場合、１画素を構成するトランジスタ数が少なくなるので、画素Ｐｉｘ４は、更なる小型化を図ることができるという効果を奏する。

　なお、反射電極ＰＥには、容量Ｃ２の電圧とは論理反転した電圧が印加される。そのため、画素Ｐｉｘ４へ書き込む階調データは、反射電極ＰＥに印加したいデータ（電圧）の反転データを入力する必要がある。

　画素Ｐｉｘ４は、画素の小型化が可能であるという効果を奏する。その第１の理由は、次の通りである。インバータＩＮＶ３３及びＩＮＶ３４の各々は、２個のトランジスタで構成される。従って、画素Ｐｉｘ４は、計８個のトランジスタと１個の容量Ｃ１とで構成され、画素Ｐｉｘ１（計１２個のトランジスタ）、画素Ｐｉｘ２（計１０個のトランジスタ）よりも少ない数の素子で構成できるからである。更に、第１の理由に加えて、第２の理由は、以下に説明するように、第１信号保持回路ＤＭ３１と第２信号保持回路ＳＭ３２と反射電極ＰＥとを、素子の高さ方向に有効に配置することができるからである。

　図１５は、第６の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。

　容量Ｃ２には、ＭＩＭ容量、Diffusion容量、ＰＩＰ容量等を用いることができる。図１５は、このうちＭＩＭで容量Ｃ２を構成した場合の反射型液晶表示装置の断面構成を示す。

　図１５において、シリコン基板２００に形成されたＮウェル２０１上に、拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ３３のＰＭＯＳトランジスタＰＴｒ１１と、スイッチＳＷ３２のＰＭＯＳトランジスタＴｒ２と、が形成されている。また、シリコン基板２００に形成されたＰウェル２０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ３３のＮＭＯＳトランジスタＮＴｒ１１と、スイッチＳＷ３２のＮＭＯＳトランジスタＴｒ１と、が形成されている。なお、図１５には、インバータＩＮＶ３４を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、図示されていない。

　また、ＰＭＯＳトランジスタＴｒ２及びＰＴｒ１１、並びに、ＮＭＯＳトランジスタＮＴｒ１１及びＴｒ１の上方には、層間絶縁膜２０５をメタル間に介在させて、第１メタル２０６、第２メタル２０８、第３メタル２１０、電極２１２、第４メタル２１４及び第５メタル２１６が積層されている。第５メタル２１６は、画素毎に形成される反射電極ＰＥを構成している。図示しないインバータＩＮＶ３４を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ドレインを構成する各拡散層と、ＮＭＯＳトランジスタＮＴｒ１１のゲート電極と、ＰＭＯＳトランジスタＰＴｒ１１のゲート電極と、は、図示しないコンタクトを経由して、第１メタル２０６に夫々電気的に接続されている。更に、上記拡散層及び上記ゲート電極は、スルーホール２１９ａ、２１９ｂ、２１９ｃ及び２１９ｅを経由して、第２メタル２０８、第３メタル２１０、第４メタル２１４及び第５メタル２１６に、電気的に接続されている。すなわち、図示しないインバータＩＮＶ３４を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ドレインは、反射電極ＰＥに電気的に接続されている。

　ここで、第３メタル２１０上には、層間絶縁膜２０５を介して電極２１２が形成されている。この電極２１２と、第３メタル２１０と、電極２１２と第３メタル２１０との間の層間絶縁膜２０５と、は、容量Ｃ２を構成している。

　ＭＩＭによって容量Ｃ２を構成すると、第２信号保持回路ＳＭ３２、スイッチＳＷ３１及びスイッチＳＷ３２は、シリコン基板２００上のトランジスタと、第１メタル２０６及び第２メタル２０８の１，２層配線と、で構成することができる。また、第１信号保持回路ＤＭ３１は、トランジスタ上部の第３メタル２１０を利用したＭＩＭ配線で構成することができる。

　電極２１２は、スルーホール２１９ｄを介して、第４メタル２１４に電気的に接続されている。更に、第４メタル２１４は、図示しない場所でスイッチＳＷ３１及びＳＷ３２に電気的に接続されている。

　画素Ｐｉｘ４は、図１５に示すように、第５メタル２１６を反射電極ＰＥに割り当てることにより、第１信号保持回路ＤＭ３１と、第２信号保持回路ＳＭ３２と、反射電極ＰＥと、を高さ方向に有効に配置することが可能になる。従って、画素Ｐｉｘ４は、画素小型化を実現できる。これにより、画素Ｐｉｘ４は、例えば３μｍ以下のピッチの画素を、電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素は、対角の長さ０.５５インチ、横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

　画素Ｐｉｘ４は、第３の実施の形態で図９のタイミング図と共に説明した動作と同様の動作を行う。

　まず、タイミングジェネレータ６２から出力される正転行走査パルス及び反転行走査パルスによって選択された１行の複数の画素Ｐｉｘ４は、正転行走査パルス及び反転行走査パルスによって、スイッチＳＷ３１がオン状態になる。そのとき、列データ線ｄに出力される正転サブフレーム階調データが、スイッチＳＷ３１によってサンプリングされ、第１信号保持回路ＤＭ３１に書き込まれる。以下、同様にして、画像表示部６１を構成する全ての画素Ｐｉｘ４の第１信号保持回路ＤＭ３１に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが、画像表示部６１を構成する全ての画素Ｐｉｘ４に同時に供給される。

　これにより、全ての画素Ｐｉｘ４のスイッチＳＷ３２がオン状態となる。従って、第１信号保持回路ＤＭ３１に記憶されている正転サブフレーム階調データが、スイッチＳＷ３２を経由して、第２信号保持回路ＳＭ３２に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＳＭ３２による正転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが入力されるまでの１サブフレーム期間である。

　続いて、画像表示部６１内の各画素Ｐｉｘ４は、上記と同様にして正転行走査パルス及び反転行走査パルスによって、行単位で選択される。そして、直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第１信号保持回路ＤＭ３１に書き込まれる。画像表示部６１の全ての画素Ｐｉｘ４の第１信号保持回路ＤＭ３１への反転サブフレーム階調データの書き込みが終了すると、“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが全ての画素Ｐｉｘ４に同時に供給される。

　これにより、全ての画素Ｐｉｘ４のスイッチＳＷ３２がオン状態になる。従って、第１信号保持回路ＤＭ３１に記憶されている反転サブフレーム階調データが、スイッチＳＷ３２を経由して、第２信号保持回路ＳＭ３２に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＳＭ３２による反転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧ及び“Ｌ”レベルの反転トリガパルスＴＲＩＧＢが供給されるまでの１サブフレーム期間である。

（まとめ）
　画素Ｐｉｘ４は、第３から第５までの実施の形態の画素Ｐｉｘ１からＰｉｘ３までと同様の効果を奏する。

　加えて、画素Ｐｉｘ４は、小型化が可能であるという効果を奏する。

＜第７の実施の形態＞
　図１６は、第７の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。

　第７の実施の形態の反射型液晶表示装置の画素Ｐｉｘ５の構成要素のうち、第３から第６の実施の形態の画素Ｐｉｘ１からＰｉｘ４までと同一の構成要素については、同一の参照符号を付して、説明を省略する。

　画素Ｐｉｘ５は、任意の１本の列データ線ｄと、任意の１本の行走査線ｇと、の交差部に設けられている。

　画素Ｐｉｘ５は、第１メモリ１４１及び第２メモリ１４２と、液晶表示素子ＬＣと、を含む。第１メモリ１４１は、スイッチＳＷ４１と、第１信号保持回路ＤＭ４１と、を含む。第２メモリ１４２は、スイッチＳＷ４２と、第２信号保持回路ＤＭ４２と、を含む。

　画素Ｐｉｘ５では、第１メモリ１４１及び第２メモリ１４２がＤＲＡＭで構成されている。

　スイッチＳＷ４１が、本開示の「第１スイッチング回路」の一例に相当する。第１信号保持回路ＤＭ４１が、本開示の「第１信号保持回路」の一例に相当する。第１メモリ１４１が、本開示の「第１ダイナミックランダムアクセスメモリ」の一例に相当する。スイッチＳＷ４２が、本開示の「第２スイッチング回路」の一例に相当する。第２信号保持回路ＤＭ４２が、本開示の「第２信号保持回路」の一例に相当する。第２メモリ１４２が、本開示の「第２ダイナミックランダムアクセスメモリ」の一例に相当する。

　スイッチＳＷ４１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースが第１信号保持回路ＤＭ１１に接続されている、ＮＭＯＳトランジスタで構成されている。

　第１信号保持回路ＤＭ４１は、容量Ｃ３で構成されている。ここで、列データ線ｄの階調データと第１信号保持回路ＤＭ４１の階調データとが異なっていた場合を検討する。スイッチＳＷ４１がオン状態にされ、列データ線ｄの階調データが第１信号保持回路ＤＭ４１へ転送された場合に、第１信号保持回路ＤＭ４１の階調データを列データ線ｄの階調データで書き換える必要がある。

　第１信号保持回路ＤＭ４１を構成する容量Ｃ３の階調データが書き換わる場合、その階調データは、充電又は放電によって変化する。列データ線ｄの階調データが容量Ｃ３へ転送される場合には、列データ線ｄのデータ線容量と容量Ｃ３との間の電荷転送により階調データが書き込まれる。通常、列データ線ｄのデータ線容量と、容量Ｃ３と、の容量比は、１０００：１程度と大きい。従って、画素Ｐｉｘ５は、容量Ｃ３の階調データを確実に書き換えることが出来る。

　スイッチＳＷ４２は、ゲートがトリガ線ｔｒｉｇに接続され、ドレインが第１信号保持回路ＤＭ４１に接続され、ソースが第２信号保持回路ＤＭ４２及び反射電極ＰＥに接続されている、ＮＭＯＳトランジスタで構成されている。

　第２信号保持回路ＤＭ４２は、容量Ｃ４で構成されている。ここで、第１信号保持回路ＤＭ４１の階調データと第２信号保持回路ＤＭ４２の階調データとが異なっていた場合を検討する。スイッチＳＷ４２がオン状態にされ、容量Ｃ３と容量Ｃ４とが導通した場合に、第２信号保持回路ＤＭ４２の階調データを第１信号保持回路ＤＭ４１の階調データで書き換える必要がある。

　容量Ｃ３の電荷レベル（第１信号保持回路ＤＭ４１の階調データ）と容量Ｃ４の電荷レベル（第２信号保持回路ＤＭ４２の階調データ）とが異なる場合に、電荷の中和が生じる。そこで、本開示では、容量Ｃ３を容量Ｃ４よりも大きくする。つまり、Ｃ３＞Ｃ４とする。例えば、容量Ｃ３に“Ｈ”レベルの階調データが保持されており、容量Ｃ４に“Ｌ”レベルの階調データが保持されている場合、電荷の中和が生じる。しかしながら、Ｃ３＞Ｃ４とすることにより、電荷の中和が生じても、中和後の電圧を閾値電圧よりも高くすることができる。つまり、容量Ｃ４に“Ｈ”レベルの階調データを書き込むことができる。これにより、画素Ｐｉｘ５は、容量Ｃ４の階調データを容量Ｃ３の階調データで確実に書き換えることが出来る。

　なお、スイッチＳＷ４１及びＳＷ４２は、ＰＭＯＳトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。

　また、スイッチＳＷ４１及びＳＷ４２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるトランスミッションゲートであっても良い。

　画素Ｐｉｘ５は、小型化が可能であるという効果を奏する。その第１の理由は、次の通りである。画素Ｐｉｘ５は、計２個のトランジスタと２個の容量Ｃ３及びＣ４とで構成される。つまり、画素Ｐｉｘ５は、画素Ｐｉｘ１（計１２個のトランジスタ）、画素Ｐｉｘ２（計１０個のトランジスタ）、画素Ｐｉｘ３（計７個のトランジスと１個の容量）、画素Ｐｉｘ４（計８個のトランジスタと１個の容量）よりも少ない数の素子で構成できる。第２の理由は、以下に説明するように、第１信号保持回路ＤＭ４１及び第２信号保持回路ＤＭ４２と反射電極ＰＥとを、素子の高さ方向に有効に配置することができるからである。

　図１７は、第７の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。

　容量Ｃ３及びＣ４には、ＭＩＭ容量、Diffusion容量、ＰＩＰ容量等を用いることができる。図１７は、このうちＭＩＭで容量Ｃ３及びＣ４を構成した場合の反射型液晶表示装置の断面構成を示す。

　図１７において、シリコン基板２００に形成されたＰウェル２０２上に、スイッチＳＷ４１のＮＭＯＳトランジスタが形成されている。スイッチＳＷ４１のＮＭＯＳトランジスタのドレインは、コンタクト２１８ａ及び第１メタル２０６を介して、列データ線ｄ（図示せず）に電気的に接続されている。

　また、シリコン基板２００に形成されたＰウェル２０３上に、スイッチＳＷ４２のＮＭＯＳトランジスタが形成されている。スイッチＳＷ４２のＮＭＯＳトランジスタのドレインは、コンタクト２１８ｂ及び第１メタル２０６を介して、スイッチＳＷ４１のＮＭＯＳトランジスタのソースに電気的に接続されている。

　また、スイッチＳＷ４１のＮＭＯＳトランジスタ及びスイッチＳＷ４２のＮＭＯＳトランジスタの上方には、層間絶縁膜２０５をメタル間に介在させて、第１メタル２０６、第２メタル２０８、第３メタル２１０、電極２１２、第４メタル２１４及び第５メタル２１６が積層されている。第５メタル２１６は、画素毎に形成される反射電極ＰＥを構成している。

　ここで、第３メタル２１０上には、層間絶縁膜２０５を介して電極２１２ａ及び２１２ｂが形成されている。電極２１２ａと、第３メタル２１０と、電極２１２ａと第３メタル２１０との間の層間絶縁膜２０５と、は、容量Ｃ３を構成している。電極２１２ｂと、第３メタル２１０と、電極２１２ｂと第３メタル２１０との間の層間絶縁膜２０５と、は、容量Ｃ４を構成している。

　ここで、電極２１２ａは、電極２１２ｂよりも大きい。これにより、容量Ｃ３は、容量Ｃ４よりも大きくなる。つまり、Ｃ３＞Ｃ４となる。

　ＭＩＭによって容量Ｃ３及びＣ４を構成すると、スイッチＳＷ４１及びスイッチＳＷ４２は、シリコン基板２００上のトランジスタと、第１メタル２０６及び第２メタル２０８の１，２層配線と、で構成することができる。また、第１信号保持回路ＤＭ４１及び第２信号保持回路ＤＭ４２は、トランジスタ上部の第３メタル２１０を利用したＭＩＭ配線で構成することができる。

　スイッチＳＷ４１のＮＭＯＳトランジスタのソースは、コンタクト２１８ｃ、スルーホール２１９ｄ、２１９ｅ、２１９ｆ及び２１９ｇを経由して、電極２１２ａに電気的に接続されている。電極２１２ａに対向する第３メタル２１０は、スルーホール２１９ｈを経由して、基準電位（接地電位）に電気的に接続されている。

　スイッチＳＷ４２のＮＭＯＳトランジスタのソースは、コンタクト２１８ｄ、スルーホール２１９ｊ、２１９ｋ、２１９ｌ及び２１９ｍを経由して、電極２１２ｂに電気的に接続されている。電極２１２ｂに対向する第３メタル２１０は、スルーホール２１９ｎを経由して、基準電位（接地電位）に電気的に接続されている。電極２１２ｂは、スルーホール２１９ｍ及び２１９ｏを経由して、反射電極ＰＥに電気的に接続されている。

　画素Ｐｉｘ５は、図１７に示すように、第５メタル２１６を反射電極ＰＥに割り当てることにより、第１信号保持回路ＤＭ４１及び第２信号保持回路ＤＭ４２と、反射電極ＰＥと、を高さ方向に有効に配置することが可能になる。従って、画素Ｐｉｘ５は、画素小型化を実現できる。これにより、画素Ｐｉｘ５は、例えば３μｍ以下のピッチの画素を、電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素は、対角の長さ０.５５インチ、横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

　画素Ｐｉｘ５は、第３の実施の形態で図９のタイミング図と共に説明した動作と同様の動作を行う。

　まず、タイミングジェネレータ６２から出力される正転行走査パルスによって選択された１行の複数の画素Ｐｉｘ５は、正転行走査パルスによって、スイッチＳＷ４１がオン状態になる。そのとき、列データ線ｄに出力される正転サブフレーム階調データが、スイッチＳＷ４１によってサンプリングされ、第１信号保持回路ＤＭ４１に書き込まれる。以下、同様にして、画像表示部６１を構成する全ての画素Ｐｉｘ５の第１信号保持回路ＤＭ４１に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“Ｈ”レベルの正転トリガパルスＴＲＩＧが、画像表示部６１を構成する全ての画素Ｐｉｘ５に同時に供給される。

　これにより、全ての画素Ｐｉｘ５のスイッチＳＷ４２がオン状態となる。従って、第１信号保持回路ＤＭ４１に記憶されている正転サブフレーム階調データが、スイッチＳＷ４
２を経由して、第２信号保持回路ＤＭ４２に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＤＭ４２による正転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが入力されるまでの１サブフレーム期間である。

　続いて、画像表示部６１内の各画素Ｐｉｘ５は、上記と同様にして正転行走査パルスによって、行単位で選択され、各画素Ｐｉｘ５に直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第１信号保持回路ＤＭ４１に書き込まれる。画像表示部６１を構成する全ての画素Ｐｉｘ５の第１信号保持回路ＤＭ４１への反転サブフレーム階調データの書き込みが終了すると、“Ｈ”レベルの正転トリガパルスＴＲＩＧが画像表示部６１を構成する全ての画素Ｐｉｘ５に同時に供給される。

　これにより、全ての画素Ｐｉｘ５のスイッチＳＷ４２がオン状態になる。従って、第１信号保持回路ＤＭ４１に記憶されている反転サブフレーム階調データが、スイッチＳＷ４２を経由して、第２信号保持回路ＤＭ４２に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極ＰＥに印加される。第２信号保持回路ＤＭ４２による反転サブフレーム階調データの保持期間は、次の“Ｈ”レベルの正転トリガパルスＴＲＩＧが供給されるまでの１サブフレーム期間である。

（まとめ）
　画素Ｐｉｘ５は、第３から第６までの実施の形態の画素Ｐｉｘ１からＰｉｘ４までと同様の効果を奏する。

　加えて、画素Ｐｉｘ５は、小型化が可能であるという効果を奏する。画素Ｐｉｘ５は、上記した電荷の中和が生じ得たり、ＳＲＡＭに比べてノイズ耐性が低いものの、画素Ｐｉｘ１からＰｉｘ４までと比べて、更なる小型化が可能である。従って、反射型液晶表示装置１３に要求される仕様（例えば、小型化優先、ノイズ耐性優先等）に応じて、画素Ｐｉｘ１からＰｉｘ５までのいずれを採用するかを決めれば良い。

＜付記＞
　図３に示す反射型液晶表示装置１３の、拡散された複数の波長チャネルが入射する部分１３ａの画素は、サブフレーム期間毎に反転させる。しかし、拡散された複数の波長チャネルが入射しない部分（額縁部）１３ｂの画素は、サブフレーム毎に反転させる必要はない。消費電力の観点からは、反転の回数を減らすことが良い。

　そこで、共通電極ＣＥを、部分１３ａと、部分１３ｂと、で分割し、別々に駆動して、部分１３ｂでは反転の回数を減らすようにしてもよい。この場合、部分１３ａではサブフレーム毎に反転させるが、部分１３ｂでは所定フレーム数だけ反転を行わない（換言すると、所定フレーム数毎に反転を行う）とすると良い。

　この場合、部分１３ｂの画素が画素Ｐｉｘ３（図１２参照）のような構成の場合は、容量Ｃ１の電荷のリークがあると反射電極ＰＥの電位が下がる。従って、一定時間ごとに正転トリガパルスＴＲＩＧ及び反転トリガパルスＴＲＩＧＢをオンにして、容量Ｃ１への再書き込み動作を行うのが良い。あるいは、他の画素回路構成に比べて、反転までの所定フレーム数を減らすのが良い。

　また、部分１３ｂの第１メモリへの書き込みは、できるだけ反転の直前に行う方が良い。第１メモリ１１１と第２メモリ１２１の内容が反転していると、スイッチＳＷ２１を通して、リーク電流が発生し、消費電力が増えるからである。

　なお、画素Ｐｉｘ１（図６参照）の構成では、第１メモリ９１への書き込みが最も早く行えるので、最も直前に第１メモリ９１の内容を書き換えるようにした方が良い。

　本実施形態の技術範囲は上記実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で適宜変更を加えることができる。

　本実施形態の光ノード装置は、例えば光ネットワークに利用することができる。

　１０　ＷＳＳアレイ
　１１　入出力部
　１２　光学系
　１３　反射型液晶表示装置
　１６　コリメートレンズ
　２１、２２、２３　レンズ
　２４　分散素子
　６１　画像表示部
　６２　タイミングジェネレータ
　６３　垂直シフトレジスタ
　６４　データラッチ回路
　６５　水平ドライバ
　６５ａ　水平シフトレジスタ
　６５ｂ　ラッチ回路
　６５ｃ　レベルシフタ／画素ドライバ
　８１、９１、１１１、１３１、１４１　第１メモリ
　８１ａ、８２ａ、ＳＷ１１ａ、ＳＷ１１ｂ、ＳＷ１２ａ、ＳＷ１２ｂ、ＳＷ１３、ＳＷ１４、ＳＷ２１、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２　スイッチ
　８１ｂ、ＳＭ１１、ＳＭ１３、ＤＭ３１、ＤＭ４１　第１信号保持回路
　８２、９２、１１２、１２１、１３２、１４２　第２メモリ
　８２ｂ、ＳＭ１２、ＳＭ１４、ＤＭ２１、ＳＭ３２、ＤＭ４２　第２信号保持回路
　ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ１４、ＩＮＶ３３、ＩＮＶ３４　インバータ
　Ｐｉｘ、Ｐｉｘ１、Ｐｉｘ２、Ｐｉｘ３、Ｐｉｘ４、Ｐｉｘ５　画素
　ＰＴ１、ＰＴ２　ＰＭＯＳトランジスタ
　ＮＴ１、ＮＴ２　ＮＭＯＳトランジスタ
　Ｃ１、Ｃ２、Ｃ３、Ｃ４　容量
　ＬＣ　液晶表示素子
　ＬＣＭ　液晶
　ＰＥ　反射電極
　ＣＥ　共通電極

Claims

　入射光を入射する入力ポートと、前記入射光に含まれる各波長に応じた出射光を出射する出力ポートと、を有する入出力部と、
　前記入射光に含まれる各波長の光を各波長に応じて空間的に分散させ、前記出射光を前記入出力部の側へ出射する波長分散器と、
　前記波長分散器によって分散された各波長の光を各波長毎に２次元平面に集光し、反射された各波長の光を前記波長分散器の側へ出射する光学結合器と、
　前記２次元平面の位置に配置され、複数の画素を有し、前記複数の画素により階調を表すことにより、前記光学結合器によって集光された各波長の光を、各波長毎にルーティングによって決められた方向に反射する空間光変調器と、
　前記空間光変調器の前記複数の画素を駆動する空間光変調器駆動部と、
　を備え、
　前記階調は、前記空間光変調器駆動部により前記複数の画素の各々に、１つのフレーム期間を分割した複数のサブフレーム期間の内の１つのサブフレーム期間に正転階調データが入力され、前記複数のサブフレーム期間の他の１つのサブフレーム期間に反転階調データが入力されることにより形成され、
　前記複数の画素の各々は、
　前記正転階調データ又は前記反転階調データを、データ線からサンプリングする第１スイッチング回路と、
　前記第１スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを保持する第１信号保持回路と、
　前記第１信号保持回路に保持された前記正転階調データ又は前記反転階調データを、前記複数の画素の全部に共通のタイミングでサンプリングする第２スイッチング回路と、
　前記第２スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを、１サブフレーム期間保持するとともに、液晶表示素子の反射電極に印加する第２信号保持回路と、
　を備え、
　前記空間光変調器駆動部は、
　前記タイミングで前記液晶表示素子の共通電極の電圧を反転することにより正負極性の交流電圧を前記液晶表示素子の液晶に印加し、
　前記正転階調データと前記反転階調データとの間の振幅とは異なる振幅の電圧を、前記共通電極に供給する、
　光ノード装置。
　前記第１スイッチング回路及び前記第１信号保持回路は、第１スタティックランダムアクセスメモリを構成し、
　前記第２スイッチング回路及び前記第２信号保持回路は、第２スタティックランダムアクセスメモリを構成し、
　前記第１信号保持回路を構成するトランジスタの駆動力は、前記第２信号保持回路を構成するトランジスタの駆動力よりも、大きい、
　請求項１に記載の光ノード装置。
　前記第１スイッチング回路及び前記第１信号保持回路は、第１スタティックランダムアクセスメモリを構成し、
　前記第２スイッチング回路及び前記第２信号保持回路は、第２スタティックランダムアクセスメモリを構成し、
　前記第１スイッチング回路及び前記第２スイッチング回路の各々は、１個のトランジスタで構成されており、
　前記第１信号保持回路は、一方の出力端子が他方の入力端子に接続された第１インバータ及び第２インバータで構成されており、
　前記第２信号保持回路は、一方の出力端子が他方の入力端子に接続された第３インバータ及び第４インバータで構成されており、
　前記第１スイッチング回路の側から見て入力側の前記第１インバータを構成するトランジスタの駆動力は、前記第１スイッチング回路の側から見て出力側の前記第２インバータを構成するトランジスタの駆動力よりも大きく、
　前記第２スイッチング回路の側から見て入力側の前記第３インバータを構成するトランジスタの駆動力は、前記第２スイッチング回路から見て出力側の前記第４インバータを構成するトランジスタの駆動力よりも大きい、
　請求項１に記載の光ノード装置。
　前記第１スイッチング回路を構成するトランジスタの駆動力は、前記第２インバータを構成するトランジスタの駆動力よりも大きく、前記第２スイッチング回路を構成するトランジスタの駆動力は、前記第４インバータを構成するトランジスタの駆動力よりも大きい、
　請求項３に記載の光ノード装置。
　前記空間光変調器駆動部は、
　前記空間光変調器の光が入射しない領域内の画素のフレーム数を、前記空間光変調器の光が入射する領域内の画素のフレーム数よりも、少なくする、
　請求項１に記載の光ノード装置。
　前記第１スイッチング回路及び前記第１信号保持回路は、第１スタティックランダムアクセスメモリを構成し、
　前記第２スイッチング回路及び前記第２信号保持回路は、第１ダイナミックランダムアクセスメモリを構成し、
　前記第２信号保持回路は、容量で構成されている、
　請求項１に記載の光ノード装置。
　前記第２スイッチング回路は、Ｐチャネル型のトランジスタ及びＮチャネル型のトランジスタで構成された相補型スイッチング回路である、
　請求項６に記載の光ノード装置。
　前記第１信号保持回路は、一方の出力端子が他方の入力端子に接続された第１インバータ及び第２インバータで構成されており、
　前記第１スイッチング回路の側から見て入力側の第１インバータを構成するトランジスタの駆動力は、前記第１スイッチング回路から見て出力側の前記第２インバータを構成するトランジスタの駆動力よりも大きい、
　請求項６に記載の光ノード装置。
　前記第１スイッチング回路は、１つのトランジスタで構成されており、
　前記第１スイッチング回路を構成するトランジスタの駆動力は、前記第２インバータを構成するトランジスタの駆動力よりも大きい、
　請求項８に記載の光ノード装置。
　前記空間光変調器駆動部は、
　前記空間光変調器の光が入射しない領域内の画素のフレーム数を、前記空間光変調器の光が入射する領域内の画素のフレーム数よりも、少なくする、
　請求項６に記載の光ノード装置。
　前記第１スイッチング回路及び前記第１信号保持回路は、第１ダイナミックランダムアクセスメモリを構成し、
　前記第２スイッチング回路及び前記第２信号保持回路は、第１スタティックランダムアクセスメモリを構成し、
　前記第１信号保持回路は、容量で構成されている、
　請求項１に記載の光ノード装置。
　前記第１スイッチング回路は、Ｐチャネル型のトランジスタ及びＮチャネル型のトランジスタで構成された相補型スイッチング回路である、
　請求項１１に記載の光ノード装置。
　前記第１スイッチング回路は、１つのトランジスタで構成されている、
　請求項１１に記載の光ノード装置。
　前記第２信号保持回路は、一方の出力端子が他方の入力端子に接続された第１インバータ及び第２インバータで構成されており、
　前記第２スイッチング回路の側から見て入力側の前記第１インバータを構成するトランジスタの駆動力は、前記第２スイッチング回路の側から見て出力側の前記第２インバータを構成するトランジスタの駆動力よりも大きい、
　請求項１１に記載の光ノード装置。
　前記第２スイッチング回路は、Ｐチャネル型のトランジスタ及びＮチャネル型のトランジスタで構成された相補型スイッチング回路である、
　請求項１１に記載の光ノード装置。
　前記第２スイッチング回路は、１つのトランジスタで構成されている、
　請求項１１に記載の光ノード装置。
　前記空間光変調器駆動部は、
　前記空間光変調器の光が入射しない領域内の画素のフレーム数を、前記空間光変調器の光が入射する領域内の画素のフレーム数よりも、少なくする、
　請求項１１に記載の光ノード装置。
　前記第１スイッチング回路及び前記第１信号保持回路は、第１ダイナミックランダムアクセスメモリを構成し、
　前記第２スイッチング回路及び前記第２信号保持回路は、第２ダイナミックランダムアクセスメモリを構成し、
　前記第１信号保持回路及び前記第２信号保持回路の各々は、容量で構成されている、
　請求項１に記載の光ノード装置。
　前記第１スイッチング回路は、１つのトランジスタで構成されている、
　請求項１８に記載の光ノード装置。
　前記第１スイッチング回路は、Ｐチャネル型のトランジスタ及びＮチャネル型のトランジスタで構成された相補型スイッチング回路である、
　請求項１８に記載の光ノード装置。
　前記第２スイッチング回路は、１つのトランジスタで構成されている、
　請求項１８に記載の光ノード装置。
　前記第２スイッチング回路は、Ｐチャネル型のトランジスタ及びＮチャネル型のトランジスタで構成された相補型スイッチング回路である、
　請求項１８に記載の光ノード装置。
　前記空間光変調器駆動部は、
　前記空間光変調器の光が入射しない領域内の画素のフレーム数を、前記空間光変調器の光が入射する領域内の画素のフレーム数よりも、少なくする、
　請求項１８に記載の光ノード装置。