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WO2025211063A1 - 液晶デバイス、波長選択スイッチ装置、及び、液晶デバイスの画素検査方法 - Google Patents

液晶デバイス、波長選択スイッチ装置、及び、液晶デバイスの画素検査方法

Info

Publication number
WO2025211063A1
WO2025211063A1 PCT/JP2025/007048 JP2025007048W WO2025211063A1 WO 2025211063 A1 WO2025211063 A1 WO 2025211063A1 JP 2025007048 W JP2025007048 W JP 2025007048W WO 2025211063 A1 WO2025211063 A1 WO 2025211063A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
pixels
liquid crystal
row
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/007048
Other languages
English (en)
French (fr)
Inventor
隆行 岩佐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JVCKenwood Corp
Original Assignee
JVCKenwood Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JVCKenwood Corp filed Critical JVCKenwood Corp
Publication of WO2025211063A1 publication Critical patent/WO2025211063A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/29—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the position or the direction of light beams, i.e. deflection
    • G02F1/31—Digital deflection, i.e. optical switching
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • JP 2009-223289 A Japanese Patent Application Laid-Open No. 2020-20847
  • liquid crystal display devices are required to be inspected for pixel defects or degradation of characteristics, for example, before the product is shipped.
  • the present disclosure has been made in consideration of the above points, and aims to provide a liquid crystal device, a wavelength selective switch device, and a pixel inspection method for a liquid crystal device that enable quick pixel inspection.
  • the liquid crystal device disclosed herein comprises a plurality of pixels arranged in a matrix, a plurality of first data lines corresponding to each column of the plurality of pixels, a plurality of second data lines corresponding to each column of the plurality of pixels, a plurality of first switch elements that switch whether to supply a positive polarity video signal to each of the plurality of first data lines and whether to supply a negative polarity video signal to each of the plurality of second data lines, a plurality of first sense amplifiers that, in a pixel inspection mode, amplify the potential difference between a plurality of pixel drive voltages read out to each of the plurality of first data lines from a plurality of pixels arranged in a first row to be inspected and a predetermined voltage, and output the amplified potential difference as a plurality of first detection signals, and a plurality of first detection signals that are amplified in a pixel inspection mode, a plurality of pixel drive voltages read out to each of the plurality of second data lines from a
  • each pixel having a first sample-and-hold circuit that samples and holds a positive-polarity video signal supplied to the corresponding first data line, a second sample-and-hold circuit that samples and holds a negative-polarity video signal supplied to the corresponding second data line, a liquid crystal display element formed of a pixel drive electrode, a common electrode, and liquid crystal sealed therebetween, and a polarity switching switch that selectively outputs the voltage of the video signal held in the first sample-and-hold circuit and the voltage of the video signal held in the second sample-and-hold circuit to the pixel drive electrode, each pixel in the first row further having a first switch transistor that outputs the voltage of the pixel drive electrode to the corresponding first data line in a pixel inspection mode, and each pixel in the second row further having a second switch transistor that outputs the voltage of the pixel drive electrode to the corresponding second data line in a pixel inspection mode.
  • a first switch transistor provided in each pixel of the first row to be inspected, the first switch transistor being turned on while the first or second switch transistor provided in each pixel is turned off, thereby supplying the positive video signal to each of the first data lines and supplying the negative video signal to each of the second data lines, and writing the positive video signal to a plurality of pixels in a row to be inspected from each of the first data lines and writing the negative video signal to a plurality of pixels in the row to be inspected from each of the second data lines;
  • the off state by turning on the second switch transistor provided in each of the pixels in the second row to be tested, a plurality of pixel drive voltages are read from the plurality of pixels in the second row to be tested to each of the plurality of second data lines, and the plurality of first sense amplifiers are used to amplify the potential difference between the plurality of pixel drive voltages read from the plurality of pixels in the first row to be tested to each of the plurality of first data lines and the predetermined voltage, and output the ampl
  • This disclosure provides a liquid crystal device, a wavelength selective switch device, and a pixel inspection method for a liquid crystal device that enable rapid pixel inspection.
  • FIG. 1 is a diagram showing a wavelength selective switch according to the present disclosure as viewed from the x-axis direction; 1 is a diagram showing a wavelength selective switch according to the present disclosure as viewed from the y-axis direction;
  • FIG. 10 is a diagram illustrating an example of wavelength channels focused on a reflective liquid crystal element applied to a wavelength selective switch according to the present disclosure.
  • FIG. 1 is a diagram showing an example of the configuration of a liquid crystal device at the conceptual stage.
  • 5 is an enlarged view of a horizontal driver and an analog switch section provided in the liquid crystal device shown in FIG. 4.
  • 5 is a diagram showing a specific example of the configuration of a pixel provided in the liquid crystal device shown in FIG. 4.
  • FIG. 1 is a diagram showing a wavelength selective switch according to the present disclosure as viewed from the x-axis direction
  • 1 is a diagram showing a wavelength selective switch according to the present disclosure as viewed from the y-axis direction
  • FIG. 10 is a diagram illustrating an example
  • FIG. 5 is a timing chart for explaining a method of driving pixels by the liquid crystal device shown in FIG. 4.
  • 10A and 10B are diagrams for explaining voltage levels from black to white of a positive polarity video signal and a negative polarity video signal written to a pixel.
  • 5 is a timing chart showing the operation of the liquid crystal device shown in FIG. 4 in an image display mode.
  • 1 is a diagram illustrating a configuration example of a liquid crystal device according to a first embodiment
  • 11 is a diagram showing a specific example of the configuration of pixels and their peripheral circuits provided in the liquid crystal device shown in FIG. 10.
  • FIG. 11 is a diagram showing in more detail the switch section 18, sense amplifier section 19, latch section 20, and shift register circuits 21 and 22 provided in the liquid crystal device shown in FIG. 10.
  • FIG. 11 is a diagram showing a specific example of the configuration of a sense amplifier SAa_i provided in the liquid crystal device shown in FIG. 10.
  • FIG. 11 is a diagram showing a specific example of the configuration of a shift register circuit 21a provided in the liquid crystal device shown in FIG. 10.
  • FIG. 11 is a timing chart showing the operation of the liquid crystal device shown in FIG. 10 in a pixel inspection mode.
  • ⁇ Description of a wavelength selective switch to which a liquid crystal device according to the present disclosure is applied> 1 is a diagram illustrating an example of the configuration of a wavelength selective switch (WSS) array 100 according to the present disclosure, as viewed from the x-axis direction.
  • WSS wavelength selective switch
  • Optical communication networks In recent years, optical communication networks have been developed to meet the demand for faster speeds and larger capacities in telecommunications and data networks.
  • Optical communication networks generally use optical wavelength division multiplexing (WDM) technology, which utilizes as much of the optical spectrum as possible.
  • WDM optical wavelength division multiplexing
  • data is modulated onto multiple carrier waves with different wavelengths. These multiple carrier waves are called channels (wavelength channels).
  • channels wavelength channels
  • optical WDM uses light waves instead of radio waves, and different wavelength channels correspond to different frequencies (wavelengths) of light.
  • Optical communications generally use channels within or around the wavelength range of 1 to 2 ⁇ m.
  • Each optical node uses, for example, a Reconfigurable Optical Add-Drop Multiplexer (ROADM) device with reconfigurable add-drop functionality.
  • ROADM Reconfigurable Optical Add-Drop Multiplexer
  • the ROADM functionality allows each optical node to drop or add one or more wavelength channels.
  • the WSS array 100 may be used for routing any wavelength channel in a ROADM system.
  • the WSS array 100 may use an optical beam deflection device, such as a spatial light modulator, which may select a wavelength for deflection to a desired output port. For example, deflecting a wavelength channel to a drop port may result in that channel being dropped from the WDM signal.
  • the WSS array 100 may use a spatial light modulator using a reflective liquid crystal element.
  • the ROADM function uses a broadcast-and-select (BS) scheme, which requires a WSS and optical splitter at each node.
  • BS broadcast-and-select
  • RS route-and-select
  • the WSS array 100 comprises at least two WSS devices within a single package. While the at least two WSS devices share most of the optical components, the at least two WSS devices are configured to operate independently. This not only enables the WSS array 100 to be compact and reduce optical complexity, but also allows it to have the same independent processing capabilities as larger, more costly devices.
  • a WSS array 100 configured in this manner is suitable for use in optical communication networks, for example, as a reconfigurable optical ROADM, and as a component within a branching node that uses a route-and-select (RS) architecture.
  • the WSS array 100 incorporates a liquid crystal device according to the present disclosure as a reflective liquid crystal element.
  • the WSS array 100 includes two independent WSS devices 100a and 100b, each capable of operating as an independent WSS device.
  • independent refers to the ability of one WSS device 100a or 100b to independently process one or more WDM signals independently of the other WSS device 100a or 100b.
  • processing is used broadly to include, for example, modulating, attenuating, blocking, redirecting, and switching the individual wavelength channels that make up each WDM signal.
  • the WSS array 100 comprises an input section 110, an optical system 120, and a reflective liquid crystal element 130.
  • the optical system 120 is configured to beam shape each WDM signal beam.
  • the optical system 120 is also configured to spectrally disperse (demultiplex) each WDM signal into its constituent wavelength channels or groups thereof, and spectrally combine (multiplex) the dispersed wavelength channels or groups thereof into one or more WDM signals.
  • the reflective liquid crystal element 130 optically processes the dispersed wavelength channels or groups thereof, for example, to redirect the individual wavelength channels along predetermined paths within the WSS array 100.
  • the WSS array 100 is configured to be symmetrical about a symmetry axis Z1 extending in the z-axis direction. This allows a single optical system 120 and a single reflective liquid crystal element 130 to be shared by multiple WSS devices (WSS devices 100a and 100b in this example). While the WSS array 100 allows the WSS devices 100a and 100b to share most of the optical components, the WSS devices 100a and 100b are configured to operate independently. This not only allows the WSS array 100 to be compact and reduce optical complexity, but also allows it to have the same independent processing capabilities as larger, more costly devices.
  • the input unit 110 includes an input fiber FI1 and n (n is an integer greater than or equal to 1) output fibers FO1_1 to FO1_n for the WSS device 100a, and an input fiber FI2 and n output fibers FO2_1 to FO2_n for the WSS device 100b.
  • the optical fibers FI1, FO1_1 to FO1_n that make up the fiber stack for the WSS device 100a, and the optical fibers FI2, FO2_1 to FO2_n that make up the fiber stack for the WSS device 100b are arranged along the y-axis direction.
  • the WSS array 100 uses a microlens array, but other types of arrays may also be used as long as they do not deviate from the spirit of the invention.
  • the optical axes of collimating lenses LI2, LO2_1 to LO2_n are displaced relative to the optical axes of optical fibers FI2, FO2_1 to FO2_n, respectively. Due to this relative positional shift between collimating lenses LI2, LO2_1 to LO2_n and optical fibers FI2, FO2_1 to FO2_n, the input beam for WSS device 100b is input to optical system 120 at an angle ⁇ 2 with respect to symmetry axis Z1, and each output beam for WSS device 100b is output from optical system 120 at an angle ⁇ 2 with respect to symmetry axis Z1. In other words, the input beam and each output beam for WSS device 100b are inclined in the positive direction of the y-axis by angle ⁇ 2 with respect to symmetry axis Z1 from input section 110 to optical system 120.
  • the lens 121 is, for example, a cylindrical lens whose cylindrical axis extends in the y-axis direction. Therefore, when viewed from the x-axis direction (in other words, when viewed from the yz plane), the lens 121 does not affect the shaping of the WDM signal beam BI1.
  • Lens 122 is, for example, a cylindrical lens whose cylindrical axis extends in the x-axis direction.
  • the function of lens 122 depends on reflective liquid crystal element 130 that is positioned on the focal plane of lens 122. Furthermore, the center of lens 122 is located on symmetry axis Z1.
  • a second WDM signal input from outside is supplied to the input fiber FI2.
  • the input fiber FI2 outputs a second WDM signal parallel to the symmetry axis Z1.
  • the second WDM signal output from the input fiber FI2 is tilted in the positive direction of the y-axis by an angle ⁇ 2 by passing through the collimating lens LI2 and is then supplied to the optical system 120.
  • the second WDM signal supplied to the optical system 120 forms a WDM signal beam BI2 that travels along the yz plane in the optical system 120.
  • the WDM signal beam BI2 is incident on a lens 121, which shapes the WDM signal beam BI2 in the x-direction.
  • any pair of light rays reflected by the reflective liquid crystal element 130 from positions having the same distance in the y-axis direction relative to the axis of symmetry Z1 will be emitted from the lens 122 as a pair of parallel light rays.
  • any pair of parallel light rays incident on the lens 122 from the input unit 110 side will be focused in the reflective liquid crystal element 130 at positions having the same distance in the y-axis direction relative to the axis of symmetry Z1.
  • any incident beam (in this example, WDM signal beam BI2) traveling at an angle ⁇ 2 relative to the axis of symmetry Z1 is directed by lens 122 toward position LC2 on the reflective liquid crystal element 130.
  • light rays (in this example, output beams BO2_1 to BO2_n) originating from position LC2 on the reflective liquid crystal element 130 are directed by lens 122 as parallel light rays traveling at an angle ⁇ 2 relative to the axis of symmetry Z1.
  • FIG. 2 is a view of the WSS array 100 as seen from the y-axis direction.
  • FIG. 3 is a diagram showing an example of wavelength channels focused on the reflective liquid crystal element 130. As shown in FIG.
  • WDM signal beam BI1 passes through dispersive element 124 located between lenses 122 and 123.
  • Dispersive element 124 is a transmissive optical component such as a diffraction grating or prism, and angularly disperses the wavelength channels of WDM signal beam BI1.
  • the wavelength channels dispersed by dispersive element 124 pass through lens 123.
  • Lens 123 is a cylindrical lens, for example, and focuses the wavelength channels dispersed by dispersive element 124 at position LC1 on reflective liquid crystal element 130.
  • the combination of input section 110 and lens 122 results in a WSS array 100 device that transmits a predetermined set of beams along a predetermined angle (e.g., angle ⁇ 1 for WSS device 100a and angle ⁇ 2 for WSS device 100b) and then directs these beams toward a position on the reflective liquid crystal element 130 that depends only on the input angle (e.g., position LC1 for WSS device 100a and position LC2 for WSS device 100b).
  • a predetermined angle e.g., angle ⁇ 1 for WSS device 100a and angle ⁇ 2 for WSS device 100b
  • the light beams of WSS device 100a and the light beams of WSS device 100b are each processed by a common optical system 120 and reflective liquid crystal element 130, while each wavelength channel is processed separately by the processing capabilities of the WSS array 100, as described in further detail below with reference to Figures 2 and 3.
  • Figure 2 is a view of the WSS array 100 as seen from the y-axis direction.
  • Figure 3 is a view showing an example of wavelength channels focused on the reflective liquid crystal element 130.
  • WSS devices 100a and 100b the following will mainly describe WSS device 100a, but the same can be said for WSS device 100b.
  • the WDM signal beam BI1 passing through the input fiber FI1 is incident on the optical system 120.
  • the WDM signal beam BI1 propagates at an angle ⁇ 1 along a plane perpendicular to the paper (the yz plane).
  • the WDM signal beam BI1 also includes multiple wavelength channels.
  • the multiple wavelength channels have a wavelength range from the longest wavelength ⁇ 1 to the shortest wavelength ⁇ n.
  • the WDM signal beam BI1 may also include multiple wavelength channels, which may be, for example, 96 wavelength channels spaced at 50 or 100 GHz on a fixed grating.
  • the WSS device 100a may use a frequency spacing of 12.5 GHz and may be used in an adaptive grating system having, for example, 130 or more wavelength channels (i.e., 97 or more wavelength channels).
  • the WDM signal beam BI1 is incident on a lens 121 that shapes the WDM signal beam BI1 in the x-axis direction.
  • the lens 121 expands the WDM signal beam BI1, for example, so that the WDM signal beam BI1 has a diameter suitable for achieving the desired beam size in the dispersive element 124.
  • the collimating lens provided in the input section 110 and the lens 121 provided in the optical system 120 may function as a beam expansion telescope.
  • each wavelength channel can be arranged as a long strip or an elliptical spot on the two-dimensional surface of the reflective liquid crystal element 130.
  • each wavelength channel is processed as a discrete wavelength signal that can be independently acted upon by the reflective liquid crystal element 130.
  • the reflective liquid crystal element 130 is not limited to acting on individual wavelength channels, but may also act on groups of wavelength channels.
  • the wavelength channels or groups of wavelength channels themselves do not need to have fixed bandwidths. This is because the reflective liquid crystal element 130 can be implemented in the WSS array 100 as a dynamically fully reconfigurable spatial light modulator. Therefore, the WSS array 100 can be used in systems with general fixed grid architectures and general or future-developed adaptive grid architectures.
  • the reflective liquid crystal element 130 can then redirect wavelength channels ⁇ 1 to ⁇ n selected from the multiple wavelength channels toward output fibers FO1_1 to FO1_n, respectively.
  • the redirection by the reflective liquid crystal element 130 occurs along a plane (the yz plane) perpendicular to the paper.
  • the wavelength channels redirected by being reflected by the reflective liquid crystal element 130 are incident on the lens 123.
  • the lens 123 redirects the incident wavelength channels so that they are recombined in the dispersive element 124.
  • the multiple wavelength channels are recombined to form a single beam (output beam).
  • the output beams BO_1 to BO_n formed in the dispersive element 124 are redirected by the lens 122 and the collimating lens of the input section 110 to become parallel beams, and are then output to the outside as processed signals via the output fibers FO1_1 to FO1_n.
  • WDM signal beam BI1 includes three wavelength channels (hereinafter referred to as wavelength channels ⁇ 1 to ⁇ 3) having wavelengths ⁇ 1, ⁇ 2, and ⁇ 3 and channel bandwidths ⁇ 1, ⁇ 2, and ⁇ 3, respectively.
  • WDM signal beam BI1 is incident on optical system 120 at an angle ⁇ 1.
  • the rays of WDM signal beam BI1 traveling at an angle ⁇ 1 pass through the center of lens 122, thereby maintaining the tilt angle ⁇ 1.
  • WDM signal beam BI1 is dispersed by dispersive element 124 into multiple wavelength channels including the three wavelength channels mentioned above along a plane (zx plane) perpendicular to the plane of FIG. 1.
  • dispersive element 124 maintain the tilt angle ⁇ 1 in a plane (yz plane) parallel to the plane of FIG. 1.
  • the three dispersed wavelength channels are then focused by lens 123 onto different positions on the pixel area of reflective liquid crystal element 130, as shown in Figure 3.
  • the routing function of the device may be a combination of several different routing functions. For example, consider the case where all three wavelength channels ⁇ 1 to ⁇ 3 described above are routed to a common output fiber FO_n. Wavelength channels ⁇ 1 to ⁇ 3 reflected by reflective liquid crystal element 130 are deflected by lens 123 to be focused before reaching dispersive element 124, where they are then recombined (multiplexed) to form a single output beam BO1_n. After passing through dispersive element 124, output beam BO1_n is redirected by lens 122 so that it is tilted by angle ⁇ 1.
  • the output beam BO1_n that passes through lens 122 travels along the yz plane at an angle ⁇ 1 with respect to the axis of symmetry Z1, and after passing through lens 121 is incident on collimating lens LO1_n.
  • the collimating lens LO1_n changes the direction of the output beam BO1_n so that it is parallel to the axis of symmetry Z1.
  • the output beam BO1_n that passes through collimating lens LO1_n is emitted outside the WSS array 100 via output fiber FO1_n.
  • the parallel output beams BO1_1 to BO1_3 that pass through lens 122 travel along the yz plane at an angle ⁇ 1 relative to the axis of symmetry Z1. After passing through lens 121, they are incident on collimating lenses LO1_1 to LO1_3, respectively.
  • the collimating lenses LO1_1 to LO1_3 redirect the output beams BO1_1 to BO1_3 so that they are parallel to the axis of symmetry Z1.
  • the output beams BO1_1 to BO1_3 are emitted outside the WSS array 100 via output fibers FO1_1 to FO1_3, respectively.
  • wavelength channels ⁇ 1 to ⁇ 3 are routed from input fiber FI1_1 via the reflective liquid crystal element 130 to each of the output fibers FO1_1 to FO1_3.
  • any wavelength channel of a WDM signal in WSS device 100a can be routed to one or more of the multiple output fibers as needed.
  • the same can be said for any wavelength channel of a WDM signal in WSS device 100b. That is, any wavelength channel of a WDM signal in WSS device 100b can be routed to one or more of the multiple output fibers as needed.
  • the optical system 120 and the reflective liquid crystal element 130 are configured to be symmetrical about the axis of symmetry Z1, and the wavelength channels dispersed in WSS device 100a and the wavelength channels dispersed in WSS device 100b are focused at different positions on the reflective liquid crystal element 130.
  • FIG. 4 is a diagram showing an example of the configuration of an active matrix liquid crystal device 50 at the conceptual stage.
  • FIG. 5 is an enlarged view of the horizontal driver 16 and analog switch section 17 provided in the liquid crystal device 50.
  • the comparator section 163 includes m comparators 163_1 to 163_m corresponding to m columns of pixels 12 (m is an integer equal to or greater than 2).
  • the analog switch section 17 includes m sets of switch elements SW1+, SW1- to SWm+, SWm- corresponding to m columns of pixels 12.
  • the row scanning line Gj (j is any integer from 1 to n) and the readout switch selection line TGj are commonly connected to each of the m pixels 12 arranged in the jth row.
  • the data lines Di+ and Di- (i is any integer from 1 to m) are commonly connected to each of the n pixels 12 arranged in the ith column.
  • the gate control signal lines S+ and S- and the gate control signal line B are all commonly connected to all of the pixels 12.
  • the gate control signal lines S+, S- and the gate control signal line B may each be provided individually for each row.
  • the polarity switching control circuit 14 Based on the timing signal generated by the timing generator 13, the polarity switching control circuit 14 outputs a positive polarity gate control signal (hereinafter referred to as gate control signal S+) to the gate control signal line S+, a negative polarity gate control signal (hereinafter referred to as gate control signal S-) to the gate control signal line S-, and further outputs a gate control signal (hereinafter referred to as gate control signal B) to the gate control signal line B.
  • gate control signal S+ positive polarity gate control signal
  • gate control signal S- negative polarity gate control signal
  • gate control signal B gate control signal
  • the vertical shift register & level shifter 15 outputs n row scan pulses, one row at a time, from row 1 to row n, at a cycle of one horizontal scan period HST.
  • the AND circuits ADA1 to ADAn each control whether or not to output the n row scan pulses, which are output sequentially from the vertical shift register & level shifter 15 row by row, to the row scan lines G1 to Gn.
  • the AND circuits ADB1 to ADBn each control whether or not to output the n row scan pulses, which are output sequentially from the vertical shift register & level shifter 15 row by row, to the read switch selection lines TG1 to TGn.
  • pixel 12 has N-channel MOS transistors (hereinafter simply referred to as transistors) Tr1, Tr2, Tr5, Tr6, and Tr9, P-channel MOS transistors (hereinafter simply referred to as transistors) Tr3, Tr4, Tr7, and Tr8, storage capacitors Cs1 and Cs2, and a liquid crystal display element LC.
  • transistors N-channel MOS transistors (hereinafter simply referred to as transistors) Tr1, Tr2, Tr5, Tr6, and Tr9
  • P-channel MOS transistors hereinafter simply referred to as transistors
  • Tr3, Tr4, Tr7, and Tr8 storage capacitors Cs1 and Cs2, and a liquid crystal display element LC.
  • Transistor Tr2 and storage capacitor Cs2 form a sample-and-hold circuit that samples and holds the negative video signal supplied via data line Di-.
  • the source of transistor Tr2 is connected to the other data line Di- of the data line pair, the drain is connected to the gate of transistor Tr4, and the gate is connected to row scanning line Gj.
  • Storage capacitor Cs2 is provided between the gate of transistor Tr4 and ground voltage terminal Vss.
  • Storage capacitors Cs1 and Cs2 are provided independently of each other and hold positive and negative video signals in parallel, respectively.
  • Transistors Tr3 and Tr7 form a source follower buffer (impedance conversion buffer) that outputs the voltage held in holding capacitor Cs1. Specifically, the drain of source follower transistor Tr3 is connected to the ground voltage line Vss, and the source is connected to node Np. Transistor Tr7, which is used as a bias-controllable constant current load, has its source connected to the power supply voltage line Vdd, its drain connected to node Np, and its gate connected to gate control signal line B.
  • Transistors Tr5 and Tr6 form a polarity switching switch. Specifically, the source of transistor Tr5 is connected to node Np, the drain is connected to pixel drive electrode PE, and the gate is connected to one gate control signal line S+ of the pair of gate control signal lines. The source of transistor Tr6 is connected to node Nn, the drain is connected to pixel drive electrode PE, and the gate is connected to the other gate control signal line S- of the pair of gate control signal lines.
  • the liquid crystal display element LC is composed of a pixel drive electrode (reflective electrode) PE that has light-reflecting properties, a common electrode CE that is optically transparent and arranged facing the pixel drive electrode at a distance, and liquid crystal LCM that is filled and sealed in the space between them.
  • a common voltage Vcom is applied to the common electrode CE.
  • the transistor Tr9 is provided between the pixel drive electrode PE and the data line Di+, and is switched on and off by the read switch selection line TGj.
  • Video signals of opposite polarities sampled by the analog switch unit 17 are supplied to the data line pair Di+, Di-.
  • a scanning pulse output from the vertical shift register & level shifter 15 is supplied to the row scanning line Gj, transistors Tr1 and Tr2 are simultaneously turned on.
  • the voltages of the positive and negative video signals are accumulated and held in the storage capacitors Cs1 and Cs2, respectively.
  • each source follower buffer on the positive and negative sides is almost infinite. Therefore, the charge stored in each storage capacitor Cs1 and Cs2 is retained without leaking until one vertical scanning period has elapsed and a new video signal is written.
  • Transistors Tr5 and Tr6 which constitute the polarity switch, switch on and off in response to gate control signals S+ and S-, alternately selecting the output voltage of the positive source follower buffer (positive video signal voltage) and the output voltage of the negative source follower buffer (negative video signal voltage) and outputting this to the pixel drive electrode PE.
  • This causes a video signal voltage whose polarity periodically inverts to be applied to the pixel drive electrode PE.
  • this liquid crystal device has a polarity inversion function within the pixels themselves, high-speed switching of the polarity of the video signal voltage supplied to the pixel drive electrode PE in each pixel enables high-frequency AC drive regardless of the vertical scanning frequency.
  • VST represents the vertical synchronization signal that serves as the reference for vertical scanning of the video signal.
  • B represents the gate control signal supplied to the gates of transistors Tr7 and Tr8, which are used as constant current loads for the two types of source follower buffers.
  • S+ represents the gate control signal supplied to the gate of transistor Tr5 on the positive side of the polarity changeover switch.
  • S- represents the gate control signal supplied to the gate of transistor Tr6 on the negative side of the polarity changeover switch.
  • VPE represents the voltage applied to the pixel drive electrode PE.
  • Vcom represents the voltage applied to the common electrode CE.
  • VLC represents the AC voltage applied to the liquid crystal LCM.
  • FIG. 8 is a diagram illustrating the voltage levels, from black to white, of the positive and negative video signals written to the pixel 12.
  • the positive video signal represents the black level when the voltage level is minimum and the white level when the voltage level is maximum.
  • the negative video signal represents the white level when the voltage level is minimum and the black level when the voltage level is maximum.
  • the positive video signal may represent the white level when the voltage level is minimum and the black level when the voltage level is maximum.
  • the negative video signal may represent the black level when the voltage level is minimum and the white level when the voltage level is maximum.
  • the dashed dotted lines in the diagram indicate the centers of inversion of the positive and negative video signals.
  • transistor Tr9 remains off because the read switch selection line TGj is fixed at the L level.
  • transistors Tr1 and Tr2 temporarily turn on when a scanning pulse is supplied to the row scanning line Gj.
  • transistors Tr1 and Tr2 are on, the voltages of the positive and negative video signals are accumulated and held in the storage capacitors Cs1 and Cs2, respectively.
  • the gate control signal B is switched from L level to H level, and the gate control signal S+ is switched from H level to L level.
  • the pixel drive electrode PE is placed in a floating state, and the positive drive voltage is maintained in the liquid crystal capacitance.
  • the negative-side transistor Tr6 is on.
  • the negative-side transistor Tr8 is on, activating the negative-side source follower buffer. This charges the pixel drive electrode PE to the voltage level of the negative video signal.
  • Setting the gate control signal B to L level also turns on transistor Tr7, activating the positive-side source follower buffer.
  • the positive-side transistor Tr5 is off, the pixel drive electrode PE is not charged to the voltage level of the positive video signal.
  • the gate control signal B is switched from L level to H level, and the gate control signal S- is switched from H level to L level. This places the pixel drive electrode PE in a floating state, maintaining a negative drive voltage in the liquid crystal capacitance.
  • an AC drive voltage VPE is applied to the pixel drive electrode PE using the voltages of the positive and negative video signals.
  • the charges held in the storage capacitors Cs1 and Cs2 are not transferred directly to the pixel drive electrode PE, but rather via a source follower buffer. This means that even when the pixel drive electrode PE is repeatedly charged and discharged with positive and negative video signal voltages, the charges are not neutralized, and pixel drive without attenuation of the voltage level can be achieved.
  • the effective AC voltage VLC applied to the liquid crystal LCM is the difference voltage between the voltage VPE applied to the pixel drive electrode PE and the voltage Vcom applied to the common electrode CE, so an AC voltage VLC containing no DC component is applied to the liquid crystal LCM.
  • the amplitude of the voltage to be applied to the pixel drive electrode PE can be reduced, thereby reducing the withstand voltage and power consumption of the transistors that make up the circuit portion of the pixel.
  • the gradation counter 164 counts the number of rising edges of the clock signal CNT_CK and outputs a gradation signal Cout with a gradation level corresponding to the count value.
  • the gradation counter 164 outputs a gradation signal Cout with a minimum level at the start of one horizontal ramp period R (the transition period of the ramp signal within one horizontal scanning period) (when the horizontal synchronization signal HST rises), increases the gradation level of the gradation signal Cout as the count value increases, and outputs a gradation signal Cout with a maximum level at the end of one horizontal ramp period R (the time S before the next rising edge of the horizontal synchronization signal HST).
  • the count value of the gradation counter 164 is initialized to "0" when the reset signal CNT_R becomes active in response to the rising edge of the horizontal synchronization signal HST, for example.
  • the common wiring Dcom+ is supplied with a reference ramp voltage Ref_R+, which is a positive ramp signal output from the ramp signal generator 40.
  • the common wiring Dcom- is supplied with a reference ramp voltage Ref_R-, which is a negative ramp signal output from the ramp signal generator 40.
  • the switch elements SW1+, SW1- to SWm+, and SWm- are simultaneously turned on when the start signal SW_Start becomes active (e.g., H level) at the start of the horizontal ramp period R. Thereafter, the switch elements SW1+, SW1- to SWm+, and SWm- are switched from on to off when the match signals P1 to Pm output from the comparators 163_1 to 163_m become active (e.g., L level). After the horizontal ramp period R ends, the start signal SW_Start becomes inactive (e.g., L level).
  • waveform SPk shows the timing of switching on and off switch elements SWq+, SWq- (q is an integer between 1 and m) that are provided corresponding to the pixel column to which a video signal of gradation level k is written.
  • the switch elements SWq+, SWq- are turned on at the rising edge of the start signal SW_Start, and then switched from on to off when the match signal Pq becomes active.
  • the switch elements SWq+, SWq- sample reference ramp voltages Ref_R+, Ref_R- (voltages P, Q in Figure 9) at the timing of switching from on to off.
  • These sampled voltages P, Q are supplied to data lines Dq+, Dq-.
  • analog voltages P, Q which are the results of DA conversion of the video signal of gradation level k, are supplied to data lines Dq+, Dq-, respectively.
  • an H-level mode switching signal MD is supplied externally. Therefore, n-row scanning pulses, output sequentially row by row from the vertical shift register & level shifter 15, are supplied to the row scanning lines G1 to Gn, respectively. This temporarily turns on transistors Tr1 and Tr2 provided in each pixel 12 in the jth row, for example. As a result, the voltages of the corresponding positive and negative video signals are accumulated and held in the storage capacitors Cs1 and Cs2 provided in each pixel 12 in the jth row. Meanwhile, transistor Tr9 provided in each pixel 12 remains off. The subsequent AC driving method for each pixel 12 is as already explained.
  • the switch elements SW1+, SW1- to SWm+, and SWm- are all turned on at the start of each horizontal scanning period, but are turned off at any timing that corresponds to the gradation level of the image to be displayed in the corresponding pixel 12.
  • the switch elements SW1+, SW1- to SWm+, and SWm- may all be turned off at the same time, or they may be turned off at different times. The order in which they are turned off is also not fixed.
  • a test video signal is first written to the m pixels 12 in the jth row that are the subject of inspection.
  • the operation at this time is basically the same as that in pixel display mode.
  • the video signal (pixel drive voltage VPE) that has been written to the m pixels 12 in the jth row that are the subject of inspection is read out.
  • the externally supplied mode switching signal MD switches from H level to L level.
  • the scan pulse for the jth row output from the vertical shift register & level shifter 15 is supplied to the readout switch selection line TGj.
  • transistor Tr9 provided in each pixel 12 in the jth row being inspected is temporarily turned on.
  • transistors Tr1 and Tr2 provided in each pixel 12 remain off.
  • transistor Tr9 is turned on, bringing the pixel drive electrode PE and data line Di+ into a conductive state.
  • the pixel drive electrode PE is driven by a source follower buffer consisting of transistors Tr3 and Tr7 or transistors Tr4 and Tr8.
  • the drive voltage VPE applied to the pixel drive electrode PE by the source follower buffer is read out to the data line Di+.
  • the m pixel drive voltages VPE read out from the m pixels 12 in the jth row to the data lines D1+ to Dm+, respectively, are sequentially supplied to the common wiring Dcom+ by sequentially turning on m sets of SW1+, SW1- to SWm+, SWm- provided in the analog switch unit 17.
  • An inspection device (not shown) provided in place of the ramp signal generator 40 detects whether or not there are any failures (pixel defects and characteristic degradation) in the m pixels 12 in the jth row, based on the m pixel drive voltages VPE sequentially supplied via the common wiring Dcom+.
  • This type of inspection is performed row by row, starting with the m pixels 12 in the first row and ending with the m pixels 12 in the nth row.
  • the pixel drive voltage VPE read from the pixel 12 under test is output to an external testing device via the data line Di+, switch element SWi+, and common wiring Dcom+. Therefore, the source follower buffer of the pixel 12 under test needs to drive wiring with a large load capacitance and large resistance.
  • the data line Di+ is supplemented with the wiring capacitance of n rows of pixels 12.
  • the data line Di+ is supplemented with a wiring capacitance equivalent to 1,080 pixels (e.g., 1 pF).
  • the common wiring Dcom+ is supplemented with a wiring capacitance of, for example, 5 pF. Therefore, the source follower buffer of the pixel 12 being inspected must be charged with a high load capacitance totaling approximately 6 pF over a long period of time to stabilize the pixel drive voltage VPE at a level equivalent to the hold voltage of either of the hold capacitors Cs1 or Cs2.
  • the pixel drive voltages VPE of all pixels 12 are serially read out, which significantly lengthens the inspection time required by the inspection device.
  • the liquid crystal device 50 poses a problem in that it is not possible to quickly inspect the pixels 12 using the inspection device. Longer inspection times result in increased inspection costs.
  • the inspection device will not be able to accurately detect defects or characteristic degradation in the pixel 12 being inspected. In this case, for example, pixel defects cannot be identified without displaying the entire image on the image display unit 11, which increases the labor required for LCD assembly and projection evaluation, resulting in increased costs.
  • Patent Document 2 A solution to this problem is also disclosed in Patent Document 2, for example.
  • the liquid crystal display device disclosed in Patent Document 2 has a path for reading out a video signal from a pixel, separate from the path for writing a video signal to the pixel.
  • this liquid crystal display device electrically separates part of the path for writing the video signal to that pixel from the data line.
  • this liquid crystal display device does not need to charge the wiring capacitance of the wiring on the write path provided in common to multiple pixels, allowing for quick testing of the pixel under test.
  • First Embodiment 10 is a diagram showing a configuration example of the liquid crystal device 1 according to the first embodiment.
  • the liquid crystal device 1 is also used as a reflective liquid crystal element 130 of the WSS array 100.
  • the liquid crystal device 1 further includes a path for reading out a video signal from the pixel 12, in addition to a path for writing a video signal to the pixel 12.
  • liquid crystal device 1 compared to liquid crystal device 50, liquid crystal device 1 further comprises a switch section 18, a sense amplifier section 19, a latch section 20, and shift register circuits 21a and 21b.
  • FIG. 10 also shows a ramp signal generator 40 that is connected to liquid crystal device 1 during normal operation. The rest of the configuration of liquid crystal device 1 is the same as that of liquid crystal device 50, so a description thereof will be omitted.
  • the ja and jb rows and the i column are shown: the ja and jb rows and the i column.
  • ja is any odd number between 1 and n
  • jb is an even number between 1 and n that satisfies ja+1.
  • the pixel 12 in any column of the ja row will also be referred to as pixel 12a
  • the pixel 12 in any column of the jb row will also be referred to as pixel 12b.
  • Pixel 12a which is a pixel 12 in an odd-numbered row (row ja), has transistors Tr1a to Tr9a, storage capacitors Cs1a and Cs2a, and a liquid crystal display element LCa.
  • transistors Tr1a to Tr9a, storage capacitors Cs1a and Cs2a, and liquid crystal display element LCa correspond to transistors Tr1 to Tr9, storage capacitors Cs1 and Cs2, and liquid crystal display element LC, respectively.
  • Pixel 12b which is a pixel 12 in an even-numbered row (row jb), has transistors Tr1b to Tr9b, storage capacitors Cs1b and Cs2b, and a liquid crystal display element LCb.
  • transistors Tr1b to Tr9b, storage capacitors Cs1b and Cs2b, and liquid crystal display element LCb correspond to transistors Tr1 to Tr9, storage capacitors Cs1 and Cs2, and liquid crystal display element LC, respectively.
  • transistor Tr9a is provided between pixel drive electrode PEa and data line Di+, and is switched on and off by read switch selection line TGja.
  • transistor Tr9b is provided between pixel drive electrode PEb and data line Di-, and is switched on and off by read switch selection line TGjb.
  • the switch unit 18 switches whether to output to nodes Nd1_1 to Nd1_m the voltages of m positive-polarity video signals read out as positive-polarity pixel drive voltages from m pixels 12 in the row being inspected to m data lines D1+ to Dm+.
  • the switch unit 18 also switches whether to output to nodes Nd2_1 to Nd2_m the voltages of m negative-polarity video signals read out as negative-polarity pixel drive voltages from m pixels 12 in the row being inspected to m data lines D1- to Dm-.
  • the switch unit 18 also switches whether to output to m sets of data lines D1+, D1- to Dm+, Dm- a predetermined voltage (predetermined voltage mid) from the voltage supply line mid.
  • the predetermined voltage mid indicates, for example, a voltage value intermediate between the power supply voltage Vdd and the ground voltage Vss.
  • the sense amplifier unit 19 amplifies the potential difference between the voltages output from the m data lines D1+ to Dm+ via the switch unit 18 to nodes Nd1_1 to Nd1_m, respectively, and a predetermined voltage mid, and outputs amplified signals ea_1 to ea_m.
  • the sense amplifier unit 19 also amplifies the potential difference between the voltages output from the m data lines D1- to Dm- via the switch unit 18 to nodes Nd2_1 to Nd2_m, respectively, and a predetermined voltage mid, and outputs amplified signals eb_1 to eb_m.
  • the latch unit 20 latches the m sets of amplified signals ea_1, eb_1 to ea_m, and eb_m output from the sense amplifier unit 19 and outputs them all at once.
  • the switch unit 18 includes m switch elements SW2_1 to SW2_m, m switch elements SW3_1 to SW3_m, m switch elements SW7_1 to SW7_m, and m switch elements SW8_1 to SW8_m.
  • the sense amplifier unit 19 includes m sets of sense amplifiers SAa_1, SAb_1 to SAa_m, and SAb_m.
  • the latch unit 20 includes m sets of switch elements SW4a_1, SW4b_1 to SW4a_m, and SW4b_m.
  • sense amplifiers SAa_1 to SAa_m amplify the potential difference between the voltages of nodes Nd1_1 to Nd1_m and a predetermined voltage mid, and output amplified signals ea_1 to ea_m. Furthermore, sense amplifiers SAb_1 to SAb_m amplify the potential difference between the voltages of nodes Nd2_1 to Nd2_m and a predetermined voltage mid, and output amplified signals eb_1 to eb_m.
  • m data lines D1+ to Dm+ are shorted to the voltage supply line mid. This refreshes the voltages of the m data lines D1+ to Dm+ to a predetermined voltage mid.
  • switch elements SW7_1 to SW7_m and turning on switch elements SW8_1 to SW8_m m data lines D1- to Dm- are shorted to the voltage supply line mid. This refreshes the voltages of the m data lines D1- to Dm- to a predetermined voltage mid.
  • switch elements SW2_1 to SW2_m and turning off switch elements SW3_1 to SW3_m m pixel drive voltages read out from m pixels 12a in the test target row ja to m data lines D1+ to Dm+ are output to nodes Nd1_1 to Nd1_m.
  • switch elements SW7_1 to SW7_m and turning off switch elements SW8_1 to SW8_m m pixel drive voltages read out from m pixels 12b in the test target row jb to m data lines D1- to Dm- are output to nodes Nd2_1 to Nd2_m.
  • switch elements SW4a_1 to SW4a_m latch the amplified signals ea_1 to ea_m of sense amplifiers SAa_1 to SAa_m
  • switch elements SW4b_1 to SW4b_m latch the amplified signals eb_1 to eb_m of sense amplifiers SAb_1 to SAb_m and output them simultaneously.
  • (Specific Configuration Example of Sense Amplifier SAa_i) 13 is a circuit diagram showing a specific example of the configuration of the sense amplifier SAa_i, which also shows a voltage source circuit 30.
  • sense amplifier SAa_i includes transistors Tr11 to Tr17.
  • Transistors Tr13 to Tr16 are all P-channel MOS transistors, and transistors Tr11, Tr12, and Tr17 are all N-channel MOS transistors.
  • Voltage source circuit 30 includes transistors Tr21 to Tr25.
  • Transistors Tr21 and Tr24 are all P-channel MOS transistors, and transistors Tr22, Tr23, and Tr25 are all N-channel MOS transistors.
  • Transistors Tr15 and Tr16 are connected in parallel between the power supply voltage terminal Vdd and the ground voltage terminal Vss, and the voltage at node N2 is applied to their gates.
  • Transistors Tr13 and Tr14 are connected in series with transistors Tr15 and Tr16, respectively, and the output voltage Va from voltage source circuit 30 is applied to their gates.
  • Transistors Tr11 and Tr12 are connected in series with transistors Tr13 and Tr14, respectively, and their gates are connected to a non-inverting input terminal to which the voltage at node Nd1_i is supplied and an inverting input terminal to which a predetermined voltage mid is supplied.
  • Transistor Tr17 is connected between transistors Tr11 and Tr12 and the ground voltage terminal Vss, and the output voltage Vb from voltage source circuit 30 is applied to its gate.
  • the voltage at node N1 between transistors Tr11 and Tr13 is inverted by inverter INV3 and then output as amplified signal ea_i.
  • sense amplifier SAb_i is the same as that of sense amplifier SAa_i, except that the voltage of node Nd2_i is supplied to the non-inverting input terminal instead of the voltage of node Nd1_i, and the amplified signal eb_i is output from inverter INV3 instead of the amplified signal ea_i, so a description thereof will be omitted.
  • Shift register circuit 21a has a dynamic shift register configuration, takes in amplified signals ea_1 to ea_m output all at once from latch unit 20, shifts them, and outputs them one by one in sequence as inspection signal (detection signal) TOUT1.
  • Shift register circuit 21b has a dynamic shift register configuration, takes in amplified signals eb_1 to eb_m output all at once from latch unit 20, shifts them, and outputs them one by one in sequence as inspection signal (detection signal) TOUT2.
  • FIG. 14 is a diagram showing in more detail the shift register circuit 21a provided in the liquid crystal device 1.
  • the shift register circuit 21a includes inverters INV1_1 to INV1_m, inverters INV2_1 to INV2_m, switch elements SW5_1 to SW5_m, switch elements SW6_1 to SW6_m, and a buffer BF1.
  • m sets of combinations of series-connected switch elements SW5_i, inverters INV1_i, switch elements SW6_i, and inverters INV2_i are provided in series between the ground voltage terminal Vss and the output terminal OUT.
  • a buffer BF1 is provided downstream of the inverter INV2_m, which outputs an inspection signal TOUT1 to the outside via the output terminal OUT.
  • the amplified signals ea_1 to ea_m output simultaneously from the latch unit 20 are supplied to the output terminals of the inverters INV1_1 to INV1_m, respectively.
  • the switch elements SW5_1 to SW5_m are switched on and off by the clock signal TCK.
  • the switch elements SW6_1 to SW6_m are switched on and off complementarily to the switch elements SW5_1 to SW5_m by the clock signal TCKb.
  • the configuration of the shift register circuit 21a is not limited to the configuration shown in FIG. 14 and can be modified as appropriate to other configurations that can achieve equivalent functions.
  • the operation at this time is basically the same as the video signal writing operation in image display mode. Specifically, an H-level mode switching signal MD is supplied from the outside.
  • a test video signal is written to m pixels 12b in row jb (time t1b).
  • the scan pulse for row jb output from the vertical shift register & level shifter 15 is supplied to the row scan line Gjb for row jb. Therefore, for example, transistors Tr1b and Tr2b provided in each pixel 12b in row jb are temporarily turned on in response to the scan pulse being supplied to row scan line Gjb (time t1b).
  • the voltages of the corresponding positive and negative video signals are accumulated and held in the storage capacitors Cs1b and Cs2b provided in each pixel 12b in row jb. Meanwhile, transistor Tr9b provided in each pixel 12b remains off.
  • the positive video signals written to the storage capacitors Cs1a of the m pixels 12a in the ja-th row being inspected are read out to the data lines D1+ to Dm+, and the positive video signals written to the storage capacitors Cs1b of the m pixels 12b in the jb-th row being inspected are read out to the data lines D1- to Dm-.
  • an H-level mode switching signal TMD is supplied from the outside.
  • the gate control signal S+ is made active (H level) (time t4). This turns on the transistor Tr5a of each pixel 12a in the ja-th row and the transistor Tr5b of each pixel 12b in the jb-th row.
  • the gate control signal B is made active (L level) to operate the positive-side source follower buffer consisting of the transistors Tr3a and Tr7a of each pixel 12a in the ja-th row, and also operate the positive-side source follower buffer consisting of the transistors Tr3b and Tr7b of each pixel 12b in the jb-th row (time t4).
  • the scanning pulses for rows ja and jb output from the vertical shift register & level shifter 15 are supplied to the readout switch selection lines TGja and TGjb for rows ja and jb, respectively (time t5).
  • transistor Tr9a provided in each pixel 12a in row ja is temporarily turned on when a scan pulse is supplied to the read switch selection line TGja
  • transistor Tr9b provided in each pixel 12b in row jb is temporarily turned on when a scan pulse is supplied to the read switch selection line TGjb. Therefore, the pixel drive electrodes PEa of the m pixels 12a in row ja and the data lines D1+ to Dm+ are each conductive, and the pixel drive electrodes PEb of the m pixels 12b in row jb and the data lines D1- to Dm- are each conductive.
  • the positive video signal voltage VPEa charged to the pixel drive electrodes PEa of the m pixels 12a in row ja is read out and held on the data lines D1+ to Dm+ as a positive pixel drive voltage.
  • the positive video signal voltage VPEb charged to the pixel drive electrodes PEb of the m pixels 12b in the jbth row is read out and held on the data lines D1- to Dm- as positive pixel drive voltages.
  • the positive video signal voltages (positive pixel drive voltages) of the m pixels 12a in the ja-th row read out onto each of the data lines D1+ to Dm+ are supplied to the non-inverting input terminals of the sense amplifiers SAa_1 to SAa_m, respectively.
  • the positive video signal voltages (positive pixel drive voltages) of the m pixels 12b in the jb-th row read out onto each of the data lines D1- to Dm- are supplied to the non-inverting input terminals of the sense amplifiers SAb_1 to SAb_m, respectively.
  • Sense amplifiers SAa_1 to SAa_m amplify the potential differences between the voltages of m positive-polarity video signals read out to data lines D1+ to Dm+ from each of m pixels 12a in row ja and a predetermined voltage mid, and output amplified signals ea_1 to ea_m expressed as H or L levels. Furthermore, sense amplifiers SAb_1 to SAb_m amplify the potential differences between the voltages of m positive-polarity video signals read out to data lines D1- to Dm- from each of m pixels 12b in row jb and a predetermined voltage mid, and output amplified signals eb_1 to eb_m expressed as H or L levels.
  • the switch elements SW4a_1 to SW4a_m and switch elements SW4b_1 to SW4b_m provided in the latch unit 20 simultaneously output the amplified signals ea_1 to ea_m and the amplified signals eb_1 to eb_m (time t6).
  • shift register circuit 21a takes in amplified signals ea_1 to ea_m output simultaneously from latch unit 20, shifts them, and outputs them one by one in order as inspection signal TOUT1 (time t7).
  • Shift register circuit 21b also takes in amplified signals eb_1 to eb_m output simultaneously from latch unit 20, shifts them, and outputs them one by one in order as inspection signal TOUT2 (time t7).
  • This type of inspection is performed in order, two rows at a time, from the m pixels 12 in the first row to the m pixels 12 in the nth row.
  • the liquid crystal device 1 can also test vertical pixel connections. For example, the liquid crystal device 1 can detect whether the pixel drive electrodes PEa and PEb of vertically adjacent pixels 12a and 12b are short-circuited due to a manufacturing defect.
  • the liquid crystal device 1 can detect that the pixel drive electrodes PEa and PEb of vertically adjacent pixels 12a and 12b are short-circuited due to a manufacturing defect.
  • the N-type diffusion layer that forms the drain of transistor Tr1a and the P-well form a PN junction. Therefore, if a defect occurs in the PN junction during the manufacturing process, the charge stored in storage capacitor Cs1a may leak to the P-well via the PN junction. As a result, the voltage of storage capacitor Cs1a may gradually decrease toward the ground voltage level.
  • the N-type diffusion layer that forms the drain of transistor Tr2a and the P-well form a PN junction. Therefore, if a defect occurs in the PN junction during the manufacturing process, the charge stored in storage capacitor Cs2a may leak to the P-well via the PN junction. As a result, the voltage of storage capacitor Cs2a may gradually decrease toward the ground voltage level. In this case, a pixel defect will occur in the image displayed on the liquid crystal display panel (the display screen of the image display unit 11).
  • each pixel 12b the N-type diffusion layer that forms the drain of transistor Tr1b and the P-well are PN-junctioned. Therefore, if a defect occurs in the PN junction during the manufacturing process, the charge stored in storage capacitor Cs1b may leak to the P-well via the PN junction. As a result, the voltage of storage capacitor Cs1b may gradually decrease toward the ground voltage level.
  • the N-type diffusion layer that forms the drain of transistor Tr2b and the P-well are PN-junctioned. Therefore, if a defect occurs in the PN junction during the manufacturing process, the charge stored in storage capacitor Cs2b may leak to the P-well via the PN junction. As a result, the voltage of storage capacitor Cs2b may gradually decrease toward the ground voltage level. In this case, a pixel defect will occur in the image displayed on the liquid crystal display panel (the display screen of the image display unit 11).
  • the time from when a video signal is written to the holding capacitor Cs1a of the pixel 12a being tested until the video signal written to the holding capacitor Cs1a is read out is made longer than during normal testing.
  • the time from when a video signal is written to the holding capacitor Cs2a of the pixel 12a being tested until the video signal written to the holding capacitor Cs2a is read out is made longer than during normal testing.
  • the pixel drive voltage read from the pixel 12a will be lower than the expected value (e.g., 2.4V), and the sense amplifier output will be L level, indicating that the storage capacitor Cs1a of the pixel 12a under test is leaking charge.
  • the pixel drive voltage read from the pixel 12a will be lower than the expected value (e.g., 2.4V), and the sense amplifier output will be L level, indicating that the storage capacitor Cs2a of the pixel 12a under test is leaking charge.
  • the expected value of the pixel drive voltage read from the storage capacitor Cs1b is set to 2.6V, and the predetermined voltage mid is set to 2.5V. If the storage capacitor Cs1b of the pixel 12b under test is not leaking charge, the pixel drive voltage read from the pixel 12b will be 2.6V, and the sense amplifier output will be H level, indicating that the pixel 12b under test is normal.
  • the pixel drive voltage read from the pixel 12b will be lower than the expected value (e.g., 2.4V), and the sense amplifier output will be L level, indicating that the storage capacitor Cs1b of the pixel 12b under test is leaking charge.
  • the pixel drive voltage read from the pixel 12b will be lower than the expected value (e.g., 2.4V), and the sense amplifier output will be L level, indicating that the storage capacitor Cs2b of the pixel 12b under test is leaking charge.
  • the liquid crystal device 1 can be inspected for leaks in the storage capacitors Cs1 and Cs2 provided in each pixel 12.
  • the liquid crystal device 1 can be inspected for leaks in the storage capacitors Cs1a and Cs2a provided in each pixel 12a, and leaks in the storage capacitors Cs1b and Cs2b provided in each pixel 12a.
  • the pixel inspection circuit is initialized and fixed, for example, by pulling down or up. This prevents unintended operation and unintended leakage current even if the PADs added for probe testing are left floating with no external signal voltage input.
  • the liquid crystal device 1 not only makes it possible to quickly check whether the transistors Tr1 to Tr9 and the storage capacitors Cs1 and Cs2 that make up the pixel 12 being tested are operating normally, but also to identify the amount of leakage from the storage capacitors Cs1 and Cs2.

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Abstract

本開示に係る液晶デバイスでは、第１の行の各画素は、画素検査モードの場合に、画素駆動電極の電圧を対応する第１データ線に出力する第１スイッチトランジスタをさらに有し、第２の行の各画素は、画素検査モードの場合に、画素駆動電極の電圧を対応する第２データ線に出力する第２スイッチトランジスタをさらに有する。

Description

液晶デバイス、波長選択スイッチ装置、及び、液晶デバイスの画素検査方法
　本開示は、液晶デバイス、波長選択スイッチ装置、及び、液晶デバイスの画素検査方法に関し、精度良く故障を検出するのに適した液晶デバイス、波長選択スイッチ装置、及び、液晶デバイスの画素検査方法に関する。
　特許文献１に開示された液晶表示装置は、マトリクス状に配置された複数の画素と、複数の画素の各列に対応して設けられた複数組のデータ線と、複数の画素の各行に対応して設けられた複数のゲート線と、複数組のデータ線に対して組単位で順番に正極性及び負極性の映像信号を供給するための複数のスイッチと、複数のスイッチ及び複数のゲート線を駆動する駆動手段と、を備える。
特開２００９－２２３２８９号公報 特開２０２０－２０８４７号公報
　ところで、液晶表示装置には、信頼性向上のため、例えば製品出荷前に画素に欠陥や特性劣化がないかを検査することが求められている。
　しかし、特許文献１には、画素の検査方法についての具体的な内容が開示されていない。したがって、特許文献１に開示された液晶表示装置では、例えば、通常動作時における画素への映像信号の書き込み経路を用いて、検査対象の画素に書き込まれた映像信号（画素駆動電圧）が読み出され、その読み出された映像信号に基づいて画素の検査が行われているものと考えられる。しかしながら、この検査方法では、映像信号の伝搬経路に付加された大きな配線容量の影響で、検査対象の画素に書き込まれた映像信号を速やかに読み出すことができないため、速やかに画素の検査を実行することができない、という課題があった。
　本開示は以上の点に鑑みなされたもので、速やかに画素の検査を実行することが可能な液晶デバイス、波長選択スイッチ装置、及び、液晶デバイスの画素検査方法を提供することを目的とする。
　本開示にかかる液晶デバイスは、行列状に設けられた複数の画素と、前記複数の画素の各列に対応して設けられた複数の第１データ線と、前記複数の画素の各列に対応して設けられた複数の第２データ線と、前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、画素検査モードの場合に、検査対象の第１の行に設けられた複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、所定電圧と、の間の電位差を増幅して、複数の第１検出信号として出力する複数の第１センスアンプと、画素検査モードの場合に、前記第１の行に隣接する検査対象の第２の行に設けられた複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第２検出信号として出力する複数の第２センスアンプと、を備え、各前記画素は、対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、前記第１サンプルホールド回路にホールドされた映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた映像信号の電圧、を選択的に前記画素駆動電極に出力する極性切り替えスイッチと、を有し、前記第１の行の各前記画素は、画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第１データ線に出力する第１スイッチトランジスタをさらに有し、前記第２の行の各前記画素は、画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第２データ線に出力する第２スイッチトランジスタをさらに有する。
　本開示にかかる液晶デバイスの画素検査方法は、行列状に設けられた複数の画素と、前記複数の画素の各列に対応して設けられた複数の第１データ線と、前記複数の画素の各列に対応して設けられた複数の第２データ線と、前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、画素検査モードの場合に、検査対象の第１の行に設けられた複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、所定電圧と、の間の電位差を増幅して、複数の第１検出信号として出力する複数の第１センスアンプと、画素検査モードの場合に、前記第１の行に隣接する検査対象の第２の行に設けられた複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第２検出信号として出力する複数の第２センスアンプと、を備え、各前記画素は、対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、前記第１サンプルホールド回路にホールドされた映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた映像信号の電圧、を選択的に前記画素駆動電極に出力する極性切り替えスイッチと、を有し、前記第１の行の各前記画素は、画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第１データ線に出力する第１スイッチトランジスタをさらに有し、前記第２の行の各前記画素は、画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第２データ線に出力する第２スイッチトランジスタをさらに有する、液晶デバイスの画素検査方法であって、各前記画素に設けられた前記第１又は前記第２スイッチトランジスタをオフした状態で、前記複数の第１スイッチ素子をオンすることにより、前記複数の第１データ線のそれぞれに前記正極性の映像信号を供給するとともに、前記複数の第２データ線のそれぞれに前記負極性の映像信号を供給し、前記複数の第１データ線のそれぞれから検査対象の行の複数の前記画素に前記正極性の映像信号を書き込むとともに、前記複数の第２データ線のそれぞれから検査対象の行の複数の前記画素に前記負極性の映像信号を書き込み、前記複数の第１スイッチ素子をオフした状態で、検査対象の前記第１の行の各前記画素に設けられた前記第１スイッチトランジスタをオンすることにより、検査対象の前記第１の行の複数の前記画素から前記複数の第１データ線のそれぞれに複数の画素駆動電圧を読み出し、前記複数の第１スイッチ素子をオフした状態で、検査対象の前記第２の行の各前記画素に設けられた前記第２スイッチトランジスタをオンすることにより、検査対象の前記第２の行の複数の前記画素から前記複数の第２データ線のそれぞれに複数の画素駆動電圧を読み出し、前記複数の第１センスアンプを用いて、検査対象の前記第１の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第１検出信号として出力し、前記複数の第２センスアンプを用いて、検査対象の前記第２の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第２検出信号として出力し、前記複数の第１及び前記第２センスアンプのそれぞれから出力された前記複数の第１及び第２検出信号に基づいて、検査対象の前記第１及び前記第２の行の複数の前記画素の故障の有無を検出する。
　本開示によれば、速やかに画素の検査を実行することが可能な液晶デバイス、波長選択スイッチ装置、及び、液晶デバイスの画素検査方法を提供することができる。
本開示に係る波長選択スイッチをｘ軸方向から見た図である。 本開示に係る波長選択スイッチをｙ軸方向から見た図である。 本開示に係る波長選択スイッチに適用された反射型液晶素子に集光された波長チャネルの一例を示す図である。 構想段階の液晶デバイスの構成例を示す図である。 図４に示す液晶デバイスに設けられた水平ドライバ及びアナログスイッチ部を拡大した図である。 図４に示す液晶デバイスに設けられた画素の具体的な構成例を示す図である。 図４に示す液晶デバイスによる画素の駆動方法を説明するためのタイミングチャートである。 画素に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。 図４に示す液晶デバイスの画像表示モードでの動作を示すタイミングチャートである。 実施の形態１にかかる液晶デバイスの構成例を示す図である。 図１０に示す液晶デバイスに設けられた画素及びその周辺回路の具体的な構成例を示す図である。 図１０に示す液晶デバイスに設けられたスイッチ部１８、センスアンプ部１９、ラッチ部２０、及び、シフトレジスタ回路２１，２２をより詳細に示す図である。 図１０に示す液晶デバイスに設けられたセンスアンプＳＡａ＿ｉの具体的な構成例を示す図である。 図１０に示す液晶デバイスに設けられたシフトレジスタ回路２１ａの具体的な構成例を示す図である。 図１０に示す液晶デバイスの画素検査モードでの動作を示すタイミングチャートである。
＜本開示に係る液晶デバイスが適用された波長選択スイッチについての説明＞
　図１は、本開示に係る波長選択スイッチ（ＷＳＳ；Wavelength Selective Switch）アレイ１００の構成例を示す図である。なお、図１は、ＷＳＳアレイ１００をｘ軸方向から見た図である。
　近年では、電気通信及びデータネットワークの高速化及び大容量化の要求を満たすため、光通信ネットワークの開発が進められている。一般的に、光通信ネットワークには、できるだけ多くの光スペクトルを利用する光波長分割多重方式（ＷＤＭ；Wavelength Division Multiplexing）の技術が採用されている。光ＷＤＭでは、無線ＷＤＭの場合と同様に、データが、波長の異なる複数の搬送波上において変調される。これらの複数の搬送波は、チャネル（波長チャネル）と呼ばれる。光ＷＤＭでは、無線ＷＤＭの場合と比較して、無線波の代わりに光波が用いられ、異なる波長チャネルは、光の異なる周波数（波長）に対応する。一般的に、光通信では、１～２μｍの波長の範囲内、又は、その近辺のチャネルが用いられる。
　多くの光通信ネットワークでは、当該光通信ネットワークの分岐点に対応する光ノードが使用される。各光ノードでは、例えば、再構成可能なアドドロップ機能を有する再構成可能な光アドドロップマルチプレクサ（ＲＯＡＤＭ；Reconfigurable Optical Add-Drop Multiplexer）デバイスが用いられる。一般的に言えば、ＲＯＡＤＭ機能は、各光ノードにおいて、１つ又は複数の波長チャネルの削除又は追加を可能にする。
　ＷＳＳアレイ１００は、ＲＯＡＤＭシステムにおいて、任意の波長チャネルのルーティングのために用いられてもよい。この場合、ＷＳＳアレイ１００では、空間光変調器等の光ビーム偏向デバイスが用いられ、且つ、当該光ビーム偏向デバイスが所望の出力ポートへの偏向のために波長を選択してもよい。例えば、ドロップポートへの波長チャネルの偏向は、そのチャネルがＷＤＭ信号から削除されることをもたらすことになる。さらに、ＷＳＳアレイ１００では、反射型液晶素子を用いた空間光変調器が用いられてもよい。
　ここで、ＲＯＡＤＭ機能は、各ノードにおいて、ＷＳＳ及び光スプリッタを必要とするブロードキャスト・アンド・セレクト（ＢＳ）スキームが使用される。しかしながら、将来のデバイスでは、光スプリッタの代わりに複数のＷＳＳデバイスを用いたルート・アンド・セレクト（ＲＳ）スキームが使用される可能性がある。
　本開示に係るＷＳＳアレイ１００は、単一のパッケージ内において少なくとも２つのＷＳＳデバイスによって構成されている。ここで、ＷＳＳアレイ１００では、少なくとも２つのＷＳＳデバイスが光学部品の大部分を共有する一方で、少なくとも２つのＷＳＳデバイスがそれぞれ独立して動作可能に構成されている。そのため、ＷＳＳアレイ１００は、小型化を実現し、且つ、光学的複雑さを軽減するだけでなく、より大型でコストのかかるデバイスと同じく独立した処理能力を有することができる。このような構成のＷＳＳアレイ１００は、例えば、再構成可能な光ＲＯＡＤＭとして、光通信ネットワークにおいて用いられるのに適しており、また、ルートアンドセレクト（ＲＳ）のアーキテクチャを用いる分岐ノード内の構成要素として用いられるのに適している。また、ＷＳＳアレイ１００には、本開示にかかる液晶デバイスが反射型液晶素子として適用されている。
　図１に示すように、ＷＳＳアレイ１００は、それぞれが独立したＷＳＳデバイスとして動作し得る２つの独立したＷＳＳデバイス１００ａ，１００ｂを備える。本明細書において、「独立した」という用語は、ＷＳＳデバイス１００ａ，１００ｂの一方とは無関係に１つ又は複数のＷＤＭ信号を独立して処理するＷＳＳデバイス１００ａ，１００ｂの他方の機能を指す。本明細書において、「処理」という用語は、広義に使用され、例えば、それぞれのＷＤＭ信号を構成する個々の波長チャネルを変調させること、減衰させること、ブロックすること、方向転換させること、及び、スイッチングすることを含む。
　ＷＳＳアレイ１００は、入力部１１０と、光学系１２０と、反射型液晶素子１３０と、を備える。
　光学系１２０は、それぞれのＷＤＭ信号ビームをビーム整形するように構成されている。また、光学系１２０は、それぞれのＷＤＭ信号を、それらを構成する波長チャネル又はそのグループにスペクトル分散させて（多重分離して）、分散済み波長チャネル又はそのグループを、１つ又は複数のＷＤＭ信号にスペクトル結合する（多重化する）ように構成されている。反射型液晶素子１３０は、例えば個々の波長チャネルをＷＳＳアレイ１００内の所定の経路に沿って方向転換させるために、分散済み波長チャネル又はそのグループを光学的に処理する。
　なお、ＷＳＳアレイ１００は、ｚ軸方向に延びる対称軸Ｚ１を軸にして線対称となるように構成されている。それにより、ＷＳＳアレイ１００は、単一の光学系１２０及び単一の反射型液晶素子１３０が、複数のＷＳＳデバイス（本例ではＷＳＳデバイス１００ａ，１００ｂ）によって共有されることを可能にする。ここで、ＷＳＳアレイ１００では、ＷＳＳデバイス１００ａ，１００ｂが光学部品の大部分を共有し得る一方で、ＷＳＳデバイス１００ａ，１００ｂがそれぞれ独立して動作可能に構成されている。そのため、ＷＳＳアレイ１００は、小型化を実現し、且つ、光学的複雑さを軽減するだけでなく、より大型でコストのかかるデバイスと同じく独立した処理能力を有することができる。
　入力部１１０は、各ＷＳＳデバイス１００ａ，１００ｂに対して、１つ以上のＷＤＭ信号を伝達するための入力ポート及び出力ポートを有する。各入力ポート及び各出力ポートは、例えば光ファイバー、平面導波路などであるが、本実施の形態では、光ファイバーである場合を例に説明する。したがって、以下では、各入力ポートを入力ファイバーとも称し、各出力ポートを出力ファイバーとも称す。
　具体的には、入力部１１０は、ＷＳＳデバイス１００ａ用に、入力ファイバーＦＩ１と、ｎ（ｎは１以上の整数）個の出力ファイバーＦＯ１＿１～ＦＯ１＿ｎと、を備え、ＷＳＳデバイス１００ｂ用に、入力ファイバーＦＩ２と、ｎ個の出力ファイバーＦＯ２＿１～ＦＯ２＿ｎと、を備える。ここで、入力部１１０では、ＷＳＳデバイス１００ａ用のファイバースタックを構成する光ファイバーＦＩ１，ＦＯ１＿１～ＦＯ１＿ｎ、及び、ＷＳＳデバイス１００ｂ用のファイバースタックを構成する光ファイバーＦＩ２，ＦＯ２＿１～ＦＯ２＿ｎが、ｙ軸方向に沿って配置されている。
　入力部１１０は、さらに、ＷＳＳデバイス１００ａ用に、光ファイバーＦＩ１，ＦＯ１＿１～ＦＯ１＿ｎに対応するコリメートレンズＬＩ１，ＬＯ１＿１～ＬＯ１＿ｎを備え、ＷＳＳデバイス１００ｂ用に、光ファイバーＦＩ２，ＦＯ２＿１～ＦＯ２＿ｎに対応するコリメートレンズＬＩ２，ＬＯ２＿１～ＬＯ２＿ｎを備える。コリメートレンズＬＩ１，ＬＯ１＿１～ＬＯ１＿ｎ及びコリメートレンズＬＩ２，ＬＯ２＿１～ＬＯ２＿ｎは、マイクロレンズアレイを構成している。入力部１１０において、各コリメートレンズは、各光ファイバーよりも光学系１２０側に配置されている。各コリメートレンズは、光線の方向を誘導したり変更したりするとともに、一組の光線を集光する能力を有する任意の光学素子である。
　入力部１１０において、光ファイバーＦＩ１，ＦＯ１＿１～ＦＯ１＿ｎ及びコリメートレンズＬＩ１，ＬＯ１＿１～ＬＯ１＿ｎは、ＷＳＳデバイス１００ａの入力部を構成し、光ファイバーＦＩ２，ＦＯ２＿１～ＦＯ２＿ｎ及びコリメートレンズＬＩ２，ＬＯ２＿１～ＬＯ２＿ｎは、ＷＳＳデバイス１００ｂの入力部を構成する。
　なお、図１の例では、ＷＳＳアレイ１００が、マイクロレンズアレイを採用しているが、趣旨を逸脱しない範囲で、他のタイプのアレイを採用してもよい。
　図１に示すように、コリメートレンズＬＩ１，ＬＯ１＿１～ＬＯ１＿ｎの光軸は、それぞれ光ファイバーＦＩ１，ＦＯ１＿１～ＦＯ１＿ｎの光軸に対して変位される。コリメートレンズＬＩ１，ＬＯ１＿１～ＬＯ１＿ｎと、光ファイバーＦＩ１，ＦＯ１＿１～ＦＯ１＿ｎと、の間のこの相対的な位置のズレによって、ＷＳＳデバイス１００ａ用の入力ビームは、対称軸Ｚ１に対して角度θ１傾いて光学系１２０に入力され、ＷＳＳデバイス１００ａ用の各出力ビームは、対称軸Ｚ１に対して角度θ１傾いて光学系１２０から出力される。つまり、ＷＳＳデバイス１００ａ用の入力ビーム及び各出力ビームは、入力部１１０から光学系１２０にかけて、対称軸Ｚ１に対して角度θ１だけｙ軸のマイナス方向に傾いている。
　同様に、コリメートレンズＬＩ２，ＬＯ２＿１～ＬＯ２＿ｎの光軸は、それぞれ光ファイバーＦＩ２，ＦＯ２＿１～ＦＯ２＿ｎの光軸に対して変位される。コリメートレンズＬＩ２，ＬＯ２＿１～ＬＯ２＿ｎと、光ファイバーＦＩ２，ＦＯ２＿１～ＦＯ２＿ｎと、の間のこの相対的な位置のズレによって、ＷＳＳデバイス１００ｂ用の入力ビームは、対称軸Ｚ１に対して角度θ２傾いて光学系１２０に入力され、ＷＳＳデバイス１００ｂ用の各出力ビームは、対称軸Ｚ１に対して角度θ２傾いて光学系１２０から出力される。つまり、ＷＳＳデバイス１００ｂ用の入力ビーム及び各出力ビームは、入力部１１０から光学系１２０にかけて、対称軸Ｚ１に対して角度θ２だけｙ軸のプラス方向に傾いている。
　ＷＳＳアレイ１００において、外部から入射された第１ＷＤＭ信号は、入力ファイバーＦＩ１に供給される。入力ファイバーＦＩ１は、対称軸Ｚ１に平行な第１ＷＤＭ信号を送出する。入力ファイバーＦＩ１から送出された第１ＷＤＭ信号は、コリメートレンズＬＩ１を通過することにより角度θ１だけｙ軸のマイナス方向に傾いて、光学系１２０に供給される。光学系１２０に供給された第１ＷＤＭ信号は、光学系１２０においてｙｚ平面上に沿って進むＷＤＭ信号ビームＢＩ１を形成する。光学系１２０において、ＷＤＭ信号ビームＢＩ１は、当該ＷＤＭ信号ビームＢＩ１をｘ方向に整形するレンズ１２１に入射される。レンズ１２１は、例えば、円柱軸がｙ軸方向に延びるシリンドリカルレンズである。そのため、レンズ１２１は、ｘ軸方向から見ると（換言すると、ｙｚ平面を見ると）、ＷＤＭ信号ビームＢＩ１の整形に影響を及ぼさない。
　レンズ１２１を通過したＷＤＭ信号ビームＢＩ１は、レンズ１２２に入射される。レンズ１２２は、例えば、円柱軸がｘ軸方向に延びるシリンドリカルレンズである。レンズ１２２の作用は、当該レンズ１２２の焦点面に位置決めされる反射型液晶素子１３０に依存する。さらに、レンズ１２２は、当該レンズ１２２の中心が対称軸Ｚ１上に位置する。
　ＷＳＳアレイ１００において、外部から入射された第２ＷＤＭ信号は、入力ファイバーＦＩ２に供給される。入力ファイバーＦＩ２は、対称軸Ｚ１に平行な第２ＷＤＭ信号を送出する。入力ファイバーＦＩ２から送出された第２ＷＤＭ信号は、コリメートレンズＬＩ２を通過することにより角度θ２だけｙ軸のプラス方向に傾いて、光学系１２０に供給される。光学系１２０に供給された第２ＷＤＭ信号は、光学系１２０においてｙｚ平面上に沿って進むＷＤＭ信号ビームＢＩ２を形成する。光学系１２０において、ＷＤＭ信号ビームＢＩ２は、当該ＷＤＭ信号ビームＢＩ２をｘ方向に整形するレンズ１２１に入射される。レンズ１２１は、例えば、円柱軸がｙ軸方向に延びるシリンドリカルレンズである。そのため、レンズ１２１は、ｘ軸方向から見ると（換言すると、ｙｚ平面を見ると）、ＷＤＭ信号ビームＢＩ２の整形に影響を及ぼさない。
　レンズ１２１を通過したＷＤＭ信号ビームＢＩ２は、レンズ１２２に入射される。レンズ１２２は、例えば、円柱軸がｘ軸方向に延びるシリンドリカルレンズである。レンズ１２２の作用は、当該レンズ１２２の焦点面に位置決めされる反射型液晶素子１３０に依存する。さらに、レンズ１２２は、当該レンズ１２２の中心が対称軸Ｚ１上に位置する。
　ここで、反射型液晶素子１３０がレンズ１２２の焦点面に位置決めされるため、反射型液晶素子１３０において反射される光線のうち、対称軸Ｚ１を基準にしてｙ軸方向の距離が同じ位置から反射される光線の任意の組は、一組の平行光線として、レンズ１２２から出射されることになる。逆に、入力部１１０側からレンズ１２２に入射された平行光線の任意の組は、反射型液晶素子１３０において、対称軸Ｚ１を基準にしてｙ軸方向の距離が同じ位置に集光されることになる。
　図１の例では、対称軸Ｚ１に対して角度θ１傾いて進む任意の入射ビーム（本例ではＷＤＭ信号ビームＢＩ１）は、レンズ１２２によって、反射型液晶素子１３０上の位置ＬＣ１に向かうように方向付けられる。逆に、反射型液晶素子１３０上の位置ＬＣ１から始まる光線（本例では出力ビームＢＯ１＿１～ＢＯ１＿ｎ）は、レンズ１２２によって、対称軸Ｚ１に対して角度θ１傾いて進む平行光線として方向付けられる。
　同様に、対称軸Ｚ１に対して角度θ２傾いて進む任意の入射ビーム（本例ではＷＤＭ信号ビームＢＩ２）は、レンズ１２２によって、反射型液晶素子１３０上の位置ＬＣ２に向かうように方向付けられる。逆に、反射型液晶素子１３０上の位置ＬＣ２から始まる光線（本例では出力ビームＢＯ２＿１～ＢＯ２＿ｎ）は、レンズ１２２によって、対称軸Ｚ１に対して角度θ２傾いて進む平行光線として方向付けられる。
　図２は、ＷＳＳアレイ１００をｙ軸方向から見た図である。
　図３は、反射型液晶素子１３０に集光された波長チャネルの一例を示す図である。
　図２及び図３を参照すると、ＷＤＭ信号ビームＢＩ１は、レンズ１２２を通過した後、レンズ１２２，１２３間に設けられた分散素子１２４を通過する。分散素子１２４は、例えば、回折格子、プリズムなどの透過型光学部品であって、ＷＤＭ信号ビームＢＩ１の波長チャネルを角度分散させる。分散素子１２４によって分散された波長チャネルは、レンズ１２３を通過する。レンズ１２３は、例えばシリンドリカルレンズであって、分散素子１２４によって分散された波長チャネルを、反射型液晶素子１３０上の位置ＬＣ１に集光する。
　同様に、ＷＤＭ信号ビームＢＩ２は、レンズ１２２を通過した後、レンズ１２２，１２３間に設けられた分散素子１２４を通過する。分散素子１２４は、ＷＤＭ信号ビームＢＩ２の波長チャネルを角度分散させる。分散素子１２４によって分散された波長チャネルは、レンズ１２３を通過する。レンズ１２３は、分散素子１２４によって分散された波長チャネルを、反射型液晶素子１３０上の位置ＬＣ２に集光する。
　反射型液晶素子１３０は、２次元ピクセル化光学素子、例えばピクセル化空間光変調器であって、以下でより詳細に述べるように、分散された波長チャネルの１つ又は複数が出力ファイバーの任意の１つにルーティングされるように、分散された波長チャネルの１つ又は複数を反射し得るか、あるいは方向転換させ得る。
　ＷＳＳデバイス１００ａにおいて、反射型液晶素子１３０上の位置ＬＣ１から始まる全ての光線は、レンズ１２２によって、それぞれ反射型液晶素子１３０からの偏向角度に応じた量だけ変位され、角度θ１傾いて進む平行光線として方向付けられる。したがって、偏向角度が適切に設定される場合、反射型液晶素子１３０において反射される出力光線（例えば、それぞれがＷＤＭ信号ビームＢＩ１の波長チャネルの１つ又は複数を含み得る光線の群に対応する、反射される出力光線）は、それぞれ、出力ファイバーＦＯ１＿１～ＦＯ１＿ｎにルーティングされ得る。ここで、反射型液晶素子１３０において反射される出力光線は、コリメートレンズＬＯ１＿１～ＬＯ１＿ｎによってそれぞれ同じ量だけ変位されるため、効率が改善された状態で、出力ファイバーＦＯ１＿１～ＦＯ１＿ｎに再結合されることが可能である。
　同様に、ＷＳＳデバイス１００ｂにおいて、反射型液晶素子１３０上の位置ＬＣ２から始まる全ての光線は、レンズ１２２によって、それぞれ反射型液晶素子１３０からの偏向角度に応じた量だけ変位され、角度θ２傾いて進む平行光線として方向付けられる。したがって、偏向角度が適切に設定される場合、反射型液晶素子１３０において反射される出力光線（例えば、それぞれがＷＤＭ信号ビームＢＩ２の波長チャネルの１つ又は複数を含み得る光線の群に対応する、反射される出力光線）は、それぞれ、出力ファイバーＦＯ２＿１～ＦＯ２＿ｎにルーティングされ得る。ここで、反射型液晶素子１３０において反射される出力光線は、コリメートレンズＬＯ２＿１～ＬＯ２＿ｎによってそれぞれ同じ量だけ変位されるため、効率が改善された状態で、出力ファイバーＦＯ２＿１～ＦＯ２＿ｎに再結合されることが可能である。
　そのため、入力部１１０及びレンズ１２２の組合せは、所定の角度（例えば、ＷＳＳデバイス１００ａの場合には角度θ１、ＷＳＳデバイス１００ｂの場合には角度θ２）に沿って所定の組のビームを送出した後、これらのビームを、入力角度のみに依存する反射型液晶素子１３０上の位置（例えば、ＷＳＳデバイス１００ａの場合には位置ＬＣ１、ＷＳＳデバイス１００ｂの場合には位置ＬＣ２）に向かうように方向付けるＷＳＳアレイ１００のデバイスをもたらす。それにより、ＷＳＳアレイ１００では、図２～図３を参照して以下で更に詳細に述べるように、ＷＳＳデバイス１００ａの光線、及び、ＷＳＳデバイス１００ｂの光線、のそれぞれが、共通の光学系１２０及び反射型液晶素子１３０によって処理される一方で、それぞれの波長チャネルが、ＷＳＳアレイ１００の処理能力によって別々に処理される。
　続いて、図２及び図３を用いて、ＷＳＳアレイ１００について説明する。図２は、既に説明した通り、ＷＳＳアレイ１００をｙ軸方向から見た図である。図３は、既に説明した通り、反射型液晶素子１３０に集光された波長チャネルの一例を示す図である。以下では、ＷＳＳデバイス１００ａ，１００ｂのうち、主にＷＳＳデバイス１００ａについて説明するが、ＷＳＳデバイス１００ｂについても同様のことが言える。
　図２に示すように、ＷＳＳデバイス１００ａでは、入力ファイバーＦＩ１を通過したＷＤＭ信号ビームＢＩ１が、光学系１２０に入射される。図２の例では、ＷＤＭ信号ビームＢＩ１が、紙面に直交する平面（ｙｚ平面）に沿って角度θ１傾いて進む。また、ＷＤＭ信号ビームＢＩ１は、複数の波長チャネルを含む。複数の波長チャネルは、最長波長λ１から最短波長λｎまでの波長範囲を有する。なお、ＷＤＭ信号ビームＢＩ１は、多数の波長チャネルを含んでいてもよく、その場合、多数の波長チャネルは、例えば固定格子上に５０又は１００ＧＨｚの間隔を有する９６の波長チャネルであってもよい。他の例では、ＷＳＳデバイス１００ａは、１２．５ＧＨｚの周波数間隔を使用することができ、且つ、例えば１３０以上の波長チャネル（即ち、９７以上の波長チャネル）を有するような、適応性のある格子システムにおいて用いられることができる。
　光学系１２０において、ＷＤＭ信号ビームＢＩ１は、当該ＷＤＭ信号ビームＢＩ１をｘ軸方向に整形するレンズ１２１に入射される。レンズ１２１は、例えば、ＷＤＭ信号ビームＢＩ１が分散素子１２４において所望のビームサイズを達成するのに適した径となるように当該ＷＤＭ信号ビームＢＩ１を拡張する。なお、入力部１１０に設けられたコリメートレンズ及び光学系１２０に設けられたレンズ１２１は、ビーム拡張テレスコープとして機能してもよい。
　光学系１２０において、分散素子１２４は、ＷＤＭ信号ビームＢＩ１の波長チャネルを角度分散させる。分散素子１２４によって分散された波長チャネルλ１～λｎは、レンズ１２３によって反射型液晶素子１３０上にそれぞれ集光される。それにより、波長チャネルλ１～λｎは、反射型液晶素子１３０上において、波長分散方向（ｘ軸方向）に空間的に分散される。
　図３の例では、反射型液晶素子１３０の画素エリアにおける波長チャネルの分布の一例が示されている。なお、図３の例では、波長チャネルλ１～λｎのうち波長チャネルλ１～λ３のみが示されている。より一般的には、各波長チャネルは、長尺ストリップ又は楕円形スポットとして反射型液晶素子１３０の２次元表面上に配列され得る。簡潔に言えば、各波長チャネルは、反射型液晶素子１３０によって独立して作用され得る離散的な波長信号として処理される。但し、反射型液晶素子１３０は、個々の波長チャネルに対して作用することに限定される必要はなく、波長チャネルのグループに対して作用してもよい。さらに、図３に示すように、波長チャネル自体又は波長チャネルのグループ自体は、固定帯域幅を有している必要は無い。なぜならば、反射型液晶素子１３０は、動的に完全に再構成可能な空間光変調器としてＷＳＳアレイ１００に実装され得るからである。したがって、ＷＳＳアレイ１００は、一般的な固定格子アーキテクチャ、及び、一般的又は将来開発され得る適応性の高い格子アーキテクチャのシステムにおいて用いられることができる。
　図２に示すように、その後、反射型液晶素子１３０は、複数の波長チャネルから選択された波長チャネルλ１～λｎを、それぞれ出力ファイバーＦＯ１＿１～ＦＯ１＿ｎにむけて方向転換させ得る。図２の例では、反射型液晶素子１３０による方向転換は、紙面に直交する平面（ｙｚ平面）に沿って行われる。反射型液晶素子１３０において反射されることにより方向転換された波長チャネルは、レンズ１２３に入射される。レンズ１２３は、入射された波長チャネルを、分散素子１２４において再結合されるように方向転換させる。例えば、分散素子１２４では、複数の波長チャネルが再結合されて単一のビーム（出力ビーム）を形成する。分散素子１２４において形成された出力ビームＢＯ＿１～ＢＯ＿ｎは、レンズ１２２及び入力部１１０のコリメートレンズにおいて、互いに平行光線となるように方向変換された後、出力ファイバーＦＯ１＿１～ＦＯ１＿ｎを介して、処理済み信号として外部に出力される。
　例えば、ＷＤＭ信号ビームＢＩ１が、波長λ１、λ２、及びλ３並びにチャネル帯域幅δλ１、δλ２、及びδλ３をそれぞれ有する３つの波長チャネル（以下、波長チャネルλ１～λ３と称す）を含む場合について検討する。この場合、図１の例では、ＷＤＭ信号ビームＢＩ１は、角度θ１傾いて光学系１２０に入射される。角度θ１傾いて進むＷＤＭ信号ビームＢＩ１の光線は、レンズ１２２の中心を通過するため、角度θ１の傾きを維持する。レンズ１２２を通過したＷＤＭ信号ビームＢＩ１は、分散素子１２４において、図１の紙面に直交する平面（ｚｘ平面）に沿って、上述の３つの波長チャネルを含む複数の波長チャネルに分散される。但し、分散素子１２４を通過した複数の波長チャネルの全ては、図１の紙面に平行な面（ｙｚ平面）において、角度θ１の傾きを維持する。上述の３つの分散済み波長チャネルは、その後、図３に示すように、反射型液晶素子１３０の画素エリア上の異なる位置にレンズ１２３によって集光される。
　なお、デバイスのルーティング機能に関して、幾つかの異なるルーティング機能が組み合わされてもよい。例えば、上述の３つの波長チャネルλ１～λ３の全てが、共通の出力ファイバーＦＯ＿ｎにルーティングされる場合について検討すると、反射型液晶素子１３０において反射された波長チャネルλ１～λ３は、レンズ１２３によって偏向されることにより、分散素子１２４に到達するまでに集光され、その後、分散素子１２４によって再結合（多重化）されることによって、単一の出力ビームＢＯ１＿ｎを形成する。分散素子１２４を通過した出力ビームＢＯ１＿ｎは、レンズ１２２によって角度θ１傾くように方向転換される。
　レンズ１２２を通過した出力ビームＢＯ１＿ｎは、対称軸Ｚ１に対して角度θ１傾いた状態でｙｚ平面に沿って進み、レンズ１２１を通過した後、コリメートレンズＬＯ１＿ｎに入射される。コリメートレンズＬＯ１＿ｎは、出力ビームＢＯ１＿ｎを対称軸Ｚ１に平行になるように方向転換する。コリメートレンズＬＯ１＿ｎを通過した出力ビームＢＯ１＿ｎは、出力ファイバーＦＯ１＿ｎを介してＷＳＳアレイ１００の外部に出射される。
　なお、複数の波長チャネルが共通の出力ファイバーにルーティングされる場合に限られず、複数の波長チャネルがそれぞれ異なる複数の出力ファイバーにルーティングされてもよい。例えば、上述の３つの波長チャネルλ１～λ３がそれぞれ異なる出力ファイバーＦＯ１＿１～ＦＯ１＿３にルーティングされる場合について検討すると、反射型液晶素子１３０において反射された波長チャネルλ１～λ３は、レンズ１２３によって偏向され、その後、分散素子１２４によって方向変換されることにより、扇状に広がって進む出力ビームＢＯ１＿１～ＢＯ１＿３を形成する。分散素子１２４を通過した扇状に広がって進む出力ビームＢＯ１＿１～ＢＯ１＿３は、レンズ１２２によってそれぞれ角度θ傾くように方向転換される。
　レンズ１２２を通過した平行光線の出力ビームＢＯ１＿１～ＢＯ１＿３は、何れも対称軸Ｚ１に対して角度θ１傾いた状態でｙｚ平面に沿って進み、レンズ１２１を通過した後、それぞれコリメートレンズＬＯ１＿１～ＬＯ１＿３に入射される。コリメートレンズＬＯ１＿１～ＬＯ１＿３は、それぞれ出力ビームＢＯ１＿１～ＢＯ１＿３を対称軸Ｚ１に平行になるように方向転換する。コリメートレンズＬＯ１＿１～ＬＯ１＿３を通過した出力ビームＢＯ１＿１～ＢＯ１＿３は、それぞれ出力ファイバーＦＯ１＿１～ＦＯ１＿３を介してＷＳＳアレイ１００の外部に出射される。つまり、ＷＳＳデバイス１００ａでは、波長チャネルλ１～λ３が、入力ファイバーＦＩ１＿１から反射型液晶素子１３０を介して出力ファイバーＦＯ１＿１～ＦＯ１＿３のそれぞれまでルーティングされる。
　上述のように、ＷＳＳデバイス１００ａにおける任意のＷＤＭ信号の波長チャネルは、必要に応じて複数の出力ファイバーのうちの一つ以上の出力ファイバーにルーティングされ得る。なお、ＷＳＳデバイス１００ｂにおける任意のＷＤＭ信号の波長チャネルについても、ＷＳＳデバイス１００ａの場合と同様のことが言える。即ち、ＷＳＳデバイス１００ｂにおける任意のＷＤＭ信号の波長チャネルは、必要に応じて複数の出力ファイバーのうちの一つ以上の出力ファイバーにルーティングされ得る。これは、ＷＳＳアレイ１００では、光学系１２０及び反射型液晶素子１３０が対称軸Ｚ１を軸にして線対称となるように構成されており、ＷＳＳデバイス１００ａにおいて分散された波長チャネルと、ＷＳＳデバイス１００ｂにおいて分散された波長チャネルとが、反射型液晶素子１３０上の異なる位置に集光されるからである。
　また、図１～図３の例では、各ＷＳＳデバイスに対して、１つの入力ポート（入力ファイバー）及びｎ個の出力ポート（出力ファイバー）が設けられた場合について説明したが、それには限定されず、各ＷＳＳデバイスに対して、任意の数の入力ポート及び任意の数の出力ポートが設けられてよい。また、ｎ個の出力ポートの一部又は全部は、入力ポートとして再構成されてもよく、１つの入力ポートは、出力ポートとして再構成されてもよい。さらに、図１～図３の例では、ＷＳＳアレイ１００が、２つのＷＳＳデバイス１００ａ，１００ｂによって構成される場合について説明したが、それには限定されず、３つ以上のＷＳＳデバイスによって構成されていてもよい。
　続いて、ＷＳＳアレイ１００に適用された反射型液晶素子１３０の詳細について説明する。
＜液晶デバイスについての事前検討＞
　まず、本発明者が事前検討した液晶デバイス５０について説明する。液晶デバイス５０は、ＷＳＳアレイ１００の反射型液晶素子１３０としても用いられる。
（構想段階の液晶デバイス５０の構成）
　図４は、構想段階のアクティブマトリクス型の液晶デバイス５０の構成例を示す図である。
　図４に示すように、液晶デバイス５０は、画像表示部１１と、タイミング発生器１３と、極性切り替え制御回路１４と、垂直シフトレジスタ＆レベルシフタ１５と、水平ドライバ１６と、アナログスイッチ部１７と、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎ、ＡＤＢ１～ＡＤＢｎと、を備える。水平ドライバ１６は、アナログスイッチ部１７とともにデータ線駆動回路を構成しており、シフトレジスタ回路１６１と、１ラインラッチ回路１６２と、コンパレータ部１６３と、階調カウンタ１６４と、を有する。なお、図４には、通常動作時に液晶デバイス５０に接続されるランプ信号発生器４０も示されている。
　図５は、液晶デバイス５０に設けられた水平ドライバ１６及びアナログスイッチ部１７を拡大した図である。コンパレータ部１６３は、ｍ（ｍは２以上の整数）列の画素１２に対応するｍ個のコンパレータ１６３＿１～１６３＿ｍを備える。アナログスイッチ部１７は、ｍ列の画素１２に対応するｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－を備える。
　画像表示部１１の画素配置領域には、水平方向（Ｉ軸方向）に延びるｎ行（ｎは２以上の整数）の行走査線Ｇ１～Ｇｎ及びｎ行の読み出し用スイッチ選択線ＴＧ１～ＴＧｎと、垂直方向（Ｊ軸方向）に延びるｍ列のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－の組と、が配線されている。また、画像表示部１１の画素配置領域には、ゲート制御信号線Ｓ＋，Ｓ－、及び、ゲート制御信号線Ｂが配線されている。
　画像表示部１１は、規則的に配置された複数の画素１２を有する。ここで、複数の画素１２は、水平方向（Ｉ軸方向）に延びるｎ行の行走査線Ｇ１～Ｇｎと、垂直方向（Ｊ軸方向）に延びるｍ組のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－と、が交差する合計ｎ×ｍ個の交差部に二次元マトリクス状に配置されている。
　行走査線Ｇｊ（ｊは１～ｎの任意の整数）、及び、読み出し用スイッチ選択線ＴＧｊは、ｊ行目に配置されたｍ個の画素１２のそれぞれに共通に接続されている。また、データ線Ｄｉ＋，Ｄｉ－（ｉは１～ｍの任意の整数）は、ｉ列目に配置されたｎ個の画素１２のそれぞれに共通に接続されている。さらに、ゲート制御信号線Ｓ＋，Ｓ－、及び、ゲート制御信号線Ｂは、何れも、全ての画素１２に共通に接続されている。ただし、ゲート制御信号線Ｓ＋，Ｓ－、及び、ゲート制御信号線Ｂは、何れも、行毎に個別に設けられても良い。
　極性切り替え制御回路１４は、タイミング発生器１３によって生成されたタイミング信号に基づいて、ゲート制御信号線Ｓ＋に対して正極性用のゲート制御信号（以下、ゲート制御信号Ｓ＋と称す）を出力し、ゲート制御信号線Ｓ－に対して負極性用ゲート制御信号（以下、ゲート制御信号Ｓ－と称す）を出力し、さらに、ゲート制御信号線Ｂに対してゲート制御信号（以下、ゲート制御信号Ｂと称す）を出力する。
　垂直シフトレジスタ＆レベルシフタ１５は、ｎ行の走査パルスを１行目からｎ行目にかけて１行ずつ順番に１水平走査期間ＨＳＴの周期で出力する。ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力するか否かを制御する。ＡＮＤ回路ＡＤＢ１～ＡＤＢｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力するか否かを制御する。
　例えば、画素１２に映像信号が書き込まれる動作（画像書き込み動作）の場合、外部からＨレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力する。他方、ＡＮＤ回路ＡＤＢ１～ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力しない。そのため、読み出し用スイッチ選択線ＴＧ１～ＴＧｎは何れもＬレベルに固定される。
　それに対し、画素１２に書き込まれた映像信号が読み出される動作（画像読み出し動作）の場合、外部からＬレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＢ１～ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力する。他方、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力しない。そのため、行走査線Ｇ１～Ｇｎは何れもＬレベルに固定される。
（画素１２の具体的な構成例）
　図６は、画素１２の具体的な構成例を示す図である。ここでは、ｎ行×ｍ列の画素１２のうちｊ行目かつｉ列目に設けられた画素１２について説明する。
　図６に示すように、画素１２は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ９と、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８と、保持容量Ｃｓ１，Ｃｓ２と、液晶表示素子ＬＣと、を有する。
　トランジスタＴｒ１及び保持容量Ｃｓ１は、データ線Ｄｉ＋を介して供給される正極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ１では、ソースがデータ線対の一方のデータ線Ｄｉ＋に接続され、ドレインがトランジスタＴｒ３のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ１は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設けられている。
　トランジスタＴｒ２及び保持容量Ｃｓ２は、データ線Ｄｉ－を介して供給される負極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ２では、ソースがデータ線対の他方のデータ線Ｄｉ－に接続され、ドレインがトランジスタＴｒ４のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ２は、トランジスタＴｒ４のゲートと接地電圧端子Ｖｓｓとの間に設けられている。なお、保持容量Ｃｓ１，Ｃｓ２は、互いに独立して設けられ、それぞれ正極性及び負極性の映像信号を並列的に保持する。
　トランジスタＴｒ３，Ｔｒ７は、保持容量Ｃｓ１に保持された電圧を出力するソースフォロワバッファ（インピーダンス変換用バッファ）を構成している。具体的には、ソースフォロワのトランジスタＴｒ３では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮｐに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタＴｒ７では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮｐに接続され、ゲートがゲート制御信号線Ｂに接続されている。
　トランジスタＴｒ４，Ｔｒ８は、保持容量Ｃｓ２に保持された電圧を出力するソースフォロワバッファを構成している。具体的には、ソースフォロワのトランジスタＴｒ４では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮｎに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタＴｒ８では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮｎに接続され、ゲートがゲート制御信号線Ｂに接続されている。
　トランジスタＴｒ５，Ｔｒ６は、極性切り替えスイッチを構成している。具体的には、トランジスタＴｒ５では、ソースがノードＮｐに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の一方のゲート制御信号線Ｓ＋に接続されている。トランジスタＴｒ６では、ソースがノードＮｎに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の他方のゲート制御信号線Ｓ－に接続されている。
　液晶表示素子ＬＣは、光反射特性を有する画素駆動電極（反射電極）ＰＥと、画素駆動電極と離間対向配置され光透過性を有する共通電極ＣＥと、これらの間の空間領域に充填封入された液晶ＬＣＭと、によって構成される。共通電極ＣＥには、共通電圧Ｖｃｏｍが印加されている。トランジスタＴｒ９は、画素駆動電極ＰＥとデータ線Ｄｉ＋との間に設けられ、読み出し用スイッチ選択線ＴＧｊによってオンオフを切り替える。
　データ線対Ｄｉ＋，Ｄｉ－には、アナログスイッチ部１７によってサンプリングされた互いに極性の異なる映像信号が供給される。ここで、垂直シフトレジスタ＆レベルシフタ１５から出力された走査パルスが行走査線Ｇｊに供給されると、トランジスタＴｒ１，Ｔｒ２は同時にオン状態となる。それにより、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
　なお、正極側及び負極側のそれぞれのソースフォロワバッファの入力抵抗はほぼ無限大である。したがって、保持容量Ｃｓ１，Ｃｓ２のそれぞれに蓄積された電荷は、リークすることなく、１垂直走査期間が経過して新たな映像信号が書き込まれるまで保持される。
　極性切り替えスイッチを構成するトランジスタＴｒ５，Ｔｒ６は、ゲート制御信号Ｓ＋，Ｓ－に応じてオンオフを切り替えることにより、正極側のソースフォロワバッファの出力電圧（正極性の映像信号の電圧）と、負極側のソースフォロワバッファの出力電圧（負極性の映像信号の電圧）と、を交互に選択して画素駆動電極ＰＥに対して出力する。これにより、画素駆動電極ＰＥには、周期的に極性反転する映像信号の電圧が印加される。このように、この液晶デバイスは、画素自体に極性反転機能を有しているため、各画素において、画素駆動電極ＰＥに供給される映像信号の電圧の極性を高速に切り替えることにより、垂直走査周波数に依らず、高い周波数での交流駆動が可能となる。
（画素１２の交流駆動方法の説明）
　図７は、液晶デバイス５０による画素１２の交流駆動方法を説明するためのタイミングチャートである。ここでは、ｎ行×ｍ列の画素１２のうちｊ行目かつｉ列目に設けられた画素１２の交流駆動方法について説明する。
　なお、図７において、ＶＳＴは、映像信号の垂直走査の基準となる垂直同期信号を表している。Ｂは、２種類のソースフォロワバッファの定電流負荷として用いられるトランジスタＴｒ７，Ｔｒ８のそれぞれのゲートに供給されるゲート制御信号を表している。Ｓ＋は、極性切り替えスイッチに設けられた正極側のトランジスタＴｒ５のゲートに供給されるゲート制御信号を表している。Ｓ－は、極性切り替えスイッチに設けられた負極側のトランジスタＴｒ６のゲートに供給されるゲート制御信号を表している。ＶＰＥは、画素駆動電極ＰＥに印加される電圧を表している。Ｖｃｏｍは、共通電極ＣＥに印加される電圧を表している。ＶＬＣは、液晶ＬＣＭに印加される交流電圧を表している。
　また、図８は、画素１２に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。図８の例では、正極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表している。それに対し、負極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表している。ただし、正極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表すようにしてもよい。また、負極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表すようにしてもよい。なお、図中の一点鎖線は、正極性映像信号及び負極性映像信号の反転中心を示している。
　画素１２において、トランジスタＴｒ９は、読み出し用スイッチ選択線ＴＧｊがＬレベルに固定されているためオフ状態を維持する。他方、トランジスタＴｒ１，Ｔｒ２は、行走査線Ｇｊに走査パルスが供給された場合に一時的にオンする。トランジスタＴｒ１，Ｔｒ２がオンした場合、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
　図７に示すように、ゲート制御信号Ｓ＋がＨレベルを示す期間、正極側のトランジスタＴｒ５がオンする。このとき、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ７がオンするため、正極性側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ８がオンするため、負極性側のソースフォロワバッファもアクティブになる。しかしながら、負極性側のトランジスタＴｒ６がオフしているため、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電されることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号ＢをＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ＋をＨレベルからＬレベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には正極性の駆動電圧が保持される。
　一方、ゲート制御信号Ｓ－がＨレベルを示す期間、負極側のトランジスタＴｒ６がオンする。このとき、ゲート制御信号ＢをＬレベルにすることにより、負極側のトランジスタＴｒ８がオンするため、負極側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ７がオンするため、正極性側のソースフォロワバッファもアクティブになる。しかしながら、正極性側のトランジスタＴｒ５がオフしているため、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電されることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号ＢをＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ－をＨレベルからＬレベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には負極性の駆動電圧が保持される。
　上述の正極側及び負極側のそれぞれの動作を交互に繰り返すことにより、画素駆動電極ＰＥには、正極性及び負極性のそれぞれの映像信号の電圧を用いて交流化された駆動電圧ＶＰＥが印加されることになる。
　なお、保持容量Ｃｓ１，Ｃｓ２に保持された電荷を直接に画素駆動電極ＰＥに転送するのではなく、ソースフォロワバッファを介して転送しているため、画素駆動電極ＰＥにおいて正極性及び負極性の映像信号の電圧の充放電を繰り返し行った場合でも、電荷を中和させることなく、電圧レベルの減衰しない画素駆動を実現することができる。
　また、図７に示すように、画素駆動電極ＰＥへの印加電圧ＶＰＥの電圧レベルの切り替わりに同期して、共通電極ＣＥへの印加電圧Ｖｃｏｍの電圧レベルを、印加電圧ＶＰＥとは逆のレベルに切り替えている。なお、共通電極ＣＥへの印加電圧Ｖｃｏｍは、画素駆動電極ＰＥへの印加電圧ＶＰＥの反転基準電圧とほぼ等しい電圧を反転基準にしている。
　ここで、液晶ＬＣＭに印加される実質的な交流電圧ＶＬＣは、画素駆動電極ＰＥへの印加電圧ＶＰＥと、共通電極ＣＥへの印加電圧Ｖｃｏｍと、の差電圧であるから、液晶ＬＣＭには、直流成分を含まない交流電圧ＶＬＣが印加されることとなる。このように、共通電極ＣＥへの印加電圧Ｖｃｏｍを画素駆動電極ＰＥへの印加電圧ＶＰＥと逆相で切り替えることにより、画素駆動電極ＰＥに印加すべき電圧の振幅を小さくすることができるため、画素の回路部分を構成するトランジスタの耐圧及び消費電力を低減することができる。
　なお、仮に１画素当たりのソースフォロワバッファに定常的に流れる電流が１μＡの微少電流である場合でも、液晶デバイスの全画素に定常的に流れる電流は無視できないほどに大きな電流になる可能性がある。例えば、フルハイビジョン２００万画素の液晶デバイスでは、消費電流が２Ａに達してしまう可能性がある。そこで、画素１２では、定電流負荷として用いられるトランジスタＴｒ７，Ｔｒ８を、常時オンにはせず、それぞれ正極側及び負極側のトランジスタＴｒ５，Ｔｒ６がオンしている期間のうちの限られた期間のみオンしている。それにより、一方のソースフォロワバッファを動作させている場合には、他方のソースフォロワバッファの動作を停止させることができるため、消費電流の増大を抑制することができる。
　液晶表示素子ＬＣの交流駆動周波数は、垂直走査周波数に依らず、画素自身の反転制御周期を調整することで自由に調整することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚであって、フルハイビジョンの垂直周期走査線数ｎが１１２５ラインであるとする。また、各画素における極性切り替えを１５ライン期間程度の周期で行うものとする。換言すると、各画素における極性切り替え１周期当たりのライン数ｒを３０ラインとする。この場合、液晶の交流駆動周波数は、６０Ｈｚ×１１２５／（１５×２）＝２．２５ｋＨｚとなる。つまり、液晶デバイス５０は、液晶の交流駆動周波数を飛躍的に高めることができる。それにより、液晶の交流駆動周波数が低い場合に問題となっていた液晶画面に表示される映像の信頼性、安定性、表示品質を大幅に向上させることができる。
　続いて、液晶デバイス５０の各動作モードでの動作について説明する。
（画像表示モードでの液晶デバイス５０の動作）
　まず、液晶デバイス５０の画像表示モード（画素書き込みモード）での動作について、図９を用いて説明する。図９は、液晶デバイス５０の画像表示モードでの動作を示すタイミングチャートである。
　図９に示すように、水平同期信号ＨＳＴのパルス信号が供給されると、シフトレジスタ回路１６１は、クロック信号ＨＣＫに同期して、Ｎ（Ｎは２以上の整数）ビット幅の映像信号をｍ列分、逐次取り込む。１ラインラッチ回路１６２は、シフトレジスタ回路１６１に取り込まれたｍ列分の映像信号を、トリガ信号ＲＥＧ＿Ｓが一時的にアクティブになったタイミングで一斉に出力する。
　階調カウンタ１６４は、クロック信号ＣＮＴ＿ＣＫの立ち上がり回数をカウントし、そのカウント値に応じた階調レベルの階調信号Ｃｏｕｔを出力する。ここで、階調カウンタ１６４は、１水平ランプ期間（１水平走査期間内におけるランプ信号の遷移期間）Ｒの開始時（水平同期信号ＨＳＴの立ち上がり時）には最小レベルの階調信号Ｃｏｕｔを出力し、カウント値の上昇に伴って階調信号Ｃｏｕｔの階調レベルを増加させ、１水平ランプ期間Ｒの終了時（水平同期信号ＨＳＴの次の立ち上がり前の時刻Ｓ）には最大レベルの階調信号Ｃｏｕｔを出力する。なお、階調カウンタ１６４によるカウント値は、例えば水平同期信号ＨＳＴの立ち上がりに応じてリセット信号ＣＮＴ＿Ｒがアクティブになることによって“０”に初期化される。
　コンパレータ部１６３に設けられたｍ列のコンパレータ１６３＿１～１６３＿ｍは、クロック信号ＣＭＰ＿ＣＫに同期して動作し、階調カウンタ１６４から出力された階調信号Ｃｏｕｔが１ラインラッチ回路１６２から一斉に出力されたｍ列の映像信号（ラインデータ）のそれぞれと一致したタイミングで、一致信号Ｐ１～Ｐｍをアクティブ（例えばＬレベル）にする。
　アナログスイッチ部１７に設けられたｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－のうち、正極性側のスイッチ素子ＳＷ１＋～ＳＷｍ＋は、それぞれ、データ線Ｄ１＋～Ｄｍ＋と、共通配線Ｄｃｏｍ＋と、の間に設けられている。また、負極性側のスイッチ素子ＳＷ１－～ＳＷｍ－は、それぞれ、データ線Ｄ１－～Ｄｍ－と、共通配線Ｄｃｏｍ－と、の間に設けられている。ｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、それぞれ、コンパレータ１６３＿１～１６３＿ｍからの一致信号Ｐ１～Ｐｍによってオンオフを切り替える。
　なお、共通配線Ｄｃｏｍ＋には、ランプ信号発生器４０から出力された正極性用のランプ信号である基準ランプ電圧Ｒｅｆ＿Ｒ＋が供給されている。また、共通配線Ｄｃｏｍ－には、ランプ信号発生器４０から出力された負極性用のランプ信号である基準ランプ電圧Ｒｅｆ＿Ｒ－が供給されている。
　基準ランプ電圧Ｒｅｆ＿Ｒ＋は、各水平走査期間の開始から終了にかけて映像のレベルが黒レベルから白レベルに変化する掃引信号である。基準ランプ電圧Ｒｅｆ＿Ｒ－は、各水平走査期間の開始から終了にかけて映像のレベルが白レベルから黒レベルに変化する掃引信号である。したがって、共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ＋と、共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ－とは、互いに反転関係となっている。
　スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、水平ランプ期間Ｒの開始時にスタート信号ＳＷ＿Ｓｔａｒｔがアクティブ（例えばＨレベル）になることによって一斉にオンする。その後、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、それぞれ、コンパレータ１６３＿１～１６３＿ｍから出力された一致信号Ｐ１～Ｐｍがアクティブ（例えばＬレベル）になることによってオンからオフに切り替わる。なお、水平ランプ期間Ｒの終了後にはスタート信号ＳＷ＿Ｓｔａｒｔはインアクティブ（例えばＬレベル）になる。
　図９の例では、階調レベルｋの映像信号が書き込まれる画素列、に対応して設けられたスイッチ素子ＳＷｑ＋，ＳＷｑ－（ｑは１～ｍの何れかの整数）、のオンオフを切り替えるタイミングを表す波形が、波形ＳＰｋとして示されている。図９を参照すると、上記スイッチ素子ＳＷｑ＋，ＳＷｑ－は、スタート信号ＳＷ＿Ｓｔａｒｔの立ち上がりでオンした後、一致信号Ｐｑがアクティブになることによってオンからオフに切り替わる。ここで、スイッチ素子ＳＷｑ＋，ＳＷｑ－は、オンからオフに切り替わるタイミングで基準ランプ電圧Ｒｅｆ＿Ｒ＋，Ｒｅｆ＿Ｒ－（図９における電圧Ｐ，Ｑ）をサンプリングする。これらのサンプリングされた電圧Ｐ，Ｑは、データ線Ｄｑ＋，Ｄｑ－に供給される。換言すると、階調レベルｋの映像信号のＤＡ変換結果であるアナログ電圧Ｐ，Ｑがそれぞれデータ線Ｄｑ＋，Ｄｑ－に供給される。
　なお、画像表示モードでは、外部からＨレベルのモード切替信号ＭＤが供給されている。そのため、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスは、それぞれ行走査線Ｇ１～Ｇｎに供給される。それにより、例えばｊ行目の各画素１２に設けられたトランジスタＴｒ１，Ｔｒ２は、一時的にオンする。その結果、ｊ行目の各画素１２に設けられた保持容量Ｃｓ１，Ｃｓ２には、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、各画素１２に設けられたトランジスタＴｒ９はオフ状態を維持する。その後の各画素１２の交流駆動方法については、既に説明した通りである。
　上述のように、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、各水平走査期間の開始時に一斉にオンするが、それぞれ、対応する画素１２に表示させる画像の階調レベルに応じた任意のタイミングでオフする。つまり、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、全て同時にオフする場合もあれば、異なるタイミングでオフする場合もある。また、オフする順番も固定されていない。
　このように、液晶デバイス５０は、ランプ信号を用いて映像信号をＤＡ変換したうえで画素１２に書き込むことにより、画像の直線性を向上させることができる。
（画素検査モードでの液晶デバイス５０の動作）
　続いて、液晶デバイス５０の画素検査モード（画素読み出しモード）での動作について説明する。なお、画素検査モードでは、ランプ信号発生器４０の代わりに検査装置（不図示）が設けられる。或いは、画素検査モードでは、ランプ信号発生器４０が検査装置として機能する。
　画素検査モードでは、まず、検査対象であるｊ行目のｍ個の画素１２に対して検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画素表示モードでの動作と同様である。その後、検査対象であるｊ行目のｍ個の画素１２に書き込まれた映像信号（画素駆動電圧ＶＰＥ）の読み出しが行われる。
　画素読み出し動作では、外部から供給されるモード切替信号ＭＤがＨレベルからＬレベルに切り替わる。そのため、垂直シフトレジスタ＆レベルシフタ１５から出力されるｊ行目の走査パルスが、読み出し用スイッチ選択線ＴＧｊに供給される。それにより、検査対象であるｊ行目の各画素１２に設けられたトランジスタＴｒ９は、一時的にオンする。他方、各画素１２に設けられたトランジスタＴｒ１，Ｔｒ２はオフ状態を維持する。
　例えば、ｊ行目かつｉ列目に設けられた画素１２では、トランジスタＴｒ９がオンすることによって画素駆動電極ＰＥとデータ線Ｄｉ＋とが導通状態となる。このとき、トランジスタＴｒ７，Ｔｒ８をアクティブにし、かつ、トランジスタＴｒ５，Ｔｒ６の何れかをオンすることにより、画素駆動電極ＰＥは、トランジスタＴｒ３，Ｔｒ７又はトランジスタＴｒ４，Ｔｒ８からなるソースフォロワバッファによって駆動された状態となる。それにより、ソースフォロワバッファによって画素駆動電極ＰＥに印可されている駆動電圧ＶＰＥは、データ線Ｄｉ＋に読み出される。
　検査対象であるｊ行目のｍ個の画素１２からデータ線Ｄ１＋～Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥは、アナログスイッチ部１７に設けられたｍ組のＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－を順次オンすることにより、共通配線Ｄｃｏｍ＋に逐次供給される。ランプ信号発生器４０の代わりに設けられた検査装置（不図示）は、共通配線Ｄｃｏｍ＋を介して逐次供給されるｍ個の画素駆動電圧ＶＰＥに基づいて、ｊ行目のｍ個の画素１２の故障（画素の欠陥及び特性劣化）の有無を検出する。
　このような検査は、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて１行ずつ順番に行われる。
　ここで、検査対象の画素１２では、低出力インピーダンスのソースフォロワバッファによって駆動された画素駆動電極ＰＥの電圧ＶＰＥがそのまま読み出されるため、検査対象の画素１２の欠陥や特性劣化を正確かつ容易に検出することが可能である。
　しかしながら、検査対象の画素１２から読み出された画素駆動電圧ＶＰＥは、データ線Ｄｉ＋、スイッチ素子ＳＷｉ＋、及び、共通配線Ｄｃｏｍ＋を介して、外部の検査装置に出力される。そのため、検査対象の画素１２のソースフォロワバッファは、大きな負荷容量及び大きな抵抗を持った配線を駆動する必要がある。
　具体的には、データ線Ｄｉ＋には、ｎ行分の画素１２の配線容量が付加されている。例えば、ＦＨＤ（Ｆｕｌｌ　Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）の場合、データ線Ｄｉ＋には１０８０画素分の配線容量（例えば１ｐＦ）が付加されている。また、共通配線Ｄｃｏｍ＋には、例えば５ｐＦの配線容量が付加されている。そのため、検査対象の画素１２のソースフォロワバッファは、画素駆動電圧ＶＰＥを保持容量Ｃｓ１，Ｃｓ２の何れかの保持電圧と同等レベルに安定させるために、長時間かけて合計６ｐＦ程度の高い負荷容量の充電を行う必要がある。また、画素検査モードでは、全ての画素１２のそれぞれの画素駆動電圧ＶＰＥがシリアルに読み出されるため、検査装置による検査時間が非常に長くなってしまう。つまり、液晶デバイス５０では、検査装置による画素１２の検査を速やかに実行させることができないという問題があった。検査時間の長時間化は、検査コストの増大を引き起こす。
　なお、検査時間を短くするために、画素駆動電圧ＶＰＥが安定するのを待たずに検査対象の画素１２の検査が行われた場合、検査装置は、検査対象の画素１２の欠陥や特性劣化を正確に検出することができない。この場合、例えば、画像表示部１１に全体の画像を表示させてみなければ画素欠陥を特定することができないため、液晶組み立てや投影評価などの工数が増大してしまい、その結果、コストが増大してしまう。
　このような課題に対する解決策は、例えば、特許文献２にも開示されている。特許文献２に開示された液晶表示装置は、画素に映像信号を書き込む経路とは別に、画素から映像信号が読み出される経路を備える。ここで、この液晶表示装置は、検査対象の画素に書き込まれた映像信号の読み出し時には、当該画素への映像信号の書き込み経路の一部をデータ線から電気的に分離させる。それにより、この液晶表示装置は、検査対象の画素に書き込まれた映像信号の読み出し時、複数の画素に対して共通に設けられた書き込み経路上の配線の配線容量を充電する必要がないため、検査対象の画素の検査を速やかに実行させることができる。
　しかしながら、特許文献２に開示された液晶表示装置では、マトリックス状に配置された複数の画素の検査のために、１行当たり、映像信号の読み出し経路上に設けられたシフトレジスタ回路に供給されるクロック信号を水平画素数分（ＦＨＤの場合１９２０回）の遷移を、垂直画素数分（ＦＨＤの場合１０８０回）繰り返す必要があり、依然として、全ての画素の検査に要する時間が長くなってしまう、という課題があった。
　なお、プローバによるウエハ検査では、ウエハに焼き付けられた複数の液晶表示装置（液晶デバイス）のチップが順番に全て検査される。また、ウエハ検査では、複数枚（１ロットであれば２５枚）のウエハが一度に検査される。したがって、一つの液晶デバイスの検査のわずかな遅延によって、ウエハ検査の全体に要する時間が非常に長くなってしまう。
　そこで、画素の速やかな検査を実行することが可能な、実施の形態１にかかる液晶デバイス及びその検査方法が見いだされた。
＜実施の形態１＞
　図１０は、実施の形態１にかかる液晶デバイス１の構成例を示す図である。液晶デバイス１は、ＷＳＳアレイ１００の反射型液晶素子１３０としても用いられる。
　液晶デバイス１は、液晶デバイス５０と比較して、画素１２への映像信号の書き込み経路とは別に、画素１２からの映像信号の読み出し経路をさらに備える。
　具体的には、液晶デバイス１は、液晶デバイス５０と比較して、スイッチ部１８、センスアンプ部１９、ラッチ部２０、及び、シフトレジスタ回路２１ａ，２１ｂをさらに備える。なお、図１０には、通常動作時に液晶デバイス１に接続されるランプ信号発生器４０も示されている。液晶デバイス１のその他の構成については、液晶デバイス５０の場合と同様であるため、その説明を省略する。
　図１１は、液晶デバイス１に設けられた画素１２及びその周辺回路の具体的な構成例を示す図である。図１２は、液晶デバイス１に設けられたスイッチ部１８、センスアンプ部１９、ラッチ部２０、及び、シフトレジスタ回路２１，２２をより詳細に示す図である。
　図１１の例では、ｎ行×ｍ列の画素１２のうち、ｊａ，ｊｂ行目かつｉ列目の２つの画素１２ａ，１２ｂが示されている。ｊａは、１～ｎの任意の奇数であり、ｊｂは、１～ｎのうちｊａ＋１を満たす偶数である。以下、ｊａ行目の任意の列の画素１２を、画素１２ａとも称し、ｊｂ行目の任意の列の画素１２を、画素１２ｂとも称す。
　奇数行目（ｊａ行目）の画素１２である画素１２ａは、トランジスタＴｒ１ａ～Ｔｒ９ａと、保持容量Ｃｓ１ａ，Ｃｓ２ａと、液晶表示素子ＬＣａと、を有する。なお、トランジスタＴｒ１ａ～Ｔｒ９ａ、保持容量Ｃｓ１ａ，Ｃｓ２ａ、及び、液晶表示素子ＬＣａは、それぞれ、トランジスタＴｒ１～Ｔｒ９、保持容量Ｃｓ１，Ｃｓ２、及び、液晶表示素子ＬＣに対応する。
　偶数行目（ｊｂ行目）の画素１２である画素１２ｂは、トランジスタＴｒ１ｂ～Ｔｒ９ｂと、保持容量Ｃｓ１ｂ，Ｃｓ２ｂと、液晶表示素子ＬＣｂと、を有する。なお、トランジスタＴｒ１ｂ～Ｔｒ９ｂ、保持容量Ｃｓ１ｂ，Ｃｓ２ｂ、及び、液晶表示素子ＬＣｂは、それぞれ、トランジスタＴｒ１～Ｔｒ９、保持容量Ｃｓ１，Ｃｓ２、及び、液晶表示素子ＬＣに対応する。
　ここで、ｊａ行目かつｉ列目の画素１２ａでは、トランジスタＴｒ９ａが、画素駆動電極ＰＥａとデータ線Ｄｉ＋との間に設けられ、読み出し用スイッチ選択線ＴＧｊａによってオンオフを切り替える。それに対し、ｊｂ行目かつｉ列目の画素１２ｂでは、トランジスタＴｒ９ｂが、画素駆動電極ＰＥｂとデータ線Ｄｉ－との間に設けられ、読み出し用スイッチ選択線ＴＧｊｂによってオンオフを切り替える。
　スイッチ部１８は、検査対象の行のｍ個の画素１２からｍ本のデータ線Ｄ１＋～Ｄｍ＋のそれぞれに正極性の画素駆動電圧として読み出されたｍ個の正極性の映像信号の電圧を、ノードＮｄ１＿１～Ｎｄ１＿ｍに出力するか否かを切り替える。また、スイッチ部１８は、検査対象の行のｍ個の画素１２からｍ本のデータ線Ｄ１－～Ｄｍ－のそれぞれに負極性の画素駆動電圧として読み出されたｍ個の負極性の映像信号の電圧を、ノードＮｄ２＿１～Ｎｄ２＿ｍに出力するか否かを切り替える。さらに、スイッチ部１８は、ｍ組のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－に対して電圧供給線ｍｉｄの所定電圧（所定電圧ｍｉｄ）を出力するか否かの切り替えも行う。所定電圧ｍｉｄは、例えば、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの中間の電圧値を示す。
　センスアンプ部１９は、ｍ本のデータ線Ｄ１＋～Ｄｍ＋からスイッチ部１８を介してノードＮｄ１＿１～Ｎｄ１＿ｍのそれぞれに出力された電圧と、所定電圧ｍｉｄと、の間の電位差を増幅して、増幅信号ｅａ＿１～ｅａ＿ｍを出力する。また、センスアンプ部１９は、ｍ本のデータ線Ｄ１－～Ｄｍ－からスイッチ部１８を介してノードＮｄ２＿１～Ｎｄ２＿ｍのそれぞれに出力された電圧と、所定電圧ｍｉｄと、の間の電位差を増幅して、増幅信号ｅｂ＿１～ｅｂ＿ｍを出力する。ラッチ部２０は、センスアンプ部１９から出力されたｍ組の増幅信号ｅａ＿１，ｅｂ＿１～ｅａ＿ｍ，ｅｂ＿ｍをラッチして一斉に出力する。
　図１２を参照すると、スイッチ部１８は、ｍ個のスイッチ素子ＳＷ２＿１～ＳＷ２＿ｍと、ｍ個のスイッチ素子ＳＷ３＿１～ＳＷ３＿ｍと、ｍ個のスイッチ素子ＳＷ７＿１～ＳＷ７＿ｍと、ｍ個のスイッチ素子ＳＷ８＿１～ＳＷ８＿ｍと、を備える。センスアンプ部１９は、ｍ組のセンスアンプＳＡａ＿１，ＳＡｂ＿１～ＳＡａ＿ｍ，ＳＡｂ＿ｍを備える。ラッチ部２０は、ｍ組のスイッチ素子ＳＷ４ａ＿１，ＳＷ４ｂ＿１～ＳＷ４ａ＿ｍ，ＳＷ４ｂ＿ｍを備える。
　スイッチ部１８において、スイッチ素子ＳＷ２＿１～ＳＷ２＿ｍは、それぞれ、データ線Ｄ１＋～Ｄｍ＋とノードＮｄ１＿１～Ｎｄ１＿ｍとの間に設けられ、切替信号ＫＳＷによってオンオフを切り替える。スイッチ素子ＳＷ３＿１～ＳＷ３＿ｍは、それぞれ、ノードＮｄ１＿１～Ｎｄ１＿ｍと電圧供給線ｍｉｄとの間に設けられ、切替信号ｎｕｔによってオンオフを切り替える。また、スイッチ素子ＳＷ７＿１～ＳＷ７＿ｍは、それぞれ、データ線Ｄ１－～Ｄｍ－とノードＮｄ２＿１～Ｎｄ２＿ｍとの間に設けられ、切替信号ＫＳＷによってオンオフを切り替える。スイッチ素子ＳＷ８＿１～ＳＷ８＿ｍは、それぞれ、ノードＮｄ２＿１～Ｎｄ２＿ｍと電圧供給線ｍｉｄとの間に設けられ、切替信号ｎｕｔによってオンオフを切り替える。
　センスアンプ部１９において、センスアンプＳＡａ＿１～ＳＡａ＿ｍは、ノードＮｄ１＿１～Ｎｄ１＿ｍのそれぞれの電圧と、所定電圧ｍｉｄと、の間の電位差を増幅して、増幅信号ｅａ＿１～ｅａ＿ｍを出力する。また、センスアンプＳＡｂ＿１～ＳＡｂ＿ｍは、ノードＮｄ２＿１～Ｎｄ２＿ｍのそれぞれの電圧と、所定電圧ｍｉｄと、の間の電位差を増幅して、増幅信号ｅｂ＿１～ｅｂ＿ｍを出力する。
　ラッチ部２０において、スイッチ素子ＳＷ４ａ＿１～ＳＷ４ａ＿ｍは、それぞれ、増幅信号ｅａ＿１～ｅａ＿ｍが伝搬する信号線上に設けられ、トリガ信号Ｔｌａｔによってオンオフを切り替える。また、スイッチ素子ＳＷ４ｂ＿１～ＳＷ４ｂ＿ｍは、それぞれ、増幅信号ｅｂ＿１～ｅｂ＿ｍが伝搬する信号線上に設けられ、トリガ信号Ｔｌａｔによってオンオフを切り替える。
　例えば、スイッチ素子ＳＷ２＿１～ＳＷ２＿ｍをオンし、スイッチ素子ＳＷ３＿１～ＳＷ３＿ｍをオンすることにより、ｍ個のデータ線Ｄ１＋～Ｄｍ＋と電圧供給線ｍｉｄとがショートする。それにより、ｍ個のデータ線Ｄ１＋～Ｄｍ＋の電圧は、所定電圧ｍｉｄにリフレッシュされる。同様に、スイッチ素子ＳＷ７＿１～ＳＷ７＿ｍをオンし、スイッチ素子ＳＷ８＿１～ＳＷ８＿ｍをオンすることにより、ｍ個のデータ線Ｄ１－～Ｄｍ－と電圧供給線ｍｉｄとがショートする。それにより、ｍ個のデータ線Ｄ１－～Ｄｍ－の電圧は、所定電圧ｍｉｄにリフレッシュされる。
　また、例えば、スイッチ素子ＳＷ２＿１～ＳＷ２＿ｍをオンし、スイッチ素子ＳＷ３＿１～ＳＷ３＿ｍをオフすることにより、検査対象のｊａ行のｍ個の画素１２ａからｍ個のデータ線Ｄ１＋～Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧がノードＮｄ１＿１～Ｎｄ１＿ｍに出力される。同様に、スイッチ素子ＳＷ７＿１～ＳＷ７＿ｍをオンし、スイッチ素子ＳＷ８＿１～ＳＷ８＿ｍをオフすることにより、検査対象のｊｂ行のｍ個の画素１２ｂからｍ個のデータ線Ｄ１－～Ｄｍ－のそれぞれに読み出されたｍ個の画素駆動電圧がノードＮｄ２＿１～Ｎｄ２＿ｍに出力される。このとき、センスアンプＳＡａ＿１～ＳＡａ＿ｍは、ノードＮｄ１＿１～Ｎｄ１＿ｍのそれぞれの電圧と、所定電圧ｍｉｄと、の間の電位差を増幅して、Ｈ又はＬレベルで表される増幅信号ｅａ＿１～ｅａ＿ｍを出力する。また、このとき、センスアンプＳＡｂ＿１～ＳＡｂ＿ｍは、ノードＮｄ２＿１～Ｎｄ２＿ｍのそれぞれの電圧と、所定電圧ｍｉｄと、の間の電位差を増幅して、Ｈ又はＬレベルで表される増幅信号ｅｂ＿１～ｅｂ＿ｍを出力する。そして、ラッチ部２０において、スイッチ素子ＳＷ４ａ＿１～ＳＷ４ａ＿ｍは、センスアンプＳＡａ＿１～ＳＡａ＿ｍの増幅信号ｅａ＿１～ｅａ＿ｍをラッチし、且つ、スイッチ素子ＳＷ４ｂ＿１～ＳＷ４ｂ＿ｍは、センスアンプＳＡｂ＿１～ＳＡｂ＿ｍの増幅信号ｅｂ＿１～ｅｂ＿ｍをラッチして、それらを一斉に出力する。
（センスアンプＳＡａ＿ｉの具体的な構成例）
　図１３は、センスアンプＳＡａ＿ｉの具体的な構成例を示す回路図である。図１３には、電圧源回路３０も示されている。
　図１３に示すように、センスアンプＳＡａ＿ｉは、トランジスタＴｒ１１～Ｔｒ１７を備える。トランジスタＴｒ１３～Ｔｒ１６は、何れもＰチャネルＭＯＳトランジスタであって、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１７は、何れもＮチャネルＭＯＳトランジスタである。電圧源回路３０は、トランジスタＴｒ２１～Ｔｒ２５を備える。トランジスタＴｒ２１，Ｔｒ２４は、何れもＰチャネルＭＯＳトランジスタであって、トランジスタＴｒ２２，Ｔｒ２３，Ｔｒ２５は、何れもＮチャネルＭＯＳトランジスタである。
　トランジスタＴｒ１５，Ｔｒ１６は、電源電圧端子Ｖｄｄと接地電圧端子Ｖｓｓとの間に並列に設けられ、それぞれのゲートにノードＮ２の電圧が印可されている。トランジスタＴｒ１３，Ｔｒ１４は、それぞれトランジスタＴｒ１５，Ｔｒ１６に直列に設けられ、それぞれのゲートには、電圧源回路３０の出力電圧Ｖａが印加されている。トランジスタＴｒ１１，Ｔｒ１２は、それぞれトランジスタＴｒ１３，Ｔｒ１４に直列に設けられ、それぞれのゲートには、ノードＮｄ１＿ｉの電圧が供給される非反転入力端子、及び、所定電圧ｍｉｄが供給される反転入力端子が接続されている。トランジスタＴｒ１７は、トランジスタＴｒ１１，Ｔｒ１２と、接地電圧端子Ｖｓｓと、の間に設けられ、ゲートには、電圧源回路３０の出力電圧Ｖｂが印可されている。トランジスタＴｒ１１，Ｔｒ１３間ノードＮ１の電圧は、インバータＩＮＶ３によって反転された後、増幅信号ｅａ＿ｉとして出力される。
　電圧源回路３０において、トランジスタＴｒ２１～Ｔｒ２３は、何れもダイオード接続されており、電源電圧端子Ｖｄｄと接地電圧端子Ｖｓｓとの間に直列に設けられている。トランジスタＴｒ２１，Ｔｒ２２のゲート電圧は、電圧源回路３０の電圧Ｖａとして出力される。トランジスタＴｒ２４，Ｔｒ２５は、何れもダイオード接続されており、電源電圧端子Ｖｄｄと接地電圧端子Ｖｓｓとの間に直列に設けられている。トランジスタＴｒ２５のゲート電圧は、電圧源回路３０の電圧Ｖｂとして出力される。
　なお、センスアンプＳＡａ＿ｉの構成は、図１３に示す構成に限られず、同等の機能を実現可能な他の構成、及び、よりゲインの高い高性能なセンスアンプの構成に適宜変更可能である。
　センスアンプＳＡｂ＿ｉの構成については、非反転入力端子に対してノードＮｄ１＿ｉの電圧の代わりにノードＮｄ２＿ｉの電圧が供給され、インバータＩＮＶ３から増幅信号ｅａ＿ｉの代わりに増幅信号ｅｂ＿ｉが出力される以外、センスアンプＳＡａ＿ｉと同様であるため、その説明を省略する。
　シフトレジスタ回路２１ａは、ダイナミック型シフトレジスタの構成を有し、ラッチ部２０から一斉に出力された増幅信号ｅａ＿１～ｅａ＿ｍを取り込んで、これらをシフトしながら一つずつ順番に検査信号（検出信号）ＴＯＵＴ１として出力する。シフトレジスタ回路２１ｂは、ダイナミック型シフトレジスタの構成を有し、ラッチ部２０から一斉に出力された増幅信号ｅｂ＿１～ｅｂ＿ｍを取り込んで、これらをシフトしながら一つずつ順番に検査信号（検出信号）ＴＯＵＴ２として出力する。
　図１４は、液晶デバイス１に設けられたシフトレジスタ回路２１ａをより詳細に示す図である。シフトレジスタ回路２１ａは、インバータＩＮＶ１＿１～ＩＮＶ１＿ｍと、インバータＩＮＶ２＿１～ＩＮＶ２＿ｍと、スイッチ素子ＳＷ５＿１～ＳＷ５＿ｍと、スイッチ素子ＳＷ６＿１～ＳＷ６＿ｍと、バッファＢＦ１と、を備える。
　シフトレジスタ回路２１ａにおいて、接地電圧端子Ｖｓｓと出力端子ＯＵＴとの間には、直列接続されたスイッチ素子ＳＷ５＿ｉ、インバータＩＮＶ１＿ｉ、スイッチ素子ＳＷ６＿ｉ、及び、インバータＩＮＶ２＿ｉの組み合わせが、ｍ組、直列に設けられている。インバータＩＮＶ２＿ｍの後段には、出力端子ＯＵＴを介した外部に検査信号ＴＯＵＴ１を出力するバッファＢＦ１が設けられている。ラッチ部２０から一斉に出力された増幅信号ｅａ＿１～ｅａ＿ｍは、それぞれ、インバータＩＮＶ１＿１～ＩＮＶ１＿ｍの出力端子に供給される。なお、スイッチ素子ＳＷ５＿１～ＳＷ５＿ｍは、クロック信号ＴＣＫによってオンオフを切り替える。また、スイッチ素子ＳＷ６＿１～ＳＷ６＿ｍは、クロック信号ＴＣＫｂによってスイッチ素子ＳＷ５＿１～ＳＷ５＿ｍと相補的にオンオフを切り替える。シフトレジスタ回路２１ａの構成は、図１４に示す構成に限られず同等の機能を実現可能な他の構成に適宜変更可能である。
　シフトレジスタ回路２１ｂの構成については、増幅信号ｅａ＿１～ｅａ＿ｍの代わりに増幅信号ｅｂ＿１～ｅｂ＿ｍが供給され、出力端子ＯＵＴから検査信号ＴＯＵＴ１の代わりにＴＯＵＴ２が出力される以外、シフトレジスタ回路２１ａと同様であるため、その説明を省略する。
（画素検査モードでの液晶デバイス１の動作）
　続いて、図１０，図１１等に加えて図１５を用いて、液晶デバイス１の画素検査モードでの動作について説明する。図１５は、液晶デバイス１の画素検査モードでの動作を示すタイミングチャートである。
　まず、検査対象であるｊａ，ｊｂ行目の複数の画素１２に対して検査用の映像信号の書き込みが行われる（時刻ｔ１ａ，ｔ１ｂ）。なお、既に説明した通り、ｊａは、１～ｎの任意の奇数であり、ｊｂは、１～ｎのうちｊａ＋１を満たす偶数である。
　このときの動作は、基本的には、画像表示モードにおける映像信号の書き込み動作と同様である。具体的には、外部からＨレベルのモード切替信号ＭＤが供給される。
　それにより、まず、ｊａ行目のｍ個の画素１２ａに対して検査用の映像信号の書き込みが行われる（時刻ｔ１ａ）。具体的には、垂直シフトレジスタ＆レベルシフタ１５から出力されるｊａ行目の走査パルスが、ｊａ行目の行走査線Ｇｊａに供給される。そのため、例えば、ｊａ行目の各画素１２ａに設けられたトランジスタＴｒ１ａ，Ｔｒ２ａは、行走査線Ｇｊａに走査パルスが供給されることによって一時的にオンする（時刻ｔ１ａ）。その結果、ｊａ行目の各画素１２ａに設けられた保持容量Ｃｓ１ａ，Ｃｓ２ａには、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、各画素１２ａに設けられたトランジスタＴｒ９ａはオフ状態を維持する。
　その後、ｊｂ行目のｍ個の画素１２ｂに対して検査用の映像信号の書き込みが行われる（時刻ｔ１ｂ）。具体的には、垂直シフトレジスタ＆レベルシフタ１５から出力されるｊｂ行目の走査パルスが、ｊｂ行目の行走査線Ｇｊｂに供給される。そのため、例えば、ｊｂ行目の各画素１２ｂに設けられたトランジスタＴｒ１ｂ，Ｔｒ２ｂは、行走査線Ｇｊｂに走査パルスが供給されることによって一時的にオンする（時刻ｔ１ｂ）。その結果、ｊｂ行目の各画素１２ｂに設けられた保持容量Ｃｓ１ｂ，Ｃｓ２ｂには、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、各画素１２ｂに設けられたトランジスタＴｒ９ｂはオフ状態を維持する。
　次に、検査対象であるｊａ，ｊｂ行目の複数の画素１２に書き込まれた映像信号の読み出しが行われる。なお、このとき、外部から供給されるモード切替信号ＭＤは、ＨレベルからＬレベルに切り替わる。また、このとき、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は何れもオフに制御される（アナログスイッチ部１７の各スイッチ素子のオンオフを制御する制御信号Ａ＿ＳＷ（換言すると、信号Ｐ１～Ｐｍ）はインアクティブ（Ｌレベル）に制御される）。
　まず、切替信号ＫＳＷをアクティブ（例えばＨレベル）にすることによってスイッチ素子ＳＷ２＿１～ＳＷ２＿ｍ、ＳＷ７＿１～ＳＷ７＿ｍをオフからオンに切り替える（時刻ｔ２）。それにより、センスアンプＳＡａ＿１～ＳＡａ＿ｍのそれぞれの非反転入力端子と、データ線Ｄ１＋～Ｄｍ＋と、が導通状態となり、かつ、センスアンプＳＡｂ＿１～ＳＡｂ＿ｍのそれぞれの被反転入力端子と、データ線Ｄ１－～Ｄｍ－と、が導通状態となる。
　その後、切替信号ｎｕｔを一時的にアクティブ（例えばＨレベル）にすることによってスイッチ素子ＳＷ３＿１～ＳＷ３＿ｍ、ＳＷ８＿１～ＳＷ８＿ｍを一時的にオンする（時刻ｔ３）。それにより、データ線Ｄ１＋～Ｄｍ＋と電圧供給線ｍｉｄとがショートするため、データ線Ｄ１＋～Ｄｍ＋の電圧は、所定電圧ｍｉｄにリフレッシュされる。また、データ線Ｄ１－～Ｄｍ－と電圧供給線ｍｉｄとがショートするため、データ線Ｄ１－～Ｄｍ－の電圧は、所定電圧ｍｉｄにリフレッシュされる。
　次に、検査対象であるｊａ行目のｍ個の画素１２ａのそれぞれの保持容量Ｃｓ１ａに書き込まれた正極性の映像信号のデータ線Ｄ１＋～Ｄｍ＋への読み出し、及び、検査対象であるｊｂ行目のｍ個の画素１２ｂのそれぞれの保持容量Ｃｓ１ｂに書き込まれた正極性の映像信号のデータ線Ｄ１－～Ｄｍ－への読み出し、が行われる。なお、このとき、外部からＨレベルのモード切替信号ＴＭＤが供給される。
　まず、ゲート制御信号Ｓ＋，Ｓ－のうちゲート制御信号Ｓ＋のみをアクティブ（Ｈレベル）にする（時刻ｔ４）。それにより、ｊａ行目の各画素１２ａのトランジスタＴｒ５ａと、ｊｂ行目の各画素１２ｂのトランジスタＴｒ５ｂとが、それぞれオンする。また、このとき、ゲート制御信号Ｂをアクティブ（Ｌレベル）にすることによって、ｊａ行目の各画素１２ａのトランジスタＴｒ３ａ，Ｔｒ７ａからなる正極性側のソースフォロワバッファを動作させ、且つ、ｊｂ行目の各画素１２ｂのトランジスタＴｒ３ｂ，Ｔｒ７ｂからなる正極性側のソースフォロワバッファを動作させる（時刻ｔ４）。それにより、ｊａ行目の各画素１２ａの画素駆動電極ＰＥａには、保持容量Ｃｓ１ａに保持された正極性の映像信号の電圧が充電され、ｊｂ行目の各画素１２ｂの画素駆動電極ＰＥｂには、保持容量Ｃｓ１ｂに保持された正極性の映像信号の電圧が充電される。
　その後、垂直シフトレジスタ＆レベルシフタ１５から出力されるｊａ，ｊｂ行目の走査パルスがｊａ，ｊｂ行目の読み出し用スイッチ選択線ＴＧｊａ，ＴＧｊｂにそれぞれ供給される（時刻ｔ５）。
　それにより、ｊａ行目の各画素１２ａに設けられたトランジスタＴｒ９ａは、読み出し用スイッチ選択線ＴＧｊａに走査パルスが供給されることによって一時的にオンし、ｊｂ行目の各画素１２ｂに設けられたトランジスタＴｒ９ｂは、読み出し用スイッチ選択線ＴＧｊｂに走査パルスが供給されることによって一時的にオンする。そのため、ｊａ行目のｍ個の画素１２ａの画素駆動電極ＰＥａと、データ線Ｄ１＋～Ｄｍ＋と、がそれぞれ導通状態となり、ｊｂ行目のｍ個の画素１２ｂの画素駆動電極ＰＥｂと、データ線Ｄ１－～Ｄｍ－と、がそれぞれ導通状態となる。その結果、ｊａ行目のｍ個の画素１２ａの画素駆動電極ＰＥａに充電された正極性の映像信号の電圧ＶＰＥａは、正極性の画素駆動電圧として、それぞれデータ線Ｄ１＋～Ｄｍ＋に読み出され、保持される。また、ｊｂ行目のｍ個の画素１２ｂの画素駆動電極ＰＥｂに充電された正極性の映像信号の電圧ＶＰＥｂは、正極性の画素駆動電圧として、それぞれデータ線Ｄ１－～Ｄｍ－に読み出され、保持される。
　ここで、アナログスイッチ部１７の全てのスイッチがオフに制御されているため、データ線Ｄｉ＋には、共通配線Ｄｃｏｍ＋の５ｐＦ程度の配線容量は付加されておらず、ｎ行分の画素１２の配線容量のみが付加されている。例えば、ＦＨＤの場合、データ線Ｄｉ＋には、１０８０画素分の１ｐＦ程度の配線容量のみが付加されている。そのため、液晶デバイス１では、検査対象のｊａ行目かつｉ列目の画素１２ａに設けられたソースフォロワバッファ（Ｔｒ３ａ，Ｔｒ７ａ）が、共通配線Ｄｃｏｍ＋の配線容量や配線抵抗の影響を受けずに、データ線Ｄｉ＋を短時間で充電することができる。
　同様に、アナログスイッチ部１７の全てのスイッチがオフに制御されているため、データ線Ｄｉ－には、共通配線Ｄｃｏｍ－の５ｐＦ程度の配線容量は付加されておらず、ｎ行分の画素１２の配線容量のみが付加されている。例えば、ＦＨＤの場合、データ線Ｄｉ－には、１０８０画素分の１ｐＦ程度の配線容量のみが付加されている。そのため、液晶デバイス１では、検査対象のｊｂ行目かつｉ列目の画素１２ｂに設けられたソースフォロワバッファ（Ｔｒ３ｂ，Ｔｒ７ｂ）が、共通配線Ｄｃｏｍ－の配線容量や配線抵抗の影響を受けずに、データ線Ｄｉ－を短時間で充電することができる。
　データ線Ｄ１＋～Ｄｍ＋のそれぞれに読み出されたｊａ行目のｍ個の画素１２ａの正極性の映像信号の電圧（正極性の画素駆動電圧）は、それぞれ、センスアンプＳＡａ＿１～ＳＡａ＿ｍの非反転入力端子に供給される。データ線Ｄ１－～Ｄｍ－のそれぞれに読み出されたｊｂ行目のｍ個の画素１２ｂの正極性の映像信号の電圧（正極性の画素駆動電圧）は、それぞれ、センスアンプＳＡｂ＿１～ＳＡｂ＿ｍの被反転入力端子に供給される。
　センスアンプＳＡａ＿１～ＳＡａ＿ｍは、ｊａ行目のｍ個の画素１２ａのそれぞれからデータ線Ｄ１＋～Ｄｍ＋に読み出されたｍ個の正極性の映像信号の電圧と、所定電圧ｍｉｄと、の間のそれぞれの電位差を増幅して、Ｈ又はＬレベルで表される増幅信号ｅａ＿１～ｅａ＿ｍを出力する。また、センスアンプＳＡｂ＿１～ＳＡｂ＿ｍは、ｊｂ行目のｍ個の画素１２ｂのそれぞれからデータ線Ｄ１－～Ｄｍ－に読み出されたｍ個の正極性の映像信号の電圧と、所定電圧ｍｉｄと、の間のそれぞれの電位差を増幅して、Ｈ又はＬレベルで表される増幅信号ｅｂ＿１～ｅｂ＿ｍを出力する。
　そして、ラッチ部２０に設けられたスイッチ素子ＳＷ４ａ＿１～ＳＷ４ａ＿ｍ及びスイッチ素子ＳＷ４ｂ＿１～ＳＷ４ｂ＿ｍは、トリガ信号Ｔｌａｔが一時的にアクティブになったタイミングで、増幅信号ｅａ＿１～ｅａ＿ｍ及び増幅信号ｅｂ＿１～ｅｂ＿ｍを一斉に出力する（時刻ｔ６）。
　その後、シフトレジスタ回路２１ａは、ラッチ部２０から一斉に出力された増幅信号ｅａ＿１～ｅａ＿ｍを取り込んで、これらをシフトしながら一つずつ順番に検査信号ＴＯＵＴ１として出力する（時刻ｔ７）。また、シフトレジスタ回路２１ｂは、ラッチ部２０から一斉に出力された増幅信号ｅｂ＿１～ｅｂ＿ｍを取り込んで、これらをシフトしながら一つずつ順番に検査信号ＴＯＵＴ２として出力する（時刻ｔ７）。
　液晶デバイス１の外部に設けられた検査装置（不図示）は、この検査信号ＴＯＵＴ１，ＴＯＵＴ２の値と期待値とを比較することにより、検査対象であるｊ行目のｍ個の画素１２の故障（欠陥や特性劣化など）を検出する。
　このような検査は、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて２行ずつ順番に行われる。
　全ての画素１２の保持容量Ｃｓ１（Ｃｓ１ａ，Ｃｓ１ｂ）に書き込まれた信号の検査が完了すると、続いて、全ての画素１２の保持容量Ｃｓ２（Ｃｓ２ａ，Ｃｓ２ｂ）に書き込まれた信号の検査が行われる。具体的な処理内容については、時刻ｔ４において、ゲート制御信号Ｓ＋の代わりにゲート制御信号Ｓ－をアクティブ（Ｈレベル）にして、ｊａ行目の各画素１２ａのトランジスタＴｒ６ａと、ｊｂ行目の各画素１２ｂのトランジスタＴｒ６ｂと、をオンにする以外、全ての画素１２の保持容量Ｃｓ１（Ｃｓ１ａ，Ｃｓ１ｂ）に書き込まれた信号の検査と同様であるため、その説明を省略する。
　このように、本実施の形態にかかる液晶デバイス１は、画素１２への映像信号を書き込む経路とは別に、画素１２からの映像信号の読み出し経路を備え、検査対象の画素１２に書き込まれた映像信号の読み出し時には、画素１２への映像信号の書き込み経路の一部をデータ線から電気的に分離させる。それにより、本実施の形態にかかる液晶デバイス１は、検査対象の画素１２に書き込まれた映像信号の読み出し時、例えば共通配線Ｄｃｏｍ＋，Ｄｃｏｍ－の配線容量を余計に充電する必要がなくなるため、各画素１２のソースフォロワバッファによって画素駆動電圧ＶＰＥを安定させるまでの時間を短縮させることができ、その結果、検査装置による画素１２の検査を速やかに実行させることができる。
　また、本実施の形態にかかる液晶デバイス１では、縦画素連結についての検査も可能である。例えば、液晶デバイス１は、縦方向に隣接する画素１２ａ，１２ｂのそれぞれの画素駆動電極ＰＥａ，ＰＥｂが製造上の不具合によってショートしていることを検出することができる。
　例えば、画素駆動電極ＰＥａ，ＰＥｂがショートしていない正常状態の場合において、画素１２ａの保持容量Ｃｓ１ａに１Ｖの映像信号の電圧が書き込まれ、画素１２ａに縦方向に隣接する画素１２ｂの保持容量Ｃｓ１ｂに４Ｖの映像信号の電圧が書き込まれた場合、画素１２ａのトランジスタＴｒ５ａ，Ｔｒ７ａ，Ｔｒ９ａがオンすることによって、データ線Ｄｉ＋には１Ｖの画素駆動電圧が出力され、画素１２ｂのトランジスタＴｒ５ｂ，Ｔｒ７ｂ，Ｔｒ９ｂがオンすることによって、データ線Ｄｉ－には１Ｖの画素駆動電圧が出力される。ここで、所定電圧ｍｉｄが２Ｖに設定されている場合、センスアンプＳＡａ＿ｉは、Ｌレベルの増幅信号ｅａ＿ｉを出力し、センスアンプＳＡｂ＿ｉは、Ｈレベルの増幅信号ｅｂ＿ｉを出力する。
　それに対し、画素駆動電極ＰＥａ，ＰＥｂがショートしている場合において、画素１２ａの保持容量Ｃｓ１ａに１Ｖの映像信号の電圧が書き込まれ、画素１２ａに縦方向に隣接する画素１２ｂの保持容量Ｃｓ１ｂに４Ｖの映像信号の電圧が書き込まれた場合、画素１２ａのトランジスタＴｒ５ａ，Ｔｒ７ａ，Ｔｒ９ａがオンすることによって、データ線Ｄｉ＋には２．５Ｖの画素駆動電圧が出力され、画素１２ｂのトランジスタＴｒ５ｂ，Ｔｒ７ｂ，Ｔｒ９ｂがオンすることによって、データ線Ｄｉ－には２．５Ｖの画素駆動電圧が出力される。ここで、所定電圧ｍｉｄが２Ｖに設定されている場合、センスアンプＳＡａ＿ｉは、Ｈレベルの増幅信号ｅａ＿ｉを出力し、センスアンプＳＡｂ＿ｉは、Ｈレベルの増幅信号ｅｂ＿ｉを出力する。
　このように、液晶デバイス１は、縦方向に隣接する画素１２ａ，１２ｂのそれぞれの画素駆動電極ＰＥａ，ＰＥｂが製造上の不具合によってショートしていることを検出することができる。
　また、本実施の形態にかかる液晶デバイス１では、各画素１２に設けられた保持容量Ｃｓ１，Ｃｓ２に蓄積された電荷のリークを検査することもできる。換言すると、各画素１２ａに設けられた保持容量Ｃｓ１ａ，Ｃｓ２ａに蓄積された電荷のリーク、及び、各画素１２ｂに設けられた保持ようようＣｓ１ｂ，Ｃｓ２ｂに蓄積された電荷のリーク、を検査することもできる。
　各画素１２ａにおいて、トランジスタＴｒ１ａのドレインを形成するＮ型拡散層と、Ｐウエルとは、ＰＮ接合されている。そのため、製造プロセスにおいてＰＮ接合部分に欠陥が生じた場合、保持容量Ｃｓ１ａに蓄積された電荷は、ＰＮ接合部分を介して、Ｐウエルにリークしてしまう可能性がある。それにより、保持容量Ｃｓ１ａの電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。同様に、トランジスタＴｒ２ａのドレインを形成するＮ型拡散層と、Ｐウエルとは、ＰＮ接合されている。そのため、製造プロセスにおいてＰＮ接合部分に欠陥が生じた場合、保持容量Ｃｓ２ａに蓄積された電荷は、ＰＮ接合部分を介して、Ｐウエルにリークしてしまう可能性がある。それにより、保持容量Ｃｓ２ａの電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。この場合、液晶表示パネル（画像表示部１１の表示画面）の表示画像に画素欠陥が生じてしまう。
　また、各画素１２ｂにおいて、トランジスタＴｒ１ｂのドレインを形成するＮ型拡散層と、Ｐウエルとは、ＰＮ接合されている。そのため、製造プロセスにおいてＰＮ接合部分に欠陥が生じた場合、保持容量Ｃｓ１ｂに蓄積された電荷は、ＰＮ接合部分を介して、Ｐウエルにリークしてしまう可能性がある。それにより、保持容量Ｃｓ１ｂの電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。同様に、トランジスタＴｒ２ｂのドレインを形成するＮ型拡散層と、Ｐウエルとは、ＰＮ接合されている。そのため、製造プロセスにおいてＰＮ接合部分に欠陥が生じた場合、保持容量Ｃｓ２ｂに蓄積された電荷は、ＰＮ接合部分を介して、Ｐウエルにリークしてしまう可能性がある。それにより、保持容量Ｃｓ２ｂの電圧は、接地電圧レベルに向かって徐々に減少してしまう可能性がある。この場合、液晶表示パネル（画像表示部１１の表示画面）の表示画像に画素欠陥が生じてしまう。
　そこで、本実施の形態にかかる液晶デバイス１では、各画素１２ａに設けられた保持容量Ｃｓ１ａ，Ｃｓ２ａに蓄積された電荷のリークを検査する場合、検査対象の画素１２ａの保持容量Ｃｓ１ａに映像信号が書き込まれてから、保持容量Ｃｓ１ａに書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。同様に、検査対象の画素１２ａの保持容量Ｃｓ２ａに映像信号が書き込まれてから、保持容量Ｃｓ２ａに書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。
　それにより、保持容量Ｃｓ１ａの電荷がリークしている場合、時間の経過によって保持容量Ｃｓ１ａに保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ（Ｔｒ３ａ，Ｔｒ７ａ）によって、そのまま画素駆動電圧として出力される。同様に、保持容量Ｃｓ２ａの電荷がリークしている場合、時間の経過によって保持容量Ｃｓ２ａに保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ（Ｔｒ４ａ，Ｔｒ８ａ）によって、そのまま画素駆動電圧として出力される。
　検査対象の画素１２ａに設けられた保持容量Ｃｓ１ａの電荷のリークを検査する場合、例えば、保持容量Ｃｓ１ａから読み出される画素駆動電圧の期待値を２．６Ｖに設定し、所定電圧ｍｉｄを２．５Ｖに設定する。それにより、例えば、検査対象の画素１２ａに設けられた保持容量Ｃｓ１ａの電荷がリークしていない場合、当該画素１２ａから読み出された画素駆動電圧が２．６Ｖを示すため、センスアンプの出力は、検査対象の画素１２ａが正常であることを表すＨレベルを示す。それに対し、検査対象の画素１２ａの保持容量Ｃｓ１ａの電荷がリークしている場合、当該画素１２ａから読み出された画素駆動電圧が期待値よりも低い値（例えば２．４Ｖ）を示すため、センスアンプの出力は、検査対象の画素１２ａに設けられた保持容量Ｃｓ１ａの電荷がリークしていることを表すＬレベルを示す。その後、画素駆動電圧の期待値の微調整及び検査を繰り返すことにより、保持容量Ｃｓ１ａのリーク量を特定することが可能である。
　同様にして、検査対象の画素１２ａに設けられた保持容量Ｃｓ２ａの電荷のリークを検査する場合、例えば、保持容量Ｃｓ２ａから読み出される画素駆動電圧の期待値を２．６Ｖに設定し、所定電圧ｍｉｄを２．５Ｖに設定する。それにより、例えば、検査対象の画素１２ａに設けられた保持容量Ｃｓ２ａの電荷がリークしていない場合、当該画素１２ａから読み出された画素駆動電圧が２．６Ｖを示すため、センスアンプの出力は、検査対象の画素１２ａが正常であることを表すＨレベルを示す。それに対し、検査対象の画素１２ａの保持容量Ｃｓ２ａの電荷がリークしている場合、当該画素１２ａから読み出された画素駆動電圧が期待値よりも低い値（例えば２．４Ｖ）を示すため、センスアンプの出力は、検査対象の画素１２ａに設けられた保持容量Ｃｓ２ａの電荷がリークしていることを表すＬレベルを示す。その後、画素駆動電圧の期待値の微調整及び検査を繰り返すことにより、保持容量Ｃｓ２ａのリーク量を特定することが可能である。
　また、本実施の形態にかかる液晶デバイス１では、各画素１２ｂに設けられた保持容量Ｃｓ１ｂ，Ｃｓ２ｂに蓄積された電荷のリークを検査する場合、検査対象の画素１２ｂの保持容量Ｃｓ１ｂに映像信号が書き込まれてから、保持容量Ｃｓ１ｂに書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。同様に、検査対象の画素１２ｂの保持容量Ｃｓ２ｂに映像信号が書き込まれてから、保持容量Ｃｓ２ｂに書き込まれた映像信号が読み出されるまでの時間を、通常の検査時よりも長くする。
　それにより、保持容量Ｃｓ１ｂの電荷がリークしている場合、時間の経過によって保持容量Ｃｓ１ｂに保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ（Ｔｒ３ｂ，Ｔｒ７ｂ）によって、そのまま画素駆動電圧として出力される。同様に、保持容量Ｃｓ２ｂの電荷がリークしている場合、時間の経過によって保持容量Ｃｓ２ｂに保持された電圧が低下するため、その低下した電圧は、ソースフォロワバッファ（Ｔｒ４ｂ，Ｔｒ８ｂ）によって、そのまま画素駆動電圧として出力される。
　検査対象の画素１２ｂに設けられた保持容量Ｃｓ１ｂの電荷のリークを検査する場合、例えば、保持容量Ｃｓ１ｂから読み出される画素駆動電圧の期待値を２．６Ｖに設定し、所定電圧ｍｉｄを２．５Ｖに設定する。それにより、例えば、検査対象の画素１２ｂに設けられた保持容量Ｃｓ１ｂの電荷がリークしていない場合、当該画素１２ｂから読み出された画素駆動電圧が２．６Ｖを示すため、センスアンプの出力は、検査対象の画素１２ｂが正常であることを表すＨレベルを示す。それに対し、検査対象の画素１２ｂの保持容量Ｃｓ１ｂの電荷がリークしている場合、当該画素１２ｂから読み出された画素駆動電圧が期待値よりも低い値（例えば２．４Ｖ）を示すため、センスアンプの出力は、検査対象の画素１２ｂに設けられた保持容量Ｃｓ１ｂの電荷がリークしていることを表すＬレベルを示す。その後、画素駆動電圧の期待値の微調整及び検査を繰り返すことにより、保持容量Ｃｓ１ｂのリーク量を特定することが可能である。
　同様にして、検査対象の画素１２ｂに設けられた保持容量Ｃｓ２ｂの電荷のリークを検査する場合、例えば、保持容量Ｃｓ２ｂから読み出される画素駆動電圧の期待値を２．６Ｖに設定し、所定電圧ｍｉｄを２．５Ｖに設定する。それにより、例えば、検査対象の画素１２ｂに設けられた保持容量Ｃｓ２ｂの電荷がリークしていない場合、当該画素１２ｂから読み出された画素駆動電圧が２．６Ｖを示すため、センスアンプの出力は、検査対象の画素１２ｂが正常であることを表すＨレベルを示す。それに対し、検査対象の画素１２ｂの保持容量Ｃｓ２ｂの電荷がリークしている場合、当該画素１２ｂから読み出された画素駆動電圧が期待値よりも低い値（例えば２．４Ｖ）を示すため、センスアンプの出力は、検査対象の画素１２ｂに設けられた保持容量Ｃｓ２ｂの電荷がリークしていることを表すＬレベルを示す。その後、画素駆動電圧の期待値の微調整及び検査を繰り返すことにより、保持容量Ｃｓ２ｂのリーク量を特定することが可能である。
　このように、液晶デバイス１では、各画素１２に設けられた保持容量Ｃｓ１，Ｃｓ２のリークを検査することができる。換言すると、液晶デバイス１では、各画素１２ａに設けられた保持容量Ｃｓ１ａ，Ｃｓ２ａのリーク、及び、各画素１２ａに設けられた保持容量Ｃｓ１ｂ，Ｃｓ２ｂのリーク、を検査することができる。
　なお、保持容量Ｃｓ１ａ，Ｃｓ２ａ及び保持容量Ｃｓ１ｂ，Ｃｓ２ｂのリーク量及びその発生箇所を特定することができれば、通常動作時にそのリーク量を補正することも可能である。それにより、本来であれば廃棄されていたチップを補正して利用することが可能になるため、歩留まりを向上させることができる。
　さらに、プローブテスト用に追加されたＰＡＤ（例えば、外部から信号ＴＣＫ，ＴＣＫｂ，Ｔｌａｔ，ｎｕｔ，ｍｉｄ，ＫＳＷ，ＴＯＵＴが供給されるＰＡＤ）は、検査後は使用されないため、例えば、プルダウン又はプルアップして画素検査回路を初期化して固定しておく。それにより、プローブテスト用に追加されたＰＡＤが外部から信号電圧が入力されずに浮いた状態であっても、画素検査回路は意図しない動作及び意図しないリーク電流を防ぐことができる。
　以上のように、本実施の形態にかかる液晶デバイス１では、検査対象の画素１２を構成するトランジスタＴｒ１～Ｔｒ９及び保持容量Ｃｓ１，Ｃｓ２のそれぞれが正常に動作しているか否かを速やかに検査することができるだけでなく、保持容量Ｃｓ１，Ｃｓ２のリーク量を特定することができる。
　さらに、本実施の形態にかかる液晶デバイス１では、画素検査モードにおいて、画素１２への映像信号の書き込み動作、及び、画素１２からの映像信号の読み出し動作、の何れも実行する。そのため、画素１２の検査のみならず、その周辺回路が正常に動作しているか否かを検査することができる。なお、本実施の形態にかかる液晶デバイス１の画素検査方法は、他の検査方法と組み合わせて用いられて良いことは言うまでも無い。
　なお、本開示は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
　この出願は、２０２４年４月１日に出願された日本出願特願２０２４－０５８７４６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本開示は、プロジェクタ等に搭載される液晶表示装置や、波長選択スイッチ装置に搭載される光スイッチング素子に好適に適用することができる。
　１　液晶デバイス
　１１　画像表示部
　１２　画素
　１３　タイミング発生器
　１４　極性切り替え制御回路
　１５　垂直シフトレジスタ＆レベルシフタ
　１６　水平ドライバ
　１７　アナログスイッチ部
　１８　スイッチ部
　１９　センスアンプ部
　２０　ラッチ部
　２１ａ　シフトレジスタ回路
　２１ｂ　シフトレジスタ回路
　３０　電圧源回路
　４０　ランプ信号発生器
　５０　液晶デバイス
　１００　ＷＳＳアレイ
　１００ａ　ＷＳＳデバイス
　１００ｂ　ＷＳＳデバイス
　１１０　入力部
　１２０　光学系
　１２１　レンズ
　１２２　レンズ
　１２３　レンズ
　１２４　分散素子
　１３０　反射型液晶素子
　１６１　シフトレジスタ回路
　１６２　１ラインラッチ回路
　１６３　コンパレータ部
　１６３＿１～１６３＿ｍ　コンパレータ
　１６４　階調カウンタ
　ＡＤＡ１～ＡＤＡｎ　ＡＮＤ回路
　ＡＤＢ１～ＡＤＢｎ　ＡＮＤ回路
　Ｂ　ゲート制御信号線
　ＢＦ１　バッファ
　ＣＥ　共通電極
　Ｃｓ１，Ｃｓ２　保持容量
　Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－　データ線
　Ｄｃｏｍ＋，Ｄｃｏｍ－　共通配線
　ＦＩ１　入力ファイバー（入力ポート）
　ＦＩ２　入力ファイバー（入力ポート）
　ＦＯ１＿１～ＦＯ１＿ｎ　出力ファイバー（出力ポート）
　ＦＯ２＿１～ＦＯ２＿ｎ　出力ファイバー（出力ポート）
　Ｇ１～Ｇｎ　行走査線
　ＩＮＶ１＿１～ＩＮＶ１＿ｍ　インバータ
　ＩＮＶ２＿１～ＩＮＶ２＿ｍ　インバータ
　ＩＮＶ３　インバータ
　ＬＣ　液晶表示素子
　ＬＣＭ　液晶
　ＬＩ１　コリメートレンズ
　ＬＩ２　コリメートレンズ
　ＬＯ１＿１～ＬＯ１＿ｎ　コリメートレンズ
　ＬＯ２＿１～ＬＯ２＿ｎ　コリメートレンズ
　Ｎ１，Ｎ２　ノード
　Ｎｐ，Ｎｎ　ノード
　Ｎｄ１＿１～Ｎｄ１＿ｍ　ノード
　Ｎｄ２＿１～Ｎｄ２＿ｍ　ノード
　ＰＥ　画素駆動電極（反射電極）
　Ｓ＋，Ｓ－　ゲート制御信号線
　ＳＡａ＿１～ＳＡａ＿ｍ　センスアンプ
　ＳＡｂ＿１～ＳＡｂ＿ｍ　センスアンプ
　ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－　スイッチ素子
　ＳＷ２＿１～ＳＷ２＿ｍ　スイッチ素子
　ＳＷ３＿１～ＳＷ３＿ｍ　スイッチ素子
　ＳＷ４ａ＿１～ＳＷ４ａ＿ｍ　スイッチ素子
　ＳＷ４ｂ＿１～ＳＷ４ｂ＿ｍ　スイッチ素子
　ＳＷ５＿１～ＳＷ５＿ｍ　スイッチ素子
　ＳＷ６＿１～ＳＷ６＿ｍ　スイッチ素子
　ＳＷ７＿１～ＳＷ７＿ｍ　スイッチ素子
　ＳＷ８＿１～ＳＷ８＿ｍ　スイッチ素子
　ＴＧ１～ＴＧｎ　読み出し用スイッチ選択線
　Ｔｒ１～Ｔｒ９　トランジスタ
　Ｔｒ１１～Ｔｒ１７　トランジスタ
　Ｔｒ２１～Ｔｒ２５　トランジスタ

Claims (7)

  1. 　行列状に設けられた複数の画素と、
    　前記複数の画素の各列に対応して設けられた複数の第１データ線と、
    　前記複数の画素の各列に対応して設けられた複数の第２データ線と、
    　前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、
    　画素検査モードの場合に、検査対象の第１の行に設けられた複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、所定電圧と、の間の電位差を増幅して、複数の第１検出信号として出力する複数の第１センスアンプと、
    　画素検査モードの場合に、前記第１の行に隣接する検査対象の第２の行に設けられた複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第２検出信号として出力する複数の第２センスアンプと、
    　を備え、
    　各前記画素は、
    　対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、
    　対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、
    　画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、
    　前記第１サンプルホールド回路にホールドされた映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた映像信号の電圧、を選択的に前記画素駆動電極に出力する極性切り替えスイッチと、
    　を有し、
    　前記第１の行の各前記画素は、
    　画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第１データ線に出力する第１スイッチトランジスタをさらに有し、
    　前記第２の行の各前記画素は、
    　画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第２データ線に出力する第２スイッチトランジスタをさらに有する、
    　液晶デバイス。
  2. 　前記複数の第１センスアンプの出力信号を取り込み、且つ、取り込んだ複数の出力信号をシフトして順番に出力する第１シフトレジスタ回路と、
    　前記複数の第２センスアンプの出力信号を取り込み、且つ、取り込んだ複数の出力信号をシフトして順番に出力する第２シフトレジスタ回路と、
    　をさらに備えた、
    　請求項１に記載の液晶デバイス。
  3. 　各前記画素は、
    　前記第１サンプルホールド回路にホールドされた映像信号の電圧を出力する第１ソースフォロワバッファと、
    　前記第２サンプルホールド回路にホールドされた映像信号の電圧を出力する第２ソースフォロワバッファと、
    　をさらに備え、
    　前記極性切り替えスイッチは、前記第１及び前記第２ソースフォロワバッファのそれぞれの出力電圧を選択的に前記画素駆動電極に出力するように構成されている、
    　請求項１に記載の液晶デバイス。
  4. 　画素検査モードの場合に、検査対象の前記第１の行の複数の前記画素から前記複数の第１データ線のそれぞれに複数の画素駆動電圧が読み出される前に、前記複数の第１データ線のそれぞれに所定電圧を供給する複数の第２スイッチ素子と、
    　画素検査モードの場合に、検査対象の前記第２の行の複数の前記画素から前記複数の第２データ線のそれぞれに複数の画素駆動電圧が読み出される前に、前記複数の第２データ線のそれぞれに前記所定電圧を供給する複数の第３スイッチ素子と、
    　をさらに備えた、
    　請求項１に記載の液晶デバイス。
  5. 　前記映像信号の書き込み時には、前記複数の第１スイッチ素子をオンし、かつ、各前記画素に設けられた前記第１又は前記第２スイッチトランジスタをオフし、前記映像信号の読み出し時には、前記複数の第１スイッチ素子をオフした状態で、検査対象の行の各前記画素に設けられた前記第１又は前記第２スイッチトランジスタをオンするように制御するドライバをさらに備えた、
    　請求項１に記載の液晶デバイス。
  6. 　入力ポートと、
    　一又は複数の出力ポートと、
    　前記入力ポートに入射された光信号を偏向して前記一又は複数の出力ポートのうち選択された何れかの出力ポートから出射する、複数の画素を有する請求項１～５の何れか一項に記載の液晶デバイスである反射型液晶素子と、
    　を備えた、波長選択スイッチ装置。
  7. 　行列状に設けられた複数の画素と、
    　前記複数の画素の各列に対応して設けられた複数の第１データ線と、
    　前記複数の画素の各列に対応して設けられた複数の第２データ線と、
    　前記複数の第１データ線のそれぞれに正極性の映像信号を供給するか否かを切り替えるとともに、前記複数の第２データ線のそれぞれに負極性の映像信号を供給するか否かを切り替える複数の第１スイッチ素子と、
    　画素検査モードの場合に、検査対象の第１の行に設けられた複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、所定電圧と、の間の電位差を増幅して、複数の第１検出信号として出力する複数の第１センスアンプと、
    　画素検査モードの場合に、前記第１の行に隣接する検査対象の第２の行に設けられた複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第２検出信号として出力する複数の第２センスアンプと、
    　を備え、
    　各前記画素は、
    　対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、
    　対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、
    　画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された液晶表示素子と、
    　前記第１サンプルホールド回路にホールドされた映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた映像信号の電圧、を選択的に前記画素駆動電極に出力する極性切り替えスイッチと、
    　を有し、
    　前記第１の行の各前記画素は、
    　画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第１データ線に出力する第１スイッチトランジスタをさらに有し、
    　前記第２の行の各前記画素は、
    　画素検査モードの場合に、前記画素駆動電極の電圧を対応する前記第２データ線に出力する第２スイッチトランジスタをさらに有する、
    　液晶デバイスの画素検査方法であって、
    　各前記画素に設けられた前記第１又は前記第２スイッチトランジスタをオフした状態で、前記複数の第１スイッチ素子をオンすることにより、前記複数の第１データ線のそれぞれに前記正極性の映像信号を供給するとともに、前記複数の第２データ線のそれぞれに前記負極性の映像信号を供給し、
    　前記複数の第１データ線のそれぞれから検査対象の行の複数の前記画素に前記正極性の映像信号を書き込むとともに、前記複数の第２データ線のそれぞれから検査対象の行の複数の前記画素に前記負極性の映像信号を書き込み、
    　前記複数の第１スイッチ素子をオフした状態で、検査対象の前記第１の行の各前記画素に設けられた前記第１スイッチトランジスタをオンすることにより、検査対象の前記第１の行の複数の前記画素から前記複数の第１データ線のそれぞれに複数の画素駆動電圧を読み出し、
    　前記複数の第１スイッチ素子をオフした状態で、検査対象の前記第２の行の各前記画素に設けられた前記第２スイッチトランジスタをオンすることにより、検査対象の前記第２の行の複数の前記画素から前記複数の第２データ線のそれぞれに複数の画素駆動電圧を読み出し、
    　前記複数の第１センスアンプを用いて、検査対象の前記第１の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第１検出信号として出力し、
    　前記複数の第２センスアンプを用いて、検査対象の前記第２の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、前記所定電圧と、の間の電位差を増幅して、複数の第２検出信号として出力し、
    　前記複数の第１及び前記第２センスアンプのそれぞれから出力された前記複数の第１及び第２検出信号に基づいて、検査対象の前記第１及び前記第２の行の複数の前記画素の故障の有無を検出する、
    　液晶デバイスの画素検査方法。
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