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WO2019186924A1 - 表示装置及び表示装置の製造方法 - Google Patents

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WO2019186924A1
WO2019186924A1 PCT/JP2018/013346 JP2018013346W WO2019186924A1 WO 2019186924 A1 WO2019186924 A1 WO 2019186924A1 JP 2018013346 W JP2018013346 W JP 2018013346W WO 2019186924 A1 WO2019186924 A1 WO 2019186924A1
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WO
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insulating film
transistor
film
oxide semiconductor
semiconductor layer
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Ceased
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PCT/JP2018/013346
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English (en)
French (fr)
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正智 本城
広志 松木薗
拓哉 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Priority to US17/040,909 priority patent/US11476314B2/en
Priority to CN201880091427.3A priority patent/CN111886681B/zh
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Definitions

  • the present invention relates to a display device and a method for manufacturing the display device.
  • the display device includes a plurality of pixels arranged in a matrix and a pixel circuit that controls the pixels for each pixel.
  • a pixel circuit including a plurality of thin film transistors is known (for example, see Patent Document 1).
  • the pixel circuit of the display device is usually one of amorphous silicon-thin film transistor (a-Si TFT), low-temperature polysilicon-thin film transistor (LTPS TFT), and oxide semiconductor-thin film transistor (oxide semiconductor TFT). It is done.
  • a-Si TFT amorphous silicon-thin film transistor
  • LTPS TFT low-temperature polysilicon-thin film transistor
  • oxide semiconductor-thin film transistor oxide semiconductor-thin film transistor
  • a drive transistor, a selection transistor, and the like included in the pixel circuit have different functions. For this reason, when the same kind of thin film transistor is used for these thin film transistors, it is difficult to give each thin film transistor appropriate characteristics.
  • the present invention has been made in view of such circumstances, and includes a low-temperature polysilicon-thin film transistor (LTPS TFT) and an oxide semiconductor-thin film transistor, and a display device capable of normally driving these thin film transistors. I will provide a.
  • the present invention includes a substrate, a first transistor provided on the substrate, and a second transistor provided on the substrate so as not to overlap the first transistor, wherein the first transistor is formed on the substrate.
  • the second transistor includes an oxide semiconductor layer provided on the first insulating film, a third insulating film provided on the oxide semiconductor layer, and a third insulating film.
  • the first and third insulating films are SiOx films, the second insulating film is a SiNx film containing hydrogen, and is provided so as to overlap the polycrystalline silicon layer. And not to overlap with the oxide semiconductor layer.
  • the display device of the present invention includes a first transistor having a polycrystalline silicon layer and a second transistor having an oxide semiconductor layer. For this reason, an electric circuit of the display device can be configured by utilizing the characteristics of the low-temperature polysilicon thin film transistor and the characteristics of the oxide semiconductor thin film transistor, and the characteristics of the display device can be improved.
  • the polycrystalline silicon layer included in the first transistor is provided so as to overlap with the SiNx film (second insulating film) containing hydrogen. For this reason, the polycrystalline silicon layer can be appropriately hydrogenated, and the first transistor can be driven normally.
  • the oxide semiconductor layer included in the second transistor is provided so as not to overlap with the SiNx film (second insulating film) containing hydrogen. For this reason, it can suppress that an oxide semiconductor layer is reduce
  • FIG. 2 is a schematic cross-sectional view of the display device taken along a broken line AA in FIG. It is a flowchart which shows the manufacturing process of the 1st and 2nd transistor contained in the display apparatus of one Embodiment of this invention.
  • 1 is a circuit diagram of a pixel circuit included in a display device according to an embodiment of the present invention. It is a schematic sectional drawing of the display apparatus of comparative embodiment. It is a schematic sectional drawing of the display apparatus of one Embodiment of this invention.
  • the display device of the present invention includes a substrate, a first transistor provided on the substrate, and a second transistor provided on the substrate so as not to overlap the first transistor, A polycrystalline silicon layer provided on the substrate, a first insulating film provided on the polycrystalline silicon layer, a first gate electrode provided on the first insulating film, and provided on the first gate electrode
  • the second transistor includes an oxide semiconductor layer provided on the first insulating film, a third insulating film provided on the oxide semiconductor layer, and a third insulating film.
  • a second gate electrode provided thereon, the first and third insulating films are SiOx films, the second insulating film is a SiNx film containing hydrogen, and overlaps the polycrystalline silicon layer.
  • the oxide semiconductor layer does not overlap with the oxide semiconductor layer. Characterized in that provided as.
  • the display device of the present invention is not particularly limited as long as it is a display panel including a display element.
  • the display element is a display element whose luminance and transmittance are controlled by current.
  • an organic EL (Electro Luminescence) having an OLED (Organic Light Emitting Diode) is used.
  • a display, or an EL display QLED (Quantum dot Light Emitting Diode) such as an inorganic EL display provided with an inorganic light emitting diode, or the like.
  • the first and second transistors may be included in the pixel circuit.
  • the first and second transistors may be included in the gate driver.
  • One of the first and second transistors may be included in the pixel circuit, and the other may be included in the gate driver.
  • the display device of the present invention preferably includes a fourth insulating film provided on the second insulating film and the second gate electrode.
  • the first transistor preferably includes a first source electrode connected to the polycrystalline silicon layer and a first drain electrode connected to the polycrystalline silicon layer.
  • the first source electrode is preferably provided in a first contact hole that penetrates the first insulating film, the second insulating film, and the fourth insulating film.
  • the first drain electrode is preferably provided in a second contact hole that penetrates the first insulating film, the second insulating film, and the fourth insulating film.
  • the display device of the present invention preferably includes a protective film provided on the fourth insulating film.
  • the first transistor preferably includes a second source electrode connected to the first source electrode and a second drain electrode connected to the first drain electrode.
  • the second source electrode is preferably provided in a third contact hole that penetrates the protective film.
  • the second drain electrode is preferably provided in a fourth contact hole that penetrates the protective film.
  • the second transistor preferably includes a third source electrode connected to the oxide semiconductor layer and a third drain electrode connected to the oxide semiconductor layer.
  • the third source electrode is preferably provided in a fifth contact hole that penetrates the fourth insulating film and the protective film.
  • the third drain electrode is preferably provided in a sixth contact hole that penetrates the fourth insulating film and the protective film. Accordingly, when the second transistor is in an on state, a source-drain current can flow through the oxide semiconductor layer.
  • the display device of the present invention preferably includes a fifth insulating film provided on the first insulating film.
  • the oxide semiconductor layer is preferably provided over the fifth insulating film.
  • the second transistor preferably includes a third gate electrode provided between the first insulating film and the fifth insulating film.
  • the second transistor can have a double gate structure, and the source-drain current can be increased.
  • the second gate electrode is preferably provided so that the position of the second gate electrode is aligned with the position of the third insulating film.
  • the second gate electrode and the third insulating film can be patterned using the same photoresist, and the manufacturing cost can be reduced.
  • the second insulating film is preferably provided in an island shape at the position of the first transistor. This can suppress the hydrogen contained in the second insulating film from affecting the oxide semiconductor layer of the second transistor.
  • the display device of the present invention preferably includes a plurality of pixel circuits.
  • the pixel circuit preferably includes a first transistor, and the first transistor is preferably a drive transistor.
  • an LTPS TFT having a high electron mobility can be used as a drive transistor, and pixel brightness adjustment and pixel color tone control can be accurately performed.
  • the pixel circuit preferably includes a second transistor, and the conduction terminal of the second transistor is preferably connected to the control terminal of the first transistor.
  • an oxide semiconductor TFT with little leakage current can be used as a selection transistor, and power consumption of the display device can be reduced.
  • the present invention includes a step of forming first and second transistors on a substrate, and the step of forming the first and second transistors includes a step of forming a polycrystalline silicon layer on the substrate, and a step on the polycrystalline silicon layer.
  • a polycrystalline silicon layer comprising: a step of forming a physical semiconductor layer; a step of forming a third insulating film on the oxide semiconductor layer; and a step of forming a second gate electrode on the third insulating film.
  • FIG. 1 is a schematic top view showing a configuration of first and second transistors included in a display device of this embodiment
  • FIG. 2 is a schematic cross-sectional view of the display device taken along a broken line AA in FIG. It is.
  • FIG. 3 is a flowchart showing manufacturing steps of the first and second transistors
  • FIG. 4 is a circuit diagram of a pixel circuit including the first and second transistors.
  • the display device 60 of this embodiment includes a substrate 2, a first transistor 31 provided on the substrate 2, and a second transistor 32 provided on the substrate 2 so as not to overlap the first transistor 31.
  • the first transistor 31 includes a polycrystalline silicon layer 3 provided on the substrate 2, a first insulating film 5 provided on the polycrystalline silicon layer 3, and a first gate provided on the first insulating film 5.
  • the electrode 11 and the second insulating film 6 provided on the first gate electrode 11 are provided.
  • the second transistor 32 includes an oxide semiconductor layer 4 provided on the first insulating film 5 and an oxide semiconductor layer. 4, and a second gate electrode 12 provided on the third insulating film 7.
  • the first insulating film 5 and the third insulating film 7 are SiOx films
  • the second insulating film 6 is a SiNx film containing hydrogen
  • the polycrystalline silicon layer 3 Provided so as to overlap, and characterized in that it is provided so as not to overlap with the oxide semiconductor layer 4.
  • the manufacturing method of the display device 60 of this embodiment includes a step of forming the first transistor 31 and the second transistor 32 on the substrate 2, and the step of forming the first transistor 31 and the second transistor 32 is performed on the substrate 2.
  • the polycrystalline silicon layer 3 is a layer in which the channel of the first transistor 31 is formed, and the oxide semiconductor layer 4 is The channel of the second transistor 32 is shaped.
  • the first insulating film 5 and the third insulating film 7 are SiOx films, the second insulating film 6 is a SiNx film containing hydrogen, and the oxide semiconductor layer 4 is a second insulating film. 6 so as not to overlap.
  • the display device 60 is, for example, an organic EL display or an inorganic EL display.
  • the substrate 2 is, for example, a flexible substrate or a glass substrate.
  • the substrate 2 is a polyimide substrate, for example.
  • a polyamic acid solution is applied onto the carrier substrate, and the coating film is heat-treated at 200 ° C. to 500 ° C. in a baking furnace, whereby the substrate 2 (resin layer, polyimide layer) is formed on the carrier substrate. Can be formed.
  • a barrier layer 36 and a base coat layer 37 can be provided in this order as a base insulating film.
  • the barrier layer 36 is, for example, a SiO 2 film, a SiN x film, a SiO x N y film (x> y), a SiN x O y film (x> y), or the like.
  • the thickness of the barrier layer 36 is, for example, 375 nm.
  • the barrier layer 36 can be formed by a plasma CVD method, for example.
  • the base coat layer 37 is, for example, a SiN x film, a SiO 2 film, a SiO x N y film (x> y), a SiN x O y film (x> y), or the like.
  • the barrier layer 36 and the base coat layer 37 can be different types of insulating films.
  • the barrier layer 36 and the base coat layer 37 are provided in both the region where the first transistor 31 is located and the region where the second transistor 32 is located, and are located under the first and second transistors 31 and 32.
  • the display device 60 includes a first transistor 31 provided on the substrate 2 and a second transistor 32 provided on the substrate 2 so as not to overlap the first transistor 31.
  • the display device 60 has a plurality of pixels arranged in a matrix. Each pixel can include a pixel circuit including the first transistor 31, the second transistor 32, the light emitting element 34, and the like.
  • the pixel circuit is a circuit that drives a pixel.
  • the display device 60 can include, for example, a pixel circuit as shown in FIG. When the pixel circuit includes three or more thin film transistors, the transistors other than the first and second transistors can be oxide semiconductor thin film transistors.
  • the first transistor 31 is a low temperature polysilicon-thin film transistor (LTPS TFT).
  • the first transistor 31 can be a p-channel type.
  • the first transistor 31 includes a polycrystalline silicon layer 3 provided on the substrate 2, a first insulating film 5 provided on the polycrystalline silicon layer 3, and a first gate provided on the first insulating film 5.
  • the first transistor 31 may have a top gate structure or a double gate structure.
  • the first transistor 31 can be a drive transistor connected to the light emitting element 34.
  • the polycrystalline silicon layer 3 is a layer in which the channel of the first transistor 31 is formed.
  • the polycrystalline silicon layer 3 is formed, for example, by forming an amorphous silicon film on the base coat layer 37 by a CVD method, and subjecting the amorphous silicon film to a laser annealing treatment to form a polycrystalline silicon film. It can be formed by patterning by photolithography.
  • Polycrystalline silicon layer 3 can have a region doped with n-type impurities or p-type impurities.
  • the impurity can be, for example, boron (B) or aluminum (Al).
  • the polycrystalline silicon layer 3 is subjected to hydrogenation annealing as shown in the flowchart of FIG.
  • the first insulating film 5 is located between the polycrystalline silicon layer 3 and the first gate electrode 11 at the position of the first transistor 31 and becomes a gate insulating film. Further, at the position of the second transistor 32, the first insulating film 5 is positioned below the second transistor 32.
  • the first insulating film 5 is a SiOx film (x> 0).
  • the first insulating film 5 can be formed on the polycrystalline silicon layer 3 and the base coat layer 37 by plasma CVD.
  • the thickness of the first insulating film 5 can be set to 375 nm, for example.
  • the first gate electrode 11 is provided immediately above the polycrystalline silicon layer 3 and the first insulating film 5 and serves as the top gate electrode of the first transistor 31.
  • a second insulating film 6, a fourth insulating film 8, and a protective film 28 can be provided on the first gate electrode 11.
  • the second insulating film 6 is a SiNx film containing hydrogen (x> 0, x may not be an integer), and is provided so as to overlap the polycrystalline silicon layer 3.
  • the second insulating film 6 is located on the first gate electrode 11 at the position of the first transistor 31.
  • the second insulating film 6 is patterned by a photolithography process so as not to be provided at the position of the second transistor 32.
  • a silicon nitride (SiNx) film (thickness: 375 nm) is formed on the first gate electrode 11 and the first insulating film 5 by plasma CVD, and the silicon nitride (SiNx) film is formed by photolithography.
  • the second insulating film 6 can be formed by patterning.
  • the hydrogenation annealing process described above is performed after the second insulating film 6 is formed as shown in the flowchart of FIG.
  • the SiNx film containing hydrogen can be formed by, for example, a plasma CVD method using SiH 4 and N 2 or NH 3 as a source gas.
  • the second insulating film 6 is provided so as not to overlap the oxide semiconductor layer 4 in which the channel of the second transistor 32 is formed. This can prevent hydrogen contained in the second insulating film 6 from affecting the electrical resistivity of the oxide semiconductor layer 4. This will be described later.
  • the second insulating film 6 can be provided in an island shape at the position of the first transistor 31.
  • the second insulating film 6 can be provided so as not to be formed in a region where the second transistor 32 is located. Such a pattern of the second insulating film 6 can be formed by a photolithography process.
  • the first source electrode 15 and the first drain electrode 18 are respectively connected to the polycrystalline silicon layer 3, and when the first transistor 31 is in the on state, the polycrystalline between the first source electrode 15 and the first drain electrode 18. A voltage is applied so that a source-drain current flows through the silicon layer 3.
  • Each of the first source electrode 15 and the first drain electrode 18 is, for example, a laminated film having a Ti film as a lower layer, an Al film as a main layer, and a Ti film as an upper layer, a titanium electrode, an aluminum electrode, or a copper electrode.
  • the first source electrode 15 can be provided in the first contact hole 21 that penetrates the first insulating film 5, the second insulating film 6, and the fourth insulating film 8.
  • the first drain electrode 18 can be provided in the second contact hole 22 that penetrates the first insulating film 5, the second insulating film 6, and the fourth insulating film 8.
  • the first source electrode 15 and the first drain electrode 18 can be formed after the fourth insulating film 8 is formed.
  • the first contact hole 21 and the second contact hole 22 are formed in the fourth insulating film 8 / second insulating film 6 / first insulating film 5 on the source and drain regions of the polycrystalline silicon layer 3.
  • a titanium / aluminum / titanium laminated film is formed by sputtering on the fourth insulating film 8 and in the first contact hole 21 and the second contact hole 22, and the laminated film is patterned by photolithography.
  • the first source electrode 15 and the first drain electrode 18 can be formed.
  • a laminated film having a Ti film (thickness: 30 nm) as a lower layer, an Al film (thickness: 300 nm) as a main layer, and a Ti film (thickness: 50 nm) as an upper layer can be used.
  • the second source electrode 16 is an electrode connected to the first source electrode 15.
  • the second drain electrode 19 is an electrode connected to the first drain electrode 18.
  • Each of the second source electrode 16 and the second drain electrode 19 is, for example, a titanium electrode, an aluminum electrode, or a copper electrode.
  • the second source electrode 16 can be provided in the third contact hole 23 that penetrates the protective film 28.
  • the second drain electrode 19 can be provided in the fourth contact hole 24 that penetrates the protective film 28.
  • the second source electrode 16 and the second drain electrode 19 can be formed in the same process as the third source electrode 17 and the third drain electrode 20. This process will be described later.
  • the second transistor 32 is an oxide semiconductor-thin film transistor (oxide semiconductor TFT).
  • the second transistor 32 can be an n-channel type.
  • the second transistor 32 is provided on the oxide semiconductor layer 4 provided on the first insulating film 5, the third insulating film 7 provided on the oxide semiconductor layer 4, and the third insulating film 7.
  • a second gate electrode 12, a third source electrode 17 connected to the oxide semiconductor layer 4, and a third drain electrode 20 connected to the oxide semiconductor layer 4 are provided.
  • the second transistor 32 can be a selection transistor connected to the driving transistor (first transistor 31).
  • the second transistor 32 is provided so that the third drain electrode 20 of the second transistor 32 is connected to the first gate electrode 11 of the first transistor, which is a driving transistor, as in the pixel circuit shown in FIG. Can do.
  • One of the two conduction terminals of the selection transistor is connected to the data line, and the other conduction terminal is connected to the control terminal of the drive transistor.
  • the two conduction terminals of the transistor are a source electrode terminal and a drain electrode terminal.
  • the oxide semiconductor layer 4 is a layer in which the channel of the second transistor 32 is formed, and a current between the source and the drain flows in the oxide semiconductor layer 4. This current is controlled by the second gate electrode 12.
  • the oxide semiconductor layer 4 can contain In, Ga, Zn, Sn, W, Sr, Ti, or Ni.
  • the oxide semiconductor layer 4 is, for example, an oxide semiconductor layer containing In, Ga, or Zn, an oxide semiconductor layer containing In, Sn, or Zn, a zinc oxide layer, an oxide semiconductor layer containing In, or Zn.
  • the oxide semiconductor layer 4 has an oxygen defect, and this oxygen defect functions as a donor.
  • the thickness of the oxide semiconductor layer 4 is not less than 30 nm and not more than 100 nm, for example.
  • an oxide semiconductor film is formed on the second insulating film 6 and the first insulating film 5 by a sputtering method, and is patterned on the first insulating film 5 by patterning the oxide semiconductor film by a photolithography method.
  • the physical semiconductor layer 4 can be formed.
  • the oxide semiconductor layer 4 is provided so as not to overlap the second insulating film 6 which is a SiNx film containing hydrogen. That is, the second insulating film 6 is not provided immediately below or directly above the oxide semiconductor layer 4. Accordingly, hydrogen contained in the second insulating film 6 can be prevented from entering the oxide semiconductor layer 4 and reducing the oxide semiconductor layer 4 in the manufacturing process, and the oxygen defect density of the oxide semiconductor layer 4 can be suppressed. Can be prevented from changing. As a result, a change in the electrical resistivity of the oxide semiconductor layer 4 can be suppressed, and the second transistor 32 can be driven normally.
  • the third insulating film 7 is provided on the oxide semiconductor layer 4.
  • the third insulating film 7 can be provided in an island shape at the position of the second transistor 32.
  • the pattern of the third insulating film 7 can be formed by a photolithography process.
  • the third insulating film 7 functions as a gate insulating film for the top gate of the second transistor 32.
  • the third insulating film 7 is a SiOx film.
  • a SiO 2 film thickness: 375 nm
  • the third insulating film 7 can be formed by patterning.
  • the second gate electrode 12 is provided immediately above the oxide semiconductor layer 4 and the third insulating film 7 and serves as the top gate electrode of the second transistor 32. By applying a gate voltage to the second gate electrode 12, a channel is formed in the oxide semiconductor layer 4, the second transistor 32 is turned on, and a current flows between the source and the drain.
  • the second gate electrode 12 is, for example, a titanium electrode, an aluminum electrode, a molybdenum electrode, or a copper electrode.
  • an Al film (thickness: 350 nm) is formed on the third insulating film 7, the oxide semiconductor layer 4, the first insulating film 5, and the second insulating film 6 by a sputtering method, and a MoN film (thickness).
  • the second gate electrode 12 is formed by patterning the laminated film by photolithography.
  • the second gate electrode 12 can be provided so that the position of the second gate electrode 12 is aligned with the position of the third insulating film 7.
  • the second gate electrode 12 and the third insulating film 7 are patterned using the same photoresist.
  • a fourth insulating film 8 and a protective film 28 are provided on the second gate electrode 12.
  • the fourth insulating film 8 is located on the second insulating film 6 at the position of the first transistor 31, and is located on the second gate electrode 12 at the position of the second transistor 32.
  • the fourth insulating film 8 is, for example, a SiOx film or a SiNx film.
  • a SiO 2 film (thickness: 375 nm) is formed on the second gate electrode 12, the third insulating film 7, the oxide semiconductor layer 4, the first insulating film 5, and the second insulating film 6 by plasma CVD. ) And patterning the SiO 2 film by a photolithography method, the fourth insulating film 8 can be formed.
  • the protective film 28 is located on the fourth insulating film 8 at the position of the first transistor 31, and is located on the fourth insulating film 8 at the position of the second transistor 32.
  • the protective film 28 is, for example, a SiOx film or a SiNx film.
  • a silicon nitride (SiNx) film (thickness: 375 nm) is formed by plasma CVD on the first source electrode 15, the first drain electrode 18, and the fourth insulating film 8.
  • the protective film 28 can be formed by patterning a silicon nitride (SiNx) film by a lithography method.
  • the third source electrode 17 and the third drain electrode 20 are respectively connected to the oxide semiconductor layer 4, and the oxide between the third source electrode 17 and the third drain electrode 20 when the second transistor 32 is in the on state. A voltage is applied so that a source-drain current flows through the semiconductor layer 4.
  • Each of the third source electrode 17 and the third drain electrode 20 is, for example, a titanium electrode, an aluminum electrode, or a copper electrode.
  • the third source electrode 17 can be provided in the fifth contact hole 25 that penetrates the fourth insulating film 8 and the protective film 28.
  • the third drain electrode 20 can be provided in the sixth contact hole 26 that penetrates the fourth insulating film 8 and the protective film 28.
  • the third contact hole 23 and the fourth contact hole 24 are formed in the protective film 28 on the first source electrode 15 and the first drain electrode 18 by photolithography, and the source region of the oxide semiconductor layer 4 is formed.
  • a fifth contact hole 25 and a sixth contact hole 26 are formed by patterning the protective film 28 / fourth insulating film 8 on the upper and drain regions. Thereafter, a titanium / aluminum / titanium laminated film is formed on the protective film 28 and in the third contact hole 23, the fourth contact hole 24, the fifth contact hole 25, and the sixth contact hole 26 by sputtering.
  • the second source electrode 16, the second drain electrode 19, the third source electrode 17, and the third drain electrode 20 can be formed by forming a film and patterning the laminated film by a photolithography method.
  • a laminated film having a Ti film (thickness: 30 nm) as a lower layer, an Al film (thickness: 300 nm) as a main layer, and a Ti film (thickness: 50 nm) as an upper layer can be used.
  • the source electrode may be changed from a titanium film to a molybdenum film or a tungsten film, or from an Al film to a Cu film.
  • a Cu film for example, it has a two-layer structure in which the lower layer is a Ti film and the upper layer is a Cu film.
  • FIG. 5 is a schematic cross-sectional view of a display device of a comparative embodiment.
  • the second insulating film 6, which is a SiNx film containing hydrogen, is positioned on the first gate electrode 11 at the position of the first transistor 31, and the oxide semiconductor layer at the position of the second transistor 32. Located under 4. That is, the second insulating film 6 is provided so as to overlap with the oxide semiconductor layer 4 included in the second transistor 32.
  • Other configurations are the same as those of the first embodiment. With such a structure, in the manufacturing process of the display device, hydrogen contained in the second insulating film 6 may reduce the oxide semiconductor layer 4 and the electrical resistivity of the oxide semiconductor layer 4 may change. As a result, the second transistor 32 may not be driven normally.
  • the second transistor 32 included in the display device 60 of the second embodiment has a double gate structure.
  • FIG. 6 is a schematic cross-sectional view of the display device 60 of the second embodiment.
  • the second transistor 32 includes the third gate electrode 13 between the first insulating film 5 and the fifth insulating film 9 immediately below the oxide semiconductor layer 4.
  • the third gate electrode 13 is a bottom gate electrode of the second transistor 32, and the fifth insulating film 9 functions as a bottom gate insulating film.
  • the third gate electrode 13 includes, for example, a metal film such as titanium, aluminum, molybdenum, tungsten, and copper, an alloy film containing at least one of these metals, a laminated film of at least two of these metals, and the metal A laminated film of the alloy, or a laminated film of at least two of the alloys.
  • the fifth insulating film 9 is located above the first gate electrode 11 at the position of the first transistor 31 and is located below the oxide semiconductor layer 4 at the position of the second transistor 32.
  • the fifth insulating film 9 is, for example, a SiOx film.
  • the source-drain current can flow through both the top gate side channel and the bottom gate side channel, and the source-drain current can be increased.
  • Other configurations and processes are the same as those in the first embodiment. Further, the description of the first embodiment is applicable to the second embodiment as long as there is no contradiction.

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Abstract

本発明の表示装置は、基板と、基板上に設けられた第１トランジスタと、第１トランジスタと重ならないように基板上に設けられた第２トランジスタとを備える。第１トランジスタは、基板上に設けられた多結晶シリコン層と、多結晶シリコン層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第１ゲート電極と、第１ゲート電極上に設けられた第２絶縁膜とを備える。第２トランジスタは、第１絶縁膜上に設けられた酸化物半導体層と、酸化物半導体層上に設けられた第３絶縁膜と、第３絶縁膜上に設けられた第２ゲート電極とを備える。第１及び第３絶縁膜は、SiOx膜である。第２絶縁膜は、水素を含むSiNx膜であり、かつ、多結晶シリコン層と重なるように設けられ、かつ、酸化物半導体層と重ならないように設けられる。

Description

表示装置及び表示装置の製造方法
　本発明は、表示装置及び表示装置の製造方法に関する。
　表示装置は、マトリックス状に配置された複数の画素を有し、画素ごとに画素を制御する画素回路を有する。また、複数の薄膜トランジスタを備える画素回路が知られている（例えば、特許文献１参照）。
　表示装置の画素回路には、通常、アモルファスシリコン－薄膜トランジスタ（a-Si TFT）、低温ポリシリコン－薄膜トランジスタ（LTPS TFT）、及び酸化物半導体－薄膜トランジスタ（酸化物半導体TFT）のうちいずれか１つが用いられる。これらの薄膜トランジスタは、それぞれ異なる特性を有する。LTPS TFTは、a-Si TFT及び酸化物半導体TFTよりも大きい電子移動度を有するという特性を有する。また、酸化物半導体TFTは、a-Si TFT及びLTPS TFTよりもリーク電流が少ないという特性を有する。
　画素回路が複数の薄膜トランジスタを備える場合、複数の薄膜トランジスタには同種の薄膜トランジスタを用いる。このことにより、複数の薄膜トランジスタを同じ工程で生成することができ、製造コストを低減することができる。
特開２０１６－２１３４５４号公報
　画素回路に含まれる駆動トランジスタ、選択トランジスタなどは異なる機能を有する。このため、これらの薄膜トランジスタに同種の薄膜トランジスタを用いると、各薄膜トランジスタに適切な特性をもたせることが難しい。
　本発明は、このような事情に鑑みてなされたものであり、低温ポリシリコン－薄膜トランジスタ（LTPS TFT）及び酸化物半導体－薄膜トランジスタの両方を備え、これらの薄膜トランジスタを正常に駆動させることができる表示装置を提供する。
　本発明は、基板と、前記基板上に設けられた第１トランジスタと、第１トランジスタと重ならないように前記基板上に設けられた第２トランジスタとを備え、第１トランジスタは、前記基板上に設けられた多結晶シリコン層と、前記多結晶シリコン層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第１ゲート電極と、第１ゲート電極上に設けられた第２絶縁膜とを備え、第２トランジスタは、第１絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層上に設けられた第３絶縁膜と、第３絶縁膜上に設けられた第２ゲート電極とを備え、第１及び第３絶縁膜は、SiOx膜であり、第２絶縁膜は、水素を含むSiNx膜であり、かつ、前記多結晶シリコン層と重なるように設けられ、かつ、前記酸化物半導体層と重ならないように設けられたことを特徴とする表示装置を提供する。
　本発明の表示装置は、多結晶シリコン層を有する第１トランジスタと酸化物半導体層を有する第２トランジスタとを有する。このため、低温ポリシリコン薄膜トランジスタの特性と酸化物半導体薄膜トランジスタの特性とを生かして表示装置の電気回路を構成することができ、表示装置の特性を向上させることができる。
　第１トランジスタに含まれる多結晶シリコン層は、水素を含むSiNx膜（第２絶縁膜）と重なるように設けられる。このため、多結晶シリコン層に適切に水素化処理を施すことができ、第１トランジスタを正常に駆動させることができる。
　第２トランジスタに含まれる酸化物半導体層は、水素を含むSiNx膜（第２絶縁膜）と重ならないように設けられる。このため、SiNx膜に含まれる水素により酸化物半導体層が還元され酸化物半導体層の電気抵抗率が変化することを抑制することができ、第２トランジスタを正常に駆動させることができる。
本発明の一実施形態の表示装置に含まれる第１及び第２トランジスタの構成を示す概略上面図である。 図１の破線Ａ－Ａにおける表示装置の概略断面図である。 本発明の一実施形態の表示装置に含まれる第１及び第２トランジスタの製造工程を示すフローチャートである。 本発明の一実施形態の表示装置に含まれる画素回路の回路図である。 比較実施形態の表示装置の概略断面図である。 本発明の一実施形態の表示装置の概略断面図である。
　本発明の表示装置は、基板と、前記基板上に設けられた第１トランジスタと、第１トランジスタと重ならないように前記基板上に設けられた第２トランジスタとを備え、第１トランジスタは、前記基板上に設けられた多結晶シリコン層と、前記多結晶シリコン層上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第１ゲート電極と、第１ゲート電極上に設けられた第２絶縁膜とを備え、第２トランジスタは、第１絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層上に設けられた第３絶縁膜と、第３絶縁膜上に設けられた第２ゲート電極とを備え、第１及び第３絶縁膜は、SiOx膜であり、第２絶縁膜は、水素を含むSiNx膜であり、かつ、前記多結晶シリコン層と重なるように設けられ、かつ、前記酸化物半導体層と重ならないように設けられたことを特徴とする。
　本発明の表示装置は、表示素子を備えた表示パネルであれば、特に限定されるものではない。上記表示素子は、電流によって輝度や透過率が制御される表示素子であり、電流制御の表示素子としては、ＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、又は無機発光ダイオードを備えた無機ＥＬディスプレイ等のＥＬディスプレイＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等がある。
　第１及び第２トランジスタは画素回路に含まれてもよい。また、本発明の表示装置がゲートドライバを備える場合、第１及び第２トランジスタはゲートドライバに含まれてもよい。また、第１及び第２トランジスタのうち一方が画素回路に含まれ、他方がゲートドライバに含まれてもよい。
　本発明の表示装置は、第２絶縁膜上及び第２ゲート電極上に設けられた第４絶縁膜を備えることが好ましい。第１トランジスタは、多結晶シリコン層に接続する第１ソース電極と、多結晶シリコン層に接続する第１ドレイン電極とを備えることが好ましい。第１ソース電極は、第１絶縁膜、第２絶縁膜及び第４絶縁膜を貫通する第１コンタクトホールに設けられることが好ましい。第１ドレイン電極は、第１絶縁膜、第２絶縁膜及び第４絶縁膜を貫通する第２コンタクトホールに設けられることが好ましい。このことにより、第１トランジスタがオン状態のとき、多結晶シリコン層にソース－ドレイン電流を流すことができる。
　本発明の表示装置は、第４絶縁膜上に設けられた保護膜を備えることが好ましい。第１トランジスタは、第１ソース電極に接続する第２ソース電極と、第１ドレイン電極に接続する第２ドレイン電極とを備えることが好ましい。第２ソース電極は、保護膜を貫通する第３コンタクトホールに設けられることが好ましい。第２ドレイン電極は、保護膜を貫通する第４コンタクトホールに設けられることが好ましい。
　第２トランジスタは、酸化物半導体層に接続する第３ソース電極と、酸化物半導体層に接続する第３ドレイン電極とを備えることが好ましい。第３ソース電極は、第４絶縁膜及び保護膜を貫通する第５コンタクトホールに設けられることが好ましい。第３ドレイン電極は、第４絶縁膜及び保護膜を貫通する第６コンタクトホールに設けられることが好ましい。このことにより、第２トランジスタがオン状態のとき、酸化物半導体層にソース－ドレイン電流を流すことができる。
　本発明の表示装置は、第１絶縁膜上に設けられた第５絶縁膜を備えることが好ましい。酸化物半導体層は、第５絶縁膜上に設けられることが好ましい。第２トランジスタは、第１絶縁膜と第５絶縁膜との間に設けられた第３ゲート電極を備えることが好ましい。このことにより、第２トランジスタをダブルゲート構造とすることができ、ソース－ドレイン電流を増加させることができる。
　第２ゲート電極は、第２ゲート電極の位置が第３絶縁膜の位置と整合するように設けられることが好ましい。このことにより、第２ゲート電極と第３絶縁膜とを同じフォトレジストを用いてパターニングすることができ、製造コストを低減することができる。
　第２絶縁膜は、第１トランジスタの位置に島状に設けられることが好ましい。このことにより、第２絶縁膜に含まれる水素が第２トランジスタの酸化物半導体層に影響を与えることを抑制することができる。
　本発明の表示装置は、複数の画素回路を備えることが好ましい。
画素回路は第１トランジスタを含むことが好ましく、第１トランジスタは駆動トランジスタであることが好ましい。このことにより、電子移動度が大きいLTPS TFTを駆動トランジスタとすることができ、画素の明るさの調整及び画素の色調制御を精度よく行うことができる。
　前記画素回路は、第２トランジスタを含むことが好ましく、第２トランジスタの導通端子は第１トランジスタの制御端子に接続することが好ましい。このことにより、リーク電流の少ない酸化物半導体TFTを選択トランジスタとすることができ、表示装置の電力消費を少なくすることができる。
　本発明は、基板上に第１及び第２トランジスタを形成する工程を備え、第１及び第２トランジスタを形成する工程は、基板上に多結晶シリコン層を形成する工程と、多結晶シリコン層上に第１絶縁膜を形成する工程と、第１絶縁膜上に第１ゲート電極を形成する工程と、第１ゲート電極上に第２絶縁膜を形成する工程と、第１絶縁膜上に酸化物半導体層を形成する工程と、酸化物半導体層上に第３絶縁膜を形成する工程と、第３絶縁膜上に第２ゲート電極を形成する工程とを備え、多結晶シリコン層は、第１トランジスタのチャネルが形成される層であり、酸化物半導体層は、第２トランジスタのチャネルが形成される層であり、第１及び第３絶縁膜は、SiOx膜であり、第２絶縁膜は、水素を含むSiNx膜であり、酸化物半導体層は、第２絶縁膜と重ならないように形成される表示装置の製造方法も提供する。
　本発明の表示装置の製造方法は、第１絶縁膜上に第３ゲート電極及び第５絶縁膜をこの順で形成する工程を備えることが好ましい。酸化物半導体層は、第３ゲート電極及び第５絶縁膜の直上に形成されることが好ましい。
　以下、複数の実施形態を参照して本発明をより詳細に説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。
第１実施形態
　図１は本実施形態の表示装置に含まれる第１及び第２トランジスタの構成を示す概略上面図であり、図２は、図１の破線Ａ－Ａにおける表示装置の概略断面図である。図３は、第１及び第２トランジスタの製造工程を示すフローチャートであり、図４は、第１及び第２トランジスタを含む画素回路の回路図である。
　本実施形態の表示装置６０は、基板２と、基板２上に設けられた第１トランジスタ３１と、第１トランジスタ３１と重ならないように基板２上に設けられた第２トランジスタ３２とを備え、第１トランジスタ３１は、基板２上に設けられた多結晶シリコン層３と、多結晶シリコン層３上に設けられた第１絶縁膜５と、第１絶縁膜５上に設けられた第１ゲート電極１１と、第１ゲート電極１１上に設けられた第２絶縁膜６とを備え、第２トランジスタ３２は、第１絶縁膜５上に設けられた酸化物半導体層４と、酸化物半導体層４上に設けられた第３絶縁膜７と、第３絶縁膜７上に設けられた第２ゲート電極１２とを備え、第１絶縁膜５及び第３絶縁膜７は、SiOx膜であり、第２絶縁膜６は、水素を含むSiNx膜であり、かつ、多結晶シリコン層３と重なるように設けられ、かつ、酸化物半導体層４と重ならないように設けられたことを特徴とする。
　本実施形態の表示装置６０の製造方法は、基板２上に第１トランジスタ３１及び第２トランジスタ３２を形成する工程を備え、第１トランジスタ３１及び第２トランジスタ３２を形成する工程は、基板２上に多結晶シリコン層３を形成する工程と、多結晶シリコン層３上に第１絶縁膜５を形成する工程と、第１絶縁膜５上に第１ゲート電極１１を形成する工程と、第１ゲート電極１１上に第２絶縁膜６を形成する工程と、第１絶縁膜５上に酸化物半導体層４を形成する工程と、酸化物半導体層４上に第３絶縁膜７を形成する工程と、第３絶縁膜７上に第２ゲート電極１２を形成する工程とを備え、多結晶シリコン層３は、第１トランジスタ３１のチャネルが形成される層であり、酸化物半導体層４は、第２トランジスタ３２のチャネルが形成される層であり、第１絶縁膜５及び第３絶縁膜７は、SiOx膜であり、第２絶縁膜６は、水素を含むSiNx膜であり、酸化物半導体層４は、第２絶縁膜６と重ならないように形成される。
　表示装置６０は、例えば、有機ＥＬディスプレイ、無機ＥＬディスプレイなどである。
　基板２は、例えば、フレキシブル基板、ガラス基板などである。また、基板２は、例えばポリイミド基板である。基板２がポリイミド基板である場合、ポリアミック酸溶液をキャリア基板上に塗布し、塗布膜を焼成炉において２００℃～５００℃で熱処理することにより、キャリア基板上に基板２（樹脂層、ポリイミド層）を形成することができる。
　基板２上には、下地絶縁膜として、バリア層３６とベースコート層３７とをこの順で設けることができる。バリア層３６は、例えば、SiO2膜、SiNx膜、SiOxNy膜（ｘ＞ｙ）、SiNxOy膜（ｘ＞ｙ）などである。バリア層３６の厚さは例えば３７５nmである。バリア層３６は、例えばプラズマCVD法により成膜することができる。また、ベースコート層３７は、例えば、SiNx膜、SiO2膜、SiOxNy膜（ｘ＞ｙ）、SiNxOy膜（ｘ＞ｙ）などである。バリア層３６とベースコート層３７は異なる種類の絶縁膜とすることができる。
　バリア層３６及びベースコート層３７は、第１トランジスタ３１が位置する領域と、第２トランジスタ３２が位置する領域の両方に設けられ、第１及び第２トランジスタ３１、３２の下に位置する。
　表示装置６０は、基板２上に設けられた第１トランジスタ３１と、第１トランジスタ３１と重ならないように基板２上に設けられた第２トランジスタ３２とを備える。
　表示装置６０は、マトリックス状に配列された複数の画素を有する。各画素は、第１トランジスタ３１、第２トランジスタ３２及び発光素子３４などにより構成される画素回路を有することができる。画素回路は、画素を駆動する回路である。表示装置６０は、例えば、図４に示したような画素回路を有することができる。また、画素回路が３つ以上の薄膜トランジスタを有する場合、第１及び第２トランジスタ以外のトランジスタは、酸化物半導体－薄膜トランジスタとすることができる。
　第１トランジスタ３１は、低温ポリシリコン－薄膜トランジスタ（LTPS TFT）である。また、第１トランジスタ３１は、ｐチャネル型とすることができる。第１トランジスタ３１は、基板２上に設けられた多結晶シリコン層３と、多結晶シリコン層３上に設けられた第１絶縁膜５と、第１絶縁膜５上に設けられた第１ゲート電極１１と、第１ゲート電極１１上に設けられた第２絶縁膜６と、多結晶シリコン層３に接続する第１ソース電極１５と、多結晶シリコン層３に接続する第１ドレイン電極１８とを備える。また、第１トランジスタ３１は、トップゲート構造を有してもよく、ダブルゲート構造を有してもよい。
　第１トランジスタ３１は、発光素子３４と接続する駆動トランジスタとすることができる。電子移動度が大きいLTPS TFTを駆動トランジスタとすることにより、画素の明るさの調整及び画素の色調制御を精度よく行うことができる。例えば、図４に示した画素回路のように第１トランジスタ３１を駆動トランジスタとすることができる。駆動トランジスタは、発光素子３４と直列に設けられ、制御端子にデータ信号が入力され、発光素子３４に流れる電流の量を制御する。制御端子は、ゲート電極が有する端子又はゲート電極に接続する端子である。第１トランジスタ３１のソース電極又はドレイン電極が発光素子３４に接続することができる。
　多結晶シリコン層３は、第１トランジスタ３１のチャネルが形成される層である。多結晶シリコン層３は、例えば、CVD法によりベースコート層３７上に非晶質シリコン膜を成膜し、この非晶質シリコン膜にレーザアニール処理を施し多結晶シリコン膜とし、多結晶シリコン膜にフォトリソグラフィ法でパターニングすることにより形成することができる。多結晶シリコン層３はｎ型不純物又はｐ型不純物がドープされた領域を有することができる。不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）とすることができる。
　多結晶シリコン層３には、図３のフローチャートに示したように、水素化アニール処理が施される。水素化アニール処理は、例えば、３～１００％の水素を含む雰囲気中で、３００～４５０℃で１～１２時間の熱処理とすることができる。水素化アニール処理により、多結晶シリコン層３に含まれるポリシリコンのダングリングボンドに水素を結合させることができ、第１トランジスタ３１の特性を安定化することができる。
　第１絶縁膜５は、第１トランジスタ３１の位置では、多結晶シリコン層３と第１ゲート電極１１との間に位置し、ゲート絶縁膜となる。また、第２トランジスタ３２の位置では、第１絶縁膜５は第２トランジスタ３２の下に位置する。第１絶縁膜５は、SiOx膜（ｘ＞０）である。例えば、多結晶シリコン層３上およびベースコート層３７上にプラズマCVD法により第１絶縁膜５を成膜することができる。第１絶縁膜５の厚さは、例えば３７５nmとすることができる。
　第１ゲート電極１１は、多結晶シリコン層３及び第１絶縁膜５の直上に設けられ、第１トランジスタ３１のトップゲート電極となる。第１ゲート電極１１にゲート電圧を印加することにより、多結晶シリコン層３にチャネルが形成され、第１トランジスタ３１がオン状態となり、ソース－ドレイン間に電流が流れる。第１ゲート電極１１は、例えば、チタン電極、アルミニウム電極、モリブデン電極、銅電極、窒化モリブデン膜又はこれらの電極の積層電極である。
　例えば、第１絶縁膜５上に、スパッタ法により、Ａｌ膜（厚さ：３５０ｎｍ）を下層、ＭｏＮ膜（厚さ：５０ｎｍ）を上層とする積層膜を成膜し、フォトリソグラフィ法により積層膜をパターニングすることによって第１トランジスタ３１の第１ゲート電極１１を形成することができる。
　第１ゲート電極１１上には、第２絶縁膜６、第４絶縁膜８、保護膜２８を設けることができる。
　第２絶縁膜６は、水素を含むSiNx膜（ｘ＞０、ｘは整数でなくてもよい）であり、かつ、多結晶シリコン層３と重なるように設けられる。また、第２絶縁膜６は、第１トランジスタ３１の位置では、第１ゲート電極１１の上に位置する。また、第２絶縁膜６は、第２トランジスタ３２の位置には設けられないようにフォトリソグラフィプロセスによりパターニングされている。例えば、第１ゲート電極１１上および第１絶縁膜５上にプラズマＣＶＤ法によって、窒化珪素（ＳｉＮｘ）膜（厚さ：３７５ｎｍ）を成膜し、フォトリソグラフィ法によって、窒化珪素（ＳｉＮｘ）膜をパターニングして第２絶縁膜６を形成することができる。
　上述した水素化アニール処理は、図３のフローチャートに示したように、第２絶縁膜６を形成した後に行われる。第２絶縁膜６を水素を含むSiNx膜とすることにより、水素化アニール処理の際に第２絶縁膜６を介して効率よく多結晶シリコン層３に水素を供給することができ、多結晶シリコン層３を効率よく水素化することができる。水素を含むSiNx膜は、例えば、原料ガスにSiH4とN2又はNH3とを用いてプラズマＣＶＤ法により形成することができる。
　第２絶縁膜６は、第２トランジスタ３２のチャネルが形成される酸化物半導体層４と重ならないように設けられる。このことにより、第２絶縁膜６に含まれる水素が酸化物半導体層４の電気抵抗率に影響を与えることを防止することができる。このことは、後述する。第２絶縁膜６は、第１トランジスタ３１の位置に島状に設けることができる。また、第２絶縁膜６は、第２トランジスタ３２が位置する領域に形成されないように設けることができる。このような第２絶縁膜６のパターンは、フォトリソグラフィプロセスにより形成することができる。
　第１ソース電極１５及び第１ドレイン電極１８は、それぞれ多結晶シリコン層３に接続し、第１トランジスタ３１がオン状態のとき、第１ソース電極１５と第１ドレイン電極１８との間の多結晶シリコン層３にソース－ドレイン電流が流れるように電圧が印加されている。第１ソース電極１５及び第１ドレイン電極１８のそれぞれは、例えば、Ｔｉ膜を下層、Ａｌ膜を主層およびＴｉ膜を上層とする積層膜、チタン電極、アルミニウム電極又は銅電極である。
　第１ソース電極１５は、第１絶縁膜５、第２絶縁膜６及び第４絶縁膜８を貫通する第１コンタクトホール２１に設けることができる。第１ドレイン電極１８は、第１絶縁膜５、第２絶縁膜６及び第４絶縁膜８を貫通する第２コンタクトホール２２に設けることができる。
　第１ソース電極１５及び第１ドレイン電極１８は、第４絶縁膜８を形成した後に形成することができる。例えば、多結晶シリコン層３のソースおよびドレイン領域上の第４絶縁膜８／第２絶縁膜６／第１絶縁膜５に第１コンタクトホール２１、第２コンタクトホール２２を形成する。第４絶縁膜８上、及び、第１コンタクトホール２１内、第２コンタクトホール２２内に、スパッタ法により、チタン／アルミ／チタンの積層膜を成膜し、フォトリソグラフィ法により積層膜をパターンニングすることによって第１ソース電極１５及び第１ドレイン電極１８を形成することができる。例えば、Ｔｉ膜（厚さ：３０ｎｍ）を下層、Ａｌ膜（厚さ：３００ｎｍ）を主層およびＴｉ膜（厚さ：５０ｎｍ）を上層とする積層膜を用いることができる。
　第２ソース電極１６は、第１ソース電極１５と接続する電極である。また、第２ドレイン電極１９は、第１ドレイン電極１８と接続する電極である。第２ソース電極１６及び第２ドレイン電極１９のそれぞれは、例えば、チタン電極、アルミニウム電極又は銅電極である。
　第２ソース電極１６は、保護膜２８を貫通する第３コンタクトホール２３に設けることができる。第２ドレイン電極１９は、保護膜２８を貫通する第４コンタクトホール２４に設けることができる。
　第２ソース電極１６及び第２ドレイン電極１９は、第３ソース電極１７及び第３ドレイン電極２０と同じ工程で形成することができる。この工程については後述する。
　第２トランジスタ３２は、酸化物半導体－薄膜トランジスタ（酸化物半導体TFT）である。第２トランジスタ３２は、ｎチャネル型とすることができる。第２トランジスタ３２は、第１絶縁膜５上に設けられた酸化物半導体層４と、酸化物半導体層４上に設けられた第３絶縁膜７と、第３絶縁膜７上に設けられた第２ゲート電極１２と、酸化物半導体層４に接続する第３ソース電極１７と、酸化物半導体層４に接続する第３ドレイン電極２０とを備える。
　第２トランジスタ３２は、駆動トランジスタ（第１トランジスタ３１）と接続する選択トランジスタとすることができる。リーク電流の少ない酸化物半導体TFTを選択トランジスタとすることにより、表示装置６０の電力消費を少なくすることができる。例えば、第２トランジスタ３２は、図４に示した画素回路のように、第２トランジスタ３２の第３ドレイン電極２０が駆動トランジスタである第１トランジスタの第１ゲート電極１１と接続するように設けることができる。選択トランジスタの２つの導通端子のうち一方の導通端子はデータ線に接続され、他方の導通端子は駆動トランジスタの制御端子に接続される。トランジスタの２つの導通端子は、ソース電極の端子とドレイン電極の端子である。
　酸化物半導体層４は、第２トランジスタ３２のチャネルが形成される層であり、ソース－ドレイン間の電流が酸化物半導体層４に流れる。この電流は第２ゲート電極１２により制御される。酸化物半導体層４は、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ、Ｗ、Ｓｒ、Ｔｉ又はＮｉを含むことができる。酸化物半導体層４は、例えば、Ｉｎ、Ｇａ、Ｚｎを含む酸化物半導体層、Ｉｎ、Ｓｎ、Ｚｎを含む酸化物半導体層、酸化亜鉛層、Ｉｎ、Ｚｎを含む酸化物半導体層などである。酸化物半導体層４は酸素欠陥を有し、この酸素欠陥がドナーとして機能する。酸化物半導体層４の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。例えば、第２絶縁膜６上および第１絶縁膜５上に、スパッタ法によって酸化物半導体膜を形成し、フォトリソグラフィ法により酸化物半導体膜をパターニングすることによって、第１絶縁膜５上に酸化物半導体層４を形成することができる。
　酸化物半導体層４は、水素を含むSiNx膜である第２絶縁膜６と重ならないように設けられる。つまり、酸化物半導体層４の直下又は直上には第２絶縁膜６は設けられない。このことにより、製造プロセスにおいて第２絶縁膜６に含まれる水素が酸化物半導体層４に侵入し酸化物半導体層４を還元することを抑制することができ、酸化物半導体層４の酸素欠陥密度が変化することを抑制することができる。この結果、酸化物半導体層４の電気抵抗率が変化することを抑制することができ、第２トランジスタ３２を正常に駆動させることができる。
　第３絶縁膜７は、酸化物半導体層４上に設けられる。また、第３絶縁膜７は、第２トランジスタ３２の位置に島状に設けることができる。第３絶縁膜７のパターンはフォトリソグラフィプロセスにより形成することができる。第３絶縁膜７は、第２トランジスタ３２のトップゲートのゲート絶縁膜として機能する。第３絶縁膜７は、SiOx膜である。
　例えば、酸化物半導体層４上、第２絶縁膜６上、第１絶縁膜５上に、プラズマＣＶＤ法によりＳｉＯ2膜（厚さ：３７５ｎｍ）を成膜し、フォトリソグラフィ法によりＳｉＯ2膜をパターンニングすることによって第３絶縁膜７を形成することができる。
　第２ゲート電極１２は、酸化物半導体層４及び第３絶縁膜７の直上に設けられ、第２トランジスタ３２のトップゲート電極となる。第２ゲート電極１２にゲート電圧を印加することにより、酸化物半導体層４にチャネルが形成され、第２トランジスタ３２がオン状態となり、ソース－ドレイン間に電流が流れる。第２ゲート電極１２は、例えば、チタン電極、アルミニウム電極、モリブデン電極、銅電極である。例えば、第３絶縁膜７上、酸化物半導体層４上、第１絶縁膜５上、第２絶縁膜６上に、スパッタ法によりＡｌ膜（厚さ：３５０ｎｍ）を下層、ＭｏＮ膜（厚さ：５０ｎｍ）を上層とする積層膜を成膜し、フォトリソグラフィ法により積層膜をパターニングすることによって第２ゲート電極１２を形成する。
　第２ゲート電極１２は、第２ゲート電極１２の位置が第３絶縁膜７の位置と整合するように設けることができる。この場合、第２ゲート電極１２と第３絶縁膜７は、同じフォトレジストを用いてパターニングされる。
　第２ゲート電極１２の上には、第４絶縁膜８、保護膜２８が設けられる。
　第４絶縁膜８は、第１トランジスタ３１の位置では第２絶縁膜６上に位置し、第２トランジスタ３２の位置では第２ゲート電極１２の上に位置する。第４絶縁膜８は、例えば、SiOx膜又はSiNx膜である。例えば、第２ゲート電極１２上、第３絶縁膜７上、酸化物半導体層４上、第１絶縁膜５上、第２絶縁膜６上に、プラズマＣＶＤ法によりＳｉＯ2膜（厚さ：３７５ｎｍ）を成膜し、フォトリソグラフィ法によりＳｉＯ2膜をパターンニングすることによって第４絶縁膜８を形成することができる。
　保護膜２８は、第１トランジスタ３１の位置では第４絶縁膜８上に位置し、第２トランジスタ３２の位置では第４絶縁膜８の上に位置する。保護膜２８は、例えば、SiOx膜又はSiNx膜である。例えば、第１ソース電極１５上、第１ドレイン電極１８上、第４絶縁膜８上に、プラズマＣＶＤ法により窒化珪素（ＳｉＮｘ）膜（厚さ：３７５ｎｍ）をプラズマＣＶＤ法で成膜し、フォトリソグラフィ法により窒化珪素（ＳｉＮｘ）膜をパターンニングすることによって保護膜２８を形成することができる。
　第３ソース電極１７及び第３ドレイン電極２０は、それぞれ酸化物半導体層４に接続し、第２トランジスタ３２がオン状態のとき、第３ソース電極１７と第３ドレイン電極２０との間の酸化物半導体層４にソース－ドレイン電流が流れるように電圧が印加されている。第３ソース電極１７及び第３ドレイン電極２０のそれぞれは、例えば、チタン電極、アルミニウム電極又は銅電極である。
　第３ソース電極１７は、第４絶縁膜８及び保護膜２８を貫通する第５コンタクトホール２５に設けることができる。第３ドレイン電極２０は、第４絶縁膜８及び保護膜２８を貫通する第６コンタクトホール２６に設けることができる。
　例えば、フォトリソグラフィ法により、第１ソース電極１５上及び第１ドレイン電極１８上の保護膜２８に、第３コンタクトホール２３、第４コンタクトホール２４を形成すると共に、酸化物半導体層４のソース領域上およびドレイン領域上の保護膜２８／第４絶縁膜８をパターンニングすることによって第５コンタクトホール２５、第６コンタクトホール２６を形成する。その後、保護膜２８上と、第３コンタクトホール２３内、第４コンタクトホール２４内、第５コンタクトホール２５内、第６コンタクトホール２６内に、スパッタ法により、チタン／アルミニウム／チタンの積層膜を成膜し、フォトリソグラフィ法により積層膜をパターンニングすることによって第２ソース電極１６、第２ドレイン電極１９、第３ソース電極１７および第３ドレイン電極２０を形成することができる。
　例えば、Ｔｉ膜（厚さ：３０ｎｍ）を下層、Ａｌ膜（厚さ：３００ｎｍ）を主層およびＴｉ膜（厚さ：５０ｎｍ）を上層とする積層膜を用いることができる。また、ソース電極は、チタン膜をモリブデン膜やタングステン膜に変えたり、Ａｌ膜をＣｕ膜に変えてもよい。Ｃｕ膜の場合は例えば、下層がＴｉ膜、上層がＣｕ膜の２層構造となる。
　第１トランジスタ３１上及び第２トランジスタ３２上には、平坦化膜３８が設けられる。平坦化膜３８は、例えば、感光性ポリイミド膜である。例えば、第２ソース電極１６上、第２ドレイン電極１９上、第３ソース電極１７上、第３ドレイン電極２０上および保護膜２８上に感光性ポリイミド樹脂を塗布し、パターンニングすることによって第２ソース電極１６および第２ドレイン電極１９上にコンタクトホールを有する平坦化膜３８を形成する。
　平坦化膜３８上には第１トランジスタ３１の第２ドレイン電極１９と発光層３５とを接続するアノード電極４０が設けられる。アノード電極４０上には発光層３５及びカソード電極が設けられる。また、平坦化膜３８上で発光層３５の周りにエッジカバー４１が設けられる。発光層３５は、例えば、有機ＥＬ層、無機ＥＬ層である。有機ＥＬ層は、例えば、有機発光ダイオード（ＯＬＥＤ）である。無機ＥＬ層は、例えば、量子ドット発光ダイオード（ＱＬＥＤ）である。アノード電極４０、発光層３５及びカソード電極は発光素子３４を構成する。
　発光層３５の上には、封止層４２、樹脂層４３、機能層４４、保護フィルム４５が設けられる。機能層４４は、タッチパネル、偏光板を含むことができる。
比較実施形態
　図５は、比較実施形態の表示装置の概略断面図である。比較実施形態では、水素を含むSiNx膜である第２絶縁膜６が、第１トランジスタ３１の位置では、第１ゲート電極１１の上に位置し、第２トランジスタ３２の位置では、酸化物半導体層４の下に位置する。つまり、第２絶縁膜６が第２トランジスタ３２に含まれる酸化物半導体層４と重なるように設けられる。その他の構成は第１実施形態と同じである。このような構成とすると、表示装置の製造プロセスにおいて、第２絶縁膜６に含まれる水素が酸化物半導体層４を還元し、酸化物半導体層４の電気抵抗率が変化するおそれがある。この結果、第２トランジスタ３２が正常に駆動しないおそれがある。
第２実施形態
　第２実施形態の表示装置６０に含まれる第２トランジスタ３２は、ダブルゲート構造を有する。図６は、第２実施形態の表示装置６０の概略断面図である。
　第２トランジスタ３２は、酸化物半導体層４の直下で第１絶縁膜５と第５絶縁膜９との間に第３ゲート電極１３を有する。第３ゲート電極１３は、第２トランジスタ３２のボトムゲート電極であり、第５絶縁膜９はボトムゲートのゲート絶縁膜として機能する。第３ゲート電極１３は、例えば、チタン、アルミニウム、モリブデン、タングステン、銅などの金属膜、これらの金属のうち少なくとも１つを含む合金膜、これらの金属のうち少なくとも２つの積層膜、前記金属と前記合金の積層膜、又は少なくとも２つの前記合金の積層膜である。
　第５絶縁膜９は、第１トランジスタ３１の位置では、第１ゲート電極１１の上に位置し、第２トランジスタ３２の位置では、酸化物半導体層４の下に位置する。第５絶縁膜９は、例えば、SiOx膜である。
　第２ゲート電極１２及び第３ゲート電極１３にゲート電圧を印加することにより、酸化物半導体層４にトップゲート側チャネル及びボトムゲート側チャネルが形成される。従って、第２トランジスタ３２をオン状態とすることにより、トップゲート側チャネルとボトムゲート側チャネルとの両方にソース－ドレイン電流を流すことができ、ソース－ドレイン電流を増加させることができる。
　その他の構成及び工程は第１実施形態と同様である。また、第１実施形態についての記載は矛盾がない限り第２実施形態についても当てはまる。
　２：基板　　３：多結晶シリコン層　　４：酸化物半導体層　　５：第１絶縁膜　　６：第２絶縁膜　　７：第３絶縁膜　　８：第４絶縁膜　　９：第５絶縁膜　　１１：第１ゲート電極　　１２：第２ゲート電極　　１３：第３ゲート電極　　１５：第１ソース電極　　１６：第２ソース電極　　１７：第３ソース電極　　１８：第１ドレイン電極　　１９：第２ドレイン電極　　２０：第３ドレイン電極　　２１：第１コンタクトホール　　２２：第２コンタクトホール　　２３：第３コンタクトホール　　２４：第４コンタクトホール　　２５：第５コンタクトホール　　２６：第６コンタクトホール　　２８：保護膜　　３１：第１トランジスタ　　３２：第２トランジスタ　　３４：発光素子　　３５：発光層　　３６：バリア層　　３７：ベースコート層　　３８：平坦化膜　　４０：アノード電極　　４１：エッジカバー　　４２：封止層　　４３：樹脂層　　４４：機能層　　４５：保護フィルム　　４８：コンデンサ　　６０：表示装置

Claims (11)

  1. 　基板と、前記基板上に設けられた第１トランジスタと、前記第１トランジスタと重ならないように前記基板上に設けられた第２トランジスタとを備え、
    前記第１トランジスタは、前記基板上に設けられた多結晶シリコン層と、前記多結晶シリコン層上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極上に設けられた第２絶縁膜とを備え、
    前記第２トランジスタは、前記第１絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられた第２ゲート電極とを備え、
    前記第１絶縁膜及び前記第３絶縁膜は、SiOx膜であり、
    前記第２絶縁膜は、水素を含むSiNx膜であり、かつ、前記多結晶シリコン層と重なるように設けられ、かつ、前記酸化物半導体層と重ならないように設けられたことを特徴とする表示装置。
  2. 　前記第２絶縁膜上及び前記第２ゲート電極上に設けられた第４絶縁膜をさらに備え、
    前記第１トランジスタは、前記多結晶シリコン層に接続する第１ソース電極と、前記多結晶シリコン層に接続する第１ドレイン電極とを備え、
    前記第１ソース電極は、前記第１絶縁膜、前記第２絶縁膜及び前記第４絶縁膜を貫通する第１コンタクトホールに設けられ、
    前記第１ドレイン電極は、前記第１絶縁膜、前記第２絶縁膜及び前記第４絶縁膜を貫通する第２コンタクトホールに設けられた請求項１に記載の表示装置。
  3. 　前記第４絶縁膜上に設けられた保護膜をさらに備え、
    前記第１トランジスタは、前記第１ソース電極に接続する第２ソース電極と、前記第１ドレイン電極に接続する第２ドレイン電極とを備え、
    前記第２ソース電極は、前記保護膜を貫通する第３コンタクトホールに設けられ、
    前記第２ドレイン電極は、前記保護膜を貫通する第４コンタクトホールに設けられた請求項２に記載の表示装置。
  4. 　前記第２トランジスタは、前記酸化物半導体層に接続する第３ソース電極と、前記酸化物半導体層に接続する第３ドレイン電極とを備え、
    前記第３ソース電極は、前記第４絶縁膜及び前記保護膜を貫通する第５コンタクトホールに設けられ、
    前記第３ドレイン電極は、前記第４絶縁膜及び前記保護膜を貫通する第６コンタクトホールに設けられた請求項３に記載の表示装置。
  5. 　前記第１絶縁膜上及び前記第２絶縁膜上に設けられた第５絶縁膜をさらに備え、
    前記酸化物半導体層は、前記第５絶縁膜上に設けられ、
    前記第２トランジスタは、前記第１絶縁膜と前記第５絶縁膜との間に設けられた第３ゲート電極を備える請求項１～４のいずれか１つに記載の表示装置。
  6. 　前記第２ゲート電極は、前記第２ゲート電極の位置が前記第３絶縁膜の位置と整合するように設けられた請求項１～５のいずれか１つに記載の表示装置。
  7. 　前記第２絶縁膜は、前記第１トランジスタの位置に島状に設けられた請求項１～６のいずれか１つに記載の表示装置。
  8. 　前記表示装置は、複数の画素回路を備え、
    前記画素回路は、前記第１トランジスタを含み、
    前記第１トランジスタは、駆動トランジスタである請求項１～７のいずれか１つに記載の表示装置。
  9. 　前記画素回路は、前記第２トランジスタを含み、
    前記第２トランジスタの導通端子は、前記第１トランジスタの制御端子に接続する請求項８に記載の表示装置。
  10. 　基板上に第１トランジスタ及び第２トランジスタを形成する工程を備え、
    前記第１トランジスタ及び前記第２トランジスタを形成する工程は、前記基板上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１ゲート電極を形成する工程と、前記第１ゲート電極上に第２絶縁膜を形成する工程と、前記第１絶縁膜上に酸化物半導体層を形成する工程と、前記酸化物半導体層上に第３絶縁膜を形成する工程と、前記第３絶縁膜上に第２ゲート電極を形成する工程とを備え、
    前記多結晶シリコン層は、前記第１トランジスタのチャネルが形成される層であり、
    前記酸化物半導体層は、前記第２トランジスタのチャネルが形成される層であり、
    前記第１絶縁膜及び前記第３絶縁膜は、SiOx膜であり、
    前記第２絶縁膜は、水素を含むSiNx膜であり、
    前記酸化物半導体層は、前記第２絶縁膜と重ならないように形成される表示装置の製造方法。
  11. 　前記第１絶縁膜上に第３ゲート電極及び第５絶縁膜をこの順で形成する工程をさらに備え、
    前記酸化物半導体層は、前記第３ゲート電極及び前記第５絶縁膜の直上に形成される請求項１０に記載の製造方法。
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