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WO2019069532A1 - 固体撮像素子および固体撮像装置 - Google Patents

固体撮像素子および固体撮像装置 Download PDF

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WO2019069532A1
WO2019069532A1 PCT/JP2018/026639 JP2018026639W WO2019069532A1 WO 2019069532 A1 WO2019069532 A1 WO 2019069532A1 JP 2018026639 W JP2018026639 W JP 2018026639W WO 2019069532 A1 WO2019069532 A1 WO 2019069532A1
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WO
WIPO (PCT)
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charge
unit
photoelectric conversion
conversion unit
signal
Prior art date
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Ceased
Application number
PCT/JP2018/026639
Other languages
English (en)
French (fr)
Inventor
ソライヤ シリニ
上野　貴久
克彦 半澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN201880062822.9A priority Critical patent/CN111149351B/zh
Priority to DE112018004380.0T priority patent/DE112018004380T5/de
Publication of WO2019069532A1 publication Critical patent/WO2019069532A1/ja
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    • H10F39/813—Electronic components shared by multiple pixels, e.g. one amplifier shared by two pixels

Definitions

  • the present technology relates to a solid-state imaging device. Specifically, the present invention relates to a solid-state imaging device and a solid-state imaging device including a photoelectric conversion unit that generates and accumulates a charge according to incident light.
  • processing may be performed focusing on a specific area in the image.
  • the region in this case is called a region of interest (ROI).
  • ROI region of interest
  • a plurality of regions of interest may be set in the image, or they may overlap each other.
  • the shutter operation is performed in units of one row, and in the global shutter method, the shutter operation is performed on all the pixels at one time.
  • there has been proposed a technique for imaging only an area necessary for the selected area cropped by the drive mode of window reading see, for example, Patent Document 1).
  • the resolution is changed by changing the thinning rate when reading out pixel data according to the size of the display frame.
  • exposure is not controlled for an arbitrary region because thinning is performed row by row.
  • the present technology has been created in view of such a situation, and has an object of performing exposure control on an arbitrary area in an image to be captured.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is a selection signal terminal for receiving a selection signal specified by a pixel address in a two-dimensionally arranged pixel array
  • a solid-state imaging device comprising: a photoelectric conversion unit that generates a charge corresponding to incident light and stores the charge according to the selection signal; and a charge holding unit that holds the charge stored in the photoelectric conversion unit at a predetermined timing. is there. This brings about the effect
  • the first aspect may further include a charge discharging unit that discharges the charge stored in the photoelectric conversion unit according to the selection signal. This brings about the effect
  • the selection signal includes a first decode signal indicating a decode result of the horizontal address in the pixel array, and a second decode signal indicating a decode result of the vertical address in the pixel array.
  • the charge discharging unit may discharge the charge accumulated in the photoelectric conversion unit when both of the first and second decoding signals are valid. This brings about the effect
  • the charge discharging unit connects a power supply to one end, and the first transistor conducts when the first decode signal is effective, the first transistor, and the photoelectric conversion.
  • a second transistor may be connected in series with the part to conduct when the second decode signal is valid. This produces an effect of discharging the charge stored in the photoelectric conversion unit when the first and second decode signals are valid.
  • the charge discharging unit connects one of the first and second decode signals to the gate and connects the other to the drain to set the first and second decode signals.
  • the first transistor which supplies an effective signal from the source when both are effective, is connected in series between the power supply and the photoelectric conversion unit, and the effective signal is supplied from the source of the first transistor And a second transistor that conducts. This has the effect of discharging the charge accumulated in the photoelectric conversion unit when the first and second decode signals are effective while avoiding charge leakage from the diffusion layer.
  • the charge discharging unit is connected in series between a power supply and the photoelectric conversion unit to connect one of the first and second decode signals to a first gate.
  • the other may be connected to the second gate to include a transistor that conducts when both the first and second decode signals are valid.
  • the double gate is used to discharge the charge stored in the photoelectric conversion unit when the first and second decode signals are valid.
  • a first chip including the selection signal terminal, the photoelectric conversion unit, and the charge storage unit, and the charge discharge unit are stacked on the first chip. And a second chip. This brings about the effect
  • a charge-voltage conversion unit that stores the charge held in the charge holding unit to convert it into a voltage and the charge held in the charge holding unit are connected in series with each other.
  • the semiconductor device may further include first and second transfer transistors for transferring to the charge-voltage conversion unit, and the charge holding unit may be integrally formed with the diffusion layer of the first transfer transistor. This brings about the effect
  • a plurality of pixels each including the selection signal terminal, the photoelectric conversion portion, and the charge holding portion are provided, and the charge held in the charge holding portion in the plurality of pixels is used as a voltage. It may further comprise a charge-voltage converter that accumulates for conversion. This brings about the effect
  • the first aspect may further include a charge reset unit that resets the charge stored in the charge voltage conversion unit.
  • the signal processing unit may further include a signal amplification unit that amplifies the charge stored in the charge-voltage conversion unit and outputs a pixel signal of a level according to the charge.
  • a pixel array in which a plurality of pixels for converting incident light into pixel signals are two-dimensionally arranged, and a selection signal specifying any of the plurality of pixels.
  • An exposure control circuit for controlling exposure in the pixel, and a readout circuit for reading out the pixel signal from the plurality of pixels, each of the plurality of pixels having a selection signal terminal for receiving the selection signal, and the incident light
  • a charge discharging unit for discharging the charge stored in the photoelectric conversion unit according to the selection signal, and a predetermined charge for the charge stored in the photoelectric conversion unit.
  • a solid-state imaging device including: a charge holding unit held at a timing; and a charge voltage conversion unit accumulated to convert the charge held in the charge holding unit into the pixel signal as a voltage signal.
  • the exposure control circuit may include a decoder that decodes the horizontal and vertical positions of the pixel address in the pixel array, and may supply the selection signal according to the decoding result. This brings about the effect
  • the exposure control circuit may supply the selection signal to each specific region in the pixel array. This brings about the effect
  • the exposure control circuit may perform control in accordance with the direction in which the charge accumulation time in the photoelectric conversion unit is shorter, in a portion where the specific region overlaps. This brings about the effect of performing exposure control in accordance with the shorter side of the charge accumulation time in the photoelectric conversion unit in the portion where the regions overlap.
  • the present technology it is possible to obtain the excellent effect that exposure control can be performed on an arbitrary area in an image to be captured.
  • the effect described here is not necessarily limited, and may be any effect described in the present disclosure.
  • FIG. 1 It is a figure which shows the example of the read-out timing from the pixel 100 in embodiment of this technique. It is a figure showing an example of circuit composition of pixel 100 in the 1st modification of a 1st embodiment of this art. It is a figure showing an example of the top view of pixel 100 in the 1st modification of a 1st embodiment of this art. It is a figure showing an example of the sectional view of pixel 100 in the 1st modification of a 1st embodiment of this art. It is a figure showing an example of circuit composition of pixel 100 in the 2nd modification of a 1st embodiment of this art. It is a figure showing an example of circuit composition of pixel 100 in a 2nd embodiment of this art.
  • First embodiment (example of conducting two transistors by two-dimensional address) 2.
  • Second embodiment (an example in which one transistor is made conductive by two-dimensional address logical product) 3.
  • Third embodiment (example in which a two-dimensional address is inputted to separate gates of one transistor to conduct) 4.
  • Fourth embodiment (example of division into stacked chips)
  • FIG. 1 is a diagram illustrating a configuration example of a solid-state imaging device according to an embodiment of the present technology.
  • This solid-state imaging device comprises a pixel array 10 and peripheral circuits.
  • the peripheral circuit unit includes a vertical drive circuit 20, a horizontal drive circuit 30, a system control circuit 40, a column signal processing circuit 50, an output circuit 60, and an exposure control circuit 70.
  • the vertical drive circuit 20, the horizontal drive circuit 30, the system control circuit 40, the column signal processing circuit 50, and the output circuit 60 are an example of the readout circuit described in the claims.
  • the pixel array 10 is a pixel array in which a plurality of pixels 100 including photoelectric conversion units are arranged in a two-dimensional array.
  • the pixel 100 includes, for example, a photodiode serving as a photoelectric conversion unit and a plurality of pixel transistors as described later.
  • the vertical drive circuit 20 drives the pixels 100 row by row.
  • the vertical drive circuit 20 is configured of, for example, a shift register.
  • the vertical drive circuit 20 selects a pixel drive wiring and supplies a pulse for driving the pixel 100 to the selected pixel drive wiring.
  • the vertical drive circuit 20 selectively scans the pixels 100 of the pixel array 10 sequentially in the vertical direction in units of rows, and generates pixel signals based on signal charges generated according to incident light in the photoelectric conversion unit of the pixels 100.
  • the signal is output via a vertical signal line (VSL) 109.
  • VSL vertical signal line
  • the horizontal drive circuit 30 drives the column signal processing circuit 50 in units of columns.
  • the horizontal drive circuit 30 is configured of, for example, a shift register.
  • the horizontal drive circuit 30 sequentially selects each of the column signal processing circuits 50 by sequentially outputting horizontal scanning pulses, and causes each of the column signal processing circuits 50 to output a pixel signal to the horizontal signal line 59.
  • the system control circuit 40 controls readout processing in the solid-state imaging device.
  • the system control circuit 40 receives an input clock and data instructing an operation mode and the like, and outputs data such as internal information of the solid-state imaging device. That is, based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock, the system control circuit 40 is a clock signal or control signal that serves as a reference for operations of the vertical drive circuit 20, column signal processing circuit 50, horizontal drive circuit 30, and the like Generate Then, these signals are input to the vertical drive circuit 20, the column signal processing circuit 50, the horizontal drive circuit 30, and the like.
  • the column signal processing circuit 50 is disposed, for example, for each column of the pixels 100, and performs signal processing such as noise removal for each pixel column on signals output from the pixels 100 for one row via the vertical signal line 109. It is a thing. That is, the column signal processing circuit 50 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise unique to the pixel 100, signal amplification, A / D (Analog-to-Digital) conversion, etc. .
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit 50 and the horizontal signal line 59.
  • the output circuit 60 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 50 via the horizontal signal line 59, and outputs the processed signals. At this time, the output circuit 60 buffers the signal from the column signal processing circuit 50.
  • the output circuit 60 may perform black level adjustment, column variation correction, various digital signal processing, and the like on the signal from the column signal processing circuit 50.
  • the exposure control circuit 70 controls exposure of a plurality of pixels 100 of the pixel array 10.
  • the exposure control circuit 70 supplies a selection signal for specifying any one of the plurality of pixels 100 in the pixel array 10 to each of the pixels 100 to control exposure in units of the pixels 100.
  • the connection relationship between the exposure control circuit 70 and the pixel 100 will be described with reference to the following figure.
  • FIG. 2 is a diagram showing an example of the relationship between the exposure control circuit 70 and the pixel 100 according to the embodiment of the present technology.
  • the exposure control circuit 70 includes a horizontal address decoder 71 and a vertical address decoder 72.
  • the horizontal address decoder 71 is a decoder that decodes the horizontal position of the pixel address in the pixel array 10.
  • the output of the horizontal address decoder 71 is supplied to the pixel 100 as a horizontal address signal OFGx.
  • the horizontal address is also called a column address.
  • the vertical address decoder 72 is a decoder that decodes the vertical position of the pixel address in the pixel array 10.
  • the output of the vertical address decoder 72 is supplied to the pixel 100 as a vertical address signal OFGy.
  • the vertical address is also called a row address.
  • Each of the pixels 100 has a terminal for receiving a horizontal address signal OFGx and a vertical address signal OFGy.
  • the pixel 100 can receive control for exposure from the exposure control circuit 70 in pixel units.
  • the horizontal address signal OFGx and the vertical address signal OFGy are examples of selection signals described in the claims.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of the pixel 100 according to the first embodiment of the present technology.
  • the pixel 100 includes a photoelectric conversion unit 120, a first charge transfer unit 130, a charge holding unit 140, a second charge transfer unit 150, a charge voltage conversion unit 160, a charge reset unit 170, a signal amplification unit 180, and a pixel selection unit 190. , And the charge discharging units 111 and 112. Also, the pixel 100 includes a selection signal terminal 110 which receives the horizontal address signal OFGx and the vertical address signal OFGy.
  • the photoelectric conversion unit 120 is, for example, a photodiode (PD: Photo Diode) of a PN junction, and generates and accumulates a charge according to the amount of incident light.
  • the photoelectric conversion unit 120 may have an embedded structure.
  • the first charge transfer unit 130 transfers the charge stored in the photoelectric conversion unit 120 to the charge holding unit 140 in accordance with the transfer signal TRM.
  • the transfer signal TRM applied to the first charge transfer unit 130 becomes valid (H level)
  • the first charge transfer unit 130 becomes conductive
  • the charge stored in the photoelectric conversion unit 120 is the charge holding unit. It is transferred to 140.
  • potential levels indicating effectiveness are also referred to as H level, but they may be supplied by a common signal line, and at least a part of them may be separately supplied. May be
  • the charge holding unit 140 is a capacitance of the diffusion region MEM formed between the drain of the first charge transfer unit 130 and the source of the second charge transfer unit 150.
  • the charge holding unit 140 holds the charge transferred from the first charge transfer unit 130.
  • the second charge transfer unit 150 transfers the charge held in the charge holding unit 140 to the charge-voltage conversion unit 160 in accordance with the transfer signal TRG.
  • the transfer signal TRG applied to the second charge transfer unit 150 becomes valid (H level)
  • the second charge transfer unit 150 becomes conductive, and the charge held in the charge holding unit 140 is converted to a charge voltage. It is transferred to the part 160.
  • the charge voltage conversion unit 160 is a floating diffusion (FD) capacitance formed between the drain of the second charge transfer unit 150 and the source of the charge reset unit 170.
  • the charge voltage conversion unit 160 accumulates the charge transferred from the second charge transfer unit 150.
  • the charge reset unit 170 resets the charge accumulated in the charge voltage conversion unit 160 according to the reset signal RST.
  • the reset signal RST applied to the charge reset unit 170 becomes valid (H level)
  • the charge reset unit 170 becomes conductive, and resets the charge accumulated in the charge voltage conversion unit 160.
  • the signal amplification unit 180 amplifies the charge stored in the charge-voltage conversion unit 160, and outputs a pixel signal at a level according to the charge.
  • the signal amplification unit 180 has a gate electrode connected to the charge-voltage conversion unit 160 and a drain connected to the power supply voltage VDD, and amplifies and reads out the charge obtained by photoelectric conversion in the photoelectric conversion unit 120.
  • the pixel selection unit 190 is for selecting any of the pixels 100 in the pixel array 10.
  • the pixel selection unit 190 is connected between the source of the signal amplification unit 180 and the vertical signal line 109, and the selection signal SEL is supplied to its gate electrode.
  • the selection signal SEL becomes valid (H level)
  • the pixel selection unit 190 is turned on, and a so-called pixel is selected.
  • the signal output from the signal amplification unit 180 is read out to the column signal processing circuit 50 via the vertical signal line 109.
  • the charge discharging units 111 and 112 discharge the charges accumulated in the photoelectric conversion unit 120 according to the horizontal address signal OFGx and the vertical address signal OFGy.
  • the vertical address signal OFGy applied to the charge discharging unit 111 becomes valid (H level)
  • the horizontal address signal OFGx applied to the charge discharging unit 112 becomes valid (H level)
  • both are in the conductive state. .
  • the charge accumulated in the photoelectric conversion unit 120 is discharged through the power supply voltage VDD.
  • the horizontal address signal OFGx and the vertical address signal OFGy are supplied for each pixel from the exposure control circuit 70, whereby discharge control of the charge accumulated in the photoelectric conversion unit 120 can be performed for each pixel. it can.
  • a period from when the charge is discharged to when the transfer signal TRM becomes valid (H level) and transferred to the charge holding unit 140 is an accumulation time of the photoelectric conversion unit 120. Since the transfer timing to the charge holding unit 140 is the same for the entire image, the accumulation time can be selectively controlled by the timing of discharging the charge.
  • FIG. 5 is a diagram illustrating an example of a cross-sectional view of the pixel 100 according to the first embodiment of the present technology.
  • FIG. 5 shows a cross section along the dotted line in FIG.
  • the pixels Selection unit 190 is arranged. These are formed of, for example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) type transistor, and an oxide insulating film is formed under the gate electrode.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the power supply voltage VDD is connected to the drain of the charge discharging unit 111.
  • the charge discharging portions 111 and 112 are connected in series, and a diffusion layer 119 exists between them.
  • the vertical address signal OFGy applied to the charge discharging unit 111 becomes valid (H level)
  • the vertical address signal OFGx applied to the charge discharging unit 112 becomes valid (H level)
  • both are in the conductive state. .
  • the charge accumulated in the photoelectric conversion unit 120 is discharged through the power supply voltage VDD.
  • a charge holding unit 140 is formed between the drain of the first charge transfer unit 130 and the source of the second charge transfer unit 150.
  • the transfer signal TRM applied to the first charge transfer unit 130 becomes valid (H level)
  • the first charge transfer unit 130 becomes conductive, and the charge stored in the photoelectric conversion unit 120 is the charge holding unit. It is transferred to 140.
  • the charge-voltage converter 160 is formed between the drain of the second charge transfer unit 150 and the source of the charge reset unit 170.
  • the transfer signal TRG applied to the second charge transfer unit 150 becomes valid (H level)
  • the second charge transfer unit 150 becomes conductive, and the charge held in the charge holding unit 140 is converted to a charge voltage. It is transferred to the part 160.
  • FIG. 6 is a diagram illustrating an example of a region of interest ROI assumed in the embodiment of the present technology.
  • a region A (11) and a region B (12) in the image are set as a region of interest ROI, and a portion where the both overlap is set as a region C (13).
  • the area A is a rectangular area from upper left coordinates (x i , y i ) to lower right coordinates (x m , y m ).
  • the region B is a rectangular region from upper left coordinates (x k , y k ) to lower right coordinates (x r , y r ).
  • the area C which is a rectangular area from the upper left coordinate (x k , y k ) to the lower right coordinate (x m , y m ), an overlap of both areas occurs.
  • imaging is performed with a high resolution and a long accumulation time for exposure.
  • imaging is performed with a low resolution and a short accumulation time for exposure. At this time, the accumulation time of the area C where both areas overlap is limited by the accumulation time of the area B.
  • FIG. 7 is a diagram showing an example of the relationship between the signal of each region and the accumulation time in the embodiment of the present technology. In the figure, the passage of time is shown in the right direction.
  • A in the same figure shows the timing in the area A.
  • the horizontal address signal OFGx and the vertical address signal OFGy of pixels from coordinates (x i , y i ) to (x m , y m ) corresponding to the area A become valid (H level) in a period until time T1.
  • the charge accumulated in the photoelectric conversion unit 120 up to that point is discharged.
  • the transfer signal TRM applied to the first charge transfer unit 130 becomes valid (H level) at time T3
  • the first charge transfer unit 130 becomes conductive.
  • the charge accumulated in the photoelectric conversion unit 120 during the accumulation time from time T1 to time T3 is transferred to the charge holding unit 140.
  • the horizontal address signal OFGx and the vertical address signal OFGy of pixels from coordinates (x k , y k ) overlapping with the area A to (x m , y m ) become valid (H level) in a period up to time T1. .
  • the charge accumulated in the photoelectric conversion unit 120 up to that point is discharged.
  • the horizontal address signal OFGx and the vertical address signal OFGy of the pixels from the coordinates (x k , y k ) of the entire area B to (x r , y r ) are again valid (H level) in the period up to time T2. Become.
  • the charge accumulated in the photoelectric conversion unit 120 up to that point is discharged. Thereafter, when the transfer signal TRM applied to the first charge transfer unit 130 becomes valid (H level) at time T3, the first charge transfer unit 130 becomes conductive. Thereby, the charge accumulated in the photoelectric conversion unit 120 during the accumulation time from time T2 to time T3 is transferred to the charge holding unit 140.
  • the horizontal address signal OFGx and the vertical address signal OFGy of pixels from coordinates (x k , y k ) to (x m , y m ) overlapping with the area A are It becomes effective (H level), and the charge stored in the photoelectric conversion unit 120 is discharged.
  • the horizontal address signal OFGx and the vertical address signal OFGy of the pixels from the coordinates (x k , y k ) to the entire area C (x m , y m ) are again valid (H level) in the period up to time T2. Become. As a result, the charge accumulated in the photoelectric conversion unit 120 up to that point is discharged.
  • the transfer signal TRM applied to the first charge transfer unit 130 becomes valid (H level) at time T3
  • the first charge transfer unit 130 becomes conductive.
  • the charge accumulated in the photoelectric conversion unit 120 during the accumulation time from time T2 to time T3 is transferred to the charge holding unit 140.
  • the timing when the transfer signal TRM becomes valid (H level) and the first charge transfer unit 130 becomes conductive is common to all the pixels, while the charge stored in the photoelectric conversion unit 120 is
  • the exposure control circuit 70 controls the timing at which the light emission is performed for each pixel.
  • FIG. 8 is a diagram illustrating an example of read timing from the pixel 100 according to the embodiment of the present technology.
  • the horizontal address signal OFGx is shows the reading timing in the range of x k of x m, represents the elapsed time in the right direction shows a vertical address downward.
  • the accumulation time for exposure in the photoelectric conversion unit 120 is controlled for each pixel.
  • the timing when the charge is finally discharged is indicated as “shutter”.
  • the timing at which the charge stored in the photoelectric conversion unit 120 is transferred to the charge holding unit 140 is shown as “transfer”.
  • the charges held in the charge holding unit 140 are transferred to the charge-voltage conversion unit 160, read out in units of rows, and supplied to the column signal processing circuit 50 via the vertical signal lines 109.
  • the vertical address y k since assuming low resolution, read by thinning is performed while sandwiching the line not read.
  • the line representing reading after transfer is continuous, but in fact it is continuous in time because of reading by thinning, but it is discontinuous in the address direction. Become. This is an example, and the region C can be read out with either high resolution or low resolution.
  • storage control for exposure is performed in units of pixels by controlling the charge discharging units 111 and 112 with the vertical address signal OFGy and the horizontal address signal OFGx. be able to. Thereby, exposure control can be performed for each arbitrary area in the image.
  • FIG. 9 is a diagram illustrating an example of a circuit configuration of the pixel 100 according to a first modified example of the first embodiment of the present technology.
  • the charge holding unit 140 is formed separately from the drain of the first charge transfer unit 130.
  • the charge holding unit 140 is integrally formed with the diffusion layer of the drain of the first charge transfer unit 130. The other points are similar to those of the above-described first embodiment.
  • FIG. 10 is a diagram illustrating an example of a plan view of the pixel 100 in the first modified example of the first embodiment of the present technology.
  • FIG. 11 is a diagram illustrating an example of a cross-sectional view of the pixel 100 in the first modified example of the first embodiment of the present technology. Here, FIG. 11 shows a cross section along the dotted line in FIG.
  • the charge holding unit 140 is a so-called embedded memory formed integrally with the diffusion layer of the drain of the first charge transfer unit 130.
  • the drain of the charge holding unit 140 and the charge-voltage conversion unit 160 are formed of n-type.
  • the transfer signal TRG applied to the gate electrode of the second charge transfer unit 150 becomes valid (H level)
  • the channel 151 is formed on the surface of the p-type semiconductor and the charge is transferred.
  • FIG. 12 is a diagram illustrating an example of a circuit configuration of the pixel 100 according to a second modified example of the first embodiment of the present technology.
  • the first charge transfer unit 130 is divided into two charge transfer units 131 and 132.
  • both transfer signals TRM1 and TRM2 input to the gates of the two charge transfer units 131 and 132 become valid (H level)
  • the charge transfer units 131 and 132 become conductive and are stored in the photoelectric conversion unit 120.
  • the charge being transferred is transferred to the charge holding unit 140.
  • the transfer signals TRM1 and TRM2 input to the gates of the two charge transfer units 131 and 132 charges can be efficiently transferred.
  • the uniformity of the impurity concentration of the memory is maintained as compared with the case of forming by one charge transfer portion, an effect of increasing the yield can be obtained.
  • the states of the horizontal address signal OFGx and the vertical address signal OFGy are detected by connecting the charge discharging units 111 and 112 in series.
  • the diffusion layer 119 exists between the charge discharging portions 111 and 112. Therefore, when the horizontal address signal OFGx becomes valid (H level) when the vertical address signal OFGy is invalid (L level), charges leak through the capacitance of the diffusion layer 119, and the S / N ratio (Signal-to) -There is a risk that the noise ratio may deteriorate. Therefore, in the second embodiment, in order to exclude the diffusion layer 119 in the first embodiment, the transistors receiving the horizontal address signal OFGx and the vertical address signal OFGy are integrated into one.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of the pixel 100 according to the second embodiment of the present technology.
  • the pixel 100 in the second embodiment includes charge discharging portions 113 and 114 instead of the charge discharging portions 111 and 112 in the first embodiment.
  • the other configuration is the same as that of the first embodiment described above.
  • the charge discharging unit 113 is a transistor that connects the vertical address signal OFGy to the gate and connects the horizontal address signal OFGx to the drain. Accordingly, the charge discharging unit 113 enables the source (H level) when both the horizontal address signal OFGx and the vertical address signal OFGy are valid (H level), and otherwise disables the source (L level). ). That is, the charge discharging unit 113 generates the logical product of the horizontal address signal OFGx and the vertical address signal OFGy.
  • the source of the charge discharging unit 113 is connected to the gate of the charge discharging unit 114, and the conduction of the charge discharging unit 114 is controlled by a signal supplied from the source of the charge discharging unit 113.
  • the charge discharging unit 114 is a transistor that conducts in accordance with a signal supplied from the source of the charge discharging unit 113.
  • the charge discharging unit 114 is connected in series between the power supply voltage VDD and the photoelectric conversion unit 120, and becomes conductive when the signal supplied from the source of the charge discharging unit 113 becomes valid (H level). Thereby, the charge accumulated in the photoelectric conversion unit 120 is discharged through the power supply voltage VDD.
  • the charge discharging unit 114 does not conduct when either the horizontal address signal OFGx or the vertical address signal OFGy is invalid (L level).
  • the vertical address signal OFGy is connected to the gate in the charge discharging unit 113 and the horizontal address signal OFGx is connected to the drain.
  • these may be connected in reverse. That is, the horizontal address signal OFGx may be connected to the gate of the charge discharging unit 113, and the vertical address signal OFGy may be connected to the drain of the charge discharging unit 113.
  • FIG. 15 is a diagram illustrating an example of a cross-sectional view of the pixel 100 according to the second embodiment of the present technology.
  • FIG. 15 shows a cross section along the dotted line in FIG.
  • a signal amplification unit 180 and a pixel selection unit 190 are disposed.
  • the horizontal address signal OFGx is connected to the drain, and the vertical address signal OFGy is connected to the gate.
  • the power supply voltage VDD is supplied to one end of the charge discharging unit 114.
  • the source contact 103 of the charge discharging unit 113 and the contact 104 of the gate of the charge discharging unit 114 are connected via the metal wiring 105.
  • FIG. 16 is a diagram illustrating another example of a plan view of the pixel 100 in the second embodiment of the present technology.
  • the charge discharging units 113 and 114 and the first charge transfer unit 130 are disposed around the photoelectric conversion unit 120. Further, the second charge transfer unit 150 and the charge reset unit 170 are disposed in the direction opposite to the photoelectric conversion unit 120, and the signal amplification unit 180 and the pixel selection unit 190 are disposed.
  • the drain of the charge reset unit 170 and the drain of the signal amplification unit 180 are connected via the metal wiring 107.
  • the metal wiring 106 between the charge-voltage conversion unit 160 and the gate of the signal amplification unit 180 is not illustrated in the other drawings, and is not particularly different.
  • the vertical address signal OFGy and the horizontal address signal OFGx for controlling the storage time of exposure are the same as those in the first embodiment described above, and thus detailed description of the exposure control is omitted.
  • the diffusion layer 119 in the first embodiment is excluded by receiving the vertical address signal OFGy and the horizontal address signal OFGx by the charge discharging unit 113. , S / N ratio can be improved.
  • FIG. 17 is a diagram illustrating an example of a circuit configuration of the pixel 100 according to a modification of the second embodiment of the present technology.
  • the two photoelectric conversion units 120 in the second embodiment described above share a single charge-voltage conversion unit 160.
  • the drains of the two different second charge transfer units 150 share the same charge-voltage conversion unit 160, and transfer the charges held in the charge holding unit 140 to the charge-voltage conversion unit 160 according to the respective transfer signals TRG. Do.
  • the charge reset unit 170, the signal amplification unit 180, and the pixel selection unit 190 connected to the charge-voltage conversion unit 160 are each one, and these are also shared by the plurality of photoelectric conversion units 120.
  • Drawing 18 is a figure showing an example of the top view of pixel 100 in the modification of a 2nd embodiment of this art.
  • the charge reset unit 170, the signal amplification unit 180, and the pixel selection unit 190 are disposed.
  • the charge voltage conversion unit 160, the charge reset unit 170, the signal amplification unit 180, and the pixel selection unit 190 are disposed between the two photoelectric conversion units 120 and have a structure shared by both.
  • FIG. 19 is a diagram illustrating an example of a circuit configuration of the pixel 100 according to the third embodiment of the present technology.
  • the pixel 100 according to the third embodiment has the horizontal address signal OFGx and the vertical address signal OFGy in order to exclude the diffusion layer 119 in the first embodiment, as in the second embodiment described above. It has the structure which put together the transistor to receive. That is, the pixel 100 in the third embodiment includes the charge discharging portions 115 and 116 in place of the charge discharging portions 111 and 112 in the first embodiment.
  • the other configuration is the same as that of the first embodiment described above.
  • the charge discharging unit 115 is a transistor that connects the vertical address signal OFGy to the gate.
  • the charge discharging unit 116 is a transistor that connects the horizontal address signal OFGx to the gate.
  • the charge discharging portions 115 and 116 have double gates and different gate electrodes, but the source and drain are shared. Therefore, when both horizontal address signal OFGx and vertical address signal OFGy are valid (H level), it becomes conductive. If either the horizontal address signal OFGx or the vertical address signal OFGy is invalid (L level), it does not become conductive.
  • Charge discharging units 115 and 116 are connected in series between power supply voltage VDD and photoelectric conversion unit 120, and when both horizontal address signal OFGx and vertical address signal OFGy become valid (H level), photoelectric conversion units The charge accumulated in 120 is discharged through the power supply voltage VDD.
  • FIG. 21 is a diagram illustrating an example of a cross-sectional view of the pixel 100 according to the third embodiment of the present technology.
  • FIG. 21 shows a cross section along the dotted line in FIG.
  • a signal amplification unit 180 and a pixel selection unit 190 are disposed.
  • the vertical address signal OFGy is connected to the gate of the charge discharging unit 115. Further, the horizontal address signal OFGx is connected to the gate of the charge discharging unit 116.
  • the power supply voltage VDD is supplied to one end of the charge discharging unit 115. When both the horizontal address signal OFGx and the vertical address signal OFGy become valid (H level), the charge stored in the photoelectric conversion unit 120 is discharged through the power supply voltage VDD.
  • diffusion layer 119 in the first embodiment is eliminated by receiving vertical address signal OFGy and horizontal address signal OFGx by charge discharging portions 115 and 116.
  • the S / N ratio can be improved.
  • FIG. 22 is a diagram illustrating an example of an external view in the case where the solid-state imaging device according to the embodiment of the present technology is formed on one substrate.
  • the pixel array 611 is disposed in the central portion of the substrate 610, and the horizontal address decoder 612, the vertical address decoder 613, and the readout circuit 614 are disposed around the pixel array 611.
  • a backside illumination type is often adopted in which light is incident on the photoelectric conversion portion from a direction different from that of the wiring layer.
  • FIG. 23 is a view showing an example of the cross-sectional structure of a backside illumination type solid-state imaging device.
  • a wiring layer 561, an oxide film 562, a semiconductor substrate 563, a light shielding layer 564, a color filter layer 565, and an on-chip lens 566 are stacked in order from the lower side.
  • a region where the photoelectric conversion portion 551 is formed in the semiconductor substrate 563 is a photoelectric conversion region 567
  • a region where the charge holding portion 554 is formed in the semiconductor substrate 563 is a charge holding region 568. Incident light is emitted from the back surface (upper side in the figure) on the opposite side to the front surface of the semiconductor substrate 563.
  • the wiring layer 561 is supported by, for example, a substrate supporting material disposed below the wiring layer 561.
  • a plurality of wirings 571 for reading out the charge of the photoelectric conversion portion 551 formed on the semiconductor substrate 563 is an interlayer insulating film. It is configured to be embedded in the membrane 572.
  • the wiring layer 561 there is a gate electrode 573 constituting the first charge transfer portion 130 in the region between the photoelectric conversion portion 551 and the charge holding portion 554 with respect to the semiconductor substrate 563 through the oxide film 562. It is arranged. By applying a predetermined voltage to the gate electrode 573, the charge stored in the photoelectric conversion portion 551 is transferred to the charge holding portion 554.
  • the oxide film 562 has an insulating property and insulates the surface side of the semiconductor substrate 563.
  • an N-type region constituting the photoelectric conversion portion 551 and an N-type region constituting the charge holding portion 554 are formed.
  • a pinning layer 574 is formed on the back surface side and the front surface side of the photoelectric conversion unit 551 and the charge holding unit 554.
  • an inter-pixel separation region 575 for separating adjacent pixels is formed so as to surround the outer periphery of the pixel.
  • the light shielding layer 564 is formed by embedding a light shielding portion 576 formed of a light shielding material in the high dielectric constant material film 577.
  • the light shielding portion 576 is formed of a material such as tungsten (W), aluminum (Al), copper (Cu) or the like, and is grounded to the GND (not shown).
  • the high dielectric constant material film 577 is formed of a material such as silicon dioxide (SiO 2 ), hafnium oxide (HfO 2), tantalum pentoxide (Ta 2 O 5 ), or zirconium dioxide (ZrO 2 ).
  • the light shielding portion 576 is embedded in a lid portion arranged to cover the semiconductor substrate 563 and in a vertical groove formed in the semiconductor substrate 563 so as to surround the photoelectric conversion portion 551 and the charge holding portion 554. And the embedded portion to be disposed. That is, the lid portion of the light shielding portion 576 is formed substantially in parallel to each layer constituting the pixel. On the other hand, the embedded portion of the light shielding portion 576 is formed to a predetermined depth so as to extend in a direction substantially orthogonal to the lid portion.
  • the embedded portion of the light shielding portion 576 may be formed in the inter-pixel separation region 575 so as to surround the periphery of the photoelectric conversion portion 551 and the charge holding portion 554.
  • the charge holding portion 554 may be configured to form a periphery or may be formed between the photoelectric conversion portion 551 and the charge holding portion 554. That is, a buried portion may be formed at least between the photoelectric conversion portion 551 and the charge holding portion 554, and the photoelectric conversion portion 551 and the charge holding portion 554 may be separated by the buried portion.
  • an opening for making light enter the photoelectric conversion portion 551 is formed.
  • the opening is formed in a region corresponding to the photoelectric conversion unit 551, and the other region where the charge holding unit 554, the charge voltage conversion unit 160, and the like are formed is shielded by the light shielding unit 576.
  • a filter that transmits light of the corresponding color is disposed for each pixel, and for example, filters that transmit green, blue, and red light are disposed for each pixel in a so-called Bayer arrangement. Be done.
  • the on-chip lens 566 is a lens for condensing incident light entering the pixel on the photoelectric conversion unit 551.
  • the pixel of this example is configured to have a light shielding portion 576 in which a buried portion is formed at least between the photoelectric conversion portion 551 and the charge holding portion 554.
  • a light shielding portion 576 in which a buried portion is formed at least between the photoelectric conversion portion 551 and the charge holding portion 554.
  • FIG. 24 is a diagram illustrating an example of an external view in a case where the solid-state imaging device according to the embodiment of the present technology is formed on two substrates.
  • the substrates 610 and 620 are stacked, and the pixel array 611 is disposed on the substrate 610. Further, on the substrate 620, a horizontal address decoder 622 and a vertical address decoder 623 are disposed around the readout circuit 624.
  • the above-described back-illuminated solid-state imaging device is assumed, and incident light is emitted from above the substrate 610.
  • a fourth embodiment of the present technology assuming such a laminated structure will be described below. Although an example in which two substrates are stacked is described here, the present invention may be applied to a stacked structure of three or more layers.
  • FIG. 25 is a diagram illustrating an example of a circuit configuration of the pixel 100 according to the fourth embodiment of the present technology.
  • the pixel 100 in the fourth embodiment is based on the above-described second embodiment, assuming that the charge discharging portion 113 of the second embodiment is disposed on another substrate.
  • the section 117 is used. That is, in the charge discharging unit 117, the horizontal address signal OFGx is connected to the drain, and the vertical address signal OFGy is connected to the gate.
  • FIG. 26 is a diagram illustrating an example of a plan view of the pixel 100 according to the fourth embodiment of the present technology.
  • the charge discharging unit 114 around the photoelectric conversion unit 120, the charge discharging unit 114, the first charge transfer unit 130, the second charge transfer unit 150, the charge reset unit 170, and the signal around the photoelectric conversion unit 120.
  • An amplification unit 180 and a pixel selection unit 190 are arranged.
  • the charge discharging portion 117 is disposed on another substrate, and connection between the substrates can be, for example, connection of copper (Cu), micro bonding, or the like.
  • the contact to another substrate and the contact of the gate of the charge discharging portion 114 are connected via the metal wiring 108.
  • the charge discharging unit 117 can be disposed on a substrate different from the pixel array 10 in the laminated substrate, and the installation area can be reduced.
  • the present technology can also be configured as follows.
  • a selection signal terminal for receiving a selection signal designated by a pixel address in a two-dimensionally arranged pixel array;
  • a photoelectric conversion unit that generates a charge corresponding to incident light and stores the charge according to the selection signal;
  • a charge holding unit configured to hold the charge accumulated in the photoelectric conversion unit at a predetermined timing.
  • the solid-state imaging device according to (1) further including: a charge discharging unit that discharges the charge accumulated in the photoelectric conversion unit according to the selection signal.
  • the selection signal includes a first decode signal indicating a decode result of a horizontal address in the pixel array, and a second decode signal indicating a decode result of a vertical address in the pixel array.
  • the solid-state imaging device wherein the charge discharging unit discharges the charge accumulated in the photoelectric conversion unit when both of the first and second decode signals are effective.
  • the charge discharging unit A first transistor having a power supply connected at one end and conducting when the first decode signal is valid;
  • the solid-state imaging device further including: a second transistor connected in series between the first transistor and the photoelectric conversion unit, and that conducts when the second decode signal is valid. .
  • the charge discharging unit One of the first and second decode signals is connected to the gate, the other is connected to the drain, and a valid signal is supplied from the source when both the first and second decode signals are valid.
  • a first transistor The solid-state imaging device according to (3), further including: a second transistor connected in series between a power supply and the photoelectric conversion unit and conductive when a valid signal is supplied from the source of the first transistor element.
  • the charge discharging unit is connected in series between a power supply and the photoelectric conversion unit, and one of the first and second decode signals is connected to a first gate, and the other is connected to a second.
  • the solid-state imaging device according to (3) further comprising: a transistor connected to the gate of the transistor to conduct when both of the first and second decode signals are valid.
  • a first chip including the selection signal terminal, the photoelectric conversion unit, and the charge holding unit.
  • the solid-state imaging device further comprising: a second chip provided with the charge discharging unit and stacked on the first chip.
  • a charge-voltage conversion unit which stores the charge held in the charge holding unit in order to convert it into a voltage; And a first transfer transistor connected in series with each other to transfer the charge held in the charge holding unit to the charge-voltage conversion unit.
  • the solid-state imaging device according to any one of (1) to (7), wherein the charge holding portion is integrally formed with a diffusion layer of the first transfer transistor.
  • a plurality of pixels each including the selection signal terminal, the photoelectric conversion unit, and the charge holding unit are provided.
  • the solid-state imaging device according to any one of (1) to (8), further including a charge-voltage conversion unit that accumulates the charge held in the charge holding unit in the plurality of pixels in order to convert it into a voltage.
  • the solid-state imaging device according to (9), further including: a charge reset unit configured to reset the charge stored in the charge-voltage conversion unit.
  • a pixel array in which a plurality of pixels for converting incident light into pixel signals are two-dimensionally arranged; An exposure control circuit which supplies a selection signal for designating any one of the plurality of pixels to control exposure of the pixels; And a readout circuit that reads out the pixel signal from the plurality of pixels,
  • Each of the plurality of pixels has a selection signal terminal that receives the selection signal, a photoelectric conversion unit that generates and accumulates an electric charge according to the incident light, and the selection signal that is the electric charge accumulated in the photoelectric conversion unit Converting the charge held by the charge holding unit into the pixel signal which is a voltage signal; charge discharging unit discharging according to the charge holding unit holding the charge accumulated in the photoelectric conversion unit at a predetermined timing;
  • Solid-state imaging device comprising: (13) The solid-state imaging device according to (12), wherein the exposure control circuit includes a decoder that decodes horizontal and vertical positions of pixel addresses in the pixel array, and supplies the selection signal according to the de

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Abstract

撮像される画像内の任意の領域について露光制御を行う。　２次元状に配置された画素アレイにおける固体撮像素子の各々は、選択信号端子と、光電変換部と、電荷保持部とを備える。選択信号端子は、画素アレイにおける画素アドレスにより指定される選択信号を受ける。光電変換部は、入射光に応じた電荷を生成して、選択信号に従って蓄積する。電荷保持部は、光電変換部に蓄積された電荷を所定のタイミングで保持する。

Description

固体撮像素子および固体撮像装置
　本技術は、固体撮像素子に関する。詳しくは、入射光に応じた電荷を生成して蓄積する光電変換部を備える固体撮像素子および固体撮像装置に関する。
　画像処理等を行う際、画像内の特定の領域に着目して処理が行われることがある。この場合の領域は関心領域（ＲＯＩ：Region Of Interest）と呼ばれる。この関心領域は、画像内で複数設定されることもあり、また、それらが互いに重なり合うこともある。このとき、それら関心領域を別々に扱うため、露光量や解像度を独立して制御することが望ましい。一般に、ローリングシャッタ方式では１行単位でシャッタ動作が行われ、グローバルシャッタ方式では全画素一括でシャッタ動作が行われる。これに対し、窓読出しという駆動モードによりクロップした選択エリアに必要な領域のみを撮像する技術が提案されている（例えば、特許文献１参照。）。
特開２０１１－１０１１５９号公報
　上述の従来技術では、表示枠の大きさに応じて画素データを読み出す際の間引き率を変更することにより解像度を変更している。しかしながら、この従来技術では、行単位で間引きを行うため、任意の領域について露光を制御することはできない。
　本技術はこのような状況に鑑みて生み出されたものであり、撮像される画像内の任意の領域について露光制御を行うことを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、２次元状に配置された画素アレイにおける画素アドレスにより指定される選択信号を受ける選択信号端子と、入射光に応じた電荷を生成して上記選択信号に従って蓄積する光電変換部と、上記光電変換部に蓄積された上記電荷を所定のタイミングで保持する電荷保持部とを具備する固体撮像素子である。これにより、光電変換部に蓄積される電荷を選択信号に従って画素毎に制御するという作用をもたらす。
　また、この第１の側面において、上記光電変換部に蓄積された上記電荷を上記選択信号に従って排出する電荷排出部をさらに具備してもよい。これにより、光電変換部に蓄積された電荷の排出を選択信号に従って画素毎に制御するという作用をもたらす。
　また、この第１の側面において、上記選択信号は、上記画素アレイにおける水平アドレスのデコード結果を示す第１のデコード信号と、上記画素アレイにおける垂直アドレスのデコード結果を示す第２のデコード信号とを備え、上記電荷排出部は、上記第１および第２のデコード信号の両者が有効な場合に上記光電変換部に蓄積された上記電荷を排出するようにしてもよい。これにより、光電変換部に蓄積された電荷の排出を第１および第２のデコード信号に従って画素毎に制御するという作用をもたらす。
　また、この第１の側面において、上記電荷排出部は、電源を一端に接続して上記第１のデコード信号が有効な場合に導通する第１のトランジスタと、上記第１のトランジスタと上記光電変換部との間に直列に接続されて上記第２のデコード信号が有効な場合に導通する第２のトランジスタとを備えてもよい。これにより、第１および第２のデコード信号が有効な場合に光電変換部に蓄積された電荷を排出するという作用をもたらす。
　また、この第１の側面において、上記電荷排出部は、上記第１および第２のデコード信号のうち一方をゲートに接続して他方をドレインに接続して上記第１および第２のデコード信号の両者が有効な場合に有効信号をソースから供給する第１のトランジスタと、電源と上記光電変換部との間に直列に接続されて上記第１のトランジスタのソースから有効信号が供給された場合に導通する第２のトランジスタとを備えてもよい。これにより、拡散層からの電荷漏れを回避しながら、第１および第２のデコード信号が有効な場合に光電変換部に蓄積された電荷を排出するという作用をもたらす。
　また、この第１の側面において、上記電荷排出部は、電源と上記光電変換部との間に直列に接続されて上記第１および第２のデコード信号のうち一方を第１のゲートに接続して、他方を第２のゲートに接続して、上記第１および第２のデコード信号の両者が有効な場合に導通するトランジスタを備えてもよい。これにより、二重ゲートを利用して、第１および第２のデコード信号が有効な場合に光電変換部に蓄積された電荷を排出するという作用をもたらす。
　また、この第１の側面において、上記選択信号端子と、上記光電変換部と、上記電荷保持部とを備える第１のチップと、上記電荷排出部を備えて上記第１のチップに積層される第２のチップとを具備してもよい。これにより、電荷保持部と電荷排出部を異なるチップに形成するという作用をもたらす。
　また、この第１の側面において、上記電荷保持部に保持された電荷を電圧に変換するために蓄積する電荷電圧変換部と、互いに直列に接続されて上記電荷保持部に保持された電荷を上記電荷電圧変換部に転送する第１および第２の転送トランジスタとをさらに具備し、上記電荷保持部は、上記第１の転送トランジスタの拡散層と一体化して形成されていてもよい。これにより、暗電流が抑制されるという作用をもたらす。
　また、この第１の側面において、上記選択信号端子と上記光電変換部と上記電荷保持部とをそれぞれが含む画素を複数備え、上記複数の画素における上記電荷保持部に保持された電荷を電圧に変換するために蓄積する電荷電圧変換部をさらに具備してもよい。これにより、電荷電圧変換部を複数の画素により共有するという作用をもたらす。
　また、この第１の側面において、上記電荷電圧変換部に蓄積されている電荷をリセットする電荷リセット部をさらに具備してもよい。また、上記電荷電圧変換部に蓄積されている電荷を増幅して当該電荷に応じたレベルの画素信号を出力する信号増幅部をさらに具備してもよい。
　また、本技術の第２の側面は、入射光を画素信号に変換する複数の画素が２次元状に配置された画素アレイと、上記複数の画素の何れかを指定する選択信号を供給してその画素における露光を制御する露光制御回路と、上記複数の画素から上記画素信号を読み出す読出し回路とを具備し、上記複数の画素の各々は、上記選択信号を受ける選択信号端子と、上記入射光に応じた電荷を生成して蓄積する光電変換部と、上記光電変換部に蓄積された上記電荷を上記選択信号に従って排出する電荷排出部と、上記光電変換部に蓄積された上記電荷を所定のタイミングで保持する電荷保持部と、上記電荷保持部に保持された電荷を電圧信号である上記画素信号に変換するために蓄積する電荷電圧変換部とを備える固体撮像装置である。これにより、画素アレイにおける画素の光電変換部に蓄積された電荷の排出を選択信号に従って画素毎に制御するという作用をもたらす。
　また、この第２の側面において、上記露光制御回路は、上記画素アレイにおける画素アドレスの水平方向および垂直方向の位置をデコードするデコーダを備え、そのデコード結果により上記選択信号を供給してもよい。これにより、光電変換部に蓄積された電荷の排出をデコード結果に従って画素毎に制御するという作用をもたらす。
　また、この第２の側面において、上記露光制御回路は、上記画素アレイにおける特定の領域毎に上記選択信号を供給するようにしてもよい。これにより、光電変換部に蓄積された電荷の排出を領域毎に制御するという作用をもたらす。
　また、この第２の側面において、上記露光制御回路は、上記特定の領域が重なる部分においては上記光電変換部への電荷蓄積時間が短い方に合わせて制御を行うようにしてもよい。これにより、領域が重なる部分において光電変換部への電荷蓄積時間が短い方に合わせて露光制御を行うという作用をもたらす。
　本技術によれば、撮像される画像内の任意の領域について露光制御を行うことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における固体撮像装置の構成例を示す図である。 本技術の実施の形態における露光制御回路７０と画素１００との関係例を示す図である。 本技術の第１の実施の形態における画素１００の回路構成の一例を示す図である。 本技術の第１の実施の形態における画素１００の平面図の一例を示す図である。 本技術の第１の実施の形態における画素１００の断面図の一例を示す図である。 本技術の実施の形態において想定する関心領域ＲＯＩの例を示す図である。 本技術の実施の形態における各領域の信号と蓄積時間との関係例を示す図である。 本技術の実施の形態における画素１００からの読出しタイミングの例を示す図である。 本技術の第１の実施の形態の第１の変形例における画素１００の回路構成の一例を示す図である。 本技術の第１の実施の形態の第１の変形例における画素１００の平面図の一例を示す図である。 本技術の第１の実施の形態の第１の変形例における画素１００の断面図の一例を示す図である。 本技術の第１の実施の形態の第２の変形例における画素１００の回路構成の一例を示す図である。 本技術の第２の実施の形態における画素１００の回路構成の一例を示す図である。 本技術の第２の実施の形態における画素１００の平面図の一例を示す図である。 本技術の第２の実施の形態における画素１００の断面図の一例を示す図である。 本技術の第２の実施の形態における画素１００の平面図の他の例を示す図である。 本技術の第２の実施の形態の変形例における画素１００の回路構成の一例を示す図である。 本技術の第２の実施の形態の変形例における画素１００の平面図の一例を示す図である。 本技術の第３の実施の形態における画素１００の回路構成の一例を示す図である。 本技術の第３の実施の形態における画素１００の平面図の一例を示す図である。 本技術の第３の実施の形態における画素１００の断面図の一例を示す図である。 本技術の実施の形態における固体撮像装置を１つの基板に形成した場合の外観図の一例を示す図である。 裏面照射型による固体撮像装置の断面構造の一例を示す図である。 本技術の実施の形態における固体撮像装置を２つの基板に形成した場合の外観図の一例を示す図である。 本技術の第４の実施の形態における画素１００の回路構成の一例を示す図である。 本技術の第４の実施の形態における画素１００の平面図の一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（２次元アドレスにより２つのトランジスタを導通させる例）
　２．第２の実施の形態（２次元アドレスの論理積により１つのトランジスタを導通させる例）
　３．第３の実施の形態（２次元アドレスを１つのトランジスタの別々のゲートに入力して導通させる例）
　４．第４の実施の形態（積層チップに分割する例）
　＜１．第１の実施の形態＞
　［固体撮像装置］
　図１は、本技術の実施の形態における固体撮像装置の構成例を示す図である。この固体撮像装置は、画素アレイ１０および周辺回路部からなる。周辺回路部は、垂直駆動回路２０と、水平駆動回路３０と、システム制御回路４０と、カラム信号処理回路５０と、出力回路６０と、露光制御回路７０とを備える。なお、垂直駆動回路２０、水平駆動回路３０、システム制御回路４０、カラム信号処理回路５０および出力回路６０は、特許請求の範囲に記載の読出し回路の一例である。
　画素アレイ１０は、光電変換部を含む複数の画素１００を、２次元アレイ状に配列した画素アレイである。画素１００は、後述するように、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタを含む。
　垂直駆動回路２０は、行単位で画素１００を駆動するものである。この垂直駆動回路２０は、例えばシフトレジスタによって構成される。この垂直駆動回路２０は、画素駆動配線を選択して、その選択された画素駆動配線に画素１００を駆動するためのパルスを供給する。これにより、垂直駆動回路２０は、画素アレイ１０の画素１００を行単位で順次垂直方向に選択走査し、画素１００の光電変換部において入射光に応じて生成された信号電荷に基づく画素信号を、垂直信号線（ＶＳＬ：Vertical Signal Line）１０９を介して出力する。
　水平駆動回路３０は、列単位にカラム信号処理回路５０を駆動するものである。この水平駆動回路３０は、例えばシフトレジスタによって構成される。この水平駆動回路３０は、水平走査パルスを順次出力することによって、カラム信号処理回路５０の各々を順番に選択し、カラム信号処理回路５０の各々から画素信号を水平信号線５９に出力させる。
　システム制御回路４０は、固体撮像装置における読出し処理を制御するものである。このシステム制御回路４０は、入力クロックと、動作モードなどを指令するデータとを受け取り、固体撮像装置の内部情報などのデータを出力する。すなわち、このシステム制御回路４０は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路２０、カラム信号処理回路５０および水平駆動回路３０等に入力する。
　カラム信号処理回路５０は、画素１００の例えば列ごとに配置され、１行分の画素１００から垂直信号線１０９を介して出力される信号に対し、画素列ごとにノイズ除去などの信号処理を行うものである。すなわち、このカラム信号処理回路５０は、画素１００固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、Ａ／Ｄ（Analog-to-Digital）変換等の信号処理を行う。なお、カラム信号処理回路５０の出力段には、図示しない水平選択スイッチが水平信号線５９との間に接続される。
　出力回路６０は、カラム信号処理回路５０の各々から水平信号線５９を介して順次に供給される信号に対し、信号処理を行って出力するものである。その際、この出力回路６０は、カラム信号処理回路５０からの信号をバッファリングする。また、この出力回路６０は、カラム信号処理回路５０からの信号に対して、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行うようにしてもよい。
　露光制御回路７０は、画素アレイ１０の複数の画素１００における露光を制御するものである。この露光制御回路７０は、画素アレイ１０において複数の画素１００の何れかを指定する選択信号を画素１００のそれぞれに供給して、画素１００を単位として露光の制御を行う。露光制御回路７０と画素１００との接続関係については、次図を参照して説明する。
　図２は、本技術の実施の形態における露光制御回路７０と画素１００との関係例を示す図である。
　露光制御回路７０は、水平アドレスデコーダ７１と、垂直アドレスデコーダ７２とを備える。水平アドレスデコーダ７１は、画素アレイ１０における画素アドレスの水平方向の位置をデコードするデコーダである。この水平アドレスデコーダ７１の出力は、水平アドレス信号ＯＦＧｘとして、画素１００に供給される。なお、水平アドレスは、列アドレスとも呼称される。
　垂直アドレスデコーダ７２は、画素アレイ１０における画素アドレスの垂直方向の位置をデコードするデコーダである。この垂直アドレスデコーダ７２の出力は、垂直アドレス信号ＯＦＧｙとして、画素１００に供給される。なお、垂直アドレスは、行アドレスとも呼称される。
　画素１００の各々は、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙを受けるための端子を備える。これにより、画素１００は、露光制御回路７０から画素単位で露光のための制御を受けることができる。なお、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙは、特許請求の範囲に記載の選択信号の一例である。
　［回路構成］
　図３は、本技術の第１の実施の形態における画素１００の回路構成の一例を示す図である。
　画素１００は、光電変換部１２０、第１の電荷転送部１３０、電荷保持部１４０、第２の電荷転送部１５０、電荷電圧変換部１６０、電荷リセット部１７０、信号増幅部１８０、画素選択部１９０、電荷排出部１１１および１１２を備える。また、画素１００は、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙを受ける選択信号端子１１０を備える。
　光電変換部１２０は、例えばＰＮ接合のフォトダイオード（ＰＤ：Photo Diode）であり、入射光量に応じた電荷を生成して蓄積するものである。なお、この光電変換部１２０は、埋め込み構造であってもよい。
　第１の電荷転送部１３０は、転送信号ＴＲＭに従って、光電変換部１２０に蓄積された電荷を電荷保持部１４０に転送するものである。第１の電荷転送部１３０に印可される転送信号ＴＲＭが有効（Ｈレベル）になると、第１の電荷転送部１３０は導通状態となり、光電変換部１２０に蓄積されている電荷が、電荷保持部１４０に転送される。なお、以下の説明においても有効を表す電位レベルをＨレベルと称するが、これらは共通の信号線によって供給されるものであってもよく、また、少なくとも一部が個別に供給されるものであってもよい。
　電荷保持部１４０は、第１の電荷転送部１３０のドレインと第２の電荷転送部１５０のソースの間に形成される拡散領域ＭＥＭの容量である。この電荷保持部１４０は、第１の電荷転送部１３０から転送された電荷を保持する。
　第２の電荷転送部１５０は、転送信号ＴＲＧに従って、電荷保持部１４０に保持された電荷を電荷電圧変換部１６０に転送するものである。第２の電荷転送部１５０に印可される転送信号ＴＲＧが有効（Ｈレベル）になると、第２の電荷転送部１５０は導通状態となり、電荷保持部１４０に保持されている電荷が、電荷電圧変換部１６０に転送される。
　電荷電圧変換部１６０は、第２の電荷転送部１５０のドレインと電荷リセット部１７０のソースの間に形成される浮遊拡散（ＦＤ：Floating Diffusion）容量である。この電荷電圧変換部１６０は、第２の電荷転送部１５０から転送された電荷を蓄積する。
　電荷リセット部１７０は、リセット信号ＲＳＴに従って、電荷電圧変換部１６０に蓄積される電荷をリセットするものである。電荷リセット部１７０に印可されるリセット信号ＲＳＴが有効（Ｈレベル）になると、電荷リセット部１７０は導通状態となり、電荷電圧変換部１６０に蓄積された電荷をリセットする。
　信号増幅部１８０は、電荷電圧変換部１６０に蓄積されている電荷を増幅して、その電荷に応じたレベルの画素信号を出力するものである。この信号増幅部１８０は、ゲート電極が電荷電圧変換部１６０に接続され、ドレインが電源電圧ＶＤＤに接続されており、光電変換部１２０における光電変換によって得られる電荷を増幅して読み出す。
　画素選択部１９０は、画素アレイ１０におけるいずれかの画素１００を選択するものである。この画素選択部１９０は、信号増幅部１８０のソースと垂直信号線１０９との間に接続され、そのゲート電極には選択信号ＳＥＬが供給される。選択信号ＳＥＬが有効（Ｈレベル）になると、画素選択部１９０は導通状態となって、いわゆる画素が選択状態となる。画素が選択状態とされると、信号増幅部１８０から出力される信号が垂直信号線１０９を介してカラム信号処理回路５０に読み出される。
　電荷排出部１１１および１１２は、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙに従って、光電変換部１２０に蓄積された電荷を排出するものである。電荷排出部１１１に印可される垂直アドレス信号ＯＦＧｙが有効（Ｈレベル）になり、かつ、電荷排出部１１２に印可される水平アドレス信号ＯＦＧｘが有効（Ｈレベル）になると、両者は導通状態となる。これにより、光電変換部１２０に蓄積された電荷が電源電圧ＶＤＤを介して排出される。
　上述のように、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙは露光制御回路７０から画素毎に供給されており、これにより、光電変換部１２０に蓄積された電荷の排出制御を画素毎に行うことができる。この電荷の排出が行われたタイミングから、転送信号ＴＲＭが有効（Ｈレベル）になって電荷保持部１４０に転送されるまでの期間が、光電変換部１２０の蓄積時間である。電荷保持部１４０への転送タイミングは画像全体で同じであるため、電荷の排出を行うタイミングによって蓄積時間を選択的に制御することができる。
　［回路レイアウト］
　図４は、本技術の第１の実施の形態における画素１００の平面図の一例を示す図である。図５は、本技術の第１の実施の形態における画素１００の断面図の一例を示す図である。ここで、図５は、図４における点線に沿った断面を示している。
　この画素１００では、光電変換部１２０を中心として、その周囲に電荷排出部１１１および１１２、第１の電荷転送部１３０、第２の電荷転送部１５０、電荷リセット部１７０、信号増幅部１８０および画素選択部１９０が配置される。これらは例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）型のトランジスタにより構成され、そのゲート電極の下には酸化絶縁膜が形成される。
　電荷排出部１１１のドレインには電源電圧ＶＤＤが接続される。電荷排出部１１１と１１２とは直列に接続されており、両者の間には拡散層１１９が存在する。電荷排出部１１１に印可される垂直アドレス信号ＯＦＧｙが有効（Ｈレベル）になり、かつ、電荷排出部１１２に印可される垂直アドレス信号ＯＦＧｘが有効（Ｈレベル）になると、両者は導通状態となる。これにより、光電変換部１２０に蓄積された電荷が電源電圧ＶＤＤを介して排出される。
　第１の電荷転送部１３０のドレインと第２の電荷転送部１５０のソースの間には電荷保持部１４０が形成される。第１の電荷転送部１３０に印可される転送信号ＴＲＭが有効（Ｈレベル）になると、第１の電荷転送部１３０は導通状態となり、光電変換部１２０に蓄積されている電荷が、電荷保持部１４０に転送される。
　第２の電荷転送部１５０のドレインと電荷リセット部１７０のソースの間には電荷電圧変換部１６０が形成される。第２の電荷転送部１５０に印可される転送信号ＴＲＧが有効（Ｈレベル）になると、第２の電荷転送部１５０は導通状態となり、電荷保持部１４０に保持されている電荷が、電荷電圧変換部１６０に転送される。
　［露光制御］
　図６は、本技術の実施の形態において想定する関心領域ＲＯＩの例を示す図である。
　この例では、画像内の領域Ａ（１１）と領域Ｂ（１２）を関心領域ＲＯＩとしており、両者が重なる部分を領域Ｃ（１３）としている。領域Ａは、左上の座標（ｘｉ，ｙｉ）から右下の座標（ｘｍ，ｙｍ）までの長方形領域である。領域Ｂは、左上の座標（ｘｋ，ｙｋ）から右下の座標（ｘｒ，ｙｒ）までの長方形領域である。左上の座標（ｘｋ，ｙｋ）から右下の座標（ｘｍ，ｙｍ）までの長方形領域である領域Ｃにおいて、両領域の重なりが生じている。
　ここで、領域Ａについては、高解像度で、露光のための蓄積時間を長くして撮像を行うものとする。一方、領域Ｂについては、低解像度で、露光のための蓄積時間を短くして撮像を行うものとする。このとき、両領域が重なる領域Ｃの蓄積時間は、領域Ｂの蓄積時間に律速される。
　図７は、本技術の実施の形態における各領域の信号と蓄積時間との関係例を示す図である。同図では、右方向に時間の経過を示している。
　同図におけるａは領域Ａにおけるタイミングを示している。領域Ａに該当する座標（ｘｉ，ｙｉ）から（ｘｍ，ｙｍ）までの画素の水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙは、時刻Ｔ１までの期間に有効（Ｈレベル）になる。これにより、その時点までに光電変換部１２０に蓄積されていた電荷は排出される。その後、時刻Ｔ３において第１の電荷転送部１３０に印可される転送信号ＴＲＭが有効（Ｈレベル）になると、第１の電荷転送部１３０は導通状態となる。これにより、時刻Ｔ１から時刻Ｔ３の蓄積時間に光電変換部１２０に蓄積された電荷が、電荷保持部１４０に転送される。
　同図におけるｂは領域Ｂにおけるタイミングを示している。まず、領域Ａと重なる座標（ｘｋ，ｙｋ）から（ｘｍ，ｙｍ）までの画素の水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙは、時刻Ｔ１までの期間に有効（Ｈレベル）になる。これにより、その時点までに光電変換部１２０に蓄積されていた電荷は排出される。また、領域Ｂ全体の座標（ｘｋ，ｙｋ）から（ｘｒ，ｙｒ）までの画素の水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙは、時刻Ｔ２までの期間に再び有効（Ｈレベル）になる。これにより、その時点までに光電変換部１２０に蓄積されていた電荷は排出される。その後、時刻Ｔ３において第１の電荷転送部１３０に印可される転送信号ＴＲＭが有効（Ｈレベル）になると、第１の電荷転送部１３０は導通状態となる。これにより、時刻Ｔ２から時刻Ｔ３の蓄積時間に光電変換部１２０に蓄積された電荷が、電荷保持部１４０に転送される。
　同図におけるｃは領域Ｃにおけるタイミングを示している。まず、他の領域と同様に、領域Ａと重なる座標（ｘｋ，ｙｋ）から（ｘｍ，ｙｍ）までの画素の水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙは、時刻Ｔ１までの期間に有効（Ｈレベル）になり、光電変換部１２０に蓄積されていた電荷は排出される。また、領域Ｃ全体の座標（ｘｋ，ｙｋ）から（ｘｍ，ｙｍ）までの画素の水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙは、時刻Ｔ２までの期間に再び有効（Ｈレベル）になる。これにより、その時点までに光電変換部１２０に蓄積されていた電荷は排出される。その後、時刻Ｔ３において第１の電荷転送部１３０に印可される転送信号ＴＲＭが有効（Ｈレベル）になると、第１の電荷転送部１３０は導通状態となる。これにより、時刻Ｔ２から時刻Ｔ３の蓄積時間に光電変換部１２０に蓄積された電荷が、電荷保持部１４０に転送される。
　このように、転送信号ＴＲＭが有効（Ｈレベル）になって第１の電荷転送部１３０が導通状態となるタイミングは全ての画素に共通であり、一方、光電変換部１２０に蓄積されていた電荷が排出されるタイミングは露光制御回路７０によって画素毎に制御される。
　図８は、本技術の実施の形態における画素１００からの読出しタイミングの例を示す図である。同図は、水平アドレス信号ＯＦＧｘがｘｋからｘｍの範囲における読出しタイミングを示しており、右方向に時間の経過を示し、下方向に垂直アドレスを示している。
　上述のように、光電変換部１２０における露光のための蓄積時間は、画素毎に制御される。この図では、最終的に電荷が排出されたタイミングを「シャッタ」として示している。一方、光電変換部１２０に蓄積されている電荷を電荷保持部１４０に転送するタイミングを「転送」として示している。
　その後、電荷保持部１４０に保持された電荷は、電荷電圧変換部１６０に転送された後に、行単位で読出しが行われて垂直信号線１０９を介してカラム信号処理回路５０に供給される。この例においては、垂直アドレスｙｋまでは高解像度の読出しが行われる。一方、垂直アドレスｙｋ以降は低解像度を想定して、読出しを行わない行を挟みながら間引きによる読出しが行われる。同図において、垂直アドレスｙｋ以降において、転送後の読出しを表す線は連続しているが、実際には間引きによる読出しのため、時間的には連続であるが、アドレス方向には非連続になる。なお、これは一例であり、領域Ｃについては高解像度および低解像度の何れによっても読み出すことが可能である。
　このように、本技術の第１の実施の形態によれば、垂直アドレス信号ＯＦＧｙおよび水平アドレス信号ＯＦＧｘによって電荷排出部１１１および１１２を制御することにより、画素単位で露光のための蓄積制御を行うことができる。これにより、画像内の任意の領域毎に露光制御を行うことができる。
　［変形例］
　図９は、本技術の第１の実施の形態の第１の変形例における画素１００の回路構成の一例を示す図である。
　上述の第１の実施の形態においては、電荷保持部１４０が第１の電荷転送部１３０のドレインとは別個に形成されることを想定した。これに対し、この変形例においては、電荷保持部１４０は、第１の電荷転送部１３０のドレインの拡散層と一体化して形成されるものと想定する。それ以外の点については、上述の第１の実施の形態と同様である。
　図１０は、本技術の第１の実施の形態の第１の変形例における画素１００の平面図の一例を示す図である。図１１は、本技術の第１の実施の形態の第１の変形例における画素１００の断面図の一例を示す図である。ここで、図１１は、図１０における点線に沿った断面を示している。
　上述のように、電荷保持部１４０は、第１の電荷転送部１３０のドレインの拡散層と一体化して形成された、いわゆる埋め込み型メモリである。ここでは、電荷保持部１４０のドレインおよび電荷電圧変換部１６０はｎ型により形成されているものと想定する。この場合、第２の電荷転送部１５０のゲート電極に印可される転送信号ＴＲＧが有効（Ｈレベル）になると、ｐ型半導体の表面にチャネル１５１が形成されて電荷が転送される。この構造により、暗電流が抑制されて良好な画質を得ることができる。
　図１２は、本技術の第１の実施の形態の第２の変形例における画素１００の回路構成の一例を示す図である。
　この第２の変形例では、第１の電荷転送部１３０を２つの電荷転送部１３１および１３２に分けた構成となっている。この場合、２つの電荷転送部１３１および１３２のゲートに入力される転送信号ＴＲＭ１およびＴＲＭ２の両者が有効（Ｈレベル）になると、電荷転送部１３１および１３２は導通状態となり、光電変換部１２０に蓄積されている電荷が、電荷保持部１４０に転送される。このように、２つの電荷転送部１３１および１３２のゲートに入力される転送信号ＴＲＭ１およびＴＲＭ２を個々に制御することにより、効率的に電荷を転送することができる。また、１つの電荷転送部によって形成した場合と比較して、メモリの不純物濃度の均一性が保たれるため、歩留りが高くなるという効果が得られる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、電荷排出部１１１および１１２を直列接続することにより、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙの状態を検出していた。上述のように、電荷排出部１１１と１１２との間には拡散層１１９が存在する。そのため、垂直アドレス信号ＯＦＧｙが無効（Ｌレベル）のときに水平アドレス信号ＯＦＧｘが有効（Ｈレベル）になると、拡散層１１９の容量を介して電荷が漏れてしまい、Ｓ／Ｎ比（Signal-to-Noise ratio）が悪化するおそれがある。そこで、この第２の実施の形態では、第１の実施の形態における拡散層１１９を排除するために、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙを受けるトランジスタを１つにまとめた構成を有する。
　［回路構成］
　図１３は、本技術の第２の実施の形態における画素１００の回路構成の一例を示す図である。
　この第２の実施の形態における画素１００は、第１の実施の形態の電荷排出部１１１および１１２に代えて、電荷排出部１１３および１１４を備える。それ以外の構成は上述の第１の実施の形態と同様である。
　電荷排出部１１３は、垂直アドレス信号ＯＦＧｙをゲートに接続して、水平アドレス信号ＯＦＧｘをドレインに接続するトランジスタである。これにより、この電荷排出部１１３は、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙの両者が有効（Ｈレベル）であるときにソースを有効（Ｈレベル）にし、それ以外にはソースを無効（Ｌレベル）にする。すなわち、この電荷排出部１１３は、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙの論理積を生成していることになる。この電荷排出部１１３のソースは電荷排出部１１４のゲートに接続されており、この電荷排出部１１３のソースから供給される信号によって電荷排出部１１４の導通を制御する。
　電荷排出部１１４は、電荷排出部１１３のソースから供給された信号に従って、導通するトランジスタである。この電荷排出部１１４は、電源電圧ＶＤＤと光電変換部１２０との間に直列に接続されて、電荷排出部１１３のソースから供給された信号が有効（Ｈレベル）になると導通状態となる。これにより、光電変換部１２０に蓄積された電荷が電源電圧ＶＤＤを介して排出される。一方、この電荷排出部１１４は、水平アドレス信号ＯＦＧｘまたは垂直アドレス信号ＯＦＧｙの何れか一方が無効（Ｌレベル）であると導通状態にはならない。
　なお、上述の例では、電荷排出部１１３において垂直アドレス信号ＯＦＧｙをゲートに接続して、水平アドレス信号ＯＦＧｘをドレインに接続していたが、これらは逆に接続してもよい。すなわち、水平アドレス信号ＯＦＧｘを電荷排出部１１３のゲートに接続して、垂直アドレス信号ＯＦＧｙを電荷排出部１１３のドレインに接続してもよい。
　［回路レイアウト］
　図１４は、本技術の第２の実施の形態における画素１００の平面図の一例を示す図である。図１５は、本技術の第２の実施の形態における画素１００の断面図の一例を示す図である。ここで、図１５は、図１４における点線に沿った断面を示している。
　この第２の実施の形態における画素１００では、光電変換部１２０を中心として、その周囲に電荷排出部１１３および１１４、第１の電荷転送部１３０、第２の電荷転送部１５０、電荷リセット部１７０、信号増幅部１８０および画素選択部１９０が配置される。
　電荷排出部１１３には、ドレインに水平アドレス信号ＯＦＧｘが接続され、ゲートに垂直アドレス信号ＯＦＧｙが接続される。電荷排出部１１４の一端には電源電圧ＶＤＤが供給される。電荷排出部１１３のソースのコンタクト１０３と、電荷排出部１１４のゲートのコンタクト１０４との間は、メタル配線１０５を介して接続される。
　図１６は、本技術の第２の実施の形態における画素１００の平面図の他の例を示す図である。
　この例では、光電変換部１２０の周囲に電荷排出部１１３、１１４、および、第１の電荷転送部１３０が配置される。また、光電変換部１２０とは相対する方向に、第２の電荷転送部１５０および電荷リセット部１７０が配置され、信号増幅部１８０および画素選択部１９０が配置される。
　上述の例と異なり、電荷リセット部１７０のドレインと信号増幅部１８０のドレインとの間はメタル配線１０７を介して接続される。なお、電荷電圧変換部１６０と信号増幅部１８０のゲートとの間のメタル配線１０６は、他の図面において図示を省略しているものであり、特に異なるものではない。
　なお、露光の蓄積時間を制御するための垂直アドレス信号ＯＦＧｙおよび水平アドレス信号ＯＦＧｘについては上述の第１の実施の形態と同様であるため、露光制御の詳細な説明は省略する。
　このように、本技術の第２の実施の形態によれば、垂直アドレス信号ＯＦＧｙおよび水平アドレス信号ＯＦＧｘを電荷排出部１１３によって受けることにより、第１の実施の形態における拡散層１１９を排除して、Ｓ／Ｎ比を向上させることができる。
　［変形例］
　図１７は、本技術の第２の実施の形態の変形例における画素１００の回路構成の一例を示す図である。
　この変形例では、上述の第２の実施の形態における２つの光電変換部１２０が１つの電荷電圧変換部１６０を共有する構造を有している。２つの異なる第２の電荷転送部１５０のドレインは、同じ電荷電圧変換部１６０を共有しており、それぞれの転送信号ＴＲＧに従って、電荷保持部１４０に保持された電荷を電荷電圧変換部１６０に転送する。
　また、電荷電圧変換部１６０に接続する電荷リセット部１７０、信号増幅部１８０および画素選択部１９０はそれぞれ１つずつであり、これらも複数の光電変換部１２０によって共有される構造になっている。
　図１８は、本技術の第２の実施の形態の変形例における画素１００の平面図の一例を示す図である。
　この変形例では、上述の第２の実施の形態と同様に、光電変換部１２０を中心として、その周囲に電荷排出部１１３および１１４、第１の電荷転送部１３０、第２の電荷転送部１５０、電荷リセット部１７０、信号増幅部１８０および画素選択部１９０が配置される。ただし、電荷電圧変換部１６０、電荷リセット部１７０、信号増幅部１８０および画素選択部１９０が、２つの光電変換部１２０の間に配置され、両者に共有される構造を有している。
　このような画素共有構造を有することにより、この変形例では、回路規模を縮小して面積効率を向上させることができる。
　＜３．第３の実施の形態＞
　［回路構成］
　図１９は、本技術の第３の実施の形態における画素１００の回路構成の一例を示す図である。
　この第３の実施の形態における画素１００は、上述の第２の実施の形態と同様に、第１の実施の形態における拡散層１１９を排除するために、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙを受けるトランジスタを１つにまとめた構成を有する。すなわち、この第３の実施の形態における画素１００は、第１の実施の形態の電荷排出部１１１および１１２に代えて、電荷排出部１１５および１１６を備える。それ以外の構成は上述の第１の実施の形態と同様である。
　電荷排出部１１５は、垂直アドレス信号ＯＦＧｙをゲートに接続するトランジスタである。また、電荷排出部１１６は、水平アドレス信号ＯＦＧｘをゲートに接続するトランジスタである。電荷排出部１１５および１１６は、ゲートが二重になっており、ゲート電極は異なるが、ソースおよびドレインは共有されている。したがって、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙの両者が有効（Ｈレベル）であるときに導通状態になる。水平アドレス信号ＯＦＧｘまたは垂直アドレス信号ＯＦＧｙの何れか一方が無効（Ｌレベル）であると導通状態にはならない。電荷排出部１１５および１１６は、電源電圧ＶＤＤと光電変換部１２０との間に直列に接続されており、水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙの両者が有効（Ｈレベル）になると、光電変換部１２０に蓄積された電荷が電源電圧ＶＤＤを介して排出される。
　［回路レイアウト］
　図２０は、本技術の第３の実施の形態における画素１００の平面図の一例を示す図である。図２１は、本技術の第３の実施の形態における画素１００の断面図の一例を示す図である。ここで、図２１は、図２０における点線に沿った断面を示している。
　この第２の実施の形態における画素１００では、光電変換部１２０を中心として、その周囲に電荷排出部１１５および１１６、第１の電荷転送部１３０、第２の電荷転送部１５０、電荷リセット部１７０、信号増幅部１８０および画素選択部１９０が配置される。
　電荷排出部１１５のゲートには、垂直アドレス信号ＯＦＧｙが接続される。また、電荷排出部１１６のゲートには、水平アドレス信号ＯＦＧｘが接続される。電荷排出部１１５の一端には電源電圧ＶＤＤが供給される。水平アドレス信号ＯＦＧｘおよび垂直アドレス信号ＯＦＧｙの両者が有効（Ｈレベル）になると、光電変換部１２０に蓄積された電荷が電源電圧ＶＤＤを介して排出される。
　このように、本技術の第３の実施の形態によれば、垂直アドレス信号ＯＦＧｙおよび水平アドレス信号ＯＦＧｘを電荷排出部１１５および１１６によって受けることにより、第１の実施の形態における拡散層１１９を排除して、Ｓ／Ｎ比を向上させることができる。
　＜４．第４の実施の形態＞
　上述の第１乃至第３の実施の形態では、光電変換部１２０と電荷排出部が同一基板上に形成されることを想定していた。しかし、これら実施の形態における電荷排出部は、必ずしも同一基板上に形成されていなくてもよい。固体撮像装置が複数の基板を積層した構造を有する場合には、電荷排出部を光電変換部１２０とは異なる基板に形成できる可能性がある。ここでは、具体的な構造について検討する。
　［基板］
　図２２は、本技術の実施の形態における固体撮像装置を１つの基板に形成した場合の外観図の一例を示す図である。
　この例では、基板６１０の中央部分に画素アレイ６１１が配置され、その周囲に水平アドレスデコーダ６１２、垂直アドレスデコーダ６１３、および、読出し回路６１４が配置されている。
　一方、複数の基板を積層した構造においては、配線層とは異なる方向から光電変換部に光を入射させる裏面照射型が採用されることが多い。その場合、以下のように遮光部を形成することによりノイズの低減を図ることが望ましい。
　図２３は、裏面照射型による固体撮像装置の断面構造の一例を示す図である。この例では、下側から順に、配線層５６１、酸化膜５６２、半導体基板５６３、遮光層５６４、カラーフィルタ層５６５、および、オンチップレンズ５６６が積層されている。また、半導体基板５６３に光電変換部５５１が形成されている領域が光電変換領域５６７であり、半導体基板５６３に電荷保持部５５４が形成されている領域が電荷保持領域５６８である。入射光は半導体基板５６３の表面に対して反対側となる裏面（同図における上方）から照射される。
　配線層５６１は、例えば、その下側に配置されている基板支持材により支持されており、半導体基板５６３に形成されている光電変換部５５１の電荷の読出しなどを行う複数の配線５７１が層間絶縁膜５７２に埋め込まれて構成されている。また、配線層５６１には、光電変換部５５１および電荷保持部５５４の間の領域に、半導体基板５６３に対して酸化膜５６２を介して、第１の電荷転送部１３０を構成するゲート電極５７３が配置されている。ゲート電極５７３に所定の電圧が印加されることにより、光電変換部５５１に蓄積されている電荷が電荷保持部５５４に転送される。酸化膜５６２は、絶縁性を備えており、半導体基板５６３の表面側を絶縁する。
　半導体基板５６３には、光電変換部５５１を構成するＮ型領域と、電荷保持部５５４を構成するＮ型領域とが形成されている。また、光電変換部５５１および電荷保持部５５４の裏面側および表面側にはピニング層５７４が形成されている。さらに、半導体基板５６３には、隣接する画素間を分離するための画素間分離領域５７５が、画素の外周を囲うように形成されている。
　遮光層５６４は、遮光性を有する材料により形成される遮光部５７６が、高誘電率材料膜５７７に埋め込まれて形成されている。例えば、遮光部５７６は、タングステン（Ｗ）や、アルミ（Ａｌ）、銅（Ｃｕ）などの材料により形成され、図示しないＧＮＤに接地されている。高誘電率材料膜５７７は、二酸化ケイ素（ＳｉＯ2）や、酸化ハフニウム（ＨｆＯ2）、五酸化タンタル（Ｔａ2Ｏ5）、二酸化ジルコニウム（ＺｒＯ2）などの材料により形成される。
　また、遮光部５７６は、半導体基板５６３を覆うように配置される蓋部と、光電変換部５５１および電荷保持部５５４の周囲を囲うように半導体基板５６３に形成される縦溝に埋め込まれるように配置される埋込み部とを有して形成される。すなわち、遮光部５７６の蓋部は、画素を構成する各層に対して略平行に形成される。一方、遮光部５７６の埋込み部は蓋部に対して略直交する方向に延在するように所定の深さまで形成される。
　ここで、遮光部５７６の埋込み部は、光電変換部５５１および電荷保持部５５４の周囲を囲うように画素間分離領域５７５に形成されるようにしてもよい。また、例えば、電荷保持部５５４の周囲を形成するような構成や、光電変換部５５１および電荷保持部５５４の間に形成するような構成としてもよい。すなわち、少なくとも光電変換部５５１および電荷保持部５５４の間に埋込み部が形成され、光電変換部５５１および電荷保持部５５４が埋込み部により分離されていればよい。
　また、遮光部５７６には、光電変換部５５１に光を入射するための開口部が形成されている。開口部は、光電変換部５５１に対応した領域に形成されており、それ以外の電荷保持部５５４や電荷電圧変換部１６０などが形成されている領域は、遮光部５７６により遮光されている。
　カラーフィルタ層５６５では、画素ごとに、それぞれ対応する色の光を透過するフィルタが配置されており、例えば、緑色、青色、および赤色の光を透過するフィルタが、いわゆるベイヤー配列で画素毎に配置される。オンチップレンズ５６６は、画素に入射する入射光を光電変換部５５１に集光するためのレンズである。
　この例の画素は、少なくとも光電変換部５５１および電荷保持部５５４の間に埋込み部が形成された遮光部５７６を有して構成されている。これにより、斜め方向から光が入射して光電変換部５５１を通過したとしても、埋込み部により遮光されるため、電荷保持領域５６８に光が漏れ込むことを防止することができる。したがって、電荷保持領域５６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
　図２４は、本技術の実施の形態における固体撮像装置を２つの基板に形成した場合の外観図の一例を示す図である。
　この例では、基板６１０と６２０とが積層されており、基板６１０に画素アレイ６１１が配置されている。また、基板６２０には、読出し回路６２４の周囲に水平アドレスデコーダ６２２および垂直アドレスデコーダ６２３が配置されている。この例においては、上述の裏面照射型の固体撮像装置を想定しており、基板６１０の上方から入射光が照射される。
　このような積層構造を想定した本技術の第４の実施の形態について、以下に説明する。なお、ここでは２つの基板を積層した例について説明するが、３層以上の積層構造に適用してもよい。
　［回路構成］
　図２５は、本技術の第４の実施の形態における画素１００の回路構成の一例を示す図である。
　この第４の実施の形態における画素１００は、上述の第２の実施の形態を基本として、第２の実施の形態の電荷排出部１１３を別の基板に配置することを想定して、電荷排出部１１７としている。すなわち、電荷排出部１１７には、ドレインに水平アドレス信号ＯＦＧｘが接続され、ゲートに垂直アドレス信号ＯＦＧｙが接続される。
　［回路レイアウト］
　図２６は、本技術の第４の実施の形態における画素１００の平面図の一例を示す図である。
　この第４の実施の形態における画素１００では、光電変換部１２０を中心として、その周囲に電荷排出部１１４、第１の電荷転送部１３０、第２の電荷転送部１５０、電荷リセット部１７０、信号増幅部１８０および画素選択部１９０が配置される。電荷排出部１１７は別の基板に配置され、基板間の接続は、例えば、銅（Ｃｕ）同士の接続や、マイクロボンディング等を用いることができる。他の基板へのコンタクトと電荷排出部１１４のゲートのコンタクトとの間は、メタル配線１０８を介して接続される。
　このように、本技術の第４の実施の形態によれば、積層基板において電荷排出部１１７を画素アレイ１０とは別の基板に配置することができ、設置面積を小さくすることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）２次元状に配置された画素アレイにおける画素アドレスにより指定される選択信号を受ける選択信号端子と、
　入射光に応じた電荷を生成して前記選択信号に従って蓄積する光電変換部と、
　前記光電変換部に蓄積された前記電荷を所定のタイミングで保持する電荷保持部と
を具備する固体撮像素子。
（２）前記光電変換部に蓄積された前記電荷を前記選択信号に従って排出する電荷排出部をさらに具備する前記（１）に記載の固体撮像素子。
（３）前記選択信号は、前記画素アレイにおける水平アドレスのデコード結果を示す第１のデコード信号と、前記画素アレイにおける垂直アドレスのデコード結果を示す第２のデコード信号とを備え、
　前記電荷排出部は、前記第１および第２のデコード信号の両者が有効な場合に前記光電変換部に蓄積された前記電荷を排出する
前記（２）に記載の固体撮像素子。
（４）前記電荷排出部は、
　電源を一端に接続して、前記第１のデコード信号が有効な場合に導通する第１のトランジスタと、
　前記第１のトランジスタと前記光電変換部との間に直列に接続されて、前記第２のデコード信号が有効な場合に導通する第２のトランジスタとを備える
前記（３）に記載の固体撮像素子。
（５）前記電荷排出部は、
　前記第１および第２のデコード信号のうち一方をゲートに接続して、他方をドレインに接続して、前記第１および第２のデコード信号の両者が有効な場合に有効信号をソースから供給する第１のトランジスタと、
　電源と前記光電変換部との間に直列に接続されて、前記第１のトランジスタのソースから有効信号が供給された場合に導通する第２のトランジスタとを備える
前記（３）に記載の固体撮像素子。
（６）前記電荷排出部は、電源と前記光電変換部との間に直列に接続されて前記第１および第２のデコード信号のうち一方を第１のゲートに接続して、他方を第２のゲートに接続して、前記第１および第２のデコード信号の両者が有効な場合に導通するトランジスタを備える
前記（３）に記載の固体撮像素子。
（７）前記選択信号端子と、前記光電変換部と、前記電荷保持部とを備える第１のチップと、
　前記電荷排出部を備えて前記第１のチップに積層される第２のチップと
を具備する前記（３）に記載の固体撮像素子。
（８）前記電荷保持部に保持された電荷を電圧に変換するために蓄積する電荷電圧変換部と、
　互いに直列に接続されて前記電荷保持部に保持された電荷を前記電荷電圧変換部に転送する第１および第２の転送トランジスタとをさらに具備し、
　前記電荷保持部は、前記第１の転送トランジスタの拡散層と一体化して形成されている
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記選択信号端子と、前記光電変換部と、前記電荷保持部とをそれぞれが含む画素を複数備え、
　前記複数の画素における前記電荷保持部に保持された電荷を電圧に変換するために蓄積する電荷電圧変換部をさらに具備する
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）前記電荷電圧変換部に蓄積されている電荷をリセットする電荷リセット部をさらに具備する
前記（９）に記載の固体撮像素子。
（１１）前記電荷電圧変換部に蓄積されている電荷を増幅して当該電荷に応じたレベルの画素信号を出力する信号増幅部をさらに具備する
前記（９）または（１０）に記載の固体撮像素子。
（１２）入射光を画素信号に変換する複数の画素が２次元状に配置された画素アレイと、
　前記複数の画素の何れかを指定する選択信号を供給してその画素における露光を制御する露光制御回路と、
　前記複数の画素から前記画素信号を読み出す読出し回路と
を具備し、
　前記複数の画素の各々は、前記選択信号を受ける選択信号端子と、前記入射光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された前記電荷を前記選択信号に従って排出する電荷排出部と、前記光電変換部に蓄積された前記電荷を所定のタイミングで保持する電荷保持部と、前記電荷保持部に保持された電荷を電圧信号である前記画素信号に変換するために蓄積する電荷電圧変換部とを備える
固体撮像装置。
（１３）前記露光制御回路は、前記画素アレイにおける画素アドレスの水平方向および垂直方向の位置をデコードするデコーダを備え、そのデコード結果により前記選択信号を供給する
前記（１２）に記載の固体撮像装置。
（１４）前記露光制御回路は、前記画素アレイにおける特定の領域毎に前記選択信号を供給する
前記（１２）または（１３）に記載の固体撮像装置。
（１５）前記露光制御回路は、前記特定の領域が重なる部分においては前記光電変換部への電荷蓄積時間が短い方に合わせて制御を行う
前記（１３）に記載の固体撮像装置。
　１０　画素アレイ
　２０　垂直駆動回路
　３０　水平駆動回路
　４０　システム制御回路
　５０　カラム信号処理回路
　５９　水平信号線
　６０　出力回路
　７０　露光制御回路
　７１　水平アドレスデコーダ
　７２　垂直アドレスデコーダ
　１００　画素
　１０３、１０４　コンタクト
　１０５～１０８　メタル配線
　１０９　垂直信号線（ＶＳＬ：Vertical Signal Line）
　１１１～１１７　電荷排出部
　１１９　拡散層
　１２０　光電変換部
　１３０～１３２　第１の電荷転送部
　１４０　電荷保持部
　１５０　第２の電荷転送部
　１６０　電荷電圧変換部
　１７０　電荷リセット部
　１８０　信号増幅部
　１９０　画素選択部
　６１０、６２０　基板
　６１１　画素アレイ
　６１２、６２２　水平アドレスデコーダ
　６１３、６２３　垂直アドレスデコーダ
　６１４、６２４　読出し回路

Claims (15)

  1. 　２次元状に配置された画素アレイにおける画素アドレスにより指定される選択信号を受ける選択信号端子と、
    　入射光に応じた電荷を生成して前記選択信号に従って蓄積する光電変換部と、
    　前記光電変換部に蓄積された前記電荷を所定のタイミングで保持する電荷保持部と
    を具備する固体撮像素子。
  2. 　前記光電変換部に蓄積された前記電荷を前記選択信号に従って排出する電荷排出部をさらに具備する請求項１記載の固体撮像素子。
  3. 　前記選択信号は、前記画素アレイにおける水平アドレスのデコード結果を示す第１のデコード信号と、前記画素アレイにおける垂直アドレスのデコード結果を示す第２のデコード信号とを備え、
    　前記電荷排出部は、前記第１および第２のデコード信号の両者が有効な場合に前記光電変換部に蓄積された前記電荷を排出する
    請求項２記載の固体撮像素子。
  4. 　前記電荷排出部は、
    　電源を一端に接続して、前記第１のデコード信号が有効な場合に導通する第１のトランジスタと、
    　前記第１のトランジスタと前記光電変換部との間に直列に接続されて、前記第２のデコード信号が有効な場合に導通する第２のトランジスタとを備える
    請求項３記載の固体撮像素子。
  5. 　前記電荷排出部は、
    　前記第１および第２のデコード信号のうち一方をゲートに接続して、他方をドレインに接続して、前記第１および第２のデコード信号の両者が有効な場合に有効信号をソースから供給する第１のトランジスタと、
    　電源と前記光電変換部との間に直列に接続されて、前記第１のトランジスタのソースから有効信号が供給された場合に導通する第２のトランジスタとを備える
    請求項３記載の固体撮像素子。
  6. 　前記電荷排出部は、電源と前記光電変換部との間に直列に接続されて前記第１および第２のデコード信号のうち一方を第１のゲートに接続して、他方を第２のゲートに接続して、前記第１および第２のデコード信号の両者が有効な場合に導通するトランジスタを備える
    請求項３記載の固体撮像素子。
  7. 　前記選択信号端子と、前記光電変換部と、前記電荷保持部とを備える第１のチップと、
    　前記電荷排出部を備えて前記第１のチップに積層される第２のチップと
    を具備する請求項３記載の固体撮像素子。
  8. 　前記電荷保持部に保持された電荷を電圧に変換するために蓄積する電荷電圧変換部と、
    　互いに直列に接続されて前記電荷保持部に保持された電荷を前記電荷電圧変換部に転送する第１および第２の転送トランジスタとをさらに具備し、
    　前記電荷保持部は、前記第１の転送トランジスタの拡散層と一体化して形成されている
    請求項１記載の固体撮像素子。
  9. 　前記選択信号端子と、前記光電変換部と、前記電荷保持部とをそれぞれが含む画素を複数備え、
    　前記複数の画素における前記電荷保持部に保持された電荷を電圧に変換するために蓄積する電荷電圧変換部をさらに具備する
    請求項１記載の固体撮像素子。
  10. 　前記電荷電圧変換部に蓄積されている電荷をリセットする電荷リセット部をさらに具備する
    請求項９記載の固体撮像素子。
  11. 　前記電荷電圧変換部に蓄積されている電荷を増幅して当該電荷に応じたレベルの画素信号を出力する信号増幅部をさらに具備する
    請求項９記載の固体撮像素子。
  12. 　入射光を画素信号に変換する複数の画素が２次元状に配置された画素アレイと、
    　前記複数の画素の何れかを指定する選択信号を供給してその画素における露光を制御する露光制御回路と、
    　前記複数の画素から前記画素信号を読み出す読出し回路と
    を具備し、
    　前記複数の画素の各々は、前記選択信号を受ける選択信号端子と、前記入射光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された前記電荷を前記選択信号に従って排出する電荷排出部と、前記光電変換部に蓄積された前記電荷を所定のタイミングで保持する電荷保持部と、前記電荷保持部に保持された電荷を電圧信号である前記画素信号に変換するために蓄積する電荷電圧変換部とを備える
    固体撮像装置。
  13. 　前記露光制御回路は、前記画素アレイにおける画素アドレスの水平方向および垂直方向の位置をデコードするデコーダを備え、そのデコード結果により前記選択信号を供給する
    請求項１２記載の固体撮像装置。
  14. 　前記露光制御回路は、前記画素アレイにおける特定の領域毎に前記選択信号を供給する
    請求項１２記載の固体撮像装置。
  15. 　前記露光制御回路は、前記特定の領域が重なる部分においては前記光電変換部への電荷蓄積時間が短い方に合わせて制御を行う
    請求項１３記載の固体撮像装置。
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