JP5868451B2 - 光電変換装置 - Google Patents

Description

本発明は、撮像用の光電変換装置、特に１画素ピッチが小さい撮像用ＭＯＳ型光電変換装置に好適な技術に関するものである。

今日、ＭＯＳトランジスタを利用した撮像装置であるＣＭＯＳセンサの開発が盛んである。ＣＭＯＳセンサはフォトダイオードで光電変換されたキャリアの蓄積による電位の変化を、画素内のＭＯＳトランジスタで増幅し、各画素から周辺領域に信号線を通じて電気信号として映像情報を読み出す。ＣＭＯＳセンサの詳細は、特許文献１等に開示されている。昨今では、撮像装置を使うビデオやデジタルカメラの高精細化、小型化、製造コストダウン、低消費電力の要求から、画素ピッチの小さい縮小画素ＣＭＯＳセンサの開発が盛んになっている。

特開平０９−０４６５９６号公報

本願発明者等は、ＣＭＯＳセンサの画素の縮小化を検討しているが、ＣＭＯＳセンサの画素縮小化にはＣＣＤセンサの画素縮小化とは違った問題があることを見出した。それは、配線による光の回折である。ＣＭＯＳセンサの配線は、数百ｎｍから数μｍ程度の透明なパッシベーション絶縁層を介して半導体層より上方に位置している。このため、光は配線で回折後、半導体層に届くまでに層間絶縁層内で広がってしまい、その一部が隣の画素まで届いてしまう。

また、縮小画素ＣＭＯＳセンサでは、オンチップマイクロレンズの回折限界により光をフォトダイオード上に集めきれないため、フォトダイオード上に配線が張り出していると、配線による光のけられが大きく、感度が小さくなるという問題もあった。

本発明の目的は、回折起因の光学的混色を低減し、色再現性が高く、鮮明な映像を写すことが可能な光電変換装置を提供することにある。また、本発明の目的は、感度の高い光電変換装置を提供することにある。

本願発明者等は、以上の課題を解決するために鋭意努力した結果、以下の発明をなし得るに至った。

本発明の１つの側面は、半導体基板の上に第１の金属配線層が配され、前記第１の金属配線層の上に第２の金属配線層が配され、前記半導体基板が、少なくとも光電変換素子と増幅トランジスタとを含む複数の画素が複数の画素行および複数の画素列を構成するように配置された画素領域を有し、前記第２の金属配線層の上方から光が入射するように構成された光電変換装置において、前記第２の金属配線層は、画素列に沿って延びた複数の電源線および前記画素列に沿って延びた複数の信号線を含み、各電源線は、２以上の画素列の画素の前記増幅トランジスタに電源を供給するように配置され、前記電源線が配置されていない画素列の画素の前記増幅トランジスタには、前記電源線から前記第１の金属配線層に配置された配線を介して電源が供給され、前記複数の信号線は、１つの前記画素列に１つの信号線が対応するように設けられ、前記配線は、前記画素行に沿って前記２以上の画素列の画素にわたって延びた部分を含み、前記配線は、ビアプラグを介して前記複数の電源線のそれぞれに接続されている。

本発明によれば、１列あたりの第２の金属配線層の配線数を低減することにより、フォトダイオード上の開口が広がるため、回折起因の光学的混色を低減でき、色再現性が高く、鮮明な映像を写すことが可能な光電変換装置を提供できる。また、オンチップマイクロレンズの回折限界により焦点に集めきれなかった光も配線でけられることがないため、感度を高めることができる。

本発明の実施形態１に係る光電変換装置の画素領域を示す平面図である。 実施形態１の画素領域と垂直走査回路の等価回路図である。 図１のＡ−Ａ線における断面図である。 実施形態１の周辺回路領域を示す回路図である。 実施形態１の駆動タイミングチャートである。 本発明の実施形態２に係る光電変換装置の画素領域を示す平面図である。 実施形態２の画素領域と垂直走査回路の等価回路図である。 実施形態２の周辺回路領域を示す回路図である。 実施形態２の駆動タイミングチャートである。 本発明の実施形態３に係る光電変換装置の画素領域を示す平面図である。 本発明の実施形態４に係る光電変換装置の画素領域を示す平面図である。 実施形態４の画素領域と垂直走査回路の等価回路図である。 本発明の実施形態５に係る光電変換装置の画素領域を示す平面図である。 実施形態５の画素領域と垂直走査回路の等価回路図である。 図１の平面図でアルミ第２層配線がない場合とアルミ第２層配線がある場合の平面図である。

以下に好ましい実施形態を５つ挙げて説明するが、これら実施形態の内容の任意の組み合わせも本発明の範囲内である。

（実施形態１）
実施形態１では後述するように第２の金属配線層はアルミ第２層配線で構成され、第１金属配線層はアルミ第１層配線からなり、半導体基板上に第１の金属配線層、第２の金属配線層が半導体基板から近い順番に配置されている。本実施形態ではアルミ第２層配線からなる電源線４を画素２列に１本配置し、電源線が配置されていない画素列のＭＯＳトランジスタの電源はアルミ第１層配線を介して供給する。電源線は１本で２列以上の画素列の増幅トランジスタに電源を供給する。この電源線は好ましくは垂直方向に延在して配置される。

以下、実施形態１を図１、図２、図３、図４、図５、図１５を使って説明する。図１は本発明の実施形態１に係る光電変換装置の画素領域を示す平面図、図２は実施形態１の垂直走査回路と画素領域の等価回路図である。

まず、図２の等価回路図を使って実施形態１の回路構成を説明する。図２の回路図では４行×３列で１２画素の画素領域を便宜上表しているが、実際には数百万画素以上ある。図中１は画素領域であり、画素領域１には複数の画素が行列状に配列されている。２は信号線、４は電源線、７は垂直走査回路、４３と４４は転送ゲート線、４５はブリッジ線、４６はリセット線を表す。

信号線２と電源線４は第２の金属配線層であるアルミ第２層配線である。転送ゲート線４３と４４、ブリッジ線４５及びリセット線４６は第１の金属配線層であるアルミ第１層配線である。

ＰＤ３−２等は２行３列目のフォトダイオード（光電変換素子）を表す。ＦＤ１、ＦＤ２、ＦＤ３はフローティングディフュージョンを表す。Ｍ１，Ｍ２は転送ＭＯＳトランジスタ、Ｍ３，Ｍ５はリセットＭＯＳトランジスタ、Ｍ４は増幅ＭＯＳトランジスタ（増幅トランジスタ）を表す。

実施形態１では、２画素分のフォトダイオードと転送ＭＯＳトランジスタＭ１、Ｍ２に対して、１つのフローティングディフュージョン、リセットＭＯＳトランジスタＭ３、増幅ＭＯＳトランジスタＭ４を有する２画素共通の駆動回路を使っている。つまり、２つのフォトダイオードＰＤ２−１，ＰＤ２−２は、それぞれの転送ＭＯＳトランジスタＭ１，Ｍ２を介してフローティングディフュージョンＦＤ２に接続されている。他のフォトダイオードも同様である。

更に、フローティングディフュージョンＦＤ２には、リセットＭＯＳトランジスタＭ３のソースと、増幅ＭＯＳトランジスタＭ４のゲートが接続されている。増幅ＭＯＳトランジスタＭ４のドレインと、その下部のリセットＭＯＳトランジスタＭ５のドレインは、アクティブ領域で接続されている。そして、隣の列の電源線４からブリッジ線４５を介してこれらのドレインに電源が供給される。即ち、電源線４が配置されていない画素列の増幅トランジスタＭ４等への電源は隣の列の電源線４から第１の金属配線層であるブリッジ線４５を介して供給される。

このため、光電変換素子であるフォトダイオードＰＤ２−１，ＰＤ２−２，ＰＤ５−１，ＰＤ５−２の画素列の右側の電源線４が省略できる。増幅ＭＯＳトランジスタＭ４はそのゲートに繋がったフローティングディフュージョンＦＤ２の電位を、そのソースに繋がった信号線２にゲインをかけて伝えるソースフォロア構成を取っている。画素領域１のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は全てｎチャンネルＭＯＳトランジスタである。

次に、図１の画素領域の平面図について説明する。図１では図２と同一部分には同一符号を付して説明を省略する。ここで、図１５（Ａ）は図１の平面図においてアルミ第２層配線がない場合の平面図、図１５（Ｂ）はアルミ第２層配線がある場合の平面図を示すものである。図１５（Ａ）では増幅ＭＯＳトランジスタやリセットＭＯＳトランジスタの境界を破線で示す。

図中、ＦＤ２−１、ＦＤ２−２、ＦＤ３−１、ＦＤ３−２等は図２と同様に光電変換素子のフォトダイオードである。４８はフローティングディフュージョンであり、図２のＦＤ１、ＦＤ２、ＦＤ３等の符号に相当する。４１の実線はフィールド領域とアクティブ領域の境界を表す。図１の平面図においては、素子分離のためのフィールド酸化膜が境界４１の右側領域にあり、フォトダイオードＰＤ３−１を含むアクティブ領域が境界４１の左側領域にある。

また、４９はシェアード・コンタクト、５０は多結晶シリコン領域、５１−１，５１−２は電源線４とブリッジ配線４５とを電気的に接続するビアプラグである。５２−１，５２−２はブリッジ配線４５と増幅ＭＯＳトランジスタＭ４及びリセットＭＯＳトランジスタＭ３のドレインとを接続するコンタクトプラグ、５３はポリコンタクトである。その他の２、４等の符号は図１と同様であるので説明を省略する。シェアード・コンタクト４９は、フローティングディフュージョン４８と多結晶シリコン領域５０からなる配線を電気的に接続している。

コンタクトプラグ５２−１，５２−２はアルミ第１層配線とＭＯＳトランジスタのソースまたはドレインを電気的に接続している。ポリコンタクト５３はアルミ第１層配線と多結晶シリコン領域５０を電気的に接続している。ビアプラグ５１−１，５１−２はアルミ第１層配線とアルミ第２層配線とを電気的に接続している。

図１の平面図では増幅ＭＯＳトランジスタＭ４とリセットＭＯＳトランジスタＭ５の、それぞれのドレインがアクティブ領域（活性領域）で共通化されていることを示す（図１５（Ａ）参照）。このアクティブ領域には、隣の列の電源線４からビアプラグ５１−１、アルミ第１層配線からなるブリッジ線４５、コンタクトプラグ５２−１を介して電源が供給される。この電源電圧には１〜５Ｖが望ましく、更に望ましくは２．５〜３．３Ｖである。

フォトダイオードＰＤ２−１の蓄積電子数は照射された光量に応じて増加する。転送ゲート線４４にオンパルスが入った時、転送ＭＯＳトランジスタＭ２がオンし、フォトダイオードＰＤ２−１の蓄積電子が、フローティングディフュージョン４８に完全転送される。フローティングディフュージョン４８は容量素子であり、フォトダイオードＰＤ２−１から転送された電子数に応じてその電位が小さくなる。

フローティングディフュージョン４８は、シェアード・コンタクト４９と多結晶シリコン配線５０を介して増幅ＭＯＳトランジスタＭ４のゲート電極に接続されている。増幅ＭＯＳトランジスタＭ４のソースは、コンタクトプラグ５２−２、アルミ第１層配線、ビアプラグ５１−２を介して信号線２に接続されている。

図３は図１のＡ−Ａ線における断面図を示す。図３では図１と同一部分には同一符号を付している。なお、図１では図３の層内レンズ３５、オンチップマイクロレンズ３８等は不図示である。

図中３０はＳｉウェハ（半導体基板）、３１は転送ＭＯＳトランジスタのゲート電極、３５は層内レンズ、３８はオンチップマイクロレンズ、３９は回折光を表す。他の２、４、４７、４８等の符号は図１と同様である。光電変換素子であるフォトダイオードＰＤ３−１の上部の右側には、電源線４と信号線２の２本のアルミ第２層配線が配置され、フォトダイオードＰＤ３−１の上部の左側には信号線２の１本のみのアルミ第２層配線が配置されている。

このため、エリアセンサ全体では、フォトダイオード１列あたり１．５本のアルミ第２層配線を配置するということになる。この結果、従来のフォトダイオード１列あたり２本のアルミ第２層配線を配置する構造に比べて回折光３９の拡がりが抑えられ、光学的混色が小さくなる。また、オンチップマイクロレンズ３８や層内レンズ３５の回折限界により集め切れなかった光もアルミ第２層配線でけられることがないため、感度も高めることが可能となる。

図３では不図示であるが、転送ゲート線４３と転送ゲート線４４とブリッジ線４５とリセット線４６はアルミ第１層配線で構成されている。これら４３〜４６のアルミ第１層配線は半導体基板３０とアルミ第２層配線２，４の間に図示しない層間絶縁層を介して形成されている。

図１の平面図に示すようにフォトダイオードＰＤ３−１の列の右側の電源線４と信号線２に関して、それらの空間の中間に画素の端部を配置するのが良い。即ち、直下のＭＯＳトランジスタのソース・ドレインを結ぶ中間線と電源線４と信号線２の空間の中間を一致させるのが望ましい。

また、フォトダイオードＰＤ２−１の列の右側のアルミ第２層配線は信号線２の１本であり、信号線２の中間を直下のＭＯＳトランジスタのソース・ドレインを結ぶ中間線と一致させるのが望ましい。即ち、同様に信号線２の中間に画素の端部を配置するのが望ましい。

つまり、フォトダイオードＰＤ２−１とＰＤ３−１の間に電源線４が配置されない時に、電源線４が配置される場合と同様の位置に信号線２を配置する場合に比べて図１の右側にずらして配置する。この構成をとると、フォトダイオードＰＤ２−１とＰＤ３−１で開口を揃えられ、フォトダイオードＰＤ２−１の列とＰＤ３−１の列のバランスがとれるため、両者の光量が同じになる。

次に、実施形態１の駆動方法を図４の周辺回路領域を示す回路図と図５のタイミングチャートを使って説明する。図中６は信号読み出し回路、１１は負荷電流源、１２は信号読み出し回路、２１は輝度信号用水平信号線、２２はノイズ信号用水平信号線、２３はメインアンプ、２４は水平走査回路、２５は外部信号端子を表す。また、φＲｅｓ１、φＴＸ１、φＴＸ２は、図１や図２に示す転送ゲート線４３、転送ゲート線４４、リセット線４６の電圧のタイミングを表している。φＶＦＤは電源線４に通じる配線の電圧のタイミングを表している。

まず、１行目の走査について説明する。タイミングｔ１でφＲｅｓ１のハイレベルによってリセットＭＯＳトランジスタＭ３がオンし、ＦＤ１の電位を高い電位であるＶＤＤとして選択状態にする。同時に、同じ行のＦＤ２、ＦＤ３が選択状態になる。次いで、タイミングｔ２で、フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３のノイズ信号が増幅用ＭＯＳトランジスタＭ４で増幅され、信号線２を通じて読み出し回路６に読み出される。

タイミングｔ３で、φＴＸ１のハイレベルにより転送ＭＯＳトランジスタＭ１がオンとなり、光照射によりＰＤ１−１に貯まった電子がＦＤ１に転送される。同時に、光照射によりＰＤ２−１、ＰＤ３−１に貯まった電子が、それぞれＦＤ２、ＦＤ３に転送される。次に、タイミングｔ４で転送ＭＯＳトランジスタＭ１がオフとなり、光照射によるＰＤ１−１、ＰＤ２−１、ＰＤ３−１の電子発生量が増幅ＭＯＳトランジスタＭ４と信号線２を通じ、輝度信号として読み出し回路６に読み出される。

次に、タイミングｔ５で、φＲｅｓ１のハイレベルによってリセットＭＯＳトランジスタＭ３がオンし、ＦＤ１、ＦＤ２、ＦＤ３の電位をＧＮＤとし、ＦＤ１、ＦＤ２、ＦＤ３をオフする。この時、電源線４の電位はＧＮＤとなっている。次いで、タイミングｔ６で、水平走査回路２３により読み出し回路８に蓄えられたノイズレベルと輝度信号が読み出され、それぞれノイズレベル用水平信号線２２と輝度信号用水平信号線２１を通じてメインアンプ１７に送られる。

この時、水平走査回路２４から読み出し回路６に順々にパルスが送られ、左の列から順に輝度信号とノイズ信号が読み出される。メインアンプ２３は輝度信号用水平信号線２１から入った輝度信号からノイズ信号用水平信号線２２からのノイズ信号を引き算し、外部出力用輝度信号を外部信号端子２５に送り、１行目の走査が終わる。

２行目もタイミング期間ｔ７の間で、転送ＭＯＳトランジスタＭ２をオンすること以外は１行目と同様の走査をする。つまり、２行目を選択するために、φＴＸ２のハイレベルにより転送ＭＯＳトランジスタＭ２がオンとなり、光照射によりＰＤ１−２に貯まった電子がＦＤ１に転送される。同時に、光照射によりＰＤ２−２、ＰＤ３−２に貯まった電子が、それぞれＦＤ２、ＦＤ３に転送される。

３行目はタイミングｔ８でφＲｅｓ２をハイレベルにすることによってリセットＭＯＳトランジスタＭ５をオンして、３行目用と４行目用のフローティングディフュージョンの電位をＶＤＤとして選択状態にする。この時、φＲｅｓ１はローレベルでリセットＭＯＳトランジスタＭ３はオフであるため、１行目用と２行目用のフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３の電位はＧＮＤのままである。

このため、１行目と２行目は、非選択となり読み出されない。同様に、３行目用と４行目用以外の行のリセットＭＯＳトランジスタはオフのため、これらの行のフローティングディフュージョンの電位もＧＮＤのままである。このため、これらの行も非選択であり、読み出されない。これらの走査を全行繰り返すことによって１フレームの輝度信号が外部に読み出され、ＣＭＯＳエリアセンサ上に投影された画像情報が１フレーム分の電気の信号となる。

実施形態１において図１や図２に示すブリッジ線４５のみで周辺領域から画素領域のＭＯＳトランジスタに電源を与え、電源線４を無しとする構成も考えられるが、読出し速度の観点から図４の負荷電流源１１を使い、信号線２に定電流を流している。このため、電源線４を無しとすると、数千列以上の画素数のエリアセンサの場合には、ブリッジ線４５での電圧降下が無視できない。従って、実施形態１の説明のように電源線４を間引くとしても、電源線４が２列に１本、または４列に１本ある構成の方が望ましい。

なお、実施形態１では、選択トランジスタの無い構成で説明したが、選択ＭＯＳトランジスタのある構造にしても良い。選択ＭＯＳトランジスタが無い構造の場合には、実施形態１のように電源線の電位変化を使って、選択行のフローティングディフュージョンの選択を行う。一方、選択ＭＯＳトランジスタを使う構造の場合には、増幅ＭＯＳトランジスタＭ４のソースかドレインに直列に接続する選択ＭＯＳトランジスタを使って選択行を決める。この場合、選択ＭＯＳトランジスタのゲートは、横方向に走るアルミ第１層配線に接続する。

実施形態１によれば、アルミ第２層配線からなる開口が大きくなり、回折光による混色が小さくなる。また、高感度となる。更に、フォトダイオード２個を共有する２画素共有技術を使っているため、１画素につき２トランジスタの構成となり、画素共有をしない場合に比べて感度領域となるフォトダイオード面積比を大きくできる。

なお、実施形態１の画素領域１のトランジスタは、ｎチャンネルＭＯＳトランジスタとして説明したが、ｐチャンネルＭＯＳトランジスタとしても良い。但し、この場合、画素領域に与える各パルスの正負が逆転する。また、実施形態１では、アルミ第２層配線の上部に、アルミ第３層配線等光を遮る層が無い構造の方が、本発明の効果を大きくするため望ましい。

（実施形態２）
実施形態２では、第２の金属配線層は銅第２層配線で構成され、第１の金属配線層は銅第１層配線からなる。そして、銅第２層配線からなる電源線を画素２列に１本配置し、電源線が配置されていない画素列の増幅ＭＯＳトランジスタ等の電源は銅第１層配線を介して供給する。また、実施形態２では４つのフォトダイオードに対して一つのフローティングディフュージョン、増幅ＭＯＳトランジスタ、リセットＭＯＳトランジスタを対応させる４画素共有技術を使う。

図６、図７、図８、図９は本発明の実施形態２を説明する図である。図６は実施形態２に係る光電変換装置の画素領域を表す平面図、図７は画素領域と垂直走査回路の等価回路図である。図７の等価回路図では４行×３列で１２画素の画素領域を便宜上表しているが、実際には数万画素以上ある。画素領域１には同様に複数の画素が行列状に配列されている。図６乃至図９では図１乃至図５と同一部分には同一符号を付している。

まず、図７の等価回路図を使って実施形態２を説明する。図中、Ｒｅｓ１，Ｒｅｓ２はリセット線、Ｔｘ１，Ｔｘ２，Ｔｘ３，Ｔｘ４は転送ゲート線である。７は垂直走査回路、４５はブリッジ線を表し、ＰＤ３−２等の符号は２行３列目のフォトダイオード（光電変換素子）を表している。他の符号は図２と同様である。

実施形態２では、４画素分のフォトダイオードと転送ＭＯＳトランジスタに対して、１つのフローティングディフュージョン、リセットＭＯＳトランジスタＭ３、増幅ＭＯＳトランジスタＭ４を有する４画素共通の駆動回路を使っている。例えば、４つのフォトダイオードＰＤ２−１，ＰＤ２−２，ＰＤ２−３，ＰＤ２−４は、それぞれの転送ＭＯＳトランジスタＭ１，Ｍ２，Ｍ７，Ｍ８を介してフローティングディフュージョンＦＤ２に接続されている。

更に、フローティングディフュージョンＦＤ２はリセットＭＯＳトランジスタＭ３のソースと、増幅ＭＯＳトランジスタＭ４のゲートに接続されている。増幅ＭＯＳトランジスタＭ４には、隣の列の電源線４からブリッジ線４５を介して電源が供給される。このため、フォトダイオードＰＤ２−１，ＰＤ２−２，ＰＤ２−３，ＰＤ２−４の列の電源線４が省略できる。

増幅ＭＯＳトランジスタＭ４は、そのゲートに接続されたフローティングディフュージョンＦＤ２の電位にゲインをかけて、そのソースに繋がった信号線２に伝えるソースフォロア構成を取っている。実施形態２ではリセットＭＯＳトランジスタＭ５のドレイン電極は信号線２に接続され、フローティングディフュージョンのリセット電位は信号線２から供給される。この場合の駆動方法については後述する。

次に、図６の画素領域の平面図について説明する。図中４８はフローティングディフュージョンであり、図７のＦＤ１、ＦＤ２、ＦＤ３等の符号に相当する。他の符号は図１の場合と同様である。実施形態２では、フローティングディフュージョン４８の２つのアクティブ領域は、多結晶シリコン配線とシェアード・コンタクト４９で電気的接続がとられている。

また、増幅ＭＯＳトランジスタＭ４のドレインには、電源線４、ビアプラグ５１−１、ブリッジ配線４５、コンタクトプラグ５２−１を介して電源が供給される。電源線４が配置されていない画素列の増幅トランジスタＭ４等への電源は隣の列の電源線４から第１の金属配線層であるブリッジ線４５を介して供給される。

図６の平面図に示すようにフォトダイオードＰＤ１−１の列の右側の電源線４と信号線２に関して、それらの空間の中間に画素の端部を配置するのが良い。即ち、直下のＭＯＳトランジスタのソース・ドレインを結ぶ中間線と電源線４と信号線２の空間の中間を一致させるのが望ましい。

また、フォトダイオードＰＤ２−１の列の右側の銅第２層配線は信号線２の１本であり、信号線２の中間を、直下のＭＯＳトランジスタのソース・ドレインを結ぶ中間線と一致させるのが望ましい。即ち、同様に信号線２の中間に画素の端部を配置するのが望ましい。

この構成をとると、実施形態１の説明と同様にフォトダイオードＰＤ１−１とＰＤ２−１で開口を揃えられ、フォトダイオードＰＤ１−１の列とＰＤ２−１の列のバランスがとれるため、両者の光量が同じになる。

次に、実施形態２の駆動方法を図８の周辺回路領域を示す回路図と、図９のタイミングチャートを使って説明する。図中、２６はＦＤ電位供給回路であり、２７は負荷電流源遮断用ＭＯＳトランジスタである。図８の他の符号は図４と同様である。また、図９のφＲｅｓ１、φＴＸ１、φＴＸ２、φＴＸ３、φＴＸ４、φＲｅｓ２は、それぞれ、リセット線Ｒｅｓ１、転送ゲート線ＴＸ２、転送ゲート線ＴＸ３、転送ゲート線ＴＸ４、リセット線Ｒｅｓ２の電圧のタイミングを表わす。φＶＲ１とφＶＲ２は図８のＦＤ電位供給回路２６に与えられる電圧パルスである。

まず、タイミングｔ１で、φＲｅｓ１のハイレベルによってリセットＭＯＳトランジスタＭ３がオンし、ＦＤ１の電位を高い電位であるＶＲＨとし、ＦＤ１を選択状態にする。同時に同じ行にあるリセットＭＯＳトランジスタがオンするため、ＦＤ２、ＦＤ３等も選択状態になる。

次に、タイミングｔ２で、ＦＤ１、ＦＤ２、ＦＤ３のノイズ信号が増幅用ＭＯＳトランジスタＭ４で増幅され、信号線２を通じて読み出し回路６に読み出される。タイミングｔ３で、φＴＸ１のハイレベルにより転送ＭＯＳトランジスタＭ１がオンとなり、光照射によりＰＤ１−１に貯まった電子がＦＤ１に転送される。同時に、光照射によりＰＤ２−１、ＰＤ３−１に貯まった電子が、それぞれＦＤ２、ＦＤ３に転送される。次に、タイミングｔ４で、転送ＭＯＳトランジスタＭ１がオフとなり、光照射によるＰＤ１−１、ＰＤ２−１、ＰＤ３−１の電子発生量が増幅ＭＯＳトランジスタＭ４と信号線２を通じ、輝度信号として読み出し回路６に読み出される。

次に、タイミングｔ５で、φＲｅｓ１のハイレベルによってリセットＭＯＳトランジスタＭ３がオンし、ＦＤ１、ＦＤ２、ＦＤ３の電位をＧＮＤとし、ＦＤ１、ＦＤ２、ＦＤ３をオフする。次いで、タイミングｔ６で、水平走査回路２３により読み出し回路８に蓄えられたノイズレベルと輝度信号が読み出され、それぞれノイズレベル用水平信号線２２と輝度信号用水平信号線２１を通じてメインアンプ１７に送られる。

この時、水平走査回路２４から複数の読み出し回路６に順々にパルスが送られ、左の列から順に輝度信号とノイズ信号が読み出される。メインアンプ２３は輝度信号用水平信号線２１から入った輝度信号からノイズ信号用水平信号線２２からのノイズ信号を引き算し、外部出力用輝度信号を外部信号端子２５に送り、１行目の走査が終わる。

２行目も、タイミング期間ｔ７の間で、転送ＭＯＳトランジスタＭ２をオンすること以外は、１行目と同様の走査をする。つまり、２行目を選択するために、φＴＸ２のハイレベルにより転送ＭＯＳトランジスタＭ２がオンとなり、光照射によりＰＤ１−２に貯まった電子がＦＤ１に転送される。同時に、光照射によりＰＤ２−２、ＰＤ３−２に貯まった電子が、それぞれＦＤ２、ＦＤ３に転送される。この時、ＦＤ１、ＦＤ２、ＦＤ３に接続された４行以外のフローティングディフュージョンは、ＧＮＤ電位のままであるため、非選択状態である。

３行目も、タイミングｔ８でφＲｅｓ１をハイレベルにすることによってリセットＭＯＳトランジスタＭ３をオンして、３行目の走査を行う。これらの走査を全行繰り返すことによって１フレームの輝度信号が外部に読み出される。実施形態２では電源線４は常に高い電位ＶＤＤを供給している。

実施形態２では、選択トランジスタの無い構造で説明したが、選択ＭＯＳトランジスタのある構造にしても良い。選択ＭＯＳトランジスタ無い構造では、実施形態２のように信号線の電位変化を使って、選択行のフローティングディフュージョンの選択を行う。一方、選択ＭＯＳトランジスタを使う構造では、増幅ＭＯＳトランジスタＭ４のソースかドレインに直列の接続する選択ＭＯＳトランジスタを使って選択行を決める。この場合、選択ＭＯＳトランジスタのゲートは横方向に走る銅第１層配線に接続される。

実施形態２では、銅第２層配線からなる開口が大きくなり、回折光による混色が小さくなる。また、高感度となる。また、フォトダイオード４画素共有技術であるため、１画素につき、１．５トランジスタの構成であり、感度領域となるフォトダイオード面積比を大きくできる効果がある。

（実施形態３）
実施形態３では、第１の金属配線層を多結晶シリコン領域からなる配線層とし、第２の金属配線層をアルミ第１層配線とする。つまり、画素領域にアルミ第２層配線が無い構造である。そして、アルミ第１層配線からなる電源線を画素２列に１本配置し、電源線が配置されていない画素列のＭＯＳトランジスタの電源は多結晶シリコン配線を介して供給する。

図１０は本発明の実施形態３に係る光電変換装置の画素領域の平面図を表す。図１０では図１、図６等と同一部分には同一符号を付している。また、画素領域等の等価回路図は図２の実施形態１と同様である。図１０中、５４はＦＤ接続用アルミ第１層配線である。他の符号は図１或いは図６等と同様である。

実施形態３では、横方向に走る転送ゲート線Ｔｘ１、Ｔｘ２、Ｔｘ３、Ｔｘ４と、リセット線Ｒｅｓ１と、ブリッジ線４５を多結晶シリコン領域５０で構成する。多結晶シリコン領域５０は、転送ＭＯＳトランジスタＭ１，Ｍ２、増幅ＭＯＳトランジスタＭ４、リセットＭＯＳトランジスタＭ５のゲート電極でもある。

実施形態３の構造では、配線として多結晶シリコン領域５０を使うので、多結晶シリコン領域５０の少なくとも配線として長く伸びる領域を、金属シリサイドやサリサイドで上面を覆い電気抵抗を減らすのが望ましい。この時、多結晶シリコン領域５０は横方向の配線として水平方向に伸びるので、２つのフローティングディフュージョン４８を接続するためにＦＤ接続用アルミ第１層配線５４で電気的に接続して共有化している。

周辺回路は図４を使って説明した実施形態１と同様である。駆動タイミングも図５を使って説明した実施形態１と同様である。実施形態３では、金属配線層を多結晶シリコン領域からなる配線層とし、アルミ第２層配線を使わないため、半導体基板３０から離れたところにある配線が無い。このため、より回折光による混色が起こりにくい。また、高感度となる。

（実施形態４）
実施形態４は、第２の金属配線層を利用して画素領域にウェルコンタクトを取る例である。ウェルコンタクトを取ることによって画素領域のウェル電位を端部から中央部まで時間的にも空間的にも安定に保つので、シェーディング等の問題が起きない。また、実施形態４では実施形態１と同様に第１の金属配線層をアルミ第１層配線とし、第２の金属配線層をアルミ第２層配線とする。

そして、アルミ第２層配線からなる電源線を画素２列に１本配置し、電源線が配置されていない画素列の増幅ＭＯＳトランジスタ等の電源はアルミ第１層配線を介して供給する。この結果、電源線が配置されていない画素列にアルミ第２層配線を用いて接地線を配置することができる。

図１１は実施形態４に係る光電変換装置の画素領域を示す平面図、図１２は実施形態４の画素領域や垂直走査回路を含めた等価回路図である。図１１、図１２では図１、図２等と同一部分には同一符号を付している。

以下、実施形態４を図１１と図１２を使って説明する。まず、図１２の等価回路図を説明する。図１２の等価回路図は実施形態１の図２とほぼ同じ構成であるが、接地線５が縦に配置されている違いがある。接地線５は、画素領域１の外部で接地電位に固定される。この結果、画素領域のｐ型ウェルの電位は、接地電位に時間的にも空間的にも安定に保たれる。

次に、図１１の画素領域の平面図について説明する。増幅ＭＯＳトランジスタＭ４とリセットＭＯＳトランジスタＭ５の電源は、アルミ第２層配線からなる電源線４からビアプラグ５１、アルミ第１層配線からなるブリッジ配線４５、コンタクトプラグ５２を介して供給される。

ブリッジ配線４５を使って横方向にも電源を供給できるので、フォトダイオードＰＤ２−１の右側の電源線４を省くことができ、ここに画素の接地線５を縦方向に走らせている。即ち、図１１に示すように電源線４の無い画素列に第２の金属配線層であるアルミ第２層配線によって画素領域にウェルコンタクトをとるための接地線５を配置している。

接地線５は、画素領域の外部から接地電位を供給し、ビアプラグ５７、コンタクトプラグ５８、多結晶シリコン領域５５、シェアード・コンタクト５６を介して画素領域のｐ型ウェルを接地電位に固定している。ここで、シェアード・コンタクト５６下部のアクティブ領域は、オーミックコンタクトをとるために、少なくとも接触領域が濃いｐ型になっている。

そして、この濃いｐ型領域は、画素領域のすべてｎチャンネルＭＯＳトランジスタであるトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５のｐ型ウェル領域につながっている。このため、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の駆動時、そのｐ型ウェル領域の電位が接地電位で安定し、ひいてはトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の安定駆動につながる。

実施形態４では、画素領域のトランジスタはすべてｎチャンネルＭＯＳトランジスタで構成するとしたが、すべてｐチャンネルＭＯＳトランジスタで構成しても良い。この場合、画素領域のウェルはｎ型ウェルとなるため、前述と同様の方法でこのｎ型ウェルにＶＤＤ等の電源電位を供給する。

以上説明した実施形態４による画素内のｐ型ウェルの接地は、最大、２行２列の４画素以上に１個とれるが、１００行×１００列の１万画素に一つ等、大きく接地箇所数を少なくしても良い。また、実施形態４の駆動方法は図４の周辺回路領域を示す回路図と図５のタイミングチャートを使って説明した実施形態１と同様である。

実施形態４では、画素のウェルを固定する配線を持ちながら、アルミ第１層配線もアルミ第２層配線の本数を増やすことがない。これに比べ、従来はアルミ第１層配線とアルミ第２層配線のみで、接地線を走らせるためには、アルミ第１層配線かアルミ第２層配線を１本増やす必要があった。

実施形態４によれば、従来の接地線を並べた画素領域に比べ金属配線層による開口を大きくとることができる。このため、回折光の拡がりによる混色の問題も小さい。また、各画素の対称性もよく、画素周辺部の色ムラも無い。更に、高感度となる。

（実施形態５）
実施形態５は、第２の金属配線層を利用して画素領域にウェルコンタクトを取る例である。また、実施形態５では、第１の金属配線層をアルミ第１層配線とし、第２の金属配線層をアルミ第２層配線とする。

更に、アルミ第２層配線からなる電源線を画素４列に１本配置し、電源線が配置されていない画素列の増幅ＭＯＳトランジスタ等の電源はアルミ第１層配線を介して供給する。この結果、電源線が配置されていない画素３列の真ん中の１列に接地線（アルミ第２層配線）を配置し、アルミ第２層配線による開口も大きくとれる。

以下、実施形態５を図１３の画素領域の平面図、図１４の画素領域や垂直走査回路を含めた等価回路図を使って説明する。図１３、図１４では図１１、図１２等と同一部分には同一符号を付している。

まず、図１４の等価回路図を説明する。図１４の等価回路図は図１２とほぼ同じであるが、電源線４と接地線５を共に画素４列に１本としている違いがある。接地線５は画素領域の外部で接地電位に固定される。

次に、図１３の画素領域の平面図について説明する。増幅ＭＯＳトランジスタＭ４とリセットＭＯＳトランジスタＭ５の電源は、アルミ第２層配線からなる電源線４からビアプラグ５１、アルミ第１層配線からなるブリッジ配線４５、コンタクトプラグ５２を介して供給される。

ブリッジ配線４５を使って横方向にも電源を供給できるので、フォトダイオードＰＤ２−１の右側の電源線４を省くことができ、右側に画素の接地線５を縦方向に走らせている。接地線５はアルミ第２層配線によって形成され、画素領域にウェルコンタクトをとるものである。

接地線５は、画素領域の外部から接地電位を供給し、ビアプラグ５７、コンタクトプラグ５８、多結晶シリコン領域５５、シェアード・コンタクト５６を介して画素領域のｐ型ウェルを接地電位に固定する。実施形態５の方法による画素内のウェルの接地は、最大、２行４列の８画素以上に１個とれるが、１００行×１００列の１万画素に一つ等、大きく接地箇所を少なくしても良い。

フォトダイオードＰＤ２−１の左側つまりフォトダイオードＰＤ１−１の右側は、信号線２を右側に寄せて、フォトダイオードＰＤ２−１の列とフォトダイオードＰＤ１−１の列のバランスを保つ。この結果、フォトダイオードＰＤ２−１の列とフォトダイオードＰＤ１−１の列は光量が一定に保たれる。

実施形態５によれば、画素領域のウェルの接地をとりながら、アルミ第２層配線を画素１列につき１．５本とできるため、従来の接地線を並べた画素領域に比べて金属配線層による開口を大きくとることができる。このため、回折光の拡がりによる混色の問題も小さい。また、高感度となる。

本発明の光電変換装置は、スチルカメラやビデオカメラ等の撮像用の撮像装置として利用することができる。

１：画素領域、２：信号線、４：電源線、５：接地線、６：信号読み出し回路、７：垂直走査回路、１１：負荷電流源、１２：信号読み出し回路、２１：輝度信号用水平信号線、２２：ノイズ信号用水平信号線、２３：メインアンプ、２４：水平走査回路、２５：外部信号端子、２６：ＦＤ電位供給回路、２７：負荷電流源遮断用ＭＯＳトランジスタ、３０：Ｓｉウェハ（半導体基板）、３５：層内レンズ、３８：オンチップマイクロレンズ、３９：回折光、４１：アクティブ領域とフィールド領域の境界、４３、４４：転送ゲート線、４５：ブリッジ線、４６：リセット線、４８：フローティングディフュージョン、４９，５６：シェアード・コンタクト、５０，５５：多結晶シリコン領域、５１，５７：ビアプラグ、５２，５８：コンタクトプラグ、５３：ポリコンタクト、５４：ＦＤ接続用アルミ第１層配線、Ｍ１，Ｍ２，Ｍ７，Ｍ８：転送ＭＯＳトランジスタ、Ｍ３，Ｍ５：リセットＭＯＳトランジスタ、Ｍ４：増幅ＭＯＳトランジスタ、ＰＤ：フォトダイオード

Claims (5)

1. 半導体基板の上に第１の金属配線層が配され、前記第１の金属配線層の上に第２の金属配線層が配され、前記半導体基板が、少なくとも光電変換素子と増幅トランジスタとを含む複数の画素が複数の画素行および複数の画素列を構成するように配置された画素領域を有し、前記第２の金属配線層の上方から光が入射するように構成された光電変換装置において、
   前記第２の金属配線層は、画素列に沿って延びた複数の電源線および前記画素列に沿って延びた複数の信号線を含み、各電源線は、２以上の画素列の画素の前記増幅トランジスタに電源を供給するように配置され、前記電源線が配置されていない画素列の画素の前記増幅トランジスタには、前記電源線から前記第１の金属配線層に配置された配線を介して電源が供給され、前記複数の信号線は、１つの前記画素列に１つの信号線が対応するように設けられ、
   前記配線は、前記画素行に沿って前記２以上の画素列の画素にわたって延びた部分を含み、
   前記配線は、ビアプラグを介して前記複数の電源線のそれぞれに接続されている、
   ことを特徴とする光電変換装置。
2. 前記第２の金属配線層に配置された前記電源線は、２つの画素列に対して１本又は４つの画素列に対して１本の割合で配置されていることを特徴とする請求項１に記載の光電変換装置。
3. 半導体基板の上に第１の金属配線層が配され、前記第１の金属配線層の上に第２の金属配線層が配され、前記半導体基板が、少なくとも光電変換素子と増幅トランジスタとを含む複数の画素が複数の画素行および複数の画素列を構成するように配置された画素領域を有し、前記第２の金属配線層の上方から光が入射するように構成された光電変換装置において、
   前記第２の金属配線層は、画素列に沿って延びた複数の電源線を含み、各電源線は、２以上の画素列の画素の前記増幅トランジスタに電源を供給するように配置され、前記電源線が配置されていない画素列の画素の前記増幅トランジスタには、前記電源線から前記第１の金属配線層に配置された配線を介して電源が供給され、
   前記第２の金属配線層は、前記電源線が配置されていない画素列に、前記画素領域にウェルコンタクトをとるための接地線を含む、ことを特徴とする光電変換装置。
4. 前記増幅トランジスタは複数の画素の信号を増幅することを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
5. 前記第２の金属配線層は、前記増幅トランジスタからの信号を読み出すための信号線を含み、前記電源線が配置されている画素列においては前記電源線と前記信号線との中間に当該画素列における前記画素の前記増幅トランジスタのソースおよびドレインを結ぶ線が位置し、前記電源線が配置されていない画素列においては前記信号線の下に当該画素列における前記画素の前記増幅トランジスタのソースおよびドレインを結ぶ線が位置することを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。

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