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WO2018224910A1 - 撮像装置および電子機器 - Google Patents

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WO2018224910A1
WO2018224910A1 PCT/IB2018/053785 IB2018053785W WO2018224910A1 WO 2018224910 A1 WO2018224910 A1 WO 2018224910A1 IB 2018053785 W IB2018053785 W IB 2018053785W WO 2018224910 A1 WO2018224910 A1 WO 2018224910A1
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WO
WIPO (PCT)
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transistor
circuit
electrically connected
inverter circuit
imaging device
Prior art date
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Ceased
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PCT/IB2018/053785
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French (fr)
Inventor
池田隆之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Filing date
Publication date
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Priority to JP2019523202A priority patent/JP6956784B2/ja
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Definitions

  • One embodiment of the present invention relates to an imaging device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a lighting device, a power storage device, a memory device, an imaging device, A driving method or a manufacturing method thereof can be given as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • a memory device, a display device, an imaging device, and an electronic device may include a semiconductor device.
  • Patent Document 1 discloses an imaging device having a structure in which a transistor including an oxide semiconductor and having extremely low off-state current is used for a pixel circuit.
  • Patent Document 2 A technique for adding a calculation function to an imaging apparatus is disclosed in Patent Document 2.
  • CMOS image sensor In a solid-state imaging device such as a CMOS image sensor, a method of holding a data potential obtained by photoelectric conversion in a charge storage portion of a pixel is often used. This method has problems such as outflow of charge from the charge storage unit and noise contamination associated with readout, and a proposal for a new operation method is also desired.
  • image data compression, image recognition, and the like are performed after converting the data potential (analog data) to digital data and taking it out to the outside. If this processing can be performed in the imaging apparatus, the cooperation with external devices becomes faster and the convenience for the user is improved. In addition, loads such as peripheral devices and power consumption can be reduced.
  • an object of one embodiment of the present invention is to provide an imaging device which is not easily affected by noise. Another object is to provide an imaging device capable of performing image processing. Another object is to provide an imaging device capable of recognizing acquired image data. Another object is to provide an imaging device capable of compressing acquired image data.
  • Another object is to provide an imaging device with low power consumption. Another object is to provide an imaging device capable of imaging with high sensitivity. Another object is to provide a highly reliable imaging device. Another object is to provide a novel imaging device or the like. Another object is to provide a method for driving the imaging device. Another object is to provide a novel semiconductor device or the like.
  • One embodiment of the present invention relates to an imaging device including a pixel that converts a photoelectric conversion operation into a pulse signal.
  • the present invention relates to an imaging device capable of performing arithmetic processing on imaging data.
  • One embodiment of the present invention includes a first photoelectric conversion element, a first transistor, a second transistor, a first inverter circuit, and a second inverter circuit.
  • One electrode of the element is electrically connected to the input terminal of the first inverter circuit, the output terminal of the first inverter circuit is electrically connected to the gate of the first transistor, and the first inverter circuit
  • the output terminal of the second inverter circuit is electrically connected to the input terminal of the second inverter circuit, the output terminal of the second inverter circuit is electrically connected to the gate of the second transistor, and the source of the first transistor or
  • One of the drains is electrically connected to the input terminal of the first inverter circuit, and one of the source and the drain of the second transistor is electrically connected to the input terminal of the first inverter circuit.
  • the polarity of the first transistor is an imaging apparatus which is opposite to the polarity of the second transistor.
  • the third transistor includes a third transistor, and one of the source and the drain of the third transistor is electrically connected to one electrode of the first photoelectric conversion element, and the other of the source and the drain of the third transistor is The input terminal of the first inverter circuit may be electrically connected.
  • first capacitor element and the second capacitor element are provided, and one electrode of the first capacitor element is electrically connected to the input terminal of the first inverter circuit, and the second capacitor One electrode of the element may be electrically connected to the output terminal of the second inverter circuit.
  • a fourth transistor may be provided, and one of a source and a drain of the fourth transistor may be electrically connected to an output terminal of the second inverter circuit.
  • the other of the source and the drain of the fourth transistor can be electrically connected to the counter circuit.
  • Another embodiment of the present invention is an imaging device including a first circuit, a second circuit, a third circuit, a fourth circuit, and a fifth circuit
  • the circuit has a function of generating a first pulse signal having a period corresponding to the intensity of light
  • the second circuit has a function of holding an arbitrary potential signal, and the first pulse signal and an arbitrary potential signal
  • the third circuit has a function of accumulating charges equivalent to the charges output as the second pulse signal, and a fourth circuit.
  • the fifth circuit converts the third pulse signal into digital data of n bits (n is a natural number).
  • the third circuit adds a charge output as the second pulse signal when there are a plurality of second circuits. Or an image pickup apparatus having a function to subtract.
  • the second circuit includes a fifth transistor and a sixth transistor, and one of a source and a drain of the fifth transistor is electrically connected to a gate of the sixth transistor. Can do.
  • Another embodiment of the present invention is an imaging device including a first pixel block and a neural network
  • the first pixel block includes a second pixel block, a current mirror circuit, and a pulse generation circuit.
  • the counter circuit is electrically connected to the input side transistor of the current mirror circuit
  • the output side transistor of the current mirror circuit is electrically connected to the input terminal of the pulse generation circuit.
  • the output terminal of the pulse generation circuit is electrically connected to the counter circuit
  • the counter circuit is an imaging device electrically connected to the neural network.
  • the second pixel block includes a pixel and a calculation unit.
  • the pixel has a function of generating a pulse signal having a period corresponding to the light intensity.
  • the calculation unit sets the pulse signal to an arbitrary magnification. A function of multiplying and outputting can be provided.
  • the arithmetic unit includes a seventh transistor, an eighth transistor, a ninth transistor, and a third capacitor, and one of a source and a drain of the seventh transistor is a third capacitor.
  • One electrode of the third capacitor is electrically connected to the gate of the eighth transistor, and one of the source and the drain of the eighth transistor is connected to the ninth transistor.
  • One of the source and drain of the transistor is electrically connected, the gate of the ninth transistor is electrically connected to the pixel, and the other of the source and drain of the eighth transistor is connected to the input side transistor of the current mirror circuit Can be electrically connected.
  • the pixel includes a second photoelectric conversion element, a tenth transistor, an eleventh transistor, a third inverter circuit, and a fourth inverter circuit, and one of the second photoelectric conversion elements
  • the electrode is electrically connected to the input terminal of the third inverter circuit
  • the output terminal of the third inverter circuit is electrically connected to the gate of the tenth transistor
  • the output terminal of the third inverter circuit is , Electrically connected to the input terminal of the fourth inverter circuit
  • the output terminal of the fourth inverter circuit is electrically connected to the gate of the eleventh transistor
  • one of the source or drain of the tenth transistor is , Electrically connected to the input terminal of the third inverter circuit, and one of the source and drain of the eleventh transistor is electrically connected to the input terminal of the third inverter circuit.
  • the polarity of the tenth transistor may be configured to be opposite to the polarity of the eleventh transistor.
  • a twelfth transistor is included, and one of the source and the drain of the twelfth transistor is electrically connected to one electrode of the second photoelectric conversion element, and the other of the source and the drain of the twelfth transistor is , And may be electrically connected to the input terminal of the third inverter circuit.
  • the fourth capacitor element includes a fourth capacitor element, and one electrode of the fourth capacitor element is electrically connected to the input terminal of the third inverter circuit, and the fifth capacitor element is provided. One electrode of the element may be electrically connected to the output terminal of the fourth inverter circuit.
  • the third transistor, the fifth transistor, the seventh transistor, and the twelfth transistor each include a metal oxide in a channel formation region.
  • the metal oxide includes In, Zn, and M (M is Al, Ti , Ga, Sn, Y, Zr, La, Ce, Nd, or Hf).
  • the first photoelectric conversion element and the second photoelectric conversion element preferably have selenium or a compound containing selenium.
  • an imaging device which is hardly affected by noise can be provided.
  • an imaging device that can perform image processing can be provided.
  • an imaging device capable of recognizing acquired image data can be provided.
  • an imaging device with low power consumption can be provided.
  • an imaging device that can perform high-sensitivity imaging can be provided.
  • a highly reliable imaging device can be provided.
  • a novel imaging device or the like can be provided.
  • a method for driving the imaging device can be provided.
  • a novel semiconductor device or the like can be provided.
  • FIG. 6 illustrates a pixel circuit.
  • FIG. 11 illustrates a block diagram of an imaging device and a counter circuit.
  • FIG. 6 illustrates a pixel block and a counter circuit.
  • the figure explaining a pixel block and a pixel The figure explaining a pixel block and a pixel.
  • 8A and 8B illustrate a structure example of a semiconductor device.
  • FIG. 10 illustrates a configuration example of a memory cell.
  • FIG. 6 illustrates a configuration example of an offset circuit.
  • FIG. 6 is a timing chart illustrating operation of a semiconductor device.
  • 3A and 3B illustrate a structure of a pixel of an imaging device.
  • 3A and 3B illustrate a structure of a pixel of an imaging device.
  • 3A and 3B illustrate a structure of a pixel of an imaging device.
  • the perspective view of the package and module which accommodated the imaging device. 10A and 10B each illustrate an electronic device.
  • One embodiment of the present invention is an imaging device capable of converting imaging data into a pulse signal and outputting the pulse signal. By inputting the data potential generated by the photoelectric conversion operation to the pulse generation circuit, a pulse signal having a spike waveform is output.
  • the imaging device is unlikely to deteriorate the imaging data due to the outflow of charges.
  • the pulse signal is read instead of reading the analog potential, it is less susceptible to noise. Further, a signal for operating the reset operation and the accumulation operation is unnecessary, and the peripheral circuit can be simplified. Further, the pulse signal can be directly taken into the counter circuit, and can be converted into digital data at high speed.
  • processing such as image recognition can be performed by taking the digital data into a neural network or the like. Since it is possible to perform processing in the imaging apparatus until a large amount of image data is taken into a neural network or the like, the processing can be performed efficiently.
  • FIG. 1 illustrates a pixel circuit of an imaging device of one embodiment of the present invention.
  • the pixel 100a includes a photoelectric conversion element 101, a transistor 102, a pulse generation unit 110a, and a transistor 109.
  • the pulse generation unit 110a includes an inverter circuit 103, an inverter circuit 105, a transistor 104, a transistor 106, a capacitor 107, and a capacitor 108. Note that the capacitor elements 107 and 108 may not be provided.
  • An input terminal of the inverter circuit 103 is electrically connected to one electrode of the capacitor 107.
  • An output terminal of the inverter circuit 103 is electrically connected to the gate of the transistor 104.
  • One of a source and a drain of the transistor 104 is electrically connected to an input terminal of the inverter circuit 103.
  • the output terminal of the inverter circuit 103 is electrically connected to the input terminal of the inverter circuit 105.
  • the output terminal of the inverter circuit 105 is electrically connected to the gate of the transistor 106.
  • One of a source and a drain of the transistor 106 is electrically connected to an input terminal of the inverter circuit 103.
  • An output terminal of the inverter circuit 105 is electrically connected to one electrode of the capacitor 108.
  • a point where the input terminal of the inverter circuit 103, one of the source and the drain of the transistor 104, one of the source and the drain of the transistor 106, and one electrode of the capacitor 107 is connected is a node AN.
  • the node AN corresponds to the input terminal of the pulse generator 110a.
  • a point where the output terminal of the inverter circuit 103, the input terminal of the inverter circuit 105, and the gate of the transistor 104 are connected is a node BN.
  • a point where the output terminal of the inverter circuit 105, the gate of the transistor 106, and one electrode of the capacitor 108 are connected is a node CN.
  • the node CN corresponds to the output terminal of the pulse generator 110a.
  • One electrode of the photoelectric conversion element 101 is electrically connected to one of a source and a drain of the transistor 102.
  • the other of the source and the drain of the transistor 102 is electrically connected to the input terminal of the pulse generator 110a.
  • One of the source and the drain of the transistor 109 is electrically connected to the output terminal of the pulse generator 110a.
  • a gate of the transistor 102 is electrically connected to the wiring 111.
  • a gate of the transistor 109 is electrically connected to the wiring 112.
  • the other of the source and the drain of the transistor 109 is electrically connected to the wiring 113.
  • the other electrode of the photoelectric conversion element 101 and the other of the source and the drain of the transistor 104 are electrically connected to, for example, a power supply line that supplies a high potential.
  • the other of the source and the drain of the transistor 106, the other electrode of the capacitor 107, and the other electrode of the capacitor 108 are electrically connected to a power supply line that supplies a GND potential or the like, for example.
  • the wiring 111 and the wiring 112 can function as signal lines for controlling conduction of the transistors.
  • the wiring 113 can function as an output line.
  • a photodiode can be used.
  • a photoconductor whose resistance changes depending on the intensity of light may be used.
  • an avalanche photodiode it is preferable to use an avalanche photodiode.
  • the transistor 102 has a function of controlling the output operation of the pixel 100a. If the transistor 102 is non-conductive, no pulse signal is output from the pixel 100a. Note that the transistor 102 may be constantly on.
  • the transistor 102 also has a function of controlling the potential of the node AN.
  • an avalanche photodiode is used as the photoelectric conversion element 101, it is necessary to apply a high voltage to the cathode side. Therefore, the anode side may have the same potential as the cathode side, and a high voltage is also applied to the transistors 104 and 106 and the transistors included in the inverter circuit 103.
  • the pulse generator 110a includes an inverter circuit, it is preferable to configure the transistors by combining transistors having different polarities. Therefore, the transistor is preferably formed using a transistor having silicon in a channel formation region (hereinafter, Si transistor). However, a miniaturized Si transistor does not have sufficient withstand voltage, and reliability may be lowered when a high voltage is applied.
  • a high breakdown voltage transistor 102 is provided to limit the potential of the node AN.
  • the high breakdown voltage transistor for example, a transistor using a metal oxide in a channel formation region (hereinafter referred to as an OS transistor) can be used.
  • a high voltage may be applied to one of the source and the drain of the transistor 102, an excessive increase in potential of the other of the source and the drain (node AN) can be suppressed by applying an appropriate gate voltage.
  • the potential of the node AN is about 1.5 V at the maximum
  • the potential of the wiring 111 may be 1.5 V + the threshold voltage (V th ) of the transistor 102. Note that in the case where a high voltage is not applied to the photoelectric conversion element 101, the transistor 102 can be omitted.
  • the Si transistor, the OS transistor, and the photoelectric conversion element included in the pixel 100a can be stacked in layers 563, 562, and 561, respectively, as illustrated in FIG. Note that although a circuit diagram is illustrated in FIG. 8A for clarity, actually, the photoelectric conversion element, the Si transistor, and the OS transistor can be formed to have regions overlapping each other. Therefore, the pixel area can be reduced. Further, the photoelectric conversion element can be overlapped with almost the entire pixel region, and the aperture ratio of the light receiving portion can be increased.
  • the OS transistor provided in the layer 562 is only the transistor 102; however, some other elements may be formed using OS transistors.
  • the n-ch transistors included in the transistors 106 and 109 and the inverter circuits 103 and 105 may be formed using OS transistors provided in the layer 562.
  • the capacitor elements 107 and 108 are provided in the layer 563, they may be provided in the layer 562.
  • FIG. 2 is a diagram illustrating changes in potentials of the node AN and the node CN during the operation of the pixel 100a. The operation of the pulse generation unit 110a will be described with reference to FIGS.
  • the potential of the node AN gradually rises by photoelectric conversion.
  • the potential change of the node AN at this time depends on the electrical characteristics of the transistor 102, the capacitance value of the capacitor 107, and the like in addition to the photoelectric conversion characteristics of the photoelectric conversion element 101.
  • the inverter circuit 103 When the potential of the node AN rises to a specific value, the inverter circuit 103 operates and the potential of the node BN reaches the threshold voltage of the transistor 104. At this time, the transistor 104 is turned on, and the potential of the node AN increases rapidly.
  • the inverter circuit 105 When the potential of the node BN decreases sharply in response to the rapid increase in the potential of the node AN, the inverter circuit 105 operates and the potential of the node CN increases rapidly. When the potential of the node CN is rapidly increased, the transistor 106 is turned on, and the potential of the node AN is rapidly decreased.
  • the potential of the node AN rapidly decreases, the potential of the node BN increases rapidly, and the potential of the node CN decreases rapidly.
  • the change in potential of the node CN also depends on the capacitance value of the capacitor 108 and the like.
  • the potential of the node CN rapidly decreases immediately after it rapidly increases. That is, the potential change at the node CN has a spike-like waveform.
  • a pulse signal having a spike-like waveform as shown in FIG. 2 can be generated.
  • the pulse width can be several nanoseconds to several tens of nanoseconds. Note that generation of a pulse signal in a pixel can be said to be generation of a digital signal. Therefore, even if the individual transistors included in the pixel generate weak noise, they are not easily affected.
  • the transistor 109 can have a function of selecting the pixel 100a. By turning on the transistor 109, the pulse signal generated by the above operation can be output to the wiring 113. Note that the potential of the node AN rises faster as the light intensity increases. Therefore, the greater the light intensity, the greater the frequency of the output pulse signal.
  • FIG. 3 is a block diagram of an imaging device of one embodiment of the present invention, which includes a pixel array 200, a circuit 201, a circuit 202, and a circuit 203.
  • the pixel array 200 includes pixels 100a arranged in a matrix.
  • the circuit 201 can function as a low driver.
  • a decoder or a shift register can be used for the circuit 201.
  • a reading row can be selected by the circuit 201, and a pulse signal generated by the pixel 100 a can be output to the wiring 113.
  • FIG. 3 illustrates a configuration in which the circuit 201 is connected to the wirings 111 and 112, but the circuit 201 may control only the wiring 112.
  • the circuit 202 can function as a reading circuit.
  • an arbitrary n-bit (n is a natural number) counter circuit including a D-FF (D flip-flop) illustrated in FIG. 3B can be used.
  • the pulse signal output from the pixel 100a selected by the circuit 201 is input to the first-stage D-FF and counted for a certain period.
  • the counter circuit is reset by the RB signal and can start counting again. By inputting the SET signal, the count value is transferred to the LAT circuit.
  • the SEL signal and the SELB signal are input, a value stored in the LAT circuit is output to the wiring 114.
  • the counter circuit is not limited to an asynchronous type, and may be a synchronous type.
  • the circuit 203 can function as a column driver.
  • a decoder or a shift register can be used for the circuit 203.
  • a reading column can be selected by the circuit 203, and digital data generated by the circuit 202 can be output to the wiring 114.
  • the imaging device of one embodiment of the present invention may have the structure of the block diagram illustrated in FIG.
  • a pulse signal can be generated by the same operation as the pixel 100a described above, and a product-sum operation can be performed by multiplying the pulse signal by an arbitrary weighting factor.
  • processing such as image recognition can be performed.
  • the imaging device illustrated in FIG. 4 includes a pixel array 450, a circuit 401, a circuit 402, a circuit 403, a circuit 404, and a circuit 405. Note that the circuits 401 to 405 are not limited to a single circuit configuration and may include a plurality of circuits.
  • the pixel array 450 includes a plurality of first pixel blocks 400 arranged in a matrix.
  • the first pixel block 400 includes a plurality of second pixel blocks 300, a current mirror circuit, a pulse generation unit 110b, and a readout circuit 500.
  • FIG. 5A illustrates an example in which there are two second pixel blocks 300; however, the number is not limited.
  • the output line of the second pixel block 300 is electrically connected to the input side transistor of the current mirror circuit.
  • the input terminal (node AN) of the pulse generator 110b is electrically connected to the output side transistor of the current mirror circuit.
  • An output terminal (node CN) of the pulse generation unit 110b is electrically connected to the readout circuit 500.
  • the second pixel block 300 includes a pixel 100b, transistors 301, 302, and 303, and a capacitor 304.
  • the transistors 301, 302, and 303 and the capacitor 304 form an arithmetic unit that multiplies the output of the pixel 100b by a weighting factor.
  • the first pixel block 400 may be connected to the arithmetic unit instead of the pixel 100b.
  • One of a source and a drain of the transistor 301 is electrically connected to one electrode of the capacitor 304.
  • One electrode of the capacitor 304 is electrically connected to the gate of the transistor 303.
  • One of a source and a drain of the transistor 303 is electrically connected to one of the source and the drain of the transistor 302.
  • the other of the source and the drain of the transistor 301 is electrically connected to the wiring 311.
  • a gate of the transistor 301 is electrically connected to the wiring 312.
  • the other of the source and the drain of the transistor 303 is electrically connected to the wiring 313.
  • a gate of the transistor 302 is electrically connected to the wiring 314.
  • the other of the source and the drain of the transistor 302 and the other electrode of the capacitor 304 are electrically connected to a power supply line that supplies a GND potential or the like, for example.
  • the wiring 311 can have a function of supplying a potential to be written to the node DN.
  • the potential corresponds to a weighting factor.
  • the wiring 312 can function as a signal line for controlling conduction of the transistor 301.
  • the wiring 313 can function as an output line for outputting a signal from the pixel block 300.
  • the wiring 314 can function as an output line for outputting a signal from the pixel 100b.
  • the wiring 311 can be electrically connected to the circuit 401.
  • the wiring 312 can be electrically connected to the circuit 402.
  • the circuit 401 can function as a column driver.
  • the circuit 402 can function as a low driver.
  • a decoder or a shift register can be used for the circuits 401 and 402.
  • the Si transistor and the OS transistor included in the second pixel block 300 can be stacked by forming them in layers 563 and 562 as shown in FIG. 8B. Note that although a circuit diagram is illustrated in FIG. 8B for the sake of clarity, in practice, the Si transistor and the OS transistor can be formed to have regions overlapping each other. Therefore, the pixel area can be reduced.
  • the conduction of the transistor 302 depends on the pulse signal supplied from the pixel 100b, and the conduction of the transistor 303 depends on the potential of the node DN. Since the current consumption is intermittent according to the pulse signal, the power consumption can be reduced.
  • the potential of the node DN is preferably in a range in which the transistor 303 operates in the subthreshold region. By operating in the sub-threshold region, the current value can be suppressed and power consumption can be reduced.
  • the value written in the node DN is assumed to be log (W).
  • W corresponds to a weighting factor.
  • I kW
  • k is a proportional constant.
  • the node CN of the pulse generation unit 110b is electrically connected to the reading circuit 500 illustrated in FIG.
  • the reading circuit 500 a counter circuit using a D-FF similar to the reading circuit 202 illustrated in FIG. 3B can be used.
  • an output signal of an AND circuit is used as the SEL signal. Note that the signal RB and the signal SET may be supplied to all pixels simultaneously.
  • the circuit 403 can be connected to the first input terminal of the AND circuit through the wiring 501.
  • the circuit 404 can be connected to the second input terminal of the AND circuit through the wiring 502.
  • the circuit 403 can function as a column driver.
  • the circuit 404 can function as a low driver.
  • a decoder or a shift register can be used for the circuits 403 and 404.
  • the reading circuit 500 selected by the output signal of the AND circuit can output the generated digital data to the wiring 503. Note that since the digital data includes information on image data output from the plurality of pixels 100b and outputs arbitrary n-bit data, it can be said that the image is compressed.
  • each second pixel block 300 Since the weighting factor input to each second pixel block 300 is arbitrary, no current flows through the second pixel block 300 to which 0 is input as the weighting factor. Therefore, it is possible to perform only one of product-sum operation or product-difference operation.
  • the pixel 100b may be shared. Since different weighting factors can be input to the node DN of each second pixel block 300, the original image data may be the same.
  • the imaging device of one embodiment of the present invention reads image data from one pixel 100b. You can also.
  • image data can be read out from one second pixel block 300 by setting one weighting factor to 1 and the other to 0. Furthermore, image data can be read from all pixels by sequentially switching the weighting factors.
  • the circuit 405 may have a neural network.
  • the neural network has, for example, memory cells arranged in a matrix, and each memory cell holds a weight coefficient. Data output from the first pixel block 400 is input to the memory cell, and a product-sum operation can be performed.
  • the digital data output from the readout circuit 500 into the neural network for example, higher resolution of the image, reduction of image noise, face recognition (such as crime prevention purposes), object recognition (such as the purpose of automatic driving), image Processing such as compression, image correction (wide dynamic range), image restoration of a lensless image sensor, robot positioning, character recognition, fingerprint authentication, line-of-sight tracking, reflection reflection reduction, and the like can be performed.
  • Embodiment 2 In this embodiment, a configuration example of a semiconductor device that can be used for the neural network described in Embodiment 1 will be described.
  • the neural network NN can be configured by an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • Each of the input layer IL, the output layer OL, and the intermediate layer HL has one or a plurality of neurons (units).
  • the intermediate layer HL may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HL can also be called DNN (deep neural network), and learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron of the input layer IL, an output signal of a neuron of the previous layer or the rear layer is input to each neuron of the intermediate layer HL, and an output of the neuron of the previous layer is input to each neuron of the output layer OL.
  • a signal is input.
  • Each neuron may be connected to all neurons in the preceding and following layers (total connection), or may be connected to some neurons.
  • FIG. 9B shows an example of computation by neurons.
  • a neuron N and two neurons in the previous layer that output signals to the neuron N are shown.
  • Neurons N includes an output x 1 of the neurons in the previous layer, the output x 2 of neurons prior layer is inputted.
  • an analog circuit is used for a product-sum operation circuit. Therefore, the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum operation circuit or reducing the number of accesses to the memory.
  • the product-sum operation circuit may be composed of an Si transistor or an OS transistor.
  • an OS transistor has a very small off-state current, and thus is suitable as a transistor constituting an analog memory of a product-sum operation circuit.
  • the product-sum operation circuit may be configured using both the Si transistor and the OS transistor.
  • a configuration example of a semiconductor device having the function of the product-sum operation circuit will be described.
  • FIG. 10 shows a configuration example of the semiconductor device MAC having a function of performing a neural network operation.
  • the semiconductor device MAC has a function of performing a product-sum operation on the first data corresponding to the connection strength (weight) between the neurons and the second data corresponding to the input data.
  • the first data and the second data can be analog data or multi-value data (discrete data), respectively.
  • the semiconductor device MAC has a function of converting data obtained by the product-sum operation using an activation function.
  • the semiconductor device MAC includes a cell array CA, a current source circuit CS, a current mirror circuit CM, a circuit WDD, a circuit WLD, a circuit CLD, an offset circuit OFST, and an activation function circuit ACTV.
  • the cell array CA includes a plurality of memory cells MC and a plurality of memory cells MCref.
  • FIG. 10 shows a memory cell MC (MC [1,1] to [m, n]) having m rows and n columns (m and n are integers of 1 or more) and m memory cells MCref (MCref). The example of a structure which has [1] thru
  • Memory cell MC has a function of storing first data.
  • the memory cell MCref has a function of storing reference data used for product-sum operation.
  • the reference data can be analog data or multi-value data.
  • the memory cell MC [i, j] (i is an integer of 1 to m, j is an integer of 1 to n) includes the wiring WL [i], the wiring RW [i], the wiring WD [j], and the wiring BL [J].
  • the memory cell MCref [i] is connected to the wiring WL [i], the wiring RW [i], the wiring WDref, and the wiring BLref.
  • a current flowing between the memory cell MC [i, j] and the wiring BL [ j] is expressed as I MC [i, j]
  • a current flowing between the memory cell MCref [i] and the wiring BLref is expressed as I MCref [ i] .
  • a node connected to one of the source and the drain of the transistor Tr11, the gate of the transistor Tr12, and the first electrode of the capacitor C11 is a node NM.
  • the nodes NM of the memory cells MC [1,1] and [2,1] are denoted as nodes NM [1,1] and [2,1], respectively.
  • the off-state current of the transistor Tr11 is preferably small. Therefore, an OS transistor with an extremely low off-state current is preferably used as the transistor Tr11. Thereby, fluctuations in the potential of the node NM or the node NMref can be suppressed, and the calculation accuracy can be improved. In addition, the frequency of the operation of refreshing the potential of the node NM or the node NMref can be reduced, and power consumption can be reduced.
  • the transistor Tr12 is not particularly limited, and for example, a Si transistor or an OS transistor can be used.
  • an OS transistor is used as the transistor Tr12, the transistor Tr12 can be manufactured using the same manufacturing apparatus as the transistor Tr11, and manufacturing cost can be reduced.
  • the transistor Tr12 may be an n-channel type or a p-channel type.
  • the current source circuit CS is connected to the wirings BL [1] to [n] and the wiring BLref.
  • the current source circuit CS has a function of supplying current to the wirings BL [1] to [n] and the wiring BLref.
  • the current value supplied to the wirings BL [1] to [n] may be different from the current value supplied to the wiring BLref.
  • the current supplied from the current source circuit CS to the wirings BL [1] to [n] is expressed as I C
  • the current supplied from the current source circuit CS to the wiring BLref is expressed as I Cref .
  • the current mirror circuit CM includes wirings IL [1] to [n] and a wiring ILref.
  • the wirings IL [1] to [n] are connected to the wirings BL [1] to [n], respectively, and the wiring ILref is connected to the wiring BLref.
  • connection points between the wirings IL [1] to [n] and the wirings BL [1] to [n] are denoted as nodes NP [1] to [n].
  • a connection point between the wiring ILref and the wiring BLref is referred to as a node NPref.
  • the current mirror circuit CM has a function of flowing a current I CM corresponding to the potential of the node NPref to the wiring ILref and a function of flowing the current I CM to the wirings IL [1] to [n].
  • Figure 10 is discharged current I CM wiring ILref from the wiring BLref, wiring BL [1] to the wiring from the [n] IL [1] to [n] to the current I CM is an example to be discharged .
  • currents flowing from the current mirror circuit CM to the cell array CA via the wirings BL [1] to [n] are denoted as I B [1] to [n].
  • a current flowing from the current mirror circuit CM to the cell array CA via the wiring BLref is denoted as I Bref .
  • the circuit WDD is connected to the wirings WD [1] to [n] and the wiring WDref.
  • the circuit WDD has a function of supplying a potential corresponding to the first data stored in the memory cell MC to the wirings WD [1] to [n]. Further, the circuit WDD has a function of supplying a potential corresponding to reference data stored in the memory cell MCref to the wiring WDref.
  • the circuit WLD is connected to the wirings WL [1] to [m].
  • the circuit WLD has a function of supplying a signal for selecting the memory cell MC or the memory cell MCref to which data is written to the wirings WL [1] to [m].
  • the circuit CLD is connected to the wirings RW [1] to [m].
  • the circuit CLD has a function of supplying a potential corresponding to the second data to the wirings RW [1] to [m].
  • circuit OC [1] to [n] will be described.
  • or [n] can be operated similarly.
  • the transistor Tr21 is on, and the potential Va is supplied to the node Nb. Thereafter, the transistor Tr21 is turned off.
  • the potential ⁇ V Na is determined according to the amount of change from the first current to the second current, the resistance element R1, and the potential Vref.
  • the resistance element R1 and the potential Vref is known, it is possible to determine the amount of change current flowing from the potential [Delta] V Na wiring BL.
  • FIG. 13 shows a timing chart of an operation example of the semiconductor device MAC.
  • 13 includes the wiring WL [1], the wiring WL [2], the wiring WD [1], the wiring WDref, the node NM [1,1], the node NM [2,1], and the node NMref [1] in FIG. , Node NMref [2], wiring RW [1], wiring RW [2] potential transition, current I B [1] -I ⁇ [1], and current I Bref value transition.
  • the current I B [1] ⁇ I ⁇ [1] corresponds to the sum of currents flowing from the wiring BL [1] to the memory cells MC [1,1] and [2,1].
  • the potential of the wiring WL [1] becomes high level
  • the potential of the wiring WD [1] becomes V PR ⁇ V W [1,1] higher than the ground potential (GND)
  • the wiring potential of WDref becomes the V PR greater potential than the ground potential.
  • the potentials of the wiring RW [1] and the wiring RW [2] are the reference potential (REFP).
  • the potential V W [1, 1] is a potential corresponding to the first data stored in the memory cell MC [1, 1].
  • the potential VPR is a potential corresponding to the reference data.
  • the transistor Tr11 included in the memory cell MC [1,1] and the memory cell MCref [1] is turned on, and the potential of the node NM [1,1] is V PR ⁇ V W [1,1] and the node NMref.
  • the potential of [1] becomes VPR .
  • a current I MC [1,1], 0 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1,1] can be expressed by the following equation.
  • k is a constant determined by the channel length, channel width, mobility, capacitance of the gate insulating film, and the like of the transistor Tr12.
  • V th is the threshold voltage of the transistor Tr12.
  • an OS transistor is preferably used as the transistor Tr11. Accordingly, leakage current of the transistor Tr11 can be suppressed, and the potentials of the node NM [1,1] and the node NMref [1] can be accurately maintained.
  • the potential of the wiring WL [2] is at a high level
  • the potential of the wiring WD [1] is V PR ⁇ V W [2,1] higher than the ground potential
  • the wiring WDref The potential becomes a potential VPR larger than the ground potential.
  • the potential V W [2, 1] is a potential corresponding to the first data stored in the memory cell MC [2, 1]. Accordingly, the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned on, and the potential of the node NM [1,1] is V PR ⁇ V W [2,1] and the node NMref. The potential of [1] becomes VPR .
  • the potential of the wiring WL [2] is at a low level. Accordingly, the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned off, and the potentials of the node NM [2,1] and the node NMref [2] are held.
  • a current from the current source circuit CS is supplied to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1], [2,1]. In addition, a current flows from the wiring BL [1] to the offset circuit OFST.
  • the current supplied from the current source circuit CS to the wiring BL [1] is I C, 0 and the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 0 , the following equation is established.
  • the current I MC [1,1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1,1] can be expressed by the following equation.
  • the wiring BL [1], the current I C is supplied from the current source circuit CS. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1], [2,1]. Further, a current also flows from the wiring BL [1] to the offset circuit OFST.
  • the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 1 , the following equation is established.
  • the differential current ⁇ I ⁇ has a value corresponding to the product of the potentials V W [1, 1] and V X [1] .
  • the potential of the wiring RW [1] becomes the ground potential, and the potentials of the node NM [1,1] and the node NMref [1] are the same as those of the time T04-T05.
  • the potential of the wiring RW [1] is V X [1] larger than the reference potential
  • the potential of the wiring RW [2] is V X [2] larger than the reference potential.
  • the potential V X [1] is supplied to the respective capacitive elements C11 of the memory cell MC [1,1] and the memory cell MCref [1], and the node NM [1,1] and the node NMref [ 1] is increased by V X [1] .
  • V X [2] is supplied to the respective capacitor C11 of the memory cell MC [2,1] and the memory cell MCref [2], and the node NM [2,1] and the node NMref [2 ] are connected by capacitive coupling. ] Increases by V X [2] .
  • the current I MC [2,1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [2,1] can be expressed by the following equation.
  • current I MCref [2], 1 flowing from the wiring BLref to the transistor Tr12 of the memory cell MCref [2] from time T05 to T06 can be expressed by the following equation.
  • the wiring BL [1], the current I C is supplied from the current source circuit CS. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM and the memory cells MC [1,1], [2,1]. Further, a current also flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 2 , the following equation is established.
  • the differential current ⁇ I ⁇ is obtained by adding the product of the potential V W [1, 1] and the potential V X [1] and the product of the potential V W [2, 1] and the potential V X [2]. The value depends on the combined result.
  • the differential current ⁇ I ⁇ input to the offset circuit OFST is the potential V X corresponding to the first data (weight) and the second data (input data). ) corresponding to a value corresponding to the combined result plus the product of the potential V W. That is, by measuring the differential current ⁇ I ⁇ with the offset circuit OFST, it is possible to obtain a product-sum operation result of the first data and the second data.
  • the memory cells MC [1,1] and [2,1] and the memory cells MCref [1] and [2] are particularly focused.
  • the numbers of the memory cells MC and the memory cells MCref are arbitrarily set. Can do.
  • the differential current ⁇ I ⁇ when the number of rows m of the memory cell MC and the memory cell MCref is an arbitrary number can be expressed by the following equation.
  • the number of product-sum operations executed in parallel can be increased.
  • the semiconductor device MAC by using the semiconductor device MAC, the product-sum operation of the first data and the second data can be performed. Note that by using the structure shown in FIG. 11 as the memory cell MC and the memory cell MCref, a product-sum operation circuit can be formed with a small number of transistors. Therefore, the circuit scale of the semiconductor device MAC can be reduced.
  • the number of rows m of the memory cells MC corresponds to the number of input data supplied to one neuron
  • the number of columns n of the memory cells MC corresponds to the number of neurons.
  • the number m of rows of the memory cells MC is set to the number of input data supplied from the input layer IL (the number of neurons of the input layer IL)
  • the number of columns n of the memory cells MC is the number of neurons of the intermediate layer HL.
  • the structure of the neural network to which the semiconductor device MAC is applied is not particularly limited.
  • the semiconductor device MAC can also be used for a convolutional neural network (CNN), a recursive neural network (RNN), an auto encoder, a Boltzmann machine (including a limited Boltzmann machine), and the like.
  • CNN convolutional neural network
  • RNN recursive neural network
  • auto encoder a Boltzmann machine (including a limited Boltzmann machine), and the like.
  • the semiconductor device MAC by using the semiconductor device MAC, the product-sum operation of the neural network can be performed. Furthermore, by using the memory cell MC and the memory cell MCref shown in FIG. 11 for the cell array CA, it is possible to provide an integrated circuit IC capable of improving calculation accuracy, reducing power consumption, or reducing the circuit scale. it can.
  • FIG. 14A illustrates the structure of a pixel included in the imaging device.
  • a pixel illustrated in FIG. 14A is an example in which a layer 561, a layer 562, and a layer 563 are stacked.
  • the layer 561 includes the photoelectric conversion element 101.
  • the photoelectric conversion element 101 can be a stack of a layer 565a, a layer 565b, and a layer 565c.
  • the pn junction photodiode or the pin junction photodiode can be formed using single crystal silicon. Further, the pin junction photodiode can be formed using a thin film such as amorphous silicon, microcrystalline silicon, or polycrystalline silicon.
  • the photoelectric conversion element 101 included in the layer 561 may be a stack of a layer 566a, a layer 566b, a layer 566c, and a layer 566d as illustrated in FIG.
  • a photoelectric conversion element 101 illustrated in FIG. 14C is an example of an avalanche photodiode, and the layers 566a and 566d correspond to electrodes, and the layers 566b and 566c correspond to photoelectric conversion portions.
  • the layer 566a is preferably a low-resistance metal layer or the like.
  • a low-resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver, or a stacked layer thereof can be used.
  • a conductive layer having high light-transmitting property with respect to visible light is preferably used.
  • indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene, or the like can be used. Note that the layer 566d may be omitted.
  • the layers 566b and 566c of the photoelectric conversion unit can have a structure of a pn junction photodiode using, for example, a selenium-based material as a photoelectric conversion layer.
  • a selenium-based material that is a p-type semiconductor is preferably used for the layer 566b, and a gallium oxide that is an n-type semiconductor is preferably used for the layer 566c.
  • a photoelectric conversion element using a selenium-based material has a high external quantum efficiency with respect to visible light.
  • amplification of electrons with respect to the amount of incident light can be increased by using avalanche multiplication.
  • the selenium-based material has a high light absorption coefficient, it has production advantages such that the photoelectric conversion layer can be formed as a thin film.
  • a thin film of a selenium-based material can be formed using a vacuum evaporation method, a sputtering method, or the like.
  • selenium-based material examples include crystalline selenium such as single crystal selenium and polycrystalline selenium, amorphous selenium, copper, indium, selenium compound (CIS), or copper, indium, gallium, selenium compound (CIGS), etc. Can be used.
  • the n-type semiconductor is preferably formed using a material having a wide band gap and a light-transmitting property with respect to visible light.
  • a material having a wide band gap and a light-transmitting property with respect to visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used. These materials also have a function as a hole injection blocking layer, and can reduce the dark current.
  • the layer 562 can include an OS transistor. Specifically, the transistor 102 in the pixel 100a, the transistor 301 in the second pixel block 300, and the like can be provided in the layer 563. In addition, part of the transistors included in the circuits 201 to 203, the first pixel block 400, and the circuits 401 to 405 may be provided in the layer 562.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium.
  • a CAC-OS described later can be used.
  • the semiconductor layer is represented by an In-M-Zn-based oxide containing indium, zinc, and M (metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium, or hafnium). It can be a membrane.
  • the semiconductor layer an oxide semiconductor with low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3 , and an oxide semiconductor having a carrier density of 1 ⁇ 10 ⁇ 9 / cm 3 or more can be used.
  • Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor. Accordingly, it can be said that the oxide semiconductor has stable characteristics because the impurity concentration is low and the defect state density is low.
  • the composition is not limited thereto, and a transistor having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (such as field-effect mobility and threshold voltage) of the transistor.
  • the semiconductor layer in order to obtain the required semiconductor characteristics of the transistor, it is preferable that the semiconductor layer have appropriate carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like. .
  • the concentration of silicon or carbon in the semiconductor layer is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the semiconductor layer may have a non-single crystal structure, for example.
  • the non-single crystal structure includes, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor, or C-Axis Aligned and A-B-plane Annealed Crystalline Structure, a C-axis aligned crystal, and a C-axis aligned crystal structure. Includes a microcrystalline structure or an amorphous structure. In the non-single-crystal structure, the amorphous structure has the highest density of defect states, and the CAAC-OS has the lowest density of defect states.
  • An oxide semiconductor film having an amorphous structure has, for example, disordered atomic arrangement and no crystal component.
  • an oxide semiconductor film with an amorphous structure has, for example, a completely amorphous structure and has no crystal part.
  • the CAC-OS is one structure of a material in which an element included in an oxide semiconductor is unevenly distributed with a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof. Note that in the following, in an oxide semiconductor, one or more metal elements are unevenly distributed, and a region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the state mixed with is also referred to as a mosaic or patch.
  • the oxide semiconductor preferably contains at least indium.
  • One kind selected from the above or a plurality of kinds may be included.
  • X1 (X1 is greater real than 0) and.), or indium zinc oxide (hereinafter, in X2 Zn Y2 O Z2 ( X2, Y2, and Z2 is larger real than 0) and a.), gallium An oxide (hereinafter referred to as GaO X3 (X3 is a real number greater than 0)) or a gallium zinc oxide (hereinafter referred to as Ga X4 Zn Y4 O Z4 (where X4, Y4, and Z4 are greater than 0)) to.) and the like, the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like.) A.
  • CAC-OS includes a region GaO X3 is the main component, and In X2 Zn Y2 O Z2, or InO X1 is the main component region is a composite oxide semiconductor having a structure that is mixed.
  • the first region indicates that the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the second region.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O.
  • ZnO ZnO
  • CAC-OS relates to a material structure of an oxide semiconductor.
  • CAC-OS refers to a region observed in the form of nanoparticles mainly composed of Ga in a material structure including In, Ga, Zn and O, and nanoparticles mainly composed of In.
  • the region observed in a shape is a configuration in which the regions are randomly dispersed in a mosaic shape. Therefore, in the CAC-OS, the crystal structure is a secondary element.
  • the CAC-OS has a feature that a clear peak is not observed when measurement is performed using a ⁇ / 2 ⁇ scan by an out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Have. That is, it can be seen from X-ray diffraction that no orientation in the ab plane direction and c-axis direction of the measurement region is observed.
  • XRD X-ray diffraction
  • an electron beam diffraction pattern obtained by irradiating an electron beam with a probe diameter of 1 nm also referred to as a nanobeam electron beam
  • a region having a high luminance in a ring shape and a luminance in a ring shape Multiple bright spots are observed in the high region. Therefore, it can be seen from the electron beam diffraction pattern that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • the CAC-OS has a structure different from that of the IGZO compound in which the metal element is uniformly distributed, and has a property different from that of the IGZO compound. That is, in the CAC-OS, a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component are phase-separated from each other, and a region in which each element is a main component. Has a mosaic structure.
  • areas such as GaO X3 is the main component, as compared to the In X2 Zn Y2 O Z2 or InO X1 is the main component area, it is highly regions insulating. That is, a region containing GaO X3 or the like as a main component is distributed in the oxide semiconductor, whereby leakage current can be suppressed and good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act complementarily, thereby increasing the An on-current (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-OS is suitable as a constituent material for various semiconductor devices.
  • a silicon substrate can be used as the layer 563.
  • the silicon substrate includes a Si transistor and the like.
  • a circuit for driving the pixel circuit, an image signal reading circuit, an image processing circuit, and the like can be provided using the Si transistor.
  • a plurality of transistors included in the pixel 100a, the circuits 201 to 203, the first pixel block 400, and the circuits 401 to 405 can be provided in the layer 563.
  • FIG. 15A illustrates an example of a cross section of the pixel illustrated in FIG.
  • the layer 561 includes a pn junction photodiode using silicon as a photoelectric conversion layer as the photoelectric conversion element 101.
  • the layer 562 includes an OS transistor.
  • FIG. 15A illustrates the transistor 102 of the pixel 100a.
  • the layer 563 includes a Si transistor, and FIG. 15A illustrates an n-ch transistor and a p-ch transistor included in the inverter circuit 103 of the pixel 100a.
  • the layer 565a can be a p + -type region
  • the layer 565b can be an n-type region
  • the layer 565c can be an n + -type region.
  • the layer 565b is provided with a region 536 for connecting the power supply line and the layer 565c.
  • the region 536 can be a p + type region.
  • the OS transistor has a self-aligned structure, but may be a non-self-aligned top gate transistor as shown in FIG.
  • the transistor 102 may have no back gate.
  • the back gate 535 may be electrically connected to a front gate of a transistor provided to face the back gate 535.
  • the back gate 535 may be configured to be able to supply a fixed potential different from that of the front gate.
  • An insulating layer 543 having a function of preventing hydrogen diffusion is provided between a region where the OS transistor is formed and a region where the Si transistor is formed. Hydrogen in the insulating layer provided in the vicinity of the channel formation region of the Si transistor constituting the inverter circuit 103 terminates the dangling bond of silicon. On the other hand, hydrogen in the insulating layer provided in the vicinity of the channel formation region of the OS transistor (the transistor 102) is one of the factors for generating carriers in the oxide semiconductor layer.
  • the insulating layer 543 can improve the reliability of the Si transistor by confining hydrogen in one layer. In addition, since the diffusion of hydrogen from one layer to the other layer is suppressed, the reliability of the OS transistor can be improved.
  • the insulating layer 543 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • the conductive layer 531 and the conductive layer 533 are preferably metal elements having the same main component.
  • the conductive layers 532 and 534 are preferably formed using the same metal element as the main component.
  • the insulating layer 541 and the insulating layer 542 are preferably formed using the same component.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layers 531, 532, 533, and 534. From the viewpoint of ease of joining, Cu, Al, W, or Au is preferably used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, titanium nitride, or the like can be used.
  • the same metal material as described above is preferably used for each of the combination of the conductive layer 531 and the conductive layer 533 and the combination of the conductive layer 532 and the conductive layer 534. Further, it is preferable to use the same insulating material as described above for each of the insulating layer 541 and the insulating layer 542. With this structure, bonding can be performed in which the boundary between the layer 561 and the layer 562 is a bonding position.
  • the insulating layers can be bonded to each other after high flatness is obtained by polishing or the like, and then the surfaces that have been subjected to hydrophilic treatment with oxygen plasma or the like are brought into contact with each other for temporary bonding, followed by dehydration by heat treatment to perform the main bonding.
  • a bonding method or the like can be used. Since the bonding at the atomic level also occurs in the hydrophilic bonding method, a mechanically excellent bonding can be obtained.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then subjected to a hydrophilic treatment and bonded.
  • the surface of the metal layer may be made of a hardly oxidizable metal such as Au and subjected to a hydrophilic treatment. Note that a bonding method other than the method described above may be used.
  • FIG. 17A is a perspective view illustrating an example in which a color filter or the like is added to a pixel of the imaging device of one embodiment of the present invention. In the perspective view, cross sections of a plurality of pixels are also shown.
  • An insulating layer 580 is formed over the layer 561 where the photoelectric conversion element 101 is formed.
  • the insulating layer 580 can be formed using a silicon oxide film or the like that has high light-transmitting property with respect to visible light.
  • a silicon nitride film may be stacked as a passivation film.
  • a dielectric film such as hafnium oxide may be laminated as the antireflection film.
  • a light shielding layer 581 may be formed over the insulating layer 580.
  • the light shielding layer 581 has a function of preventing color mixture of light passing through the upper color filter.
  • a metal layer such as aluminum or tungsten can be used. Further, the metal layer and a dielectric film having a function as an antireflection film may be stacked.
  • An organic resin layer 582 can be provided as a planarization film over the insulating layer 580 and the light-blocking layer 581. Further, a color filter 583 (color filters 583a, 583b, 583c) is formed for each pixel. For example, by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filters 583a, 583b, and 583c, a color image is obtained. Can be obtained.
  • An insulating layer 586 having a light-transmitting property with respect to visible light or the like can be provided over the color filter 583.
  • an optical conversion layer 585 may be used instead of the color filter 583.
  • an infrared imaging device when a filter that blocks light having a wavelength shorter than or equal to that of visible light is used for the optical conversion layer 585, an infrared imaging device can be obtained. If a filter that blocks light having a wavelength shorter than or equal to the near infrared wavelength is used for the optical conversion layer 585, a far infrared imaging device can be obtained. When a filter that blocks light having a wavelength longer than or equal to that of visible light is used for the optical conversion layer 585, an ultraviolet imaging device can be obtained. Further, a color filter corresponding to visible light and a filter corresponding to infrared rays or ultraviolet rays may be combined. According to one embodiment of the present invention, calculation is performed using adjacent pixels, so that characteristics obtained from combinations of different wavelengths can be detected.
  • a scintillator contains a substance that emits visible light or ultraviolet light by absorbing energy when irradiated with radiation such as X-rays or gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • distributed to resin or ceramics can be used.
  • a microlens array 584 may be provided over the color filter 583. Light passing through individual lenses of the microlens array 584 passes through the color filter 583 directly below and is irradiated to the photoelectric conversion element 101. Alternatively, a microlens array 584 may be provided over the optical conversion layer 585 illustrated in FIG.
  • the configuration of the imaging device can be used for the image sensor chip.
  • FIG. 18A1 is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package includes a package substrate 610 for fixing the image sensor chip 650, a cover glass 620, an adhesive 630 for bonding the two, and the like.
  • FIG. 18A2 is an external perspective view of the lower surface side of the package.
  • BGA Ball grid array
  • solder balls as bumps 640.
  • FIG. 18A3 is a perspective view of the package shown with the cover glass 620 and part of the adhesive 630 omitted.
  • An electrode pad 660 is formed on the package substrate 610, and the electrode pad 660 and the bump 640 are electrically connected through a through hole.
  • the electrode pad 660 is electrically connected to the image sensor chip 650 by a wire 670.
  • FIG. 18B1 is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module includes a package substrate 611 that fixes the image sensor chip 651, a lens cover 621, a lens 635, and the like. Further, an IC chip 690 having functions such as a drive circuit and a signal conversion circuit of the imaging device is also provided between the package substrate 611 and the image sensor chip 651, and has a configuration as a SiP (System in package). Yes.
  • SiP System in package
  • FIG. 18B2 is an external perspective view of the lower surface side of the camera module.
  • the package substrate 611 has a QFN (Quad Flat No-Lead Package) configuration in which mounting lands 641 are provided on the lower surface and side surfaces. Note that this configuration is an example, and a QFP (Quad Flat Package) or the above-described BGA may be provided.
  • QFN Quad Flat No-Lead Package
  • FIG. 18B3 is a perspective view of the module shown with the lens cover 621 and the lens 635 partially omitted.
  • the land 641 is electrically connected to the electrode pad 661, and the electrode pad 661 is electrically connected to the image sensor chip 651 or the IC chip 690 by a wire 671.
  • the image sensor chip By mounting the image sensor chip in a package having the above-described form, mounting on a printed board or the like is facilitated, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • FIG. 19A illustrates a monitoring camera, which includes a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism and the like, and can be imaged all around by being installed on the ceiling.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the camera unit.
  • the surveillance camera is an idiomatic name and does not limit the application.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 19C illustrates a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light-emitting portion 967, a lens 965, and the like.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the digital camera.
  • FIG. 19D illustrates a wristwatch type information terminal, which includes a display portion 932, a housing and wristband 933, a camera 939, and the like.
  • Display unit 932 includes a touch panel for operating the information terminal.
  • the display portion 932 and the casing / wristband 933 are flexible and have excellent wearability to the body.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the information terminal.
  • FIG. 19E illustrates an example of a mobile phone, which includes a housing 981, a display portion 982, operation buttons 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the mobile phone includes a touch sensor in the display portion 982. All operations such as making a call or inputting characters can be performed by touching the display portion 982 with a finger, a stylus, or the like.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the mobile phone.
  • FIG. 19F illustrates a portable data terminal including a housing 911, a display portion 912, a camera 919, and the like. Information can be input and output by a touch panel function of the display portion 912.
  • the imaging device of one embodiment of the present invention can be provided as one of the components for acquiring an image in the portable data terminal.

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Abstract

要約書 光電変換動作を利用してパルス信号を生成する撮像装置を提供する。 光電変換動作で生成されるデータ電位をパルス生成回路に入力することで、スパイク波形を有するパ ルス信号を出力する。 また、 当該パルス信号を積和演算する構成を設け、 新たなパルス信号からデジ タルデータを生成する。 当該デジタルデータをニューラルネットワークなどに取り込むことで、 画像 認識などの処理を行うことができる。膨大な画像データをニューラルネットワークなどに取り込むま での処理を撮像装置内で行うことができるため、効率良く処理を行うことができる。

Description

撮像装置および電子機器
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
特開２０１１−１１９７１１号公報 特開２０１６−１２３０８７号公報
ＣＭＯＳイメージセンサなどの固体撮像素子では、光電変換によって得られたデータ電位を画素の電荷蓄積部に保持する方式が多く用いられている。当該方式は、電荷蓄積部からの電荷流出、読み出しに伴うノイズの混入などの問題を有しており、新たな動作方式の提案も望まれている。
また、画像データの圧縮や画像認識などは、データ電位（アナログデータ）をデジタルデータに変換し、外部に取り出した後に処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。
したがって、本発明の一態様では、ノイズの影響を受けにくい撮像装置を提供することを目的の一つとする。または、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データの認識を行うことができる撮像装置を提供することを目的の一つとする。または、取得した画像データの圧縮を行うことができる撮像装置を提供することを目的の一つとする。
または、低消費電力の撮像装置を提供することを目的の一つとする。または、高感度の撮像が行える撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、光電変換動作をパルス信号に変換する画素を有する撮像装置に関する。または、撮像データを演算処理することのできる撮像装置に関する。
本発明の一態様は、第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、第２のインバータ回路と、を有し、第１の光電変換素子の一方の電極は、第１のインバータ回路の入力端子と電気的に接続され、第１のインバータ回路の出力端子は、第１のトランジスタのゲートと電気的に接続され、第１のインバータ回路の出力端子は、第２のインバータ回路の入力端子と電気的に接続され、第２のインバータ回路の出力端子は、第２のトランジスタのゲートと電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１のインバータ回路の入力端子と電気的に接続され、第１のトランジスタの極性は、第２のトランジスタの極性と逆である撮像装置である。
また、第３のトランジスタを有し、第３のトランジスタのソースまたはドレインの一方は、第１の光電変換素子の一方の電極と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第１のインバータ回路の入力端子と電気的に接続されていてもよい。
また、第１の容量素子と、第２の容量素子と、を有し、第１の容量素子の一方の電極は、第１のインバータ回路の入力端子と電気的に接続され、第２の容量素子の一方の電極は、第２のインバータ回路の出力端子と電気的に接続されていてもよい。
さらに第４のトランジスタを有し、第４のトランジスタのソースまたはドレインの一方は、第２のインバータ回路の出力端子と電気的に接続されていてもよい。
第４のトランジスタのソースまたはドレインの他方は、カウンタ回路と電気的に接続することができる。
本発明の他の一態様は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、を有する撮像装置であって、第１の回路は、光の強度に応じた周期の第１のパルス信号を生成する機能を有し、第２の回路は、任意の電位信号を保持する機能、および第１のパルス信号と任意の電位信号とを乗算して第２のパルス信号を出力する機能を有し、第３の回路は、第２のパルス信号として出力された電荷と同等の電荷を蓄積する機能を有し、第４の回路は、蓄積された電荷量に応じた周期の第３のパルス信号を生成する機能を有し、第５の回路は、第３のパルス信号をｎビット（ｎは自然数）のデジタルデータに変換する機能を有し、第３の回路は、第２の回路が複数であるときに、第２のパルス信号として出力された電荷を加算または減算する機能を有する撮像装置である。
第２の回路は、第５のトランジスタと、第６のトランジスタと、を有し、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのゲートと電気的に接続する構成とすることができる。
本発明の他の一態様は、第１の画素ブロックと、ニューラルネットワークと、を有する撮像装置であって、第１の画素ブロックは、第２の画素ブロックと、カレントミラー回路と、パルス生成回路と、カウンタ回路と、を有し、第２の画素ブロックは、カレントミラー回路の入力側トランジスタと電気的に接続され、カレントミラー回路の出力側トランジスタは、パルス生成回路の入力端子と電気的に接続され、パルス生成回路の出力端子は、カウンタ回路と電気的に接続され、カウンタ回路は、ニューラルネットワークと電気的に接続される撮像装置である。
第２の画素ブロックは、画素と、演算部と、を有し、画素は、光の強度に応じた周期のパルス信号を生成する機能を有し、演算部は、パルス信号を任意の倍率に乗算して出力する機能を有することができる。
演算部は、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第３の容量素子と、を有し、第７のトランジスタのソースまたはドレインの一方は、第３の容量素子の一方の電極と電気的に接続され、第３の容量素子の一方の電極は、第８のトランジスタのゲートと電気的に接続され、第８のトランジスタのソースまたはドレインの一方は、第９のトランジスタのソースまたはドレインの一方と電気的に接続され、第９のトランジスタのゲートは、画素と電気的に接続され、第８のトランジスタのソースまたはドレインの他方は、カレントミラー回路の入力側トランジスタと電気的に接続することができる。
画素は、第２の光電変換素子と、第１０のトランジスタと、第１１のトランジスタと、第３のインバータ回路と、第４のインバータ回路と、を有し、第２の光電変換素子の一方の電極は、第３のインバータ回路の入力端子と電気的に接続され、第３のインバータ回路の出力端子は、第１０のトランジスタのゲートと電気的に接続され、第３のインバータ回路の出力端子は、第４のインバータ回路の入力端子と電気的に接続され、第４のインバータ回路の出力端子は、第１１のトランジスタのゲートと電気的に接続され、第１０のトランジスタのソースまたはドレインの一方は、第３のインバータ回路の入力端子と電気的に接続され、第１１のトランジスタのソースまたはドレインの一方は、第３のインバータ回路の入力端子と電気的に接続され、第１０のトランジスタの極性は、第１１のトランジスタの極性と逆である構成とすることができる。
また、第１２のトランジスタを有し、第１２のトランジスタのソースまたはドレインの一方は、第２の光電変換素子の一方の電極と電気的に接続され、第１２のトランジスタのソースまたはドレインの他方は、第３のインバータ回路の入力端子と電気的に接続されていてもよい。
また、第４の容量素子と、第５の容量素子と、を有し、第４の容量素子の一方の電極は、第３のインバータ回路の入力端子と電気的に接続され、第５の容量素子の一方の電極は、第４のインバータ回路の出力端子と電気的に接続されていてもよい。
第３のトランジスタ、第５のトランジスタ、第７のトランジスタおよび第１２のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
第１の光電変換素子および第２の光電変換素子は、セレンまたはセレンを含む化合物を有することが好ましい。
本発明の一態様を用いることで、ノイズの影響を受けにくい撮像装置を提供することができる。または、画像処理を行うことができる撮像装置を提供することができる。または、取得した画像データの認識を行うことができる撮像装置を提供することができる。または、取得した画像データの圧縮を行うことができる撮像装置を提供することができる。
または、低消費電力の撮像装置を提供することができる。または、高感度の撮像が行える撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
画素回路を説明する図。 画素のノードＡＮ、ノードＣＮの電位変化を示す図。 撮像装置のブロック図、およびカウンタ回路を説明する図。 撮像装置のブロック図。 画素ブロックおよびカウンタ回路を説明する図。 画素ブロックおよび画素を説明する図。 画素ブロックおよび画素を説明する図。 画素および画素ブロックを説明する図。 ニューラルネットワークの構成例を説明する図。 半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 オフセット回路の構成例を説明する図。 半導体装置の動作を説明するタイミングチャート。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置の画素の構成を説明する図。 撮像装置を収めたパッケージ、モジュールの斜視図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、撮像データをパルス信号に変換して出力することができる撮像装置である。光電変換動作で生成されるデータ電位をパルス生成回路に入力することで、スパイク波形を有するパルス信号を出力する。
当該撮像装置は画素に保持したデータ電位を読み出す形式とは異なり、電荷の流出に起因する撮像データの劣化は起きにくい。また、アナログ電位の読み出しではなく、パルス信号を読み出すことから、ノイズの影響を受けにくい。また、リセット動作や蓄積動作を操作する信号が不要であり、周辺回路を簡略化することができる。また、当該パルス信号をカウンタ回路に直接取り込むことができ、高速にデジタルデータへの変換を行うことができる。
また、画素から出力されるパルス信号を積和演算する構成を設け、新たなパルス信号からデジタルデータを生成することができる。当該デジタルデータをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをニューラルネットワークなどに取り込むまでの処理を撮像装置内で行うことができるため、効率良く処理を行うことができる。
図１は、本発明の一態様の撮像装置の画素回路を説明する図である。画素１００ａは、光電変換素子１０１と、トランジスタ１０２と、パルス生成部１１０ａと、トランジスタ１０９を有する。
パルス生成部１１０ａは、インバータ回路１０３と、インバータ回路１０５と、トランジスタ１０４と、トランジスタ１０６と、容量素子１０７と、容量素子１０８を有する。なお、容量素子１０７、１０８を設けない構成としてもよい。
インバータ回路１０３の入力端子は、容量素子１０７の一方の電極と電気的に接続される。インバータ回路１０３の出力端子は、トランジスタ１０４のゲートと電気的に接続される。トランジスタ１０４のソースまたはドレインの一方は、インバータ回路１０３の入力端子と電気的に接続される。インバータ回路１０３の出力端子は、インバータ回路１０５の入力端子と電気的に接続される。インバータ回路１０５の出力端子は、トランジスタ１０６のゲートと電気的に接続される。トランジスタ１０６のソースまたはドレインの一方は、インバータ回路１０３の入力端子と電気的に接続される。インバータ回路１０５の出力端子は、容量素子１０８の一方の電極と電気的に接続される。
ここで、インバータ回路１０３の入力端子、トランジスタ１０４のソースまたはドレインの一方、トランジスタ１０６のソースまたはドレインの一方および容量素子１０７の一方の電極が接続される点をノードＡＮとする。ノードＡＮは、パルス生成部１１０ａの入力端子に相当する。
インバータ回路１０３の出力端子、インバータ回路１０５の入力端子およびトランジスタ１０４のゲートが接続される点をノードＢＮとする。
インバータ回路１０５の出力端子、トランジスタ１０６のゲートおよび容量素子１０８の一方の電極が接続される点をノードＣＮとする。ノードＣＮは、パルス生成部１１０ａの出力端子に相当する。
光電変換素子１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、パルス生成部１１０ａの入力端子と電気的に接続される。
トランジスタ１０９のソースまたはドレインの一方は、パルス生成部１１０ａの出力端子と電気的に接続される。
トランジスタ１０２のゲートは、配線１１１と電気的に接続される。トランジスタ１０９のゲートは、配線１１２と電気的に接続される。トランジスタ１０９のソースまたはドレインの他方は、配線１１３と電気的に接続される。光電変換素子１０１の他方の電極およびトランジスタ１０４のソースまたはドレインの他方は、例えば、高電位を供給する電源線と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方、容量素子１０７の他方の電極および容量素子１０８の他方の電極は、例えば、ＧＮＤ電位などを供給する電源線と電気的に接続される。
配線１１１および配線１１２は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１３は、出力線として機能させることができる。
光電変換素子１０１としては、フォトダイオードを用いることができる。または、光電変換素子１０１として、光の強度によって抵抗が変化するフォトコンダクタを用いてもよい。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
トランジスタ１０２は、画素１００ａの出力動作を制御する機能を有する。トランジスタ１０２が非導通であれば、画素１００ａからパルス信号は出力されない。なお、トランジスタ１０２は、常時導通状態であってもよい。
また、トランジスタ１０２は、ノードＡＮの電位を制御する機能も有する。光電変換素子１０１としてアバランシェフォトダイオードを用いる場合は、カソード側に高電圧の印加が必要となる。そのため、アノード側もカソード側と同等の電位となることがあり、トランジスタ１０４、１０６、およびインバータ回路１０３を構成するトランジスタにも高電圧が印加されることになる。
パルス生成部１１０ａはインバータ回路を含むため、極性の異なるトランジスタを組み合わせて構成することが好ましい。そのため、当該トランジスタは、シリコンをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）で形成することが好ましい。ただし、微細化されたＳｉトランジスタは耐圧が十分でなく、高電圧を印加すると信頼性が低下することがある。
したがって、ノードＡＮの電位を制限するために、高耐圧のトランジスタ１０２を設ける。高耐圧のトランジスタとしては、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。
トランジスタ１０２のソースまたはドレインの一方には高電圧が印加されることがあるが、適切なゲート電圧を印加することで、ソースまたはドレインの他方（ノードＡＮ）の過度な電位上昇を抑えることができる。例えば、ノードＡＮの電位を最大１．５Ｖ程度とする場合は、配線１１１の電位を１．５Ｖ＋トランジスタ１０２のしきい値電圧（Ｖｔｈ）とすればよい。なお、光電変換素子１０１に高電圧を印加しない場合は、トランジスタ１０２を省くことができる。
画素１００ａを構成するＳｉトランジスタ、ＯＳトランジスタおよび光電変換素子は、図８（Ａ）に示すようにそれぞれを層５６３、５６２、５６１に形成して積層することができる。なお、図８（Ａ）では明瞭化のため回路図で図示しているが、実際には光電変換素子、ＳｉトランジスタおよびＯＳトランジスタが互いに重なる領域を有するように形成することができる。したがって、画素面積を小さくすることができる。また、光電変換素子は画素領域のほぼ全体と重ねることができ、受光部の開口率を高めることができる。
また、図８（Ａ）においては、層５６２に設けるＯＳトランジスタは、トランジスタ１０２のみとしているが、その他のいくつかの要素をＯＳトランジスタで形成してもよい。例えば、トランジスタ１０６、１０９、およびインバータ回路１０３、１０５が有するｎ−ｃｈ型トランジスタを層５６２に設けるＯＳトランジスタで形成してもよい。また、容量素子１０７、１０８は層５６３に設けているが、層５６２に設けてもよい。
図２は、画素１００ａの動作時におけるノードＡＮおよびノードＣＮの電位の変化を示す図である。図１および図２を用いて、パルス生成部１１０ａの動作を説明する。
まず、光電変換によってノードＡＮの電位が緩やかに上昇する。このときのノードＡＮの電位変化は、光電変換素子１０１の光電変換特性のほか、トランジスタ１０２の電気特性、容量素子１０７の容量値などにも依存する。
ノードＡＮの電位が特定の値まで上昇すると、インバータ回路１０３が動作し、ノードＢＮの電位はトランジスタ１０４のしきい値電圧に達する。このとき、トランジスタ１０４は導通し、ノードＡＮの電位は急激に上昇する。
ノードＡＮの電位の急激な上昇に応じてノードＢＮの電位が急激に下降すると、インバータ回路１０５が動作してノードＣＮの電位が急激に上昇する。ノードＣＮの電位が急激に上昇すると、トランジスタ１０６が導通し、ノードＡＮの電位が急激に下降する。
ノードＡＮの電位の急激な下降に従って、ノードＢＮの電位は急激に上昇し、ノードＣＮの電位は急激に下降する。ノードＣＮの電位変化は、容量素子１０８の容量値などにも依存する。
したがって、ノードＣＮの電位は、急激に上昇した直後に急激に下降する。すなわち、ノードＣＮの電位変化はスパイク状の波形を有するようになる。
上記動作が繰り返し行われることで、図２に示すようなスパイク状の波形を有するパルス信号を生成することができる。例えば、パルス幅は、数ナノ秒乃至数十ナノ秒とすることができる。なお、画素におけるパルス信号の生成は、デジタル信号の生成といえる。したがって、画素が有する個々のトランジスタが微弱なノイズを発生していたとしても、その影響は受けにくい。
トランジスタ１０９は、画素１００ａを選択する機能を有することができる。トランジスタ１０９を導通させることで、上記動作で生成したパルス信号を配線１１３に出力することができる。なお、ノードＡＮの電位は、光の強度が大きいほど速く上昇する。したがって、光の強度が大きいほど、出力されるパルス信号の周波数は大きくなる。
図３は、本発明の一態様の撮像装置のブロック図であり、画素アレイ２００、回路２０１、回路２０２、および回路２０３を有する。画素アレイ２００は、マトリクス状に配置された画素１００ａを有する。
回路２０１は、ロードライバとしての機能を有することができる。回路２０１には、例えば、デコーダまたはシフトレジスタを用いることができる。回路２０１により読み出し行を選択し、画素１００ａで生成されたパルス信号を配線１１３に出力することができる。なお、図３では、回路２０１が配線１１１、１１２と接続する構成を例示しているが、回路２０１は配線１１２のみを制御してもよい。
回路２０２は、読み出し回路としての機能を有することができる。回路２０２には、例えば、図３（Ｂ）に示すＤ−ＦＦ（Ｄフリップフロップ）で構成される任意のｎビット（ｎは自然数）のカウンタ回路を用いることができる。回路２０１で選択された画素１００ａが出力するパルス信号は、１段目のＤ−ＦＦに入力され、一定期間カウントされる。カウンタ回路はＲＢ信号によりリセットされ、再びカウントを始めることができる。ＳＥＴ信号を入力することでカウント値はＬＡＴ回路に転送される。ＳＥＬ信号およびＳＥＬＢ信号が入力されると、ＬＡＴ回路に保存された値が配線１１４に出力される。なお、カウンタ回路は非同期式に限らず同期式であってもよい。
回路２０３は、カラムドライバとしての機能を有することができる。回路２０３には、例えば、デコーダまたはシフトレジスタを用いることができる。回路２０３により読み出し列を選択し、回路２０２で生成されたデジタルデータを配線１１４に出力することができる。
以上の構成によって、画像データを取得することができる。
また、本発明の一態様の撮像装置は、図４に示すブロック図の構成であってもよい。図４に示す撮像装置では、前述した画素１００ａと同じ動作でパルス信号を生成し、当該パルス信号に任意の重み係数を乗じて積和演算を行うことができる。当該積和演算の結果をニューラルネットワークに取り込むことで、画像認識などの処理を行うことができる。
図４に示す撮像装置は、画素アレイ４５０と、回路４０１と、回路４０２と、回路４０３と、回路４０４と、回路４０５を有する。なお、回路４０１乃至回路４０５は、単一の回路構成に限らず、複数の回路で構成される場合がある。
画素アレイ４５０は、マトリクス状に配置された複数の第１の画素ブロック４００を有する。第１の画素ブロック４００は、図５（Ａ）に示すように、複数の第２の画素ブロック３００と、カレントミラー回路と、パルス生成部１１０ｂと、読み出し回路５００を有する。なお、図５（Ａ）では、第２の画素ブロック３００が２つである例を示しているが、数は限定されない。
第２の画素ブロック３００の出力線は、カレントミラー回路の入力側トランジスタと電気的に接続される。パルス生成部１１０ｂの入力端子（ノードＡＮ）は、カレントミラー回路の出力側トランジスタと電気的に接続される。パルス生成部１１０ｂの出力端子（ノードＣＮ）は、読み出し回路５００と電気的に接続される。
第２の画素ブロック３００は、図６（Ａ）に示すように、画素１００ｂ、トランジスタ３０１、３０２、３０３および容量素子３０４を有する。トランジスタ３０１、３０２、３０３および容量素子３０４は、画素１００ｂの出力に重み係数を乗じる演算部を構成する。なお、画素１００ｂの代わりに第１の画素ブロック４００を演算部に接続してもよい。
画素１００ｂは、図６（Ｂ）に示す構成とすることができる。画素１００ｂは、図１に示す画素１００ａからトランジスタ１０９を省いた構成とすることができる。
トランジスタ３０１のソースまたはドレインの一方は、容量素子３０４の一方の電極と電気的に接続される。容量素子３０４の一方の電極はトランジスタ３０３のゲートと電気的に接続される。トランジスタ３０３のソースまたはドレインの一方は、トランジスタ３０２のソースまたはドレインの一方と電気的に接続される。
トランジスタ３０１のソースまたはドレインの他方は、配線３１１と電気的に接続される。トランジスタ３０１のゲートは、配線３１２と電気的に接続される。トランジスタ３０３のソースまたはドレインの他方は、配線３１３と電気的に接続される。トランジスタ３０２のゲートは配線３１４と電気的に接続される。トランジスタ３０２のソースまたはドレインの他方、および容量素子３０４の他方の電極は、例えば、ＧＮＤ電位などを供給する電源線と電気的に接続される。
ここで、トランジスタ３０１のソースまたはドレインの一方、容量素子３０４の一方の電極、およびトランジスタ３０３のゲートが接続される点をノードＤＮとする。
配線３１１は、ノードＤＮに書き込む電位を供給する機能を有することができる。当該電位は重み係数に相当する。配線３１２は、トランジスタ３０１の導通を制御する信号線としての機能を有することができる。配線３１３は、画素ブロック３００から信号を出力するための出力線としての機能を有することができる。配線３１４は、画素１００ｂから信号を出力するための出力線としての機能を有することができる。
配線３１１は、回路４０１と電気的に接続することができる。配線３１２は、回路４０２と電気的に接続することができる。回路４０１は、カラムドライバとしての機能を有することができる。回路４０２は、ロードライバとしての機能を有することができる。回路４０１および回路４０２には、デコーダまたはシフトレジスタを用いることができる。
トランジスタ３０１には、ノードＤＮに書き込んだ電位を保持するため、オフ電流の小さいＯＳトランジスタを用いることが好ましい。トランジスタ３０２、３０３には、高速動作および増幅率が高いことが望まれるため、Ｓｉトランジスタを用いることが好ましい。
第２の画素ブロック３００を構成するＳｉトランジスタおよびＯＳトランジスタは、図８（Ｂ）に示すようにそれぞれを層５６３、５６２に形成して積層することができる。なお、図８（Ｂ）では明瞭化のため回路図で図示しているが、実際にはＳｉトランジスタおよびＯＳトランジスタが互いに重なる領域を有するように形成することができる。したがって、画素面積を小さくすることができる。
なお、図８（Ｂ）においては、層５６２に設けるＯＳトランジスタは、トランジスタ３０１のみとしているが、その他のいくつかの要素をＯＳトランジスタで形成してもよい。例えば、トランジスタ３０２およびトランジスタ３０３の一方または両方をＯＳトランジスタで形成してもよい。また、容量素子３０４は層５６２に設けているが、層５６３に設けてもよい。
トランジスタ３０２の導通は画素１００ｂから供給されるパルス信号に依存し、トランジスタ３０３の導通はノードＤＮの電位に依存する。消費電流はパルス信号に従って間欠するため、消費電力を低減することができる。
また、ノードＤＮの電位は、トランジスタ３０３がサブスレッショルド領域で動作する範囲であることが望ましい。サブスレッショルド領域で動作させることで電流値を抑えることができ、消費電力を低減することができる。
ここで、ノードＤＮに書き込まれた値をｌｏｇ（Ｗ）とする。Ｗは重み係数に相当する。トランジスタがサブスレッショルド領域で動作する場合、電流はＩ＝ｋＷ（ｋは比例定数）と近似できる。画素１００ｂが出力するパルスの数をｎとし、パルス幅をｔとすると、流れる電荷は、Ｑ＝ｎＩｔ＝ｎ・ｔ・ｋ・Ｗと近似できる。ｎは画像データに相当するため、画像データと任意の重み係数との積を得ることができる。
第１の画素ブロック４００において、第２の画素ブロック３００は複数であることから、トランジスタ４１１およびトランジスタ４１２からなるカレントミラー回路の入力側トランジスタ（トランジスタ４１１）には、各第２の画素ブロック３００に流れる電流の和の電流が流れる。
カレントミラー回路の出力側トランジスタ（トランジスタ４１２）にも同様の電流が流れ、パルス生成部１１０ｂのノードＡＮの電位は上昇する。パルス生成部１１０ｂは、図１に示すパルス生成部１１０ａと同じ構成とすることができる。したがって、パルス生成部１１０ｂのノードＣＮには、複数の画素１００ｂの画像データを積和演算した要素を含むパルス信号が出力される。
パルス生成部１１０ｂのノードＣＮは、図５（Ｂ）に示す読み出し回路５００と電気的に接続される。読み出し回路５００には、図３（Ｂ）に示す読み出し回路２０２と同様のＤ−ＦＦを用いたカウンタ回路を用いることができる。ただし、第１の画素ブロック４００毎に読み出しを行うため、例えば、ＳＥＬ信号にはＡＮＤ回路の出力信号を用いる。なお、信号ＲＢおよび信号ＳＥＴは全画素に同時に供給してもよい。
ＡＮＤ回路の第１の入力端子には、配線５０１を介して回路４０３を接続することができる。また、ＡＮＤ回路の第２の入力端子には、配線５０２を介して回路４０４を接続することができる。回路４０３は、カラムドライバとしての機能を有することができる。回路４０４は、ロードライバとしての機能を有することができる。回路４０３および回路４０４には、デコーダまたはシフトレジスタを用いることができる。
ＡＮＤ回路の出力信号によって選択された読み出し回路５００は、生成されたデジタルデータを配線５０３に出力することができる。なお、当該デジタルデータは複数の画素１００ｂから出力される画像データの情報を含んでいること、および任意のｎビットのデータの出力を行うことから、画像を圧縮しているともいえる。
第１の画素ブロック４００は、図７（Ａ）に示す構成とすることもできる。図７（Ａ）に示す第１の画素ブロック４００は、積和演算だけでなく、積差演算も行える構成である。カレントミラー回路の出力側トランジスタ（トランジスタ４１２）にも第２の画素ブロック３００を接続することで、積和演算によって得られたミラー電流から当該第２の画素ブロック３００で生成される電流を差し引くことができる。すなわち、ノードＡＮの電位は、積和演算と積差演算によって定まる。
なお、各第２の画素ブロック３００に入力される重み係数は任意であるため、重み係数として０が入力された第２の画素ブロック３００には電流は流れない。したがって、積和演算または積差演算の一方のみを行うことも可能である。
また、図７（Ｂ）に示すように、隣接された第２の画素ブロック３００において、一方を積和演算、他方を積差演算に用いる場合は、画素１００ｂを共有してもよい。各第２の画素ブロック３００のノードＤＮには異なる重み係数を入力できることから、元の画像データは同じであってもよい。
上記では、第１の画素ブロック４００から画像データに積和演算等を施したデータを出力する方法を説明したが、本発明の一態様の撮像装置は、一つの画素１００ｂから画像データを読み出すこともできる。
前述したように、重み係数として０が入力された第２の画素ブロック３００には電流が流れない。したがって、第２の画素ブロック３００が２つある場合、一方の重み係数を１とし、他方を０とすることで一方の第２の画素ブロック３００から画像データを読み出すことができる。さらに重み係数を順次入れ替えることで、全ての画素から画像データを読み出すことができる。
読み出し回路５００から配線５０３に出力されたデジタルデータは、回路４０５に入力される。
回路４０５は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、並行して入力されたデータをシリアルデータとして出力することができる。当該シリアルデータの出力先は限定されない。例えば、ニューラルネットワーク、記憶装置、表示装置、通信装置などに出力することができる。
また、回路４０５はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、例えば、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。第１の画素ブロック４００から出力されたデータは当該メモリセルにそれぞれ入力され、積和演算を行うことができる。
読み出し回路５００から出力されるデジタルデータを当該ニューラルネットワークに取り込むことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、ロボットの位置決め、文字認識、指紋認証、視線追跡、反射映り込み低減などの処理を行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
図９（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
図９（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。
本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図１０に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶを有する。
セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。図１０には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができる。
メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図１１に示す。図１１には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］および配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図１０には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］および配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。
オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］および配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
オフセット回路ＯＦＳＴの構成例を図１２に示す。図１２に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、および抵抗素子Ｒ１を有する。各素子の接続関係は図１２に示す通りである。なお、容量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまたはドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。
次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１、および電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、および、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。
＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
図１３に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１３には、図１１における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、および電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
なお、ここでは代表例として図１１に示すメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆも同様に動作させることができる。
［第１のデータの格納］
まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
Figure JPOXMLDOC01-appb-I000001
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000002
次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が保持される。
なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［１］の電位がＶＰＲとなる。
このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000003
また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000004
次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位が保持される。
以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000005
配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000006
［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位Ｖｘ［１］はメモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖｘを決定すればよい。
メモリセルＭＣ［１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000007
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000008
すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000009
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000010
そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000011
このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位が供給される。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000012
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000013
すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000014
配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
Figure JPOXMLDOC01-appb-I000015
そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000016
このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
式（Ｅ９）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＸと、第２のデータ（入力データ）に対応する電位ＶＷの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。
Figure JPOXMLDOC01-appb-I000017
また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図１１に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図９（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１１に示すメモリセルＭＣおよびメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路ＩＣを提供することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置の構成例などについて説明する。
図１４（Ａ）に、撮像装置が有する画素の構成を例示する。図１４（Ａ）に示す画素は、層５６１、層５６２および層５６３の積層構成である例である。
層５６１は、光電変換素子１０１を有する。光電変換素子１０１は、図１４（Ｂ）に示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
図１４（Ｂ）に示す光電変換素子１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
また、層５６１が有する光電変換素子１０１は、図１４（Ｃ）に示すように、層５６６ａと、層５６６ｂと、層５６６ｃ、層５６６ｄとの積層としてもよい。図１４（Ｃ）に示す光電変換素子１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
層５６２は、ＯＳトランジスタを有することができる。具体的には、画素１００ａのトランジスタ１０２、第２の画素ブロック３００のトランジスタ３０１などを層５６３に設けることができる。また、回路２０１乃至２０３、第１の画素ブロック４００、および回路４０１乃至４０５を構成する一部のトランジスタを層５６２に設けてもよい。
当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ａｎｄ　Ａ−Ｂ−ｐｌａｎｅ　Ａｎｃｈｏｒｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング状に輝度の高い領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
層５６３としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路等を設けることができる。具体的には、画素１００ａ、回路２０１乃至２０３、第１の画素ブロック４００、および回路４０１乃至４０５を構成する複数のトランジスタを層５６３に設けることができる。
図１５（Ａ）は、図１４（Ａ）に示す画素の断面の一例を説明する図である。層５６１は光電変換素子１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＯＳトランジスタを有し、図１５（Ａ）では画素１００ａのトランジスタ１０２を例示する。層５６３はＳｉトランジスタを有し、図１５（Ａ）では画素１００ａのインバータ回路１０３を構成するｎ−ｃｈ型トランジスタおよびｐ−ｃｈ型トランジスタを例示する。
光電変換素子１０１において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３６が設けられる。例えば、領域５３６はｐ＋型領域とすることができる。
図１５（Ａ）において、ＯＳトランジスタはセルフアライン型の構成を示しているが、図１６（Ａ）に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
トランジスタ１０２はバックゲート５３５を有する構成を示しているが、バックゲートを有さない形態であってもよい。バックゲート５３５は、図１６（Ｂ）に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
また、図１５（Ａ）において、Ｓｉトランジスタはシリコン基板５４０にチャネル形成領域を有するプレーナー型の構成を示しているが、図１６（Ｃ）、（Ｄ）に示すように、シリコン基板５４０にフィン型の半導体層を有する構成であってもよい。図１６（Ｃ）はチャネル長方向の断面、図１６（Ｄ）はチャネル幅方向の断面に相当する。
または、図１６（Ｅ）に示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。インバータ回路１０３を構成するＳｉトランジスタのチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、ＯＳトランジスタ（トランジスタ１０２）のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
絶縁層５４３により、一方の層に水素を閉じ込めることでＳｉトランジスタの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでＯＳトランジスタの信頼性も向上させることができる。
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
ここで、図１５（Ａ）では、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３６と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３２は、電源線と電気的に接続される。導電層５３１は、トランジスタ１０２のソースまたはドレインと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
図１５（Ｂ）は、図１４（Ａ）に示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０２のソースまたはドレインと電気的に接続される。層５６６ｄは、導電層５３７を介して電源線と電気的に接続される。
図１７（Ａ）は、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換素子１０１が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６などを設けることができる。
また、図１７（Ｂ）に示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。また、可視光に対応するカラーフィルタと赤外線または紫外線に対応するフィルタを組み合わせてもよい。本発明の一態様によれば隣接画素を用いて演算が行われるので、異なる波長の組み合わせから得られる特徴を検出することができる。
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換素子１０１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図１７（Ｃ）に示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換素子１０１に照射されるようになる。また、図１７（Ｂ）に示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
図１８（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０等を有する。
図１８（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　ｇｒｉｄ　ａｒｒａｙ）やＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
図１８（Ａ３）は、カバーガラス６２０および接着剤６３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板６１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホールを介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０とワイヤ６７０によって電気的に接続されている。
また、図１８（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ６５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
図１８（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および側面には、実装用のランド６４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
図１８（Ｂ３）は、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図である。ランド６４１は電極パッド６６１と電気的に接続され、電極パッド６６１はイメージセンサチップ６５１またはＩＣチップ６９０とワイヤ６７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９（Ａ）乃至（Ｆ）に示す。
図１９（Ａ）は監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図１９（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｄ）は腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｅ）は携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図１９（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１００ａ：画素、１００ｂ：画素、１０１：光電変換素子、１０２：トランジスタ、１０３：インバータ回路、１０４：トランジスタ、１０５：インバータ回路、１０６：トランジスタ、１０７：容量素子、１０８：容量素子、１０９：トランジスタ、１１０ａ：パルス生成部、１１０ｂ：パルス生成部、１１１：配線、１１２：配線、１１３：配線、１１４：配線、２００：画素アレイ、２０１：回路、２０２：回路、２０３：回路、３００：画素ブロック、３０１：トランジスタ、３０２：トランジスタ、３０３：トランジスタ、３０４：容量素子、３１１：配線、３１２：配線、３１３：配線、３１４：配線、４００：画素ブロック、４０１：回路、４０２：回路、４０３：回路、４０４：回路、４０５：回路、４１１：トランジスタ、４１２：トランジスタ、４５０：画素アレイ、５００：回路、５０１：配線、５０２：配線、５０３：配線、５３１：導電層、５３２：導電層、５３３：導電層、５３４：導電層、５３５：バックゲート、５３６：領域、５３７：導電層、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５８０：絶縁層、５８１：遮光層、５８２：有機樹脂層、５８３：カラーフィルタ、５８３ａ：カラーフィルタ、５８３ｂ：カラーフィルタ、５８３ｃ：カラーフィルタ、５８４：マイクロレンズアレイ、５８５：光学変換層、５８６：絶縁層、６１０：パッケージ基板、６１１：パッケージ基板、６２０：カバーガラス、６２１：レンズカバー６３０：接着剤、６３５：レンズ、６４０：バンプ、６４１：ランド、６５０：イメージセンサチップ、６５１：イメージセンサチップ、６６０：電極パッド、６６１：電極パッド、６７０：ワイヤ、６７１：ワイヤ、６９０：ＩＣチップ、９１１：筐体、９１２：表示部、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (19)

  1. 　第１の光電変換素子と、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、第２のインバータ回路と、を有し、
    　前記第１の光電変換素子の一方の電極は、前記第１のインバータ回路の入力端子と電気的に接続され、
    　前記第１のインバータ回路の出力端子は、前記第１のトランジスタのゲートと電気的に接続され、
    　前記第１のインバータ回路の出力端子は、前記第２のインバータ回路の入力端子と電気的に接続され、
    　前記第２のインバータ回路の出力端子は、前記第２のトランジスタのゲートと電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの一方は、前記第１のインバータ回路の入力端子と電気的に接続され、
    　前記第１のトランジスタの極性は、前記第２のトランジスタの極性と逆である撮像装置。
  2. 　請求項１において、
    　第３のトランジスタを有し、
    　前記第３のトランジスタのソースまたはドレインの一方は、前記第１の光電変換素子の一方の電極と電気的に接続され、
    　前記第３のトランジスタのソースまたはドレインの他方は、前記第１のインバータ回路の入力端子と電気的に接続されている撮像装置。
  3. 　請求項２において、
    　前記第３のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  4. 　請求項１において、
    　第１の容量素子と、第２の容量素子と、を有し、
    　前記第１の容量素子の一方の電極は、前記第１のインバータ回路の入力端子と電気的に接続され、
    　前記第２の容量素子の一方の電極は、前記第２のインバータ回路の出力端子と電気的に接続されている撮像装置。
  5. 　請求項１において、
    　第４のトランジスタを有し、
    　前記第４のトランジスタのソースまたはドレインの一方は、前記第２のインバータ回路の出力端子と電気的に接続されている撮像装置。
  6. 　請求項５において、
    　前記第４のトランジスタのソースまたはドレインの他方は、カウンタ回路と電気的に接続されている撮像装置。
  7. 　請求項１において、
    　前記第１の光電変換素子は、セレンまたはセレンを含む化合物を有する撮像装置。
  8. 　第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、を有する撮像装置であって、
    　前記第１の回路は、光の強度に応じた周期の第１のパルス信号を生成する機能を有し、
    　前記第２の回路は、任意の電位信号を保持する機能、および前記第１のパルス信号と前記任意の電位信号とを乗算して第２のパルス信号を出力する機能を有し、
    　前記第３の回路は、前記第２のパルス信号として出力された電荷と同等の電荷を蓄積する機能を有し、
    　前記第４の回路は、前記蓄積された電荷量に応じた周期の第３のパルス信号を生成する機能を有し、
    　前記第５の回路は、前記第３のパルス信号をｎビット（ｎは自然数）のデジタルデータに変換する機能を有し、
    　前記第３の回路は、前記第２の回路が複数であるときに、前記第２のパルス信号として出力された電荷を加算または減算する機能を有する撮像装置。
  9. 　請求項８において、
    　前記第２の回路は、第５のトランジスタと、第６のトランジスタと、を有し、
    　前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
    　前記第５のトランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  10. 　第１の画素ブロックと、ニューラルネットワークと、を有する撮像装置であって、
    　前記第１の画素ブロックは、第２の画素ブロックと、カレントミラー回路と、パルス生成回路と、カウンタ回路と、を有し、
    　前記第２の画素ブロックは、前記カレントミラー回路の入力側トランジスタと電気的に接続され、
    　前記カレントミラー回路の出力側トランジスタは、前記パルス生成回路の入力端子と電気的に接続され、
    　前記パルス生成回路の出力端子は、前記カウンタ回路と電気的に接続され、
    　前記カウンタ回路は、前記ニューラルネットワークと電気的に接続される撮像装置。
  11. 　請求項１０において、
    　前記第２の画素ブロックは、画素と、演算部と、を有し、
    　前記画素は、光の強度に応じた周期のパルス信号を生成する機能を有し、
    　前記演算部は、前記パルス信号を任意の倍率に乗算して出力する機能を有する撮像装置。
  12. 　請求項１１において、
    　前記演算部は、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第３の容量素子と、を有し、
    　前記第７のトランジスタのソースまたはドレインの一方は、前記第３の容量素子の一方の電極と電気的に接続され、
    　前記第３の容量素子の一方の電極は、前記第８のトランジスタのゲートと電気的に接続され、
    　前記第８のトランジスタのソースまたはドレインの一方は、前記第９のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第９のトランジスタのゲートは、前記画素と電気的に接続され、
    　前記第８のトランジスタのソースまたはドレインの他方は、前記カレントミラー回路の入力側トランジスタと電気的に接続される撮像装置。
  13. 　請求項１２において、
    　前記第７のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  14. 　請求項１０において、
    　前記画素は、第２の光電変換素子と、第１０のトランジスタと、第１１のトランジスタと、第３のインバータ回路と、第４のインバータ回路と、を有し、前記第２の光電変換素子の一方の電極は、前記第３のインバータ回路の入力端子と電気的に接続され、
    　前記第３のインバータ回路の出力端子は、前記第１０のトランジスタのゲートと電気的に接続され、
    　前記第３のインバータ回路の出力端子は、前記第４のインバータ回路の入力端子と電気的に接続され、
    　前記第４のインバータ回路の出力端子は、前記第１１のトランジスタのゲートと電気的に接続され、
    　前記第１０のトランジスタのソースまたはドレインの一方は、前記第３のインバータ回路の入力端子と電気的に接続され、
    　前記第１１のトランジスタのソースまたはドレインの一方は、前記第３のインバータ回路の入力端子と電気的に接続され、
    　前記第１０のトランジスタの極性は、前記第１１のトランジスタの極性と逆である撮像装置。
  15. 　請求項１４において、
    　第１２のトランジスタを有し、
    　前記第１２のトランジスタのソースまたはドレインの一方は、前記第２の光電変換素子の一方の電極と電気的に接続され、
    　前記第１２のトランジスタのソースまたはドレインの他方は、前記第３のインバータ回路の入力端子と電気的に接続されている撮像装置。
  16. 　請求項１４において、
    　第４の容量素子と、第５の容量素子と、を有し、
    　前記第４の容量素子の一方の電極は、前記第３のインバータ回路の入力端子と電気的に接続され、
    　前記第５の容量素子の一方の電極は、前記第４のインバータ回路の出力端子と電気的に接続されている撮像装置。
  17. 　請求項１５において、
    　前記第１２のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  18. 　請求項１４において、
    　前記第２の光電変換素子は、セレンまたはセレンを含む化合物を有する撮像装置。
  19. 　請求項１、請求項８及び請求項１０のいずれか一項に記載の撮像装置と、表示装置と、を有する電子機器。
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