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WO2017179377A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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WO2017179377A1
WO2017179377A1 PCT/JP2017/011409 JP2017011409W WO2017179377A1 WO 2017179377 A1 WO2017179377 A1 WO 2017179377A1 JP 2017011409 W JP2017011409 W JP 2017011409W WO 2017179377 A1 WO2017179377 A1 WO 2017179377A1
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WO
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region
main surface
impurity
impurity region
silicon carbide
Prior art date
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Ceased
Application number
PCT/JP2017/011409
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English (en)
French (fr)
Inventor
透 日吉
増田　健良
小杉　亮治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Electric Industries Ltd
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2018511945A priority patent/JP6587265B2/ja
Priority to DE112017002020.4T priority patent/DE112017002020B4/de
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    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H10P30/21—

Definitions

  • the present disclosure relates to a silicon carbide semiconductor device and a method for manufacturing the same.
  • This application claims the priority based on Japanese Patent Application No. 2016-081118 which is a Japanese patent application filed on April 14, 2016. All the descriptions described in the Japanese patent application are incorporated herein by reference.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2012-64659
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2013-165197
  • Patent Document 3 Japanese Unexamined Patent Application Publication No. 2013-165198
  • a trench MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a super junction structure in which n-type regions and p-type regions are alternately arranged is provided inside the silicon carbide substrate.
  • a silicon carbide semiconductor device includes a silicon carbide substrate, a gate insulating film, a first electrode, and a second electrode.
  • the silicon carbide substrate has a first main surface and a second main surface opposite to the first main surface.
  • the silicon carbide substrate includes a first impurity region having a first conductivity type, a second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type, and separated from the first impurity region.
  • a sixth impurity region having the second conductivity type is provided with a trench defined by a side surface that penetrates the third impurity region and the second impurity region to reach the first impurity region, and a bottom portion that is continuous with the side surface.
  • the sixth impurity region has a first region having a third main surface facing the bottom and a second region having a fourth main surface in contact with the first region and facing the second main surface.
  • the impurity concentration in the first region is higher than the impurity concentration in the second region.
  • the fourth impurity region has a fifth main surface facing the second main surface.
  • the second impurity region has a sixth main surface facing the second main surface. In the direction perpendicular to the second main surface, the fifth main surface is between the sixth main surface and the second main surface.
  • the gate insulating film is in contact with the side surface and the bottom.
  • the first electrode is in contact with the third impurity region and the fourth impurity region on the first main surface.
  • the second electrode is in contact with the second main surface.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface is prepared.
  • a gate insulating film in contact with the side surface and the bottom is formed.
  • a first electrode in contact with the third impurity region and the fourth impurity region is formed on the first main surface.
  • a second electrode in contact with the second main surface is formed.
  • the silicon carbide substrate includes a first impurity region having a first conductivity type, a second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type, and separated from the first impurity region.
  • a sixth impurity region having the second conductivity type is provided with a trench defined by a side surface that penetrates the third impurity region and the second impurity region to reach the first impurity region, and a bottom portion that is continuous with the side surface.
  • the sixth impurity region has a first region having a third main surface facing the bottom and a second region having a fourth main surface in contact with the first region and facing the second main surface.
  • the impurity concentration in the first region is higher than the impurity concentration in the second region.
  • the fourth impurity region has a fifth main surface facing the second main surface.
  • the second impurity region has a sixth main surface facing the second main surface. In the direction perpendicular to the second main surface, the fifth main surface is between the sixth main surface and the second main surface.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of the silicon carbide semiconductor device according to this embodiment.
  • FIG. 2 is a diagram showing a distribution of impurity concentration in the second pillar region.
  • FIG. 3 is a schematic cross-sectional view showing a configuration of a first modification of the silicon carbide semiconductor device according to the present embodiment, and is a schematic cross-sectional view taken along line III-III in FIG. 4 is a schematic cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 5 is a schematic cross-sectional view taken along the line VV in FIG.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a second modification of the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of the silicon carbide semiconductor device according to this embodiment.
  • FIG. 2 is a diagram showing a distribution of impurity concentration in the second pillar region.
  • FIG. 3 is a schematic cross-sectional view
  • FIG. 7 is a schematic cross-sectional view showing a configuration of a third modification of the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 8 is a schematic cross-sectional view showing a configuration of a fourth modification of the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a configuration of a fifth modification of the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 10 is a schematic cross-sectional view showing the configuration of the sixth modified example of the silicon carbide semiconductor device according to this embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a configuration of a seventh modification of the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 12 is a diagram illustrating a modification of the impurity concentration distribution in the second pillar region.
  • FIG. 13 is a flowchart schematically showing the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 14 is a flowchart schematically showing steps included in the step of preparing the silicon carbide substrate.
  • FIG. 15 is a schematic cross-sectional view showing a first step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 16 is a schematic cross-sectional view showing a second step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 17 is a schematic cross-sectional view showing a third step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 18 is a schematic cross-sectional view showing a fourth step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment, and is a schematic cross-sectional view taken along the line XVIII-XVIII in FIG.
  • FIG. 19 is a schematic cross-sectional view taken along line XIX-XIX in FIG.
  • FIG. 20 is a schematic cross-sectional view showing the fifth step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment, and is a schematic cross-sectional view taken along the line XX-XX in FIG. 21 is a schematic cross-sectional view taken along the line XXI-XXI in FIG.
  • FIG. 22 is a schematic cross-sectional view showing a sixth step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 23 is a schematic cross-sectional view showing a seventh step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 24 is a schematic cross-sectional view showing an eighth step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 25 is a schematic cross-sectional view showing a ninth step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 26 is a schematic cross-sectional view showing a tenth step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 27 is a schematic cross-sectional view illustrating the structure of the MOSFET according to the first and second embodiments.
  • FIG. 28 is a diagram illustrating the relationship between the leakage current and the voltage (V DS ) between the drain electrode and the source electrode.
  • FIG. 29 is a diagram showing the relationship between the characteristic on-resistance and the impurity concentration of the current spreading layer.
  • An object of the present disclosure is to provide a silicon carbide semiconductor device capable of relaxing electric field concentration at the bottom of a gate insulating film and a method for manufacturing the same.
  • a silicon carbide semiconductor device 100 includes a silicon carbide substrate 10, a gate insulating film 21, a first electrode 23, and a second electrode 20.
  • Silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1.
  • Silicon carbide substrate 10 includes a first impurity region 11 having a first conductivity type, a second impurity region 12 provided on first impurity region 11 and having a second conductivity type different from the first conductivity type, A third impurity region 13 provided on second impurity region 12 so as to be separated from impurity region 11 and having the first conductivity type, through third impurity region 13 and second impurity region 12, and A fourth impurity region 14 in contact with the region 11 and having the second conductivity type; and in contact with the first impurity region 11, between the first impurity region 11 and the second main surface 2, and having the first conductivity type And a sixth impurity region 16 in contact with the fifth impurity region 15 and having the second conductivity type.
  • the first main surface 1 is provided with a trench TR defined by a side surface SW that penetrates the third impurity region 13 and the second impurity region 12 to reach the first impurity region 11 and a bottom portion BT that is continuous with the side surface SW. ing.
  • the sixth impurity region 16 has a first region 31 having a third main surface 3 facing the bottom portion BT, and a second region having a fourth main surface 4 in contact with the first region 31 and facing the second main surface 2. Region 32.
  • the impurity concentration of the first region 31 is higher than the impurity concentration of the second region 32.
  • the fourth impurity region 14 has a fifth main surface 5 that faces the second main surface.
  • the second impurity region 12 has a sixth main surface 6 that faces the second main surface 2.
  • the fifth main surface 5 is between the sixth main surface 6 and the second main surface 2.
  • Gate insulating film 21 is in contact with side surface SW and bottom portion BT.
  • First electrode 23 is in contact with third impurity region 13 and fourth impurity region 14 on first main surface 1.
  • the second electrode 20 is in contact with the second main surface 2.
  • silicon carbide substrate 10 includes fifth impurity region 15 having the first conductivity type, and second impurity type having a second conductivity type in contact with fifth impurity region 15. 6 impurity regions 16.
  • the fifth impurity region 15 and the sixth impurity region 16 constitute a super junction structure in which charges are compensated for each other. Therefore, the breakdown voltage of silicon carbide semiconductor device 100 can be improved.
  • the sixth impurity region 16 includes a first region 31 having a third main surface 3 facing the bottom portion BT, and a fourth main surface 4 in contact with the first region 31 and facing the second main surface 2. 2 regions 32.
  • the fifth main surface 5 of the fourth impurity region 14 is between the sixth main surface 6 and the second main surface 2 of the second impurity region 12. Therefore, an equipotential surface is formed between the fourth impurity region 14 and the first region 31. Since the fourth impurity region 14 is connected to the first electrode 23, the equipotential surface approaches the potential of the first electrode 23 (that is, 0 V). As a result, it is possible to suppress the concentration of the electric field on the bottom portion BT of the trench TR. Therefore, the gate insulating film can be prevented from being broken. Therefore, the reliability of the gate insulating film can be improved.
  • the maximum value of the impurity concentration in first region 31 may be 10 times or more the average value of the impurity concentration in second region 32.
  • depletion of first region 31 can be further suppressed when a reverse bias is applied to the silicon carbide semiconductor device.
  • first region 31 may be separated from bottom portion BT. Thereby, the area
  • the width of second region 32 is equal to or greater than the width of bottom portion BT in the direction parallel to second main surface 2. Also good. Thereby, the electric field concentration at the bottom BT of the trench TR can be relaxed.
  • the width of bottom portion BT may be equal to or greater than the width of third main surface 3 in the direction parallel to second main surface 2.
  • the width of third main surface 3 is equal to or less than the width of second region 32 in the direction parallel to second main surface 2. It may be. Thereby, the area
  • angle ⁇ formed between side surface SW and first main surface 1 may be 90 ° or more. Thereby, the mobility in the channel region can be increased. As a result, the on-resistance can be reduced.
  • the impurity concentration of first impurity region 11 is higher than 2 ⁇ 10 16 cm ⁇ 3 and 1 ⁇ 10 18 cm ⁇ 3. It may be less. Thereby, it is possible to maintain a high breakdown voltage while reducing the on-resistance.
  • the impurity concentration of first region 31 may be higher than the impurity concentration of first impurity region 11.
  • the impurity concentration of first impurity region 11 may be higher than the impurity concentration of fifth impurity region 15. Thereby, the on-resistance can be reduced.
  • the impurity concentration of second impurity region 12 may be higher than the impurity concentration of first impurity region 11. Thereby, it is possible to suppress the second impurity region 12 from being punched through due to the depletion layer spreading in the second impurity region 12 from the boundary between the second impurity region 12 and the first impurity region 11.
  • the thickness of first region 31 in the direction perpendicular to second main surface 2 is 0.1 ⁇ m or more. May be.
  • the first region 31 can be prevented from being completely depleted, and the electric field can be further prevented from concentrating on the bottom portion BT of the trench TR.
  • gate insulating film 21 has first portion 21b in contact with side surface SW and second portion 21c in contact with bottom portion BT. You may do it.
  • the thickness of the second portion 21c is larger than the thickness of the first portion 21b.
  • fifth main surface 5 has a bottom portion similar to sixth main surface 6. It may be between BT. As a result, a region through which current flows is widened, so that the on-resistance can be further reduced.
  • fifth main surface 5 is formed of bottom portion BT and third main surface. It may be between 3. Thereby, it is possible to suppress the concentration of the electric field on the bottom portion BT of the trench TR while reducing the on-resistance.
  • fifth main surface 5 corresponds to third main surface 3 and the third main surface 3. It may be between the boundary surface 7 of the first region 31 and the second region 32. Thereby, an equipotential surface is easily formed between the fourth impurity region 14 and the first region 31. As a result, it is possible to further suppress the concentration of the electric field on the bottom portion BT of the trench TR.
  • the method for manufacturing silicon carbide semiconductor device 100 includes the following steps.
  • a silicon carbide substrate 10 having a first main surface 1 and a second main surface 2 opposite to the first main surface 1 is prepared.
  • Gate insulating film 21 in contact with side surface SW and bottom portion BT is formed.
  • a first electrode 23 in contact with third impurity region 13 and fourth impurity region 14 is formed on first main surface 1.
  • a second electrode 20 in contact with the second main surface 2 is formed.
  • Silicon carbide substrate 10 includes a first impurity region 11 having a first conductivity type, a second impurity region 12 provided on first impurity region 11 and having a second conductivity type different from the first conductivity type, A third impurity region 13 provided on second impurity region 12 so as to be separated from impurity region 11 and having the first conductivity type, through third impurity region 13 and second impurity region 12, and A fourth impurity region 14 in contact with the region 11 and having the second conductivity type; and in contact with the first impurity region 11, between the first impurity region 11 and the second main surface 2, and having the first conductivity type And a sixth impurity region 16 in contact with the fifth impurity region 15 and having the second conductivity type.
  • the first main surface 1 is provided with a trench TR defined by a side surface SW that penetrates the third impurity region 13 and the second impurity region 12 to reach the first impurity region 11 and a bottom portion BT that is continuous with the side surface SW. ing.
  • the sixth impurity region 16 has a first region 31 having a third main surface 3 facing the bottom portion BT, and a second region having a fourth main surface 4 in contact with the first region 31 and facing the second main surface 2. Region 32.
  • the impurity concentration of the first region 31 is higher than the impurity concentration of the second region 32.
  • the fourth impurity region 14 has a fifth main surface 5 that faces the second main surface.
  • the second impurity region 12 has a sixth main surface 6 that faces the second main surface 2. In a direction perpendicular to the second main surface 2, the fifth main surface 5 is between the sixth main surface 6 and the second main surface 2.
  • silicon carbide substrate 10 is in contact with fifth impurity region 15 having the first conductivity type, and fifth impurity region 15, and has the second conductivity type. And a sixth impurity region 16 having.
  • the fifth impurity region 15 and the sixth impurity region 16 constitute a super junction structure in which charges are compensated for each other. Therefore, the breakdown voltage of silicon carbide semiconductor device 100 can be improved.
  • the sixth impurity region 16 includes a first region 31 having a third main surface 3 facing the bottom portion BT, and a fourth main surface 4 in contact with the first region 31 and facing the second main surface 2. 2 regions 32.
  • the fifth main surface 5 of the fourth impurity region 14 is between the sixth main surface 6 and the second main surface 2 of the second impurity region 12. Therefore, an equipotential surface is formed between the fourth impurity region 14 and the first region 31. Since the fourth impurity region 14 is connected to the first electrode 23, the equipotential surface approaches the potential of the first electrode 23 (that is, 0 V). As a result, it is possible to suppress the concentration of the electric field on the bottom portion BT of the trench TR. Therefore, the gate insulating film can be prevented from being broken. Therefore, the reliability of the gate insulating film can be improved.
  • the step of preparing silicon carbide substrate 10 includes a step of forming first conductivity type first epitaxial layer 61, and a first epitaxial layer 61.
  • a step of forming the first conductivity type second epitaxial layer 62 and a step of implanting impurity ions capable of imparting the first conductivity type to the second epitaxial layer 62 may be included.
  • the second epitaxial layer 62 has a first portion 17 that becomes an active region and a second portion 19 that surrounds the first portion 17 and becomes a termination region.
  • the first impurity region 11 is formed by implanting impurity ions into the first portion 17 without implanting impurity ions into the second portion 19.
  • the on-resistance can be reduced by increasing the impurity concentration of the first portion 17 serving as the active region.
  • the breakdown voltage can be kept high by reducing the impurity concentration of the second portion 19 serving as the termination region.
  • MOSFET 100 as an example of the silicon carbide semiconductor device according to the present embodiment will be described.
  • the MOSFET 100 includes a silicon carbide substrate 10, a gate insulating film 21, a gate electrode 24, an interlayer insulating film 22, a source electrode 23, and a drain electrode 20.
  • Silicon carbide substrate 10 includes a silicon carbide single crystal substrate 50 and a silicon carbide epitaxial layer 40 on silicon carbide single crystal substrate 50.
  • Silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1.
  • Silicon carbide epitaxial layer 40 constitutes first main surface 1
  • silicon carbide single crystal substrate 50 constitutes second main surface 2.
  • Silicon carbide single crystal substrate 50 and silicon carbide epitaxial layer 40 are made of, for example, polytype 4H hexagonal silicon carbide.
  • Silicon carbide single crystal substrate 50 includes an n-type impurity such as nitrogen (N) and has an n-type (first conductivity type).
  • the maximum diameter of first main surface 1 of the silicon carbide substrate is, for example, 100 mm or more, and preferably 150 mm or more.
  • the first main surface 1 is a surface in which the ⁇ 0001 ⁇ plane or the ⁇ 0001 ⁇ plane is inclined by an off angle of 8 ° or less in the off direction.
  • the first principal surface 1 is a (000-1) plane or a plane in which the (000-1) plane is inclined by an off angle of 8 ° or less in the off direction.
  • the off direction may be, for example, the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the off angle may be, for example, 1 ° or more, or 2 ° or more.
  • the off-angle may be 6 ° or less, or 4 ° or less.
  • the silicon carbide epitaxial layer 40 includes a current spreading layer 11 (first impurity region), a body region 12 (second impurity region), a source region 13 (third impurity region), and a contact region 14 (fourth impurity region). And a first pillar region 15 (fifth impurity region) and a second pillar region 16 (sixth impurity region).
  • Current spreading layer 11 includes an n-type impurity such as nitrogen and has an n-type conductivity type.
  • the concentration of the n-type impurity included in the current spreading layer 11 is, for example, about 1 ⁇ 10 17 cm ⁇ 3 .
  • the concentration of the n-type impurity in the current spreading layer 11 may be higher than 2 ⁇ 10 16 cm ⁇ 3 and lower than 1 ⁇ 10 18 cm ⁇ 3 .
  • the concentration of the n-type impurity in the current spreading layer 11 may be 3 ⁇ 10 16 cm ⁇ 3 or more, or 5 ⁇ 10 16 cm ⁇ 3 or more.
  • the concentration of the n-type impurity in the current spreading layer 11 may be 5 ⁇ 10 17 cm ⁇ 3 or less, or 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the concentration of the n-type impurity in the current spreading layer 11 is higher than the concentration of the n-type impurity in the first pillar region 15, for example.
  • the current spreading layer 11 is on the first pillar region 15 and the second pillar 16 region.
  • the thickness of the current spreading layer 11 is not less than 0.5 ⁇ m and not more than 2.0 ⁇ m, for example.
  • Body region 12 is provided on the current spreading layer 11.
  • Body region 12 includes a p-type impurity such as aluminum (Al), for example, and has a p-type (second conductivity type) conductivity type.
  • the concentration of the p-type impurity in body region 12 is, for example, about 1 ⁇ 10 18 cm ⁇ 3 .
  • the concentration of the p-type impurity in the body region 12 may be 1 ⁇ 10 17 cm ⁇ 3 or more and 2 ⁇ 10 18 cm ⁇ 3 or less.
  • the thickness of body region 12 is not less than 0.2 ⁇ m and not more than 1.0 ⁇ m, for example.
  • the concentration of the p-type impurity in the body region 12 is higher than the concentration of the n-type impurity in the current spreading layer 11.
  • the concentration of the p-type impurity in the body region 12 is at least twice the concentration of the n-type impurity in the current spreading layer 11.
  • the body region 12 has a sixth main surface 6 that faces the second main surface 2. Body region 12 is in contact with current spreading layer 11 at sixth major surface 6.
  • the source region 13 is provided on the body region 12 so as to be separated from the current spreading layer 11 by the body region 12.
  • Source region 13 includes an n-type impurity such as nitrogen or phosphorus (P), and has an n-type conductivity type.
  • the source region 13 constitutes the first main surface 1.
  • the concentration of the n-type impurity in the source region 13 is higher than the concentration of the p-type impurity in the body region 12.
  • the concentration of the n-type impurity contained in the source region 13 is, for example, about 2 ⁇ 10 19 cm ⁇ 3 .
  • the concentration of the n-type impurity in the source region 13 may be 1 ⁇ 10 19 cm ⁇ 3 or more and 2 ⁇ 10 20 cm ⁇ 3 or less.
  • the thickness of the source region 13 is, for example, not less than 0.1 ⁇ m and not more than 0.5 ⁇ m.
  • Contact region 14 contains a p-type impurity such as aluminum and has p-type conductivity.
  • the concentration of the p-type impurity in contact region 14 is higher than the concentration of the p-type impurity in body region 12, for example.
  • Contact region 14 passes through source region 13 and body region 12 and is in contact with current spreading layer 11.
  • the contact region 14 has a fifth main surface 5 that faces the second main surface 2.
  • the contact region 14 constitutes the first main surface 1.
  • the concentration of the p-type impurity in the contact region 14 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the concentration of p-type impurity in contact region 14 in first main surface 1 may be higher than the concentration of p-type impurity in contact region 14 in fifth main surface 5, for example.
  • the concentration of the p-type impurity in contact region 14 in first main surface 1 is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • the concentration of the p-type impurity in contact region 14 on fifth main surface 5 is, for example, about 1 ⁇ 10 18 cm ⁇ 3 .
  • the fifth main surface 5 is between the sixth main surface 6 and the second main surface 2.
  • the fifth main surface 5 is, for example, between the sixth main surface 6 and the bottom portion BT.
  • the first pillar region 15 is in contact with the current spreading layer 11.
  • First pillar region 15 includes an n-type impurity such as nitrogen and has an n-type conductivity type.
  • the first pillar region 15 is between the current spreading layer 11 and the second major surface 2.
  • the concentration of the n-type impurity in the first pillar region 15 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • the concentration of n-type impurities in first pillar region 15 is lower than the concentration of n-type impurities in silicon carbide single crystal substrate 50.
  • the second pillar region 16 is in contact with the first pillar region 15.
  • Second pillar region 16 includes a p-type impurity such as aluminum and has p-type conductivity.
  • the concentration of the p-type impurity in the second pillar region 16 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • the first pillar regions 15 and the second pillar regions 16 are alternately and repeatedly arranged in a direction parallel to the second main surface 2.
  • the first pillar region 15 and the second pillar region 16 constitute a super junction structure.
  • the total value of the width W4 of the first pillar region 15 and the width W3 of the second pillar region 16 is the cell pitch CP.
  • the cell pitch CP is 7 ⁇ m.
  • the cell pitch CP is, for example, not less than 3 ⁇ m and not more than 10 ⁇ m.
  • the width W3 of the second pillar region 16 is, for example, not less than 20% and not more than 80% of the cell pitch CP.
  • the first main surface 1 is provided with a trench TR defined by the side surface SW and the bottom portion BT.
  • Side SW passes through source region 13 and body region 12 and reaches current spreading layer 11.
  • the bottom portion BT is continuous with the side surface SW.
  • the bottom BT is located in the current spreading layer 11.
  • the bottom BT is, for example, a plane parallel to the second main surface 2.
  • the angle ⁇ formed by the side surface SW and the first main surface 1 is, for example, 90 °.
  • the angle ⁇ may be 90 ° or more.
  • Trench TR extends, for example, in a stripe shape along a direction parallel to second main surface 2.
  • Side SW is, for example, a ⁇ 11-20 ⁇ plane (ie, a-plane) or a ⁇ 1-100 ⁇ plane (ie, m-plane).
  • the trenches TR may extend in a honeycomb shape or may be dotted in an island shape.
  • the depth of trench TR is not less than 0.5 ⁇ m and not more than 2.0 ⁇ m, for example.
  • the second pillar region 16 has a first region 31 and a second region 32.
  • the first region 31 has a third main surface 3 that faces the bottom BT.
  • the second area 32 is in contact with the first area 31.
  • the second region 32 has a fourth main surface 4 that faces the second main surface 2.
  • the second region 32 is between the first region 31 and the second major surface 2.
  • the concentration of the p-type impurity in the first region 31 is higher than the concentration of the p-type impurity in the second region 32.
  • the extension direction of the second pillar region 16 is the same as the extension direction of the bottom portion BT of the trench TR.
  • second pillar region 16 faces the entire surface of bottom portion BT of trench TR.
  • the concentration of the p-type impurity in the first region 31 may be different in the direction X perpendicular to the second main surface 2.
  • the first region 31 includes a region in which the concentration of p-type impurities increases, a position showing a maximum value, and a region in which the concentration of p-type impurities decreases in the direction from the third main surface 3 to the fourth main surface 4. And have.
  • the position where the concentration of the p-type impurity has the maximum value is, for example, between the third main surface 3 and the boundary surface 7 (see FIG. 1) between the first region 31 and the second region 32. is there. As shown in FIG.
  • the concentration of the p-type impurity in the second region 32 may be constant in the direction X perpendicular to the second major surface 2.
  • the maximum value N A 1 concentration of p-type impurity of the first region 31 is, for example, the second region 32 the average value of the concentration of p-type impurity N A 2 of more than 10 times, preferably 20 times or more, More preferably, it is 50 times or more.
  • the concentration of the p-type impurity in the first region 31 may be higher than the concentration of the n-type impurity in the current spreading layer 11.
  • the first region 31 may be separated from the bottom BT.
  • a distance H3 between the first region 31 and the bottom portion BT is, for example, not less than 0.1 ⁇ m and not more than 1 ⁇ m.
  • the thickness H1 of the first region 31 is, for example, 0.1 ⁇ m or more, preferably 0.13 ⁇ m or more, and more preferably 0.2 ⁇ m or more.
  • the thickness H1 of the first region 31 is, for example, 1 ⁇ m or less.
  • the thickness H ⁇ b> 2 of the second region 32 is larger than the thickness H ⁇ b> 1 of the first region 31 in the direction X perpendicular to the second major surface 2.
  • a thickness H2 of second region 32 is not less than 3 ⁇ m and not more than 7 ⁇ m, for example.
  • the thickness H2 of the second region 32 is not less than 5 ⁇ m and not more than 7 ⁇ m, for example.
  • the thickness H2 of the second region 32 is, for example, not less than 3 ⁇ m and not more than 5 ⁇ m.
  • the width W3 of the second region 32 may be, for example, the same as the width W1 of the bottom BT, or may be equal to or greater than the width W1 of the bottom BT.
  • the width W3 of the second region 32 is, for example, not less than 2 ⁇ m and not more than 3 ⁇ m.
  • the width W1 of the bottom BT may be the same as the width of the third main surface 3, or may be greater than or equal to the width of the third main surface 3.
  • the width W1 of the bottom BT is substantially the same as the width of the first region 31.
  • the width W2 of the first region 31 is substantially the same as the width W3 of the second region 32.
  • the gate insulating film 21 is in contact with the side surface SW and the bottom portion BT.
  • the gate insulating film 21 includes, for example, a first portion 21b in contact with the side surface SW, a second portion 21c in contact with the bottom portion BT, and a third portion 21a in contact with the first main surface 1.
  • the thickness of the second portion 21c is larger than the thickness of the first portion 21b.
  • the thickness of the first portion 21b is the thickness of the first portion 21b in the direction perpendicular to the side surface SW.
  • the thickness of the second portion 21c is the thickness of the second portion 21c in the direction perpendicular to the bottom portion BT.
  • the thickness of the second portion 21c is not less than 1.5 times and not more than 20 times the thickness of the first portion 21b.
  • the gate insulating film 21 is, for example, an oxide film. Gate insulating film 21 is made of, for example, a material containing silicon dioxide.
  • the second portion 21c contacts the current spreading layer 11 at the bottom BT.
  • First portion 21b is in contact with each of source region 13, body region 12, and current spreading layer 11 at side surface SW.
  • the third portion 21 a may be in contact with the source region 13 on the first main surface 1.
  • the gate electrode 24 is provided on the gate insulating film 21.
  • the gate electrode 24 is made of, for example, polysilicon containing a conductive impurity.
  • the gate electrode 24 may be in contact with the first portion 21b, the second portion 21c, and the third portion 21a of the gate insulating film 21.
  • Gate electrode 24 is arranged inside trench TR.
  • the source electrode 23 is provided on the first main surface 1. Source electrode 23 is in contact with source region 13 and contact region 14 on first main surface 1.
  • the source electrode 23 is made of a material containing, for example, Ti, Al, and Si.
  • the source electrode 23 is in ohmic contact with the source region 13. Preferably, the source electrode 23 is in ohmic contact with the contact region 14.
  • the drain electrode 20 is in contact with the second main surface 2. Drain electrode 20 is in contact with silicon carbide single crystal substrate 50 at second main surface 2. The drain electrode 20 is electrically connected to the first pillar region 15.
  • the drain electrode 20 is made of a material containing, for example, NiSi or TiAlSi.
  • the interlayer insulating film 22 is provided in contact with the gate electrode 24 and the gate insulating film 21.
  • Interlayer insulating film 22 is made of, for example, a material containing silicon dioxide.
  • the interlayer insulating film 22 electrically insulates the gate electrode 24 and the source electrode 23 from each other. A part of the interlayer insulating film 22 may be provided inside the trench TR.
  • connection portion 33 includes a p-type impurity such as aluminum and has p-type conductivity.
  • the conductivity type of the connection portion 33 is the same as that of the contact region 14 and the first region 31.
  • the concentration of the p-type impurity in the connection portion 33 may be the same as the concentration of the p-type impurity in the first region 31.
  • the longitudinal direction (extension direction) of the first region 31 may be the same as the longitudinal direction (extension direction) of the contact region 14.
  • the first region 31 is provided along the bottom BT.
  • the bottom portion BT overlaps the first region 31 when viewed from the direction X perpendicular to the second main surface 2.
  • the connecting portion 33 is in contact with the first pillar region 15 at one end face and the other end face in the longitudinal direction of the first region 31. In other words, the connection portion 33 is sandwiched between the first pillar regions 15 when viewed from the direction X perpendicular to the second main surface 2.
  • the connecting portion 33 is in contact with the current spreading layer 11 at one end face in a direction perpendicular to the second main surface 2, and is in contact with the first pillar region 15 at the other end face.
  • the connecting portion 33 when viewed from a direction perpendicular to both the direction X perpendicular to the second principal surface 2 and the direction Y parallel to the second principal surface 2 (hereinafter also referred to as a sectional view), the connecting portion 33 is sandwiched between the current spreading layer 11 and the first pillar region 15.
  • the connecting portion 33 faces the body region 12.
  • the current spreading layer 11 is sandwiched between the body region 12 and the connection portion 33.
  • the width W2 of the third main surface 3 of the first region 31 may be larger than the width W1 of the bottom portion BT.
  • the width W3 of the second region 32 may be larger than the width W1 of the bottom portion BT.
  • the side portion of the first region 31 is between the side surface SW of the trench TR and the side portion of the contact region 14.
  • a part of the first region 31 faces the body region 12.
  • a part of the first region 31 and the second region 32 overlaps the body region 12 when viewed from the direction perpendicular to the second main surface 2.
  • the width W2 of the third main surface 3 of the first region 31 may be smaller than the width W1 of the bottom portion BT.
  • the width W2 of the third main surface 3 of the first region 31 may be equal to or less than the width W3 of the second region 32, or from the width W3 of the second region 32. May be small.
  • the width W3 of the second region 32 is larger than the width W1 of the bottom portion BT.
  • the side surface SW of the trench TR and the side portion of the first region 31 are between the side portions of the second region 32.
  • a part of the second region 32 faces the body region 12 and the bottom portion BT.
  • the first region 31 may be included in the bottom portion BT when viewed from the direction perpendicular to the second major surface 2.
  • angle ⁇ between side surface SW of trench TR and first main surface 1 may be larger than 90 °.
  • Side SW may be, for example, a surface inclined by 50 ° or more and 70 ° or less with respect to the ⁇ 0001 ⁇ plane.
  • the side surface SW is a surface inclined by 50 ° or more and 70 ° or less with respect to the (000-1) plane.
  • Side SW may include, for example, a (0-33-8) plane.
  • the width of the trench TR is widened.
  • the first region 31 faces both the bottom portion BT and the side surface SW. In other words, the bottom portion BT and the side surface SW overlap the first region 31 in the direction perpendicular to the second main surface 2.
  • the fifth main surface 5 of the contact region 14 may be between the bottom BT and the third main surface 3 in a direction perpendicular to the second main surface 2.
  • the fifth principal surface 5 is located on the second principal surface 2 side with respect to the bottom portion BT, and is located on the one principal surface 1 side with respect to the third principal surface 3.
  • a side surface of contact region 14 faces corner C of trench TR.
  • the fifth main surface 5 is formed between the third main surface 3 and the boundary surface 7 between the first region 31 and the second region 32. It may be in between.
  • the fifth main surface 5 is located closer to the second main surface 2 than the third main surface 3 and is closer to the first main surface 1 than the boundary surface 7.
  • the side surface of the contact region 14 faces the corner C of the trench TR and the side surface of the first region 31.
  • a side surface of the contact region 14 is in contact with the current spreading layer 11 and the first pillar region 15.
  • the fifth major surface 5 is in contact with the first pillar region 15.
  • the first region 31 may be in contact with the bottom BT of the trench TR.
  • the first region 31 may be in contact with a part of the bottom portion BT, or may be in contact with the entire bottom portion BT.
  • the width W2 of the first region 31 may be wider, narrower, or the same as the width W1 of the bottom BT. Since the first region 31 is in contact with the bottom BT, it is possible to effectively suppress the concentration of the electric field on the bottom BT of the trench TR.
  • the concentration of the p-type impurity in the first region 31 may be substantially constant from the third main surface 3 toward the fourth main surface 4.
  • the concentration of the p-type impurity in the first region 31 is substantially constant.
  • the average value N A 1 of the p-type impurity concentration in the first region 31 is smaller than the average value N A 2 of the p-type impurity concentration in the second region 32.
  • the concentration of the p-type impurity and the concentration of the n-type impurity in each impurity region can be measured by, for example, SCM (Scanning Capacitance Microscope) or SIMS (Secondary Ion Mass Spectrometry).
  • the third main surface 3, the fourth main surface 4, the fifth main surface 5 and the sixth main surface 6 are boundary surfaces between the p-type region and the n-type region.
  • the position of the boundary surface between the p-type region and the n-type region can be specified by SIMS, for example.
  • a step of preparing a silicon carbide substrate (S10: FIG. 13) is performed.
  • a silicon carbide single crystal substrate 50 is prepared by slicing a silicon carbide ingot (not shown) manufactured by a sublimation method.
  • a step of forming the first epitaxial layer 61 (S11: FIG. 14) is performed.
  • a silicon carbide single crystal substrate is formed by a CVD (Chemical Vapor Deposition) method using a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen (H 2 ) as a carrier gas.
  • CVD Chemical Vapor Deposition
  • a first epitaxial layer 61 is formed on 50 (see FIG. 15). During epitaxial growth, for example, an n-type impurity such as nitrogen is introduced into the first epitaxial layer 61. First epitaxial layer 61 has n-type conductivity. The concentration of n-type impurity in first epitaxial layer 61 is lower than the concentration of n-type impurity in silicon carbide single crystal substrate 50.
  • the step of forming the second region is performed.
  • a recess is provided on the surface of the first epitaxial layer 61 by RIE (Reactive Ion Etching).
  • a p-type epitaxial layer is formed in the recess provided in the first epitaxial layer 61 by, for example, a CVD method using a mixed gas of silane and propane as a source gas and using, for example, hydrogen as a carrier gas ( (See FIG. 16).
  • a p-type impurity such as aluminum is introduced into the p-type epitaxial layer. Thereby, the second region 32 is formed.
  • the width W3 of the second region 32 is, for example, not less than 2 ⁇ m and not more than 3 ⁇ m.
  • the second region 32 may be formed by implanting p-type impurity ions such as aluminum ions into the first epitaxial layer 61.
  • the step of forming the first region is performed.
  • the first region 31 is formed by implanting p-type impurity ions such as aluminum into the surface layer portion of the second region 32 (FIG. 17).
  • the concentration of the p-type impurity included in the first region 31 is higher than the concentration of the p-type impurity included in the second region 32.
  • the thickness H1 of the first region 31 is not less than 0.1 ⁇ m and not more than 1 ⁇ m, for example.
  • the thickness H2 of the second region 32 is larger than the thickness H1 of the first region 31.
  • a thickness H2 of second region 32 is not less than 3 ⁇ m and not more than 7 ⁇ m, for example.
  • a region other than the first region 31 and the second region 32 becomes the first pillar region 15.
  • the first region 31 and the second region 32 constitute the second pillar region 16.
  • the step of forming the second epitaxial layer 62 (S14: FIG. 14) is performed.
  • the second epitaxial layer 62 is formed on the first epitaxial layer 61 by a CVD method using a mixed gas of silane and propane as a source gas and using, for example, hydrogen as a carrier gas (see FIG. 18).
  • an n-type impurity such as nitrogen is introduced into the second epitaxial layer 62.
  • Second epitaxial layer 62 has n-type conductivity.
  • the second epitaxial layer 62 has a first portion 17 that becomes an active region, and a second portion 19 that surrounds the first portion 17 and becomes a termination region.
  • the termination region is a region where a breakdown voltage structure such as a guard ring or a field stop is formed.
  • n-type impurity ions capable of imparting n-type, such as nitrogen, are implanted into the second epitaxial layer 62 along the direction of arrow A (see FIG. 20).
  • n-type impurity ions are implanted into the first portion 17 without implanting n-type impurity ions into the second portion 19 (see FIG. 21).
  • the current spreading layer 11 is formed. As shown in FIG. 21, the current spreading layer 11 is formed so as to be surrounded by the boundary portion 18 between the first portion 17 and the second portion 19 when viewed from the direction perpendicular to the second main surface 2.
  • the concentration of the n-type impurity in the current spreading layer 11 is higher than the concentration of the n-type impurity in the second portion 19 of the second epitaxial layer 62.
  • a step of implanting p-type impurity ions (S16: FIG. 14) is performed. For example, a mask layer having an opening is formed on a region where the contact region 14 is formed.
  • p-type impurity ions capable of imparting p-type, such as aluminum ions are implanted into second epitaxial layer 62. Thereby, the first p-type region 14a is formed (see FIG. 22).
  • a step of forming the third epitaxial layer 63 (S17: FIG. 14) is performed.
  • the third epitaxial layer 63 is formed on the second epitaxial layer 62 by a CVD method using a mixed gas of silane and propane as the source gas and using hydrogen as the carrier gas, for example (see FIG. 18).
  • an n-type impurity such as nitrogen is introduced into the third epitaxial layer 63.
  • Third epitaxial layer 63 has n-type conductivity.
  • body region 12 is formed by implanting p-type impurity ions such as aluminum ions into third epitaxial layer 63.
  • n-type impurity ions such as phosphorus ions are implanted into body region 12 at a depth shallower than body region 12, thereby forming source region 13.
  • Body region 12 and source region 13 constitute third epitaxial layer 63 (see FIG. 23).
  • a step of implanting p-type impurity ions (S18: FIG. 14) is performed.
  • a mask layer (not shown) having an opening is formed on a region where the contact region 14 is to be formed.
  • p-type impurity ions capable of imparting p-type, such as aluminum ions are implanted into third epitaxial layer 63.
  • the second p-type region 14b is formed (see FIG. 22).
  • the second p-type region 14b is formed so as to be connected to the first p-type region 14a.
  • the first p-type region 14 a and the second p-type region 14 b constitute a contact region 14.
  • Contact region 14 and source region 13 constitute first main surface 1.
  • activation annealing is performed to activate the impurity ions implanted into the silicon carbide substrate 10.
  • the temperature of activation annealing is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the activation annealing time is, for example, about 30 minutes.
  • the atmosphere of activation annealing is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • a step of forming a trench is performed.
  • a mask layer (not shown) having an opening is formed on the first main surface 1.
  • a silicon oxide film or the like can be used as the mask layer.
  • the opening is formed corresponding to the position of trench TR (FIG. 1).
  • the source region 13, the body region 12, and a part of the current spreading layer 11 are removed by etching.
  • an etching method for example, reactive ion etching, particularly inductively coupled plasma reactive ion etching can be used.
  • trench TR is formed by etching.
  • Trench TR is defined by side surface SW that is substantially perpendicular to first main surface 1 and bottom portion BT that is continuous with side surface SW and is substantially parallel to first main surface 1.
  • the width W1 of the bottom portion BT of the trench TR may be the same as the width W3 of the second pillar region 16, may be small, or may be large.
  • silicon carbide substrate 10 is prepared (see FIG. 24).
  • Silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1.
  • Silicon carbide substrate 10 is provided on n-type current spreading layer 11, current spreading layer 11, and p-type body region 12 is provided on body region 12 so as to be separated from current spreading layer 11.
  • a second pillar region 16 that is in contact with the first pillar region 15 and has a p-type.
  • the first main surface 1 is provided with a trench TR defined by a side surface SW that penetrates the source region 13 and the body region 12 to reach the first pillar region 15 and a bottom portion BT continuous with the side surface SW.
  • the second pillar region 16 has a first region 31 having a third main surface 3 facing the bottom portion BT, and a second region having a fourth main surface 4 in contact with the first region 31 and facing the second main surface 2. Region 32.
  • the concentration of the p-type impurity in the first region 31 is higher than the concentration of the p-type impurity in the second region 32.
  • the contact region 14 has a fifth main surface 5 that faces the second main surface.
  • the body region 12 has a sixth main surface 6 that faces the second main surface 2. In a direction perpendicular to the second main surface 2, the fifth main surface 5 is between the sixth main surface 6 and the second main surface 2.
  • a step of forming a gate insulating film is performed. For example, by thermally oxidizing silicon carbide substrate 10, gate insulating film 21 in contact with source region 13, body region 12, current spreading layer 11, and contact region 14 is formed. Specifically, silicon carbide substrate 10 is heated at a temperature of, for example, 1300 ° C. or higher and 1400 ° C. or lower in an atmosphere containing oxygen. Thereby, the first main surface 1 and the gate insulating film 21 in contact with the side surface SW and the bottom portion BT are formed (see FIG. 25).
  • the gate insulating film 21 includes, for example, a first portion 21b in contact with the side surface SW, a second portion 21c in contact with the bottom portion BT, and a third portion 21a in contact with the first main surface 1.
  • the thickness of the second portion 21c is larger than the thickness of the first portion 21b.
  • the second portion 21c contacts the current spreading layer 11 at the bottom BT.
  • First portion 21b is in contact with each of source region 13, body region 12, and current spreading layer 11 at side surface SW.
  • Third portion 21 a is in contact with source region 13 and contact region 14 on first main surface 1.
  • heat treatment may be performed on the silicon carbide substrate 10 in a nitrogen monoxide (NO) gas atmosphere.
  • NO nitrogen monoxide
  • silicon carbide substrate 10 is held for about 1 hour under conditions of, for example, 1100 ° C. or higher and 1400 ° C. or lower.
  • nitrogen atoms are introduced into the interface region between the gate insulating film 21 and the body region 12.
  • the formation of interface states in the interface region is suppressed, so that channel mobility can be improved.
  • Ar annealing using argon (Ar) as an atmospheric gas may be performed.
  • the heating temperature for Ar annealing is, for example, equal to or higher than the heating temperature for NO annealing.
  • the Ar annealing time is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between the gate insulating film 21 and the body region 12 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • the gate electrode 24 is formed on the gate insulating film 21.
  • the gate electrode 24 is formed by, for example, LP-CVD (Low Pressure Chemical Vapor Deposition) method.
  • the gate electrode 24 is formed so as to face each of the source region 13, the body region 12, and the current spreading layer 11.
  • the step of forming the interlayer insulating film 22 (S40: FIG. 13) is performed. Specifically, the interlayer insulating film 22 is formed so as to cover the gate electrode 24 and to be in contact with the gate insulating film 21.
  • the interlayer insulating film 22 is formed by, for example, a CVD method.
  • Interlayer insulating film 22 is a material containing, for example, silicon dioxide. A part of the interlayer insulating film 22 may be formed inside the trench TR.
  • a step of forming a source electrode (S50: FIG. 13) is performed. For example, etching is performed so that openings are formed in the interlayer insulating film 22 and the gate insulating film 21, so that the source region 13 and the contact region 14 are exposed from the interlayer insulating film 22 and the gate insulating film 21 in the openings. (See FIG. 26).
  • source electrode 23 in contact with source region 13 and contact region 14 on first main surface 1 is formed.
  • the source electrode 23 is formed by, for example, a sputtering method.
  • Source electrode 23 is made of, for example, a material containing Ti, Al, and Si.
  • Source electrode 23 in contact with source region 13 and contact region 14 is held at a temperature of 900 ° C. to 1100 ° C. for about 5 minutes, for example. Thereby, at least a part of source electrode 23 reacts with silicon included in silicon carbide substrate 10 to be silicided. As a result, the source electrode 23 that is in ohmic contact with the source region 13 is formed. Preferably, the source electrode 23 is in ohmic contact with the contact region 14.
  • a step of forming a drain electrode (S60: FIG. 13) is performed.
  • the drain electrode 20 in contact with the second main surface 2 is formed by sputtering.
  • the drain electrode 20 is made of a material containing, for example, NiSi or TiAlSi.
  • the MOSFET 100 (FIG. 1) according to the present embodiment is completed.
  • thermal etching is further performed in the step of forming the trench (S19: FIG. 14). Is desirable.
  • the thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • the atmosphere includes, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • the carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the n-type is the first conductivity type and the p-type is the second conductivity type.
  • the p-type may be the first conductivity type and the n-type may be the second conductivity type.
  • the MOSFET is described as an example of the silicon carbide semiconductor device.
  • the silicon carbide semiconductor device may be, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • silicon carbide substrate 10 includes a first pillar region 15 having an n-type and a second pillar region 16 having a p-type in contact with first pillar region 15.
  • the first pillar region 15 and the second pillar region 16 constitute a super junction structure in which charges are compensated for each other. Therefore, the breakdown voltage of MOSFET 100 can be improved.
  • the second pillar region 16 includes a first region 31 having a third main surface 3 facing the bottom portion BT, and a fourth main surface 4 in contact with the first region 31 and facing the second main surface 2. 2 regions 32.
  • the fifth main surface 5 of the contact region 14 is between the sixth main surface 6 and the second main surface 2 of the body region 12 in a direction perpendicular to the second main surface 2. Therefore, an equipotential surface is formed between the contact region 14 and the first region 31. Since the contact region 14 is connected to the source electrode 23, the equipotential surface approaches the potential of the source electrode 23 (that is, 0 V). As a result, it is possible to suppress the concentration of the electric field on the bottom portion BT of the trench TR. Therefore, the gate insulating film can be prevented from being broken. Therefore, the reliability of the gate insulating film can be improved.
  • the maximum value of the impurity concentration of the first region 31 is 10 times or more the average value of the impurity concentration of the second region 32.
  • the first region 31 is separated from the bottom portion BT. Thereby, the area
  • the width of second region 32 is equal to or greater than the width of bottom portion BT in the direction parallel to second main surface 2.
  • the width of bottom portion BT is equal to or greater than the width of third main surface 3 in the direction parallel to second main surface 2.
  • the width of the third main surface 3 is equal to or smaller than the width of the second region 32 in the direction parallel to the second main surface 2.
  • the angle ⁇ formed by the side surface SW and the first main surface 1 is 90 ° or more. Therefore, the mobility in the channel region can be increased. As a result, the on-resistance can be reduced.
  • the concentration of the n-type impurity in the current spreading layer 11 is higher than 2 ⁇ 10 16 cm ⁇ 3 and lower than 1 ⁇ 10 18 cm ⁇ 3 . Therefore, it is possible to maintain a high breakdown voltage while reducing the on-resistance.
  • the concentration of the p-type impurity in the first region 31 may be higher than the concentration of the n-type impurity in the current spreading layer 11.
  • the impurity concentration of the current spreading layer 11 is higher than the impurity concentration of the first pillar region 15. Therefore, the on-resistance can be reduced.
  • the impurity concentration of the body region 12 is higher than the impurity concentration of the current spreading layer 11.
  • the depletion layer spreads in the body region 12 from the boundary between the body region 12 and the current spreading layer 11, thereby preventing the body region 12 from punching through.
  • the concentration of the n-type impurity in the source region 13 is higher than the concentration of the p-type impurity in the body region 12.
  • the thickness of the first region 31 is 0.1 ⁇ m or more in the direction perpendicular to the second main surface 2. It is possible to further suppress the concentration of the electric field on the bottom portion BT of the trench TR.
  • the gate insulating film 21 has the first portion 21b in contact with the side surface SW and the second portion 21c in contact with the bottom portion BT.
  • the thickness of the second portion 21c is larger than the thickness of the first portion 21b.
  • the fifth main surface 5 is between the sixth main surface 6 and the bottom portion BT in the direction perpendicular to the second main surface 2.
  • the fifth main surface 5 may be between the bottom portion BT and the third main surface 3 in the direction perpendicular to the second main surface 2. Therefore, it is possible to suppress the concentration of the electric field on the bottom portion BT of the trench TR while reducing the on-resistance.
  • the fifth main surface 5 is the boundary surface 7 between the third main surface 3, the first region 31 and the second region 32 in the direction perpendicular to the second main surface 2. It may be between. Thereby, an equipotential surface is easily formed between the contact region 14 and the first region 31. As a result, it is possible to further suppress the concentration of the electric field on the bottom portion BT of the trench TR.
  • silicon carbide substrate 10 includes first pillar region 15 having n-type and second pillar region 16 having p-type in contact with first pillar region 15. Including.
  • the first pillar region 15 and the second pillar region 16 constitute a super junction structure in which charges are compensated for each other. Therefore, the breakdown voltage of MOSFET 100 can be improved.
  • the second pillar region 16 includes a first region 31 having a third main surface 3 facing the bottom portion BT, and a fourth main surface 4 in contact with the first region 31 and facing the second main surface 2. 2 regions 32.
  • the fifth main surface 5 of the contact region 14 is between the sixth main surface 6 and the second main surface 2 of the body region 12 in a direction perpendicular to the second main surface 2. Therefore, an equipotential surface is formed between the contact region 14 and the first region 31. Since the contact region 14 is connected to the source electrode 23, the equipotential surface approaches the potential of the source electrode 23 (that is, 0 V). As a result, it is possible to suppress the concentration of the electric field on the bottom portion BT of the trench TR. Therefore, the gate insulating film can be prevented from being broken. Therefore, the reliability of the gate insulating film can be improved.
  • the step of preparing silicon carbide substrate 10 includes the step of forming first conductivity type first epitaxial layer 61, the first epitaxial layer 61 on the first epitaxial layer 61.
  • the method includes a step of forming a conductive type second epitaxial layer 62 and a step of implanting impurity ions capable of imparting the first conductivity type to the second epitaxial layer 62.
  • the second epitaxial layer 62 has a first portion 17 that becomes an active region and a second portion 19 that surrounds the first portion 17 and becomes a termination region.
  • the first impurity region 11 is formed by implanting impurity ions into the first portion 17 without implanting impurity ions into the second portion 19.
  • the on-resistance can be reduced by increasing the impurity concentration of the first portion 17 serving as the active region.
  • the breakdown voltage can be kept high by reducing the impurity concentration of the second portion 19 serving as the termination region.
  • the concentration of the n-type impurity in the current spreading layer 11 of the MOSFETs according to samples 1 to 4 is 5 ⁇ 10 15 cm ⁇ 3 , 1 ⁇ 10 16 cm ⁇ 3 , 1 ⁇ 10 17 cm ⁇ 3 and It was set to 1 ⁇ 10 18 cm ⁇ 3 .
  • the configuration other than the n-type impurity concentration in the current spreading layer 11 is the same.
  • the silicon carbide epitaxial layer 40 of the MOSFET includes a current spreading layer 11, a body region 12, a source region 13, a contact region 14, a first pillar region 15, The second pillar region 16 is mainly included.
  • the thickness H8 of the current spreading layer 11 was 1 ⁇ m.
  • the thickness H6 of the second epitaxial layer was 1.5 ⁇ m.
  • the concentration of the n-type impurity included in the first pillar region 15 was 3 ⁇ 10 16 cm ⁇ 3 .
  • the thickness H7 of the first pillar region 15 was 6 ⁇ m.
  • the width W4 of the first pillar region 15 was 5.0 ⁇ m.
  • the second pillar region 16 includes a first region 31 and a second region 32.
  • the concentration of the p-type impurity included in the first region 31 was set to 2 ⁇ 10 18 cm ⁇ 3 .
  • the concentration of the p-type impurity contained in the second region 32 was set to 7 ⁇ 10 16 cm ⁇ 3 .
  • the thickness H2 of the second region 32 was 3 ⁇ m.
  • the width W3 of the second pillar region 16 was 2.0 ⁇ m.
  • the contact region 14 has a first contact region portion 14c and a second contact region portion 14d.
  • the concentration of the p-type impurity included in the first contact region portion 14c was 1 ⁇ 10 20 cm ⁇ 3 .
  • the thickness H4 of the first contact region portion 14c was set to 0.5 ⁇ m.
  • the concentration of the p-type impurity included in the second contact region portion 14d was 8 ⁇ 10 17 cm ⁇ 3 .
  • the thickness H5 of the second contact region portion 14d was 1.3 ⁇ m.
  • the relationship between the current spreading layer 11 and the breakdown voltage of the MOSFET was examined. Specifically, the relationship between the voltage V DS and the leakage current is applied between the drain electrode and the source electrode is obtained by simulation. As shown in FIG. 28, the breakdown voltages of the MOSFETs according to Samples 1 and 2 were both about 800V. The breakdown voltages of the MOSFETs according to Samples 3 and 4 were about 600V and about 50V, respectively. It was assumed that the V DS when the leakage current was 1 ⁇ 10 ⁇ 2 A / cm 2 was the breakdown voltage.
  • the n-type impurity concentration in the current spreading layer 11 is 1 ⁇ 10 17 cm ⁇ 3 (sample 3)
  • the n-type impurity concentration in the current spreading layer 11 is 1 ⁇ 10 10 although it has the ability to maintain the breakdown voltage.
  • the ability to maintain the withstand voltage decreases rapidly. From the above results, it became clear that it is desirable to set the concentration of the n-type impurity in the current spreading layer 11 lower than 1 ⁇ 10 18 cm ⁇ 3 .
  • the concentration of the n-type impurity in the current spreading layer 11 of the MOSFET according to nine types of samples is 1.3 ⁇ 10 16 cm ⁇ 3 , 1.5 ⁇ 10 16 cm ⁇ 3 , and 2.0 ⁇ , respectively.
  • the configuration other than the concentration of the n-type impurity in the current spreading layer 11 of the MOSFET according to the second embodiment is the same as the configuration of the MOSFET according to the first embodiment.
  • MOSFET on-resistance was divided into channel resistance, drift resistance, substrate resistance, and other resistances.
  • the channel resistance, drift resistance, substrate resistance and other resistances respectively 0.4m ⁇ cm 2, 0.3m ⁇ cm 2, 0.2m ⁇ cm 2 and 0.1 m ⁇ cm 2 .
  • the resistance of the current spreading layer becomes larger than the resistance of other elements, and the resistance of the current spreading layer becomes dominant.
  • the resistance of the current spreading layer is approximately the same as the resistance of other elements.
  • the resistance of the current spreading layer is smaller than the resistance of other elements, and the change in resistance of the current spreading layer with respect to the change in impurity concentration is negligibly small.
  • the resistance of the current spreading layer is preferably less than or equal to the drift resistance (that is, the resistance of the first pillar region). Specifically, the resistance of the current spreading layer is desirably 0.3 m ⁇ cm 2 or less. In this case, the current spreading layer is higher than 2.0 ⁇ 10 16 cm ⁇ 3 . The resistance of the current spreading layer is more preferably less than or equal to other resistances. Specifically, the resistance of the current spreading layer is more preferably 0.1 m ⁇ cm 2 or less. In this case, the current spreading layer is 5.0 ⁇ 10 16 cm ⁇ 3 or more. From the above results, it became clear that it is desirable to make the concentration of the n-type impurity in the current spreading layer 11 higher than 2 ⁇ 10 16 cm ⁇ 3 .

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Abstract

炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを有している。炭化珪素基板は、第１不純物領域と、第２不純物領域と、第３不純物領域と、第４不純物領域と、第５不純物領域と、第６不純物領域とを含む。炭化珪素基板の第１主面には、側面と、底部とにより規定されるトレンチが設けられている。第６不純物領域は、底部に対面する第１領域と、炭化珪素基板の第２主面と対面する第２領域とを有する。第１領域の不純物濃度は、第２領域の不純物濃度よりも高い。第２主面に対して垂直な方向において、第４不純物領域の第５主面は、第２不純物領域の第６主面と第２主面との間にある。

Description

炭化珪素半導体装置およびその製造方法
　本開示は、炭化珪素半導体装置およびその製造方法に関する。本出願は、２０１６年４月１４日に出願した日本特許出願である特願２０１６－０８１１１８号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　たとえば特開２０１２－６４６５９号公報（特許文献１）、特開２０１３－１６５１９７号公報（特許文献２）および特開２０１３－１６５１９８号公報（特許文献３）などには、炭化珪素基板の主表面にゲートトレンチが設けられたトレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が開示されている。炭化珪素基板の内部には、ｎ型領域とｐ型領域とが交互に繰り返し並べられたスーパージャンクション構造が設けられている。
特開２０１２－６４６５９号公報 特開２０１３－１６５１９７号公報 特開２０１３－１６５１９８号公報
　本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、第１電極と、第２電極とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域と、第３不純物領域および第２不純物領域を貫通し、第１不純物領域に接し、かつ第２導電型を有する第４不純物領域と、第１不純物領域に接し、第１不純物領域と第２主面との間にあり、かつ第１導電型を有する第５不純物領域と、第５不純物領域と接し、かつ第２導電型を有する第６不純物領域とを含む。第１主面には、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、側面と連なる底部とにより規定されるトレンチが設けられている。第６不純物領域は、底部に対面する第３主面を有する第１領域と、第１領域と接し、かつ第２主面と対面する第４主面を有する第２領域とを有する。第１領域の不純物濃度は、第２領域の不純物濃度よりも高い。第４不純物領域は、第２主面に対面する第５主面を有する。第２不純物領域は、第２主面に対面する第６主面を有する。第２主面に対して垂直な方向において、第５主面は、第６主面と第２主面との間にある。ゲート絶縁膜は、側面および底部に接する。第１電極は、第１主面において第３不純物領域および第４不純物領域と接する。第２電極は、第２主面と接する。
　本開示に係る炭化珪素半導体装置の製造方法は、以下の工程を備えている。第１主面と、第１主面と反対側の第２主面とを有する炭化珪素基板が準備される。側面および底部に接するゲート絶縁膜が形成される。第１主面において第３不純物領域および第４不純物領域と接する第１電極が形成される。第２主面と接する第２電極が形成される。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域と、第３不純物領域および第２不純物領域を貫通し、第１不純物領域に接し、かつ第２導電型を有する第４不純物領域と、第１不純物領域に接し、第１不純物領域と第２主面との間にあり、かつ第１導電型を有する第５不純物領域と、第５不純物領域と接し、かつ第２導電型を有する第６不純物領域とを含む。第１主面には、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、側面と連なる底部とにより規定されるトレンチが設けられている。第６不純物領域は、底部に対面する第３主面を有する第１領域と、第１領域と接し、かつ第２主面と対面する第４主面を有する第２領域とを有する。第１領域の不純物濃度は、第２領域の不純物濃度よりも高い。第４不純物領域は、第２主面に対面する第５主面を有する。第２不純物領域は、第２主面に対面する第６主面を有する。第２主面に対して垂直な方向において、第５主面は、第６主面と第２主面との間にある。
図１は、本実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。 図２は、第２ピラー領域における不純物濃度の分布を示す図である。 図３は、本実施形態に係る炭化珪素半導体装置の第１変形例の構成を示す断面模式図であり、図４のＩＩＩ－ＩＩＩ線に沿った矢視断面模式図である。 図４は、図３のＩＶ－ＩＶ線に沿った矢視断面模式図である。 図５は、図４のＶ－Ｖ線に沿った矢視断面模式図である。 図６は、本実施形態に係る炭化珪素半導体装置の第２変形例の構成を示す断面模式図である。 図７は、本実施形態に係る炭化珪素半導体装置の第３変形例の構成を示す断面模式図である。 図８は、本実施形態に係る炭化珪素半導体装置の第４変形例の構成を示す断面模式図である。 図９は、本実施形態に係る炭化珪素半導体装置の第５変形例の構成を示す断面模式図である。 図１０は、本実施形態に係る炭化珪素半導体装置の第６変形例の構成を示す断面模式図である。 図１１は、本実施形態に係る炭化珪素半導体装置の第７変形例の構成を示す断面模式図である。 図１２は、第２ピラー領域における不純物濃度の分布の変形例を示す図である。 図１３は、本実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 図１４は、炭化珪素基板を準備する工程が含む工程を概略的に示すフロー図である。 図１５は、本実施形態に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。 図１６は、本実施形態に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。 図１７は、本実施形態に係る炭化珪素半導体装置の製造方法の第３工程を示す断面模式図である。 図１８は、本実施形態に係る炭化珪素半導体装置の製造方法の第４工程を示す断面模式図であり、図１９のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った矢視断面模式図である。 図１９は、図１８のＸＩＸ－ＸＩＸ線に沿った矢視断面模式図である。 図２０は、本実施形態に係る炭化珪素半導体装置の製造方法の第５工程を示す断面模式図であり、図２１のＸＸ－ＸＸ線に沿った矢視断面模式図である。 図２１は、図２０のＸＸＩ－ＸＸＩ線に沿った矢視断面模式図である。 図２２は、本実施形態に係る炭化珪素半導体装置の製造方法の第６工程を示す断面模式図である。 図２３は、本実施形態に係る炭化珪素半導体装置の製造方法の第７工程を示す断面模式図である。 図２４は、本実施形態に係る炭化珪素半導体装置の製造方法の第８工程を示す断面模式図である。 図２５は、本実施形態に係る炭化珪素半導体装置の製造方法の第９工程を示す断面模式図である。 図２６は、本実施形態に係る炭化珪素半導体装置の製造方法の第１０工程を示す断面模式図である。 図２７は、実施例１および実施例２に係るＭＯＳＦＥＴの構造を示す断面模式図である。 図２８は、リーク電流と、ドレイン電極およびソース電極間の電圧（ＶＤＳ）との関係を示す図である。 図２９は、特性オン抵抗と、電流拡がり層の不純物濃度との関係を示す図である。
　[本開示が解決しようとする課題]
　本開示の目的は、ゲート絶縁膜の底部における電界集中を緩和可能な炭化珪素半導体装置およびその製造方法を提供することである。
　[本開示の効果]
　本開示によれば、ゲート絶縁膜の底部における電界集中を緩和可能な炭化珪素半導体装置およびその製造方法を提供することができる。
　［本開示の実施形態の概要］
　まず、本開示の実施形態の概要について説明する。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　（１）本開示に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜２１と、第１電極２３と、第２電極２０とを備えている。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１１と、第１不純物領域１１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１２と、第１不純物領域１１から隔てられるように第２不純物領域１２上に設けられ、かつ第１導電型を有する第３不純物領域１３と、第３不純物領域１３および第２不純物領域１２を貫通し、第１不純物領域１１に接し、かつ第２導電型を有する第４不純物領域１４と、第１不純物領域１１に接し、第１不純物領域１１と第２主面２との間にあり、かつ第１導電型を有する第５不純物領域１５と、第５不純物領域１５と接し、かつ第２導電型を有する第６不純物領域１６とを含む。第１主面１には、第３不純物領域１３および第２不純物領域１２を貫通して第１不純物領域１１に至る側面ＳＷと、側面ＳＷと連なる底部ＢＴとにより規定されるトレンチＴＲが設けられている。第６不純物領域１６は、底部ＢＴに対面する第３主面３を有する第１領域３１と、第１領域３１と接し、かつ第２主面２と対面する第４主面４を有する第２領域３２とを有する。第１領域３１の不純物濃度は、第２領域３２の不純物濃度よりも高い。第４不純物領域１４は、第２主面に対面する第５主面５を有する。第２不純物領域１２は、第２主面２に対面する第６主面６を有する。第２主面２に対して垂直な方向において、第５主面５は、第６主面６と第２主面２との間にある。ゲート絶縁膜２１は、側面ＳＷおよび底部ＢＴに接する。第１電極２３は、第１主面１において第３不純物領域１３および第４不純物領域１４と接する。第２電極２０は、第２主面２と接する。
　上記（１）に係る炭化珪素半導体装置１００によれば、炭化珪素基板１０は、第１導電型を有する第５不純物領域１５と、第５不純物領域１５と接し、かつ第２導電型を有する第６不純物領域１６とを含む。第５不純物領域１５および第６不純物領域１６は互いに電荷を補償し合うスーパージャンクション構造を構成する。そのため、炭化珪素半導体装置１００の耐圧を向上することができる。
　また第６不純物領域１６は、底部ＢＴに対面する第３主面３を有する第１領域３１と、第１領域３１と接し、かつ第２主面２と対面する第４主面４を有する第２領域３２とを有する。これにより、炭化珪素半導体装置に逆方向バイアスを印加した際、第２領域３２が完全に空乏化した場合であっても、第１領域３１が完全に空乏化することを抑制することができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　さらに第２主面２に対して垂直な方向において、第４不純物領域１４の第５主面５は、第２不純物領域１２の第６主面６と第２主面２との間にある。そのため、第４不純物領域１４と第１領域３１との間で等電位面が形成される。第４不純物領域１４は第１電極２３と繋がっているため、等電位面は第１電極２３の電位（すなわち０Ｖ）に近づく。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。そのため、ゲート絶縁膜が破壊されることを抑制することができる。よって、ゲート絶縁膜の信頼性を向上することができる。
　（２）上記（１）に係る炭化珪素半導体装置１００において、第１領域３１の不純物濃度の最大値は、第２領域３２の不純物濃度の平均値の１０倍以上であってもよい。これにより、炭化珪素半導体装置に逆方向バイアスを印加した際、第１領域３１が空乏化することをさらに抑制することができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　（３）上記（１）または（２）に係る炭化珪素半導体装置１００において、第１領域３１は、底部ＢＴから離間していてもよい。これにより、電流の流れる領域を広くすることができる。結果として、オン抵抗を低減することができる。
　（４）上記（１）～（３）のいずれかに係る炭化珪素半導体装置１００において、第２主面２に平行な方向において、第２領域３２の幅は、底部ＢＴの幅以上であってもよい。これにより、トレンチＴＲの底部ＢＴの電界集中を緩和することができる。
　（５）上記（４）に係る炭化珪素半導体装置１００において、第２主面２に平行な方向において、底部ＢＴの幅は、第３主面３の幅以上であってもよい。これにより、電流の流れる領域を広くすることができる。結果として、オン抵抗を低減することができる。
　（６）上記（１）～（３）のいずれかに係る炭化珪素半導体装置１００において、第２主面２に平行な方向において、第３主面３の幅は、第２領域３２の幅以下であってもよい。これにより、電流の流れる領域を広くすることができる。結果として、オン抵抗を低減することができる。
　（７）上記（１）～（６）のいずれかに係る炭化珪素半導体装置１００において、側面ＳＷと、第１主面１とがなす角度θは、９０°以上であってもよい。これにより、チャネル領域における移動度を高くすることができる。結果として、オン抵抗を低減することができる。
　（８）上記（１）～（７）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１の不純物濃度は、２×１０16ｃｍ-3よりも高く１×１０18ｃｍ-3未満であってもよい。これにより、オン抵抗を低減しながら、高い耐圧を維持することができる。
　（９）上記（１）～（８）のいずれかに係る炭化珪素半導体装置１００において、第１領域３１の不純物濃度は、第１不純物領域１１の不純物濃度よりも高くてもよい。これにより、炭化珪素半導体装置に逆方向バイアスを印加した際、第１不純物領域１１に空乏層を延ばすことができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　（１０）上記（１）～（９）のいずれかに係る炭化珪素半導体装置１００において、第１不純物領域１１の不純物濃度は、第５不純物領域１５の不純物濃度よりも高くてもよい。これにより、オン抵抗を低減することができる。
　（１１）上記（１）～（１０）のいずれかに係る炭化珪素半導体装置１００において、第２不純物領域１２の不純物濃度は、第１不純物領域１１の不純物濃度よりも高くてもよい。これにより、第２不純物領域１２と第１不純物領域１１との境界から第２不純物領域１２内に空乏層が広がることで、第２不純物領域１２がパンチスルーすることを抑制することができる。
　（１２）上記（１）～（１１）のいずれかに係る炭化珪素半導体装置１００において、第２主面２に対して垂直な方向において、第１領域３１の厚みは、０．１μｍ以上であってもよい。第１領域３１が完全に空乏化することを避けることができ、トレンチＴＲの底部ＢＴに電界が集中することをさらに抑制することができる。
　（１３）上記（１）～（１２）のいずれかに係る炭化珪素半導体装置１００において、ゲート絶縁膜２１は、側面ＳＷと接する第１部分２１ｂと、底部ＢＴと接する第２部分２１ｃとを有していてもよい。第２部分２１ｃの厚みは、第１部分２１ｂの厚みよりも大きい。これにより、底部ＢＴに高い電界が印加された場合であっても、ゲート絶縁膜が破壊されることを抑制することができる。
　（１４）上記（１）～（１３）のいずれかに係る炭化珪素半導体装置１００において、第２主面２に対して垂直な方向において、第５主面５は、第６主面６と底部ＢＴとの間にあってもよい。これにより、電流が流れる領域が広くなるため、オン抵抗をさらに低減することができる。
　（１５）上記（１）～（１３）のいずれかに係る炭化珪素半導体装置１００において、第２主面２に対して垂直な方向において、第５主面５は、底部ＢＴと第３主面３との間にあってもよい。これにより、オン抵抗を低減しつつ、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　（１６）上記（１）～（１３）のいずれかに係る炭化珪素半導体装置１００において、第２主面２に対して垂直な方向において、第５主面５は、第３主面３と第１領域３１および第２領域３２の境界面７との間にあってもよい。これにより、第４不純物領域１４と第１領域３１との間で等電位面が形成され易くなる。結果として、トレンチＴＲの底部ＢＴに電界が集中することをさらに抑制することができる。
　（１７）本開示に係る炭化珪素半導体装置１００の製造方法は、以下の工程を備えている。第１主面１と、第１主面１と反対側の第２主面２とを有する炭化珪素基板１０が準備される。側面ＳＷおよび底部ＢＴに接するゲート絶縁膜２１が形成される。第１主面１において第３不純物領域１３および第４不純物領域１４と接する第１電極２３が形成される。第２主面２と接する第２電極２０が形成される。炭化珪素基板１０は、第１導電型を有する第１不純物領域１１と、第１不純物領域１１上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１２と、第１不純物領域１１から隔てられるように第２不純物領域１２上に設けられ、かつ第１導電型を有する第３不純物領域１３と、第３不純物領域１３および第２不純物領域１２を貫通し、第１不純物領域１１に接し、かつ第２導電型を有する第４不純物領域１４と、第１不純物領域１１に接し、第１不純物領域１１と第２主面２との間にあり、かつ第１導電型を有する第５不純物領域１５と、第５不純物領域１５と接し、かつ第２導電型を有する第６不純物領域１６とを含む。第１主面１には、第３不純物領域１３および第２不純物領域１２を貫通して第１不純物領域１１に至る側面ＳＷと、側面ＳＷと連なる底部ＢＴとにより規定されるトレンチＴＲが設けられている。第６不純物領域１６は、底部ＢＴに対面する第３主面３を有する第１領域３１と、第１領域３１と接し、かつ第２主面２と対面する第４主面４を有する第２領域３２とを有する。第１領域３１の不純物濃度は、第２領域３２の不純物濃度よりも高い。第４不純物領域１４は、第２主面に対面する第５主面５を有する。第２不純物領域１２は、第２主面２に対面する第６主面６を有する。第２主面２に対して垂直な方向において、第５主面５は、第６主面６と第２主面２との間にある。
　上記（１７）に係る炭化珪素半導体装置１００の製造方法によれば、炭化珪素基板１０は、第１導電型を有する第５不純物領域１５と、第５不純物領域１５と接し、かつ第２導電型を有する第６不純物領域１６とを含む。第５不純物領域１５および第６不純物領域１６は互いに電荷を補償し合うスーパージャンクション構造を構成する。そのため、炭化珪素半導体装置１００の耐圧を向上することができる。
　また第６不純物領域１６は、底部ＢＴに対面する第３主面３を有する第１領域３１と、第１領域３１と接し、かつ第２主面２と対面する第４主面４を有する第２領域３２とを有する。これにより、炭化珪素半導体装置に逆方向バイアスを印加した際、第２領域３２が完全に空乏化した場合であっても、第１領域３１が完全に空乏化することを抑制することができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　さらに第２主面２に対して垂直な方向において、第４不純物領域１４の第５主面５は、第２不純物領域１２の第６主面６と第２主面２との間にある。そのため、第４不純物領域１４と第１領域３１との間で等電位面が形成される。第４不純物領域１４は第１電極２３と繋がっているため、等電位面は第１電極２３の電位（すなわち０Ｖ）に近づく。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。そのため、ゲート絶縁膜が破壊されることを抑制することができる。よって、ゲート絶縁膜の信頼性を向上することができる。
　（１８）上記（１７）に係る炭化珪素半導体装置１００の製造方法において、炭化珪素基板１０を準備する工程は、第１導電型の第１エピタキシャル層６１を形成する工程と、第１エピタキシャル層６１上に、第１導電型の第２エピタキシャル層６２を形成する工程と、第２エピタキシャル層６２に対して第１導電型を付与可能な不純物イオンを注入する工程とを含んでいてもよい。第２エピタキシャル層６２は、活性領域となる第１部分１７と、第１部分１７を囲みかつ終端領域となる第２部分１９とを有している。不純物イオンを注入する工程では、第２部分１９に対して不純物イオンを注入することなく、第１部分１７に対して不純物イオンが注入されることにより第１不純物領域１１が形成される。活性領域となる第１部分１７の不純物濃度を高くすることで、オン抵抗を低減することができる。終端領域となる第２部分１９の不純物濃度を低くすることで、耐圧を高く維持することができる。
　［本開示の実施形態の詳細］
　以下、実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
　まず、本実施形態に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ１００の構成について説明する。
　図１に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜２１と、ゲート電極２４と、層間絶縁膜２２と、ソース電極２３と、ドレイン電極２０とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０および炭化珪素エピタキシャル層４０は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、たとえば窒素（Ｎ）などのｎ型不純物を含みｎ型（第１導電型）を有する。炭化珪素基板の第１主面１の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。
　第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、たとえば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、たとえば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　炭化珪素エピタキシャル層４０は、電流拡がり層１１（第１不純物領域）と、ボディ領域１２（第２不純物領域）と、ソース領域１３（第３不純物領域）と、コンタクト領域１４（第４不純物領域）と、第１ピラー領域１５（第５不純物領域）と、第２ピラー領域１６（第６不純物領域）とを主に有する。
　電流拡がり層１１は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。電流拡がり層１１が含むｎ型不純物の濃度は、たとえば１×１０17ｃｍ-3程度である。電流拡がり層１１のｎ型不純物の濃度は、２×１０16ｃｍ-3よりも高く１×１０18ｃｍ-3未満であってもよい。電流拡がり層１１のｎ型不純物の濃度は、３×１０16ｃｍ-3以上であってもよいし、５×１０16ｃｍ-3以上であってもよい。電流拡がり層１１のｎ型不純物の濃度は、５×１０17ｃｍ-3以下であってもよいし、１×１０17ｃｍ-3以下であってもよい。電流拡がり層１１のｎ型不純物の濃度は、たとえば第１ピラー領域１５のｎ型不純物の濃度よりも高い。電流拡がり層１１は、第１ピラー領域１５および第２ピラー１６領域上にある。電流拡がり層１１の厚みは、たとえば０．５μｍ以上２．０μｍ以下である。
　ボディ領域１２は電流拡がり層１１上に設けられている。ボディ領域１２は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１２のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3程度である。ボディ領域１２のｐ型不純物の濃度は、１×１０17ｃｍ-3以上２×１０18ｃｍ-3以下であってもよい。ボディ領域１２の厚みは、たとえば０．２μｍ以上１．０μｍ以下である。好ましくは、ボディ領域１２のｐ型不純物の濃度は、電流拡がり層１１のｎ型不純物の濃度よりも高い。好ましくは、ボディ領域１２のｐ型不純物の濃度は、電流拡がり層１１のｎ型不純物の濃度の２倍以上である。ボディ領域１２は、第２主面２に対面する第６主面６を有する。ボディ領域１２は、第６主面６において電流拡がり層１１と接する。
　ソース領域１３は、ボディ領域１２によって電流拡がり層１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１３は、第１主面１を構成している。好ましくは、ソース領域１３のｎ型不純物の濃度は、ボディ領域１２のｐ型不純物の濃度よりも高い。ソース領域１３が含むｎ型不純物の濃度は、たとえば２×１０19ｃｍ-3程度である。ソース領域１３のｎ型不純物の濃度は、１×１０19ｃｍ-3以上２×１０20ｃｍ-3以下であってもよい。ソース領域１３の厚みは、たとえば０．１μｍ以上０．５μｍ以下である。
　コンタクト領域１４は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域１４のｐ型不純物の濃度は、たとえばボディ領域１２のｐ型不純物の濃度よりも高い。コンタクト領域１４は、ソース領域１３およびボディ領域１２を貫通し、電流拡がり層１１に接する。コンタクト領域１４は、第２主面２に対面する第５主面５を有する。コンタクト領域１４は、第１主面１を構成する。コンタクト領域１４のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上３×１０20ｃｍ-3以下である。
　第１主面１におけるコンタクト領域１４のｐ型不純物の濃度は、たとえば第５主面５におけるコンタクト領域１４のｐ型不純物の濃度よりも高くてもよい。第１主面１におけるコンタクト領域１４のｐ型不純物の濃度は、たとえば１×１０20ｃｍ-3程度である。第５主面５におけるコンタクト領域１４のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3程度である。第２主面２に対して垂直な方向において、第５主面５は、第６主面６と第２主面２との間にある。具体的には、第２主面２に対して垂直な方向において、第５主面５は、たとえば第６主面６と底部ＢＴとの間にある。
　第１ピラー領域１５は、電流拡がり層１１に接する。第１ピラー領域１５は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。第１ピラー領域１５は、電流拡がり層１１と第２主面２との間にある。第１ピラー領域１５のｎ型不純物の濃度は、たとえば３×１０16ｃｍ-3程度である。第１ピラー領域１５のｎ型不純物の濃度は、炭化珪素単結晶基板５０のｎ型不純物の濃度よりも低い。
　第２ピラー領域１６は、第１ピラー領域１５と接する。第２ピラー領域１６は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。第２ピラー領域１６のｐ型不純物の濃度は、たとえば３×１０16ｃｍ-3程度である。第１ピラー領域１５と第２ピラー領域１６とは、第２主面２と平行な方向において交互に繰り返し配置されている。第１ピラー領域１５および第２ピラー領域１６はスーパージャンクション構造を構成する。第１ピラー領域１５の幅Ｗ４と第２ピラー領域１６の幅Ｗ３との合計の値は、セルピッチＣＰである。第１ピラー領域１５の幅Ｗ４が５μｍであり、第２ピラー領域１６の幅Ｗ３が２μｍの場合、セルピッチＣＰは７μｍである。セルピッチＣＰは、たとえば３μｍ以上１０μｍ以下である。第２ピラー領域１６の幅Ｗ３は、たとえばセルピッチＣＰの２０％以上８０％以下である。
　第１主面１には、側面ＳＷと底部ＢＴとにより規定されるトレンチＴＲが設けられている。側面ＳＷは、ソース領域１３およびボディ領域１２を貫通して電流拡がり層１１に至る。底部ＢＴは、側面ＳＷと連なる。底部ＢＴは、電流拡がり層１１に位置する。底部ＢＴは、たとえば第２主面２と平行な平面である。側面ＳＷと、第１主面１とがなす角度θは、たとえば９０°である。角度θは、９０°以上であってもよい。トレンチＴＲは、たとえば第２主面２と平行な方向に沿ってストライプ状に伸長している。側面ＳＷは、たとえば｛１１－２０｝面（すなわちａ面）または｛１－１００｝面（すなわちｍ面）である。トレンチＴＲは、ハニカム状に伸長していてもよし、アイランド状に点在していてもよい。トレンチＴＲの深さは、たとえば０．５μｍ以上２．０μｍ以下である。
　第２ピラー領域１６は、第１領域３１と、第２領域３２とを有する。第１領域３１は、底部ＢＴに対面する第３主面３を有する。第２領域３２は、第１領域３１と接する。第２領域３２は、第２主面２と対面する第４主面４を有する。第２領域３２は、第１領域３１と第２主面２との間にある。第１領域３１のｐ型不純物の濃度は、第２領域３２のｐ型不純物の濃度よりも高い。第２ピラー領域１６の伸長方向は、トレンチＴＲの底部ＢＴの伸長方向と同じである。好ましくは、第２ピラー領域１６は、トレンチＴＲの底部ＢＴの全面に対面している。
　図２に示されるように、第２主面２に対して垂直な方向Ｘにおいて、第１領域３１におけるｐ型不純物の濃度が異なっていてもよい。たとえば、第１領域３１は、第３主面３から第４主面４に向かうに従って、ｐ型不純物の濃度が増加する領域と、最大値を示す位置と、ｐ型不純物の濃度が減少する領域とを有している。第１領域３１において、ｐ型不純物の濃度が最大値を示す位置は、たとえば第３主面３と、第１領域３１と第２領域３２との境界面７（図１参照）との間にある。図２に示されるように、第２主面２に対して垂直な方向Ｘにおいて、第２領域３２におけるｐ型不純物の濃度は一定であってもよい。第１領域３１のｐ型不純物の濃度の最大値ＮＡ１は、たとえば第２領域３２のｐ型不純物の濃度の平均値ＮＡ２の１０倍以上であり、好ましくは２０倍以上であり、より好ましくは５０倍以上である。第１領域３１のｐ型不純物の濃度は、電流拡がり層１１のｎ型不純物の濃度よりも高くてもよい。
　図１に示されるように、第１領域３１は、底部ＢＴから離間していてもよい。第２主面２に対して垂直な方向Ｘにおいて、第１領域３１と底部ＢＴとの間の距離Ｈ３は、たとえば０．１μｍ以上１μｍ以下である。第２主面２に対して垂直な方向Ｘにおいて、第１領域３１の厚みＨ１は、たとえば０．１μｍ以上であり、好ましくは０．１３μｍ以上であり、より好ましくは０．２μｍ以上である。第１領域３１の厚みＨ１は、たとえば１μｍ以下である。典型的には、第２主面２に対して垂直な方向Ｘにおいて、第２領域３２の厚みＨ２は、第１領域３１の厚みＨ１よりも大きい。第２領域３２の厚みＨ２は、たとえば３μｍ以上７μｍ以下である。耐圧仕様が１２００Ｖの場合、第２領域３２の厚みＨ２は、たとえば５μｍ以上７μｍ以下である。耐圧仕様が６００Ｖの場合、第２領域３２の厚みＨ２は、たとえば３μｍ以上５μｍ以下である。
　第２主面２に平行な方向Ｙにおいて、第２領域３２の幅Ｗ３は、たとえば底部ＢＴの幅Ｗ１と同じであってもよいし、底部ＢＴの幅Ｗ１以上であってもよい。第２領域３２の幅Ｗ３は、たとえば２μｍ以上３μｍ以下である。第２主面２に平行な方向Ｙにおいて、底部ＢＴの幅Ｗ１は、第３主面３の幅と同じであってもよいし、第３主面３の幅以上であってもよい。本実施形態に係るＭＯＳＦＥＴ１００においては、底部ＢＴの幅Ｗ１は、第１領域３１の幅とほぼ同じである。第１領域３１の幅Ｗ２は、第２領域３２の幅Ｗ３とほぼ同じである。
　図１に示されるように、ゲート絶縁膜２１は、側面ＳＷおよび底部ＢＴに接する。ゲート絶縁膜２１は、たとえば、側面ＳＷと接する第１部分２１ｂと、底部ＢＴと接する第２部分２１ｃと、第１主面１と接する第３部分２１ａとを有している。好ましくは、第２部分２１ｃの厚みは、第１部分２１ｂの厚みよりも大きい。第１部分２１ｂの厚みとは、側面ＳＷに対して垂直な方向における第１部分２１ｂの厚みである。第２部分２１ｃの厚みとは、底部ＢＴに対して垂直な方向における第２部分２１ｃの厚みである。好ましくは、第２部分２１ｃの厚みは、第１部分２１ｂの厚みの１．５倍以上２０倍以下である。
　ゲート絶縁膜２１は、たとえば酸化膜である。ゲート絶縁膜２１は、たとえば二酸化珪素を含む材料により構成されている。第２部分２１ｃは、底部ＢＴにおいて電流拡がり層１１と接する。第１部分２１ｂは、側面ＳＷにおいてソース領域１３、ボディ領域１２および電流拡がり層１１の各々と接する。第３部分２１ａは、第１主面１においてソース領域１３と接していてもよい。
　ゲート電極２４は、ゲート絶縁膜２１上に設けられている。ゲート電極２４は、たとえば導電性不純物を含むポリシリコンから構成されている。ゲート電極２４は、ゲート絶縁膜２１の第１部分２１ｂと、第２部分２１ｃと、第３部分２１ａとに接していてもよい。ゲート電極２４は、トレンチＴＲの内部に配置されている。
　ソース電極２３は、第１主面１上に設けられている。ソース電極２３は、第１主面１において、ソース領域１３およびコンタクト領域１４に接している。ソース電極２３は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。ソース電極２３は、ソース領域１３とオーミック接合している。好ましくは、ソース電極２３は、コンタクト領域１４とオーミック接合している。
　ドレイン電極２０は、第２主面２と接する。ドレイン電極２０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極２０は、第１ピラー領域１５と電気的に接続されている。ドレイン電極２０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。
　層間絶縁膜２２は、ゲート電極２４およびゲート絶縁膜２１に接して設けられている。層間絶縁膜２２は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜２２は、ゲート電極２４とソース電極２３とを電気的に絶縁している。層間絶縁膜２２の一部は、トレンチＴＲの内部に設けられていてもよい。
　次に、第１変形例に係るＭＯＳＦＥＴの構成について説明する。
　図３に示されるように、第２主面２に垂直な方向Ｘにおいて、コンタクト領域１４の第５主面５は、第１領域３１および第２領域３２の境界面７と同じ位置にあってもよい。図４および図５に示されるように、コンタクト領域１４は、接続部３３により、第１領域３１と電気的に接続されていてもよい。接続部３３は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。接続部３３の導電型は、コンタクト領域１４および第１領域３１の導電型と同じである。接続部３３のｐ型不純物の濃度は、第１領域３１のｐ型不純物の濃度と同じであってもよい。
　図４に示されるように、第１領域３１の長手方向（伸長方向）は、コンタクト領域１４の長手方向（伸長方向）と同じであってもよい。第１領域３１は、底部ＢＴに沿って設けられている。第２主面２に対して垂直な方向Ｘから見て、底部ＢＴは、第１領域３１と重なっている。接続部３３は、第１領域３１の長手方向の一方側の端面および他方側の端面において第１ピラー領域１５と接している。言い換えれば、第２主面２に対して垂直な方向Ｘから見て、接続部３３は、第１ピラー領域１５に挟まれている。
　図５に示されるように、接続部３３は、第２主面２に対して垂直な方向の一方側の端面において電流拡がり層１１と接し、他方側の端面において第１ピラー領域１５と接する。言い換えれば、第２主面２に対して垂直な方向Ｘおよび第２主面２に対して平行な方向Ｙの双方に対して垂直な方向から見て（以降、断面視とも称する）、接続部３３は、電流拡がり層１１および第１ピラー領域１５に挟まれている。接続部３３は、ボディ領域１２に対面する。電流拡がり層１１は、ボディ領域１２と接続部３３とに挟まれている。
　次に、第２変形例に係るＭＯＳＦＥＴの構成について説明する。
　図６に示されるように、第１領域３１の第３主面３の幅Ｗ２は、底部ＢＴの幅Ｗ１よりも大きくてもよい。同様に、第２領域３２の幅Ｗ３は、底部ＢＴの幅Ｗ１よりも大きくてもよい。第２主面２と平行な方向Ｙにおいて、第１領域３１の側部は、トレンチＴＲの側面ＳＷと、コンタクト領域１４の側部との間にある。第１領域３１の一部は、ボディ領域１２に対面している。第２主面２に対して垂直な方向から見て、第１領域３１および第２領域３２の一部は、ボディ領域１２と重なっている。
　次に、第３変形例に係るＭＯＳＦＥＴの構成について説明する。
　図７に示されるように、第２主面２に平行な方向Ｙにおいて、第１領域３１の第３主面３の幅Ｗ２は、底部ＢＴの幅Ｗ１よりも小さくてもよい。第２主面２に平行な方向Ｙにおいて、第１領域３１の第３主面３の幅Ｗ２は、第２領域３２の幅Ｗ３以下であってもよいし、第２領域３２の幅Ｗ３よりも小さくてもよい。第２領域３２の幅Ｗ３は、底部ＢＴの幅Ｗ１よりも大きい。第２主面２と平行な方向Ｙにおいて、トレンチＴＲの側面ＳＷと、第１領域３１の側部は、第２領域３２の側部との間にある。第２領域３２の一部は、ボディ領域１２および底部ＢＴに対面している。第２主面２に対して垂直な方向から見て、第１領域３１は、底部ＢＴに包含されていてもよい。
　次に、第４変形例に係るＭＯＳＦＥＴの構成について説明する。
　図８に示されるように、トレンチＴＲの側面ＳＷと、第１主面１との角度θが９０°よりも大きくてもよい。側面ＳＷは、たとえば｛０００１｝面に対して５０°以上７０°以下傾斜した面であってもよい。具体的には、側面ＳＷは、（０００－１）面に対して５０°以上７０°以下傾斜した面である。これにより、チャネル領域における移動度を高くすることができる。側面ＳＷは、たとえば（０－３３－８）面を含んでいてもよい。第２主面２から第１主面１に向かう方向においてトレンチＴＲの幅は広がっている。第１領域３１は、底部ＢＴおよび側面ＳＷの双方に対して対面している。言い換えれば、第２主面２に対して垂直な方向において、底部ＢＴおよび側面ＳＷは、第１領域３１と重なっている。
　次に、第５変形例に係るＭＯＳＦＥＴの構成について説明する。
　図９に示されるように、第２主面２に対して垂直な方向において、コンタクト領域１４の第５主面５は、底部ＢＴと第３主面３との間にあってもよい。言い換えれば、第５主面５は、底部ＢＴよりも第２主面２側に位置し、かつ第３主面３よりも１主面１側に位置する。コンタクト領域１４の側面は、トレンチＴＲの角部Ｃに対面している。
　次に、第６変形例に係るＭＯＳＦＥＴの構成について説明する。
　図１０に示されるように、第２主面２に対して垂直な方向において、第５主面５は、第３主面３と、第１領域３１および第２領域３２の境界面７との間にあってもよい。言い換えれば、第５主面５は、第３主面３よりも第２主面２側に位置し、かつ境界面７よりも第１主面１側にある。コンタクト領域１４の側面は、トレンチＴＲの角部Ｃと、第１領域３１の側面とに対面している。コンタクト領域１４の側面は、電流拡がり層１１と、第１ピラー領域１５とに接する。第５主面５は、第１ピラー領域１５に接する。
　次に、第７変形例に係るＭＯＳＦＥＴの構成について説明する。
　図１１に示されるように、第１領域３１は、トレンチＴＲの底部ＢＴに接していてもよい。第１領域３１は、底部ＢＴの一部に接していてもよいし、底部ＢＴの全部に接していてもよい。第１領域３１の幅Ｗ２は、底部ＢＴの幅Ｗ１よりも広くてもよいし、狭くてもよいし、同じでもよい。第１領域３１が底部ＢＴと接していることにより、トレンチＴＲの底部ＢＴに電界が集中することを効果的に抑制することができる。
　図１２に示されるように、第１領域３１のｐ型不純物の濃度は、第３主面３から第４主面４に向かってほぼ一定であってもよい。たとえば第１領域３１がエピタキシャル成長により形成される場合は、第１領域３１のｐ型不純物の濃度はほぼ一定になる。第１領域３１のｐ型不純物の濃度の平均値ＮＡ１は、第２領域３２のｐ型不純物の濃度の平均値ＮＡ２よりも小さい。
　なお、上記各不純物領域におけるｐ型不純物の濃度およびｎ型不純物の濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ　Ｃａｐａｃｉｔａｎｃｅ　Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。また、第３主面３、第４主面４、第５主面５および第６主面６は、ｐ型領域とｎ型領域との境界面である。ｐ型領域とｎ型領域との境界面の位置は、たとえばＳＩＭＳにより特定することができる。
　次に、本実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。
　まず、炭化珪素基板を準備する工程（Ｓ１０：図１３）が実施される。たとえば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板５０が準備される。次に、第１エピタキシャル層６１を形成する工程（Ｓ１１：図１４）が実施される。たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板５０上に第１エピタキシャル層６１が形成される（図１５参照）。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が第１エピタキシャル層６１に導入される。第１エピタキシャル層６１は、ｎ型の導電型を有する。第１エピタキシャル層６１のｎ型不純物の濃度は、炭化珪素単結晶基板５０のｎ型不純物の濃度よりも低い。
　次に、第２領域を形成する工程（Ｓ１２：図１４）が実施される。たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）により、第１エピタキシャル層６１の表面に凹部が設けられる。次に、たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素を用いたＣＶＤ法により、第１エピタキシャル層６１に設けられた凹部内にｐ型エピタキシャル層が形成される（図１６参照）。エピタキシャル成長の際、たとえばアルミニウムなどのｐ型不純物がｐ型エピタキシャル層に導入される。これにより、第２領域３２が形成される。第２領域３２の幅Ｗ３は、たとえば２μｍ以上３μｍ以下である。なお、ｐ型エピタキシャル層を形成する代わりに、第１エピタキシャル層６１に対してアルミニウムイオンなどのｐ型不純物イオンが注入されることにより、第２領域３２が形成されてもよい。
　次に、第１領域を形成する工程（Ｓ１３：図１４）が実施される。たとえば、アルミニウムなどのｐ型不純物イオンが、第２領域３２の表層部に注入されることにより、第１領域３１が形成される（図１７）。第１領域３１が含むｐ型不純物の濃度は、第２領域３２が含むｐ型不純物の濃度よりも高い。第１領域３１の厚みＨ１は、たとえば０．１μｍ以上１μｍ以下である。第２領域３２の厚みＨ２は、第１領域３１の厚みＨ１よりも大きい。第２領域３２の厚みＨ２は、たとえば３μｍ以上７μｍ以下である。第１エピタキシャル層６１において、第１領域３１および第２領域３２以外の領域は、第１ピラー領域１５となる。第１領域３１および第２領域３２は、第２ピラー領域１６を構成する。
　次に、第２エピタキシャル層６２を形成する工程（Ｓ１４：図１４）が実施される。たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素を用いたＣＶＤ法により、第１エピタキシャル層６１上に第２エピタキシャル層６２が形成される（図１８参照）。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が第２エピタキシャル層６２導入される。第２エピタキシャル層６２は、ｎ型の導電型を有する。図１９に示されるように、第２エピタキシャル層６２は、活性領域となる第１部分１７と、第１部分１７を囲みかつ終端領域となる第２部分１９とを有している。終端領域は、ガードリングまたはフィールドストップなどの耐圧構造が形成される領域である。
　次に、ｎ型不純物イオンを注入する工程（Ｓ１５：図１４）が実施される。たとえば、窒素などのｎ型を付与可能なｎ型不純物イオンが、矢印Ａの方向に沿って第２エピタキシャル層６２に対して注入される（図２０参照）。具体的には、第２部分１９に対してｎ型不純物イオンを注入することなく、第１部分１７に対してｎ型不純物イオンが注入される（図２１参照）。これにより、電流拡がり層１１が形成される。図２１に示されるように、第２主面２に対して垂直な方向から見て、電流拡がり層１１は、第１部分１７と第２部分１９との境界部１８に取り囲まれるように形成される。電流拡がり層１１のｎ型不純物の濃度は、第２エピタキシャル層６２の第２部分１９のｎ型不純物の濃度よりも高い。
　次に、ｐ型不純物イオンを注入する工程（Ｓ１６：図１４）が実施される。たとえば、コンタクト領域１４が形成される領域上に開口部を有するマスク層が形成される。次に、たとえばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第２エピタキシャル層６２に注入される。これにより、第１ｐ型領域１４ａが形成される（図２２参照）。
　次に、第３エピタキシャル層６３を形成する工程（Ｓ１７：図１４）が実施される。たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素を用いたＣＶＤ法により、第２エピタキシャル層６２上に第３エピタキシャル層６３が形成される（図１８参照）。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が第３エピタキシャル層６３導入される。第３エピタキシャル層６３は、ｎ型の導電型を有する。次に、たとえばアルミニウムイオンなどのｐ型不純物イオンが、第３エピタキシャル層６３に対して注入されることにより、ボディ領域１２が形成される。次に、ボディ領域１２に対して、たとえばリンイオンなどのｎ型不純物イオンが、ボディ領域１２よりも浅い深さで注入されることによりソース領域１３が形成される。ボディ領域１２およびソース領域１３が第３エピタキシャル層６３を構成する（図２３参照）。
　次に、ｐ型不純物イオンを注入する工程（Ｓ１８：図１４）が実施される。たとえば、コンタクト領域１４が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第３エピタキシャル層６３に注入される。これにより、第２ｐ型領域１４ｂが形成される（図２２参照）。第２ｐ型領域１４ｂは、第１ｐ型領域１４ａと繋がるように形成される。第１ｐ型領域１４ａおよび第２ｐ型領域１４ｂは、コンタクト領域１４を構成する。コンタクト領域１４およびソース領域１３は、第１主面１を構成する。
　次に、炭化珪素基板１０に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　次に、トレンチを形成する工程（Ｓ１９：図１４）が実施される。まず第１主面１上に、開口部を有するマスク層（図示せず）が形成される。マスク層として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。次に、マスク層の開口部において、ソース領域１３と、ボディ領域１２と、電流拡がり層１１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、トレンチＴＲが形成される。トレンチＴＲは、第１主面１に対してほぼ垂直な側面ＳＷと、側面ＳＷと連なりかつ第１主面１とほぼ平行な底部ＢＴとにより規定される。トレンチＴＲの底部ＢＴの幅Ｗ１は、第２ピラー領域１６の幅Ｗ３と同じであってもよいし、小さくてもよいし、大きくてもよい。
　以上により、炭化珪素基板１０が準備される（図２４参照）。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素基板１０は、ｎ型を有する電流拡がり層１１と、電流拡がり層１１上に設けられ、ｐ型を有するボディ領域１２と、電流拡がり層１１から隔てられるようにボディ領域１２上に設けられ、かつｎ型を有するソース領域１３と、ソース領域１３およびボディ領域１２を貫通し、電流拡がり層１１に接し、かつｐ型を有するコンタクト領域１４と、電流拡がり層１１に接し、電流拡がり層１１と第２主面２との間にあり、かつｎ型を有する第１ピラー領域１５と、第１ピラー領域１５と接し、かつｐ型を有する第２ピラー領域１６とを含む。
　第１主面１には、ソース領域１３およびボディ領域１２を貫通して第１ピラー領域１５に至る側面ＳＷと、側面ＳＷと連なる底部ＢＴとにより規定されるトレンチＴＲが設けられている。第２ピラー領域１６は、底部ＢＴに対面する第３主面３を有する第１領域３１と、第１領域３１と接し、かつ第２主面２と対面する第４主面４を有する第２領域３２とを有する。第１領域３１のｐ型不純物の濃度は、第２領域３２のｐ型不純物の濃度よりも高い。コンタクト領域１４は、第２主面に対面する第５主面５を有する。ボディ領域１２は、第２主面２に対面する第６主面６を有する。第２主面２に対して垂直な方向において、第５主面５は、第６主面６と第２主面２との間にある。
　次に、ゲート絶縁膜を形成する工程（Ｓ２０：図１３）が実施される。たとえば炭化珪素基板１０を熱酸化することにより、ソース領域１３と、ボディ領域１２と、電流拡がり層１１と、コンタクト領域１４とに接するゲート絶縁膜２１が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１と、側面ＳＷおよび底部ＢＴに接するゲート絶縁膜２１が形成される（図２５参照）。
　ゲート絶縁膜２１は、たとえば、側面ＳＷと接する第１部分２１ｂと、底部ＢＴと接する第２部分２１ｃと、第１主面１と接する第３部分２１ａとを有している。第２部分２１ｃの厚みは、第１部分２１ｂの厚みよりも大きい。第２部分２１ｃは、底部ＢＴにおいて電流拡がり層１１と接する。第１部分２１ｂは、側面ＳＷにおいてソース領域１３、ボディ領域１２および電流拡がり層１１の各々と接する。第３部分２１ａは、第１主面１においてソース領域１３およびコンタクト領域１４に接する。
　次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、たとえば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜２１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。
　ＮＯアニール後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜２１とボディ領域１２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　次に、ゲート電極を形成する工程（Ｓ３０：図１３）が実施される。ゲート電極２４は、ゲート絶縁膜２１上に形成される。ゲート電極２４は、たとえばＬＰ－ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート電極２４は、ソース領域１３と、ボディ領域１２と、電流拡がり層１１との各々に対面するように形成される。
　次に、層間絶縁膜２２を形成する工程（Ｓ４０：図１３）が実施される。具体的には、ゲート電極２４を覆い、かつゲート絶縁膜２１と接するように層間絶縁膜２２が形成される。層間絶縁膜２２は、たとえば、ＣＶＤ法により形成される。層間絶縁膜２２は、たとえば二酸化珪素を含む材料である。層間絶縁膜２２の一部は、トレンチＴＲの内部に形成されてもよい。
　次に、ソース電極を形成する工程（Ｓ５０：図１３）が実施される。たとえば、層間絶縁膜２２およびゲート絶縁膜２１に開口部が形成されるようにエッチングが行われることにより、当該開口部にソース領域１３およびコンタクト領域１４が層間絶縁膜２２およびゲート絶縁膜２１から露出する（図２６参照）。次に、第１主面１においてソース領域１３およびコンタクト領域１４に接するソース電極２３が形成される。ソース電極２３は、たとえばスパッタリング法により形成される。ソース電極２３は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。
　次に、合金化アニールが実施される。ソース領域１３およびコンタクト領域１４と接するソース電極２３が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極２３の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１３とオーミック接合するソース電極２３が形成される。好ましくは、ソース電極２３は、コンタクト領域１４とオーミック接合する。
　次に、ドレイン電極を形成する工程（Ｓ６０：図１３）が実施される。たとえばスパッタリング法により、第２主面２と接するドレイン電極２０が形成される。ドレイン電極２０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。以上により、本実施形態に係るＭＯＳＦＥＴ１００（図１）が完成する。
　なお、側面ＳＷと第１主面１とのなす角度θが９０°よりも大きいトレンチＴＲを形成する場合においては、トレンチを形成する工程（Ｓ１９：図１４）において、さらに熱エッチングが行われることが望ましい。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。上記熱エッチングにより、トレンチＴＲの側面ＳＷは、（０００－１）面に対して５０°以上７０°以下傾斜した面になる（図８参照）。側面ＳＷは、たとえば（０－３３－８）面を含んでいてもよい。
　なお上記実施の形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記実施の形態では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
　次に、本実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　本実施形態に係るＭＯＳＦＥＴ１００によれば、炭化珪素基板１０は、ｎ型を有する第１ピラー領域１５と、第１ピラー領域１５と接し、かつｐ型を有する第２ピラー領域１６とを含む。第１ピラー領域１５および第２ピラー領域１６は互いに電荷を補償し合うスーパージャンクション構造を構成する。そのため、ＭＯＳＦＥＴ１００の耐圧を向上することができる。
　また第２ピラー領域１６は、底部ＢＴに対面する第３主面３を有する第１領域３１と、第１領域３１と接し、かつ第２主面２と対面する第４主面４を有する第２領域３２とを有する。これにより、ＭＯＳＦＥＴに逆方向バイアスを印加した際、第２領域３２が完全に空乏化した場合であっても、第１領域３１が完全に空乏化することを抑制することができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　さらに第２主面２に対して垂直な方向において、コンタクト領域１４の第５主面５は、ボディ領域１２の第６主面６と第２主面２との間にある。そのため、コンタクト領域１４と第１領域３１との間で等電位面が形成される。コンタクト領域１４はソース電極２３と繋がっているため、等電位面はソース電極２３の電位（すなわち０Ｖ）に近づく。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。そのため、ゲート絶縁膜が破壊されることを抑制することができる。よって、ゲート絶縁膜の信頼性を向上することができる。
　また本実施形態に係るＭＯＳＦＥＴ１００によれば、第１領域３１の不純物濃度の最大値は、第２領域３２の不純物濃度の平均値の１０倍以上である。これにより、ＭＯＳＦＥＴ１００に逆方向バイアスを印加した際、第１領域３１が空乏化することをさらに抑制することができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第１領域３１は、底部ＢＴから離間している。これにより、電流の流れる領域を広くすることができる。結果として、オン抵抗を低減することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に平行な方向において、第２領域３２の幅は、底部ＢＴの幅以上である。これにより、トレンチＴＲの底部ＢＴの電界集中を緩和することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に平行な方向において、底部ＢＴの幅は、第３主面３の幅以上である。これにより、電流の流れる領域を広くすることができる。結果として、オン抵抗を低減することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に平行な方向において、第３主面３の幅は、第２領域３２の幅以下である。これにより、電流の流れる領域を広くすることができる。結果として、オン抵抗を低減することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、側面ＳＷと、第１主面１とがなす角度θは、９０°以上である。これにより、チャネル領域における移動度を高くすることができる。結果として、オン抵抗を低減することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、電流拡がり層１１のｎ型不純物の濃度は、２×１０16ｃｍ-3よりも高く１×１０18ｃｍ-3未満である。これにより、オン抵抗を低減しながら、高い耐圧を維持することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第１領域３１のｐ型不純物の濃度は、電流拡がり層１１のｎ型不純物の濃度よりも高くてもよい。これにより、炭化珪素半導体装置に逆方向バイアスを印加した際、電流拡がり層１１に空乏層を延ばすことができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、電流拡がり層１１の不純物濃度は、第１ピラー領域１５の不純物濃度よりも高い。これにより、オン抵抗を低減することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、ボディ領域１２の不純物濃度は、電流拡がり層１１の不純物濃度よりも高い。これにより、ボディ領域１２と電流拡がり層１１との境界からボディ領域１２内に空乏層が広がることで、ボディ領域１２がパンチスルーすることを抑制することができる。また本実施形態に係るＭＯＳＦＥＴ１００によれば、ソース領域１３のｎ型不純物の濃度は、ボディ領域１２のｐ型不純物の濃度よりも高い。これにより、ボディ領域１２とソース領域１３との境界からボディ領域１２内に空乏層が広がることで、ボディ領域１２がパンチスルーすることを抑制することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に対して垂直な方向において、第１領域３１の厚みは、０．１μｍ以上である。トレンチＴＲの底部ＢＴに電界が集中することをさらに抑制することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、ゲート絶縁膜２１は、側面ＳＷと接する第１部分２１ｂと、底部ＢＴと接する第２部分２１ｃとを有している。第２部分２１ｃの厚みは、第１部分２１ｂの厚みよりも大きい。これにより、底部ＢＴに高い電界が印加された場合であっても、ゲート絶縁膜が破壊されることを抑制することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に対して垂直な方向において、第５主面５は、第６主面６と底部ＢＴとの間にある。これにより、電流が流れる領域が広くなるため、オン抵抗をさらに低減することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に対して垂直な方向において、第５主面５は、底部ＢＴと第３主面３との間にあってもよい。これにより、オン抵抗を低減しつつ、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　さらに本実施形態に係るＭＯＳＦＥＴ１００によれば、第２主面２に対して垂直な方向において、第５主面５は、第３主面３と第１領域３１および第２領域３２の境界面７との間にあってもよい。これにより、コンタクト領域１４と第１領域３１との間で等電位面が形成され易くなる。結果として、結果として、トレンチＴＲの底部ＢＴに電界が集中することをさらに抑制することができる。
　本実施形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０は、ｎ型を有する第１ピラー領域１５と、第１ピラー領域１５と接し、かつｐ型を有する第２ピラー領域１６とを含む。第１ピラー領域１５および第２ピラー領域１６は互いに電荷を補償し合うスーパージャンクション構造を構成する。そのため、ＭＯＳＦＥＴ１００の耐圧を向上することができる。
　また第２ピラー領域１６は、底部ＢＴに対面する第３主面３を有する第１領域３１と、第１領域３１と接し、かつ第２主面２と対面する第４主面４を有する第２領域３２とを有する。これにより、ＭＯＳＦＥＴに逆方向バイアスを印加した際、第２領域３２が完全に空乏化した場合であっても、第１領域３１が完全に空乏化することを抑制することができる。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。
　さらに第２主面２に対して垂直な方向において、コンタクト領域１４の第５主面５は、ボディ領域１２の第６主面６と第２主面２との間にある。そのため、コンタクト領域１４と第１領域３１との間で等電位面が形成される。コンタクト領域１４はソース電極２３と繋がっているため、等電位面はソース電極２３の電位（すなわち０Ｖ）に近づく。結果として、トレンチＴＲの底部ＢＴに電界が集中することを抑制することができる。そのため、ゲート絶縁膜が破壊されることを抑制することができる。よって、ゲート絶縁膜の信頼性を向上することができる。
　また本実施形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０を準備する工程は、第１導電型の第１エピタキシャル層６１を形成する工程と、第１エピタキシャル層６１上に、第１導電型の第２エピタキシャル層６２を形成する工程と、第２エピタキシャル層６２に対して第１導電型を付与可能な不純物イオンを注入する工程とを含んでいる。第２エピタキシャル層６２は、活性領域となる第１部分１７と、第１部分１７を囲みかつ終端領域となる第２部分１９とを有している。不純物イオンを注入する工程では、第２部分１９に対して不純物イオンを注入することなく、第１部分１７に対して不純物イオンが注入されることにより第１不純物領域１１が形成される。活性領域となる第１部分１７の不純物濃度を高くすることで、オン抵抗を低減することができる。終端領域となる第２部分１９の不純物濃度を低くすることで、耐圧を高く維持することができる。
　まず、電流拡がり層１１におけるｎ型不純物の濃度が異なる４つのシミュレーションサンプルが準備された（図２７参照）。具体的には、サンプル１～４に係るＭＯＳＦＥＴの電流拡がり層１１におけるｎ型不純物の濃度を、それぞれ５×１０15ｃｍ-3、１×１０16ｃｍ-3、１×１０17ｃｍ-3および１×１０18ｃｍ-3とした。サンプル１～４に係るＭＯＳＦＥＴにおいて、電流拡がり層１１におけるｎ型不純物の濃度以外の構成は同じである。具体的には、図２７に示されるように、ＭＯＳＦＥＴの炭化珪素エピタキシャル層４０は、電流拡がり層１１と、ボディ領域１２と、ソース領域１３と、コンタクト領域１４と、第１ピラー領域１５と、第２ピラー領域１６とを主に有している。
　電流拡がり層１１の厚みＨ８を１μｍとした。第２エピタキシャル層の厚みＨ６を１．５μｍとした。第１ピラー領域１５が含むｎ型不純物の濃度を３×１０16ｃｍ-3とした。第１ピラー領域１５の厚みＨ７を６μｍとした。第１ピラー領域１５の幅Ｗ４を５．０μｍとした。第２ピラー領域１６は、第１領域３１と、第２領域３２とを含んでいる。第１領域３１が含むｐ型不純物の濃度を２×１０18ｃｍ-3とした。第２領域３２が含むｐ型不純物の濃度を７×１０16ｃｍ-3とした。第２領域３２の厚みＨ２を３μｍとした。第２ピラー領域１６の幅Ｗ３を２．０μｍとした。コンタクト領域１４は、第１コンタクト領域部１４ｃと、第２コンタクト領域部１４ｄとを有している。第１コンタクト領域部１４ｃが含むｐ型不純物の濃度を１×１０20ｃｍ-3とした。第１コンタクト領域部１４ｃの厚みＨ４を０．５μｍとした。第２コンタクト領域部１４ｄが含むｐ型不純物の濃度を８×１０17ｃｍ-3とした。第２コンタクト領域部１４ｄの厚みＨ５を１．３μｍとした。
　サンプル１～４に係るＭＯＳＦＥＴを用いて、電流拡がり層１１とＭＯＳＦＥＴの耐圧との関係を調べた。具体的には、ドレイン電極およびソース電極の間に印加される電圧ＶＤＳとリーク電流との関係がシミュレーションにより求められた。図２８に示されるように、サンプル１および２に係るＭＯＳＦＥＴの耐圧は、共に約８００Ｖであった。サンプル３および４に係るＭＯＳＦＥＴの耐圧は、それぞれ約６００Ｖおよび約５０Ｖであった。なお、リーク電流が１×１０-2Ａ／ｃｍ2におけるＶＤＳを耐圧と仮定した。電流拡がり層１１におけるｎ型不純物の濃度が１×１０17ｃｍ-3の場合（サンプル３）には、耐圧を維持する能力があるけれども、電流拡がり層１１におけるｎ型不純物の濃度が１×１０18ｃｍ-3の場合（サンプル４）には、耐圧を維持する能力が急激に低下する。以上の結果より、電流拡がり層１１におけるｎ型不純物の濃度を１×１０18ｃｍ-3よりも低く設定することが望ましいことが明らかになった。
　次に、電流拡がり層１１におけるｎ型不純物の濃度が異なる９つのシミュレーションサンプルが準備された（図２７参照）。具体的には、９種類のサンプルに係るＭＯＳＦＥＴの電流拡がり層１１におけるｎ型不純物の濃度を、それぞれ１．３×１０16ｃｍ-3、１．５×１０16ｃｍ-3、２．０×１０16ｃｍ-3、３．０×１０16ｃｍ-3、５．０×１０16ｃｍ-3、１．０×１０17ｃｍ-3、２．０×１０17ｃｍ-3、５．０×１０17ｃｍ-3および１×１０18ｃｍ-3とした。実施例２に係るＭＯＳＦＥＴの電流拡がり層１１におけるｎ型不純物の濃度以外の構成は、実施例１に係るＭＯＳＦＥＴの構成と同じである。
　実施例２に係るＭＯＳＦＥＴを用いて、特性オン抵抗がシミュレーションにより計算された。ドレイン電極とソース電極との間の電圧を２Ｖとした。ゲート電圧を１５Ｖとした。図２９に示されるように、上記９種類のサンプルに係るＭＯＳＦＥＴの特性オン抵抗は、それぞれ３．５４０４ｍΩｃｍ2、１．０５２０ｍΩｃｍ2、０．３７０７ｍΩｃｍ2、０．１５８２ｍΩｃｍ2、０．０７３９ｍΩｃｍ2、０．０３３２ｍΩｃｍ2、０．０１７３ｍΩｃｍ2、０．００８４ｍΩｃｍ2および０．００５３ｍΩｃｍ2であった。ＭＯＳＦＥＴのオン抵抗は、チャネル抵抗、ドリフト抵抗、基板抵抗およびその他の抵抗に分けられる。図２７に示されるＭＯＳＦＥＴのオン抵抗の合計を１ｍΩｃｍ2として規格化した場合、チャネル抵抗、ドリフト抵抗、基板抵抗およびその他の抵抗は、それぞれ０．４ｍΩｃｍ2、０．３ｍΩｃｍ2、０．２ｍΩｃｍ2および０．１ｍΩｃｍ2である。図２９に示されるように、領域Ａ１においては、電流拡がり層の抵抗が他の要素の抵抗よりも大きくなり、電流拡がり層の抵抗が支配的になる。領域Ａ２においては、電流拡がり層の抵抗が他の要素の抵抗と同程度になる。領域Ａ３においては、電流拡がり層の抵抗が他の要素の抵抗に比べて小さくなり、不純物濃度の変化に対する電流拡がり層の抵抗の変化は、無視できる程度に小さい。
　電流拡がり層の抵抗は、ドリフト抵抗（つまり第１ピラー領域の抵抗）と同程度以下であることが望ましい。具体的には、電流拡がり層の抵抗は、０．３ｍΩｃｍ2以下であることが望ましい。この場合、電流拡がり層は、２．０×１０16ｃｍ-3よりも高くなる。電流拡がり層の抵抗は、その他の抵抗と同程度以下であることがより望ましい。具体的には、電流拡がり層の抵抗は、０．１ｍΩｃｍ2以下であることがより望ましい。この場合、電流拡がり層は、５．０×１０16ｃｍ-3以上となる。以上の結果より、電流拡がり層１１におけるｎ型不純物の濃度を２×１０16ｃｍ-3よりも高くすることが望ましいことが明らかになった。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１　第１主面、２　第２主面、３　第３主面、４　第４主面、５　第５主面、６　第６主面、７　境界面、１０　炭化珪素基板、１１　電流拡がり層（第１不純物領域）、１２　ボディ領域（第２不純物領域）、１３　ソース領域（第３不純物領域）、１４　コンタクト領域（第４不純物領域）、１４ａ　第１ｐ型領域、１４ｂ　第２ｐ型領域、１５　第１ピラー領域（第５不純物領域）、１６　第２ピラー領域（第６不純物領域）、１７，２１ｂ　第１部分、１８　境界部、１９，２１ｃ　第２部分、２０　ドレイン電極（第２電極）、２１　ゲート絶縁膜、２１ａ　第３部分、２２　層間絶縁膜、２３　ソース電極（第１電極）、２４　ゲート電極、３１　第１領域、３２　第２領域、３３　接続部、４０　炭化珪素エピタキシャル層、５０　炭化珪素単結晶基板、６１　第１エピタキシャル層、６２　第２エピタキシャル層、６３　第３エピタキシャル層、１００　炭化珪素半導体装置（ＭＯＳＦＥＴ）、ＢＴ　底部、Ｃ　角部、ＳＷ　側面、ＴＲ　トレンチ。

Claims (18)

  1. 　第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    　前記炭化珪素基板は、
    　第１導電型を有する第１不純物領域と、
    　前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    　前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域と、
    　前記第３不純物領域および前記第２不純物領域を貫通し、前記第１不純物領域に接し、かつ前記第２導電型を有する第４不純物領域と、
    　前記第１不純物領域に接し、前記第１不純物領域と前記第２主面との間にあり、かつ前記第１導電型を有する第５不純物領域と、
    　前記第５不純物領域と接し、かつ前記第２導電型を有する第６不純物領域とを含み、
    　前記第１主面には、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側面と、前記側面と連なる底部とにより規定されるトレンチが設けられており、
    　前記第６不純物領域は、前記底部に対面する第３主面を有する第１領域と、前記第１領域と接し、かつ前記第２主面と対面する第４主面を有する第２領域とを有し、
    　前記第１領域の不純物濃度は、前記第２領域の不純物濃度よりも高く、
    　前記第４不純物領域は、前記第２主面に対面する第５主面を有し、
    　前記第２不純物領域は、前記第２主面に対面する第６主面を有し、
    　前記第２主面に対して垂直な方向において、前記第５主面は、前記第６主面と前記第２主面との間にあり、さらに、
    　前記側面および前記底部に接するゲート絶縁膜と、
    　前記第１主面において前記第３不純物領域および前記第４不純物領域と接する第１電極と、
    　前記第２主面と接する第２電極とを備えた、炭化珪素半導体装置。
  2. 　前記第１領域の不純物濃度の最大値は、前記第２領域の不純物濃度の平均値の１０倍以上である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１領域は、前記底部から離間している、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記第２主面に平行な方向において、前記第２領域の幅は、前記底部の幅以上である、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記第２主面に平行な方向において、前記底部の幅は、前記第３主面の幅以上である、請求項４に記載の炭化珪素半導体装置。
  6. 　前記第２主面に平行な方向において、前記第３主面の幅は、前記第２領域の幅以下である、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記側面と、前記第１主面とがなす角度は、９０°以上である、請求項１～請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記第１不純物領域の不純物濃度は、２×１０16ｃｍ-3よりも高く１×１０18ｃｍ-3未満である、請求項１～請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記第１領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高い、請求項１～請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記第１不純物領域の不純物濃度は、前記第５不純物領域の不純物濃度よりも高い、請求項１～請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高い、請求項１～請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 　前記第２主面に対して垂直な方向において、前記第１領域の厚みは、０．１μｍ以上である、請求項１～請求項１１のいずれか１項に記載の炭化珪素半導体装置。
  13. 　前記ゲート絶縁膜は、前記側面と接する第１部分と、前記底部と接する第２部分とを有し、
    　前記第２部分の厚みは、前記第１部分の厚みよりも大きい、請求項１～請求項１２のいずれか１項に記載の炭化珪素半導体装置。
  14. 　前記第２主面に対して垂直な方向において、前記第５主面は、前記第６主面と前記底部との間にある、請求項１～請求項１３のいずれか１項に記載の炭化珪素半導体装置。
  15. 　前記第２主面に対して垂直な方向において、前記第５主面は、前記底部と前記第３主面との間にある、請求項１～請求項１３のいずれか１項に記載の炭化珪素半導体装置。
  16. 　前記第２主面に対して垂直な方向において、前記第５主面は、前記第３主面と前記第１領域および前記第２領域の境界面との間にある、請求項１～請求項１３のいずれか１項に記載の炭化珪素半導体装置。
  17. 　第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を準備する工程を備え、
    　前記炭化珪素基板は、
    　第１導電型を有する第１不純物領域と、
    　前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    　前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域と、
    　前記第３不純物領域および前記第２不純物領域を貫通し、前記第１不純物領域に接し、かつ前記第２導電型を有する第４不純物領域と、
    　前記第１不純物領域に接し、前記第１不純物領域と前記第２主面との間にあり、かつ前記第１導電型を有する第５不純物領域と、
    　前記第５不純物領域と接し、かつ前記第２導電型を有する第６不純物領域とを含み、
    　前記第１主面には、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側面と、前記側面と連なる底部とにより規定されるトレンチが設けられており、
    　前記第６不純物領域は、前記底部に対面する第３主面を有する第１領域と、前記第１領域と接し、かつ前記第２主面と対面する第４主面を有する第２領域とを有し、
    　前記第１領域の不純物濃度は、前記第２領域の不純物濃度よりも高く、
    　前記第４不純物領域は、前記第２主面に対面する第５主面を有し、
    　前記第２不純物領域は、前記第２主面に対面する第６主面を有し、
    　前記第２主面に対して垂直な方向において、前記第５主面は、前記第６主面と前記第２主面との間にあり、さらに、
    　前記側面および前記底部に接するゲート絶縁膜を形成する工程と、
    　前記第１主面において前記第３不純物領域および前記第４不純物領域と接する第１電極を形成する工程と、
    　前記第２主面と接する第２電極を形成する工程とを備えた、炭化珪素半導体装置の製造方法。
  18. 　前記炭化珪素基板を準備する工程は、
    　前記第１導電型の第１エピタキシャル層を形成する工程と、
    　前記第１エピタキシャル層上に、前記第１導電型の第２エピタキシャル層を形成する工程と、
    　前記第２エピタキシャル層に対して前記第１導電型を付与可能な不純物イオンを注入する工程とを含み、
    　前記第２エピタキシャル層は、活性領域となる第１部分と、前記第１部分を囲みかつ終端領域となる第２部分とを有し、
    　前記不純物イオンを注入する工程では、前記第２部分に対して前記不純物イオンを注入することなく、前記第１部分に対して前記不純物イオンが注入されることにより前記第１不純物領域が形成される、請求項１７に記載の炭化珪素半導体装置の製造方法。
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