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WO2016194795A1 - 酸化物半導体層を含む薄膜トランジスタ - Google Patents

酸化物半導体層を含む薄膜トランジスタ Download PDF

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WO2016194795A1
WO2016194795A1 PCT/JP2016/065671 JP2016065671W WO2016194795A1 WO 2016194795 A1 WO2016194795 A1 WO 2016194795A1 JP 2016065671 W JP2016065671 W JP 2016065671W WO 2016194795 A1 WO2016194795 A1 WO 2016194795A1
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WO
WIPO (PCT)
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film
oxide semiconductor
semiconductor layer
thin film
film transistor
Prior art date
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Ceased
Application number
PCT/JP2016/065671
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English (en)
French (fr)
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元隆 越智
敏洋 釘宮
晋也 森田
裕史 後藤
泰幸 ▲高▼梨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D64/011—

Definitions

  • the present invention relates to a thin film transistor including an oxide semiconductor layer. More specifically, the present invention relates to a thin film transistor including an oxide semiconductor layer used in a display device such as a liquid crystal display or an organic EL display.
  • An amorphous oxide semiconductor has a higher carrier mobility than general-purpose amorphous silicon.
  • Amorphous oxide semiconductors are expected to be applied to display devices that require large size, high resolution, and high speed driving.
  • the carrier mobility is also called field effect mobility. Hereinafter, it may be simply referred to as “mobility”.
  • an amorphous oxide semiconductor material IGZO (hereinafter, simply referred to as “IGZO”) composed of In, Ga, Zn, and O described in Patent Document 1 is well known.
  • the field effect mobility of the thin film transistor including this oxide semiconductor is 10 cm 2 / Vs or less.
  • a material having higher field effect mobility is required.
  • FIGS. 1A and 1B show various structures of a thin film transistor using an oxide semiconductor.
  • FIGS. 1A and 1B show an etch stopper (ESL) type thin film transistor having an etch stopper layer 9
  • FIG. 1B shows a back channel etch (BCE) type thin film transistor stack without the etch stopper layer 9. It is a cross-sectional structure.
  • ESL etch stopper
  • BCE back channel etch
  • the BCE type is low in production cost from the viewpoint of mass production, has a small parasitic capacitance, and is easy to shorten.
  • the source / drain electrodes are processed by wet etching, the surface of the oxide semiconductor thin film (back channel) is exposed to the etching solution by the etching solution, which causes the surface to become rough, and further damage such as oxygen vacancies. As a result, transistor characteristics and stress resistance may be reduced.
  • IGZO when using Mo wiring, Mo alloy wiring, or multilayer wiring of Al wiring or Al alloy wiring and Mo wiring or Mo alloy wiring for the source / drain electrodes, phosphoric acid, nitric acid, acetic acid are used for electrode processing.
  • a general-purpose inorganic acid-based etching solution including the above is used.
  • IGZO is easily etched by the inorganic acid-based etching solution, a BCE thin film transistor using the above-described wiring cannot be formed.
  • IGZO Mo wiring of Mo wiring or Mo alloy wiring on the source / drain electrodes, Mo / Cu laminated wiring of the Mo wiring and Cu wiring or Cu alloy wiring, Ti wiring of Ti wiring or Ti alloy wiring
  • an inorganic etching solution containing hydrogen fluoride in fluoride is used for electrode processing.
  • IGZO is easily etched by the inorganic etching solution, it is impossible to form a BCE thin film transistor using the above-described wiring.
  • the source / drain electrodes include at least one of a Mo-based film of a pure Mo film and a Mo alloy film, or the Mo-based film, a pure Cu film, and a Cu alloy film.
  • a laminated film with at least one of the Cu-based films hereinafter sometimes referred to as “Mo-based / Cu-based laminated film”
  • Ti-based film of at least one of a pure Ti film and a Ti alloy film or
  • a thin film transistor having at least a gate electrode, a gate insulating film, an oxide semiconductor layer, a source / drain electrode, and a protective film having two or more layers on a substrate,
  • the metal elements constituting the oxide semiconductor layer are In, Ga, Zn, and Sn
  • the source / drain electrode is a Mo-based film of at least one of a pure Mo film and a Mo alloy film, or a Mo-based film of the Mo-based film and at least one of a pure Cu film and a Cu alloy film.
  • a thin film transistor which is a Cu-based laminated film and in which the source / drain electrodes are directly bonded to the oxide semiconductor layer.
  • the ratio of each metal element to the total of all metal elements in the oxide semiconductor layer is In: 15-25 atomic%, Ga: 5 to 20 atomic%, Zn: 35 to 60 atomic%, and Sn: 9 to 30 atomic%
  • the two or more protective films include at least a first protective film that is directly joined to the oxide semiconductor layer and a second protective film different from the first protective film, and the first protective film is hydrogen.
  • At least one of a Mo-based film of a pure Mo film and a Mo alloy film, or at least one of a Cu-based film of the Mo-based film, a pure Cu film, and a Cu alloy film is used as a source / drain electrode.
  • Mo-based / Cu-based laminated film, at least one Ti-based film of pure Ti film and Ti alloy film, or Cu-based film of at least one of Ti-based film, pure Cu film and Cu alloy film Even when using a Ti-based / Cu-based multilayer film, switching characteristics, S value, stress resistance, and light stress resistance (the amount of change in the threshold value of the transistor due to light stress is small while maintaining high electric field mobility) ), More preferably a BCE thin film transistor.
  • the thin film transistor according to the present invention can form the source / drain electrodes by wet etching, a display device with high characteristics can be obtained easily and at low cost.
  • FIG. 1A is a schematic cross-sectional view for explaining an ESL thin film transistor.
  • FIG. 1B is a schematic cross-sectional view for explaining a BCE thin film transistor.
  • FIG. 2 is a schematic cross-sectional view for explaining the BCE-type thin film transistor used in Examples 1 and 2.
  • FIG. 3 shows an inorganic material containing fluoride in hydrogen peroxide in each of a pure Ti film, a pure Mo film, a pure Cu film, a conventional oxide semiconductor layer (IGZO), and an oxide semiconductor layer (GIZTO) in the present invention. It is the graph which showed the etching rate by a system etching liquid.
  • FIG. 1A is a schematic cross-sectional view for explaining an ESL thin film transistor.
  • FIG. 1B is a schematic cross-sectional view for explaining a BCE thin film transistor.
  • FIG. 2 is a schematic cross-sectional view for explaining the BCE-type thin film transistor used in Examples 1 and 2.
  • FIG. 3 shows an inorganic
  • FIG. 4A is a top optical micrograph of the oxide semiconductor layer between the source and drain electrodes after 20% overetching in the thin film transistor using the IGZO oxide semiconductor layer according to Comparative Example 1-2.
  • FIG. 4B is a top optical micrograph of the thin film transistor using the IGZO oxide semiconductor layer according to Comparative Example 1-2 after 50% overetching of the oxide semiconductor layer between the source and drain electrodes.
  • FIG. 4C is an upper surface optical micrograph after 100% overetching of the oxide semiconductor layer between the source and drain electrodes in the thin film transistor using the IGZO oxide semiconductor layer according to Comparative Example 1-2.
  • FIG. 4A is a top optical micrograph of the oxide semiconductor layer between the source and drain electrodes after 20% overetching in the thin film transistor using the IGZO oxide semiconductor layer according to Comparative Example 1-2.
  • FIG. 4B is a top optical micrograph of the thin film transistor using the IGZO oxide semiconductor layer according to Comparative Example 1-2 after 50% overetching of the oxide semiconductor layer between the source and
  • FIG. 4D is a top optical micrograph of the oxide semiconductor layer between the source and drain electrodes after 20% overetching in the thin film transistor using the GIZTO oxide semiconductor layer according to Example 1-2.
  • FIG. 4E is a top optical micrograph of the oxide semiconductor layer between the source and drain electrodes after 50% overetching in the thin film transistor using the GIZTO oxide semiconductor layer according to Example 1-2.
  • FIG. 4F is a top optical micrograph of the oxide semiconductor layer between the source and drain electrodes after 100% overetching in the thin film transistor using the GIZTO oxide semiconductor layer according to Example 1-2.
  • FIG. 5 shows 20%, 50%, and 100% overetching in the TFT using the GIZTO oxide semiconductor layer according to Example 1-2 and the TFT using the IGZO oxide semiconductor layer according to Comparative Example 1-2.
  • FIG. 3 is a graph showing the I d -V g characteristics of.
  • FIG. 6 shows 20%, 50%, and 100% overetching in the TFT using the GIZTO oxide semiconductor layer according to Example 2-2 and the TFT using the IGZO oxide semiconductor layer according to Comparative Example 2-2.
  • 3 is a graph showing the I d -V g characteristics of.
  • FIG. 7 is a graph of I d -V g characteristics showing a typical example of the result of optical stress resistance using the TFT using the GIZTO oxide semiconductor layer according to Example 2-1.
  • FIG. 8 illustrates a hydrogen peroxide solution in each of the GIZTO oxide semiconductor layer, the GIZTO (1) oxide semiconductor layer, the GIZTO (2) oxide semiconductor layer, the GIZTO (3) oxide semiconductor layer, and the IGZO oxide semiconductor layer. It is the graph which showed the etching rate by the inorganic type etching liquid containing fluoride.
  • FIG. 9A is a graph showing I d -V g characteristics after 20%, 50%, and 100% overetching in the TFT using the GIZTO (1) oxide semiconductor layer of Example 4-1.
  • FIG. 9B is a graph showing I d -V g characteristics after 20%, 50%, and 100% overetching in the TFT using the GIZTO (2) oxide semiconductor layer of Example 4-2.
  • FIG. 9A is a graph showing I d -V g characteristics after 20%, 50%, and 100% overetching in the TFT using the GIZTO (2) oxide semiconductor layer of Example 4-2.
  • FIG. 10A is a graph showing I d -V g characteristics after 50% overetching in a TFT using the GIZTO (1) oxide semiconductor layer of Example 4-1.
  • FIG. 10B is a graph showing I d -V g characteristics after 50% over-etching in the TFT using the GIZTO (2) oxide semiconductor layer of Example 4-2.
  • the thin film transistor of the present invention is a thin film transistor having at least a gate electrode, a gate insulating film, an oxide semiconductor layer, a source / drain electrode, and two or more protective films on a substrate, and a metal constituting the oxide semiconductor layer
  • the elements are In, Ga, Zn, and Sn.
  • the source / drain electrode is directly bonded to the oxide semiconductor layer and is at least one of a pure Mo film and a Mo alloy film, or a Mo based film and the pure Cu film and a Cu alloy film.
  • the ratio of Sn is preferably 9 to 50 atomic%, more preferably 9 to 30 atomic%, and further preferably 9 to 25 atomic% with respect to the total of all metal elements of In, Ga, Zn, and Sn (In + Ga + Zn + Sn). .
  • the ratio of each metal element to the total (In + Ga + Zn + Sn) of all metal elements in the oxide semiconductor layer is In: 15-25 atomic%, Ga: 5 to 20 atomic%, Zn: 35-60 atomic% and Sn: 9-30 atomic%
  • An oxide semiconductor layer that satisfies the above conditions is preferable in terms of suppression of etching or TFT characteristics, and it is more preferable that Sn is 9 to 25 atomic%.
  • Zn is more preferably 40 to 60 atomic%. Note that the ratio of the metal element in the oxide semiconductor layer can be measured by ICP emission analysis.
  • a Ti-based film or a Ti-based / Cu-based laminated film of a Ti-based film and a Cu-based film is used as a source / drain electrode, and the source / drain electrode is patterned by an inorganic system containing fluoride in hydrogen peroxide water.
  • an etchant such as an etchant, the surface state of the oxide semiconductor layer is good, the static characteristics and particularly the switching characteristics are excellent, and the S-value deterioration is suppressed, and the resistance to light stress is reduced.
  • BCE type TFT excellent in the above can be obtained.
  • Al wiring and Cu wiring are mainly used for the source / drain electrodes, and Mo-based materials have been conventionally used for barrier metal and cap metal for these wiring films.
  • Ti-based materials are often performed by dry etching. However, according to the study by the present inventors, it has been found that wet etching can be performed even when a Ti-based material is used as long as it is limited to a hydrogen peroxide-based etching solution containing fluoride.
  • the characteristics of a BCE TFT using an oxide semiconductor may be easily deteriorated, whereas Ti does not deteriorate the characteristics even if a residue is generated. Therefore, it is more preferable to use a Ti-based film or a Ti-based / Cu-based laminated film as the source / drain electrodes from the viewpoint of improving characteristics. Also, when a Mo alloy film containing Ti is used, characteristics are improved as compared with pure Mo. Therefore, a Mo alloy film containing Ti or a Mo-based / Cu-based laminated film using the Mo alloy is used. It is also preferable.
  • the protective film having two or more layers can be used without particular limitation as long as it is a protective film generally used conventionally. It is preferable that the two or more protective films include at least a first protective film that is directly bonded to the oxide semiconductor layer and a second protective film that is different from the first protective film.
  • the second protective film may be a single layer or two or more layers as long as it is a protective film other than the first protective film.
  • the first protective film is preferably a SiO x film having a hydrogen concentration of 4.5 atomic% or less because the resistance to light stress can be further improved.
  • the substrate is preferably a glass substrate or quartz from the viewpoint of transparency.
  • the gate electrode is preferably a pure Mo thin film, Mo / Al / Mo, Cu / Mo, Cu / Ti, or the like in terms of heat resistance and resistivity.
  • the gate insulating film is preferably formed by a plasma CVD method using a mixed gas of SiH 4 and N 2 O as a carrier gas from the viewpoint of hydrogen diffusion into the oxide semiconductor film.
  • oxide semiconductor layer 4 (GIZTO) as described above, patterning was performed by photolithography and wet etching.
  • wet etching “ITO-07N” manufactured by Kanto Chemical Co., Ltd. was used, and the liquid temperature was set to room temperature. In this example, it was confirmed that etching was possible without any residue on all the oxide thin films tested.
  • a pre-annealing process was performed in order to improve the film quality of the oxide semiconductor layer 4.
  • the pre-annealing process was performed at 350 ° C. for 60 minutes in an air atmosphere.
  • the TFT channel length was set to 10 ⁇ m and the channel width was set to 200 ⁇ m.
  • overetching of 20%, 50% or 100% was performed on the electrode film thickness. Note that 50% overetching was used as a standard condition.
  • an SiO x film was first formed as the first protective film 6A as the protective film.
  • the SiO x film was formed by a plasma CVD method using “PD-220NL” manufactured by Samco.
  • a mixed gas of SiH 4 and N 2 O was used for the formation of the SiO x film.
  • the film formation power was 100 W and the film formation temperature was 230 ° C.
  • the film thickness of the SiO x film was 200 nm.
  • SiN x film was formed as the second protective film 6B.
  • Formation of the the SiN x film is also used steel SAMCO "PD-220 NL], the formation of .SiN x film was carried out by plasma CVD, using a mixed gas of SiH 4 and NH 3, and N 2.
  • the formation The film power was 100 W and the film formation temperature was 200 ° C.
  • contact holes 7 for probing for transistor characteristic evaluation were formed in the first protective film 6A and the second protective film 6B by photolithography and dry etching. Finally, a post-annealing process was performed. The post-annealing treatment was performed at 250 ° C. for 30 minutes in a nitrogen atmosphere. A TFT was manufactured by the above procedure.
  • IGZO In—Ga—Zn—O
  • Example 1 a pure Mo film having a pure Mo single layer as a source / drain electrode was formed in Comparative Example 1-1, and a pure Mo film and a pure Cu film were laminated to form a pure Mo film (film thickness 20 nm) / A three-layer laminated film (pure Mo / pure Cu / pure Mo laminated film) of a pure Cu film (film thickness 200 nm) / pure Mo film (film thickness 20 nm) is referred to as Comparative Example 1-2.
  • the graph of FIG. 3 shows the measurement results of the etching rate in an inorganic etching solution containing fluoride in hydrogen peroxide solution.
  • Ti is a pure Ti film
  • Mo is a pure Mo film
  • Cu is a pure Cu film
  • IGZO is an oxide semiconductor layer in Comparative Example 1
  • GIZTO is an oxide semiconductor layer in Comparative Example 1
  • the etching rate of the IGZO oxide semiconductor layer was 1.71 nm / second, whereas that of the GIZTO oxide semiconductor layer containing Sn was 0.44 nm / second, which is about 3.9 times as resistant. I understood.
  • FIGS. 4A to 4F The top surface optical micrograph of the oxide semiconductor layer between the source and drain electrodes when overetching 20%, 50% and 100% was performed on the TFTs obtained in Example 1-2 and Comparative Example 1-2.
  • FIGS. 4A to 4F are TFTs using the IGZO oxide semiconductor layer according to Comparative Example 1-2
  • FIGS. 4D to 4F are TFTs using the GIZTO oxide semiconductor layer according to Example 1-2.
  • 4D are the results of 20% overetching
  • FIGS. 4B and 4E are the results of 50% overetching
  • FIGS. 4C and 4F are the results of 100% overetching.
  • I d -V g characteristics are shown together in FIG. In FIG. 5, “OE.20%”, “OE.50%”, and “OE.100%” mean overetching of 20%, 50%, and 100%, respectively.
  • the vertical axis of each graph is I d (A), and the horizontal axis is V g (V). Note that the TFT using the IGZO oxide semiconductor layer according to Comparative Example 1-2 disappeared when immersed in an etching solution at an overetching time of 50% and 100%, and thus no I d -V g characteristic was observed (drain) Current did not flow). On the other hand, in the TFT using the GIZTO oxide semiconductor layer according to Example 1-2, good I d -V g characteristics were obtained.
  • Example 1-1 The same evaluation was performed on the TFTs of Example 1-1 and Comparative Example 1-1.
  • the above evaluation results are summarized in “mobility”, “S value”, and “S value determination” in Table 1.
  • the mobility is 7.0 cm 2 / Vs or higher.
  • the criteria for “S value judgment” are shown below. ⁇ : S value is 0.45 V / dec or less ⁇ : S value is 0.45 V / dec or more and 1.0 V / dec or less ⁇ : S value exceeds 1.0 V / dec
  • the TFT using the IGZO oxide semiconductor layer showed a decrease in mobility even in the overetching of 20% in the patterning of the source / drain electrodes.
  • Stress tolerance evaluation 1 Using the TFTs of Example 1-1, Example 1-2, Comparative Example 1-1, and Comparative Example 1-2, stress resistance (resistance against light + negative bias stress) was evaluated. Stress tolerance was evaluated by conducting a stress application test in which light was irradiated while applying a negative bias to the gate electrode. The stress application conditions are as follows. ⁇ Gate voltage: -20V ⁇ Source-drain voltage: 10V -Substrate temperature: 60 ° C ⁇ Stress application time: 2 hours ⁇ Light stress conditions: Light intensity: 25000NIT Light source: White LED
  • the threshold voltage shift before and after application of light + negative bias stress was measured. This difference is called ⁇ V th .
  • the evaluation results are summarized in “ ⁇ V th ” and “ ⁇ V th judgment” in Table 1.
  • the criteria for determining ⁇ V th are as follows. ⁇ : ⁇ V th is 3.5 V or less ⁇ : ⁇ V th exceeds 3.5 V
  • TFTs using a GIZTO oxide semiconductor layer have the same S value as TFTs using a conventional IGZO oxide semiconductor layer, and very good results are obtained in both mobility and stress resistance. Therefore, it was evaluated as “good” as a comprehensive judgment.
  • the glass substrate 1, the gate electrode 2, the gate insulating film 3, and the oxide semiconductor layer 4 were formed in the same manner as in Example 1.
  • a pure Ti film that is a pure Ti single layer is formed as the source / drain electrode 5 (Example 2-1), or a pure Ti film and a pure Cu film are laminated to form a pure Ti film (film thickness 20 nm).
  • a pure Cu film (thickness 200 nm) / pure Ti film (thickness 20 nm) was formed (pure Ti / pure Cu / pure Ti laminate film) (Example 2-2). Patterning by photolithography and wet etching after the formation of the source / drain electrodes 5 was performed in the same manner as in Example 1.
  • Example 3 As in Example 1, a thin film transistor having the structure shown in FIG.
  • the glass substrate 1, the gate electrode 2, the gate insulating film 3, and the oxide semiconductor layer 4 were formed in the same manner as in Example 1.
  • a pure Ti film that is a pure Ti single layer is formed as the source / drain electrode 5 (Example 3-1), or a pure Ti film and a pure Cu film are laminated to form a pure Ti film (film thickness 20 nm).
  • a pure Cu film (film thickness 200 nm) / pure Ti film (film thickness 20 nm) was formed (pure Ti / pure Cu / pure Ti laminate film) (Example 3-2).
  • patterning was performed by photolithography and wet etching.
  • Stress tolerance evaluation 3 Stress resistance (resistance to light + negative bias stress) using the TFTs of Example 3-1, Example 3-2, Reference Example 1-1, Reference Example 2-1, Reference Example 1-2, and Reference Example 2-2 ) And are summarized in Table 3. The stress tolerance evaluation method and evaluation criteria are the same as those in Example 1.
  • a thin film transistor having the structure shown in FIG. 2 was produced by the following procedure.
  • oxide semiconductor layer 4 (GIZTO) was formed as described above, patterning was performed by photolithography and wet etching.
  • wet etching “ITO-07N” manufactured by Kanto Chemical Co., Ltd. was used, and the liquid temperature was set to room temperature or 40 ° C. In this example, it was confirmed that etching was possible without any residue on all the oxide thin films tested.
  • a pre-annealing process was performed in order to improve the film quality of the oxide semiconductor layer 4.
  • the pre-annealing process was performed at 350 ° C. for 60 minutes in an air atmosphere.
  • Example 5 A pure Ti film and a pure Cu film are laminated as the source / drain electrodes 5, and a three-layer laminated film (pure Ti film (film thickness 20 nm) / pure Cu film (film thickness 200 nm) / pure Ti film (film thickness 20 nm)).
  • a TFT was manufactured in the same manner as in Example 4 except that (Ti / pure Cu / pure Ti laminated film). Note that the atomic ratio Ga: In: Zn: Sn of the oxide semiconductor layer 4 (film thickness 40 nm) in the TFT is Ga-In in which Example 5-1 is 16.0: 17.4: 42.3: 24.4.
  • Example 5-2 is 16.2: 17.4: 38.1: 28.3 Ga-In-Zn-Sn-O (2) film
  • Reference Example 5 ⁇ 3 is a Ga—In—Zn—Sn—O (3) film of 16.5: 16.6: 61.6: 5.3.
  • the etching rate of the IGZO oxide semiconductor layer decreased as the amount of Sn added increased.
  • the Sn content was 5.3 atomic% and 19.4 atomic%, the etching rate was considerably reduced. Therefore, it was found that if the Sn content is about 9 atomic% or more, very good etching resistance can be obtained.
  • the oxide semiconductor layers are GIZTO in Examples 2-1 and 2-2, GIZTO (1) in Examples 4-1 and 5-1 and GIZTO (2) in Examples 4-2 and 5-2.
  • the source / drain electrodes are pure Ti film in Examples 2-1, 4-1 and 4-2, and pure Ti film / pure Cu film / pure Ti film in Examples 2-2, 5-1 and 5-2. It is a three-layer laminated film.
  • the IGZO oxide semiconductor layer not containing Sn (corresponding to Comparative Examples 2-1 and 2-2) and the GIZTO (3) oxide semiconductor layer (Reference Examples 4-3 and 5-3) were 50% in the etching solution. Since it disappeared when immersed in the over-etching time, the I d -V g characteristic was not observed (drain current did not flow), and the mobility and stress resistance could not be evaluated.
  • I d -V g characteristics were measured under the same conditions as in Example 1 and the like.
  • Example 4-1 Of the measured I d -V g characteristics, the result of Example 4-1 is shown in FIG. 9A, and the result of Example 4-2 is shown in FIG. 9B.
  • 9A and 9B “No1” means 30% overetching, “No2” means 50% overetching, and “No3” means 100% overetching.
  • the vertical axis of the graph is I d (A), and the horizontal axis is V g (V).
  • a TFT using the GIZTO (1) oxide semiconductor layer and the GIZTO (2) oxide semiconductor layer Similar to the GIZTO oxide semiconductor layer, a TFT using the GIZTO (1) oxide semiconductor layer and the GIZTO (2) oxide semiconductor layer also showed good I d -V g characteristics.
  • Stress tolerance evaluation 4 Using the TFTs of Examples 2-1, 2-2, 4-1, 4-2, 5-1 and 5-2, stress resistance (resistance to light + negative bias stress) was evaluated and summarized in Table 4. It was. The stress tolerance evaluation method and evaluation criteria are the same as those in Example 1. In Reference Examples 4-3 and 5-3, the stress resistance could not be evaluated because the film disappeared by immersion in the etching solution.
  • the I d -V g characteristics after 50% overetching of GIZTO (1) of Example 4-1 and GIZTO (2) of Example 4-2 are shown in FIGS. 10A and 10B, respectively.
  • the stress application time was 0 seconds, 3600 seconds, or 7200 seconds.
  • ⁇ V th in the stress resistance was good with 2.5 V and 2.25 V, respectively, regardless of the stress application time.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

　本発明は、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、前記ソース・ドレイン電極がＴｉ系膜、Ｍｏ系膜、Ｔｉ系／Ｃｕ系積層膜、又はＭｏ系／Ｃｕ系積層膜であり、かつ前記ソース・ドレイン電極が前記酸化物半導体層と直接接合された薄膜トランジスタに関する。本発明の薄膜トランジスタは、ソース・ドレイン電極にＴｉ系膜、Ｍｏ系膜、Ｔｉ系／Ｃｕ系積層膜、又はＭｏ系／Ｃｕ系積層膜を用いていても、高い電界移動度を維持しつつ、スイッチング特性、Ｓ値、ストレス耐性及び光ストレス耐性（光ストレスによるトランジスタのしきい値変化量が小さいこと）に優れる。

Description

酸化物半導体層を含む薄膜トランジスタ
　本発明は、酸化物半導体層を含む薄膜トランジスタに関する。より具体的には、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる酸化物半導体層を含む薄膜トランジスタに関する。
　アモルファス酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有する。またアモルファス酸化物半導体は、大型・高解像度・高速駆動が要求される表示装置への適用が期待されている。
　前記キャリア移動度は、電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。
　前記酸化物半導体として、特許文献１に記載のＩｎ、Ｇａ、ＺｎおよびＯからなるアモルファス酸化物半導体材料ＩＧＺＯ（以下、単に「ＩＧＺＯ」と称することがある。）がよく知られている。この酸化物半導体を含む薄膜トランジスタの電界効果移動度は１０ｃｍ２／Ｖｓ以下である。しかし、表示装置の大画面化や高速駆動化に対応するためには、より高い電界効果移動度をもつ材料が求められている。
　特許文献２には、ソース・ドレイン電極の加工にドライエッチングを用いることにより、ＴＦＴ特性バラツキの増大やＴＦＴのオン電流低減を抑制する方法が開示されている。また特許文献３には、チャンネル表面のダメージ領域を除去することによって、良好な電気的特性が得られることが開示されている。
　移動度が高いことに加えて、薄膜トランジスタの製造工程に対する適合性も求められる。酸化物半導体を用いた薄膜トランジスタの構造として種々の構造があるが、その一例として薄膜トランジスタの積層断面構造を図１Ａ及び図１Ｂに示す。図１Ａは、エッチストッパー層９を有するエッチストッパー（ＥＳＬ；Ｅｔｃｈ　Ｓｔｏｐｐｅｒ　Ｌａｙｅｒ）型の薄膜トランジスタ、図１Ｂは、エッチストッパー層９を有さないバックチャネルエッチ（ＢＣＥ；Ｂａｃｋ　Ｃｈａｎｎｅｌ　Ｅｔｃｈ）型の薄膜トランジスタの積層断面構造である。
　上記２パターンの薄膜トランジスタのうち、ＢＣＥ型は量産の観点から製造コストが低く、寄生容量が少ない点や短チャネル化が容易である。しかし、ウェットエッチングによりソース・ドレイン電極を加工する際に、エッチング液により酸化物半導体薄膜の表面（バックチャネル）がエッチング液にさらされることにより、該表面が荒れたり、さらには酸素欠損などのダメージが入る場合などがあり、結果としてトランジスタ特性やストレス耐性が低下するおそれがある。
　そのためＢＣＥ型薄膜トランジスタに用いられる酸化物半導体薄膜には、上記エッチング液に対する高い耐性が求められる。一方で、酸化物半導体薄膜には、この酸化物半導体薄膜自体をウェットエッチングにより加工する際に、エッチング液であるシュウ酸等の有機酸に対し適切な速度でエッチングされ、残渣無くパターニングできることも要求される。
米国特許出願公開第２０１２／１５３２７７号明細書 米国特許出願公開第２０１１／０４９５０８号明細書 米国特許出願公開第２００８／３１５１９３号明細書
　前述したＩＧＺＯにおいて、ソース・ドレイン電極にＭｏ配線やＭｏ合金配線、又はＡｌ配線もしくはＡｌ合金配線とＭｏ配線もしくはＭｏ合金配線との積層配線を用いた場合、電極加工にはリン酸、硝酸、酢酸などを含む汎用の無機酸系エッチング液が用いられる。しかしながらＩＧＺＯは前記無機酸系エッチング液により容易にエッチングされるため、前述の配線を用いたＢＣＥ型の薄膜トランジスタを形成することはできない。
　さらにＩＧＺＯにおいて、ソース・ドレイン電極にＭｏ配線もしくはＭｏ合金配線のＭｏ系配線、前記Ｍｏ系配線とＣｕ配線もしくはＣｕ合金配線とのＭｏ系／Ｃｕ系積層配線、Ｔｉ配線もしくはＴｉ合金配線のＴｉ系配線、又は、前記Ｔｉ系配線とＣｕ配線もしくはＣｕ合金配線とのＴｉ系／Ｃｕ系積層配線を用いた場合、電極加工には過酸化水素水にフッ化物を含んだ無機系エッチング液が用いられる。しかしながらＩＧＺＯは前記無機系エッチング液により容易にエッチングされるため、こちらも前述の配線を用いたＢＣＥ型の薄膜トランジスタを形成することはできない。
　本発明は上記事情に鑑みてなされたものであり、ソース・ドレイン電極に純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜との積層膜（以下、「Ｍｏ系／Ｃｕ系積層膜」と称することがある。）や、純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜との積層膜（以下、「Ｔｉ系／Ｃｕ系積層膜」と称することがある。）を用いた場合に、優れた特性を有する薄膜トランジスタを提供することを目的とする。
　本発明は、以下の［１］～［６］に係るものである。
［１］基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
　前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
　前記ソース・ドレイン電極が純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＴｉ系／Ｃｕ系積層膜であり、かつ
　前記ソース・ドレイン電極が前記酸化物半導体層と直接接合された薄膜トランジスタ。
［２］基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
　前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
　前記ソース・ドレイン電極が純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜であり、かつ
　前記ソース・ドレイン電極が前記酸化物半導体層と直接接合された薄膜トランジスタ。
［３］前記酸化物半導体層における全金属元素の合計に対するＳｎの割合が９原子％以上５０原子％以下であることを特徴とする前記［１］又は［２］に記載の薄膜トランジスタ。
［４］前記酸化物半導体層における全金属元素の合計に対する各金属元素の割合が、
Ｉｎ：１５～２５原子％、
Ｇａ：５～２０原子％、
Ｚｎ：３５～６０原子％、および
Ｓｎ：９～３０原子％
であることを特徴とする前記［３］に記載の薄膜トランジスタ。
［５］前記２層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなり、かつ前記第１保護膜が水素濃度４．５原子％以下のＳｉＯｘ膜であることを特徴とする前記［１］～［４］のいずれか１に記載の薄膜トランジスタ。
［６］前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネルエッチ型であることを特徴とする前記［１］～［５］のいずれか１に記載の薄膜トランジスタ。
　本発明によれば、ソース・ドレイン電極に純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜や、純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＴｉ系／Ｃｕ系積層膜を用いた場合でも、高い電界移動度を維持しつつ、スイッチング特性、Ｓ値、ストレス耐性及び光ストレス耐性（光ストレスによるトランジスタのしきい値変化量が小さいこと）に優れた薄膜トランジスタ、より好ましくはＢＣＥ型薄膜トランジスタを得ることができる。
　また、本発明に係る薄膜トランジスタは、ソース・ドレイン電極の形成をウェットエッチングで行うことができるため、特性の高い表示装置を容易かつ低コストで得ることができる。
図１Ａは、ＥＳＬ型薄膜トランジスタを説明するための概略断面図である、 図１Ｂは、ＢＣＥ型薄膜トランジスタを説明するための概略断面図である。 図２は、実施例１及び２に用いたＢＣＥ型の薄膜トランジスタを説明するための概略断面図である。 図３は、純Ｔｉ膜、純Ｍｏ膜、純Ｃｕ膜、従来の酸化物半導体層（ＩＧＺＯ）及び本発明における酸化物半導体層（ＧＩＺＴＯ）のそれぞれにおける過酸化水素水にフッ化物を含んだ無機系エッチング液によるエッチング速度を示したグラフである。 図４Ａは、比較例１－２に係るＩＧＺＯ酸化物半導体層を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層の、２０％のオーバーエッチング後の上面光学顕微鏡写真である。 図４Ｂは、比較例１－２に係るＩＧＺＯ酸化物半導体層を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層の、５０％のオーバーエッチング後の上面光学顕微鏡写真である。 図４Ｃは、比較例１－２に係るＩＧＺＯ酸化物半導体層を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層の、１００％のオーバーエッチング後の上面光学顕微鏡写真である。 図４Ｄは、実施例１－２に係るＧＩＺＴＯ酸化物半導体層を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層の、２０％のオーバーエッチング後の上面光学顕微鏡写真である。 図４Ｅは、実施例１－２に係るＧＩＺＴＯ酸化物半導体層を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層の、５０％のオーバーエッチング後の上面光学顕微鏡写真である。 図４Ｆは、実施例１－２に係るＧＩＺＴＯ酸化物半導体層を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層の、１００％のオーバーエッチング後の上面光学顕微鏡写真である。 図５は、実施例１－２に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴ及び比較例１－２に係るＩＧＺＯ酸化物半導体層を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ－Ｖｇ特性を示すグラフである。 図６は、実施例２－２に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴ及び比較例２－２に係るＩＧＺＯ酸化物半導体層を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ－Ｖｇ特性を示すグラフである。 図７は、実施例２－１に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴを用いた光ストレス耐性の結果の代表例を示すＩｄ－Ｖｇ特性のグラフである。 図８は、ＧＩＺＴＯ酸化物半導体層、ＧＩＺＴＯ（１）酸化物半導体層、ＧＩＺＴＯ（２）酸化物半導体層、ＧＩＺＴＯ（３）酸化物半導体層、及びＩＧＺＯ酸化物半導体層のそれぞれにおける過酸化水素水にフッ化物を含んだ無機系エッチング液によるエッチング速度を示したグラフである。 図９Ａは、実施例４－１のＧＩＺＴＯ（１）酸化物半導体層を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ－Ｖｇ特性を示すグラフである。 図９Ｂは、実施例４－２のＧＩＺＴＯ（２）酸化物半導体層を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ－Ｖｇ特性を示すグラフである。 図１０Ａは、実施例４－１のＧＩＺＴＯ（１）酸化物半導体層を用いたＴＦＴにおける５０％オーバーエッチング後のＩｄ－Ｖｇ特性を示すグラフである。 図１０Ｂは、実施例４－２のＧＩＺＴＯ（２）酸化物半導体層を用いたＴＦＴにおける５０％オーバーエッチング後のＩｄ－Ｖｇ特性を示すグラフである。
　本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであることを特徴とする。
　前記ソース・ドレイン電極は前記酸化物半導体層と直接接合された、純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜もしくは前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜、又は純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜もしくは前記Ｔｉ系膜とＣｕ系膜とのＴｉ系／Ｃｕ系積層膜である。
　本発明における酸化物半導体層は、金属元素であるＩｎ、Ｇａ、Ｚｎ及びＳｎを必須成分として含む酸化物（ＧＩＺＴＯ）である。Ｓｎを必須成分として含むことによって、過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液に晒されても、酸化物半導体層のエッチングが抑制され、酸化物半導体層表面のダメージを抑制することができる。そのため、酸化物半導体層の膜厚が均一なＴＦＴを得ることができる。一方、Ｓｎが多すぎると酸化物半導体層自体のエッチングが困難となることが懸念される。そのため、Ｓｎの割合はＩｎ、Ｇａ、Ｚｎ及びＳｎの全金属元素の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対して９～５０原子％が好ましく、９～３０原子％がより好ましく、９～２５原子％がさらに好ましい。
　また、酸化物半導体層における全金属元素の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する各金属元素の割合が、
Ｉｎ：１５～２５原子％、
Ｇａ：５～２０原子％、
Ｚｎ：３５～６０原子％、及び
Ｓｎ：９～３０原子％
を満たす酸化物半導体層とすることがエッチングの抑制もしくはＴＦＴ特性の点から好ましく、中でもＳｎが９～２５原子％であることがより好ましい。またＺｎは４０～６０原子％であることがより好ましい。なお、酸化物半導体層中の金属元素の割合はＩＣＰ発光分析によって測定することができる。
　ソース・ドレイン電極としてＭｏ系膜又はＭｏ系膜とＣｕ系膜とのＭｏ系／Ｃｕ系積層膜を用い、かつソース・ドレイン電極のパターニングを過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液を用いて行う場合であっても、酸化物半導体層の表面状態が良好であり、静特性や特にスイッチング特性に優れ、さらにはＳ値の劣化を抑えた、光ストレス耐性に優れたＢＣＥ型ＴＦＴを得ることができる。
　また、ソース・ドレイン電極としてＴｉ系膜又はＴｉ系膜とＣｕ系膜とのＴｉ系／Ｃｕ系積層膜を用い、かつソース・ドレイン電極のパターニングを過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液を用いて行う場合であっても、酸化物半導体層の表面状態が良好であり、静特性や特にスイッチング特性に優れ、さらにはＳ値の劣化を抑えた、光ストレス耐性に優れたＢＣＥ型ＴＦＴを得ることができる。
　なお、ソース・ドレイン電極にはＡｌ配線およびＣｕ配線が主として用いられ、これら配線膜に対して、バリアメタルおよびキャップメタルには従来Ｍｏ系材料が多く用いられてきた。一方、Ｔｉ系材料は従来ドライエッチングで実施される場合が多かった。
　しかしながら、本発明者らの検討によれば、フッ化物の入った過酸化水素系エッチング液に限ると、Ｔｉ系材料を用いてもウェットエッチングが可能になることが判明した。
　また、従来Ｃｕ系／Ｔｉ系積層膜の場合にはＣｕをウェットエッチングで行い、Ｔｉをドライエッチングで行っていたが、同じく過酸化水素系エッチング液を用いてＴｉをＣｕ配線と組み合わせることで、Ｃｕ系／Ｔｉ系積層膜の一括エッチングが可能となる。
　本発明におけるソース・ドレイン電極において、Ｍｏは残渣が生じると酸化物半導体を用いたＢＣＥ型ＴＦＴの特性を劣化させやすくなる場合があるのに対し、Ｔｉは残渣が生じても特性を劣化させないことから、ソース・ドレイン電極としてＴｉ系膜又はＴｉ系／Ｃｕ系積層膜を用いることが、特性向上の観点からより好ましい。
　またＴｉを含有するＭｏ合金膜を用いた場合も、純Ｍｏと比べると特性が向上することから、Ｔｉを含有するＭｏ合金膜又は、該Ｍｏ合金を用いたＭｏ系／Ｃｕ系積層膜を用いることも好ましい。
　２層以上の保護膜は、従来一般に用いられる保護膜であれば特に制限されることなく用いることができる。また２層以上の保護膜は、少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなることが好ましい。第２保護膜は、第１保護膜以外の保護膜であれば、１層でも２層以上でもよい。
　前記第１保護膜は、水素濃度が４．５原子％以下のＳｉＯｘ膜であることが光ストレス耐性をより向上できることから好ましい。
　保護膜を上記構成にすることにより、ソース・ドレイン電極がＭｏ系膜若しくはＭｏ系／Ｃｕ系積層膜又はＴｉ系膜若しくはＴｉ系／Ｃｕ系積層膜であっても、ＴＦＴの静特性を劣化させることなく、過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液によるダメージを抑制できる。すなわち、酸化物半導体層の膜厚が均一でかつ静特性とストレス耐性の良好なＴＦＴを得ることができる。
　なお、前記第２保護膜は、従来一般に用いられる保護膜であれば特に制限されることなく用いることができる。中でもＳｉＮｘ膜やＳｉＯｘ膜が好ましい。
　本発明に係る薄膜トランジスタを構成する基板、ゲート電極及びゲート絶縁膜は、それぞれ従来一般に用いられるものを用いることができる。
　中でも、基板は透明度の点からガラス基板、石英等が好ましい。ゲート電極は耐熱性、抵抗率の点から純Ｍｏ薄膜、Ｍｏ／Ａｌ／Ｍｏ、Ｃｕ／Ｍｏ、Ｃｕ／Ｔｉ等が好ましい。ゲート絶縁膜は酸化物半導体膜への水素拡散の点からＳｉＨ４とＮ２Ｏの混合ガスをキャリアガスとしてプラズマＣＶＤ法により成膜することが好ましい。
　本発明に係る薄膜トランジスタは、上述の通り酸化物半導体層の直上にエッチストッパー層を有していないＢＣＥ型とすることができるため、ＴＦＴ製造工程におけるマスク形成工程数が少なく、十分にコストを削減することができる。またＢＣＥ型ＴＦＴは、ＥＳＬ型ＴＦＴのようにエッチストッパー層とソース・ドレイン電極のオーバーラップ部分がないため、ＥＳＬ型ＴＦＴよりもＴＦＴの小型化が可能である。
　以下に、実施例及び比較例を挙げて本発明をさらに具体的に説明するが、本発明は、これらの実施例に限定されるものではない。
［実施例１］
　図２に示す構造を有する薄膜トランジスタを下記手順により作製した。
　まずガラス基板１（コーニング社製イーグルＸＧ、直径１００ｎｍ×厚さ０．７ｍｍ）上に、ゲート電極２として純Ｍｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯｘ膜（膜厚２５０ｎｍ）を順次成膜した。上記ゲート電極２は、純Ｍｏスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。また、ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３５０℃の条件で成膜した。
　次に酸化物半導体層４（膜厚４０ｎｍ）として、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４のＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ膜をゲート絶縁膜３上に成膜した。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。
　スパッタリングに使用した装置は、（株）アルバック社製「ＣＳ－２００」であり、スパッタリング条件は下記のとおりである。
　（スパッタリング条件）
　　基板温度：室温
　　成膜パワー：ＤＣ　２００Ｗ
　　ガス圧：１ｍＴｏｒｒ
　　酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝１０％
　上記のようにして酸化物半導体層４（ＧＩＺＴＯ）を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ＩＴＯ－０７Ｎ」を使用し、液温を室温とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
　上記のとおり、酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて３５０℃で６０分間行った。
　次にソース・ドレイン電極５を形成した。具体的には、純Ｍｏ単層である純Ｍｏ膜を形成し（実施例１－１）、又は、純Ｍｏ膜と純Ｃｕ膜を積層し、純Ｍｏ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｍｏ膜（膜厚２０ｎｍ）の３層積層膜（純Ｍｏ／純Ｃｕ／純Ｍｏ積層膜）を形成した（実施例１－２）。前記ソース・ドレイン電極５を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐために、同電極膜厚に対して２０％、５０％又は１００％のオーバーエッチングを行った。なお、５０％のオーバーエッチングを標準条件とした。
　その後、保護膜としてまず第１保護膜６ＡとしてＳｉＯｘ膜を形成した。該ＳｉＯｘ膜の形成はサムコ製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法で行った。ＳｉＯｘ膜の形成には、ＳｉＨ４およびＮ２Ｏの混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２３０℃とした。前記ＳｉＨ４とＮ２Ｏのガス比は、ＳｉＨ４：Ｎ２Ｏ＝４：１００とし、この場合ＳｉＯｘ膜の水素濃度は４．３原子％であった。また、ＳｉＯｘ膜の膜厚は２００ｎｍとした。
　その後、第２保護膜６Ｂとして、ＳｉＮｘ膜を成膜した。該ＳｉＮｘ膜の形成は同じくサムコ製「ＰＤ－２２０ＮＬ］を用い、プラズマＣＶＤ法で行った。ＳｉＮｘ膜の形成には、ＳｉＨ４およびＮＨ３およびＮ２の混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２００℃とした。前記ＳｉＨ４とＮ２ＯとＮ２のガス比は、ＳｉＨ４：Ｎ２Ｏ：Ｎ２＝１２．５：６．０：２９７．５とした。
　次にフォトリソグラフィー、およびドライエッチングにより、第１保護膜６Ａおよび第２保護膜６Ｂにトランジスタ特性評価用のプロービングのためのコンタクトホール７を形成した。
　最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて２５０℃で３０分間行った。以上の手順によりＴＦＴを製造した。
［比較例１］
　酸化物半導体層４の金属元素の組成をＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子比）のＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）膜とした以外は実施例１と同様にして、薄膜トランジスタを作製した。なお、実施例１と同様に、ソース・ドレイン電極が純Ｍｏ単層である純Ｍｏ膜を比較例１－１、純Ｍｏ膜と純Ｃｕ膜を積層し、純Ｍｏ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｍｏ膜（膜厚２０ｎｍ）の３層積層膜（純Ｍｏ／純Ｃｕ／純Ｍｏ積層膜）であるものを比較例１－２とする。
［過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価１］
　酸化物半導体層におけるＳｎの有無が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
　実施例１及び比較例１における酸化物半導体層の他に、純Ｍｏ膜、純Ｔｉ膜及び純Ｃｕ膜のそれぞれに対しても同様にエッチング速度を測定した。
　図３のグラフに過酸化水素水にフッ化物を含んだ無機系エッチング液におけるエッチング速度の測定結果を示す。図３中、「Ｔｉ」とは純Ｔｉ膜、「Ｍｏ」とは純Ｍｏ膜、「Ｃｕ」とは純Ｃｕ膜、「ＩＧＺＯ」とは比較例１における酸化物半導体層、「ＧＩＺＴＯ」とは実施例１における酸化物半導体層をそれぞれ意味する。
　その結果、ＩＧＺＯ酸化物半導体層のエッチング速度が１．７１ｎｍ／秒であったのに対し、Ｓｎを含むＧＩＺＴＯ酸化物半導体層では０．４４ｎｍ／秒となり、約３．９倍の耐性があることが分かった。
［過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価２］
　実施例１－２及び比較例１－２で得られたＴＦＴにおいて、２０％、５０％及び１００％のオーバーエッチングを行った場合の、ソース・ドレイン電極間の酸化物半導体層の上面光学顕微鏡写真を図４Ａ～図４Ｆに示した。図４Ａ～図４Ｃは比較例１－２に係るＩＧＺＯ酸化物半導体層を用いたＴＦＴ、図４Ｄ～図４Ｆは実施例１－２に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴであり、図４Ａ及び図４Ｄは２０％のオーバーエッチング、図４Ｂ及び図４Ｅは５０％のオーバーエッチング、図４Ｃ及び図４Ｆは１００％のオーバーエッチングの結果である。
　図４Ａ～図４Ｆから明らかなように、比較例１－２に係るＩＧＺＯ酸化物半導体層を用いたＴＦＴでは５０％のオーバーエッチング以上では酸化物半導体層が消失しているのに対し、実施例１－２に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは１００％のオーバーエッチングであっても酸化物半導体層が消失していないことが確認された。
　実施例１－１及び比較例１－１のＴＦＴについても同様の評価を行った。以上の評価結果を表１の「Ｓ／Ｄ電極エッチング後の光学顕微鏡評価」にまとめた。
［静特性における電界効果移動度、Ｓ値の評価１］
　実施例１－２及び比較例１－２のＴＦＴを用いて、静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。
　実施例１－２及び比較例１－２のＴＦＴを用いてＩｄ－Ｖｇ特性を測定した。Ｉｄ－Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いて測定を行った。
　・ゲート電圧：－３０～３０Ｖ（ステップ０．２５Ｖ）
　・ソース電圧：０Ｖ
　・ドレイン電圧：１０Ｖ
　・測定温度：室温
　測定したＩｄ－Ｖｇ特性を図５にまとめて示す。図５中、「Ｏ．Ｅ．２０％」、「Ｏ．Ｅ．５０％」及び「Ｏ．Ｅ．１００％」とはそれぞれ２０％、５０％及び１００％のオーバーエッチングを意味する。また各グラフの縦軸はＩｄ（Ａ）であり横軸はＶｇ（Ｖ）である。なお、比較例１－２に係るＩＧＺＯ酸化物半導体層を用いたＴＦＴはエッチング液に５０％及び１００％のオーバーエッチング時間で浸漬すると消失したためにＩｄ－Ｖｇ特性が観測されなかった（ドレイン電流が流れなかった）。一方、実施例１－２に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは良好なＩｄ－Ｖｇ特性が得られた。
　実施例１－１及び比較例１－１のＴＦＴについても同様の評価を行った。以上の評価結果を表１の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
　移動度は７．０ｃｍ２／Ｖｓ以上を合格とする。
　「Ｓ値判定」の基準を以下に示す。
　○：Ｓ値が０．４５Ｖ／ｄｅｃ以下
　△：Ｓ値が０．４５Ｖ／ｄｅｃ以上１．０Ｖ／ｄｅｃ以下
　×：Ｓ値が１．０Ｖ／ｄｅｃを超える
　表１に示すように、ＩＧＺＯ酸化物半導体層を用いたＴＦＴはソース・ドレイン電極のパターニングにおける２０％のオーバーエッチングにおいても移動度の低下がみられた。
［ストレス耐性の評価１］
　実施例１－１、実施例１－２、比較例１－１及び比較例１－２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行った。
　ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
　・ゲート電圧：－２０Ｖ
　・ソース・ドレイン電圧：１０Ｖ
　・基板温度：６０℃
　・ストレス印加時間：２時間
　・光ストレス条件：
　　光強度：２５０００ＮＩＴ
　　光源：白色ＬＥＤ
　光＋負バイアスストレス印加前後のしきい値電圧シフト（ドレイン電流が１０－９Ａとなるゲート電圧の差）を測定した。この差をΔＶｔｈと呼ぶ。評価結果を表１の「ΔＶｔｈ」及び「ΔＶｔｈ判定」にまとめた。ΔＶｔｈ判定の判定基準は以下のとおりである。
　○：ΔＶｔｈが３．５Ｖ以下
　×：ΔＶｔｈが３．５Ｖを超える
Figure JPOXMLDOC01-appb-T000001
　以上の評価結果より、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴは従来のＩＧＺＯ酸化物半導体層を用いたＴＦＴと同程度のＳ値が得られ、移動度、ストレス耐性共に非常に良好な結果が得られたことから、総合判定として○とした。
［実施例２］
　実施例１と同様に図２に示す構造を有する薄膜トランジスタを作製した。
　具体的には、ガラス基板１、ゲート電極２、ゲート絶縁膜３及び酸化物半導体層４を実施例１と同様にして形成した。次に、ソース・ドレイン電極５として、純Ｔｉ単層である純Ｔｉ膜を形成し（実施例２－１）、又は、純Ｔｉ膜と純Ｃｕ膜を積層し、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）を形成した（実施例２－２）。前記ソース・ドレイン電極５成膜後のフォトリソグラフィーおよびウェットエッチングによるパターニングは実施例１と同様におこなった。
　その後の積層保護膜およびコンタクトホールの形成と、ポストアニール処理は実施例１と同様におこなった。
［比較例２］
　酸化物半導体層４の金属元素の組成をＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子比）のＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）膜とした以外は実施例２と同様にして、薄膜トランジスタを作製した。なお、実施例２と同様に、ソース・ドレイン電極が純Ｔｉ単層である純Ｔｉ膜であるものを比較例２－１、純Ｔｉ膜と純Ｃｕ膜を積層した、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）であるものを比較例２－２とした。
［静特性における電界効果移動度、Ｓ値の評価２］
　実施例２－２及び比較例２－２のＴＦＴを用いて、静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。
　実施例２－２及び比較例２－２のＴＦＴを用いて実施例１等と同じ条件でＩｄ－Ｖｇ特性を測定した。
　測定したＩｄ－Ｖｇ特性を図６にまとめて示す。図６中、「Ｏ．Ｅ．２０％」、「Ｏ．Ｅ．５０％」及び「Ｏ．Ｅ．１００％」とはそれぞれ２０％、５０％及び１００％のオーバーエッチングを意味する。また各グラフの縦軸はＩｄ（Ａ）であり横軸はＶｇ（Ｖ）である。なお、比較例２－２に係るＩＧＺＯ酸化物半導体層を用いたＴＦＴはエッチング液に５０％及び１００％のオーバーエッチング時間で浸漬すると消失したためにＩｄ－Ｖｇ特性が観測されなかった（ドレイン電流が流れなかった）。一方、実施例２－２に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは良好なＩｄ－Ｖｇ特性が得られた。
　実施例２－１及び比較例２－１のＴＦＴについても同様の評価を行った。以上の評価結果を表２の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
　「移動度」と「Ｓ値判定」の評価基準は、実施例１等と同様である。
　表２に示すように、ＩＧＺＯ酸化物半導体層を用いたＴＦＴはソース・ドレイン電極のパターニングにおける２０％のオーバーエッチングにおいても移動度の低下がみられた。
［ストレス耐性の評価２］
　実施例２－１、実施例２－２、比較例２－１及び比較例２－２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行い、表２にまとめた。
　ストレス耐性の評価手法及び評価基準は、実施例１等と同様である。
　実施例２－１のＴＦＴの１００％オーバーエッチング時のＩｄ－Ｖｇ特性を図７に示した。ストレス印加時間は０秒、３６００秒または７２００秒とした。このときのストレス耐性におけるΔＶｔｈはストレス印加時間に関わらず、２．２Ｖと良好な結果が得られた。
　以上の評価結果より、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは、移動度、Ｓ値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
Figure JPOXMLDOC01-appb-T000002
　表１及び表２の結果から、酸化物半導体層にＳｎを含まないＩＧＺＯ酸化物半導体層を用いたＴＦＴの場合、ソース・ドレイン電極のパターニングの際の過酸化水素水にフッ化物を含んだ無機系エッチング液への浸せきによって、酸化物半導体層が容易に消失するため、十分なオーバーエッチング時間において、ＴＦＴを製造することができないことが分かった。
　一方、本発明に係るＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（ＧＩＺＴＯ）酸化物半導体層を用いたＴＦＴの場合、十分なオーバーエッチング時間おいてＴＦＴを製造することができ、かつ、静特性およびストレス耐性の結果も良好であることが分かった。
　さらに静特性におけるＳ値が良好なこと、及びストレス耐性におけるΔＶｔｈが小さいことからＧＩＺＴＯ酸化物半導体層は、過酸化水素水にフッ化物を含んだ無機系エッチング液への浸せきによるエッチングが抑制され、酸化物半導体層表面のダメージを抑制することができた。
［実施例３］
　実施例１と同様に図２に示す構造を有する薄膜トランジスタを作製した。
　具体的には、ガラス基板１、ゲート電極２、ゲート絶縁膜３及び酸化物半導体層４を実施例１と同様にして形成した。次に、ソース・ドレイン電極５として、純Ｔｉ単層である純Ｔｉ膜を形成し（実施例３－１）、又は、純Ｔｉ膜と純Ｃｕ膜を積層し、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）を形成した（実施例３－２）。前記ソース・ドレイン電極５成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐために、同電極膜厚に対して５０％のオーバーエッチングを行った。
　その後の積層保護膜およびコンタクトホールの形成と、ポストアニール処理は実施例１と同様におこなった。
　さらに、前記ＳｉＨ４の流量を増加させ、Ｎ２Ｏとのガス比を変えたＳｉＯｘ膜を第１保護膜６Ａとした以外は実施例３－１と同様にして、薄膜トランジスタを作製した。ＳｉＯｘ膜の水素濃度は６．５原子％（参考例１－１）と７．２原子％（参考例２－１）であった。ＳｉＯｘ膜の膜厚は２００ｎｍとした。
　前記ＳｉＨ４の流量を増加させ、Ｎ２Ｏとのガス比を変えたＳｉＯｘ膜を第１保護膜６Ａとした以外は実施例３－２と同様にして、薄膜トランジスタを作製した。ＳｉＯｘ膜の水素濃度は６．５原子％（参考例１－２）と７．２原子％（参考例２－２）であった。ＳｉＯｘ膜の膜厚は２００ｎｍとした。
［静特性における電界効果移動度、Ｓ値の評価３］
　実施例３及び参考例のＴＦＴを用いて静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。
　実施例３－１、実施例３－２、参考例１－１、参考例２－１、参考例１－２及び参考例２－２のＴＦＴを用いて、実施例１等と同じ条件でＩｄ－Ｖｇ特性を測定した。
　測定したＩｄ－Ｖｇ特性の結果から電界効果移動度とＳ値を算出した。以上の評価結果を表３の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
　「移動度」と「Ｓ値判定」の評価基準は、実施例１等と同様である。
［ストレス耐性の評価３］
　実施例３－１、実施例３－２、参考例１－１、参考例２－１、参考例１－２及び参考例２－２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行い、表３にまとめた。
　ストレス耐性の評価手法及び評価基準は、実施例１等と同様である。
Figure JPOXMLDOC01-appb-T000003
［実施例４］
　図２に示す構造を有する薄膜トランジスタを下記の手順により作製した。
　具体的には、ガラス基板１、ゲート電極２、ゲート絶縁膜３及び酸化物半導体層４を実施例１と同様にして形成した。次に酸化物半導体層４（膜厚４０ｎｍ）として、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．０：１７．４：４２．３：２４．４のＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（１）膜をゲート絶縁膜３上に成膜した（実施例４－１）。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。
　スパッタリングに使用した装置は、（株）アルバック社製「ＣＳ－２００」であり、スパッタリング条件は実施例１と同じである。また、酸化物半導体層の原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．２：１７．４：３８．１：２８．３であるＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（２）膜（実施例４－２）、又は、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．５：１６．６：６１．６：５．３であるＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（３）膜（参考例４－３）も同様にして成膜した。
　上記のようにして各酸化物半導体層４（ＧＩＺＴＯ）を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ＩＴＯ－０７Ｎ」を使用し、液温を室温もしくは４０℃とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
　上記のとおり、酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて３５０℃で６０分間行った。
　次にソース・ドレイン電極５を形成した。具体的には、純Ｔｉ単層である純Ｔｉ膜を形成した。前記ソース・ドレイン電極５を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐために、同電極膜厚に対して標準条件である５０％のオーバーエッチングを行った。
　その後の積層保護膜およびコンタクトホールの形成と、ポストアニール処理は実施例１と同様におこなった。
［実施例５］
　ソース・ドレイン電極５として純Ｔｉ膜と純Ｃｕ膜を積層し、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）とした以外は実施例４と同様にして、ＴＦＴを製造した。
　なお、ＴＦＴにおける酸化物半導体層４（膜厚４０ｎｍ）の原子比Ｇａ：Ｉｎ：Ｚｎ：Ｓｎは実施例５－１が１６．０：１７．４：４２．３：２４．４のＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（１）膜、実施例５－２が１６．２：１７．４：３８．１：２８．３のＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（２）膜、参考例５－３が１６．５：１６．６：６１．６：５．３のＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（３）膜である。
［過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価３］
　酸化物半導体層におけるＳｎの添加量が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
　図８のグラフに過酸化水素水にフッ化物を含んだ無機系エッチング液におけるエッチング速度の測定結果を示す。図８中、「ＧＩＺＴＯ」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４の酸化物半導体薄膜であり、実施例２－１及び２－２における酸化物半導体層である。「ＧＩＺＴＯ（１）」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．０：１７．４：４２．３：２４．４の酸化物半導体薄膜であり、実施例４－１及び５－１における酸化物半導体層である。「ＧＩＺＴＯ（２）」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．２：１７．４：３８．１：２８．３の酸化物半導体薄膜であり、実施例４－２及び５－２における酸化物半導体層である。「ＧＩＺＴＯ（３）」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．５：１６．６：６１．６：５．３の酸化物半導体薄膜であり、参考例４－３及び５－３における酸化物半導体層である。「ＩＧＺＯ」とは原子比がＧａ：Ｉｎ：Ｚｎ＝１：１：１でありＳｎを含まない酸化物半導体薄膜であり、比較例２－１及び２－２における酸化物半導体層である。
　その結果、ＩＧＺＯ酸化物半導体層のエッチング速度はＳｎの添加量の増加にともなって減少した。特にＳｎの含有量が５．３原子％と１９．４原子％の場合に、エッチング速度がかなり減少した。よってＳｎの含有量が９原子％以上程度あれば、非常に良好なエッチング耐性が得られることがわかった。
［静特性における電界効果移動度、Ｓ値の評価４］
　実施例２－１、２－２、４－１、４－２、５－１及び５－２のＴＦＴを用いて、静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。酸化物半導体層は実施例２－１及び２－２がＧＩＺＴＯ、実施例４－１及び５－１がＧＩＺＴＯ（１）、実施例４－２及び５－２がＧＩＺＴＯ（２）である。またソース・ドレイン電極は実施例２－１、４－１及び４－２が純Ｔｉ膜、実施例２－２、５－１及び５－２が純Ｔｉ膜／純Ｃｕ膜／純Ｔｉ膜の３層積層膜である。
　なお、Ｓｎを含まないＩＧＺＯ酸化物半導体層（比較例２－１及び２－２に相当）およびＧＩＺＴＯ（３）酸化物半導体層（参考例４－３及び５－３）はエッチング液に５０％のオーバーエッチング時間で浸漬すると消失したためにＩｄ－Ｖｇ特性が観測されず（ドレイン電流が流れず）、移動度及びストレス耐性の評価を行うことができなかった。
　実施例２－１、２－２、４－１、４－２、５－１及び５－２のＴＦＴを用いて実施例１等と同じ条件でＩｄ－Ｖｇ特性を測定した。
　測定したＩｄ－Ｖｇ特性のうち実施例４－１の結果を図９Ａに、実施例４－２の結果を図９Ｂに示す。図９Ａ及び図９Ｂにおいて、「Ｎｏ１」とは３０％のオーバーエッチング、「Ｎｏ２」とは５０％のオーバーエッチング、「Ｎｏ３」とは１００％のオーバーエッチングをそれぞれ意味する。またグラフの縦軸はＩｄ（Ａ）であり横軸はＶｇ（Ｖ）である。先のＧＩＺＴＯ酸化物半導体層と同様、ＧＩＺＴＯ（１）酸化物半導体層、及びＧＩＺＴＯ（２）酸化物半導体層を用いたＴＦＴでも良好なＩｄ－Ｖｇ特性が得られた。
　以上の評価結果を表４の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
　「移動度」と「Ｓ値判定」の評価基準は、実施例１等と同様である。
［ストレス耐性の評価４］
　実施例２－１、２－２、４－１、４－２、５－１及び５－２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行い、表４にまとめた。
　ストレス耐性の評価手法及び評価基準は、実施例１等と同様である。なお、参考例４－３及び５－３についてはエッチング液への浸漬により膜が消失したことから、ストレス耐性の評価はできなかった。
　実施例４－１のＧＩＺＴＯ（１）および実施例４－２のＧＩＺＴＯ（２）の５０％オーバーエッチング後のＩｄ－Ｖｇ特性を図１０Ａ及び図１０Ｂにそれぞれ示した。ストレス印加時間は０秒、３６００秒または７２００秒とした。このときのストレス耐性におけるΔＶｔｈはストレス印加時間に関わらず、それぞれ２．５Ｖ、２．２５Ｖと共に良好な結果が得られた。
　以上の評価結果より、Ｓｎを一定量以上含む酸化物半導体層を用いたＴＦＴでは、移動度、Ｓ値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
　なお今回の評価には、過酸化水素水にフッ化物を含んだ無機系エッチング液におけるフッ化物量は比較的多いものを用いたが、ＴＦＴ製造にはよりフッ化物量の少ないものが用いられる場合もある。
Figure JPOXMLDOC01-appb-T000004
　以上の評価結果より、本発明に係るＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ（ＧＩＺＴＯ）酸化物半導体層を用いたＴＦＴの場合、酸化物半導体層はＳｎを含むことによりエッチング液に対する耐性が向上し、さらに酸化物半導体層中の金属元素の合計量に対してＳｎを９原子％以上含むことにより、スイッチング特性、Ｓ値、ストレス耐性のすべてにわたって良好な結果が得られることが分かった。さらには第１保護膜６ＡとなるＳｉＯｘ膜に含まれる水素濃度を４．５原子％以下とすることにより、ストレス耐性の結果を非常に良好にすることができることが分かった。
　本発明を特定の態様を参照して詳細に説明したが、本発明の精神と範囲を離れることなく様々な変更および修正が可能であることは、当業者にとって明らかである。
　なお、本出願は、２０１５年５月２９日付けで出願された日本特許出願（特願２０１５－１０９８２５）及び２０１５年１０月２０日付けで出願された日本特許出願（特願２０１５－２０６５１３）に基づいており、その全体が引用により援用される。
１　ガラス基板
２　ゲート電極
３　ゲート絶縁膜
４　酸化物半導体層
５　ソース・ドレイン電極
６　保護膜
６Ａ　第１保護膜
６Ｂ　第２保護膜
７　コンタクトホール
８　透明導電膜
９　エッチストッパー層

Claims (14)

  1. 　基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
    　前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
    　前記ソース・ドレイン電極が純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＴｉ系／Ｃｕ系積層膜であり、かつ
    　前記ソース・ドレイン電極が前記酸化物半導体層と直接接合された薄膜トランジスタ。
  2. 　基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
    　前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
    　前記ソース・ドレイン電極が純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜であり、かつ
    　前記ソース・ドレイン電極が前記酸化物半導体層と直接接合された薄膜トランジスタ。
  3. 　前記酸化物半導体層における全金属元素の合計に対するＳｎの割合が９原子％以上５０原子％以下である請求項１に記載の薄膜トランジスタ。
  4. 　前記酸化物半導体層における全金属元素の合計に対するＳｎの割合が９原子％以上５０原子％以下である請求項２に記載の薄膜トランジスタ。
  5. 　前記酸化物半導体層における全金属元素の合計に対する各金属元素の割合が、
    Ｉｎ：１５～２５原子％、
    Ｇａ：５～２０原子％、
    Ｚｎ：３５～６０原子％、および
    Ｓｎ：９～３０原子％
    である請求項３に記載の薄膜トランジスタ。
  6. 　前記酸化物半導体層における全金属元素の合計に対する各金属元素の割合が、
    Ｉｎ：１５～２５原子％、
    Ｇａ：５～２０原子％、
    Ｚｎ：３５～６０原子％、および
    Ｓｎ：９～３０原子％
    である請求項４に記載の薄膜トランジスタ。
  7. 　前記２層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなり、かつ前記第１保護膜が水素濃度４．５原子％以下のＳｉＯｘ膜である請求項１に記載の薄膜トランジスタ。
  8. 　前記２層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなり、かつ前記第１保護膜が水素濃度４．５原子％以下のＳｉＯｘ膜である請求項２に記載の薄膜トランジスタ。
  9. 　前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネルエッチ型である請求項１に記載の薄膜トランジスタ。
  10. 　前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネルエッチ型である請求項２に記載の薄膜トランジスタ。
  11. 　前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネルエッチ型である請求項５に記載の薄膜トランジスタ。
  12. 　前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネルエッチ型である請求項６に記載の薄膜トランジスタ。
  13. 　前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネルエッチ型である請求項７に記載の薄膜トランジスタ。
  14. 　前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネルエッチ型である請求項８に記載の薄膜トランジスタ。
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