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WO2014208520A1 - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

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WO2014208520A1
WO2014208520A1 PCT/JP2014/066620 JP2014066620W WO2014208520A1 WO 2014208520 A1 WO2014208520 A1 WO 2014208520A1 JP 2014066620 W JP2014066620 W JP 2014066620W WO 2014208520 A1 WO2014208520 A1 WO 2014208520A1
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WO
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film
oxide semiconductor
semiconductor layer
protective
atomic
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PCT/JP2014/066620
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English (en)
French (fr)
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元隆 越智
森田　晋也
泰幸 高梨
後藤　裕史
釘宮　敏洋
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Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
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Publication date
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Priority to KR1020157036551A priority patent/KR20160013167A/ko
Priority to CN201480035855.6A priority patent/CN105324835B/zh
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Definitions

  • the present invention relates to a thin film transistor used in a display device such as a liquid crystal display or an organic EL display, and a method for manufacturing the same.
  • the thin film transistor may be referred to as “TFT”.
  • Amorphous (amorphous) oxide semiconductors have higher carrier mobility than general-purpose amorphous silicon (a-Si), a large optical band gap, and can be deposited at low temperatures, resulting in large size, high resolution, and high speed. It is expected to be applied to next-generation displays that require driving and resin substrates with low heat resistance.
  • the carrier mobility is also called “field effect mobility”. Hereinafter, the carrier mobility may be simply referred to as “mobility”.
  • an amorphous oxide semiconductor composed of indium, gallium, zinc, and oxygen and an amorphous oxide semiconductor composed of indium, zinc, tin, and oxygen are used because of high mobility.
  • the amorphous oxide semiconductor composed of indium, gallium, zinc, and oxygen may be referred to as “In—Ga—Zn—O” or “IGZO”.
  • the bottom gate TFT using the oxide semiconductor has an etch stop type having an etch stopper layer 9 shown in FIG. 1A and a back channel etch type having no etch stopper layer shown in FIG. 1B.
  • etch stop type is referred to as an “ESL (Etch Stop Layer) type”
  • BCE Back Channel Etch
  • the BCE type TFT having no etch stopper layer shown in FIG. 2 having two layers of the protective film 6 shown in FIG. 1B and FIG. 1B does not require an etch stopper layer forming step in the manufacturing process, and thus has excellent productivity. Yes.
  • this BCE type TFT has the following problems. That is, a thin film for a source / drain electrode is formed on an oxide semiconductor layer, and when this thin film for a source / drain electrode is patterned, an acid-based etching solution containing, for example, phosphoric acid, nitric acid, acetic acid, etc. Used. A portion of the oxide semiconductor layer exposed to the acid-based etching solution may have a problem that the surface thereof is scraped or damaged, resulting in degradation of TFT characteristics.
  • the above-described oxide semiconductor made of IGZO is highly soluble in an inorganic acid-based etching solution used as a wet etching solution when forming the source / drain electrodes, and is etched very easily by the inorganic acid-based etching solution. For this reason, there are problems that the IGZO film disappears, making it difficult to manufacture TFTs, and that TFT characteristics deteriorate.
  • etching with an acid-based etchant may be referred to as “acid etching” or “wet etching”.
  • patent documents 1 to 3 have been proposed as techniques for suppressing damage to the oxide semiconductor layer in the BCE TFT. These techniques suppress damage to the oxide semiconductor layer by forming a sacrificial layer or a recessed portion between the oxide semiconductor layer and the source / drain electrodes. However, it is necessary to increase the number of steps in order to form the sacrificial layer or the recessed portion.
  • Non-Patent Document 1 shows that the damaged layer on the surface of the oxide semiconductor layer is removed, but it is difficult to remove the damaged layer uniformly.
  • Japanese Unexamined Patent Publication No. 2012-146156 Japanese Unexamined Patent Publication No. 2011-54812 Japanese Unexamined Patent Publication No. 2009-4787
  • the present invention has been made in view of the above circumstances, and an object of the present invention is a BCE type TFT having no etch stopper layer, which has excellent switching characteristics, in particular, low S while maintaining high field effect mobility.
  • the stress resistance is sometimes referred to as “light stress resistance”.
  • the thin film transistor of the present invention capable of solving the above problems is a thin film transistor having at least a gate electrode, a gate insulating film, an oxide semiconductor layer, a source / drain electrode, and a protective film of two or more layers on a substrate,
  • the oxide semiconductor layer is composed of Sn, one or more elements selected from the group consisting of In, Ga, and Zn; and O, and the two or more protective films are at least the oxide semiconductor
  • the first protective film is a SiOx film and has a hydrogen concentration of 3.5 atomic% or less.
  • it has characteristics.
  • the second protective film is preferably an insulating compound film or a laminated film of a resin film and the insulating compound film.
  • the insulating compound film is an oxide or nitride containing one or more elements selected from the group consisting of Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, and Zr Or a film made of oxynitride.
  • the insulating compound film includes an SiNx film and an oxide containing one or more elements selected from the group consisting of Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, and Zr. It is preferable that it is any one or more films made of a material.
  • the specific resistance value of the oxide semiconductor layer is preferably in the range of 2.1 ⁇ 10 2 ⁇ ⁇ cm to 1.0 ⁇ 10 5 ⁇ ⁇ cm.
  • the oxide semiconductor layer is preferably formed so that a ratio of Sn to all metal elements contained in the oxide semiconductor layer satisfies 9 atomic% or more and 50 atomic% or less.
  • the metal element is an oxide composed of In, Ga, Zn, and Sn, and the ratio of each metal element to the total of In, Ga, Zn, and Sn is In: 15-25 atomic%, Ga: 5 to 20 atomic%, Zn: 40-60 atomic%, and Sn: 9-25 atomic% It is preferable to form a film satisfying the above.
  • the thickness of the SiOx film is preferably 30 nm or more.
  • one or more of a pure Mo film and a Mo alloy film can be formed.
  • the source / drain electrodes include at least one selected from the group consisting of one or more of a pure Mo film and a Mo alloy film, and a pure Al film, a pure Cu film, an Al alloy film, and a Cu alloy film.
  • a laminated film with the film can be formed such that one or more of the pure Mo film and the Mo alloy film are directly bonded to the oxide semiconductor layer.
  • the thin film transistor manufacturing method of the present invention that has solved the above-described problems is the above-described thin film transistor manufacturing method, wherein the patterning of the source / drain electrodes formed on the oxide semiconductor layer is performed using an acid-based etching solution. Performing an oxidation treatment after forming a SiOx film as the first protective film, and then forming the second protective film on the first protective film. It has the characteristics.
  • the oxidation treatment it is preferable to perform heat treatment at a heating temperature of 130 ° C. or higher and 400 ° C. or lower.
  • the oxide semiconductor layer exposed to the acid-based etching solution used at the time of forming the source / drain electrodes contains Sn, so that the thickness of the oxide semiconductor layer is uniform. TFT can be obtained.
  • a Mo-based film that is, a source film including one or more of a pure Mo film and a Mo alloy film
  • patterning of the source / drain electrode is performed using an acid-based etching solution. Even so, the oxidation of the ends of the source and drain electrodes made of the Mo-based film is suppressed, and the surface condition of the oxide semiconductor layer is excellent while suppressing deterioration of static characteristics, particularly switching characteristics, and more particularly S value.
  • a BCE type TFT excellent in light stress resistance can be provided.
  • the source / drain electrodes can be formed by wet etching, a display device with high characteristics can be obtained easily and at low cost.
  • the TFT obtained by the manufacturing method of the present invention does not have an etch stopper layer as described above, the number of mask forming steps in the TFT manufacturing step is small, and the cost can be sufficiently reduced.
  • the BCE type TFT does not have an overlap portion between the etch stopper layer and the source / drain electrodes, so that the TFT can be made smaller than the ESL type TFT.
  • FIG. 1A is a schematic cross-sectional view for explaining a conventional ESL thin film transistor.
  • FIG. 1B is a schematic cross-sectional view for explaining the BCE type thin film transistor of the present invention.
  • FIG. 2 is a schematic cross-sectional view for explaining a thin film transistor according to the present invention.
  • FIG. 3A is an FE-SEM (Field-Emission-Scanning-Electron-Microscope) observation photograph of a TFT in which the oxide semiconductor layer contains Sn.
  • FIG. 3B is an enlarged photograph of the dotted frame in FIG. 3A.
  • FIG. 4A is an FE-SEM observation photograph of a TFT in which the oxide semiconductor layer does not contain Sn.
  • FIG. 4B is an enlarged photograph of the broken line frame in FIG.
  • FIG. 5 is an explanatory view showing a part of a conventional TFT manufacturing process.
  • FIG. 6 is an explanatory view showing a part of another conventional TFT manufacturing process.
  • FIG. 7 is an explanatory view showing a part of the TFT manufacturing process of the present invention.
  • FIG. 8 is a diagram schematically showing a part of a cross section in the stacking direction of the TFT, and is a diagram showing an oxide semiconductor layer portion immediately below the oxidized end portion of the Mo-based film as an electrode by a broken line frame.
  • FIG. 9A shows the result of calculation of the current path using the simulation when the conduction band bottom level is arranged below the edge of the source / drain electrode.
  • FIG. 9A shows the result of calculation of the current path using the simulation when the conduction band bottom level is arranged below the edge of the source / drain electrode.
  • FIG. 9B is a diagram illustrating an increase in the S value in the Id-Vg characteristic when the simulation of FIG. 9A is performed.
  • FIG. 10 is a diagram illustrating the influence of wet etching or oxidation treatment on XPS (X-rayraphotoelectron spectroscopy, X-ray photoelectron spectroscopy) on the surface of an oxide semiconductor layer.
  • FIG. 11A shows No. 1 in Table 1.
  • 2 is an FE-SEM (Field-Emission-Scanning-Electron-Microscope) observation photograph of TFT 2; 11B shows No. 1 in Table 1.
  • 7 is an FE-SEM observation photograph of No. 7 TFT. 12 shows No. 1 in Table 1.
  • FIG. 5 is a diagram showing Id-Vg characteristics of TFT No. 5.
  • FIG. 13 shows No. 1 in Table 1.
  • FIG. 6 is a diagram showing Id-Vg characteristics of 6 TFTs.
  • FIG. It is a figure which shows the Id-Vg characteristic of 25 TFT.
  • FIG. 15 is a graph showing the relationship between the heating temperature, the S value, and the specific resistance value of the heat treatment in the example.
  • FIG. 16 is a graph showing the relationship between the heating temperature, ⁇ V th , and specific resistance value of the heat treatment in the example.
  • FIG. 17 is a diagram illustrating a hydrogen secondary ion relative intensity analysis result in the depth direction from the second protective film to the gate insulating film in the example.
  • the inventors of the present invention have intensively studied in order to solve the above-mentioned problems in the BCE type TFT.
  • the oxide semiconductor layer that is exposed to the acid-based etchant during the formation of the source / drain electrodes includes Sn; and
  • an SiOx film is formed as a first protective film, and then an oxidation treatment is performed to perform the first protective film, that is, the SiOx film.
  • the concentration of hydrogen is 3.5 atomic% or less, and then an insulating compound film or a laminated film of a resin film and an insulating compound film is formed as the second protective film;
  • the oxide semiconductor layer in the TFT of the present invention is characterized in that it contains Sn as an essential component.
  • Sn an essential component.
  • the metal element is an oxide including In, Ga, Zn, and Sn, and the metal element other than Sn with respect to the total of In, Ga, Zn, and Sn
  • a TFT having an oxide semiconductor layer satisfying the recommended range described later was manufactured.
  • the patterning of the source / drain electrodes during the production process was performed using a PAN-based acid-based etching solution as shown in Examples described later. In this evaluation, only the influence of the presence or absence of Sn on the resistance is confirmed, so that the oxidation treatment described later is not performed.
  • the protective film was also a single layer.
  • FIGS. 3A and 3B for TFTs having an oxide semiconductor layer containing Sn
  • FIGS. 4A and 4B for TFTs having an oxide semiconductor layer not containing Sn.
  • the TFT used in this evaluation is formed on the Si substrate 12 with the oxide semiconductor layer 4, the source / drain electrode 5, the carbon vapor deposition film 13, and the protective film. It has the structure laminated in order of 6.
  • the carbon vapor deposition film 13 is a protective film provided for observation with an electron microscope, and does not constitute the TFT of the present invention.
  • the film thickness reduction of the oxide semiconductor layer 4 due to the overetching does not occur.
  • the difference between the thickness of the oxide semiconductor layer 4 immediately below the ends of the source / drain electrodes 5 and the thickness of the central portion of the oxide semiconductor layer 4 obtained from the following formula (1) is 0%. It was. Therefore, a TFT with a uniform in-plane of the oxide semiconductor layer 4 could be manufactured.
  • the central portion of the oxide semiconductor layer is an intermediate point of the shortest line connecting the end of the source electrode and the end of the drain electrode, and indicates a portion exposed to the acid-based etching solution.
  • the oxide semiconductor layer 4 when the oxide semiconductor layer 4 does not contain Sn, the oxide semiconductor layer 4 is thinned by the over-etching. That is, the difference between the thickness of the oxide semiconductor layer 4 immediately below the end of the source / drain electrode 5 and the thickness of the central portion of the oxide semiconductor layer 4 obtained from the above formula (1) was more than 50%. .
  • the Sn content in the oxide semiconductor layer is preferably 9 atomic% or more.
  • the amount of Sn is more preferably 15 atomic% or more, still more preferably 19 atomic% or more.
  • the amount of Sn refers to a ratio with respect to all metal elements contained in the oxide semiconductor layer.
  • the oxide semiconductor layer is made of an oxide composed of metal elements: In, Ga, Zn, and Sn, the amount of Sn is obtained from 100 ⁇ Sn / (In + Ga + Zn + Sn).
  • the Sn content is preferably 50 atomic% or less, more preferably 30 atomic% or less, still more preferably 28 atomic% or less, and still more preferably 25 atomic% or less.
  • the oxide semiconductor layer is exposed to an acid-based etching solution.
  • the oxide semiconductor layer contains Sn, so that the oxide semiconductor layer is etched. It can be suppressed. More specifically, the etching rate of the oxide semiconductor layer by the acid-based etching solution is suppressed to 1 kg / sec or less.
  • the difference between the film thickness of the oxide semiconductor layer immediately below the source / drain electrode ends obtained from the above formula (1) and the film thickness of the central part of the oxide semiconductor layer is 5% or less. It can be suppressed.
  • the difference in film thickness is greater than 5% and etching is not performed uniformly, a film thickness distribution occurs in the same plane of the oxide semiconductor layer. Such an in-plane film thickness distribution tends to cause deterioration of S value and light stress resistance.
  • the difference in film thickness is preferably 3% or less, and most preferably no difference, that is, 0%.
  • the amount of film reduction obtained from the film thickness of the oxide semiconductor layer immediately below the ends of the source / drain electrodes ⁇ the film thickness of the central portion of the oxide semiconductor layer is preferably 10 nm or less, more preferably 5 nm. It is as follows.
  • the oxide semiconductor layer contains one or more elements selected from the group consisting of In, Ga, and Zn in addition to Sn as a metal element.
  • the metal element is an oxide composed of In, Ga, Zn, and Sn, and the ratio of each metal element to the total of In, Ga, Zn, and Sn satisfies the above range for Sn, and In Ga, Zn should satisfy the following ranges.
  • the amount of In is an element effective for reducing the resistance of the oxide semiconductor layer.
  • the amount of In calculated from 100 ⁇ In / (In + Ga + Zn + Sn) is preferably 15 atomic% or more, more preferably 16 atomic% or more, and further preferably 17 atoms. % Or more.
  • the amount of In is preferably 25 atomic percent or less, more preferably 23 atomic percent or less, and even more preferably 20 atomic percent or less.
  • Ga is an element that suppresses the occurrence of oxygen deficiency and is effective in improving stress tolerance.
  • the Ga amount obtained from 100 ⁇ Ga / (In + Ga + Zn + Sn) is preferably 5 atomic% or more, more preferably 10 atomic% or more, and further preferably 15 atoms. % Or better.
  • the Ga content is preferably 20 atomic% or less, more preferably 19 atomic% or less, and still more preferably 18 atomic% or less.
  • Zn is an element that affects the wet etching rate and contributes to improving wet etching properties during processing of the oxide semiconductor layer.
  • Zn is also an element effective for obtaining a stable amorphous oxide semiconductor layer and ensuring a stable and good switching operation of the TFT.
  • the Zn amount obtained from 100 ⁇ Zn / (In + Ga + Zn + Sn) is preferably 40 atomic% or more, more preferably 43 atomic% or more, and further preferably 45 atomic%. It is good to be the above.
  • the oxide semiconductor layer may be crystallized, or the content of In, Sn, or the like may be relatively reduced to deteriorate stress resistance. Therefore, the Zn content is preferably 60 atomic% or less, more preferably 50 atomic% or less.
  • the thickness of the oxide semiconductor layer is not particularly limited.
  • the thickness of the oxide semiconductor layer is preferably 20 nm or more, more preferably 30 nm or more.
  • the thickness of the oxide semiconductor layer is preferably 200 nm or less, more preferably 100 nm or less.
  • the oxide semiconductor layer particularly includes Sn in order to ensure resistance to the acid-based etching solution used when forming the source / drain electrodes.
  • this alone alone does not provide good stress resistance as compared to an ESL TFT having an etch stopper layer.
  • the present inventors have found that the deterioration of the stress resistance is performed by patterning the source / drain electrodes, that is, by performing acid-based etching.
  • the damage to the system material specifically due to oxygen deficiency, and it was found that the oxidation treatment as described in detail below is very effective in recovering this damage.
  • the oxidation treatment when the oxidation treatment is performed, depending on the type of the source / drain electrode, the surface of the electrode or the etched end may be oxidized, resulting in deterioration of the static characteristics of the TFT, particularly an increase in S value. In some cases, it was found that the oxidation is likely to occur particularly when a Mo-based film is used as the source / drain electrode.
  • the present invention has found the following. That is, in the manufacturing process of the BCE type TFT, conventionally, after the patterning of the source / drain electrodes as shown in FIG. 5A, the first protection as a protective film (PV, passage) is shown as shown in FIG. In general, an SiOx film as the film 6A and an SiNx film as the second protective film 6B are formed, and then heat treatment is performed. However, in the present invention, after patterning the source / drain electrodes as shown in FIG. 7A, first, as shown in FIG. 7B, first, as a protective film, the SiOx film as the first protective film 6A is formed. It was found that an oxidation treatment (heat treatment in FIG.
  • a protective film including an insulating compound film is formed as the second protective film, as shown in FIG. 7C.
  • the “protective film including an insulating compound film” may be simply referred to as a “second protective film”.
  • the oxidation treatment such as heat treatment is performed after the formation of the SiOx film, so that the oxidation of the end of the source / drain electrode is suppressed.
  • the deterioration of the switching characteristics, particularly the deterioration of the S value is suppressed.
  • damage recovery of the surface of an oxide semiconductor layer such as an In—Ga—Zn—Sn—O film for example, recovery of oxygen deficiency by an acid-based etchant, particularly recovery of oxygen deficiency, specifically, a solid phase by heat treatment with a SiOx film Oxygen diffusion can occur to improve light stress tolerance.
  • the shift amount ( ⁇ V th (V)) of the V th threshold due to a plurality of sweeps can be preferably reduced by further performing a heat treatment after the formation of the second protective film.
  • regulated by this invention are explained in full detail.
  • the combination of the protective film formation step after patterning of the source / drain electrodes and the oxidation treatment step includes the step of FIG. 6 in addition to FIG. In FIGS. 5 to 7, heat treatment is performed as the oxidation treatment.
  • heat treatment is performed as the oxidation treatment.
  • the source / drain electrodes are subjected to heat treatment, and as described above, the surfaces of the electrodes and etched edges may be oxidized.
  • the electrode is a Mo-based film, oxidation is likely to occur.
  • the end portion of the electrode material is oxidized in this way, it is considered that an acceptor level is formed in the oxide semiconductor layer portion directly under the Mo oxide generated by the oxidation, thereby degrading the switching characteristics.
  • FIG. 8 is a diagram illustrating the oxide semiconductor layer 4 portion immediately below the Mo oxide 14 when the Mo oxide 14 is formed on the surface of the source / drain electrode 5 made of the Mo-based film. is there.
  • FIG. 9A and FIG. 9B are diagrams showing the results of confirming that “the acceptor level is formed in the oxide semiconductor layer portion immediately below the Mo oxide, thereby degrading the switching characteristics”.
  • FIG. 9A shows a result of calculation of a current path using a simulation when a conduction band skirt level (acceptor level) is arranged under the source / drain electrode end 5 made of a Mo-based film.
  • FIG. 9B is a diagram for explaining an increase in the S value in the Id-Vg characteristic in this case.
  • the rectangular portion A shows the current density distribution of the oxide semiconductor layer, and the light and shaded portion of the portion surrounded by the ellipse indicates that it is difficult for current to flow.
  • FIG. 9A and 9B show the following. That is, as shown in FIG. 9A, when the conduction band skirt level (acceptor level) is arranged below the source / drain electrode end 5, the acceptor level in the same region acts to move the conduction band away from the Fermi level. As a result, electrons in the high defect region are ejected and increase on the semiconductor side having a low conduction band. As a result, the current density distribution is considered to change. Thus, it is considered that the acceptor level in the above region changes the current path during switching and increases the S value as shown in FIG. 9B. Note that W ta shown in the order of the series 2, 3, 4, 5, 6, 1 from the upper right side in FIG. 9B is the energy width of the skirt-like level at the conductor end.
  • the level increases.
  • the energy width of the skirt level increases in the order of series 2, 3, 4, 5, 6, 1, that is, the steepness decreases as indicated by the downward arrow in FIG. Indicates an increase. That is, the result of FIG. 9B has an influence on the tendency that the oxidation of the source / drain electrode end, particularly the oxidation when the source / drain electrode is a Mo-based film increases the acceptor level and consequently the S value. It can be said that it has an effect.
  • the oxidation of the source / drain electrodes, particularly the electrode ends, particularly the oxidation of the Mo-based film is suppressed, and the increase of the S value is suppressed. Deterioration can be prevented. Furthermore, as will be described in detail below, the stress resistance can be improved by oxidation treatment.
  • the SiNx film that can be used as the second protective film generally has a high hydrogen content, as described above, by forming the SiNx film after the oxidation treatment, hydrogen diffusion from the SiNx film to the oxide semiconductor layer can be achieved. It is possible to prevent the transistor from becoming a conductor, an increase in off-state current, or a change in V th to the negative side.
  • the contamination is replaced with oxygen or a hydroxyl group (OH), that is, the surface of the oxide semiconductor is oxidized or C is removed to recover the surface state before wet etching (recovery). Therefore, even a BCE TFT can provide excellent stress characteristics, particularly excellent light stress resistance.
  • OH hydroxyl group
  • the present inventors have confirmed that the surface of the oxide semiconductor layer at each stage immediately after the formation of the oxide semiconductor layer (as-deposited), after the acid etching, and after the oxidation treatment is subjected to X-ray photoelectrons. This was confirmed by observing by spectroscopic analysis (XPS, X-ray Photoelectron Spectroscopy).
  • 530.8 eV which is indicated by vertical broken lines, respectively, is the O1s spectral peak value without oxygen deficiency
  • 532.3 eV is the O1s spectral peak value with oxygen deficiency
  • 533.2 eV is the OH group. The spectral peak value of is shown.
  • (1) as-deposited state indicated by a solid line that is, an O1s spectral peak immediately after formation of an oxide semiconductor layer
  • (2) an O1s spectral peak after wet etching and a broken line (3)
  • the following can be said by comparing the positions of the O1s spectral peaks after the oxidation treatment. That is, the (1) O1s spectral peak in the as-deposited state is approximately 530.8 eV, whereas the (2) O1s spectral peak after wet etching, that is, the oxide semiconductor layer in the as-deposited state.
  • the O1s spectral peak corresponding to the case of the conventional TFT manufacturing method that has been subjected to the acid etching but not oxidized is close to 532.3 eV (with oxygen deficiency), and the (1) as-deposited state. It is shifted to the left side (approximately 530.8 eV).
  • the O1s spectral peak is approximately 530.8 eV (within 530.8 ⁇ 0.5 eV) as shown in FIG. It is at almost the same position as the peak in the deposited state.
  • the following can be understood about the influence of the presence or absence of the oxidation treatment on the surface state.
  • the O1s spectral peak Due to the wet etching, the O1s spectral peak is shifted to the left from the as-deposited state. This is because contaminants such as C adhere to the surface of the oxide semiconductor layer by wet etching, and oxygen of the metal oxide constituting the oxide semiconductor layer is combined with these contaminants, so that oxygen constituting the oxide semiconductor layer is reduced. It means a missing state.
  • oxidation treatment such as heat treatment after the wet etching, contamination such as C is replaced with oxygen, and C that can be an electron trap is removed.
  • the O1s spectrum peak is in an as-deposited state, that is, It is thought that the surface state before wet etching has returned. Such a phenomenon can also be confirmed when N 2 O plasma treatment is performed as the oxidation treatment.
  • the oxide semiconductor layer after the oxidation treatment has a specific resistance value measured by a method described in Examples described later in a range of 2.1 ⁇ 10 2 ⁇ ⁇ cm or more and 1.0 ⁇ 10 5 ⁇ ⁇ cm or less. It is preferable to be within.
  • the specific resistance value is more preferably 4 ⁇ 10 2 ⁇ ⁇ cm or more.
  • the specific resistance value is more preferably 4.0 ⁇ 10 4 ⁇ ⁇ cm or less, still more preferably 9.0 ⁇ 10 3 ⁇ ⁇ cm or less, still more preferably 7.0 ⁇ 10 3 ⁇ ⁇ cm or less. It is.
  • the present inventors have confirmed the SiOx film before and after the oxidation treatment and found that the amount of hydrogen in the SiOx film is reduced after the oxidation treatment and is 3.5 atomic% or less.
  • the amount of hydrogen is preferably 3.4 atomic percent or less, more preferably 3.2 atomic percent or less. The smaller the amount of hydrogen, the better.
  • the lower limit is approximately 1.0 atomic% in consideration of the conditions of the oxidation treatment described later.
  • a general method can be adopted for forming the SiOx film itself.
  • a CVD method such as a plasma CVD (Chemical Vapor Deposition) method or a sputtering method can be used.
  • the film formation power, the film formation temperature, and the gas ratio of SiH 4 and N 2 O may be controlled as generally performed.
  • plasma treatment may be performed by N 2 O gas as pretreatment as shown in the examples described later.
  • the thickness of the SiOx film is preferably 30 to 200 nm.
  • the thickness of the SiOx film is preferably 30 nm or more, more preferably 50 nm or more, although it depends on the heating temperature during the heat treatment described later. From the viewpoint of productivity, the upper limit of the thickness of the SiOx film is about 300 nm, more preferably 200 nm or less.
  • the hydrogen concentration in the SiOx film before the oxidation treatment described later is preferably 5.0 atomic% or less. By setting it as the said hydrogen concentration, hydrogen concentration: 3.5 atomic% or less can be easily achieved by oxidation treatment. As described above, it is considered that the smaller the amount of hydrogen in the SiOx film, the smaller the amount of hydrogen in the oxide semiconductor layer in contact with the SiOx film, and the better the light stress resistance.
  • the hydrogen concentration in the SiOx film is more preferably 4.5 atomic% or less. In addition, it is difficult to make it 0 atom%.
  • the reduction of the hydrogen concentration in the SiOx film can be realized by reducing the ratio of SiH 4 used for forming the SiOx film.
  • Oxidation treatment examples include one or more of heat treatment and N 2 O plasma treatment. Preferably, both heat treatment and N 2 O plasma treatment are performed.
  • the heat treatment may be performed under the following conditions. That is, the heating atmosphere may be, for example, a water vapor atmosphere or an oxygen atmosphere. An oxygen atmosphere is preferable, and an air atmosphere is more preferable. Incidentally, the nitrogen atmosphere is not preferable because the oxide semiconductor surface may be reduced through the SiOx film and the improvement in resistance to light stress may be hindered.
  • the heating atmosphere may be, for example, a water vapor atmosphere or an oxygen atmosphere.
  • An oxygen atmosphere is preferable, and an air atmosphere is more preferable.
  • the nitrogen atmosphere is not preferable because the oxide semiconductor surface may be reduced through the SiOx film and the improvement in resistance to light stress may be hindered.
  • the heating temperature (heat treatment temperature) of the heat treatment is preferably 130 ° C. or higher, more preferably 200 ° C. or higher, and further preferably 250 ° C. or higher.
  • the heating temperature increases, recovery of oxygen vacancies, specifically, oxidation of the oxide surface is promoted, and light stress resistance is improved.
  • the heating temperature is too high, the material constituting the source / drain electrodes is likely to be altered. Specifically, since the oxidation of the Mo end of the source / drain electrode is promoted, the switching characteristics are likely to deteriorate. Therefore, the heating temperature is preferably 400 ° C. or lower, more preferably 380 ° C. or lower, and further preferably 350 ° C. or lower.
  • the holding time (heating time) at the heating temperature is preferably 5 minutes or more. More preferably, it is 60 minutes or more. Even if the heating time is too long, the throughput is poor, and a certain effect cannot be expected. Therefore, the heating time is preferably 120 minutes or less, more preferably 90 minutes or less.
  • the N 2 O plasma treatment that is, plasma treatment with N 2 O gas, may be performed under conditions of, for example, power: 100 W, gas pressure: 133 Pa, treatment temperature: 200 ° C., treatment time: 10 seconds to 20 minutes. Can be mentioned.
  • the second protective film is one or more protective films on the first protective film, and is formed of an insulating compound film or a laminated film of a resin film and the insulating compound film.
  • the resin film may be located between the first protective film and the insulating compound film. These films function as an insulating film and have a water vapor barrier function that suppresses water vapor from entering the TFT.
  • a film made of oxynitride; or a laminated film of a resin film and the insulating compound film, that is, a film made of the oxide, nitride, or oxynitride can be used.
  • it is a film made of the SiNx film and the oxide, that is, one or more of the insulating oxide films, and more preferably an insulating oxide film.
  • the insulating oxide film has a lower hydrogen concentration than the SiNx film, hydrogen diffusion into the oxide semiconductor layer can be reduced.
  • the insulating oxide film exhibits a water vapor barrier property like the SiNx film, it is effective for ensuring good light stress resistance.
  • one or more elements selected from the group consisting of Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, and Zr may be referred to as a metal element X.
  • the insulating oxide film a film made of an oxide containing one or more elements selected from the group consisting of Si, Al, Ti, Ta, Ga, Hf, Nb, V, W, Y, and Zr. Can be mentioned.
  • a film made of SiOx, Al 2 O 3 , Ga 2 O 3 , HfO 2 , Nb 2 O 5 , TiO 2 , Ta 2 O 5 , V 2 O 5 , WO 3 , Y 2 O 3 , ZrO 2, etc. Can be mentioned.
  • a general method can be adopted as a method of forming the insulating compound film constituting the second protective film.
  • it can be performed by a CVD method such as a plasma CVD method or a sputtering method.
  • the film forming power, film forming temperature, and gas ratio may be controlled as generally performed.
  • the gas ratio of SiH 4 , N 2, and NH 3 may be controlled as generally performed.
  • said sputtering method it can form into a film by the magnetron sputtering method, for example.
  • a sputtering target made of an oxide, nitride, or oxynitride containing the metal element X can be used as a sputtering target, and film formation can be performed by performing DC sputtering or RF sputtering.
  • a film can be formed by performing sputtering in an atmosphere containing oxygen or nitrogen using a pure metal sputtering target or alloy sputtering target containing the metal element X. Conditions such as film forming power in the sputtering method may be controlled as is generally performed.
  • the resin film examples include a silicone resin film, a polyimide resin, and an acrylic resin.
  • the silicone resin film is generally used as a protective material for a liquid crystal display or a light emitting diode element. Since the silicone-based resin film itself may have a low barrier property, it is preferable to use it in combination with the insulating compound film as described above.
  • the silicone resin film is applied by spray coating, spin coating, slit coating, roll coating, or the like, and further subjected to heat treatment (about 200 ° C.) to evaporate the solvent contained in the coating liquid and improve the film quality. Can be formed.
  • the film thickness of the resin film can be several hundred nm to several ⁇ m, for example, and is preferably 500 nm or more in the present invention.
  • the second protective film As a form of the second protective film, a single layer film of an insulating compound film, a laminated film of two or more insulating compound films, a laminated film of a resin film and one insulating compound film, a resin film and two or more layers And a laminated film of insulating compound films.
  • the total thickness of the second protective film is preferably 10 to 500 nm when the resin film is not used. If the thickness of the second protective film is thin, the film thickness distribution becomes non-uniform, the water vapor barrier property is lowered, hydrogen may enter the surface of the oxide semiconductor layer, and the TFT characteristics may fluctuate. Therefore, the thickness of the second protective film is preferably 10 nm or more in total, and more preferably 20 nm or more in total. From the viewpoint of productivity, the upper limit of the thickness of the second protective film is preferably about 500 nm or less in total, and more preferably 400 nm or less in total.
  • the total thickness of the second protective film is preferably 300 nm to 5.0 ⁇ m when a resin film is used.
  • the total thickness of the second protective film is preferably 300 nm or more, and more preferably 500 nm or more in total.
  • the upper limit of the thickness of the second protective film is preferably about 5.0 ⁇ m or less in total, and more preferably 4.5 ⁇ m or less in total.
  • Heating treatment after forming the second protective film After the second protective film is formed, further heat treatment can be performed to reduce the shift amount ( ⁇ V th (V)) of the V th threshold due to multiple sweeps.
  • this heat treatment may be referred to as “post-annealing”.
  • the recommended conditions for this post-annealing are as follows.
  • the heating atmosphere include a nitrogen atmosphere, an air atmosphere, and a vacuum atmosphere.
  • the heating temperature is preferably 200 ° C. or higher in order to obtain the above effect. More preferably, it is 230 degreeC or more.
  • the temperature is preferably 320 ° C. or lower.
  • the holding time (heating time) at the heating temperature is preferably 5 minutes or more. More preferably, it is 60 minutes or more. Even if the heating time is too long, the throughput is poor, and a certain effect cannot be expected. Therefore, the heating time is preferably 120 minutes or less, more preferably 90 minutes or less. For example, heat treatment can be performed at 250 ° C. for 30 minutes in a nitrogen atmosphere.
  • two or more protective films for protecting the source / drain electrodes and the oxide semiconductor layer satisfy the above-mentioned requirements, and after patterning the source / drain electrodes in the TFT manufacturing process, It is only necessary to include the steps of formation of the first protective film ⁇ oxidation treatment ⁇ formation of the second protective film, and the TFT and other structures in the manufacturing process are not particularly limited.
  • FIG. 2 shows an example of a preferred embodiment of the present invention, and the present invention is not limited to this. That is, FIG. 2 shows the case where the second protective film is a single layer film, but the present invention is not limited to this, and the case where the second protective film is a laminated film is also included in the present invention.
  • the gate electrode 2 and the gate insulating film 3 are formed on the substrate 1, and the oxide semiconductor layer 4 is formed thereon. Furthermore, a source / drain electrode 5 is formed thereon, a first protective film 6A and a second protective film 6B are formed thereon as protective films (insulating films), and a transparent conductive film 8 is formed through the contact hole 7. The drain electrode 5 is electrically connected.
  • the method for forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be employed. Further, the types of the gate electrode 2 and the gate insulating film 3 are not particularly limited, and those commonly used can be used.
  • the gate electrode 2 Al or Cu metal having a low electrical resistivity, refractory metal such as Mo, Cr, or Ti having high heat resistance, or an alloy thereof can be preferably used.
  • a silicon nitride film (SiN), a silicon oxide film (SiO 2 ), a silicon oxynitride film (SiON) and the like are typically exemplified.
  • oxides such as Al 2 O 3 and Y 2 O 3 and those obtained by stacking these can also be used.
  • the oxide semiconductor layer 4 is formed.
  • the oxide semiconductor layer 4 is preferably formed using a sputtering target by a sputtering method such as a DC sputtering method or an RF sputtering method.
  • the sputtering target may be simply referred to as “target”.
  • the oxide may be formed by a chemical film formation method such as a coating method.
  • a target used for the sputtering method it is preferable to use a sputtering target containing the above-described elements and having the same composition as the desired oxide. Thereby, there is little composition shift and the thin film of a desired component composition can be formed.
  • the target used for forming the oxide semiconductor layer is made of an oxide of one or more metal elements selected from the group consisting of Sn and In, Ga, and Zn, and a desired oxide
  • An oxide target having the same composition as the above may be used.
  • a film may be formed by a combinatorial sputtering method in which two targets having different compositions are discharged simultaneously.
  • the target can be manufactured by, for example, a powder sintering method.
  • the sputtering can be performed under the following conditions.
  • the substrate temperature may be about room temperature to 200 ° C.
  • the amount of oxygen added may be appropriately controlled in accordance with the configuration of the sputtering apparatus, the target composition, and the like so as to operate as a semiconductor.
  • the amount of oxygen added is preferably controlled so that the semiconductor carrier concentration is approximately 10 15 to 10 16 cm ⁇ 3 .
  • the gas pressure during the sputtering film formation is preferably in the range of about 1 to 3 mTorr. It is recommended that the input power to the sputtering target is set to approximately 200 W or more.
  • the oxide semiconductor layer 4 is subjected to wet etching and patterned.
  • heat treatment is preferably performed to improve the film quality of the oxide semiconductor layer 4. This heat treatment increases the on-state current and field-effect mobility of the transistor characteristics, thereby improving the transistor performance.
  • the pre-annealing conditions include, for example, heating temperature: about 250 to 400 ° C., heating time: about 10 minutes to 1 hour in an air atmosphere or a water vapor atmosphere.
  • source / drain electrodes 5 are formed.
  • the metal thin film constituting the source / drain electrodes is one of a pure Mo film and an Mo alloy film as a Mo-based film.
  • a laminated film of the Mo film or one or more films selected from the group consisting of a pure Al film, a pure Cu film, an Al alloy film, and a Cu alloy film is preferable.
  • the Mo alloy film is a film containing 50 atomic% or more of Mo
  • the Al alloy film is a film containing 50 atomic% or more of Al
  • the Cu alloy film contains 50 atomic% or more of Cu.
  • the laminated film it is preferable that at least one of the pure Mo film and the Mo alloy film is directly bonded to the oxide semiconductor layer.
  • the film directly bonded to the oxide semiconductor layer is a film other than a Mo-based film such as a pure Cu film, Cu diffuses on the surface of the oxide semiconductor, or a residue is generated. Compared with the case where the oxide semiconductor layer and the Mo-based film are directly bonded, the switching characteristics tend to deteriorate.
  • the source / drain electrode 5 is at least one selected from the group consisting of a Mo-based film, a pure Al film, a pure Cu film, an Al alloy film, and a Cu alloy film, as compared with the case where the source / drain electrode 5 is composed of only the Mo-based film.
  • a laminated film with a film is preferred because the degree of Mo end oxidation when subjected to oxidation treatment is reduced. More preferably, the laminated film is a laminated film of a Mo-based film and at least one film selected from the group consisting of a pure Al film and an Al alloy film.
  • the source / drain electrodes 5 can be formed by, for example, forming a metal thin film by a magnetron sputtering method and then patterning by photolithography and wet etching using an acid-based etching solution.
  • the film thickness of the source / drain electrode 5 may be in the range of 50 to 300 nm, for example. If the film thickness of the source / drain electrode is too thin below 50 nm, the film is likely to disappear by contact hole etching performed by, for example, an RIE apparatus in a later step. On the other hand, when the film thickness exceeds 300 nm, the coverage of the protective film is deteriorated and defects such as oxidation of the source / drain electrodes are likely to occur.
  • the patterning of the source / drain electrodes is performed using an acid-based etching solution containing at least 50% by volume selected from the group consisting of phosphoric acid, nitric acid, and acetic acid, As described above, the surface of the oxide semiconductor layer exposed to the acid-based etching solution can be recovered by the oxidation treatment, and a TFT having excellent stress resistance can be obtained.
  • the PV process is performed in the order of formation of the first protective film (SiOx film) 6A ⁇ oxidation process ⁇ formation of the second protective film 6B.
  • the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the kind of the said transparent conductive film 8 is not specifically limited, What is used normally can be used.
  • the TFT manufacturing method of the present invention does not include an etch stopper layer, the number of masks formed in the TFT manufacturing process is reduced. Therefore, the cost can be reduced sufficiently.
  • Example 1 [Production of TFT of Example of the Invention] Based on the method described above, a thin film transistor shown in FIG. 2 was first prepared.
  • a Mo thin film of 100 nm as the gate electrode 2 and a SiO 2 film (thickness 250 nm) as the gate insulating film 3 are sequentially formed.
  • the gate electrode 2 was formed using a pure Mo sputtering target by DC sputtering under the conditions of film formation temperature: room temperature, film formation power: 300 W, carrier gas: Ar, and gas pressure: 2 mTorr.
  • the gate insulating film 3 was formed using a plasma CVD method under the conditions of carrier gas: mixed gas of SiH 4 and N 2 O, film forming power: 300 W, film forming temperature: 350 ° C.
  • an oxide semiconductor layer 4 (film thickness: 40 nm) was formed as follows.
  • An Sn—O film was formed.
  • the oxide semiconductor layer 4 For the formation of the oxide semiconductor layer 4, a Ga—In—Zn—Sn—O sputtering target having a metal element in the above ratio was used.
  • the oxide semiconductor layer 4 was formed using a DC sputtering method.
  • pre-annealing treatment was performed in order to improve the film quality of the oxide semiconductor layer 4.
  • the pre-annealing process was performed at 350 ° C. for 60 minutes in an air atmosphere.
  • source / drain electrodes 5 were formed. Specifically, as shown in Tables 1 and 2, a pure Mo film or a laminated film of the pure Mo film and a pure Al film or a pure Cu film was formed. In the laminated film shown in Table 1, the metal films shown in order from the left shown in Table 1 were laminated on the oxide semiconductor layer 4. These single layer films or laminated films were formed by DC sputtering similarly to the gate electrode described above. The total thickness of the single layer film or the laminated film was 100 nm. Thereafter, patterning was performed by photolithography and wet etching.
  • the TFT channel length was set to 10 ⁇ m and the channel width was set to 200 ⁇ m by patterning.
  • the film was further immersed (overetched) in the acid-based etching solution for a time corresponding to 50% of the film thickness of the source / drain electrodes 5.
  • a SiO 2 film was first formed as the first protective film 6A as the protective film.
  • the SiO 2 film was formed by a plasma CVD method using “PD-220NL” manufactured by Samco.
  • the SiO 2 film was formed after plasma treatment with N 2 O gas for 60 seconds as pretreatment.
  • the plasma conditions with N 2 O gas at this time were: power: 100 W, gas pressure: 133 Pa, processing temperature: 200 ° C., processing time: 1 minute.
  • a mixed gas of SiH 4 and N 2 O was used for forming the SiO 2 film.
  • the film formation power was 100 W and the film formation temperature was 230 ° C.
  • the amount of hydrogen in the SiO 2 film was 4.3 atomic%.
  • the film thickness of the SiO 2 film was 200 nm as a standard, and the film thickness was 100 nm or 20 nm.
  • heat treatment was performed in an air atmosphere at a heating temperature of 120 ° C., 200 ° C., 250 ° C., 300 ° C., 350 ° C., 400 ° C., or 500 ° C. for 60 minutes.
  • a SiNx film (thickness 150 nm) was formed as the second protective film 6B.
  • the SiNx film was formed using “PD-220NL” manufactured by Samco and using the plasma CVD method. A gas mixture of SiH 4 , N 2 and NH 3 was used for forming this SiNx film.
  • the film formation power was 100 W and the film formation temperature was 150 ° C.
  • the second protective film 6B No. 1 in Table 2 was used. 25 an Al oxide film, 26, a Ta oxide film, 27, a Ti oxide film, In 28, a laminated film of a silicone resin film and a SiNx film was formed. For the formation of the Al oxide film, the Ta oxide film, and the Ti oxide film, a sputtering target made of Al oxide, a sputtering target made of Ta oxide, and a sputtering target made of Ti oxide, respectively, An RF sputtering method was formed on the first protective film.
  • the silicone resin film was formed by spin coating a photocurable silicone resin on the first protective film.
  • the film thickness of the silicone resin film was 1000 nm.
  • a SiNx film was formed by plasma CVD as described above.
  • contact holes 7 for probing for transistor characteristic evaluation were formed in the protective films 6A and 6B by photolithography and dry etching to obtain TFTs.
  • the oxidation process is performed before the formation of the SiOx film as the first protective film, that is, the formation of the source / drain electrodes ⁇ the oxidation process ⁇ the formation of the first protective film ⁇ the formation of the second protective film.
  • a TFT produced in the same manner as in the above-described example of the present invention was prepared except that it was implemented.
  • Id-Vg characteristics were measured using the TFT.
  • the Id-Vg characteristics were measured using a prober and a semiconductor parameter analyzer (Keithley 4200SCS) with the gate voltage and source / drain electrode voltages set as follows. Gate voltage: -30 to 30V (step 0.25V) Source voltage: 0V Drain voltage: 10V Measurement temperature: room temperature
  • the field effect mobility (mobility) and S value were calculated from the measured Id-Vg characteristics. And the said mobility set 7.00 cm ⁇ 2 > / Vs or more as the pass.
  • the S value was evaluated as follows. ⁇ : S value is 0.45 V / dec or less ⁇ : S value is more than 0.45 V / dec and 1.00 V / dec or less ⁇ : S value is more than 1.00 V / dec
  • Stress tolerance was evaluated by conducting a stress application test in which light was irradiated while applying a negative bias to the gate electrode.
  • the stress application conditions are as follows. ⁇ Gate voltage: -20V ⁇ Source / drain voltage: 10V -Substrate temperature: 60 ° C -Light stress conditions Stress application time: 2 hours Light intensity: 25000 NIT Light source: White LED
  • FIG. 11 is a microscopic observation photograph (FE-SEM observation photograph) of the cross section of the obtained TFT, and FIG. 2 and FIG. 7 photos.
  • the thickness of the Mo oxide film at the end of the source / drain electrode was 20 to 30 nm as indicated by the arrow.
  • the thickness of the Mo oxide film at the end of the source / drain electrode was 5 nm or less as indicated by the arrow. From these comparisons, it can be seen that the Mo oxide is formed thick in the conventional method, but the formation of the Mo oxide is sufficiently suppressed according to the method of the present invention.
  • Examples 3 to 9 are examples in which the heat treatment temperature is changed between 120 and 500 ° C. Of these, No. As shown in FIG. 3, the heat treatment is performed after the formation of the SiOx film. Although not as high as 1, stress tolerance was slightly inferior. No. When the heat treatment temperature was too high as in 9, the S value was high. Furthermore, no. 4 and no. From the comparison of 5, it can be seen that if the heat treatment temperature is raised to 250 ° C. or higher, the resistance to light stress is further improved. In Table 1, No. The Id-Vg characteristics of TFTs 5 and 6 are shown in FIGS. 12 and 13, respectively. No. 5 and 6 are examples of the present invention. No. In FIG. 12 showing the result of FIG.
  • the PV process was performed in the order of formation of the SiOx film ⁇ heat treatment heated in the atmosphere at 250 ° C. for 60 minutes ⁇ formation of the SiNx film.
  • the No. In FIG. 13 showing the result of FIG. 6, the PV process was performed in the order of formation of the SiOx film ⁇ heat treatment heated in the atmosphere at 300 ° C. for 60 minutes ⁇ formation of the SiNx film. From these contrasts, it can be seen that the stress tolerance is further improved by further increasing the heat treatment temperature.
  • No. Nos. 10 and 11 indicate that the hydrogen content in the SiOx film before the oxidation treatment is No. 10. This is an example less than 6. This No. The stress tolerance of 10 and 11 is It is better than 6. This is presumably because the smaller the hydrogen content in the SiOx film before the oxidation treatment, the smaller the amount of hydrogen in the oxide semiconductor layer, resulting in excellent light stress resistance.
  • the film thickness of the SiOx film was No. 5 or No. This is an example thinner than 6, Reference numeral 23 is an example in which the thickness of the SiOx film is particularly thin. No. 5 and No. No. 19, 21 and 23, and 6 and no. From the comparison with 20 and 22, it can be seen that the S value increases as the thickness of the SiOx film decreases. This can be explained as follows. That is, no. When the film thickness is as thin as 23, the coverage with respect to the S / D electrode is deteriorated, and a region where the S / D electrode is not sufficiently covered with the SiOx film is generated. In this case, when the heat treatment after the formation of the SiOx film, particularly the atmospheric heat treatment, the oxidation of the S / D electrode is promoted, and the S value increases.
  • No. Reference numerals 25 to 28 are examples in which a film other than the SiNx film is used as the second protective film.
  • No. 25, 26, and 27 are examples using an Al oxide film, a Ta oxide film, and a Ti oxide film, respectively.
  • When these films are used as the second protective film good static characteristics and light stress resistance are obtained as in the case of using the SiNx film.
  • No. No. 28 is an example using a laminated film of a silicone resin film and a SiNx film, and good characteristics are also obtained in this example.
  • No. The amount of hydrogen in the SiOx film after the oxidation treatment of 25 to 28 is sufficiently reduced. From this result, it is understood that good characteristics can be obtained even when a film made of a material having a high water vapor barrier property is used as the second protective film instead of the SiNx film or together with the SiNx film.
  • Example 2 The oxidation treatment after the formation of the SiO film is as shown in Table 3, and the heat treatment, more specifically, the post-annealing that is held at 250 ° C. for 30 minutes in the nitrogen atmosphere is performed, and then the same as in Example 1. Thus, a TFT was produced.
  • the sweep is repeated three times, specifically, the voltage is swept from ⁇ 30V to + 30V, and then ⁇ V th is obtained when the sweep from ⁇ 30V to + 30V is repeated again. It was.
  • Table 3 shows the following. It can be seen that by performing heat treatment (post-annealing) after the formation of the second protective film, the variation in V th , that is, ⁇ V th becomes sufficiently small. This is presumably because hydrogen was diffused from the second protective film into the oxide semiconductor layer by the post-annealing, and variation in V th was reduced by an appropriate hydrogen termination effect. It can also be seen that the lower the heating temperature of the heat treatment performed as the oxidation treatment, the greater the effect of reducing ⁇ V th by this post-annealing.
  • Example 3 The oxidation treatment after the formation of the SiOx film is performed in an air atmosphere except that heat treatment is performed at a heating temperature of 250 ° C., 300 ° C., 350 ° C., 400 ° C., or 500 ° C. for 60 minutes, or no heat treatment is performed.
  • a TFT was manufactured in the same manner as in Example 1 in which the drain electrode was a single Mo layer and the second protective film was a single SiNx layer.
  • FIG. 15 is a graph showing the relationship between the heating temperature of the heat treatment, the S value, and the specific resistance value.
  • FIG. 16 is a graph showing the relationship between the heating temperature of heat treatment, ⁇ V th , and the specific resistance value.
  • the heating temperature of the heat treatment is indicated as “oxidation treatment temperature”. 15 and 16, for example, “1.00E + 06” on the vertical axis indicates 1.00 ⁇ 10 6 . Further, in FIG. 16, ⁇ V th indicates an absolute value.
  • the S value ( ⁇ ) can be 0.45 V / dec or less when the heating temperature is 250 ° C. and 300 ° C. 15, in order to achieve this S value: 0.45 V or less, the specific resistance value ( ⁇ ) of the oxide semiconductor layer is preferably 2.1 ⁇ 10 2 ⁇ ⁇ cm or more. It is preferably 0 ⁇ 10 4 ⁇ ⁇ cm or less. The broken line and the vertical arrow in FIG. 15 show this preferable range. The specific resistance value is more preferably 1.0 ⁇ 10 4 ⁇ ⁇ cm or less.
  • the S value is high when the heating temperature is 350 ° C. or higher. However, if the type of the source / drain electrode is changed, a low S value can be realized even at about 400 ° C. .
  • the specific resistance value ( ⁇ ) in FIG. 15 increases as the heating temperature rises, but tends to decrease when the heating temperature exceeds 400 ° C.
  • ⁇ the specific resistance value above 400 ° C.
  • the oxidation of the oxide semiconductor layer is promoted and the specific resistance value increases, but the heating temperature exceeds 400 ° C.
  • FIG. 15 for example, at 500 ° C., it is considered that phenomena other than oxidation such as formation of microcrystals become dominant in the oxide semiconductor layer.
  • ⁇ V th ( ⁇ ) can be 4.50 V or less when the heating temperature is 250 ° C., 300 ° C., and 350 ° C.
  • the specific resistance value ( ⁇ ) of the oxide semiconductor layer is preferably 2.1 ⁇ 10 2 ⁇ ⁇ cm or more. It is preferably 6 ⁇ 10 5 ⁇ ⁇ cm or less. The broken line and the vertical arrow in FIG. 16 show this preferable range.
  • the specific resistance value is more preferably 1.2 ⁇ 10 5 ⁇ ⁇ cm or less, and still more preferably 1.0 ⁇ 10 5 ⁇ ⁇ cm or less.
  • the specific resistance value of the oxide semiconductor film is 2.1 ⁇ 10 2 ⁇ ⁇ cm or more, 1.0 ⁇ 10 5 ⁇ ⁇ cm or less is preferable.
  • an S value of 0.45 V / dec or less can be achieved by setting the specific resistance value to 2.1 ⁇ 10 2 ⁇ ⁇ cm or more.
  • the upper limit of the specific resistance value is more preferably 4.0 ⁇ 10 4 ⁇ ⁇ cm or less.
  • the heating temperature of the heat treatment is preferably 250 ° C. or higher and 300 ° C. or lower.

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Abstract

　本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する。前記酸化物半導体層は、Ｓｎと；Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される１以上の元素と；Ｏとから構成される。また、前記２層以上の保護膜は、少なくとも前記酸化物半導体層と接する第１保護膜と、前記第１保護膜以外の１層以上の第２保護膜からなり、前記第１保護膜は、ＳｉＯｘ膜でありかつ水素濃度が３．５原子％以下である。

Description

薄膜トランジスタおよびその製造方法
　本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ、およびその製造方法に関する。以下、薄膜トランジスタを「ＴＦＴ」ということがある。
　アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。前記キャリア移動度は「電界効果移動度」とも呼ばれる。以下、前記キャリア移動度を単に「移動度」という場合がある。
　前記酸化物半導体として、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体や、インジウム、亜鉛、錫、および酸素からなるアモルファス酸化物半導体が、高い移動度を有するため用いられている。前記インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体を「Ｉｎ－Ｇａ－Ｚｎ－Ｏ」または「ＩＧＺＯ」という場合がある。
　また、前記酸化物半導体を用いたボトムゲート型ＴＦＴの構造は、図１Ａに示す、エッチストッパー層９を有するエッチストップ型と、図１Ｂに示す、エッチストッパー層を有しないバックチャネルエッチ型との２種類に大別される。以下では、前記エッチストップ型を「ＥＳＬ（Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）型」、前記バックチャネルエッチ型を「ＢＣＥ（Ｂａｃｋ Ｃｈａｎｎｅｌ Ｅｔｃｈ）型」という。
　前記図１Ｂやこの図１Ｂの保護膜６が２層である図２のエッチストッパー層を有しないＢＣＥ型ＴＦＴは、製造工程において、エッチストッパー層形成の工程が必要ないため、生産性に優れている。
　しかし、このＢＣＥ型ＴＦＴの製造工程では次の様な問題がある。即ち、酸化物半導体層の上にソース・ドレイン電極用薄膜が形成され、このソース・ドレイン電極用薄膜に対し、パターニングをする際に、例えばリン酸、硝酸、酢酸などを含む酸系エッチング液が用いられる。酸化物半導体層の前記酸系エッチング液にさらされた部分は、その表面が、削れたりダメージを受け、その結果ＴＦＴ特性が劣化するといった問題が生じ得る。
　例えば前述したＩＧＺＯからなる酸化物半導体は、ソース・ドレイン電極の形成時にウェットエッチング液として使用される無機酸系エッチング液に対する可溶性が高く、無機酸系エッチング液によって極めて容易にエッチングされてしまう。そのため、ＩＧＺＯ膜が消失してＴＦＴの作製が困難であったり、ＴＦＴ特性が劣化する等の問題がある。尚、以下では、酸系エッチング液によるエッチングを「酸エッチング」または「ウェットエッチング」という場合がある。
　上記ＢＣＥ型ＴＦＴにおいて、酸化物半導体層のダメージを抑制する技術として、例えば下記の特許文献１～３の技術が提案されている。これらの技術は、酸化物半導体層とソース・ドレイン電極との間に、犠牲層または陥入部を形成することによって、酸化物半導体層へのダメージを抑制するものである。しかし、上記犠牲層または陥入部の形成のためには、工程を増加させる必要がある。また、非特許文献１には、酸化物半導体層表面のダメージ層を除去することが示されているが、該ダメージ層を均一に除去することは困難である。
日本国特開２０１２－１４６９５６号公報 日本国特開２０１１－５４８１２号公報 日本国特開２００９－４７８７号公報
Ｃ．－Ｊ．Ｋｉｍ ｅｔ．ａｌ，Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｌｉｄ－Ｓｔａｔｅ Ｌｅｔｔ．１２（４），Ｈ９５－Ｈ９７（２００９）
　本発明は上記事情に鑑みてなされたものであり、その目的は、エッチストッパー層を有しないＢＣＥ型ＴＦＴであって、高い電界効果移動度を維持しつつ、優れたスイッチング特性、特には低いＳ値；と、優れたストレス耐性、本発明では特に、光ストレスなどに対してしきい値電圧の変化量が小さいこと；とを示す酸化物半導体層を備えたＴＦＴ、特にはソース・ドレイン電極としてＭｏ系膜を含む場合でも上記優れた特性を示すＴＦＴと、該ＴＦＴの製造方法を実現することにある。尚、前記ストレス耐性は、以下「光ストレス耐性」ということがある。
　上記課題を解決し得た本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
　前記酸化物半導体層が、Ｓｎと；Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される１以上の元素と；Ｏとから構成され、かつ
　前記２層以上の保護膜は、少なくとも前記酸化物半導体層と接する第１保護膜と、該第１保護膜以外の１層以上の第２保護膜からなり、前記第１保護膜は、ＳｉＯｘ膜でありかつ水素濃度が３．５原子％以下であるところに特徴を有する。
　前記第２保護膜は、絶縁性化合物膜であるか、樹脂膜と該絶縁性化合物膜との積層膜であることが好ましい。
　前記絶縁性化合物膜は、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｃｅ、Ｇａ、Ｈｆ、Ｎｂ、Ｖ、Ｗ、Ｙ、およびＺｒよりなる群から選択される１種以上の元素を含む酸化物、窒化物、または酸窒化物よりなる膜であることが好ましい。
　前記絶縁性化合物膜は、ＳｉＮｘ膜と、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｃｅ、Ｇａ、Ｈｆ、Ｎｂ、Ｖ、Ｗ、Ｙ、およびＺｒよりなる群から選択される１種以上の元素を含む酸化物よりなる膜の、いずれか１以上の膜であることが好ましい。
　前記酸化物半導体層の比抵抗値は、２．１×１０2Ω・ｃｍ以上、１．０×１０5Ω・ｃｍ以下の範囲内にあることが好ましい。
　前記酸化物半導体層として、前記酸化物半導体層中に含まれる全金属元素に対するＳｎの割合が９原子％以上５０原子％以下を満たすものを形成することが好ましい。特には、前記酸化物半導体層として、金属元素がＩｎ、Ｇａ、Ｚｎ、およびＳｎからなる酸化物であって、Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の割合が、
Ｉｎ：１５～２５原子％、
Ｇａ：５～２０原子％、
Ｚｎ：４０～６０原子％、および
Ｓｎ：９～２５原子％
を満たすものを形成することが好ましい。
　前記ＳｉＯｘ膜の膜厚は３０ｎｍ以上とすることが好ましい。
　前記ソース・ドレイン電極として、純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜を形成することができる。
　また前記ソース・ドレイン電極として、純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜と、純Ａｌ膜、純Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜よりなる群から選択される１種以上の膜との積層膜を、前記純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜が、前記酸化物半導体層と直接接合するように形成することができる。
　また上記課題を解決し得た本発明の薄膜トランジスタの製造方法は、前記した薄膜トランジスタの製造方法であって、前記酸化物半導体層上に形成された前記ソース・ドレイン電極のパターニングを、酸系エッチング液を用いて行うことと、その後、前記第１保護膜としてＳｉＯｘ膜を形成してから酸化処理を行うことと、次いで前記第１保護膜上に前記第２保護膜を形成することとを含むところに特徴を有する。
　前記酸化処理として、１３０℃以上４００℃以下の加熱温度で熱処理を行うことが好ましい。
　前記第２保護膜の形成後、更に熱処理を行うことが好ましい。
　本発明によれば、ＢＣＥ型ＴＦＴの製造工程で、ソース・ドレイン電極形成時に使用の酸系エッチング液にさらされる酸化物半導体層を、Ｓｎを含むものとすることによって酸化物半導体層の膜厚が均一なＴＦＴを得ることができる。
　またソース・ドレイン電極としてＭｏ系膜、即ち純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜を含むものを用い、かつソース・ドレイン電極のパターニングを酸系エッチング液を用いて行った場合であっても、前記Ｍｏ系膜からなるソース・ドレイン電極端の酸化が抑制されて、静特性、特にスイッチング特性、更に特にはＳ値の劣化を抑えつつ、酸化物半導体層の表面状態が良好で光ストレス耐性に優れたＢＣＥ型ＴＦＴを提供することができる。
　本発明の方法によれば、規定の酸化処理時に、ＳｉＯｘ膜から酸化物半導体層への過剰な水素拡散が生じないため、トランジスタの導体化、または、オフ電流の増加やＶthの負側への変動を防ぐことができる。また本発明の方法によれば、水素を多く含むＳｉＮｘ膜から酸化物半導体層への水素拡散が生じないため、トランジスタの導体化、または、オフ電流の増加やＶthの負側への変動を防ぐことができる。
　また本発明の方法によれば、ソース・ドレイン電極の形成をウェットエッチングで行うことができるため、特性の高い表示装置を容易かつ低コストで得ることができる。
　更に、本発明の製造方法によって得られるＴＦＴは、上述の通りエッチストッパー層を有していないため、ＴＦＴ製造工程におけるマスク形成工程数が少なく、十分にコストを削減することができる。またＢＣＥ型ＴＦＴは、ＥＳＬ型ＴＦＴのようにエッチストッパー層とソース・ドレイン電極のオーバーラップ部分がないため、ＥＳＬ型ＴＦＴよりもＴＦＴの小型化が可能である。
図１Ａは、従来のＥＳＬ型の薄膜トランジスタを説明するための概略断面図である。 図１Ｂは、本発明のＢＣＥ型の薄膜トランジスタを説明するための概略断面図である。 図２は、本発明に係る薄膜トランジスタを説明するための概略断面図である。 図３Ａは、酸化物半導体層がＳｎを含むＴＦＴのＦＥ－ＳＥＭ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ－Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察写真である。 図３Ｂは、前記図３Ａの破線枠を拡大した写真である。 図４Ａは、酸化物半導体層がＳｎを含まないＴＦＴのＦＥ－ＳＥＭ観察写真である。 図４Ｂは、前記図４Ａの破線枠を拡大した写真である。 図５は、従来のＴＦＴ製造工程の一部を示す説明図である。 図６は、従来の他のＴＦＴ製造工程の一部を示す説明図である。 図７は、本発明のＴＦＴ製造工程の一部を示す説明図である。 図８は、ＴＦＴの積層方向断面の一部を模式的に示す図であって、電極であるＭｏ系膜の酸化された端部直下の酸化物半導体層部分を、破線枠で示す図である。 図９Ａは、ソース・ドレイン電極端横下に伝導帯裾準位を配置したときの電流経路を、シミュレーションを用いて計算した結果である。 図９Ｂは、上記図９Ａのシミュレーションを行った場合のＩｄ－Ｖｇ特性におけるＳ値の増加を説明する図である。 図１０は、ウェットエッチングや酸化処理の有無が、酸化物半導体層表面のＸＰＳ（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ、Ｘ線光電子分光分析）に及ぼす影響を示す図である。 図１１Ａは、表１におけるＮｏ．２のＴＦＴのＦＥ－ＳＥＭ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ－Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察写真である。 図１１Ｂは、表１におけるＮｏ．７のＴＦＴのＦＥ－ＳＥＭ観察写真である。 図１２は、表１におけるＮｏ．５のＴＦＴのＩｄ－Ｖｇ特性を示す図である。 図１３は、表１におけるＮｏ．６のＴＦＴのＩｄ－Ｖｇ特性を示す図である。 図１４は、表２におけるＮｏ．２５のＴＦＴのＩｄ－Ｖｇ特性を示す図である。 図１５は、実施例における熱処理の加熱温度とＳ値、比抵抗値との関係を示したグラフである。 図１６は、実施例における熱処理の加熱温度とΔＶth、比抵抗値との関係を示したグラフである。 図１７は、実施例における第２保護膜からゲート絶縁膜までの深さ方向の水素二次イオン相対強度分析結果を示す図である。
　本発明者らは、ＢＣＥ型ＴＦＴにおいて、前記課題を解決するために鋭意研究を重ねた。その結果、特に、
・ソース・ドレイン電極形成時に酸系エッチング液にさらされる酸化物半導体層を、Ｓｎを含むものとすること；および、
・ＴＦＴ製造工程において、ソース・ドレイン電極形成後、即ち、酸エッチングを行った後に、第１保護膜としてＳｉＯｘ膜を形成してから、酸化処理を行って前記第１保護膜、即ち、ＳｉＯｘ膜中の水素濃度を３．５原子％以下とし、次いで第２保護膜として絶縁性化合物膜、または樹脂膜と絶縁性化合物膜の積層膜を形成すること；
によって、ソース・ドレイン電極にＭｏ系膜を使用した場合であっても、ＴＦＴの静特性を劣化させることなく、上記酸エッチングによるコンタミやダメージを除去でき、結果として、酸化物半導体層の膜厚が均一でかつ静特性とストレス耐性の良好なＴＦＴが得られることを見出し、本発明を完成した。
　まず、本発明の酸化物半導体層の成分組成と構成について説明する。
　本発明のＴＦＴにおける酸化物半導体層は、Ｓｎを必須成分として含むところに特徴を有する。この様にＳｎを含むことによって、下記評価に示す通り、酸系エッチング液による該酸化物半導体層のエッチングが抑制され、酸化物半導体層の表面を平滑に保つことができる。
　［酸系エッチング液に対する耐性の評価］
　酸化物半導体層におけるＳｎの有無が、ソース・ドレイン電極形成時に使用の酸系エッチング液に対する耐性に及ぼす影響について検討した。
　詳細には、酸化物半導体層がＳｎを含むＴＦＴとして、金属元素がＩｎ、Ｇａ、Ｚｎ、およびＳｎからなる酸化物であって、Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する前記Ｓｎ以外の金属元素の各割合が、後述する推奨範囲を満たす酸化物半導体層を有するＴＦＴを作製した。また、酸化物半導体層がＳｎを含まないＴＦＴとして、原子比がＩｎ：Ｇａ：Ｚｎ＝１：１：１を満たすＩＧＺＯからなる酸化物半導体層を有するＴＦＴも作製した。いずれのＴＦＴも、作製工程途中のソース・ドレイン電極のパターニングは、後述する実施例に示す通り、ＰＡＮ系の酸系エッチング液を用いて行った。尚、この評価では、Ｓｎの有無が前記耐性に及ぼす影響のみを確認するため、後述する酸化処理は行っていない。また保護膜も単層とした。
　そして、得られた各ＴＦＴの積層方向断面をＦＥ－ＳＥＭで観察した。その観察写真を、Ｓｎを含む酸化物半導体層を有するＴＦＴについては図３Ａと図３Ｂ、Ｓｎを含まない酸化物半導体層を有するＴＦＴについては図４Ａと図４Ｂにそれぞれ示す。これら図３Ａと図３Ｂ、および図４Ａと図４Ｂに示す通り、本評価で用いたＴＦＴは、Ｓｉ基板１２上に、酸化物半導体層４、ソース・ドレイン電極５、カーボン蒸着膜１３、保護膜６の順に積層された構造を有している。上記カーボン蒸着膜１３は、電子顕微鏡観察のために設けた保護膜であって、本発明のＴＦＴを構成するものではない。
　図３Ａおよび図３Ｂから、酸系エッチング液にさらされる酸化物半導体層がＳｎを含むものである場合、前記オーバーエッチングによる酸化物半導体層４の膜厚の減少、即ち「膜べり」が生じていないことがわかる。具体的には、下記式（１）から求められる、ソース・ドレイン電極５端直下の酸化物半導体層４の膜厚と、酸化物半導体層４中央部の膜厚との差が０％であった。そのため、酸化物半導体層４の面内が均一なＴＦＴを作製することができた。尚、前記酸化物半導体層中央部とは、ソース電極端とドレイン電極端とを結ぶ最短線の中間地点をいい、酸系エッチング液に曝された部分を示す。
ソース・ドレイン電極端直下の酸化物半導体層の膜厚と、酸化物半導体層中央部の膜厚との差＝１００×［ソース・ドレイン電極端直下の酸化物半導体層の膜厚－酸化物半導体層中央部の膜厚］／ソース・ドレイン電極端直下の酸化物半導体層の膜厚・・・（１）
　これに対し図４Ａおよび図４Ｂから、酸化物半導体層４がＳｎを含まないものである場合には、前記オーバーエッチングによる酸化物半導体層４の膜べりが生じていることがわかる。即ち、上記式（１）から求めた、ソース・ドレイン電極５端直下の酸化物半導体層４の膜厚と、前記酸化物半導体層４中央部の膜厚との差は５０％超であった。
　上記Ｓｎによる酸化物半導体層の膜厚減少の抑制効果を十分に発揮させるには、酸化物半導体層中の、Ｓｎ量を、９原子％以上とすることが好ましい。上記Ｓｎ量は、より好ましくは１５原子％以上、更に好ましくは１９原子％以上である。前記Ｓｎ量は、酸化物半導体層中に含まれる全金属元素に対する割合をいう。以下、他の金属元素量についても同じである。前記酸化物半導体層が、金属元素：Ｉｎ、Ｇａ、Ｚｎ、およびＳｎからなる酸化物よりなる場合、前記Ｓｎ量は、１００×Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）から求められる。
　一方、酸化物半導体層のＳｎ量が多すぎると、ストレス耐性が低下すると共に、酸化物半導体層の加工用ウェットエッチング液に対するエッチングレートが低下する場合がある。よって上記Ｓｎ量は、５０原子％以下とすることが好ましく、より好ましくは３０原子％以下、更に好ましくは２８原子％以下、より更に好ましくは２５原子％以下である。
　ソース・ドレイン電極形成のためのウェットエッチング時に、酸化物半導体層は酸系エッチング液にさらされるが、上記の通り酸化物半導体層を、Ｓｎを含むものとすることにより、該酸化物半導体層のエッチングが抑えられる。より具体的には、酸系エッチング液による酸化物半導体層のエッチングレートが、１Å／ｓｅｃ以下に抑えられる。その結果、得られるＴＦＴは、上記式（１）から求められるソース・ドレイン電極端直下の酸化物半導体層の膜厚と、酸化物半導体層中央部の膜厚との差が、５％以下に抑えられる。上記膜厚の差が５％よりも大きく、均一にエッチングされない場合、酸化物半導体層の同一面内において膜厚の分布が生じる。この様な面内の膜厚分布は、Ｓ値や光ストレス耐性の劣化を招きやすい。前記膜厚の差は、好ましくは３％以下であり、最も好ましくは差がないこと、即ち０％である。具体的には例えば、ソース・ドレイン電極端直下の酸化物半導体層の膜厚－前記酸化物半導体層中央部の膜厚から求められる膜減り量が１０ｎｍ以下であることが好ましく、より好ましくは５ｎｍ以下である。
　前記酸化物半導体層は、金属元素として、前記Ｓｎ以外にＩｎ、Ｇａ、およびＺｎよりなる群から選択される１以上の元素を含む。好ましくは金属元素がＩｎ、Ｇａ、Ｚｎ、およびＳｎからなる酸化物であって、Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の割合が、Ｓｎについては上述の範囲を満たし、かつ、Ｉｎ、ＧａおよびＺｎについては下記範囲を満たすものがよい。
　Ｉｎは、酸化物半導体層の抵抗低減に有効な元素である。このような効果を有効に発現させるべくＩｎを含有させる場合、１００×Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）から求められるＩｎ量は、好ましくは１５原子％以上、より好ましくは１６原子％以上、更に好ましくは１７原子％以上とする。一方、前記Ｉｎ量が多すぎるとストレス耐性が低下しやすいため、Ｉｎ量は、好ましくは２５原子％以下、より好ましくは２３原子％以下、更に好ましくは２０原子％以下とする。
　Ｇａは、酸素欠損の発生を抑制し、ストレス耐性向上に有効な元素である。このような効果を有効に発現させるべくＧａを含有させる場合、１００×Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）から求められるＧａ量は、好ましくは５原子％以上、より好ましくは１０原子％以上、更に好ましくは１５原子％以上とするのがよい。一方、前記Ｇａ量が多すぎると、電子の電導パスを担っているＩｎ量やＳｎ量が相対的に低下し、その結果、移動度が低下する場合がある。よって前記Ｇａ量は、好ましくは２０原子％以下、より好ましくは１９原子％以下、更に好ましくは１８原子％以下とする。
　Ｚｎは、ウェットエッチングレートに影響を及ぼす元素であり、酸化物半導体層の加工時のウェットエッチング性向上に寄与する元素である。またＺｎは、安定的なアモルファス構造の酸化物半導体層を得て、ＴＦＴの安定かつ良好なスイッチング動作確保に有効な元素でもある。これらの効果を十分に発揮させるべくＺｎを含有させる場合、１００×Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）から求められるＺｎ量は、好ましくは４０原子％以上、より好ましくは４３原子％以上、更に好ましくは４５原子％以上とするのがよい。一方、前記Ｚｎ量が多すぎると、酸化物半導体層の加工時にウェットエッチングレートが早くなりすぎて、所望のパターン形状とすることが困難となりやすい。また、酸化物半導体層が結晶化したり、ＩｎやＳｎなどの含有量が相対的に減少してストレス耐性が悪化する場合がある。よって前記Ｚｎ量は、好ましくは６０原子％以下、より好ましくは５０原子％以下とする。
　前記酸化物半導体層の厚さは特に限定されない。例えば、前記酸化物半導体層の厚さは、好ましくは２０ｎｍ以上、より好ましくは３０ｎｍ以上である。一方、前記酸化物半導体層の厚さは、好ましくは２００ｎｍ以下、より好ましくは１００ｎｍ以下である。
　本発明では、上記の通り、ソース・ドレイン電極形成時に使用の酸系エッチング液に対する耐性を確保するため、酸化物半導体層を特にＳｎを含むものとする。しかしこれだけでは、エッチストッパー層を有するＥＳＬ型ＴＦＴと比較して、良好なストレス耐性が得られない。
　本発明者らは、上記ストレス耐性の劣化が、下記に詳述する通り、前記ソース・ドレイン電極のパターニング、即ち酸系エッチングにより、酸化物半導体層を構成するＩｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系材料のダメージ、具体的には酸素欠損によることをまず把握し、このダメージの回復には、下記に詳述する通り酸化処理を行うことが大変有効であることを見出した。
　また、上記酸化処理を施すと、上記ソース・ドレイン電極の種類によっては、該電極の表面やエッチング加工された端部が酸化されて、ＴＦＴの静特性の劣化、特にＳ値の上昇が生じうる場合があること、特には、上記ソース・ドレイン電極としてＭｏ系膜を用いた場合に上記酸化が生じやすいことを把握した。
　そこで本発明では、ソース・ドレイン電極にＭｏ系膜を用いた場合であっても、静特性の劣化、特にＳ値の上昇を生じさせることなく、ストレス耐性を向上させるべく、鋭意研究を行った。
　その結果、本発明では、以下のことを見出した。すなわち、ＢＣＥ型ＴＦＴの製造工程において、従来は、図５の（ａ）に示す通りソース・ドレイン電極のパターニング後、図５の（ｂ）に示す通り保護膜（ＰＶ、ｐａｓｓｉｖａｔｉｏｎ）として第１保護膜６ＡであるＳｉＯｘ膜と第２保護膜６ＢであるＳｉＮｘ膜を形成し、次いで熱処理を行うことが一般的であった。しかし本発明では、図７の（ａ）に示す通りソース・ドレイン電極のパターニング後、図７の（ｂ）に示す通り、まず保護膜として、第１保護膜６ＡであるＳｉＯｘ膜を形成した後、酸化処理（図７では熱処理）を行い、次いで図７の（ｃ）に示す通り、第２保護膜として絶縁性化合物膜を含む保護膜を形成すればよいことを見出した。以下、上記「絶縁性化合物膜を含む保護膜」を単に「第２保護膜」ということがある。
　この製造方法によれば、ソース・ドレイン電極として酸化されやすいＭｏ系膜を用いた場合であっても、熱処理等の酸化処理は、ＳｉＯｘ膜形成後に行うため、ソース・ドレイン電極端の酸化が抑制されて、スイッチング特性の劣化、特にはＳ値が増加する等の劣化が抑えられる。更には、酸系エッチング液による、例えばＩｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ膜等の酸化物半導体層表面のダメージの回復、特には酸素欠損の回復、具体的にはＳｉＯｘ膜付熱処理による固相酸素拡散が生じて、光ストレス耐性を改善することができる。好ましくは、前記第２保護膜の形成後、更に熱処理を施すことによって、複数回スイープによるＶthしきい値のシフト量（ΔＶth（Ｖ））を低減できることも見出した。以下、本発明で規定する製造条件について詳述する。
　まずソース・ドレイン電極のパターニング後に、「ＳｉＯｘ膜（第１保護膜）の形成」→「酸化処理」→「第２保護膜の形成」の順に実施することによる作用効果について述べる。以下では、前記保護膜の形成と酸化処理の工程をまとめて「ＰＶ工程」ということがある。
　ソース・ドレイン電極のパターニング後の保護膜の形成工程と酸化処理工程の組み合わせには、上記図５の他に、上記図６の工程も挙げられる。尚、図５～７では、酸化処理として熱処理を実施している。しかしこの図６の工程では、ソース・ドレイン電極が熱処理を受けることにより、上述の通り該電極の表面やエッチング加工された端部が酸化されることがある。特に上記電極がＭｏ系膜の場合、酸化が生じ易い。この様に電極材料の端部が酸化すると、該酸化により生じたＭｏ酸化物直下の酸化物半導体層部分に、アクセプタ準位が形成され、これによりスイッチング特性が劣化すると考えられる。図８の破線部分は、前記Ｍｏ系膜からなるソース・ドレイン電極５の表面にＭｏ酸化物１４が形成されたときの、該Ｍｏ酸化物１４直下の酸化物半導体層４部分を説明した図である。図９Ａおよび図９Ｂは、前述の「Ｍｏ酸化物直下の酸化物半導体層部分に、アクセプタ準位が形成され、これによりスイッチング特性が劣化する」ことを確認した結果を示す図である。図９Ａは、Ｍｏ系膜からなるソース・ドレイン電極端５の横下に伝導帯裾準位（アクセプタ準位）を配置したときの電流経路を、シミュレーションを用いて計算した結果である。また図９Ｂは、この場合のＩｄ－Ｖｇ特性におけるＳ値の増加を説明する図である。前記図９Ａにおいて、長方形部分Ａは酸化物半導体層の電流密度分布を示しており、楕円で囲んだ部分のうち濃淡の薄い部分は、電流が流れ難くなっていることを示している。
　これら図９Ａおよび図９Ｂから次のことがわかる。即ち、図９Ａに示す通り、ソース・ドレイン電極端５横下に伝導帯裾準位（アクセプタ準位）が配置されると、同領域でのアクセプタ準位は伝導帯がフェルミ準位から遠ざかる作用を及ぼし、高欠陥領域中の電子が吐き出され、伝導帯の低い半導体側で増加することになる。その結果、電流密度分布が変化すると考えられる。この様に、上記領域におけるアクセプタ準位がスイッチング時の電流経路を変化させ、図９Ｂに示す通りＳ値を増加させるものと考えられる。尚、図９Ｂにおける右側の上から系列２，３，４，５，６，１の順に示されたＷtaは、伝導体端の裾状準位のエネルギー幅であり、この値が大きいほどアクセプタ準位が増加することを表している。前記図９Ｂのグラフでは、系列２，３，４，５，６，１の順に上記裾状準位のエネルギー幅が増大、即ち、図９Ｂ中の下向き矢印の通り急峻度が低下し、Ｓ値が増加することを示している。つまり図９Ｂの結果は、ソース・ドレイン電極端の酸化、特には該ソース・ドレイン電極がＭｏ系膜である場合の酸化が、アクセプタ準位を増加させ、結果としてＳ値を増加させる傾向に影響を及ぼすことを示唆しているといえる。
　本発明では、前記図７の工程順序とすることによって、ソース・ドレイン電極の特に電極端の酸化、特にはＭｏ系膜の酸化が抑制されて、Ｓ値の上昇が抑制され、ＴＦＴの静特性劣化を防ぐことができる。更には下記に詳述するとおり、酸化処理によってストレス耐性の改善を図ることもできる。
　ＳｉＯｘ膜の形成後に酸化処理を施すことによって、ＳｉＯｘ膜からの過剰な酸素および水酸基が固相拡散して酸化物半導体表面が酸化され、酸素欠損の回復が促進される。更に、酸化物半導体層表面が酸化されることによって、ＳｉＯｘ膜と酸化物半導体層の界面の整合性を高めることもできる。特に大気雰囲気の熱処理は、ＳｉＯｘ膜を介する外方からの酸素および水酸基の導入にも寄与するものと考えられる。
　更には、前記酸化処理時に、ＳｉＯｘ膜から酸化物半導体層への過剰な水素拡散が生じないため、トランジスタの導体化、または、オフ電流の増加やＶthの負側への変動を防ぐことができる。また、第２保護膜として用いうるＳｉＮｘ膜は、一般的に水素含有量が多いが、上記の通り、酸化処理後にＳｉＮｘ膜を形成することによって、ＳｉＮｘ膜から酸化物半導体層への水素拡散を防止でき、トランジスタの導体化、または、オフ電流の増加やＶthの負側への変動を防ぐことができる。
　次に、酸化処理の作用効果について述べる。
　この酸化処理によって、酸系エッチング液にさらされてダメージ等を受けた酸化物半導体層の表面が、酸エッチング前の状態に回復する。詳細には、ソース・ドレイン電極形成のためのウェットエッチング時に、酸系エッチング液にさらされた酸化物半導体層は還元されたりＣといったコンタミネーションが取り込まれたりする。これら還元やＣといったコンタミネーションの取り込みにより、酸素欠損が生じ、この酸素欠損が原因で電子トラップが形成され、光ストレス耐性が劣化しやすくなる。しかし上記酸化処理を施すことによって、上記コンタミネーションが酸素や水酸基（ＯＨ）と置換、即ち、酸化物半導体表面が酸化されたりＣ等が除去されて、ウェットエッチング前の表面状態に回復（リカバリー）するため、ＢＣＥ型のＴＦＴであっても優れたストレス特性、特に優れた光ストレス耐性が得られる。
　本発明者らは、このことを、下記に示す通り、酸化物半導体層形成直後（ａｓ－ｄｅｐｏｓｉｔｅｄ）、酸エッチング後、および酸化処理後の各段階での酸化物半導体層の表面をＸ線光電子分光分析（ＸＰＳ、Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で観察することにより確認した。
　［ＸＰＳによる酸化物半導体層の表面分析］
　下記表面分析では、上記酸系エッチング液にさらされる酸化物半導体層の表面分析を行った。該表面分析には、酸化処理として、３５０℃で６０分間、大気雰囲気の条件で熱処理を行ったＴＦＴを用いた。尚、前記ＴＦＴの酸化物半導体層は、本発明で規定の要件を満たすものである。また、評価に供したＴＦＴは、酸化物半導体層の表面性状に対する酸化処理の影響のみを確認するため、保護膜の形成を行っていない。
　上記ＴＦＴの作製途中の、
（１）酸化物半導体層形成直後（ａｓ－ｄｅｐｏｓｉｔｅｄ）の酸化物半導体層表面；
（２）酸化物半導体層の表面を、ウェットエッチング、具体的にはＰＡＮ系エッチング液を用いて酸エッチングした直後の酸化物半導体層の表面；および、
（３）前記（２）のウェットエッチング後に、前記酸化処理を施した後の酸化物半導体層の表面；
のそれぞれの状態を確認するため、ＸＰＳでＯ１ｓスペクトルピークの観察を行った。
　これらの観察結果を併せて図１０に示す。尚、図１０においてそれぞれ縦破線で示す、５３０．８ｅＶは、酸素欠損なしの場合のＯ１ｓスペクトルピーク値、５３２．３ｅＶは、酸素欠損ありの場合のＯ１ｓスペクトルピーク値、５３３．２ｅＶは、ＯＨ基のスペクトルピーク値を示す。
　この図１０から次のことがわかる。即ち、実線で示した（１）ａｓ－ｄｅｐｏｓｉｔｅｄ状態、即ち、酸化物半導体層形成直後のＯ１ｓスペクトルピーク；点線で示した（２）ウェットエッチング後のＯ１ｓスペクトルピーク、および破線で示した（３）酸化処理後のＯ１ｓスペクトルピーク；の位置を比較すると次のことがいえる。即ち、前記（１）ａｓ－ｄｅｐｏｓｉｔｅｄ状態のＯ１ｓスペクトルピークは、ほぼ５３０．８ｅＶにあるのに対し、前記（２）ウェットエッチング後のＯ１ｓスペクトルピーク、即ち、上記ａｓｄｅｐｏｓｉｔｅｄ状態の酸化物半導体層に対し、上記酸エッチングを施したが酸化処理は行っていない従来のＴＦＴ製造方法の場合に相当するＯ１ｓスペクトルピークは、５３２．３ｅＶ（酸素欠損あり）に近づいており、前記（１）ａｓ－ｄｅｐｏｓｉｔｅｄ状態（ほぼ５３０．８ｅＶ）よりも左側へシフトしている。しかし前記ウェットエッチング後に酸化処理を施した場合、図１０の（３）の通りＯ１ｓスペクトルピークは、ほぼ５３０．８ｅＶ（５３０．８±０．５ｅＶの範囲内）にあり、前記（１）ａｓ－ｄｅｐｏｓｉｔｅｄ状態のピークとほぼ同じ位置にある。
　この図１０の結果から、上記酸化処理の有無が表面状態に及ぼす影響について、以下のことがわかる。ウェットエッチングによりＯ１ｓスペクトルピークは、ａｓ－ｄｅｐｏｓｉｔｅｄ状態よりも左へシフトしている。これは、ウェットエッチングにより酸化物半導体層の表面にＣといったコンタミが付着して、酸化物半導体層を構成する金属酸化物の酸素が、これらコンタミと結合し、酸化物半導体層を構成する酸素が欠損している状態を意味している。しかし上記ウェットエッチング後に、熱処理等の酸化処理を施すことにより、前記Ｃといったコンタミネーションが酸素と置換され、電子トラップとなりうるＣが除去され、その結果、Ｏ１ｓスペクトルピークはａｓ－ｄｅｐｏｓｉｔｅｄ状態、即ち、ウェットエッチング前の表面状態に戻ったと考えられる。この様な現象は、酸化処理としてＮ2Ｏプラズマ処理を行った場合にも確認できる。
　前記酸化処理後の酸化物半導体層は、後述する実施例に記載の方法で測定した比抵抗値が、２．１×１０2Ω・ｃｍ以上、１．０×１０5Ω・ｃｍ以下の範囲内にあることが好ましい。酸化物半導体層の比抵抗値を上記範囲内とすることによって、後述する実施例に示す通り、優れた光ストレス耐性、更には優れた静特性、特には低いＳ値を確保することができる。前記比抵抗値は、より好ましくは４×１０2Ω・ｃｍ以上である。また、前記比抵抗値は、より好ましくは４．０×１０4Ω・ｃｍ以下、更に好ましくは９．０×１０3Ω・ｃｍ以下、より更に好ましくは７．０×１０3Ω・ｃｍ以下である。
　また本発明者らが、酸化処理前後のＳｉＯｘ膜を確認したところ、酸化処理後はＳｉＯｘ膜中の水素量が低減しており、３．５原子％以下であることを見出した。この様に酸化処理後のＳｉＯｘ膜中の水素量が少なくなるほど、該ＳｉＯｘ膜と接する酸化物半導体層中の水素量も少なくなり、光ストレス耐性が良好になる。該水素量は、好ましくは３．４原子％以下、より好ましくは３．２原子％以下である。尚、該水素量は、少なければ少ないほど好ましいが、後述する酸化処理の条件等を考慮すると、その下限はおおよそ１．０原子％となる。
　以下、ソース・ドレイン電極のパターニング後に行う、本発明で規定の工程：「ＳｉＯｘ膜（第１保護膜）の形成」→「酸化処理」→「第２保護膜の形成」の各条件について説明する。
　（ＳｉＯｘ膜（第１保護膜）の形成）
　ＳｉＯｘ膜の形成自体は一般的な方法を採用することができる。例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等のＣＶＤ法やスパッタリング法で行うことができる。前記ＣＶＤ法の場合、成膜パワー、成膜温度、ＳｉＨ4とＮ2Ｏのガス比は一般的に行われている通り制御すればよい。前記ＳｉＯｘ膜の形成前には、後述する実施例に示す通り、前処理としてＮ2Ｏガスによってプラズマ処理を行ってもよい。
　前記ＳｉＯｘ膜の膜厚は、３０～２００ｎｍとすることが好ましい。膜厚が薄いと、ソース・ドレイン電極に対するカバレッジが悪くなり、十分にＳｉＯｘ膜で覆われない領域が生じやすくなる。この場合、後述の熱処理を大気雰囲気で行う際にソース・ドレイン電極（例えばＭｏ系膜）の酸化が促進され、Ｓ値の上昇が生じやすくなる。この現象は、膜厚が薄いほど顕著になる。よって前記ＳｉＯｘ膜の膜厚は、後述する熱処理時の加熱温度にもよるが、３０ｎｍ以上であることが好ましく、より好ましくは５０ｎｍ以上である。尚、生産性の観点から、前記ＳｉＯｘ膜の膜厚の上限は３００ｎｍ程度であり、より好ましくは２００ｎｍ以下である。
　前記ＳｉＯｘ膜中の後述する酸化処理前の水素濃度は、５．０原子％以下であることが好ましい。上記水素濃度とすることにより、酸化処理によって容易に水素濃度：３．５原子％以下を達成できる。前述の通りＳｉＯｘ膜中の水素量が少ないほど、このＳｉＯｘ膜と接する酸化物半導体層中の水素量も少なくなり、光ストレス耐性が良好になると考えられる。前記ＳｉＯｘ膜中の水素濃度は、より好ましくは４．５原子％以下である。尚、０原子％にすることは難しい。上記ＳｉＯｘ膜中の水素濃度の低減は、ＳｉＯｘ膜の形成に用いるＳｉＨ4の割合を低減することで実現できる。
　（酸化処理）
　前記酸化処理としては、熱処理とＮ2Ｏプラズマ処理のうちの１以上の処理が挙げられる。好ましくは熱処理およびＮ2Ｏプラズマ処理の両方を行うことである。
　前記熱処理は、次の条件で行うことが挙げられる。即ち、加熱雰囲気は、例えば水蒸気雰囲気、酸素雰囲気とすることが挙げられる。好ましくは酸素雰囲気であり、より好ましくは大気雰囲気である。ちなみに窒素雰囲気であると、ＳｉＯｘ膜を介して酸化物半導体表面が還元されて光ストレス耐性改善が阻害される可能性があるため好ましくない。
　前記熱処理の加熱温度（熱処理温度）は、１３０℃以上とすることが好ましく、より好ましくは２００℃以上、更に好ましくは２５０℃以上である。該加熱温度が高くなるほど、酸素欠損の回復、具体的には酸化物表面の酸化が促進されて、光ストレス耐性が向上する。一方、上記加熱温度が高すぎると、ソース・ドレイン電極を構成する材料が変質しやすい。具体的には、ソース・ドレイン電極のＭｏ端の酸化が促進されるためスイッチング特性が劣化しやすい。よって上記加熱温度は４００℃以下とすることが好ましく、より好ましくは３８０℃以下であり、更に好ましくは３５０℃以下である。上記加熱温度での保持時間（加熱時間）は、５分以上とすることが好ましい。より好ましくは６０分以上である。上記加熱時間が長すぎてもスループットが悪く、一定以上の効果は期待できないので、上記加熱時間は、１２０分以下とすることが好ましく、より好ましくは９０分以下である。
　前記Ｎ2Ｏプラズマ処理、即ち、Ｎ2Ｏガスによるプラズマ処理は、例えば、パワー：１００Ｗ、ガス圧：１３３Ｐａ、処理温度：２００℃、処理時間：１０秒～２０分の条件で実施することが挙げられる。
　（第２保護膜の形成）
　前記第２保護膜は、前記第１保護膜上の１層以上の保護膜であり、絶縁性化合物膜からなるか、樹脂膜と該絶縁性化合物膜との積層膜である。前記樹脂膜は、第１保護膜と前記絶縁性化合物膜の間に位置するのがよい。これらの膜は、絶縁膜として作用すると共に、水蒸気がＴＦＴ内部に侵入するのを抑制する水蒸気バリアの機能を有する。
　前記絶縁性化合物膜として、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｃｅ、Ｇａ、Ｈｆ、Ｎｂ、Ｖ、Ｗ、Ｙ、およびＺｒよりなる群から選択される１種以上の元素を含む酸化物、窒化物、もしくは酸化窒化物よりなる膜；または、樹脂膜と前記絶縁性化合物膜、即ち、前記酸化物、窒化物もしくは酸化窒化物よりなる膜との積層膜；を使用することができる。好ましくは、ＳｉＮｘ膜と前記酸化物よりなる膜、即ち絶縁性酸化物膜のうちの１以上の膜であり、より好ましくは絶縁性酸化物膜である。絶縁性酸化物膜は、上記ＳｉＮｘ膜と比較して水素濃度が少ないため、酸化物半導体層中への水素拡散を低減することができる。また絶縁性酸化物膜は、ＳｉＮｘ膜と同様に水蒸気バリア性を示すため良好な光ストレス耐性の確保に有効である。以下では、前記Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｃｅ、Ｇａ、Ｈｆ、Ｎｂ、Ｖ、Ｗ、Ｙ、およびＺｒよりなる群から選択される１種以上の元素を金属元素Ｘということがある。
　前記絶縁性酸化物膜として、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｇａ、Ｈｆ、Ｎｂ、Ｖ、Ｗ、Ｙ、およびＺｒよりなる群から選択される１種以上の元素を含む酸化物からなる膜が挙げられる。例えば、ＳｉＯｘ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＨｆＯ２、Ｎｂ２Ｏ５、ＴｉＯ２、Ｔａ２Ｏ５、Ｖ２Ｏ５、ＷＯ３、Ｙ２Ｏ３、ＺｒＯ２等からなる膜が挙げられる。
　第２保護膜を構成する絶縁性化合物膜の形成方法として、一般的な方法を採用することができる。例えばプラズマＣＶＤ法等のＣＶＤ法やスパッタリング法で行うことができる。前記ＣＶＤ法の場合、成膜パワー、成膜温度、ガス比は一般的に行われている通り制御すればよい。第２保護膜として例えばＳｉＮｘ膜を形成する場合、前記ガス比として、ＳｉＨ４、Ｎ２およびＮＨ３のガス比を一般的に行われている通り制御すればよい。また前記スパッタリング法として、例えばマグネトロンスパッタ法で成膜できる。詳細には、例えばスパッタリングターゲットとして、前記金属元素Ｘを含む酸化物、窒化物、または酸化窒化物からなるスパッタリングターゲットを用い、ＤＣスパッタリングまたはＲＦスパッタリングを行うことによって成膜できる。また、前記金属元素Ｘを含む純金属スパッタリングターゲットまたは合金スパッタリングターゲットを用い、酸素や窒素を含む雰囲気でスパッタリングを行うことによっても成膜できる。上記スパッタリング法における成膜パワー等の条件は、一般的に行われている通り制御すればよい。
　前記樹脂膜として、シリコーン系樹脂膜、ポリイミド樹脂、アクリル樹脂等が挙げられる。前記シリコーン系樹脂膜は、液晶ディスプレイや発光ダイオード素子の保護材として一般に使用される。このシリコーン系樹脂膜自体は、バリア性が低い場合があるため、上述の通り、前記絶縁性化合物膜と組み合わせて使用することが好ましい。該シリコーン系樹脂膜は、スプレーコート、スピンコート、スリットコート、ロールコート等の方法で塗布、更に塗液に含まれる溶剤を蒸発させ、膜質を向上させるための熱処理（２００℃程度）を施すことによって形成できる。上記樹脂膜の膜厚は、例えば数１００ｎｍ～数μｍとすることができ、本発明では好ましくは５００ｎｍ以上である。
　第２保護膜の形態として、絶縁性化合物膜の単層膜、２層以上の絶縁性化合物膜の積層膜、樹脂膜と１層の絶縁性化合物膜との積層膜、樹脂膜と２層以上の絶縁性化合物膜の積層膜が挙げられる。
　前記第２保護膜の膜厚は、前記樹脂膜を使用しない場合、合計で１０～５００ｎｍとすることが好ましい。この第２保護膜の膜厚が薄いと、膜厚分布が不均一になり、水蒸気のバリア性が低下して酸化物半導体層表面に水素が侵入し、ＴＦＴ特性が変動する恐れがある。よって第２保護膜の膜厚は、合計で１０ｎｍ以上であることが好ましく、より好ましくは合計で２０ｎｍ以上である。尚、生産性の観点から、前記第２保護膜の膜厚の上限は、合計で約５００ｎｍ以下とすることが好ましく、より好ましくは合計で４００ｎｍ以下である。
　また、前記第２保護膜の膜厚は、樹脂膜を使用する場合、合計で３００ｎｍ～５．０μｍとすることが好ましい。上記第２保護膜における樹脂膜の膜厚が薄いと、大気または樹脂膜上に形成される保護膜中から水素や水蒸気が樹脂膜、第１保護膜を拡散して酸化物半導体表面に侵入し、ＴＦＴ特性が変動する恐れがある。よって第２保護膜の膜厚は、合計で３００ｎｍ以上であることが好ましく、より好ましくは合計で５００ｎｍ以上である。尚、生産性の観点から、前記第２保護膜の膜厚の上限は、合計で約５．０μｍ以下とすることが好ましく、より好ましくは合計で４．５μｍ以下である。
　（第２保護膜形成後の熱処理）
　前記第２保護膜の形成後、更に熱処理を行うことによって、複数回スイープによるＶthしきい値のシフト量（ΔＶth（Ｖ））を低減することができる。以下、この熱処理を「ポストアニール」ということがある。このポストアニールの推奨される条件は次の通りである。加熱雰囲気として、窒素雰囲気、大気雰囲気、真空雰囲気とすることが挙げられる。加熱温度は上記効果を得るべく２００℃以上とすることが好ましい。より好ましくは２３０℃以上である。一方、温度が高すぎても、前記第１保護膜や第２保護膜からの水素の脱離がさらに促進されることから、３２０℃以下とすることが好ましい。より好ましくは３００℃以下である。上記加熱温度での保持時間（加熱時間）は、５分以上とすることが好ましい。より好ましくは６０分以上である。上記加熱時間が長すぎてもスループットが悪く、一定以上の効果は期待できないので、上記加熱時間は、１２０分以下とすることが好ましく、より好ましくは９０分以下である。例えば、窒素雰囲気にて２５０℃で３０分間の熱処理を行うことが挙げられる。
　本発明のＴＦＴは、ソース・ドレイン電極を保護する２層以上の保護膜と酸化物半導体層とが上述した要件を満たし、かつ、ＴＦＴの製造工程において、前記ソース・ドレイン電極のパターニング後、前記第１保護膜の形成→酸化処理→前記第２保護膜の形成の工程を含んでいればよく、ＴＦＴおよびその製造工程における他の構成については特に限定されない。
　以下、上記酸化処理を含む本発明のＴＦＴの製造方法を、前記図２を参照しながら説明する。前記図２および以下の説明は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。即ち、前記図２では、第２保護膜が単層膜の場合を示しているが、本発明はこれに限定されず、第２保護膜が積層膜の場合も本発明に含まれる。
　前記図２では、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。更にその上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）として第１保護膜６Ａと第２保護膜６Ｂが形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
　基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。更にゲート絶縁膜３としては、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
　次いで酸化物半導体層４を形成する。酸化物半導体層４は、スパッタリング法、例えばＤＣスパッタリング法またはＲＦスパッタリング法等にて、スパッタリングターゲットを用いて成膜することが好ましい。以下、前記スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できる。また、塗布法などの化学的成膜法によって酸化物を形成しても良い。
　スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましい。これにより、組成ズレが少なく、所望の成分組成の薄膜を形成できる。
　具体的には、前記酸化物半導体層の成膜に用いるターゲットとして、Ｓｎと、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される１以上の金属元素の酸化物から構成され、所望の酸化物と同一組成の酸化物ターゲットを用いればよい。または、組成の異なる二つのターゲットを同時放電するコンビナトリアルスパッタリング法で成膜しても良い。上記ターゲットは、例えば粉末焼結法によって製造することができる。
　上記スパッタリングは、次の条件で行うことが挙げられる。基板温度は、おおむね室温～２００℃とすることが挙げられる。酸素添加量は、半導体として動作を示すよう、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すればよい。酸素添加量は、半導体キャリア濃度がおおむね１０15～１０16ｃｍ-3となるように制御することが好ましい。
　またスパッタリング成膜時のガス圧は、おおむね１～３ｍＴｏｒｒの範囲内であることが好ましい。スパッタリングターゲットへの投入パワーは、おおむね２００Ｗ以上に設定することが推奨される。
　上記の通り、酸化物半導体層４を成膜した後、該酸化物半導体層４に対してウェットエッチングを行い、パターニングする。前記パターニング後は、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましい。この熱処理により、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。プレアニールの条件として、例えば大気雰囲気下または水蒸気雰囲気下にて、例えば、加熱温度：約２５０～４００℃、加熱時間：約１０分～１時間とすること等が挙げられる。
　前記プレアニールの後、ソース・ドレイン電極５を形成する。本発明では、ソース・ドレイン電極形成のためのパターニングに酸系エッチング液を用いているので、ソース・ドレイン電極を構成する金属薄膜は、Ｍｏ系膜として純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜であるか、このＭｏ系膜と、純Ａｌ膜、純Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜よりなる群から選択される１種以上の膜との積層膜がよい。尚、前記Ｍｏ合金膜は、Ｍｏを５０原子％以上含むものをいい、前記Ａｌ合金膜は、Ａｌを５０原子％以上含むものをいい、また前記Ｃｕ合金膜は、Ｃｕを５０原子％以上含むものをいう。
　前記積層膜の場合、前記純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜が、前記酸化物半導体層と直接接合するように形成するのがよい。尚、前記酸化物半導体層と直接接合する膜が、純Ｃｕ膜等のＭｏ系膜以外の膜である場合、Ｃｕが酸化物半導体表面に拡散したり、残渣が生じたりする等して、前記酸化物半導体層と前記Ｍｏ系膜が直接接合している場合と比較してスイッチング特性が悪くなる傾向にある。
　またソース・ドレイン電極５は、前記Ｍｏ系膜のみからなる場合よりも、Ｍｏ系膜と、純Ａｌ膜、純Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜よりなる群から選択される１種以上の膜との積層膜の方が、酸化処理を受けた場合のＭｏ端酸化の程度が小さくなるため好ましい。前記積層膜は、より好ましくは、Ｍｏ系膜と、純Ａｌ膜およびＡｌ合金膜よりなる群から選択される１種以上の膜との積層膜である。
　ソース・ドレイン電極５は、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィおよび酸系エッチング液を用いたウェットエッチングによりパターニングして形成することができる。前記ソース・ドレイン電極５の膜厚は、例えば５０～３００ｎｍの範囲とすることができる。ソース・ドレイン電極の膜厚が、５０ｎｍを下回って薄すぎると、後工程の例えばＲＩＥ装置で実施するコンタクトホールエッチングで膜が消失しやすくなる。また、膜厚が３００ｎｍを超えて厚すぎると、保護膜のカバレッジが悪くなりソース・ドレイン電極の酸化等の不具合が生じ易くなる。
　本発明では、前記ソース・ドレイン電極のパターニングを、燐酸、硝酸、および酢酸よりなる群から選択される１種以上が５０体積％以上含まれる酸系エッチング液を用いて行う場合であっても、前述の通り酸化処理によって、この酸系エッチング液に曝された酸化物半導体層表面を回復させることができ、ストレス耐性に優れたＴＦＴを得ることができる。
　次いで、上述した通りＰＶ工程として、第１保護膜（ＳｉＯｘ膜）６Ａの形成→酸化処理→第２保護膜６Ｂの形成の順に実施する。
　それから常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。前記透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
　本発明のＴＦＴの製造方法は、エッチストッパー層を含まないため、ＴＦＴ製造工程で形成するマスク数が減る。そのため、コストを十分に削減することができる。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
　［実施例１］
　［本発明例のＴＦＴの作製］
　前述した方法に基づき、まず図２に示す薄膜トランジスタを作製した。
　まず、ガラス基板１（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2膜（膜厚２５０ｎｍ）を順次成膜した。上記ゲート電極２は、純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。また、上記ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３５０℃の条件で成膜した。
　次に、酸化物半導体層４（膜厚：４０ｎｍ）を次の通り成膜した。即ち、上記ゲート絶縁膜３上に、酸化物半導体層４として、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４のＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏ膜を成膜した。
　前記酸化物半導体層４の成膜には、金属元素が上記比率のＧａ－Ｉｎ－Ｚｎ－Ｓｎ－Ｏスパッタリングターゲットを用いた。
　前記酸化物半導体層４は、ＤＣスパッタリング法を用いて成膜した。スパッタリングに使用した装置は（株）アルバック社製「ＣＳ－２００」であり、スパッタリング条件は下記のとおりである。
　　（スパッタリング条件）
　　基板温度：室温
　　成膜パワー：ＤＣ ２００Ｗ
　　ガス圧：１ｍＴｏｒｒ
　　酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝１０％
　上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、酸系エッチング液（ウェットエッチャント液）として、関東化学社製「ＩＴＯ－０７Ｎ」（シュウ酸と水の混合液）を使用し、液温を室温とした。本実施例では、実験を行った全ての酸化物薄膜について、前記ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
　上記の通り酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気にて３５０℃で６０分間行った。
　次にソース・ドレイン電極５を形成した。具体的には、表１および表２に示す通り、純Ｍｏ膜、またはこの純Ｍｏ膜と、純Ａｌ膜または純Ｃｕ膜との積層膜を形成した。尚、表１に示す積層膜は、表１に示す左から順に示された金属膜を、前記酸化物半導体層４上に積層した。これらの単層膜または積層膜を、前述したゲート電極と同様にＤＣスパッタリング法により成膜した。前記単層膜または積層膜の膜厚は合計で１００ｎｍとした。その後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。酸系エッチング液として、燐酸：硝酸：酢酸：水＝７０：１．９：１０：１２（体積比）のＰＡＮ系の混酸であり、液温が室温のものを用いた。パターニングによりＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐためパターニングを確実に行うべく、ソース・ドレイン電極５の膜厚に対して５０％相当の時間分更に、上記酸系エッチング液に浸漬（オーバーエッチ）させた。
　その後、保護膜としてまず第１保護膜６ＡとしてＳｉＯ2膜を形成した。該ＳｉＯ2膜の形成は、サムコ製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法で行った。本実施例では、前処理としてＮ2Ｏガスによってプラズマ処理を６０秒行った後に前記ＳｉＯ2膜を形成した。この時のＮ2Ｏガスによるプラズマ条件は、パワー：１００Ｗ、ガス圧：１３３Ｐａ、処理温度：２００℃、処理時間：１分とした。ＳｉＯ2膜の形成にはＳｉＨ4およびＮ2Ｏの混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２３０℃とした。前記ＳｉＨ4とＮ2Ｏのガス比は、ＳｉＨ4：Ｎ2Ｏ＝４０：１００、２０：１００、または１０：１００とした。本実施例では４０：１００を標準とし、この場合ＳｉＯ2膜中の水素量は４．３原子％であった。また、ＳｉＯ2膜の膜厚は２００ｎｍを標準とし、膜厚が１００ｎｍまたは２０ｎｍのものも形成した。
　次いで大気雰囲気にて、加熱温度：１２０℃、２００℃、２５０℃、３００℃、３５０℃、４００℃、または５００℃で６０分間の熱処理を実施した。
　その後、表１のＮｏ．１～１８および表２のＮｏ．１９～２４では、第２保護膜６Ｂとして、ＳｉＮｘ膜（膜厚１５０ｎｍ）を形成した。該ＳｉＮｘ膜の形成は、サムコ製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。このＳｉＮｘ膜の形成にはＳｉＨ４、Ｎ２およびＮＨ３の混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
　また、第２保護膜６Ｂとして、表２のＮｏ．２５ではＡｌ酸化物膜、Ｎｏ．２６ではＴａ酸化物膜、Ｎｏ．２７ではＴｉ酸化物膜、Ｎｏ．２８ではシリコーン樹脂膜とＳｉＮｘ膜との積層膜をそれぞれ形成した。前記Ａｌ酸化物膜、前記Ｔａ酸化物膜、前記Ｔｉ酸化物膜の形成には、Ａｌ酸化物からなるスパッタリングターゲット、Ｔａ酸化物からなるスパッタリングターゲット、Ｔｉ酸化物からなるスパッタリングターゲットをそれぞれ使用し、前記第１保護膜上にＲＦスパッタリング法で形成した。成膜条件は、投入パワー密度：２．５Ｗ／ｃｍ２、ガス圧：５ｍＴｏｒｒ、ガス流量比：Ａｒ／Ｏ２＝８０／２０、膜厚：２０ｎｍ、基板温度：室温とした。前記Ｎｏ．２８では、前記シリコーン樹脂膜を、前記第１保護膜上に光硬化性シリコーン樹脂をスピンコートによって形成した。上記シリコーン樹脂膜の膜厚は１０００ｎｍとした。このシリコーン樹脂膜上に、前述の通りプラズマＣＶＤ法によりＳｉＮｘ膜を形成した。
　次にフォトリソグラフィ、およびドライエッチングにより、保護膜６Ａおよび６Ｂにトランジスタ特性評価用プロービングのためのコンタクトホール７を形成してＴＦＴを得た。
　比較例として表２のＮｏ．２４に示す通り、酸化物半導体層としてＩＧＺＯ膜、具体的には原子比がＩｎ：Ｇａ：Ｚｎ＝１：１：１でありＳｎを含まないＩｎ－Ｇａ－Ｚｎ－Ｏ膜の単層を形成したことを除き、前記本発明例と同様にして作製したＴＦＴを用意した。また比較例として表１のＮｏ．１に示す通り、前記酸化処理を行わなかったことを除き、前記本発明例と同様にして作製したＴＦＴを用意した。更に比較例として表１のＮｏ．２に示す通り、前記酸化処理を第１保護膜であるＳｉＯｘ膜の形成前に実施、即ち、ソース・ドレイン電極の形成→酸化処理→第１保護膜の形成→第２保護膜の形成の順に実施したことを除き、前記本発明例と同様にして作製したＴＦＴを用意した。
　上記得られたＴＦＴを用いて、下記の通り静特性の評価とストレス耐性の評価を行った。
　［静特性（電界効果移動度（移動度）、Ｓ値）の評価]
　前記ＴＦＴを用いてＩｄ－Ｖｇ特性を測定した。Ｉｄ－Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメータアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いて測定を行った。
　　ゲート電圧：－３０～３０Ｖ（ステップ０．２５Ｖ）
　　ソース電圧：０Ｖ
　　ドレイン電圧：１０Ｖ
　　測定温度：室温
　測定したＩｄ－Ｖｇ特性から、電界効果移動度（移動度）、Ｓ値を算出した。そして、前記移動度は７．００ｃｍ2／Ｖｓ以上を合格とした。またＳ値については、下記の通り評価した。
　　○：Ｓ値が０．４５Ｖ／ｄｅｃ以下
　　△：Ｓ値が０．４５Ｖ／ｄｅｃ超１．００Ｖ／ｄｅｃ以下
　　×：Ｓ値が１．００Ｖ／ｄｅｃ超
　［ストレス耐性の評価］
　次に、前記ＴＦＴを用い、以下のようにしてストレス耐性の評価を行った。
　ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
　　・ゲート電圧：－２０Ｖ
　　・ソース／ドレイン電圧：１０Ｖ
　　・基板温度：６０℃
　　・光ストレス条件
　　ストレス印加時間：２時間
　　光強度：２５０００ＮＩＴ
　　光源：白色ＬＥＤ
　そして、ストレス印加前後のしきい値電圧（Ｖth、ドレイン電流が１０の－９乗流れるときのゲート電圧の値）の差を測定した。この差を以下「ΔＶth」と示す。このようにして算出されたΔＶthについて、下記判定基準で評価した。そして本実施例では○の場合をストレス耐性に優れると評価した。
　（判定基準）
　　○：ΔＶth（絶対値）が４．５０Ｖ以下
　　△：ΔＶth（絶対値）が４．５０Ｖ超６．５０以下
　　×：ΔＶth（絶対値）が６．５０Ｖ超
　これらの結果を表１および表２に併記する。尚、表１および表２において一部の例では、酸化処理後の上記ＳｉＯｘ膜中の水素濃度を、後述する実施例３で示す二次イオン質量分析法（ＳＩＭＳ、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて求めた。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　表１および表２より次のことがわかる。まず、ＳｉＯｘ膜形成後の熱処理について述べる。Ｎｏ．１のように酸化処理を行わない場合には、ストレス耐性が悪くなった。またＮｏ．２のようにＳｉＯｘ膜形成前に熱処理を行った場合には、Ｓ値が高くなった。図１１は、得られたＴＦＴの断面の顕微鏡観察写真（ＦＥ－ＳＥＭ観察写真）であり、図１１Ａは上記Ｎｏ．２、図１１Ｂは本発明例であるＮｏ．７の写真である。前記図１１Ａにおいて、ソース・ドレイン電極端のＭｏ酸化膜の厚さは、矢印で幅を示す通り２０～３０ｎｍであった。また前記図１１Ｂにおいて、ソース・ドレイン電極端のＭｏ酸化膜の厚さは、矢印で幅を示す通り５ｎｍ以下であった。これらの対比から、従来の方法ではＭｏ酸化物が厚く形成されているが、本発明の方法によればＭｏ酸化物の形成が十分に抑えられていることがわかる。
　Ｎｏ．３～９は、上記熱処理温度を１２０～５００℃の間で変えた例である。このうち、Ｎｏ．３のようにＳｉＯｘ膜形成後に熱処理を行っているが、熱処理温度が低い場合は、Ｎｏ．１ほどではないがストレス耐性がやや劣った。また、Ｎｏ．９のように熱処理温度が高すぎる場合には、Ｓ値が高くなった。更に、Ｎｏ．４とＮｏ．５の対比から、前記熱処理温度を２５０℃以上とより高めれば、光ストレス耐性がより改善されることがわかる。尚、表１のＮｏ．５および６のＴＦＴのＩｄ－Ｖｇ特性を、それぞれ図１２、図１３に示す。前記Ｎｏ．５および６はいずれも本発明例である。前記Ｎｏ．５の結果を示す図１２ではＰＶ工程を、ＳｉＯｘ膜の形成→大気中２５０℃で６０分間加熱する熱処理→ＳｉＮｘ膜の形成の順に行った。また、前記Ｎｏ．６の結果を示す図１３ではＰＶ工程を、ＳｉＯｘ膜の形成→大気中３００℃で６０分間加熱する熱処理→ＳｉＮｘ膜の形成の順に行った。これらの対比から、熱処理温度をより高めることによって、ストレス耐性がより改善されることがわかる。
　更に、表２のＮｏ．２５の通り、第２保護膜としてアルミナを用いた場合のＴＦＴのＩｄ－Ｖｇ特性を図１４に示す。この図１４と、ＳｉＮｘ膜を形成した図１２の結果とを対比すると、第２保護膜としてアルミナを用いた場合の方が、ΔＶｔｈが充分に小さくなっていることがわかる。
　また、Ｎｏ．７とＮｏ．８の対比から、前記熱処理温度を４００℃よりも低くすれば、ストレス耐性がより改善されることがわかる。
　表１のＮｏ．５～８、１２～１５、１７および１８と、Ｎｏ．１とを比較すると、熱処理温度２５０℃以上で加熱、即ち酸化処理することによって、ＳｉＯｘ膜の水素量が４．３原子％から３．５原子％以下に低減している。良好な光ストレス耐性が確保できる要因の一つに、ＳｉＯｘ膜の水素量の低減が挙げられる。
　Ｎｏ．５と１２、Ｎｏ．６と１３、Ｎｏ．７と１４、Ｎｏ．８と１５とをそれぞれ対比すると、Ｓ／Ｄ電極が、Ｍｏ系膜のみからなる場合よりも、Ｍｏ／Ａｌ／Ｍｏ積層膜である方が、Ｓ値が低くなりやすい傾向にあることがわかる。これは、Ｍｏ／Ａｌ／Ｍｏ積層膜の方が、Ｍｏ系膜のみの場合よりもＭｏ端酸化の体積が相対的に小さく、Ｍｏ端酸化による悪影響が小さいためと考えられる。
　Ｎｏ．１２と１７、Ｎｏ．１３と１８とをそれぞれ対比すると、Ｓ／Ｄ電極がＣｕを含む場合よりも、Ｍｏ／Ａｌ／Ｍｏ積層膜の方がＳ値は低い。これは、Ｓ／Ｄ電極がＣｕを含む場合、Ｃｕが酸化物半導体表面に拡散したり、残さが生じたりする等して、スイッチング特性が劣化するためと考えられる。
　Ｎｏ．１０および１１は、酸化処理前のＳｉＯｘ膜中の水素含有量がＮｏ．６よりも少ない例である。このＮｏ．１０および１１のストレス耐性は、Ｎｏ．６よりも優れている。これは、酸化処理前のＳｉＯｘ膜中の水素含有量が少ないほど、酸化物半導体層中の水素量も少なくなり、優れた光ストレス耐性が得られたためと考えられる。
　Ｎｏ．１９～２３は、ＳｉＯｘ膜の膜厚が、Ｎｏ．５やＮｏ．６よりも薄い例であり、Ｎｏ．２３は、ＳｉＯｘ膜の膜厚が特に薄い例である。Ｎｏ．５とＮｏ．１９、２１および２３との対比、ならびにＮｏ．６とＮｏ．２０および２２との対比から、ＳｉＯｘ膜の膜厚が薄くなるほどＳ値が上昇していることがわかる。このことは次の様に説明できる。即ち、Ｎｏ．２３のように膜厚がかなり薄いと、Ｓ／Ｄ電極に対するカバレッジが悪くなり、Ｓ／Ｄ電極がＳｉＯｘ膜で十分に覆われない領域が生じる。この場合、ＳｉＯｘ膜形成後の熱処理、特に大気熱処理を行うと、Ｓ／Ｄ電極の酸化が促進されて、Ｓ値の上昇が生じる。
　Ｎｏ．２４は、酸化物半導体層がＳｎを含むものでないため、酸化物半導体層の膜べりが５％以上あり面内膜厚分布を招いたために、Ｓ値および光ストレス耐性が共に悪くなった。
　Ｎｏ．２５～２８は、第２保護膜としてＳｉＮｘ膜以外の膜を使用した例である。Ｎｏ．２５、２６、２７は、それぞれＡｌ酸化物膜、Ｔａ酸化物膜、Ｔｉ酸化物膜を使用した例である。これらの膜を第２保護膜に使用した場合も、ＳｉＮｘ膜を使用した場合と同様に良好な静特性および光ストレス耐性が得られている。またＮｏ．２８は、シリコーン樹脂膜とＳｉＮｘ膜の積層膜を使用した例であるが、この例でも良好な特性が得られている。Ｎｏ．２５～２８の酸化処理後のＳｉＯｘ膜の水素量は十分低減している。この結果から、第２保護膜としてＳｉＮｘ膜の代わりに、またはＳｉＮｘ膜と共に、水蒸気バリア性の高い材料からなる膜を用いても良好な特性が得られることがわかる。
　［実施例２］
　ＳｉＯ膜形成後の酸化処理を表３に記載の通りとし、更にＳｉＮｘ膜形成後に熱処理、具体的には窒素雰囲気下２５０℃で３０分保持するポストアニールを行った以外は、実施例１と同様にしてＴＦＴを作製した。
　そして、前記ポストアニール前後のＴＦＴを用い、３回のスイープ、具体的には電圧を－３０Ｖから＋３０Ｖまでスイープさせ、その後、ふたたび、－３０Ｖから＋３０Ｖまでのスイープを繰り返した場合のΔＶthを求めた。
　その結果を表３に併記する。尚、表３において一部の例では、酸化処理後の上記ＳｉＯｘ膜中の水素濃度を、後述する実施例３で示す二次イオン質量分析法を用いて求めた。
Figure JPOXMLDOC01-appb-T000003
　表３より次のことがわかる。第２保護膜形成後に熱処理（ポストアニール）を施すことによって、Ｖthの変動、即ちΔＶthが十分に小さくなることがわかる。これは、上記ポストアニールを施すことで、第２保護膜から水素が酸化物半導体層に拡散し、適度な水素終端効果によってＶthのばらつきが低減されたためと考えられる。また、酸化処理として行った熱処理の加熱温度が低いほど、このポストアニールによるΔＶthの低減効果が大きいことがわかる。
　［実施例３］
　ＳｉＯｘ膜形成後の酸化処理を、大気雰囲気にて、加熱温度：２５０℃、３００℃、３５０℃、４００℃、または５００℃で６０分間の熱処理を行うか、熱処理を行わないことを除き、ソース・ドレイン電極がＭｏ単層、かつ第２保護膜がＳｉＮｘの単層である実施例１と同様にしてＴＦＴを作製した。
　５ｍｍ角の正方形にパターニングされた酸化物半導体層の四隅に数１００μｍ角のＭｏ電極パターンを形成した比抵抗測定専用の素子を用意した。該比抵抗値測定用素子を用い、比抵抗値測定手法として周知されているＶａｎ ｄｅｒ Ｐａｕｗ法を用いて、酸化物半導体層の比抵抗値を測定した。また前記ＴＦＴ素子を用い、静特性（Ｓ値）とストレス耐性の評価を実施例１と同様にして実施した。これらの結果を整理して図１５および図１６に示す。図１５は、熱処理の加熱温度とＳ値、比抵抗値との関係を示したグラフである。図１６は、熱処理の加熱温度とΔＶth、比抵抗値との関係を示したグラフである。尚、図１５および図１６では、前記熱処理の加熱温度を「酸化処理温度」と示している。また、図１５および図１６において縦軸の例えば「１．００Ｅ＋０６」は１．００×１０6を示す。更に、図１６においてΔＶthは絶対値を示す。
　更に、前記比抵抗測定に使用したＴＦＴ素子に対し、二次イオン質量分析法（ＳＩＭＳ）を用いて、第２保護膜の第１保護膜と反対側の面（最表面）からゲート絶縁膜までの深さ方向の水素二次イオン相対強度分析を実施した。また、熱処理なしの場合の第１保護膜（ＳｉＯｘ膜）中の水素濃度を調べるべく、上記ＴＦＴと同一条件で形成した試料のＳｉＯｘ膜に対して弾性反跳検出分析（Ｅｌａｓｔｉｃ Ｒｅｃｏｉｌ Ｄｅｔｅｃｔｉｏｎ Ａｎａｌｙｓｉｓ：ＥＬＤＡ）を用いた定量分析を実施し、４．３原子％であることを確認した。そしてこの熱処理なしの場合の第１保護膜（ＳｉＯｘ膜）中の水素濃度と、上記加熱温度が種々のサンプルの水素二次イオン相対強度から、上記加熱温度が種々のサンプルの第１保護膜（ＳｉＯｘ膜）中の水素濃度を見積もった。その結果を図１７に示す。図１７において、左側から順に６Ｂは第２保護膜として形成したＳｉＮｘ単層、６Ａは第１保護膜として形成したＳｉＯｘ膜、４は酸化物半導体層、３はゲート絶縁膜を示す。
　図１５および図１６より次のことがわかる。まず図１５において、Ｓ値（▲）は、加熱温度が２５０℃、３００℃の場合に、０．４５Ｖ／ｄｅｃ以下を達成できていることがわかる。また図１５から、このＳ値：０．４５Ｖ以下を達成するには、酸化物半導体層の比抵抗値（●）が、２．１×１０２Ω・ｃｍ以上であることが好ましく、４．０×１０４Ω・ｃｍ以下であることが好ましい。図１５中の破線および縦矢印はこの好ましい範囲を示したものである。前記比抵抗値は、より好ましくは１．０×１０４Ω・ｃｍ以下である。尚、上記図１５では、加熱温度：３５０℃以上でＳ値が高くなっているが、ソース・ドレイン電極の種類を変更すれば、４００℃程度であっても低いＳ値を実現することができる。
　尚、図１５の比抵抗値（●）は、加熱温度が上昇するにつれて増加するが、加熱温度が４００℃を超えると減少する傾向にある。この様に４００℃超で比抵抗値が減少した原因として、通常は、加熱温度が上昇すると酸化物半導体層の酸化が促進されて比抵抗値は増加するが、加熱温度が４００℃超、図１５に示す通り例えば５００℃では、酸化物半導体層中に微結晶形成など酸化以外の現象が支配的になったことが考えられる。
　また図１６においてΔＶth（■）は、加熱温度が２５０℃、３００℃、３５０℃の場合に、４．５０Ｖ以下を達成できていることがわかる。更に図１６から、このΔＶth：４．５０Ｖ以下を達成するには、酸化物半導体層の比抵抗値（●）が、２．１×１０２Ω・ｃｍ以上であることが好ましく、１．６×１０5Ω・ｃｍ以下であることが好ましい。図１６中の破線および縦矢印はこの好ましい範囲を示したものである。前記比抵抗値は、より好ましくは１．２×１０5Ω・ｃｍ以下、更に好ましくは１．０×１０5Ω・ｃｍ以下である。
　つまり図１５および図１６の結果から、特にΔＶth（絶対値）：４．５０Ｖ以下を満たすには、酸化物半導体膜の比抵抗値を２．１×１０2Ω・ｃｍ以上、１．０×１０5Ω・ｃｍ以下の範囲内とすることが好ましい。上記の通り、上記比抵抗値を２．１×１０2Ω・ｃｍ以上とすることによって、Ｓ値：０．４５Ｖ／ｄｅｃ以下も達成することができる。Ｓ値：０．４５Ｖ／ｄｅｃ以下を確実に達成するには、上記比抵抗値の上限を４．０×１０４Ω・ｃｍ以下とすることがより好ましい。また、そのためには、熱処理の加熱温度を、好ましくは２５０℃以上、３００℃以下とするのがよいこともわかる。
　次に図１７から、熱処理なし、つまり酸化処理なしの場合、ＳｉＯｘ膜中の水素濃度は４．３原子％であるのに対し、酸化処理を実施すると、ＳｉＯｘ膜中の水素濃度が３．５原子％以下に減少することがわかる。この結果と、前記図１５および図１６の結果から、静特性Ｓ値が合格条件である０．４５Ｖ／ｄｅｃ以下、ストレス耐性のΔＶth（絶対値）が合格条件である４．５０Ｖ以下の両方を満たすには、第１保護膜であるＳｉＯｘ膜に対し酸化処理を施して、該ＳｉＯｘ膜中の水素濃度を３．５原子％以下にする必要があることがわかる。
　本発明を特定の態様を参照して詳細に説明したが、本発明の精神と範囲を離れることなく様々な変更および修正が可能であることは、当業者にとって明らかである。
　なお、本出願は、２０１３年６月２８日付けで出願された日本特許出願（特願２０１３－１３７２９４）及び２０１４年４月１１日付けで出願された日本特許出願（特願２０１４－０８２１４３）に基づいており、その全体が引用により援用される。
　１ 基板
　２ ゲート電極
　３ ゲート絶縁膜
　４ 酸化物半導体層
　５ ソース・ドレイン電極（Ｓ／Ｄ）
　６ 保護膜（絶縁膜）
　６Ａ 第１保護膜（ＳｉＯｘ膜）
　６Ｂ 第２保護膜
　７ コンタクトホール
　８ 透明導電膜
　９ エッチストッパー層
　１２ Ｓｉ基板
　１３ カーボン蒸着膜
　１４ Ｍｏ酸化物

Claims (13)

  1. 　基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
    　前記酸化物半導体層が、Ｓｎと；Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される１以上の元素と；Ｏとから構成され、かつ
    　前記２層以上の保護膜は、少なくとも前記酸化物半導体層と接する第１保護膜と、前記第１保護膜以外の１層以上の第２保護膜からなり、前記第１保護膜は、ＳｉＯｘ膜でありかつ水素濃度が３．５原子％以下である薄膜トランジスタ。
  2. 　前記第２保護膜は、絶縁性化合物膜であるか、樹脂膜と該絶縁性化合物膜との積層膜である請求項１に記載の薄膜トランジスタ。
  3. 　前記絶縁性化合物膜は、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｃｅ、Ｇａ、Ｈｆ、Ｎｂ、Ｖ、Ｗ、Ｙ、およびＺｒよりなる群から選択される１種以上の元素を含む酸化物、窒化物、または酸窒化物よりなる膜である請求項２に記載の薄膜トランジスタ。
  4. 　前記絶縁性化合物膜は、ＳｉＮｘ膜と、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｃｅ、Ｇａ、Ｈｆ、Ｎｂ、Ｖ、Ｗ、Ｙ、およびＺｒよりなる群から選択される１種以上の元素を含む酸化物よりなる膜の、いずれか１以上の膜である請求項３に記載の薄膜トランジスタ。
  5. 　前記酸化物半導体層の比抵抗値は、２．１×１０2Ω・ｃｍ以上、１．０×１０5Ω・ｃｍ以下の範囲内にある請求項１に記載の薄膜トランジスタ。
  6. 　前記酸化物半導体層は、前記酸化物半導体層中に含まれる全金属元素に対するＳｎの割合が９原子％以上５０原子％以下を満たす請求項１に記載の薄膜トランジスタ。
  7. 　前記酸化物半導体層は、金属元素がＩｎ、Ｇａ、Ｚｎ、およびＳｎからなる酸化物であって、Ｉｎ、Ｇａ、ＺｎおよびＳｎの合計に対する各金属元素の割合が、
    Ｉｎ：１５～２５原子％、
    Ｇａ：５～２０原子％、
    Ｚｎ：４０～６０原子％、および
    Ｓｎ：９～２５原子％
    を満たす請求項１に記載の薄膜トランジスタ。
  8. 　前記第１保護膜の膜厚は３０ｎｍ以上である請求項１または２に記載の薄膜トランジスタ。
  9. 　前記ソース・ドレイン電極は、純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜である請求項１に記載の薄膜トランジスタ。
  10. 　前記ソース・ドレイン電極は、純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜と、純Ａｌ膜、純Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜よりなる群から選択される１種以上の膜との積層膜であり、かつ前記純Ｍｏ膜とＭｏ合金膜のうちの１以上の膜が、前記酸化物半導体層と直接接合している請求項１に記載の薄膜トランジスタ。
  11. 　請求項１に記載の薄膜トランジスタの製造方法であって、
    　前記酸化物半導体層上に形成された前記ソース・ドレイン電極のパターニングを、酸系エッチング液を用いて行うことと、その後、前記第１保護膜としてＳｉＯｘ膜を形成してから酸化処理を行うことと、次いで前記第１保護膜上に前記第２保護膜を形成することとを含む薄膜トランジスタの製造方法。
  12. 　前記酸化処理は、１３０℃以上４００℃以下の加熱温度で行う熱処理である請求項１１に記載の製造方法。
  13. 　前記第２保護膜の形成後、更に熱処理を行うことを含む請求項１１または１２に記載の製造方法。
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