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WO2016162927A1 - 柱状半導体メモリ装置と、その製造方法 - Google Patents

柱状半導体メモリ装置と、その製造方法 Download PDF

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WO2016162927A1
WO2016162927A1 PCT/JP2015/060763 JP2015060763W WO2016162927A1 WO 2016162927 A1 WO2016162927 A1 WO 2016162927A1 JP 2015060763 W JP2015060763 W JP 2015060763W WO 2016162927 A1 WO2016162927 A1 WO 2016162927A1
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conductor layer
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semiconductor pillar
wiring conductor
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舛岡　富士雄
原田　望
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Unisantis Electronics Singapore Pte Ltd
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Unisantis Electronics Singapore Pte Ltd
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    • H10P32/171—
    • H10P95/90—
    • H10W20/42—
    • H10W20/43—

Definitions

  • the present invention relates to a columnar semiconductor memory device and a manufacturing method thereof.
  • the channel exists in the horizontal direction along the upper surface of the semiconductor substrate.
  • the channel of SGT exists in the direction perpendicular
  • a gate conductor layer 104 is formed so as to surround the gate insulating layer 103.
  • N + regions 101 a and 101 b that become sources and drains, a channel region 102, a gate insulating layer 103, and a gate conductor layer 104 are formed in a single Si pillar 100.
  • the occupied area of the SGT corresponds to the occupied area of the single source or drain N + layer of the planar MOS transistor. Therefore, the circuit chip having SGT can realize further reduction of the chip size as compared with the circuit chip having a planar type MOS transistor.
  • One memory cell of the SRAM (Static Random Access Memory) circuit is formed using six SGTs as shown in FIG. 6 (see, for example, Patent Document 2).
  • SGTs constituting SRAM memory cells are formed on different semiconductor pillars.
  • the increase in the density of the SRAM memory cell leads to the cost reduction of the semiconductor memory device chip in which the SRAM circuit is incorporated.
  • bit line wiring conductor layer and at least part of the inverted bit line wiring conductor layer are formed to overlap each other, A third contact hole penetrating through at least a part of the bit line wiring conductor layer and the at least a part of the inverted bit line wiring conductor layer which is vertically below in the vertical direction;
  • the third isolation insulating layer on the side of the at least part of the bit line wiring conductor layer and the at least part of the inverted bit line wiring conductor layer that penetrates through the third contact hole.
  • a fifth impurity region containing donor impurities in the second semiconductor pillar and a sixth impurity region containing donor impurities in the third semiconductor pillar are formed. 6 impurity region forming steps; In the vertical direction, a seventh impurity region containing acceptor impurities in the first semiconductor pillar is connected to above the position of the first interlayer insulating layer and thermally diffused from the opening; An eighth impurity region containing donor impurities in the second semiconductor pillar and a ninth impurity region containing donor impurities in the third semiconductor pillar; 9 impurity region forming step; A fourth conductor that surrounds and is connected to the first conductor layer and the outer periphery of the first semiconductor pillar and the second semiconductor pillar above the first interlayer insulating layer in the vertical direction.
  • FIG. 1A shows an SRAM cell circuit diagram of this embodiment.
  • This SRAM cell circuit includes two inverter circuits.
  • One inverter circuit includes a P channel SGT_Pc1 as a load transistor and an N channel SGT_Nc1 as a drive transistor.
  • Another inverter circuit includes a P channel SGT_Pc2 as a load transistor and an N channel SGT_Nc2 as a drive transistor.
  • the gate of the P channel SGT_Pc1 and the gate of the N channel SGT_Nc1 are connected.
  • the drain of the P channel SGT_Pc2 and the drain of the N channel SGT_Nc2 are connected.
  • the gate of the P channel SGT_Pc2 and the gate of the N channel SGT_Nc2 are connected.
  • the drain of the P channel SGT_Pc1 and the drain of the N channel SGT_Nc1 are connected.
  • the components located at the same height of the Si pillars SP1, SP2, and SP3 are connected to each other. That, is connected to the gate Gp1, Gn1, and drain the P + layer Pd1, and drain N + layer Nd1, drain N + layer Sd1 and is connected to the drain P + layers Pd2, and drain N + layer Nd2, drain N + Layer Sd2 is connected, and gates Gp2 and Gn2 are connected. Further, the gate Gp1, Gn1, and drain the P + layer Pd2, and drain N + layer Nd2, and drain N + layer Sd2 is connected, the gate Gp2, Gn2 is a drain P + layer Pd1, drain N + layer Nd1 Are connected to the drain N + layer Sd1.
  • the Si pillars 6a, 6b, 6c and the SiO 2 layer 10 are covered, for example, ALD ( A hafnium oxide (HfO 2 ) layer 11 and a titanium nitride (TiN) layer 12 are sequentially formed by an atomic layer deposition method.
  • ALD A hafnium oxide (HfO 2 ) layer 11 and a titanium nitride (TiN) layer 12 are sequentially formed by an atomic layer deposition method.
  • the HfO 2 layer 11 becomes an SGT gate insulating layer
  • the TiN layer 12 becomes an SGT gate conductor layer.
  • a resist layer 27 covering the Si pillar 6a is formed.
  • arsenic (As) atoms are ion-implanted from the upper surface of the SiO 2 layer substrate 1 so that the P-type poly Si layers 22a and 22b on the outer peripheral portions of the Si pillars 6b and 6c are formed into N + layers to form N + -type poly Si layers 26a, 26b is formed.
  • the resist layer 27 is removed.
  • the SiN layer 15c, 18d, 18e is positioned in the middle in the height direction of the SiN layer.
  • Layer 35 is formed.
  • openings are formed on the outer periphery of the TiN layers 18c, 18d, and 18e.
  • the NiSi layer 36a in contact with the TiN layers 18c and 18d and the NiSi layer 36b in contact with the TiN layer 18e are formed.
  • N + layer 38c, 33c as a source and drain having an N + layer 38c, 33c as a source and drain, a TiN layer 18e as a gate, and a Si column 6c between the N + layers 38c, 33c as a channel is formed on the Si pillar 6c.
  • N + layers 8cc and 31c are used as sources and drains
  • a TiN layer 18b is used as a gate
  • a Si column 6c between N + layers 8cc and 31c is used as a channel.
  • SGT (corresponding to the N channel type SGT_Nc2 in FIG. 1B) is formed. These SGTs (corresponding to SGT_Pc1, Pc2, Nc1, Nc2, SN1, and SN2 in FIG.
  • the P + layer 33a of Si pillars 6a, a N + layer 33b of the Si pillar 6b, the N + layer 33c of Si pillar 6c is, without through the Z direction of the contact holes are connected by NiSi layer 28Bb.
  • the P + layer 31a of the Si pillar 6a, the N + layer 31b of the Si pillar 6b, and the N + layer 31c of the Si pillar 6c do not pass through the contact hole in the Z direction, and the NiSi layer 28aa Connected with.
  • the gate TiN layers 18a of the Si pillars 6a and 6b are connected without a contact hole in the Z direction.
  • the SRAM cell circuit of the present embodiment corresponds to the Si pillar 6a (corresponding to SP1 in FIG. 1B) on which the P-channel SGT corresponding to the load transistors P-channel SGT_Pc1 and Pc2 is formed, and the drive transistor N-channel SGT_Nc1 and Nc2.
  • a Si pillar 6b (corresponding to SP2 in FIG. 1B) on which the N channel type SGT to be formed is formed adjacent to each other. Thereby, when the Si pillar 6c (corresponding to SP3 in FIG.
  • the TiN layer 18a and the NiSi layer 36a connected to the outer periphery of the Si pillars 6a and 6b are formed by bypassing the TiN layer 18b and the NiSi layer 36b connected to the outer periphery of the Si pillar 6c. Increase can be prevented.
  • FIG. 3B corresponds to the process of FIG. 2K of the first embodiment.
  • the shapes of the NiSi layers 52a and 52b and the SiO 2 layers 53a and 53b formed by the lithography method and the RIE method are Y3-connected to the Si pillar 6a compared to FIG. It is formed short above the Y3 ′ line direction.
  • FIG. 3C corresponds to the process of FIG. 2N of the first embodiment.
  • contact holes 55a, 55b, and 55c are formed in addition to the overlapping contact holes 40a and 40b in FIG. 2N.
  • the contact hole 55a is formed through the SiO 2 layers 39 and 37 and the SiN layers 35 and 15 on the TiN layer 18a.
  • the contact hole 55b is formed through the SiO 2 layers 39 and 37, the SiN layer 35, and the SiO 2 layer 53b on the NiSi layer 52b.
  • a wiring metal layer 57a for connecting the TiN layer 18a and the NiSi layer 52b is formed through the contact holes 55a and 55b.
  • the NiSi layer 76a is formed surrounding the Si pillar 6a
  • the NiSi layer 76b is formed surrounding the Si pillar 6b
  • the NiSi layer 76c is formed surrounding the Si pillar 6c.
  • the NiSi layers 75a and 76a are connected to the P + layer 68a in the middle of the Si pillar 6a
  • the NiSi layers 75b and 76b are connected to the N + layer 68b in the middle of the Si pillar 6b
  • the NiSi layer 75c is in the middle of the Si pillar 6c.
  • Connected to the N + layer 31c the NiSi layer 76c is connected to the N + layer 33c in the middle of the Si pillar 6c.
  • the gate TiN layer 77a is formed to surround the Si pillars 6a and 6b
  • the gate TiN layer 77b is formed to surround the Si pillar 6c (shown in FIG. 4C as (e)).
  • two SGTs are formed in each of the Si pillars 6a, 6b, and 6c to form the SRAM cell circuit.
  • Other circuits may be formed in the upper part or the lower part of the Si pillars 6a, 6b, and 6c. This is similarly applicable to other embodiments according to the present invention.
  • the NiSi layers 28a and 28b are formed in the spaces 25a and 28b as the P-type poly-Si layers 22a and 22b and the N + -type poly-Si layers 26a and 26b are silicided by Ni atoms of the Ni layers 21a and 21b. Projected into 25b and 25c.
  • other metal layers such as titanium (Ti) and cobalt (Co) may be used to project the silicide layers into the spaces 25a, 25b and 25c. This is similarly applicable to other embodiments according to the present invention.
  • the P-type poly Si layers 22a and 22b containing acceptor impurities are formed on the Ni layers 21a and 21b.
  • the P-type poly Si containing acceptor impurities under the Ni layers 21a and 21b are used.
  • Si layers 22a and 22b may be formed. This is similarly applicable to other embodiments according to the present invention.
  • the Ni layer 21a and the P-type poly-Si layer 22a, the N + -type poly Si layer 26a, and the Ni layer 21b, the P-type poly-Si layer 22b, and the N + -type poly-Si layer 26b are stacked.
  • the NiSi layers 28a and 28b were formed by heat treatment, but the Ni layers 21a and 21b may be formed either above or below the P-type poly-Si layers 22a and 22b and the N + -type poly-Si layers 26a and 26b.
  • a plurality of NiSi layers may be formed from a plurality of Ni layers and a poly-Si layer. This is similarly applicable to other embodiments according to the present invention.
  • a P + layer 31a , 33a, N + layers 31b, 31c, 33b, and 33c may be formed by the final step of manufacturing the SGT. This is also applicable to other embodiments according to the present invention.

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Abstract

ＳＲＡＭは、３つのＳｉ柱（ＳＰ１、ＳＰ２、ＳＰ３）を備えている。Ｓｉ柱の上部に、それぞれ、第１の負荷Ｐチャネル（Ｐｃ１）と、第１の駆動Ｎチャネル（Ｎｃ１）と、第１の選択Ｎチャネル（ＳＮ１）とが形成され、Ｓｉ柱の下部に、それぞれ、第２の負荷Ｐチャネル（Ｐｃ２）と、第２の駆動Ｎチャネル（Ｎｃ２）と、第２の選択Ｎチャネル（ＳＮ２）とが形成されている。Ｓｉ柱内の同じ高さにドレインのＰ＋層（Ｐｄ１）及びＮ＋層（Ｎｄ１、Ｓｄ１）が形成されており、これらは第２の負荷Ｐチャネル及び第２の駆動Ｎチャネルを囲む繋がったゲート（Ｇｐ２、Ｇｎ２）に接続されている。Ｓｉ柱内の同じ高さにドレインのＰ＋層（Ｐｄ２）及びＮ＋層（Ｎｄ２、Ｓｄ２）が形成されており、これらは第１の負荷Ｐチャネル及び第１の駆動Ｎチャネルを囲む繋がったゲート（Ｇｐ１、Ｇｎ１）に接続されている。第１及び第２の選択Ｎチャネルを囲むゲート（Ｇｓ１、Ｇｓ２）はワード線端子（ＷＬｔ）に接続されている。

Description

柱状半導体メモリ装置と、その製造方法
　本発明は、柱状半導体メモリ装置と、その製造方法に関する。
　近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate MOS Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体メモリ装置の更なる高集積化、高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図６に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ＋層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ＋層」と称する。）が形成されている。このソース、ドレインとなるＮ＋層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　ＳＲＡＭ（Static Random Access Memory）回路の１つのメモリセルは、図６に示すようなＳＧＴを６個用いて形成される（例えば、特許文献２を参照）。通常、ＳＲＡＭのメモリセルを構成するＳＧＴは、それぞれ、異なる半導体柱に形成されている。
　ＳＲＡＭメモリセルの高密度化は、ＳＲＡＭ回路が組み込まれた半導体メモリ装置チップの低コスト化に繋がる。
　このため、高密度ＳＲＡＭセル回路の実現が求められている。また、ＳＲＡＭセル回路の高速化などの半導体メモリ装置チップの高性能化も求められている。
特開平２－１８８９６６号公報 米国特許出願公開第２０１０／０２１９４８３号明細書
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
　ＳＲＡＭセル回路の高密度化、高性能化の実現が求められている。
　本発明の第１の観点に係る、柱状半導体メモリ装置は、
　基板上に、前記基板表面に対して垂直方向に立った第１の半導体柱と、第２の半導体柱と、第３の半導体柱と、
　前記第１の半導体柱内に、互いに離れて形成された、ドレインとなるアクセプタ不純物を含む第１の不純物領域とソースとなるアクセプタ不純物を含む第２の不純物領域と、
　前記垂直方向において、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の部分を囲んだ第１のゲート絶縁層と、
　前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
　前記第１の半導体柱内で前記第１の不純物領域及び前記第２の不純物領域より下に、互いに離れて形成された、ドレインとなるアクセプタ不純物を含む第３の不純物領域とソースとなるアクセプタ不純物を含む第４の不純物領域と、
　前記垂直方向において、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の部分を囲んだ第２のゲート絶縁層と、
　前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
　前記第２の半導体柱内に、互いに離れて形成された、ドレインとなるドナー不純物を含む第５の不純物領域とソースとなるドナー不純物を含む第６の不純物領域と、
　前記垂直方向において、前記第５の不純物領域と前記第６の不純物領域との間の前記第２の半導体柱の部分を囲んだ第３のゲート絶縁層と、
　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、
　前記第２の半導体柱内で前記第５の不純物領域及び前記第６の不純物領域より下に、互いに離れて形成された、ドレインとなるドナー不純物を含む第７の不純物領域とソースとなるドナー不純物を含む第８の不純物領域と、
　前記垂直方向において、前記第７の不純物領域と前記第８の不純物領域との間の前記第２の半導体柱の部分を囲んだ第４のゲート絶縁層と、
　前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、
　前記第３の半導体柱内に、互いに離れて形成された、ドレインとなるドナー不純物を含む第９の不純物領域とソースとなるドナー不純物を含む第１０の不純物領域と、
　前記垂直方向において、前記第９の不純物領域と前記第１０の不純物領域との間の前記第３の半導体柱の部分を囲んだ第５のゲート絶縁層と、
　前記第５のゲート絶縁層を囲んだ第５のゲート導体層と、
　前記第３の半導体柱内で前記第９の不純物領域及び前記第１０の不純物領域より下に、互いに離れて形成された、ドレインとなるドナー不純物を含む第１１の不純物領域とソースとなるドナー不純物を含む第１２の不純物領域と、
　前記垂直方向において、前記第１１の不純物領域と前記第１２の不純物領域との間の前記第３の半導体柱を囲んだ第６のゲート絶縁層と、
　前記第６のゲート絶縁層を囲んだ第６のゲート導体層と、
　前記第３の半導体柱内で、前記第９の不純物領域及び前記第１０の不純物領域のうち前記垂直方向において下にあるものと前記第１１の不純物領域及び前記第１２の不純物領域のうち前記垂直方向において上にあるものとの間に、第１の層間絶縁層と、を備え、
　ドレインとなる前記第１の不純物領域と、ソースとなる前記第２の不純物領域と、前記第１のゲート絶縁層と、前記第１のゲート導体層とより、第１のＳＧＴ（Surrounding Gate MOS Transistor)が構成され、
　ドレインとなる前記第３の不純物領域と、ソースとなる前記第４の不純物領域と、前記第２のゲート絶縁層と、前記第２のゲート導体層とより、第２のＳＧＴが構成され、
　ドレインとなる前記第５の不純物領域と、ソースとなる前記第６の不純物領域と、前記第３のゲート絶縁層と、前記第３のゲート導体層とより、第３のＳＧＴが構成され、
　ドレインとなる前記第７の不純物領域と、ソースとなる前記第８の不純物領域と、前記第４のゲート絶縁層と、前記第４のゲート導体層とより、第４のＳＧＴが構成され、
　ドレインとなる前記第９の不純物領域と、ソースとなる前記第１０の不純物領域と、前記第５のゲート絶縁層と、前記第５のゲート導体層とより、第５のＳＧＴが構成され、
　ドレインとなる前記第１１の不純物領域と、ソースとなる前記第１２の不純物領域と、前記第６のゲート絶縁層と、前記第６のゲート導体層とより、第６のＳＧＴが構成され、
　前記第１の不純物領域と、前記第５の不純物領域と、前記第９の不純物領域とが、第１の配線導体層に繋がり、
　前記第２のゲート導体層と、前記第４のゲート導体層とが、第２の配線導体層に繋がり、
　前記第１の配線導体層と、前記第２の配線導体層とが、繋がり、
　前記第３の不純物領域と、前記第７の不純物領域と、前記第１１の不純物領域とが、第３の配線導体層に繋がり、
　前記第１のゲート導体層と、前記第３のゲート導体層とが、第４の配線導体層に繋がり、
　前記第３の配線導体層と、前記第４の配線導体層とが、繋がり、
　前記第５のゲート導体層と、前記第６のゲート導体層とが繋がって、
　ＳＲＡＭセル回路が形成されている、
　ことを特徴とする。
　前記第１の半導体柱の中間に形成された第２の層間絶縁層と、
　前記第２の半導体柱の中間に形成された第３の層間絶縁層と、をさらに備え、
　前記第２の層間絶縁層の上方に繋がって、前記第１の不純物領域があり、
　前記第１の不純物領域の上方に前記第２の不純物領域が形成され、
　前記第２の層間絶縁層の下方に繋がって、前記第３の不純物領域があり、
　前記第３の不純物領域の下方に前記第４の不純物領域が形成され、
　前記第３の層間絶縁層の上方に繋がって、前記第５の不純物領域があり、
　前記第５の不純物領域の上方に前記第６の不純物領域が形成され、
　前記第３の層間絶縁層の下方に繋がって、前記第７の不純物領域があり、
　前記第７の不純物領域の下方に前記第８の不純物領域が形成され、
　前記第３の半導体柱の中間に形成された前記第１の層間絶縁層の上方に繋がって、前記第９の不純物領域があり、
　前記第９の不純物領域の上方に前記第１０の不純物領域が形成され、
　前記第１の層間絶縁層の下方に繋がって、前記第１１の不純物領域があり、
　前記第１１の不純物領域の下方に前記第１２の不純物領域が形成され、
　前記第２の不純物領域と、前記第４の不純物領域とが、電源配線導体層に繋がり、
　前記第６の不純物領域と、前記第８の不純物領域とが、グランド配線導体層に繋がり、
　前記第５のゲート導体層と、前記第６のゲート導体層とが、ワード線配線導体層に繋がり、
　前記第１０の不純物領域及び前記第１１の不純物領域の一方がビット線配線導体層に繋がり、他方が反転ビット線配線導体層に繋がっている、
　ことが望ましい。
　前記第１の半導体柱の中間に形成された第４の層間絶縁層と、
　前記第２の半導体柱の中間に形成された第５の層間絶縁層と、をさらに備え、
　前記第４の層間絶縁層の上方に繋がって、前記第２の不純物領域があり、
　前記第２の不純物領域の上方に前記第１の不純物領域が形成され、
　前記第４の層間絶縁層の下方に繋がって、前記第４の不純物領域があり、
　前記第４の不純物領域の下方に前記第３の不純物領域が形成され、
　前記第５の層間絶縁層の上方に繋がって、前記第６の不純物領域があり、
　前記第６の不純物領域の上方に前記第５の不純物領域が形成され、
　前記第５の層間絶縁層の下方に繋がって、前記第８の不純物領域があり、前記第８の不純物領域の下方に前記第７の不純物領域が形成され、
　前記第３の半導体柱の中間に形成された前記第１の層間絶縁層の上方に繋がって、前記第１０の不純物領域があり、
　前記第１０の不純物領域の上方に前記第９の不純物領域が形成され、前記第１の層間絶縁層の下方に繋がって、前記第１２の不純物領域があり、
　前記第１２の不純物領域の下方に前記第１１の不純物領域が形成され、
　前記第２の不純物領域と、前記第４の不純物領域とが、電源配線導体層に繋がり、
　前記第６の不純物領域と、前記第８の不純物領域とが、グランド配線導体層に繋がり、
　前記第５のゲート導体層と、前記第６のゲート導体層とが、ワード線配線導体層に繋がり、
　前記第１０の不純物領域及び前記第１１の不純物領域との一方がビット線配線導体層に繋がり、他方が反転ビット線配線導体層に繋がっている、
　ことが望ましい。
　前記第２の不純物領域と、前記第４の層間絶縁層と、前記第４の不純物領域との代わりに、アクセプタ不純物を含んだ第１３の不純物領域が形成され、
　前記第６の不純物領域と、前記第５の層間絶縁層と、前記第８の不純物領域との代わりに、ドナー不純物を含んだ第１４の不純物領域が形成され、
　前記第１３の不純物領域が前記電源配線導体層に繋がり、
　前記第１４の不純物領域が前記グランド配線導体層に繋がっている、
　ことが望ましい。
　前記第２の半導体柱に隣接した第４の半導体柱と、
　前記第４の半導体柱内に、互いに離れて形成された、ドレインとなるドナー不純物を含む第１５の不純物領域とソースとなるドナー不純物を含む第１６の不純物領域と、
　前記垂直方向において、前記第１５の不純物領域と前記第１６の不純物領域との間の前記第４の半導体柱の部分を囲んだ第７のゲート絶縁層と、
　前記第７のゲート絶縁層を囲んだ第７のゲート導体層と、
　前記第４の半導体柱内で前記第１５の不純物領域及び前記第１６の不純物領域より下に、互いに離れて形成された、ドレインとなるドナー不純物を含む第１７の不純物領域とソースとなるドナー不純物を含む第１８の不純物領域と、
　前記垂直方向において、前記第１７の不純物領域と前記第１８の不純物領域との間の前記第４の半導体柱の部分を囲んだ第８のゲート絶縁層と、
　前記第８のゲート絶縁層を囲んだ第８のゲート導体層と、をさらに備え、
　前記第５の不純物領域と、前記第１５の不純物領域が接続され、
　前記第６の不純物領域が、前記第１６の不純物領域に接続され、
　前記第７の不純物領域が、前記第１７の不純物領域に接続され、
　前記第８の不純物領域が、前記第１８の不純物領域に接続され、
　前記第３のゲート導体層が、前記第７のゲート導体層に接続され、
　前記第４のゲート導体層が、前記第８のゲート導体層に接続されている、
　ことが望ましい。
　前記第１の半導体柱と、前記第２の半導体柱とが隣接して形成されている、
　ことが望ましい。
　平面視において、前記第３の配線導体層の少なくとも一部と、前記第１の配線導体層の少なくとも一部と、前記第４の配線導体層の少なくとも一部とは、この順に、互いに重なって形成されており、
　前記第１の配線導体層の前記少なくとも一部と前記第４の配線導体層の前記少なくとも一部とを貫通し、前記第３の配線導体層の前記少なくとも一部に繋がる第１のコンタクトホールと、
　前記第１のコンタクトホール内部に面した前記第１の配線導体層の側面に設けられた第１の分離絶縁層と、
　前記第１のコンタクトホールを介して、前記第３の配線導体層と前記第４の配線導体層とを接続する第３配線導体層・第４配線導体層接続配線導体層と、をさらに有する、
　ことが望ましい。
　平面視において、前記第２の配線導体層の少なくとも一部と、前記第３の配線導体層の少なくとも一部と、前記第１の配線導体層の少なくとも一部とは、この順に、互いに重なって形成されており、
　前記第１の配線導体層の前記少なくとも一部と前記第３の配線導体層の前記少なくとも一部とを貫通し、前記第２の配線導体層の前記少なくとも一部に繋がる第２のコンタクトホールと、
　前記第２のコンタクトホール内部に面した前記第３の配線導体層の側面に設けられた第２の分離絶縁層と、
　前記第２のコンタクトホールを介して、前記第１の配線導体層と前記第２の配線導体層とを接続する第１配線導体層・第２配線導体層接続配線導体層と、をさらに有する、
　ことが望ましい。
　平面視において、前記ビット線配線導体層の少なくとも一部と前記反転ビット線配線導体層の少なくとも一部とは互いに重なって形成されており、
　前記ビット線配線導体層の前記少なくとも一部と前記反転ビット線配線導体層の前記少なくとも一部のうち垂直方向において下方にあるものを貫通する第３のコンタクトホールと、
　前記第３のコンタクトホール内部に面した、前記ビット線配線導体層の前記少なくとも一部と前記反転ビット線配線導体層の前記少なくとも一部のうち貫通されたものの側面にある第３の分離絶縁層と、
　前記第３のコンタクトホールを介して、前記ビット線配線導体層の前記少なくとも一部と前記反転ビット線配線導体層の前記少なくとも一部のうち貫通されていないものと、前記第１０の不純物領域又は前記第１１の不純物領域とを接続する、第３の信号配線層と、をさらに有する、
　ことが望ましい。
　本発明の第２の観点に係る、柱状半導体メモリ装置の製造方法は、
　基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と、第２の半導体柱と、垂直方向の中間に第１の層間絶縁層を有する第３の半導体柱とを、形成する半導体柱形成工程と、
　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との、それぞれを囲んでゲート絶縁層を形成するゲート絶縁層形成工程と、
　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との、それぞれを囲んだ前記ゲート絶縁層を囲んで第１の導体層を形成する第１導体層形成工程と、
　前記第１の半導体柱の底部にアクセプタ不純物を含む第１の不純物領域と、前記第２の半導体柱の底部にドナー不純物を含む第２の不純物領域と、前記第３の半導体柱の底部にドナー不純物を含む第３の不純物領域とを、形成する第１不純物領域・第２不純物領域・第３不純物領域形成工程と、
　前記第１の層間絶縁層より前記垂直方向の下方において、前記第１の導体層を、前記第１の半導体柱と、前記第２の半導体柱との外周を囲み、且つ繋がった第２の導体層と、前記第３の半導体柱の外周を囲んだ第３の導体層に分離する第２導体層・第３導体層形成工程と、
　前記第１の導体層と、前記ゲート絶縁層とのエッチングを、前記垂直方向において、前記第１の層間絶縁層を挟んで上下端を有した高さで行って、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との外周に開口部を形成する開口部形成工程と、
　前記垂直方向において、前記第１の層間絶縁層の位置の下方に繋がって、前記開口部からの熱拡散により、前記第１の半導体柱におけるアクセプタ不純物を含んだ第４の不純物領域と、前記第２の半導体柱におけるドナー不純物を含んだ第５の不純物領域と、前記第３の半導体柱におけるドナー不純物を含んだ第６の不純物領域とを、形成する第４不純物領域・第５不純物領域・第６不純物領域形成工程と、
　前記垂直方向において、前記第１の層間絶縁層の位置の上方に繋がって、前記開口部からの熱拡散により、前記第１の半導体柱におけるアクセプタ不純物を含んだ第７の不純物領域と、前記第２の半導体柱におけるドナー不純物を含んだ第８の不純物領域と、前記第３の半導体柱におけるドナー不純物を含んだ第９の不純物領域とを、形成する第７不純物領域・第８不純物領域・第９不純物領域形成工程と、
　前記第１の層間絶縁層より前記垂直方向の上方において、前記第１の導体層を、前記第１の半導体柱と、前記第２の半導体柱との外周を囲み、且つ繋がった第４の導体層と、前記第３の半導体柱の外周を囲んだ第５の導体層に分離する第４導体層・第５導体層形成工程と、
　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との、頂部の前記第１の導体層と、前記ゲート絶縁層を除去し、そして前記第１の半導体柱の頂部にアクセプタ不純物を含む第１０の不純物領域と、前記第２の半導体柱の頂部にドナー不純物を含む第１１の不純物領域と、前記第３の半導体柱の頂部にドナー不純物を含む第１２の不純物領域とを、形成する第１０不純物領域・第１１不純物領域・第１２不純物領域形成工程と、
　ＳＧＴ（Surrounding Gate MOS Transistor）のドレインとなる、前記垂直方向において同じ高さで繋がる、前記第７の不純物領域、前記第８の不純物領域、前記第９の不純物領域、または前記第１０の不純物領域、前記第１１の不純物領域、前記第１２の不純物領域と、前記第２の導体層とを、繋げる工程と、
　ＳＧＴのドレインとなる、前記垂直方向において同じ高さで繋がる、前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、または前記第４の不純物領域、前記第５の不純物領域、前記第６の不純物領域と、前記第４の導体層とを、繋げる工程と、
　前記第３の導体層と、前記第５の導体層とを、繋げる工程と、を備える、
　ことを特徴とする。
　前記第４の不純物領域、前記第５の不純物領域、前記第６の不純物領域、前記第７の不純物領域、前記第８の不純物領域、前記第９の不純物領域をＳＧＴのドレインとしてＳＲＡＭセル回路が形成され、
　前記第１の半導体柱の、前記第４の不純物領域と、前記第７の不純物領域との、間に第２の層間絶縁層を形成する第２層間絶縁層形成工程と、
　前記第２の半導体柱の、前記第５の不純物領域と、前記第８の不純物領域との、間に第３の層間絶縁層を形成する第３層間絶縁層形成工程と、をさらに備える、
　ことが望ましい。
　前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第１０の不純物領域、前記第１１の不純物領域、前記第１２の不純物領域をＳＧＴのドレインとしてＳＲＡＭセル回路が形成され、
　前記第１の半導体柱の、前記第４の不純物領域と、前記第７の不純物領域との、間に第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
　前記第２の半導体柱の、前記第５の不純物領域と、前記第８の不純物領域との、間に第５の層間絶縁層を形成する第５層間絶縁層形成工程と、をさらに備える、
　ことが望ましい。
　前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第１０の不純物領域、前記第１１の不純物領域、前記第１２の不純物領域をＳＧＴのドレインとしてＳＲＡＭセル回路を形成する、
　ことが望ましい。
　前記第２の半導体柱に隣接して、前記垂直方向に立った第４の半導体柱を形成する第４半導体柱形成工程と、
　前記第４の半導体柱の底部に、前記第２の不純物領域に繋がった、ドナー不純物を含んだ第１３の不純物領域を形成する第１３不純物領域形成工程と、
　前記第４の半導体柱の下部に、前記第４の半導体柱を囲み、且つ前記第２の導体層に繋がった、第６の導体層を形成する第６導体層形成工程と、
　前記第４の半導体柱に、前記垂直方向において前記第５の不純物領域と同じ高さに、前記第５の不純物領域に繋がった、ドナー不純物を含んだ第１４の不純物領域を形成する第１４不純物領域形成工程と、
　前記第４の半導体柱に、前記垂直方向において前記第８の不純物領域と同じ高さに、前記第８の不純物領域に繋がった、ドナー不純物を含んだ第１５の不純物領域を形成する第１５不純物領域形成工程と、
　前記第４の半導体柱に、前記第４の半導体柱を囲み、且つ前記第４の導体層に繋がった、第７の導体層を形成する第７導体層形成工程と、
　前記第４の半導体柱の頂部に、前記第１１の不純物領域に繋がった、ドナー不純物を含んだ第１６の不純物領域を形成する第１６不純物領域形成工程と、をさらに備える、
　ことが望ましい。
　前記垂直方向において同じ高さにある、前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域との形成、及び前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域との形成を、アクセプタまたはドナー不純物を含んだ拡散材料層からの熱拡散により行い、前記拡散材料層をＳＲＡＭ回路の配線導体層に用いる工程、をさらに備える、
　ことが望ましい。
　前記半導体柱形成工程において、前記第１の半導体柱と前記第２の半導体柱とを隣接して形成する、
　ことが望ましい。
　前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域とを繋げた第１の配線導体層を、該第１の配線導体層の少なくとも一部が前記第２の導体層の少なくとも一部と平面視において重なるように、形成する第１配線導体層形成工程と、
　前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とを繋げた第２の配線導体層を、該第２の配線導体層の少なくとも一部と、前記第１の配線導体層の前記少なくとも一部と、前記第２の導体層の前記少なくとも一部とが平面視において互いに重なるように形成する第２配線導体層形成工程と、
　前記第１の配線導体層の前記少なくとも一部と、前記第２の配線導体層の前記少なくとも一部とを貫通し、前記第２の導体層の前記少なくとも一部に繋がる第１のコンタクトホールを形成する第１コンタクトホール形成工程と、
　前記第１のコンタクトホール内部に面した、前記第２の配線導体層の側面に第１の分離絶縁層を形成する第１分離絶縁層形成工程と、
　前記第１のコンタクトホールを介して、前記第１の配線導体層と、前記第２の導体層とを接続する第１配線導体層・第２導体層接続配線導体層を形成する工程と、を有する、
　ことが望ましい。
　前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域とを繋げた第３の配線導体層を、該第３の配線導体層の少なくとも一部が前記第４の導体層の少なくとも一部と平面視において重なるように、形成する第３配線導体層形成工程と、
　前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とを繋げた第４の配線導体層を、該第４の配線導体層の少なくとも一部と、前記第３の配線導体層の前記少なくとも一部と、前記第４の導体層の前記少なくとも一部とが互いに平面視において重なるように形成する第４配線導体層形成工程と、
　前記第３の配線導体層の前記少なくとも一部と、前記第４の導体層の前記少なくとも一部とを貫通し、前記第４の配線導体層の前記少なくとも一部に繋がる第２のコンタクトホールを形成する第２コンタクトホール形成工程と、
　前記第２のコンタクトホール内部に面した、前記第３の配線導体層の側面に第２の分離絶縁層を形成する第２分離絶縁層形成工程と、
　前記第２のコンタクトホールを介して、前記第４の導体層と、前記第４の配線導体層とを接続する第４導体層・第４配線導体層接続配線導体層を形成する工程と、を有する、
　ことが望ましい。
　本発明によれば、ＳＧＴを有する柱状半導体メモリ装置において、１つのメモリセルが少なくとも３個の半導体柱より形成され、且つ少ない数のメモリセル内の配線層を繋ぐコンタクトホールにより形成される。これにより、高密度のＳＲＡＭセル回路が実現できる。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル回路図である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル模式構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。 第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのセル模式構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。 第３実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するための模式構造図である。 従来例のＳＧＴを示す模式構造図である。
　以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　以下、図１Ａ、図１Ｂ、図２Ａ～図２Ｒを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置の製造方法について説明する。
　図１Ａに、本実施形態のＳＲＡＭセル回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。
　図１Ａに示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。そして、このＳＲＡＭセル回路は、ＰチャネルＳＧＴ_Ｐｃ１、ＮチャネルＳＧＴ_Ｎｃ１、ＳＮ１よりなる回路領域Ｃ１と、ＰチャネルＳＧＴ_Ｐｃ２、ＮチャネルＳＧＴ_Ｎｃ２、ＳＮ２よりなる回路領域Ｃ２とから構成されている。
　図１Ｂに第１実施形態に係るＳＲＡＭセル回路の模式構造図を示す。このＳＲＡＭセル回路は３個のＳｉ柱ＳＰ１、ＳＰ２、ＳＰ３より構成されている。
　Ｓｉ柱ＳＰ１には、図１ＡにおけるＰチャネルＳＧＴ_Ｐｃ１が上部に形成され、ＰチャネルＳＧＴ_Ｐｃ２が下部に形成されている。ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２はＳｉ柱ＳＰ１の中間にあるＳｉＯ２層Ｏｘ１で分離されている。そして、ＰチャネルＳＧＴ_Ｐｃ１は、チャネルであるＳｉ柱ＳＰ１の一部、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ１、ゲートＧｐ１の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ１とソースＰ＋層Ｐｓ１より形成されている。そして、ＰチャネルＳＧＴ_Ｐｃ２は、チャネルであるＳｉ柱ＳＰ１の一部、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ２、ゲートＧｐ２の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ２とソースＰ＋層Ｐｓ２より形成されている。
　Ｓｉ柱ＳＰ２には、図１ＡにおけるＮチャネルＳＧＴ_Ｎｃ１が上部に形成され、ＮチャネルＳＧＴ_Ｎｃ２が下部に形成されている。ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２はＳｉ柱ＳＰ２の中間にあるＳｉＯ２層Ｏｘ２で分離されている。そして、ＮチャネルＳＧＴ_Ｎｃ１は、チャネルであるＳｉ柱ＳＰ２の一部、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ１、ゲートＧｎ１の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ１とソースＮ＋層Ｎｓ１より形成されている。そして、ＮチャネルＳＧＴ_Ｎｃ２は、チャネルであるＳｉ柱ＳＰ２の一部、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ２、ゲートＧｎ２の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ２とソースＮ＋層Ｎｓ２より形成されている。
　Ｓｉ柱ＳＰ３には、図１ＡにおけるＮチャネルＳＧＴ_ＳＮ１が上部に形成され、ＮチャネルＳＧＴ_ＳＮ２が下部に形成されている。ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２はＳｉ柱ＳＰ３の中間にあるＳｉＯ２層Ｏｘ３で分離されている。そして、ＮチャネルＳＧＴ_ＳＮ１は、チャネルであるＳｉ柱ＳＰ３の一部、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ１、ゲートＧｓ１の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ１とソースＮ＋層Ｓｓ１より形成されている。そして、ＮチャネルＳＧＴ_ＳＮ２は、チャネルであるＳｉ柱ＳＰ３の一部、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ２、ゲートＧｓ２の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ２とソースＮ＋層Ｓｓ２より形成されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートＧｐ１、Ｇｎ１が接続され、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続され、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が接続されている。さらに、ゲートＧｐ１、Ｇｎ１と、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１のソースＰ＋層Ｐｓ１、Ｐｓ２は電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ２のソースＮ＋層Ｎｓ１、Ｎｓ２はグランド端子Ｖｓｓに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ１はビット線端子ＢＬｔに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ２は反転ビット線端子ＢＬＲｔに接続され、Ｓｉ柱ＳＰ３のゲートＧｓ１、Ｇｓ２はワード線端子ＷＬｔに接続されている。
　本実施形態における特徴の１つは、図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上部に、図１Ａに示した回路図の回路領域Ｃ１が形成され、下部に回路領域Ｃ２が形成されていることである。そして、２番目の特徴は、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さにある構成要素同士が、Ｓｉ柱の上下間の接続経路を介さないで接続されていることである。即ち、ゲートＧｐ１、Ｇｎ１が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介しないで接続され、ドレインＰ＋層Ｐｄ１、Ｎ＋層Ｎｄ１、Ｓｄ１が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介しないで接続され、ドレインＰ＋層Ｐｄ２、Ｎ＋層Ｎｄ２、Ｓｄ２が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介しないで接続され、同様にゲートＧｐ２，Ｇｎ２が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介しないで接続されている。
　図２Ａ～２Ｒに、ＳＧＴを有する柱状半導体メモリ装置の製造工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図を示す。
　図２Ａに示すように、ＳｉＯ２層基板１上に、積層されたｉ層２、ＳｉＯ２層３、ｉ層４、ＳｉＯ２層５を形成する。
　次に、図２Ｂに示すように、レジスト層（図示せず）をマスクに、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、平面視において円形状のＳｉＯ２層５ａ、５ｂ、５ｃを形成する。次に、レジスト層、ＳｉＯ２層５ａ、５ｂ、５ｃをマスクに、ＲＩＥ法を用いて、ｉ層４、ＳｉＯ２層３、ｉ層２をエッチングして、ＳｉＯ２層基板１上にｉ層２の下層を残して、Ｓｉ柱６ａ、６ｂ、６ｃを形成する。この結果、Ｓｉ柱６ａは、ｉ層２ｂ１、ＳｉＯ２層３ａ、ｉ層４ａ、ＳｉＯ２層５ａを含み、Ｓｉ柱６ｂは、ｉ層２ｂ２、ＳｉＯ２層３ｂ、ｉ層４ｂ、ＳｉＯ２層５ｂを含み、Ｓｉ柱６ｃは、ｉ層２ｂ３、ＳｉＯ２層３ｃ、ｉ層４ｃ、ＳｉＯ２層５ｃを含む。
　次に、リソグラフィ法とＲＩＥ法を用いて、残存するｉ層２をエッチングして、Ｓｉ柱６ａの外周部にｉ層２ａ１を、Ｓｉ柱６ｂの外周部にｉ層２ａ２を、Ｓｉ柱６ｃの外周部にｉ層２ａ３を形成する。
　次に、図２Ｃに示すように、例えば熱酸化により、Ｓｉ柱６ａ、６ｂ、６ｃとｉ層２ａ１、２ａ２、２ａ３の外周にＳｉＯ２層７ａ、７ｂ、７ｃを形成する。そして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの外周部のｉ層２ａ１にＰ＋層８ａを形成し、Ｓｉ柱６ｂの外周部のｉ層２ａ２にＮ＋層８ｂを形成し、Ｓｉ柱６ｃの外周部のｉ層２ａ３にＮ＋層８ｃを形成する。そして、Ｓｉ柱６ａ、６ｂ、６ｃの下部と、ｉ層２ａ１、２ａ２、２ａ３とを囲んで、ＳｉＯ２層１０を形成する。
　次に、図２Ｄに示すように、ＳｉＯ２層１０より上のＳｉＯ２層７ａ、７ｂ、７ｃを除去した後に、Ｓｉ柱６ａ、６ｂ、６ｃと、ＳｉＯ２層１０を覆って、例えばＡＬＤ（Atomic Layer Deposition）法により、酸化ハフニウム（ＨｆＯ２）層１１と、窒化チタン（ＴｉＮ）層１２を順次形成する。最終的に、ＨｆＯ２層１１はＳＧＴのゲート絶縁層となり、ＴｉＮ層１２はＳＧＴのゲート導体層となる。
　次に、図２Ｅに示すように、リソグラフィ法とＲＩＥ法を用いて、Ｓｉ柱６ａ、６ｂを囲んだＴｉＮ層１２ａと、Ｓｉ柱６ｃを囲んだＴｉＮ層１２ｂを形成する。
　次に、図２Ｆに示すように、全体を覆って、ＳｉＯ２層１４を形成する。その後、熱処理を行い、Ｐ＋層８ａ、Ｎ＋層８ｂ、８ｃのドナー、またはアクセプタ不純物原子をｉ層２ａ１、２ａ２、２ａ３の全体に熱拡散して、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃを形成する。その後、Ｓｉ柱６ａ、６ｂ、６ｃの外周に窒化シリコン（ＳｉＮ）層１５を形成する。続いて、ＳｉＮ層１５上にレジスト層１６を形成する。ＳｉＯ２層３ａ、３ｂ、３ｃの垂直方向での位置が、レジスト層１６の中央部になるように、レジスト層１６を形成する。レジスト層１６は、レジスト材料をＳｉ柱６ａ、６ｂ、６ｃとＳｉＮ層１５との上表面に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６ａ、６ｂ、６ｃの外側のＳｉＮ層１５上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１６内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１６内を拡散して、レジスト層１６に接触するＳｉＯ２層１４をエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１６に接触していないＳｉＯ２層１４は、殆どエッチングされずに残存する。その後、レジスト層１６を除去する。
　以上の結果、図２Ｇに示すように、ＳｉＯ２層１４は、ＳｉＮ層１５に覆われたＳｉＯ２層１４ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域のＳｉＯ２層１４ｂ、１４ｃ、１４ｄとに分離される。続いて、ＳｉＯ２層１４ａ、１４ｂ、１４ｃ、１４ｄ、ＳｉＮ層１５をマスクとして用い、ＴｉＮ層１２ａ、１２ｂをエッチングすることで、ＴｉＮ層１２ａが、Ｓｉ柱６ａ、６ｂの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ａと、ＳｉＯ２層１４ｂ、で覆われたＴｉＮ層１８ｃと、ＳｉＯ２層１４ｃで覆われたＴｉＮ層１８ｄに分離され、ＴｉＮ層１２ｂが、Ｓｉ柱６ｃの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ｂと、ＳｉＯ２層１４ｄで覆われたＴｉＮ層１８ｅに分離される。次に、ＳｉＯ２層１４ａ、１４ｂ、１４ｃと、ＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅとをマスクとして用い、ＨｆＯ２層１１をエッチングすることで、ＨｆＯ２層１１が、Ｓｉ柱６ａ、６ｂ、６ｃの下方領域においてＴｉＮ層１８ａ、１８ｂで覆われたＨｆＯ２層１１ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域でＴｉＮ層１８ｃ、１８ｄ、１８ｅにそれぞれ覆われたＨｆＯ２層１１ｂ、１１ｃ、１１ｄとに分離される。その後、ＴｉＮ層１８ａのＳｉ柱６ａ側の露出部、同じくＴｉＮ層１８ａのＳｉ柱６ｂ側の露出部、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、１８ｅの露出部をそれぞれ酸化することで、ＴｉＯ（酸化チタン）層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆを形成する。
　次に、図２Ｈに示すように、例えば、ＳｉＯ２層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてＳｉＯ２層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をＳｉＯ２層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１５上にＮｉ層２１ａを形成する。同様に、バイアス・スパッタ法により、ボロン（Ｂ）不純物を含んだＰ型ポリＳｉ層２２ａ、ＳｉＯ２層２３ａ、Ｎｉ層２１ｂ、Ｐ型ポリＳｉ層２２ｂ、ＳｉＯ２層２３ｂを順次積層する。ここで、ＳｉＯ２層２３ｂの上面は、Ｓｉ柱６ａ、６ｂ、６ｃの上部を覆ったＳｉＯ２層１４ｂ、１４ｃ、１４ｄと接するように形成する。Ｎｉ原子、ポリＳｉ原子、ＳｉＯ２原子は、ＳｉＯ２層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６ａ、６ｂ、６ｃの外周部側面とＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂとの間に、密閉された空間２５ａ、２５ｂ、２５ｃが形成される。その後、ＳｉＮ層１５上に堆積されたＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂよりなる積層膜と同時にＳｉ柱６ａ、６ｂ、６ｃ頂部上に形成された積層膜（図示せず）を除去する。
　次に、図２Ｉに示すように、Ｓｉ柱６ａを覆ったレジスト層２７を形成する。その後、ＳｉＯ２層基板１上面より砒素（Ａｓ）原子のイオン注入により、Ｓｉ柱６ｂ、６ｃの外周部のＰ型ポリＳｉ層２２ａ、２２ｂをＮ＋層化してＮ＋型ポリＳｉ層２６ａ、２６ｂを形成する。その後、レジスト層２７を除去する。
　次に、図２Ｊに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層２１ａ、２１ｂのＮｉ原子をＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２８ａ、２８ｂをそれぞれ形成する。ＮｉＳｉ層２８ａ、２８ｂは、Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂはＳｉＮ層１５、ＳｉＯ２層２３ａ、２３ｂにより挟まれているので、ＮｉＳｉ層２８ａ、２８ｂは、主に空間２５ａ、２５ｂ、２５ｃ内に突出する。Ｎ＋型ポリＳｉ層２６ａ、２６ｂに含まれているＡｓ原子と、Ｐ型ポリＳｉ層２２ａ、２２ｂとに含まれているＢ原子は、ＮｉＳｉ層２８ａ、２８ｂより外側に掃き出される（この掃き出し現象については非特許文献３を参照のこと）。この不純物原子掃き出し効果により、空間２５ａ、２５ｂ、２５ｃ内に突き出したＮｉＳｉ層２８ａ、２８ｂの側面表層に不純物原子を多く含んだ突起部（図示せず）が形成される。そして、突起部側面がＳｉ柱６ａ、６ｂ、６ｃ表面に接触する。
　次に、図２Ｋに示すように、熱処理を行って、ＮｉＳｉ層２８ａ、２８ｂのシリサイド化を拡張すると共に、不純物掃き出し効果により突起部からＡｓ原子、Ｂ原子をＳｉ柱６ａ、６ｂ、６ｃ内に拡散させる。こうして、ＮｉＳｉ層２８ａに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３０ａ、３０ｂ、３０ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物掃き出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃが形成される。同様に、ＮｉＳｉ層２８ｂに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３２ａ、３２ｂ、３２ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物掃き出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃが形成される。ＳｉＯ２層３ａ、３ｂ、３ｃでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｐ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃと、Ｐ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃとは、ＳｉＯ２層３ａ、３ｂ、３ｃで分離される。次に、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａ、２８ｂ、ＳｉＯ２層２３ａ、２３ｂを、Ｓｉ柱６ａ、６ｂ、６ｃの外周部に残存するように、パターン加工することで、ＮｉＳｉ層２８ａａ、２８ｂｂ、ＳｉＯ２層２３ａａ、２３ｂｂをそれぞれ形成する。
　次に、図２Ｌに示すように、ＳｉＮ層１５を形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの高さ方向の中間に位置するように、ＳｉＮ層３５を形成する。続いて、空間２５ａ、２５ｂ、２５ｃを形成した方法と同じ方法を用いることで、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの外周に開口部を形成する。続いて、ＴｉＮ層１８ｃ、１８ｄに接触したＮｉＳｉ層３６ａと、ＴｉＮ層１８ｅに接触したＮｉＳｉ層３６ｂを形成する。
　次に、図２Ｍに示すように、ＳｉＯ２層３７を、その上表面の位置がＮｉＳｉ層３６ａ、３６ｂの表面よりも高く、かつＳｉ柱６ａ、６ｂ、６ｃの頂部よりも低くなるように形成する。その後、ＳｉＯ２層３７をマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＳｉＯ２層１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをエッチングする。次に、ＳｉＯ２層３７、１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをマスクにして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの頂部にボロン（Ｂ）をイオン注入してＰ＋層３８ａを、Ｓｉ柱６ｂ、６ｃの頂部に砒素（Ａｓ）をイオン注入してＮ＋層３８ｂ、３８ｃをそれぞれ形成する。
　次に、図２Ｎに示すように、ＳｉＯ２層３９をＣＶＤ法、ＭＣＰ法によって全体に形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａａ上に、ＳｉＯ２層３９、３７、ＮｉＳｉ層３６ａ、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａを貫通させて、コンタクトホール４０ａを形成する。その後、ＮｉＳｉ層３６ａ上に、コンタクトホール４０ａを囲むＳｉＯ２層３９、３７を貫通させて、コンタクトホール４０ａと繋がるコンタクトホール４０ｂを形成する。その後、ＡＬＤ法を用いて、例えばＳｉＯ２膜（図示せず）を全体に堆積した後、ＲＩＥ法により全体をエッチングして、コンタクトホール４０ａ底部のＮｉＳｉ層２８ａａ上と、コンタクトホール４０ｂ底部のＮｉＳｉ層３６ａ上とのＳｉＯ２膜を除去して、コンタクトホール４０ａの内部側面にＳｉＯ２層４１ａを残存させ、同様にコンタクトホール４０ｂの内部側面に、ＳｉＯ２層４１ｂを残存させる。その後、ＮｉＳｉ層２８ａａ、３６ａを接続する配線金属層４２ｂを形成する。さらに、ＮｉＳｉ層２８ａａ、３６ａの配線金属層４２ｂを介した接続と同じ方法を用いて、形成したコンタクトホール４０ｃ、４０ｄを介して、ＴｉＮ層１８ａとＮｉＳｉ層２８ｂｂとの接続を配線金属層４２ａにより行う。
　次に、図２Ｐに示すように、全体にＳｉＯ２層４４を形成する。その後、ＳｉＯ２層４４、３９を貫通させて、Ｓｉ柱６ａの頂部のＰ＋層３８ａ上にコンタクトホール４５ａを形成し、Ｓｉ柱６ｂの頂部のＮ＋層３８ｂ上にコンタクトホール４５ｂを形成し、Ｐ＋層８ａａ上にコンタクトホール４５ｃを形成し、Ｎ＋層８ｂｂ上にコンタクトホール４５ｄを形成する。その後、コンタクトホール４５ａ、４５ｃを介して、Ｐ＋層３８ａ、８ａａと接続して、平面視上においてＹ３－Ｙ３’線に沿った方向に繋がった、電源配線金属層ＶＤＤを形成する。さらに、コンタクトホール４５ｂ、４５ｄを介して、Ｎ＋層３８ｂ、８ｂｂと接続して、平面視上においてＹ１－Ｙ１’線に沿った方向に繋がった、グランド配線金属層ＶＳＳを形成する。
　次に、図２Ｑに示すように、全体にＳｉＯ２層４６を形成する。その後、ＴｉＮ層１８ｂ上に、ＳｉＯ２層４６、４４、３９、３７、ＮｉＳｉ層３６ｂ、ＳｉＮ層３５、１５、ＳｉＯ２層１４ａを貫通させて、コンタクトホール４７を形成する。その後、コンタクトホール４７を介して、ＴｉＮ層１８ｂとＮｉＳｉ層３６ｂとを接続する、Ｘ－Ｘ’方向に繋がったワード線配線金属層ＷＬを形成する。
　次に、図２Ｒに示すように、全体にＳｉＯ２層４８を形成する。その後、Ｓｉ柱６ｃの頂部のＮ＋層３８ｃ上に、ＳｉＯ２層４８、４６、４４、３９を貫通させて、コンタクトホール４９ａを形成し、Ｎ＋層８ｃｃ上に、ＳｉＯ２層４８、４６、４４、３９、３７、ＳｉＮ層３５、１５、ＳｉＯ２層１４ａ、ＨｆＯ２層１１ａ、ＳｉＯ２層１０、７ｃを貫通させて、コンタクトホール４９ｂを形成する。その後、コンタクトホール４９ａを介して、Ｎ＋層３８ｃと接続する、平面視上においてＹ１－Ｙ１’線に沿った方向に繋がったビット線配線金属層ＢＬを形成し、コンタクトホール４９ｂを介してＮ＋層８ｃｃと接続する、平面視上においてＹ１－Ｙ１’線に沿った方向に繋がった反転ビット線配線金属層ＢＬＲを形成する。
　図２Ｒに示すように、Ｓｉ柱６ａの上部に、Ｐ＋層３３ａ、３８ａをドレイン、ソースとし、ＴｉＮ層１８ｃをゲートとし、Ｐ＋層３３ａ、３８ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）が形成され、Ｓｉ柱６ａの下部に、Ｐ＋層８ａａ、３１ａをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｐ＋層８ａａ、３１ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）が、形成される。
　また、Ｓｉ柱６ｂの上部に、Ｎ＋層３８ｂ、３３ｂをソース、ドレインとし、ＴｉＮ層１８ｄをゲートとし、Ｎ＋層３８ｂ、３３ｂ間のＳｉ柱６ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１に対応する）が形成され、Ｓｉ柱６ｂの下部に、Ｎ＋層８ｂｂ、３１ｂをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｎ＋層８ｂｂ、３１ｂ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
　また、Ｓｉ柱６ｃの上部に、Ｎ＋層３８ｃ、３３ｃをソース、ドレインとし、ＴｉＮ層１８ｅをゲートとし、Ｎ＋層３８ｃ、３３ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_ＳＮ１に対応する）が形成され、Ｓｉ柱６ｃの下部に、Ｎ＋層８ｃｃ、３１ｃをソース、ドレインとし、ＴｉＮ層１８ｂをゲートとし、Ｎ＋層８ｃｃ、３１ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
　これらＳＧＴ（図１ＢのＳＧＴ_Ｐｃ１、Ｐｃ２、Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２に対応する）が接続配線されて、図１Ｂに示した模式構造図と同じく、Ｓｉ柱６ａ、６ｂ、６ｃの上部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１に対応する）による回路領域（図１Ｂの回路領域Ｃ１に対応する）と、Ｓｉ柱６ａ、６ｂ、６ｃの下部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２に対応する）による回路領域（図１Ｂの回路領域Ｃ２に対応する）と、により構成されたＳＲＡＭセル回路が形成される。
　第１実施形態の柱状半導体メモリ装置、及びその製造方法によれば、以下の効果が奏される。
１．図１Ｂ、図２Ｒに示されるように、本実施形態の特徴の１つは、Ｃ１回路領域において、Ｓｉ柱６ａのゲートＴｉＮ層１８ｃと、Ｓｉ柱６ｂのゲートＴｉＮ層１８ｄとが、Ｚ方向（ＳｉＯ２層基板１表面に対して垂直方向）のコンタクトホールを介する接続を行わないで、同じ高さにあるＮｉＳｉ層３６ａで接続されている。同じくＳｉ柱６ａのＰ＋層３３ａと、Ｓｉ柱６ｂのＮ＋層３３ｂと、Ｓｉ柱６ｃのＮ＋層３３ｃが、Ｚ方向のコンタクトホールを介しないで、ＮｉＳｉ層２８ｂｂで接続されている。同じく、Ｃ２回路領域において、Ｓｉ柱６ａのＰ＋層３１ａと、Ｓｉ柱６ｂのＮ＋層３１ｂと、Ｓｉ柱６ｃのＮ＋層３１ｃが、Ｚ方向のコンタクトホールを介しないで、ＮｉＳｉ層２８ａａで接続されている。同じく、Ｓｉ柱６ａ、６ｂのゲートＴｉＮ層１８ａが、Ｚ方向のコンタクトホールを介しないで接続されている。これにより、高密度なＳＧＴを有したＳＲＡＭセル回路が実現できる。
２． 図２Ｒ（ａ）に見られるように、平面視で見ると、本実施形態のＳＲＡＭセル回路領域は、３つのＳｉ柱６ａ、６ｂ、６ｃと、９個のコンタクトホール４０ｂ（コンタクトホール４０ａが重なって形成されている）、４０ｃ（コンタクトホール４０ｄが重なって形成されている）、４５ａ、４５ｂ、４５ｃ、４５ｄ、４７、４９ａ、４９ｂと、により構成されている。通常、１つの半導体柱に１つのＳＧＴを形成する場合、ソース、ドレイン、ゲートの、少なくとも３個の配線金属層へのコンタクト（コンタクトホールを介した接続）が必要である。これに対して、本実施形態では、１つの半導体柱（Ｓｉ柱）において２個のＳＧＴを形成しているにも関わらず、１つの半導体柱当たり３個のコンタクトでＳＲＡＭセル回路が形成される。これにより、高密度なＳＧＴを有したＳＲＡＭセル回路が実現できる。
３．本実施形態のＳＲＡＭセル回路では、負荷トランジスタＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２に対応するＰチャネル型ＳＧＴが形成されたＳｉ柱６ａ（図１ＢのＳＰ１に対応する）と、駆動トランジスタＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２に対応するＮチャネル型ＳＧＴが形成されたＳｉ柱６ｂ（図１ＢのＳＰ２に対応する）とが、隣接して形成されている。これにより、選択トランジスタＮチャネルＳＧＴ_ＳＮ１、ＳＮ２に対応するＮチャネル型ＳＧＴが形成されたＳｉ柱６ｃ（図１ＢのＳＰ３に対応する）を、Ｓｉ柱６ａとＳｉ柱６ｂの間に形成する場合、平面視において、Ｓｉ柱６ａ、６ｂの外周に繋がったＴｉＮ層１８ａ、ＮｉＳｉ層３６ａを、Ｓｉ柱６ｃの外周に繋がったＴｉＮ層１８ｂ、ＮｉＳｉ層３６ｂを迂回して形成することによるＳＲＡＭセル回路領域の増大を防止できる。
（第２実施形態）
　以下、図３Ａ～図３Ｅを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置の製造方法について説明する。（ａ）は平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面構造図であり、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿った断面構造図であり、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿った断面構造図であり、（ｅ）は（ａ）のＹ３－Ｙ３’線に沿った断面構造図である。第２実施形態の製造方法は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図２Ａ～図２Ｒに示す工程と同様な工程によって製造される。
　図３Ａは第１実施形態の図２Ｅの工程に対応している。図３Ａに示すように、Ｓｉ柱６ｃの下部に繋がるｉ層５０が、平面視において、図２Ｅにおけるｉ層２ａ３と比べてＸ－Ｘ'線方向に短く、Ｙ２－Ｙ２’線方向に延びた形状に形成されている。そして、Ｓｉ柱６ａ、６ｂを覆ったＴｉＮ層５１が、平面視において、図２ＥにおけるＴｉＮ層１２ａに比べて、Ｓｉ柱６ａに繋がるＹ３－Ｙ３’線方向に延びた形状に形成されている。
　図３Ｂは第１実施形態の図２Ｋの工程に対応している。図３Ｂに示すように、平面視において、リソグラフィ法とＲＩＥ法により形成されたＮｉＳｉ層５２ａ、５２ｂ、ＳｉＯ２層５３ａ、５３ｂの形状が、図２Ｋに比べて、Ｓｉ柱６ａに繋がったＹ３－Ｙ３’線方向の上方において、短く形成されている。
　図３Ｃは第１実施形態の図２Ｎの工程に対応している。図３Ｃに示すように、図２Ｎにおける重なったコンタクトホール４０ａ、４０ｂに加えて、コンタクトホール５５ａ、５５ｂ、５５ｃが形成されている。コンタクトホール５５ａは、ＴｉＮ層１８ａ上に、ＳｉＯ２層３９、３７、ＳｉＮ層３５、１５を貫通して形成される。コンタクトホール５５ｂは、ＮｉＳｉ層５２ｂ上に、ＳｉＯ２層３９、３７、ＳｉＮ層３５、ＳｉＯ２層５３ｂを貫通して形成される。その後、コンタクトホール５５ａ、５５ｂを介して、ＴｉＮ層１８ａとＮｉＳｉ層５２ｂを接続する配線金属層５７ａが形成される。コンタクトホール５５ｃは、Ｎ＋層５１ａ上に、ＳｉＯ２層３９、３７、ＳｉＮ層３５、ＳｉＯ２層５３ｂ、ＮｉＳｉ層５２ｂ、ＳｉＯ２層５３ａ、ＮｉＳｉ層５２ａ、ＳｉＮ層１５、ＳｉＯ２層１４ａ、ＨｆＯ２層１１ａ、ＳｉＯ２層１０、７ｃを貫通して形成される。そして、ＳｉＯ２膜（図示せず）を全体に堆積して、その後にＲＩＥ法で全体をエッチングすることにより、コンタクトホール５５ｃの内部側面に、ＳｉＯ２層５６を形成する。そして、コンタクトホール５５ｃを介して、Ｎ＋層５１ａと接続した配線金属層５７ｂを形成する。配線金属層５７ｂは、ＳｉＯ２層５６により、ＮｉＳｉ層５２ａ、５２ｂとは絶縁されている。
　図３Ｄは第１実施形態の図２Ｒの工程に対応している。図３Ｄに示すように、Ｓｉ柱６ｃ上に、ＳｉＯ２層６０、４６、４４、３９を貫通したコンタクトホール６１を形成する。その後、コンタクトホール６１を介して、Ｎ＋層３８ｃと接続するビット線配線金属層ＢＬを形成する。
　次に、図３Ｅに示すように、全体にＳｉＯ２層６２を形成する。その後、図３Ｅの（ｄ）に示すように配線金属層５７ｂ上に、ビット線配線金属層ＢＬ、ＳｉＯ２層６２、６０、４６、４４を貫通したコンタクトホール６３を形成する。その後、例えばＡＬＤ法を用いてＳｉＯ２膜（図示せず）を全体に堆積して、その後にＲＩＥ法で全体をエッチングすることにより、配線金属層５７ｂ上のＳｉＯ２膜を除去して、コンタクトホール６３の内部側面に、ＳｉＯ２層６４を形成する。その後、コンタクトホール６３を介して、配線金属層５７ｂに接続した反転ビット線配線金属層ＢＬＲ２を形成する。これにより、ＳｉＯ２層基板１上に、第１実施形態の図１Ｂの模式構造図と同じＳＲＡＭセル回路が形成される。
　本第２実施形態は、第１実施形態と比べて、平面視において、反転ビット線配線金属層ＢＬＲがビット線配線金属層ＢＬと並んで形成される代わりに、反転ビット線配線金属層ＢＬＲ２がビット線配線金属層ＢＬと重なって形成されている。これにより、ＳＲＡＭセル領域の面積が縮小される。また、ＮｉＳｉ層５２ｂとＴｉＮ層１８ａの、配線金属層５７ａによる接続が、ＴｉＮ層１８ａ上のコンタクトホール５５ａ、５５ｂを介して行っている。コンタクトホール５５ａ、５５ｂは、第１実施形態図２Ｎに示したコンタクトホール４０ｃ、４０ｄのようにＮｉＳｉ層２８ｂｂとの絶縁のためのコンタクトホール側面へのＳｉＯ２層形成を必要としない。これにより、ＳＲＡＭセル製造が容易になる。
（第３実施形態）
　以下、図４Ａ～図４Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置について説明する。図４Ａは本第３実施形態のＳＲＡＭセルの模式構造図を示す。図４Ｂは第３実施形態のＳＲＡＭセルの平面図及び断面構造図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３－Ｙ３’線に沿う断面構造図を示す。図４ＣはＳｉ柱６ａ、６ｂ、６ｃと、コンタクトホール７０ａ、７０ｂ、７０ｃ、７１ａ、７１ｂ、７１ｃ、７１ｄ、７２ａ、７２ｂ、７２ｃとに対するＮ＋層、Ｐ＋層、ＴｉＮ層、ＮｉＳｉ層、配線金属層の配置関係を示している。
　図４ＡのＳＲＡＭセル回路の模式構造図に示すように、本実施形態では、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上部に形成された回路領域Ｃ１の各ＳＧＴ_Ｐｃ１、Ｎｃ１、ＳＮ１のソースとドレインの位置が、第１実施形態の図１Ｂと比べて、上下方向に入れ替わっている。同様に、本実施形態では、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の下部に形成された回路領域Ｃ２の各ＳＧＴ_Ｐｃ２、Ｎｃ２、ＳＮ２のソースとドレインの位置が、第１実施形態の図１Ｂと比べて、上下方向に入れ替わっている。これにより、Ｓｉ柱ＳＰ１の中間にあるソースＰ＋層ＰＳは、図１Ｂにおける絶縁分離のためのＳｉＯ２層Ｏｘ１を必要としていない。同様に、Ｓｉ柱ＳＰ２の中間にあるソースＮ＋層ＮＳは、図１Ｂにおける絶縁分離のためのＳｉＯ２層Ｏｘ２を必要としない。Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さに位置している、ドレインＰ＋層ＰＤ１と、ドレインＮ＋層ＮＤ１と、ドレインＮ＋層ＳＤ１とが接続され、ゲートＧｐ１、Ｇｎ１が接続され、同じくゲートＧｐ２、Ｇｎ２が接続されている。Ｐ＋層ＰＤ１、Ｎ＋層ＮＤ１、ＳＤ１を繋ぐ配線と、ゲートＧｐ２、Ｇｎ２を繋ぐ配線とが接続されている。ゲートＧｐ１、Ｇｎ１を繋ぐ配線と、Ｐ＋層ＰＤ２、Ｎ＋層ＮＤ２、Ｎ＋層ＳＤ２を繋ぐ配線とが接続されている。Ｓｉ柱ＳＰ１の中間のソースＰ＋層ＰＳは電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ２の中間のソースＮ＋層ＮＳはグランド端子Ｖｓｓに接続されている。Ｓｉ柱の中間のソースＮ＋層ＳＳ１はビット線端子ＢＬｔに接続され、ソースＮ＋層ＳＳ２は反転ビット線端子ＢＬＲｔに接続されている。Ｓｉ柱ＳＰ３のゲートＧｓ１、Ｇｓ２はワード線端子ＷＬｔに接続されている。
　図４Ｂに示すように、Ｓｉ柱６ａの底部にＰ＋層７３ａが形成され、Ｓｉ柱６ｂ、６ｃの底部にＮ＋層７３ｂが形成されている（図４Ｃでは（ａ）に示す）。Ｐ＋層７３ａ、Ｎ＋層７３ｂは接して形成されている。Ｐ＋層７３ａ、Ｎ＋層７３ｂの上面には、例えばタングステン（Ｗ）層６９が張り付いている。Ｓｉ柱６ａ、６ｂを囲んで、繋がったゲートＴｉＮ層７４ａと、Ｓｉ柱６ｃを囲んだゲートＴｉＮ層７４ｂが形成されている（図４Ｃでは（ｂ）に示す）。Ｓｉ柱６ａ、６ｂ、６ｃの中間の下部にＮｉＳｉ層７５ａ、７５ｂ、７５ｃが形成されている（図４Ｃでは（ｃ）に示す）。ＮｉＳｉ層７５ａはＳｉ柱６ａを囲んで形成され、ＮｉＳｉ層７５ｂはＳｉ柱６ｂを囲んで形成され、ＮｉＳｉ層７５ｃはＳｉ柱６ｃを囲んで形成されている。Ｓｉ柱６ａ、６ｂ、６ｃの中間の上部にＮｉＳｉ層７６ａ、７６ｂ、７６ｃが形成されている（図４Ｃでは（ｄ）に示す）。ＮｉＳｉ層７６ａはＳｉ柱６ａを囲んで形成され、ＮｉＳｉ層７６ｂはＳｉ柱６ｂを囲んで形成され、ＮｉＳｉ層７６ｃはＳｉ柱６ｃを囲んで形成されている。ＮｉＳｉ層７５ａ、７６ａはＳｉ柱６ａの中間のＰ＋層６８ａに接続され、ＮｉＳｉ層７５ｂ、７６ｂはＳｉ柱６ｂの中間のＮ＋層６８ｂに接続され、ＮｉＳｉ層７５ｃはＳｉ柱６ｃの中間のＮ＋層３１ｃに接続され、ＮｉＳｉ層７６ｃはＳｉ柱６ｃの中間のＮ＋層３３ｃに接続されている。ゲートＴｉＮ層７７ａはＳｉ柱６ａ、６ｂを囲み形成され、ゲートＴｉＮ層７７ｂはＳｉ柱６ｃを囲んで形成されている（図４Ｃでは（ｅ）に示す）。
　図４Ｂに示すように、４層の配線金属層が形成されている。
　配線金属層７８ａと配線金属層７８ｂは１層目配線金属層である。配線金属層７８ａは、Ｓｉ柱６ａ上のコンタクトホール７１ａと、Ｓｉ柱６ｂ上のコンタクトホール７１ｂと、Ｓｉ柱６ｃ上のコンタクトホール７１ｃと、ＴｉＮ層７４ａ上のコンタクトホール７０ａとを介して、Ｓｉ柱６ａ、６ｂ、６ｃ上部のＰ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃと、ＴｉＮ層７４ａとを接続している（図４Ｃでは（ｆ）に示す）。配線金属層７８ｂは、コンタクトホール７０ｂを介して、Ｓｉ柱６ｂ、６ｃの底部に繋がるＮ＋層７３ｂと、Ｓｉ柱６ｂを囲んだゲートＮｉＳｉ層７７ａとを接続している（図４Ｃでは（ｆ）に示す）。
　電源配線金属層ＶＤＤとグランド配線金属層ＶＳＳは、２層目配線金属層である（図４Ｃでは（ｇ）に示す）。電源配線金属層ＶＤＤは、コンタクトホール７２ａを介して、ＮｉＳｉ層７５ａ、７６ａと接続している。グランド配線金属層ＶＳＳは、コンタクトホール７２ｂを介して、ＮｉＳｉ層７５ｂ、７６ｂと接続している。
　３層目配線金属層であるワード線配線金属層ＷＬは、コンタクトホール７２ｃを介して、Ｓｉ柱６ｃを囲んだゲートＴｉＮ層７４ｂと、ゲートＴｉＮ層１８ｅに繋がったＮｉＳｉ層７７ａとを接続している（図４Ｃでは（ｈ）に示す）。
　ビット線配線金属層ＢＬと反転ビット線配線金属層ＢＬＲは４層目配線金属層である（図４Ｃでは（ｉ）に示す）。ビット線配線金属層ＢＬは、コンタクトホール７０ｃを介して、Ｓｉ柱６ｃを囲むＮｉＳｉ層７５ｃに接続され、反転ビット線配線金属層ＢＬＲは、コンタクトホール７１ｄを介して、ＮｉＳｉ層７６ｃに接続されている。
　以上により、図４Ａに示したＳＲＡＭセル回路が形成される。
　第３実施形態の柱状半導体メモリ装置、及びその製造方法によれば、以下の効果が奏される。
１．第１実施形態においては、Ｓｉ柱６ａ、６ｂ、６ｃの底部に、分離されたｉ層２ａ１、２ａ２、２ａ３が形成され、これらｉ層２ａ１、２ａ２、２ａ３に、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃが形成されている。これに対して、第３実施形態では、Ｓｉ柱６ａを囲むＰ＋層７３ａ、Ｓｉ柱６ｂ、６ｃを囲むＮ＋層７３ｂは、繋がって形成されている。これにより、第３実施形態では、平面視において、第１実施形態のような、ｉ層２ａ１、２ａ２、２ａ３間を分離するための領域を必要としない。これにより、ＳＲＡＭセルのＸ－Ｘ’線方向寸法が縮小され、そしてＳＲＡＭセル回路の高密度化がなされる。
２．第３実施形態では、第１実施形態における、平面視において重なったＮｉＳｉ層２８ａａ上のコンタクトホール４０ａ、４０ｂ、そしてＴｉＮ層１８ａ上のコンタクトホール４０ｃ、４０ｄの形成は必要としない。第３実施形態ではコンタクトホール７０ａ、７０ｂ、７０ｃ、７１ａ、７１ｂ、７１ｃ、７１ｄ、７２ａ、７２ｂ、７２ｃは、絶縁層だけを貫通する製造方法により形成される。これにより、ＳＲＡＭ回路の製造が容易になる。または、第２実施形態のように、反転ビット線配線金属層ＢＬＲをビット線配線金属層ＢＬと平面視において、重なったコンタクトホール（第２実施形態のコンタクトホール６２に対応する）を用いると、更にＳＲＡＭセル回路の縮小が可能になる。
３．第３実施形態では、第１実施形態におけるＳｉ柱６ａ、６ｂの中間に絶縁用のＳｉＯ２層３ａ、３ｂを必要としない。このため、図２Ａに対応する工程において、Ｓｉ柱６ｃの領域だけ、例えば酸素イオン（Ｏ＋）をＳｉＯ２層基板１上面より、例えば加速電圧１００～２００ＫＶ、ドーズ量２×１０１８／ｃｍ２にて、イオン注入を行いＳｉＯ２層３ｃを形成できる。このため、Ｓｉ柱６ａ、６ｂ領域は、キャリヤ移動度の低下に繋がる可能性のある高加速電圧酸素イオン注入がなされないので、Ｓｉ柱６ａ、６ｂに性能低下のないＳＧＴを容易に形成できる。また、このようにして、第１実施形態と同じく、Ｓｉ柱６ａ、６ｂの中間に絶縁用のＳｉＯ２層３ａ、３ｂを形成してもよい。ＳｉＯ２層３ａ、３ｂを形成してもＳＲＡＭセル回路の動作に不都合は生じない。
　（第４実施形態）
　以下、図５を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置について説明する。図５は本第４実施形態のＳＲＡＭセルの模式構造図を示す。
　図５に示すように、第１実施形態の図１Ｂと比較すると、Ｓｉ柱ＳＰ２に隣接してＳｉ柱ＳＰ４が形成されている。Ｓｉ柱ＳＰ４には、ＮチャネルＳＧＴ_Ｎｃ３が上部に形成され、ＮチャネルＳＧＴ_Ｎｃ４が下部に形成されている。ＮチャネルＳＧＴ_Ｎｃ３、Ｎｃ４はＳｉ柱ＳＰ４の中間にあるＳｉＯ２層Ｏｘ４で分離されている。ＳｉＯ２層Ｏｘ４の上部にドレインＮ＋層Ｎｄ３が形成されている。Ｓｉ柱ＳＰ４の頂部にソースＮ＋層Ｎｓ３が形成されている。Ｎ＋層Ｎｄ３、Ｎｓ３間のＳｉ柱ＳＰ４を囲んでゲートＧｎ３が形成されている。ＳｉＯ２層Ｏｘ４の下方にドレインＮ＋層Ｎｄ４が形成されている。Ｓｉ柱ＳＰ４の底部にソースＮ＋層Ｎｓ４が形成されている。Ｎ＋層Ｎｄ４、Ｎｓ４間のＳｉ柱ＳＰ４を囲んでゲートＧｎ４が形成されている。Ｎ＋層Ｎｓ１、Ｎｓ３が接続され、Ｎ＋層Ｎｄ１、Ｎｄ３が接続され、Ｎ＋層Ｎｄ２、Ｎｄ４が接続され、Ｎ＋層Ｎｓ２、Ｎｓ４が接続され、ゲートＧｎ１、Ｇｎ３が接続され、ゲートＧｎ２、Ｇｎ４が接続されている。
　図５に示すように、回路領域Ｃ１における駆動用ＮチャネルＳＧＴ_Ｎｃ１に並列にＮチャネルＳＧＴ_Ｎｃ３が接続されている。そして、回路領域Ｃ２における駆動用ＮチャネルＳＧＴ_Ｎｃ２に並列にＮチャネルＳＧＴ_Ｎｃ４が接続されている。これによって、ＳＲＡＭセル回路の駆動能力を大きくでき、高速ＳＲＡＭ回路が実現される。そして、本実施形態は、その他の実施形態にも適用できる。
　なお、第１実施形態では、ＳｉＯ２層基板１上にＳｉ柱６ａ、６ｂ、６ｃを形成してＳＲＡＭセル回路を形成したが、ＳｉＯ２層基板１の代わりにＳｉ基板を用いてもよい。この場合、Ｓｉ基板表層にＳｉ柱６ａ、６ｂ、６ｃ底部のソース、ドレインのＮ＋層、またはＰ＋層に対応したウエル構造を有することが好ましい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１の実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃのそれぞれに、２個のＳＧＴを形成してＳＲＡＭセル回路を形成したが、Ｓｉ柱６ａ、６ｂ、６ｃの上部、または下部に、他の回路を形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、ＳｉＯ２層基板１を用いているが、このＳｉＯ２層基板１の下部にＳｉ基板を用いたものを基板として用いてもよい。また、ＳｉＯ２層基板１、及び下部の基板は、ＳｉＯ２以外の絶縁材料層であってもよい。
　また、第１実施形態では、Ｎｉ層２１ａ、２１ｂのＮｉ原子によるＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂのシリサイド化に伴ってＮｉＳｉ層２８ａ、２８ｂを空間２５ａ、２５ｂ、２５ｃ内へ突起させた。このＮｉ層２１ａ、２１ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層の空間２５ａ、２５ｂ、２５ｃ内への突起を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、Ｎｉ層２１ａ、２１ｂの上にアクセプタ不純物を含んだＰ型ポリＳｉ層２２ａ、２２ｂを形成したが、Ｎｉ層２１ａ、２１ｂの下にアクセプタ不純物を含んだＰ型ポリＳｉ層２２ａ、２２ｂを形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、Ｎｉ層２１ａとＰ型ポリＳｉ層２２ａ、Ｎ＋型ポリＳｉ層２６ａ、そしてＮｉ層２１ｂとＰ型ポリＳｉ層２２ｂ、Ｎ＋型ポリＳｉ層２６ｂの積層を形成した後に、熱処理によって、ＮｉＳｉ層２８ａ、２８ｂを形成したが、Ｎｉ層２１ａ、２１ｂはＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂの上下のどちらに形成してもよい。また複数層のＮｉ層とポリＳｉ層から複数のＮｉＳｉ層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内でのＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ＋層３１ａ、３３ａ、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、図２Ｋにおける熱処理によって行った。これら、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内のＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ＋層３１ａ、３３ａ、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態では、Ｎ＋型ポリＳｉ層２６ａ、２６ｂを用いたが、アモルファス層であってもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、第１実施形態では、ＳｉＮ層１５、３５の単体材料層を用いて説明したが、複合材料層、例えば、下部にＳｉＯ２層、上部にＳｉＮ層を有する複合材料層を用いてもよい。また、ＳｉＮ層１５、３５に換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
　また、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
　また、上記各実施形態でのＳＲＡＭセル回路は、回路領域Ｃ１、Ｃ２が、ＣＭＯＳインバータ回路と選択ＮチャネルＳＧＴからなる回路構成の場合であるが、他の回路構成であっても、回路領域Ｃ１、Ｃ２が同じ回路構成でＳＲＡＭセル回路を形成するものであれば、本発明を適用することができる。
　また、第１実施形態では、ゲート導電層がＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第３実施形態では、Ｐ＋層７３ａ、Ｎ＋層７３ｂの表層にタングステン（Ｗ）層６９を形成している。このＷ層は、他の金属材料層でもよい。また、シリサイド層などの導体層であってもよい。また、Ｗ層６９、他の金属材料層、シリサイド層の底部は、ＳｉＯ２層基板１上面に接してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態のＳＲＡＭセル回路では、負荷トランジスタＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２に対応するＰチャネル型ＳＧＴが形成されたＳｉ柱６ａ（図１ＢのＳＰ１に対応する）と、駆動トランジスタＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２に対応するＮチャネル型ＳＧＴが形成されたＳｉ柱６ｂ（図１ＢのＳＰ２に対応する）とが、隣接して形成されている。これにより、選択トランジスタＮチャネルＳＧＴ_ＳＮ１、ＳＮ２に対応するＮチャネル型ＳＧＴが形成されたＳｉ柱６ｃ（図１ＢのＳＰ３に対応する）を、Ｓｉ柱６ａとＳｉ柱６ｂの間に形成する場合、平面視において、Ｓｉ柱６ａ、６ｂの外周に繋がったＴｉＮ層１８ａ、ＮｉＳｉ層３６ａを、Ｓｉ柱６ｃの外周に繋がったＴｉＮ層１８ｂ、ＮｉＳｉ層３６ｂを迂回して形成することによるＳＲＡＭセル回路領域の増大を防止できる。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第３実施形態では、Ｓｉ柱６ａ、６ｂの中間にＳｉＯ２層を設けなかったが、第１実施形態におけるＳｉＯ２層３ａ、３ｂを設けても、ＳＲＡＭセル回路動作には問題ない。
　また、第１実施形態では、図２Ｊに示すように、ＮｉＳｉ層２８ａ、２８ｂの間に、ＳｉＯ２層２３ａを設けているが、Ｓｉ柱６ａ、６ｂ、６ｃに形成される２つのＳＧＴは同じ導電型であるので、ＳｉＯ２層２３ａはなくてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、柱状半導体メモリ装置の製造方法によれば、高集積度な半導体装置が得られる。
Ｐｃ１、Ｐｃ２　ＰチャネルＳＧＴ
Ｎｃ１、Ｎｃ２、Ｎｃ３、Ｎｃ４、ＳＮ１、ＳＮ２　ＮチャネルＳＧＴ
ＢＬｔ　ビット線端子
ＢＬＲｔ　反転ビット線端子
ＷＬｔ　ワード線端子
Ｖｓｓ　グランド端子
Ｖｄｄ　電源端子
Ｃ１、Ｃ２　回路領域
Ｇｐ１、Ｇｐ２、Ｇｎ１、Ｇｎ２、Ｇｎ３、Ｇｎ４、Ｇｓ１、Ｇｓ２　ゲート
１　ＳｉＯ２層基板
２、２ａ１、２ａ２、２ａ３、２ｂ１，２ｂ２，２ｂ３、４、４ａ、４ｂ、４ｃ、５０　　ｉ層
Ｎｓ１、Ｎｓ２、Ｎｄ１、Ｎｄ２、Ｓｄ１、Ｓｄ２、ＮＳ１、ＮＤ、ＳＳ１、ＳＤ１、ＳＤ２、ＳＳ２、８ｂ、８ｃ、８ｂｂ、８ｃｃ、３１ｂ、３１ｃ、３３ｂ、３３ｃ、３８ｂ、３８ｃ、５１、５１ａ、７３ｂ　Ｎ＋層
８ａ、８ａａ、３８ａ、３１ａ、３３ａ、７３ａ、Ｐｄ１、Ｐｄ２、Ｐｓ１、Ｐｓ２、ＰＤ１、ＰＤ２、ＰＳ　Ｐ＋層
Ｏｘ１、Ｏｘ２，Ｏｘ３，３、３ａ、３ｂ、３ｃ、５、５ａ、５ｂ、５ｃ、７ａ、７ｂ、７ｃ、１０、１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２３ａ、２３ｂ、２３ａａ、２３ｂｂ、３７、３９、４１ａ、４１ｂ、４４、４６、４８、５３ａ、５３ｂ、５６、６０、６２、６４　ＳｉＯ２層
ＳＰ１、ＳＰ２、ＳＰ３、６ａ、６ｂ、６ｃ　Ｓｉ柱
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ　ＨｆＯ２層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、５１、７４ａ、７４ｂ、７７ａ、７７ｂ　ＴｉＮ層
１５、３５　ＳｉＮ層
１６、２７　レジスト層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ　ＴｉＯ層
２１ａ、２１ｂ　Ｎｉ層
２２ａ、２２ｂ　Ｐ型ポリＳｉ層
２６ａ、２６ｂ　Ｎ＋型ポリＳｉ層
２５ａ、２５ｂ、２５ｃ　空間
２８ａ、２８ｂ、２８ａａ、２８ｂｂ、３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃ、３６ａ、３６ｂ、５２ａ、５２ｂ、７５ａ、７５ｂ、７５ｃ、７６ａ、７６ｂ、７６ｃ、７７ａ　ＮｉＳｉ層
４０ａ、４０ｂ、４０ｃ、４０ｄ、４５ａ、４５ｂ、４７、４９ａ、４９ｂ、５５ａ、５５ｂ、５５ｃ、６１、６３、７０ａ、７０ｂ、７０ｃ、７１ａ、７１ｂ、７１ｃ、７１ｄ、７２ａ、７２ｂ、７２ｃ　コンタクトホール
４２ａ、４２ｂ、５７ａ、５７ｂ、７８ａ、７８ｂ　配線金属層
ＶＤＤ　電源配線金属層
ＶＳＳ　グランド配線金属層
ＷＬ　ワード線配線金属層
ＢＬ　ビット線配線金属層
ＢＬＲ、ＢＬＲ２　反転ビット線配線金属層

Claims (18)

  1. 　基板上に、前記基板表面に対して垂直方向に立った第１の半導体柱と、第２の半導体柱と、第３の半導体柱と、
    　前記第１の半導体柱内に、互いに離れて形成された、ドレインとなるアクセプタ不純物を含む第１の不純物領域とソースとなるアクセプタ不純物を含む第２の不純物領域と、
    　前記垂直方向において、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の部分を囲んだ第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
    　前記第１の半導体柱内で前記第１の不純物領域及び前記第２の不純物領域より下に、互いに離れて形成された、ドレインとなるアクセプタ不純物を含む第３の不純物領域とソースとなるアクセプタ不純物を含む第４の不純物領域と、
    　前記垂直方向において、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の部分を囲んだ第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
    　前記第２の半導体柱内に、互いに離れて形成された、ドレインとなるドナー不純物を含む第５の不純物領域とソースとなるドナー不純物を含む第６の不純物領域と、
    　前記垂直方向において、前記第５の不純物領域と前記第６の不純物領域との間の前記第２の半導体柱の部分を囲んだ第３のゲート絶縁層と、
    　前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、
    　前記第２の半導体柱内で前記第５の不純物領域及び前記第６の不純物領域より下に、互いに離れて形成された、ドレインとなるドナー不純物を含む第７の不純物領域とソースとなるドナー不純物を含む第８の不純物領域と、
    　前記垂直方向において、前記第７の不純物領域と前記第８の不純物領域との間の前記第２の半導体柱の部分を囲んだ第４のゲート絶縁層と、
    　前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、
    　前記第３の半導体柱内に、互いに離れて形成された、ドレインとなるドナー不純物を含む第９の不純物領域とソースとなるドナー不純物を含む第１０の不純物領域と、
    　前記垂直方向において、前記第９の不純物領域と前記第１０の不純物領域との間の前記第３の半導体柱の部分を囲んだ第５のゲート絶縁層と、
    　前記第５のゲート絶縁層を囲んだ第５のゲート導体層と、
    　前記第３の半導体柱内で前記第９の不純物領域及び前記第１０の不純物領域より下に、互いに離れて形成された、ドレインとなるドナー不純物を含む第１１の不純物領域とソースとなるドナー不純物を含む第１２の不純物領域と、
    　前記垂直方向において、前記第１１の不純物領域と前記第１２の不純物領域との間の前記第３の半導体柱を囲んだ第６のゲート絶縁層と、
    　前記第６のゲート絶縁層を囲んだ第６のゲート導体層と、
    　前記第３の半導体柱内で、前記第９の不純物領域及び前記第１０の不純物領域のうち前記垂直方向において下にあるものと前記第１１の不純物領域及び前記第１２の不純物領域のうち前記垂直方向において上にあるものとの間に、第１の層間絶縁層と、を備え、
    　ドレインとなる前記第１の不純物領域と、ソースとなる前記第２の不純物領域と、前記第１のゲート絶縁層と、前記第１のゲート導体層とより、第１のＳＧＴ（Surrounding Gate MOS Transistor)が構成され、
    　ドレインとなる前記第３の不純物領域と、ソースとなる前記第４の不純物領域と、前記第２のゲート絶縁層と、前記第２のゲート導体層とより、第２のＳＧＴが構成され、
    　ドレインとなる前記第５の不純物領域と、ソースとなる前記第６の不純物領域と、前記第３のゲート絶縁層と、前記第３のゲート導体層とより、第３のＳＧＴが構成され、
    　ドレインとなる前記第７の不純物領域と、ソースとなる前記第８の不純物領域と、前記第４のゲート絶縁層と、前記第４のゲート導体層とより、第４のＳＧＴが構成され、
    　ドレインとなる前記第９の不純物領域と、ソースとなる前記第１０の不純物領域と、前記第５のゲート絶縁層と、前記第５のゲート導体層とより、第５のＳＧＴが構成され、
    　ドレインとなる前記第１１の不純物領域と、ソースとなる前記第１２の不純物領域と、前記第６のゲート絶縁層と、前記第６のゲート導体層とより、第６のＳＧＴが構成され、
    　前記第１の不純物領域と、前記第５の不純物領域と、前記第９の不純物領域とが、第１の配線導体層に繋がり、
    　前記第２のゲート導体層と、前記第４のゲート導体層とが、第２の配線導体層に繋がり、
    　前記第１の配線導体層と、前記第２の配線導体層とが、繋がり、
    　前記第３の不純物領域と、前記第７の不純物領域と、前記第１１の不純物領域とが、第３の配線導体層に繋がり、
    　前記第１のゲート導体層と、前記第３のゲート導体層とが、第４の配線導体層に繋がり、
    　前記第３の配線導体層と、前記第４の配線導体層とが、繋がり、
    　前記第５のゲート導体層と、前記第６のゲート導体層とが繋がって、
    　ＳＲＡＭセル回路が形成されている、
    　ことを特徴とする柱状半導体メモリ装置。
  2. 　前記第１の半導体柱の中間に形成された第２の層間絶縁層と、
    　前記第２の半導体柱の中間に形成された第３の層間絶縁層と、をさらに備え、
    　前記第２の層間絶縁層の上方に繋がって、前記第１の不純物領域があり、
    　前記第１の不純物領域の上方に前記第２の不純物領域が形成され、
    　前記第２の層間絶縁層の下方に繋がって、前記第３の不純物領域があり、
    　前記第３の不純物領域の下方に前記第４の不純物領域が形成され、
    　前記第３の層間絶縁層の上方に繋がって、前記第５の不純物領域があり、
    　前記第５の不純物領域の上方に前記第６の不純物領域が形成され、
    　前記第３の層間絶縁層の下方に繋がって、前記第７の不純物領域があり、
    　前記第７の不純物領域の下方に前記第８の不純物領域が形成され、
    　前記第３の半導体柱の中間に形成された前記第１の層間絶縁層の上方に繋がって、前記第９の不純物領域があり、
    　前記第９の不純物領域の上方に前記第１０の不純物領域が形成され、
    　前記第１の層間絶縁層の下方に繋がって、前記第１１の不純物領域があり、
    　前記第１１の不純物領域の下方に前記第１２の不純物領域が形成され、
    　前記第２の不純物領域と、前記第４の不純物領域とが、電源配線導体層に繋がり、
    　前記第６の不純物領域と、前記第８の不純物領域とが、グランド配線導体層に繋がり、
    　前記第５のゲート導体層と、前記第６のゲート導体層とが、ワード線配線導体層に繋がり、
    　前記第１０の不純物領域及び前記第１１の不純物領域の一方がビット線配線導体層に繋がり、他方が反転ビット線配線導体層に繋がっている、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  3. 　前記第１の半導体柱の中間に形成された第４の層間絶縁層と、
    　前記第２の半導体柱の中間に形成された第５の層間絶縁層と、をさらに備え、
    　前記第４の層間絶縁層の上方に繋がって、前記第２の不純物領域があり、
    　前記第２の不純物領域の上方に前記第１の不純物領域が形成され、
    　前記第４の層間絶縁層の下方に繋がって、前記第４の不純物領域があり、
    　前記第４の不純物領域の下方に前記第３の不純物領域が形成され、
    　前記第５の層間絶縁層の上方に繋がって、前記第６の不純物領域があり、
    　前記第６の不純物領域の上方に前記第５の不純物領域が形成され、
    　前記第５の層間絶縁層の下方に繋がって、前記第８の不純物領域があり、前記第８の不純物領域の下方に前記第７の不純物領域が形成され、
    　前記第３の半導体柱の中間に形成された前記第１の層間絶縁層の上方に繋がって、前記第１０の不純物領域があり、
    　前記第１０の不純物領域の上方に前記第９の不純物領域が形成され、前記第１の層間絶縁層の下方に繋がって、前記第１２の不純物領域があり、
    　前記第１２の不純物領域の下方に前記第１１の不純物領域が形成され、
    　前記第２の不純物領域と、前記第４の不純物領域とが、電源配線導体層に繋がり、
    　前記第６の不純物領域と、前記第８の不純物領域とが、グランド配線導体層に繋がり、
    　前記第５のゲート導体層と、前記第６のゲート導体層とが、ワード線配線導体層に繋がり、
    　前記第１０の不純物領域及び前記第１１の不純物領域との一方がビット線配線導体層に繋がり、他方が反転ビット線配線導体層に繋がっている、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  4. 　前記第２の不純物領域と、前記第４の層間絶縁層と、前記第４の不純物領域との代わりに、アクセプタ不純物を含んだ第１３の不純物領域が形成され、
    　前記第６の不純物領域と、前記第５の層間絶縁層と、前記第８の不純物領域との代わりに、ドナー不純物を含んだ第１４の不純物領域が形成され、
    　前記第１３の不純物領域が前記電源配線導体層に繋がり、
    　前記第１４の不純物領域が前記グランド配線導体層に繋がっている、
    　ことを特徴とする請求項３に記載の柱状半導体メモリ装置。
  5. 　前記第２の半導体柱に隣接した第４の半導体柱と、
    　前記第４の半導体柱内に、互いに離れて形成された、ドレインとなるドナー不純物を含む第１５の不純物領域とソースとなるドナー不純物を含む第１６の不純物領域と、
    　前記垂直方向において、前記第１５の不純物領域と前記第１６の不純物領域との間の前記第４の半導体柱の部分を囲んだ第７のゲート絶縁層と、
    　前記第７のゲート絶縁層を囲んだ第７のゲート導体層と、
    　前記第４の半導体柱内で前記第１５の不純物領域及び前記第１６の不純物領域より下に、互いに離れて形成された、ドレインとなるドナー不純物を含む第１７の不純物領域とソースとなるドナー不純物を含む第１８の不純物領域と、
    　前記垂直方向において、前記第１７の不純物領域と前記第１８の不純物領域との間の前記第４の半導体柱の部分を囲んだ第８のゲート絶縁層と、
    　前記第８のゲート絶縁層を囲んだ第８のゲート導体層と、をさらに備え、
    　前記第５の不純物領域と、前記第１５の不純物領域が接続され、
    　前記第６の不純物領域が、前記第１６の不純物領域に接続され、
    　前記第７の不純物領域が、前記第１７の不純物領域に接続され、
    　前記第８の不純物領域が、前記第１８の不純物領域に接続され、
    　前記第３のゲート導体層が、前記第７のゲート導体層に接続され、
    　前記第４のゲート導体層が、前記第８のゲート導体層に接続されている、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  6. 　前記第１の半導体柱と、前記第２の半導体柱とが隣接して形成されている、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  7. 　平面視において、前記第３の配線導体層の少なくとも一部と、前記第１の配線導体層の少なくとも一部と、前記第４の配線導体層の少なくとも一部とは、この順に、互いに重なって形成されており、
    　前記第１の配線導体層の前記少なくとも一部と前記第４の配線導体層の前記少なくとも一部とを貫通し、前記第３の配線導体層の前記少なくとも一部に繋がる第１のコンタクトホールと、
    　前記第１のコンタクトホール内部に面した前記第１の配線導体層の側面に設けられた第１の分離絶縁層と、
    　前記第１のコンタクトホールを介して、前記第３の配線導体層と前記第４の配線導体層とを接続する第３配線導体層・第４配線導体層接続配線導体層と、をさらに有する、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  8. 　平面視において、前記第２の配線導体層の少なくとも一部と、前記第３の配線導体層の少なくとも一部と、前記第１の配線導体層の少なくとも一部とは、この順に、互いに重なって形成されており、
    　前記第１の配線導体層の前記少なくとも一部と前記第３の配線導体層の前記少なくとも一部とを貫通し、前記第２の配線導体層の前記少なくとも一部に繋がる第２のコンタクトホールと、
    　前記第２のコンタクトホール内部に面した前記第３の配線導体層の側面に設けられた第２の分離絶縁層と、
    　前記第２のコンタクトホールを介して、前記第１の配線導体層と前記第２の配線導体層とを接続する第１配線導体層・第２配線導体層接続配線導体層と、をさらに有する、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  9. 　平面視において、前記ビット線配線導体層の少なくとも一部と前記反転ビット線配線導体層の少なくとも一部とは互いに重なって形成されており、
    　前記ビット線配線導体層の前記少なくとも一部と前記反転ビット線配線導体層の前記少なくとも一部のうち垂直方向において下方にあるものを貫通する第３のコンタクトホールと、
    　前記第３のコンタクトホール内部に面した、前記ビット線配線導体層の前記少なくとも一部と前記反転ビット線配線導体層の前記少なくとも一部のうち貫通されたものの側面にある第３の分離絶縁層と、
    　前記第３のコンタクトホールを介して、前記ビット線配線導体層の前記少なくとも一部と前記反転ビット線配線導体層の前記少なくとも一部のうち貫通されていないものと、前記第１０の不純物領域又は前記第１１の不純物領域とを接続する、第３の信号配線層と、をさらに有する、
    　ことを特徴とする請求項２又は請求項３に記載の柱状半導体メモリ装置。
  10. 　基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と、第２の半導体柱と、垂直方向の中間に第１の層間絶縁層を有する第３の半導体柱とを、形成する半導体柱形成工程と、
    　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との、それぞれを囲んでゲート絶縁層を形成するゲート絶縁層形成工程と、
    　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との、それぞれを囲んだ前記ゲート絶縁層を囲んで第１の導体層を形成する第１導体層形成工程と、
    　前記第１の半導体柱の底部にアクセプタ不純物を含む第１の不純物領域と、前記第２の半導体柱の底部にドナー不純物を含む第２の不純物領域と、前記第３の半導体柱の底部にドナー不純物を含む第３の不純物領域とを、形成する第１不純物領域・第２不純物領域・第３不純物領域形成工程と、
    　前記第１の層間絶縁層より前記垂直方向の下方において、前記第１の導体層を、前記第１の半導体柱と、前記第２の半導体柱との外周を囲み、且つ繋がった第２の導体層と、前記第３の半導体柱の外周を囲んだ第３の導体層に分離する第２導体層・第３導体層形成工程と、
    　前記第１の導体層と、前記ゲート絶縁層とのエッチングを、前記垂直方向において、前記第１の層間絶縁層を挟んで上下端を有した高さで行って、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との外周に開口部を形成する開口部形成工程と、
    　前記垂直方向において、前記第１の層間絶縁層の位置の下方に繋がって、前記開口部からの熱拡散により、前記第１の半導体柱におけるアクセプタ不純物を含んだ第４の不純物領域と、前記第２の半導体柱におけるドナー不純物を含んだ第５の不純物領域と、前記第３の半導体柱におけるドナー不純物を含んだ第６の不純物領域とを、形成する第４不純物領域・第５不純物領域・第６不純物領域形成工程と、
    　前記垂直方向において、前記第１の層間絶縁層の位置の上方に繋がって、前記開口部からの熱拡散により、前記第１の半導体柱におけるアクセプタ不純物を含んだ第７の不純物領域と、前記第２の半導体柱におけるドナー不純物を含んだ第８の不純物領域と、前記第３の半導体柱におけるドナー不純物を含んだ第９の不純物領域とを、形成する第７不純物領域・第８不純物領域・第９不純物領域形成工程と、
    　前記第１の層間絶縁層より前記垂直方向の上方において、前記第１の導体層を、前記第１の半導体柱と、前記第２の半導体柱との外周を囲み、且つ繋がった第４の導体層と、前記第３の半導体柱の外周を囲んだ第５の導体層に分離する第４導体層・第５導体層形成工程と、
    　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱との、頂部の前記第１の導体層と、前記ゲート絶縁層を除去し、そして前記第１の半導体柱の頂部にアクセプタ不純物を含む第１０の不純物領域と、前記第２の半導体柱の頂部にドナー不純物を含む第１１の不純物領域と、前記第３の半導体柱の頂部にドナー不純物を含む第１２の不純物領域とを、形成する第１０不純物領域・第１１不純物領域・第１２不純物領域形成工程と、
    　ＳＧＴ（Surrounding Gate MOS Transistor）のドレインとなる、前記垂直方向において同じ高さで繋がる、前記第７の不純物領域、前記第８の不純物領域、前記第９の不純物領域、または前記第１０の不純物領域、前記第１１の不純物領域、前記第１２の不純物領域と、前記第２の導体層とを、繋げる工程と、
    　ＳＧＴのドレインとなる、前記垂直方向において同じ高さで繋がる、前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、または前記第４の不純物領域、前記第５の不純物領域、前記第６の不純物領域と、前記第４の導体層とを、繋げる工程と、
    　前記第３の導体層と、前記第５の導体層とを、繋げる工程と、を備える、
    　ことを特徴とする柱状半導体メモリ装置の製造方法。
  11. 　前記第４の不純物領域、前記第５の不純物領域、前記第６の不純物領域、前記第７の不純物領域、前記第８の不純物領域、前記第９の不純物領域をＳＧＴのドレインとしてＳＲＡＭセル回路が形成され、
    　前記第１の半導体柱の、前記第４の不純物領域と、前記第７の不純物領域との、間に第２の層間絶縁層を形成する第２層間絶縁層形成工程と、
    　前記第２の半導体柱の、前記第５の不純物領域と、前記第８の不純物領域との、間に第３の層間絶縁層を形成する第３層間絶縁層形成工程と、をさらに備える、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
  12. 　前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第１０の不純物領域、前記第１１の不純物領域、前記第１２の不純物領域をＳＧＴのドレインとしてＳＲＡＭセル回路が形成され、
    　前記第１の半導体柱の、前記第４の不純物領域と、前記第７の不純物領域との、間に第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
    　前記第２の半導体柱の、前記第５の不純物領域と、前記第８の不純物領域との、間に第５の層間絶縁層を形成する第５層間絶縁層形成工程と、をさらに備える、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
  13. 　前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第１０の不純物領域、前記第１１の不純物領域、前記第１２の不純物領域をＳＧＴのドレインとしてＳＲＡＭセル回路を形成する、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
  14. 　前記第２の半導体柱に隣接して、前記垂直方向に立った第４の半導体柱を形成する第４半導体柱形成工程と、
    　前記第４の半導体柱の底部に、前記第２の不純物領域に繋がった、ドナー不純物を含んだ第１３の不純物領域を形成する第１３不純物領域形成工程と、
    　前記第４の半導体柱の下部に、前記第４の半導体柱を囲み、且つ前記第２の導体層に繋がった、第６の導体層を形成する第６導体層形成工程と、
    　前記第４の半導体柱に、前記垂直方向において前記第５の不純物領域と同じ高さに、前記第５の不純物領域に繋がった、ドナー不純物を含んだ第１４の不純物領域を形成する第１４不純物領域形成工程と、
    　前記第４の半導体柱に、前記垂直方向において前記第８の不純物領域と同じ高さに、前記第８の不純物領域に繋がった、ドナー不純物を含んだ第１５の不純物領域を形成する第１５不純物領域形成工程と、
    　前記第４の半導体柱に、前記第４の半導体柱を囲み、且つ前記第４の導体層に繋がった、第７の導体層を形成する第７導体層形成工程と、
    　前記第４の半導体柱の頂部に、前記第１１の不純物領域に繋がった、ドナー不純物を含んだ第１６の不純物領域を形成する第１６不純物領域形成工程と、をさらに備える、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
  15. 　前記垂直方向において同じ高さにある、前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域との形成、及び前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域との形成を、アクセプタまたはドナー不純物を含んだ拡散材料層からの熱拡散により行い、前記拡散材料層をＳＲＡＭ回路の配線導体層に用いる工程、をさらに備える、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
  16. 　前記半導体柱形成工程において、前記第１の半導体柱と前記第２の半導体柱とを隣接して形成する、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
  17. 　前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域とを繋げた第１の配線導体層を、該第１の配線導体層の少なくとも一部が前記第２の導体層の少なくとも一部と平面視において重なるように、形成する第１配線導体層形成工程と、
    　前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とを繋げた第２の配線導体層を、該第２の配線導体層の少なくとも一部と、前記第１の配線導体層の前記少なくとも一部と、前記第２の導体層の前記少なくとも一部とが平面視において互いに重なるように形成する第２配線導体層形成工程と、
    　前記第１の配線導体層の前記少なくとも一部と、前記第２の配線導体層の前記少なくとも一部とを貫通し、前記第２の導体層の前記少なくとも一部に繋がる第１のコンタクトホールを形成する第１コンタクトホール形成工程と、
    　前記第１のコンタクトホール内部に面した、前記第２の配線導体層の側面に第１の分離絶縁層を形成する第１分離絶縁層形成工程と、
    　前記第１のコンタクトホールを介して、前記第１の配線導体層と、前記第２の導体層とを接続する第１配線導体層・第２導体層接続配線導体層を形成する工程と、を有する、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
  18. 　前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域とを繋げた第３の配線導体層を、該第３の配線導体層の少なくとも一部が前記第４の導体層の少なくとも一部と平面視において重なるように、形成する第３配線導体層形成工程と、
    　前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とを繋げた第４の配線導体層を、該第４の配線導体層の少なくとも一部と、前記第３の配線導体層の前記少なくとも一部と、前記第４の導体層の前記少なくとも一部とが互いに平面視において重なるように形成する第４配線導体層形成工程と、
    　前記第３の配線導体層の前記少なくとも一部と、前記第４の導体層の前記少なくとも一部とを貫通し、前記第４の配線導体層の前記少なくとも一部に繋がる第２のコンタクトホールを形成する第２コンタクトホール形成工程と、
    　前記第２のコンタクトホール内部に面した、前記第３の配線導体層の側面に第２の分離絶縁層を形成する第２分離絶縁層形成工程と、
    　前記第２のコンタクトホールを介して、前記第４の導体層と、前記第４の配線導体層とを接続する第４導体層・第４配線導体層接続配線導体層を形成する工程と、を有する、
    　ことを特徴とする請求項１０に記載の柱状半導体メモリ装置の製造方法。
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