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CN117253908A - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

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CN117253908A
CN117253908A CN202210644481.4A CN202210644481A CN117253908A CN 117253908 A CN117253908 A CN 117253908A CN 202210644481 A CN202210644481 A CN 202210644481A CN 117253908 A CN117253908 A CN 117253908A
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CN
China
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semiconductor channel
layer
semiconductor
forming
dielectric layer
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CN202210644481.4A
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张世明
文浚硕
肖德元
洪玟基
李庚泽
金若兰
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Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
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Abstract

本公开实施例公开了一种半导体结构及其制造方法，半导体结构包括：基底、第一栅极结构、第二栅极结构和覆盖层。基底包括分立的半导体通道，半导体通道设置于基底的顶部且沿竖直方向延伸。第一栅极结构设置于半导体通道的第一区域且环绕半导体通道。第二栅极结构设置于半导体通道的第二区域，包括环结构和至少一个桥结构，其中，环结构环绕半导体通道，至少一个桥结构贯穿半导体通道，且沿贯穿方向延伸至环结构的内壁。覆盖层位于相邻的半导体通道之间的间隔区域。覆盖层包括沿竖直方向延伸的第一连通孔，半导体通道的顶部以及靠近顶部的部分侧壁被第一连通孔暴露。本公开实施例能够提高半导体结构整体的电学性能。

Description

一种半导体结构及其制造方法
技术领域
本公开涉及但不限于一种半导体结构及其制造方法。
背景技术
随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要提高小尺寸的功能器件的电学性能。
利用垂直的全环绕栅极(VGAA，Vertical Gate All Around)晶体管结构作为动态存储器的选择晶体管(access transistor)时，可以实现更高的密度效率。然而，相关技术中，与选择晶体管相关的半导体结构的性能较低。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构及其制造方法，能够提高半导体结构整体的电学性能。
本公开实施例的技术方案是这样实现的：
本公开实施例提供了一种半导体结构，包括：
基底，包括分立的半导体通道；所述半导体通道设置于所述基底的顶部，且沿竖直方向延伸，所述半导体通道包括第一区域和第二区域；
第一栅极结构，设置于所述半导体通道的第一区域，环绕所述半导体通道；
第二栅极结构，设置于所述半导体通道的第二区域，包括环结构和至少一个桥结构，其中，所述环结构环绕所述半导体通道，所述至少一个桥结构贯穿所述半导体通道，且沿贯穿方向延伸至所述环结构的内壁；
覆盖层，位于相邻的所述半导体通道之间的间隔区域；所述覆盖层包括沿所述竖直方向延伸的第一连通孔，所述半导体通道的顶部以及靠近顶部的部分侧壁被所述第一连通孔暴露。
上述方案中，所述第一连通孔的中部孔径大于其顶部孔径或底部孔径。
上述方案中，所述覆盖层的顶部高于所述半导体通道的顶部。
上述方案中，所述覆盖层的材料为氮化硼硅SiBxNy，其中，(y-x)小于或等于2。
上述方案中，所述第二区域位于所述第一区域上方，且所述环结构的顶部低于所述半导体通道的顶部；所述环结构的顶部被所述覆盖层覆盖。
上述方案中，所述半导体结构还包括：介质层；所述介质层包括：第一部分、第二部分和第三部分；所述介质层的第一部分位于所述第一栅极结构和所述半导体通道之间；所述介质层的第二部分位于所述第二栅极结构和所述半导体通道之间；所述介质层的第三部分位于所述介质层的第一部分和所述介质层的第二部分之间；所述介质层的第三部分的厚度大于所述介质层的第一部分的厚度，所述介质层的第一部分的厚度大于所述介质层的第二部分的厚度。
上述方案中，所述第二栅极结构包括至少两个所述桥结构，所述至少两个桥结构沿所述竖直方向堆叠设置。
上述方案中，每个所述桥结构的宽度均小于所述半导体通道的宽度。
上述方案中，所述第一栅极结构沿所述竖直方向的长度大于所述环结构沿所述竖直方向的长度；所述环结构的厚度大于所述第一栅极结构的厚度。
本公开实施例还提供了一种半导体结构的制造方法，包括：提供基底，所述基底上包括分立的半导体通道，所述半导体通道设置于所述基底的顶部，且沿竖直方向延伸，所述半导体通道包括第一区域和第二区域；在所述半导体通道的第一区域形成第一栅极结构，所述第一栅极结构环绕所述半导体通道；在所述半导体通道的第二区域形成第二栅极结构；所述第二栅极结构包括环结构和至少一个桥结构，其中，所述环结构环绕所述半导体通道，所述至少一个桥结构贯穿所述半导体通道，且沿贯穿方向延伸至所述环结构的内壁；形成覆盖层；所述覆盖层位于相邻的所述半导体通道之间的间隔区域；所述覆盖层包括沿所述竖直方向延伸的第一连通孔，所述半导体通道的顶部以及靠近顶部的部分侧壁被所述第一连通孔暴露。
上述方案中，形成所述覆盖层的步骤包括：沉积初始覆盖层；在所述初始覆盖层上，沉积第一牺牲层；在所述第一牺牲层上，形成图形化的第一掩膜；所述第一掩膜包括第二连通孔，所述第二连通孔一一对应于所述半导体通道；根据所述第二连通孔进行刻蚀，以暴露出所述半导体通道的顶部，在所述初始覆盖层中形成所述第一连通孔，从而形成所述覆盖层。
上述方案中，形成所述第一栅极结构的步骤包括：刻蚀所述半导体通道的部分侧壁，使所述第一区域的宽度和所述第二区域的宽度均小于所述半导体通道的底部宽度；在所述半导体通道的侧壁上形成第一初始介质层；所述第一初始介质层位于所述第一区域上的部分形成介质层的第一部分，所述介质层的第一部分位于所述第一栅极结构和所述半导体通道之间；环绕所述第一初始介质层的侧壁，形成第一栅极层；刻蚀所述第一栅极层，形成所述第一栅极结构。
上述方案中，若所述第二栅极结构包括一个所述桥结构，则形成所述第二栅极结构的步骤包括：在所述半导体通道内形成凹槽；形成第二牺牲层于所述凹槽内；形成填充层于所述凹槽内，所述填充层位于所述第二牺牲层上，且所述填充层填满剩余的所述凹槽。
上述方案中，若所述第二栅极结构包括至少两个所述桥结构，则形成所述第二栅极结构的步骤包括：在所述半导体通道内形成凹槽；形成第二牺牲层于所述凹槽内；形成填充层于所述凹槽内，所述填充层位于所述第二牺牲层上；继续在所述凹槽内依次形成所述第二牺牲层和所述填充层，最终以所述填充层填充至所述凹槽的顶部。
上述方案中，形成所述第二栅极结构的步骤还包括：移除所述第二牺牲层，形成贯穿孔；所述贯穿孔贯穿所述半导体通道；在所述半导体通道的所述第二区域的侧壁以及所述贯穿孔的内壁上，形成第二初始介质层；所述第二初始介质层位于所述第二区域上的部分形成介质层的第二部分，所述介质层的第二部分位于所述第二栅极结构和所述半导体通道之间；环绕所述第二初始介质层的侧壁，以及填充所述贯穿孔，形成第二栅极层；其中，所述第二栅极层填充所述贯穿孔的部分形成所述桥结构；刻蚀所述第二栅极层环绕所述第二初始介质层的侧壁的部分，形成所述环结构。
由此可见，本公开实施例提供了一种半导体结构及其制造方法，半导体结构包括：基底、第一栅极结构、第二栅极结构和覆盖层。基底包括分立的半导体通道，半导体通道设置于基底的顶部，且沿竖直方向延伸。第一栅极结构设置于半导体通道的第一区域，环绕半导体通道。第二栅极结构设置于半导体通道的第二区域，包括环结构和至少一个桥结构，其中，环结构环绕半导体通道，至少一个桥结构贯穿半导体通道，且沿贯穿方向延伸至环结构的内壁。覆盖层位于相邻的半导体通道之间的间隔区域，覆盖层包括沿竖直方向延伸的第一连通孔，半导体通道的顶部以及靠近顶部的部分侧壁被第一连通孔暴露。这样，半导体通道和第一栅极结构可以形成第一晶体管，半导体通道和第二栅极结构可以形成第二晶体管，第一连通孔内可以形成电容。第一晶体管的栅极和第二晶体管的栅极均可接收控制信号，受控的结构增多；第二栅极结构包括了环绕半导体通道的环结构以及贯穿半导体通道的桥结构，第二栅极结构对半导体通道的覆盖面积被增大，第二晶体管的栅极控制能力得到提高；第一连通孔暴露出半导体通道的顶部以及靠近顶部的部分侧壁，电容与半导体通道的接触面积被增大，接触电阻被降低。从而，本公开实施例提高了半导体结构整体的电学性能。
附图说明
图1为本公开实施例提供的一种半导体结构的示意图一；
图2为本公开实施例提供的一种半导体结构的示意图二；
图3为本公开实施例提供的一种半导体结构的示意图三；
图4为本公开实施例提供的一种半导体结构的示意图四；
图5为本公开实施例提供的一种半导体结构的示意图五；
图6为本公开实施例提供的一种半导体结构的示意图六；
图7为本公开实施例提供的一种半导体结构的示意图七；
图8为本公开实施例提供的一种半导体结构的制造方法的示意图一；
图9为本公开实施例提供的一种半导体结构的制造方法的示意图二；
图10为本公开实施例提供的一种半导体结构的制造方法的示意图三；
图11为本公开实施例提供的一种半导体结构的制造方法的示意图四；
图12为本公开实施例提供的一种半导体结构的制造方法的示意图五；
图13为本公开实施例提供的一种半导体结构的制造方法的示意图六；
图14为本公开实施例提供的一种半导体结构的制造方法的示意图七；
图15为本公开实施例提供的一种半导体结构的制造方法的示意图八；
图16为本公开实施例提供的一种半导体结构的制造方法的示意图九；
图17为本公开实施例提供的一种半导体结构的制造方法的示意图十；
图18为本公开实施例提供的一种半导体结构的制造方法的示意图十一；
图19为本公开实施例提供的一种半导体结构的制造方法的示意图十二；
图20为本公开实施例提供的一种半导体结构的制造方法的示意图十三。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
图1和图2是本公开实施例提供的半导体结构一个可选的结构示意图，图1为俯视图，图2为沿图1中剖视线A-A1截取的剖视图。
参考图1和图2，半导体结构80包括：基底00、第一栅极结构10、第二栅极结构20和覆盖层31。其中：
基底00，包括分立的半导体通道01；半导体通道01设置于基底00的顶部，且沿竖直方向Z延伸，半导体通道01包括第一区域011和第二区域012；
第一栅极结构10，设置于半导体通道01的第一区域011，环绕半导体通道01；
第二栅极结构20，设置于半导体通道01的第二区域012，包括环结构201和至少一个桥结构202，其中，环结构201环绕半导体通道01，至少一个桥结构202贯穿半导体通道01，且沿贯穿方向延伸至环结构201的内壁；
覆盖层31，位于相邻的半导体通道01之间的间隔区域；覆盖层31包括沿竖直方向Z延伸的第一连通孔311，半导体通道01的顶部以及靠近顶部的部分侧壁被第一连通孔311暴露。
需要说明的是，图1示出的第一方向X和第二方向Y均垂直于图2示出的竖直方向Z。第一方向X和第二方向Y之间可以互相垂直，也可以为任意夹角，后续以第一方向X垂直于第二方向Y进行示例性说明。
本公开实施例中，基底00可以包括半导体材料中的至少一种，例如，硅(Si)、锗(Ge)、硅锗(SiGe)等IV族元素，或者，砷化镓(GaAs)、砷化铝镓(AlGaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)等III-V族化合物，后续以基底00包括硅元素进行示例性说明。
半导体通道01中可以具有掺杂元素，以提高半导体通道01的导电性。其中，掺杂元素可以为P型掺杂元素或者N型掺杂元素，N型掺杂元素可以为砷(As)元素、磷(P)元素或者锑(Sb)元素中的至少一种，P型掺杂元素可以为硼(B)元素、铟(In)元素或者镓(Ga)元素中的至少一种。
第一栅极结构10和第二栅极结构20的材料可以是氮化钛(TiN)，也可以是氮化钽(TaN)、铜(Cu)或者钨(W)等导电材料中的至少一种，后续以氮化钛进行示例性说明。
本公开实施例中，覆盖层31上形成了第一连通孔311，在后续工艺中，第一连通孔311中可以形成电容的下极板，与半导体通道01电连接。参考图1和图2，第一连通孔311能够暴露出半导体通道01的顶部以及靠近顶部的部分侧壁，这样，增大了半导体通道01与后续形成的电容的接触面积，从而降低了接触电阻，改善了电学性能。
在本公开的一些实施例中，参考图2，第一连通孔311的中部孔径大于其顶部孔径或底部孔径。需要说明的是，第一连通孔311的中部是指其顶部和底部之间的区域。由于第一连通孔311中可以形成电容的下极板，其顶部的孔径或底部的孔径过大则不容易保护电容，短路风险较大，因此，第一连通孔311的顶部孔径或底部孔径不宜过大。进而，增大第一连通孔311的中部孔径，使中部孔径大于其顶部孔径或底部孔径，这样，一方面，不会增加短路风险，另一方面，有利于提高电容极板的表面积，提高电容。
在本公开的一些实施例中，如图2所示，覆盖层31的顶部高于半导体通道01的顶部。可以理解的是，覆盖层31的顶部高于半导体通道01的顶部，从而能够将第一连通孔311中所形成的电容极板相互隔离，防止短路。
在本公开的一些实施例中，图1和图2示出的覆盖层31，其材料可以是氮化硼硅SiBxNy，其中，x与y的比值表示氮化硼硅中硼与氮的原子个数之比，且4≥y>x>0，y-x≤2。需要说明的是，SiBxNy的表示方法并不表示硅的原子数为1。相比于一般的材料，氮化硼硅的刻蚀速率更高，即氮化硼硅更易进行刻蚀，因此，采用了氮化硼硅的覆盖层31，其更易形成中部孔径较大的第一连通孔311，从而可以提高电容极板的表面积，提高电容。
本公开实施例中，在形成氮化硅时，可以向腔体内通入硼元素，由此形成氮化硼硅，同时，通过控制氮原子和硼原子的流量比，可以调节氮化硼硅中硼与氮的原子个数之比。需要说明的是，由于氮化硼硅相对于氮化硅更加容易被刻蚀，同时向氮化硅中掺杂硼原子，可以降低氮化硅的应力，也就是说氮化硼硅的应力较小，其内部的相互作用力较小，不易产生结构损伤，从而能够提高器件性能。当氮与硼的原子个数的差值小于或等于2时，能够提高氮原子在氮化硼硅中的含量，由此能够提高氮化硼硅的刻蚀速率，且氮化硼硅的应力较小；如果氮与硼的原子个数的差值大于2时，则硼原子在氮化硼硅中的含量较低，氮化硼硅的刻蚀速率较低，且氮化硼硅的应力较大。
在本公开的一些实施例中，该氮化硼硅SiBxNy为SiB2N4或SiB2.6N4。需要说明的是，SiBxNy的表示方法并不表示硅的原子数为1。
在本公开的一些实施例中，如图2所示，第二区域012位于第一区域011上方，且环结构201的顶部低于半导体通道01的顶部，环结构201的顶部被覆盖层31覆盖。可以理解的是，环结构201的顶部低于半导体通道01的顶部，即半导体通道01的顶部未被环结构201覆盖，这样，当半导体通道01的顶部形成第一连通孔时，所形成的绝缘的覆盖层可以保护环结构201，同时，电容与半导体通道01的接触面积被增加，从而降低了接触电阻。另外，环结构201的顶部被覆盖层31覆盖，覆盖层31保护了环结构201，避免了短路。在一些实施例中，第二区域012和第一区域011还可以互换位置。
图3和图4示出了半导体结构中位于覆盖层下方的部分结构，图3为俯视图，图4为沿图3中剖视线A-A1截取的剖视图。
在本公开的一些实施例中，如图3和图4所示，半导体结构80还包括介质层40，介质层40包括：第一部分401、第二部分402和第三部分403。介质层40的第一部分401位于第一栅极结构10和半导体通道01之间，介质层40的第二部分402位于第二栅极结构20和半导体通道01之间，介质层40的第三部分403位于介质层40的第一部分401和介质层40的第二部分402之间。介质层40的材料可以是氧化硅(SiO)。
本公开实施例中，半导体通道01、第一栅极结构10以及介质层40的第一部分401共同构成了第一晶体管，半导体通道01、第二栅极结构20以及介质层40的第二部分402共同构成了第二晶体管，其中，半导体通道01的第一区域011和第二区域012分别形成沟道，半导体通道01的其他区域则分别形成源极或漏极，第一栅极结构10作为第一晶体管的栅极，第二栅极结构20作为第二晶体管的栅极。介质层40的第一部分401作为第一晶体管的栅极介质，介质层40的第二部分402作为第二晶体管的栅极介质，而介质层40的第三部分403则隔离第一晶体管的栅极和第二晶体管的栅极，避免短路。
第一晶体管和第二晶体管均为VGAA晶体管，即半导体通道01所形成的沟道沿竖直方向延伸，第一栅极结构10以及第二栅极结构20的环结构201均环绕沟道，因此，在同等尺寸下，相比于FinFET(鳍式场效应晶体管)等晶体管结构，第一晶体管和第二晶体管的栅极能够更充分地覆盖沟道，从而栅极的控制能力更强。
本公开实施例中，参考图3，在俯视角度下，半导体通道01的尺寸满足4F2(F：在给定工艺条件下可获得的最小图案尺寸)，也就是说，第一方向X上相邻的两个半导体通道01，其中心点之间的距离为2F，同时，第二方向Y上相邻的两个半导体通道01，其中心点之间的距离也为2F。因此，半导体结构80的集成密度得到提高。在一些实施例中，在半导体通道01上形成存储单元时，存储单元也可以按照4F2排列。
本公开实施例中，结合图3和图4，第二栅极结构20的桥结构202贯穿了半导体通道01，且沿贯穿方向(即第二方向Y)延伸至环结构201的内壁，而半导体通道01被贯穿形成贯穿孔，贯穿孔被桥结构202填充，即贯穿孔的内壁被桥结构202覆盖。这样，桥结构202覆盖了一部分沟道，第二栅极结构20对沟道的覆盖面积被增大，沟道更容易被控制，从而进一步提升了第二晶体管的栅极的控制能力。
可以理解的是，半导体通道01和第一栅极结构10可以形成第一晶体管，半导体通道01和第二栅极结构20可以形成第二晶体管。第一晶体管和第二晶体管均可以作为选择晶体管，也就是说，第一晶体管的栅极和第二晶体管的栅极均可接收控制信号，这两个晶体管的栅极对半导体通道01的控制能力可以相互弥补。例如，其中一个晶体管的栅极未能将半导体通道01完全关断，则另一个晶体管的栅极可以弥补，实现对半导体通道01的关断，从而降低半导体通道01中的泄漏电流，提高了半导体结构80整体的电学性能。
同时，第二栅极结构20包括了环绕半导体通道01的环结构201以及贯穿半导体通道01的桥结构202，第二栅极结构20对半导体通道01的覆盖面积被增大，第二晶体管的栅极对半导体通道01的控制能力得到提高，从而提高了半导体结构80整体的电学性能。
在本公开的一些实施例中，如图4所示，介质层40的第三部分403的厚度大于介质层40的第一部分401的厚度，介质层40的第一部分401的厚度大于介质层40的第二部分402的厚度。相应的，环结构201在第二区域012上的厚度大于第一栅极结构10在第一区域011上的厚度。上述厚度均可以是沿第一方向X的厚度。
可以理解的是，在第二区域012上，介质层40的第二部分402的厚度可以被设置得较薄，这样，有利于减少第二晶体管的栅极阈值电压，从而进一步提高了第二晶体管的栅极的控制能力。相应的，包围介质层40的第二部分402侧壁的环结构，其厚度可以被设置得较厚，这样，有利于降低环结构201的电阻，减少第二晶体管的栅极电压损耗，从而进一步提高了第二晶体管的栅极的控制能力。同时，第一栅极结构10被设置得较薄，与环结构201的正对面积较小，也即第一栅极结构10与环结构201之间寄生电容的极板面积较小，从而，减小了第一栅极结构10与环结构201之间的寄生电容。
在本公开的一些实施例中，如图4所示，第一栅极结构10沿竖直方向Z的长度大于环结构201沿竖直方向Z的长度。
可以理解的是，一方面，第一栅极结构10沿竖直方向Z的长度可以被设置得较长，这样，第一栅极结构10对沟道的覆盖面积被增大，从而进一步提升了第一晶体管的栅极的控制能力。另一方面，第二栅极结构20中可以包括镧系元素中的至少一者和/或锆元素，如此，有利于提高第二栅极结构20自身的电学性能，从而提高第二栅极结构20对半导体通道01的控制能力。在第二栅极结构20的长度小于第一栅极结构10的长度时，通过在第二栅极结构20中掺入镧系元素中的至少一者和/或锆元素以提高第二栅极结构20的导电性，可以弥补由于尺寸差异造成的第一栅极结构10与第二栅极结构20之间的导电性差异，降低第一栅极结构10和第二栅极结构20对半导体通道01的控制能力的差异，从而提高半导体结构80整体的稳定性。
在本公开的一些实施例中，如图4所示，第二栅极结构20包括至少两个桥结构202，至少两个桥结构202沿竖直方向Z堆叠设置。可以理解的是，每个桥结构202均覆盖了半导体通道01上一个贯穿孔的内壁，即覆盖了一部分沟道，采用至少两个桥结构202能够增大对沟道的覆盖面积，从而进一步提升了第二晶体管的栅极的控制能力。
在本公开的一些实施例中，如图4所示，每个桥结构202的宽度均小于半导体通道01的宽度。半导体通道01被桥结构202贯穿，桥结构202覆盖于贯穿孔的内壁，这样，增加了第二栅极结构20与半导体通道01的接触面积，也就增加了第二栅极结构20对应的沟道长度，从而，提高了第二栅极结构20对半导体通道01的控制能力，并且降低了第二栅极结构20与半导体通道01之间的接触电阻。
在本公开的一些实施例中，如图3和图4所示，半导体结构80还包括：第一隔离层32。第一隔离层32位于相邻的半导体通道01之间，第一栅极结构10和第二栅极结构20位于第一隔离层32和半导体通道01之间。
本公开实施例中，第一隔离层32沿第二方向Y延伸，将相邻的半导体通道01隔离。另外，排布在第二方向Y上的第一栅极结构10，以及排布在第二方向Y上的第二栅极结构20分别被沿第二方向Y延伸的字线50串联，第一栅极结构10被字线50的第一部分串联，第二栅极结构20被字线50的第二部分串联(图3中由于遮挡关系而未显示出)，第一隔离层32也用于隔离相邻的字线50。第一隔离层32的材料可以是氮化硅(SiN)。
可以理解的是，由于第一栅极结构10和第二栅极结构20分别由字线50的两部分串联，字线50的这两部分共同传输字线上的信号，也即字线50同时通过第一栅极结构10和第二栅极结构20接触半导体通道01，这样，增大了字线50与半导体通道01的接触面积，降低了字线50与半导体通道01的接触电阻，从而提高了字线50的电稳定性，提高了字线50对第一晶体管和第二晶体管控制能力。
在本公开的一些实施例中，如图5所示，半导体结构80还包括：位线51。位线51位于基底00内部，且半导体通道01的底部电连接位线51。
本公开实施例中，结合图3和图4，位线51沿第一方向X延伸。基底00中还可以包括金属硅化物结构02(圆形虚线框包围区域)，各个金属硅化物结构02相连，可以形成位线51，位线51与半导体通道01的底部电连接。
本公开实施例中，金属硅化物结构02的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
可以理解的是，金属硅化物结构02相较于未金属化的半导体材料而言，具有相对较小的电阻率，从而有利于降低位线51的电阻，以及降低位线51与半导体通道01之间的接触电阻，进一步改善半导体结构80的电学性能。
本公开实施例中，如图3和图4所示，半导体通道01的底部作为第一晶体管的源极或漏极，可以与位线51电连接；第一栅极结构10作为第一晶体管的栅极，第二栅极结构20作为第二晶体管的栅极，可以分别被字线50串联；半导体通道01的顶部作为第二晶体管的源极或漏极，可以与后续形成的电容结构电连接。
从而，半导体结构80可以形成如图6所示例的电路，第一晶体管T1的源极或漏极连接位线，第二晶体管T2的漏极或源极连接电容C，第一晶体管T1和第二晶体管T2的栅极均连接字线，这样，便形成了2T-1C的电路结构，即两个晶体管-一个电容的电路结构，其可以运用在DRAM等存储器的存储单元中。在该2T-1C的电路结构中，字线同时通过第一晶体管T1的栅极和第二晶体管T2的栅极接触半导体通道，从而，字线与半导体通道之间的接触面积更大，接触电阻更小，因而，电稳定性更高，字线对第一晶体管T1和第二晶体管T2的控制能力更好，降低晶体管的漏电。例如，其中一个晶体管的源极和漏极未能完全关断，则另一个晶体管可以弥补，避免位线与电容C之间产生泄漏电流。
在本公开的一些实施例中，如图7所示，半导体结构80还包括：牺牲结构33，牺牲结构33位于覆盖层31之上。牺牲结构33中包括了额外掺杂区331和本体区332，额外掺杂区331和本体区332沿竖直方向Z交替排布。额外掺杂区331中的掺杂浓度高于本体区332中的掺杂浓度，例如，牺牲结构33的材料采用掺有硼元素的硼磷硅玻璃(BPSG)，则额外掺杂区331中的硼含量高于本体区332中的硼含量。当然，在一些实施例中，本体区332还可以为未掺杂的BPSG。
本公开实施例中，可以采用离子注入(IMP)工艺对牺牲结构33进行掺杂，形成额外掺杂区331。控制离子注入采用不同的能量，能够对牺牲结构33中不同深度的区域进行掺杂，从而形成交替排布的额外掺杂区331和本体区332。
在本公开的一些实施例中，如图7所示，牺牲结构33可以被加工形成电容孔333。在后续工艺中，电容孔333中可以形成电容，电容与半导体通道01电连接。
本公开实施例中，电容孔333是根据掩膜进行刻蚀而形成的。由于额外掺杂区331中硼的掺杂浓度高于本体区332中硼的掺杂浓度，因此，额外掺杂区331比本体区332更易于进行刻蚀，额外掺杂区331更易于形成各向同性的刻蚀结构。参考图7，电容孔333位于额外掺杂区331的孔径大于其位于本体区332的孔径，从而使得电容孔333内侧壁的剖面轮廓呈波浪状。
可以理解的是，由于电容孔333中所形成的电容，其极板覆盖电容孔333的内侧壁，因此，剖面轮廓呈波浪状的电容孔333内侧壁，能够增大电容极板的面积，从而提高电容的容量。同时，第一连通孔311能够暴露出半导体通道01的顶部以及靠近顶部的部分侧壁，这样，增大了半导体通道01与电容的接触面积，从而降低了接触电阻，改善了电学性能。
本公开实施例还提供了一种半导体结构的制造方法，包括S101～S105，将结合各步骤进行说明。
需要说明的是，图8至图20均为各步骤中半导体结构的局部结构示意图，用于描述以及清晰地示意出半导体结构制造方法的步骤。图8至图20示出的第一方向X和第二方向Y均垂直于竖直方向Z。第一方向X和第二方向Y之间可以互相垂直，也可以为任意夹角，后续以第一方向X垂直于第二方向Y进行示例性说明。
S101、提供基底。如图8所示，基底00上包括了分立的半导体通道01，半导体通道01设置于基底00的顶部，且沿竖直方向Z延伸，半导体通道01包括了第一区域011和第二区域012。
本公开实施例中，基底00可以包括半导体材料中的至少一种，例如，硅(Si)、锗(Ge)、硅锗(SiGe)等IV族元素，或者，砷化镓(GaAs)、砷化铝镓(AlGaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)等III-V族化合物，后续以基底00包括硅元素进行示例性说明。
半导体通道01中可以具有掺杂元素，以提高半导体通道01的导电性。其中，掺杂元素可以为P型掺杂元素或者N型掺杂元素，N型掺杂元素可以为砷(As)元素、磷(P)元素或者锑(Sb)元素中的至少一种，P型掺杂元素可以为硼(B)元素、铟(In)元素或者镓(Ga)元素中的至少一种。
本公开实施例中，参考图8，基底00内还设置有位线51，位线51沿第一方向X延伸。基底00还包括了金属硅化物结构02(圆形虚线框包围区域)，各个金属硅化物结构02相连，可以形成位线51。半导体通道01的底部与位线51电连接。金属硅化物结构02的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
参考图8，半导体通道01上还覆盖有掩膜层60，掩膜层60的第一部分601覆盖了半导体通道01的侧壁和顶部，掩膜层60的第二部分602填充于第一部分601的中间。掩膜层60的第一部分601和第二部分602的材料不相同，例如，第一部分601的材料为氧化硅，而第二部分602的材料为氮化硅。这样，结合图9和图10，可以按照一定的选择比进行刻蚀，仅仅将第二部分602和其覆盖的部分半导体通道01去除，在半导体通道01中间形成凹槽61。图11为单个半导体通道01的俯视图，如图11所示，凹槽61沿第二方向Y延伸，并将半导体通道01贯穿。
本公开实施例中，参考图9，在刻蚀形成凹槽前，还可以沉积形成第一隔离层32。第一隔离层32沿第二方向Y延伸，将相邻的半导体通道01隔离。第一隔离层32的材料可以是氮化硅。
本公开实施例中，结合图10和图12，在刻蚀形成了凹槽61后，还可以在凹槽61的内壁形成外延层62，以缩小凹槽61的宽度，并对凹槽61内壁的缺陷进行修复。
本公开实施例中，结合图12和图13，在形成了凹槽61后，可以在凹槽61内形成第二牺牲层63。第二牺牲层63的材料可以是硅锗(SiGe)材料，从而易于在后续工艺中被清除，为后续工艺形成第二栅极结构中的桥结构提供了基础。
本公开实施例中，结合图9和图14，掩膜层60的第一部分601，其覆盖了半导体通道01的侧壁部分可以被刻蚀至半导体通道01的第一区域011的底部，如图14所示，这样，可以对半导体通道01靠近的底部的侧壁进行保护，避免短路。
S102、在半导体通道的第一区域形成第一栅极结构。
本公开实施例中，参考图15，可以采用化学气相淀积(CVD)工艺，在半导体通道01的侧壁上淀积形成第一初始介质层41，其中，第一初始介质层41位于第一区域011上的部分形成介质层的第一部分401。第一初始介质层41的材料可以是氧化硅。
本公开实施例中，参考图15，在形成第一初始介质层41后，可以环绕第一初始介质层41的侧壁，淀积形成第一栅极层，第一栅极层的材料可以是氮化钛等导电材料。而后，可以对淀积形成的第一栅极层进行回刻，将第一栅极层回刻至第一区域011的顶部，则剩余的第一栅极层形成图15所示的第一栅极结构10。第一栅极结构10环绕半导体通道01，介质层的第一部分401位于第一栅极结构10和半导体通道01之间。
S103、在半导体通道的第二区域形成第二栅极结构。
本公开实施例中，参考图16和图17，在形成第二初始介质层42后，可以环绕第二初始介质层42的侧壁，以及填充贯穿孔013，形成第二栅极层，其中，第二栅极层填充贯穿孔013的部分形成桥结构202，第二栅极层的材料可以是氮化钛等导电材料。而后，可以对第二栅极层环绕第二初始介质层42的侧壁的部分进行回刻，回刻至第二区域012的顶部为止，剩余的第二栅极层形成环结构201。从而，如图17所示，形成的第二栅极结构20包括了环结构201和至少一个桥结构202，其中，环结构201环绕半导体通道01，至少一个桥结构202贯穿半导体通道01，且沿贯穿方向延伸至环结构201的内壁。介质层40的第二部分402位于第二栅极结构20和半导体通道01之间。
可以理解的是，半导体通道01和第一栅极结构10可以形成第一晶体管，半导体通道01和第二栅极结构20可以形成第二晶体管，第一晶体管的栅极和第二晶体管的栅极均可接收控制信号，受控的结构增多；同时，第二栅极结构20包括了环绕半导体通道01的环结构201以及贯穿半导体通道01的桥结构202，第二栅极结构20对半导体通道01的覆盖面积被增大，第二晶体管的栅极控制能力得到提高，能够减小晶体管漏电。从而，形成了电学性能更高的半导体结构。
S104、形成覆盖层。
本公开实施例中，参考图18，在形成了第二栅极结构20后，可以沉积初始覆盖层34。初始覆盖层34覆盖了半导体通道01以及环结构201。初始覆盖层34的材料有着相较于一般材料更高的刻蚀速率。
本公开实施例中，参考图18，在形成了初始覆盖层34后，可以在初始覆盖层34上，沉积第一牺牲层35，并在第一牺牲层上35，形成图形化的第一掩膜70。其中，第一掩膜70包括第二连通孔701，第二连通孔701一一对应于半导体通道01。结合图18和图19，图19为俯视图，图18为沿图19中剖视线A-A1的剖视图，第二连通孔701分布于第一掩膜70上，且每个第二连通孔701的位置均对应一个半导体通道01的位置，即每个第二连通孔701均位于一个半导体通道01的正上方。
本公开实施例中，结合图18至图20，可以根据第一掩膜70上的第二连通孔701进行刻蚀，以暴露出半导体通道01的顶部，去除第一牺牲层35，并在初始覆盖层34中形成第一连通孔311，从而形成覆盖层31。如图20所示，覆盖层31位于相邻的半导体通道01之间的间隔区域，覆盖层31包括了沿竖直方向Z延伸的第一连通孔311，半导体通道01的顶部以及靠近顶部的部分侧壁被第一连通孔311暴露。
可以理解的是，由于初始覆盖层34的材料有着相较于一般材料更高的刻蚀速率，因此，对初始覆盖层34进行刻蚀，更易形成中部孔径较大的第一连通孔311，并暴露出半导体通道01的顶部以及靠近顶部的部分侧壁，如图20所示。从而，在第一连通孔311中所形成的电容，其电容极板的表面积更大，电容更大，同时，其与半导体通道01的接触面积更大，接触电阻更小。
本公开实施例中，初始覆盖层34的材料可以是氮化硼硅SiBxNy，其中，x与y的比值表示氮化硼硅中硼与氮的原子个数之比，且4≥y>x>0，y-x≤2。在本公开的一些实施例中，该氮化硼硅SiBxNy可以为SiB2N4或SiB2.6N4。需要说明的是，SiBxNy的表示方法并不表示硅的原子数为1。相比于一般的材料，氮化硼硅的刻蚀速率更高，即氮化硼硅更易进行刻蚀。本实施例可以采用干法刻蚀初始覆盖层34。
本公开实施例中，在形成氮化硅时，可以向腔体内通入硼元素，由此形成氮化硼硅，即形成初始覆盖层34。同时，通过控制氮原子和硼原子的流量比，可以调节氮化硼硅中硼与氮的原子个数之比。需要说明的是，由于氮化硼硅相对于氮化硅更加容易被刻蚀，同时向氮化硅中掺杂硼原子，可以降低氮化硅的应力，也就是说氮化硼硅的应力较小，其内部的相互作用力较小，不易产生结构损伤，从而能够提高器件性能。当氮与硼的原子个数的差值小于或等于2时，能够提高氮原子在氮化硼硅中的含量，由此能够提高氮化硼硅的刻蚀速率，且氮化硼硅的应力较小。
在本公开的一些实施例中，结合图14和图15，形成第一栅极结构10的步骤包括S201～S204，将结合各步骤进行说明。
S201、刻蚀半导体通道01的部分侧壁，使第一区域011的宽度和第二区域012的宽度均小于半导体通道01的底部宽度。
本公开实施例中，在形成介质层的第一部分401之前，可以先对图14中半导体通道01的部分侧壁(即第一区域011的底部以上的部分侧壁)进行刻蚀(例如干法刻蚀)，使第一区域011的宽度和第二区域012的宽度均小于半导体通道01的底部宽度，为后续形成第一栅极结构乃至第二栅极结构提供更大的空间，上述宽度可以是沿第一方向X的宽度。
S202、在半导体通道01的侧壁上形成第一初始介质层41。
本公开实施例中，可以采用化学气相淀积(CVD)工艺，在图14中半导体通道01的侧壁上淀积形成第一初始介质层41，其中，第一初始介质层41位于第一区域011上的部分形成介质层的第一部分401，介质层的第一部分401位于第一栅极结构10和半导体通道01之间。
S203、环绕第一初始介质层的侧壁，形成第一栅极层。
本公开实施例中，在形成第一初始介质层41后，可以环绕第一初始介质层41的侧壁，淀积形成第一栅极层。第一栅极层的材料可以是氮化钛等导电材料。
S204、刻蚀第一栅极层，形成第一栅极结构10。
本公开实施例中，可以对淀积形成的第一栅极层进行回刻，将第一栅极层回刻至第一区域011的顶部，则剩余的第一栅极层形成图15所示的第一栅极结构10。
参考图15，在形成第一栅极结构10后，可以在第一栅极结构10上沉积形成介质层的第三部分403，介质层的第三部分403用于隔离第一栅极结构10和将要形成的第二栅极结构。介质层的第三部分403的材料可以是氧化硅。
在本公开的一些实施例中，结合图9至图13，形成第二栅极结构20的步骤包括S301～S303，将结合各步骤进行说明。
S301、在半导体通道01内形成凹槽61。
本公开实施例中，如图9和图10所示，掩膜层60的第二部分602填充于第一部分601的中间，按照掩膜层60进行刻蚀，则可以在半导体通道01中间形成凹槽61。图11为单个半导体通道01的俯视图，如图11所示，凹槽61沿第二方向Y延伸，并将半导体通道01贯穿。
本公开实施例中，参考图9，在刻蚀形成凹槽61前，还可以沉积形成第一隔离层32。第一隔离层32沿第二方向Y延伸，将相邻的半导体通道01隔离。第一隔离层32的材料可以是氮化硅。
本公开实施例中，参考图12，在刻蚀形成了凹槽61后，还可以在凹槽61的内壁形成外延层62，以缩小凹槽61的宽度。可以理解的是，由于掩膜图案的尺寸越小则工艺难度越大，因此，先按照较宽掩膜层的第二部分602的进行刻蚀，再形成外延层62缩小凹槽61的宽度，这样，以较大尺寸的掩膜图案形成了较小尺寸的凹槽，降低了工艺难度。
同时，在刻蚀形成凹槽61的过程中，可能给凹槽61的内壁带来缺陷和损伤，而外延层62也可以对凹槽61内壁的缺陷和损伤进行修复，从而减少半导体通道01的缺陷，提高了所形成半导体结构的性能。
S302、形成第二牺牲层63于凹槽61内。
本公开实施例中，结合图12和图13，在形成了凹槽61后，可以在凹槽61内形成第二牺牲层63。第二牺牲层63的材料可以是硅锗(SiGe)材料，从而易于在后续工艺中被清除。
S303、形成填充层64于凹槽内，填充层64位于第二牺牲层63上。
本公开实施例中，若将要形成的第二栅极结构仅包括一个桥结构，则在第二牺牲层63上形成的填充层64直接填满剩余的凹槽61。若将要形成的第二栅极结构包括至少两个桥结构，则在第二牺牲层63上形成了一个填充层64后，继续在凹槽61内依次形成第二牺牲层63和填充层64，最终以填充层64填充至凹槽61的顶部。如图12和图13所示例，凹槽61内形成了两个第二牺牲层63和两个填充层64，第二牺牲层63和填充层64交替堆叠，最终以填充层64填充至凹槽61的顶部。可以理解的是，在凹槽61内依次形成第二牺牲层63和填充层64，为后续工艺形成第二栅极结构中的桥结构提供了基础。
本公开实施例中，结合图15至图17，形成第二栅极结构20的步骤还包括S304～S307，将结合各步骤进行说明。
S304、移除第二牺牲层63，形成贯穿孔013；贯穿孔013贯穿半导体通道01。
本公开实施例中，参考图15和图16，可以先刻蚀图15中的第一初始介质层41，将其刻蚀到第二区域012的底部为止；再采用湿法刻蚀(Wet Etch)工艺，将半导体通道01内填充的第二牺牲层63移除，形成图16中的贯穿孔013。
S305、在半导体通道01的侧壁以及贯穿孔013的内壁上，形成第二初始介质层42。
本公开实施例中，参考图16，可以采用热氧化工艺，在半导体通道01的侧壁以及贯穿孔013的内壁上形成第二初始介质层42，其中，第二初始介质层42位于第二区域012上的部分形成介质层40的第二部分402。
S306、环绕第二初始介质层42的侧壁，以及填充贯穿孔013，形成第二栅极层。
本公开实施例中，参考图16和图17，在形成第二初始介质层42后，可以环绕第二初始介质层42的侧壁，以及填充贯穿孔013，形成第二栅极层，其中，第二栅极层填充贯穿孔013的部分形成桥结构202。第二栅极层的材料可以是氮化钛等导电材料。
S307、刻蚀第二栅极层环绕第二初始介质层42的侧壁的部分，形成环结构201。
本公开实施例中，参考图16和图17，可以对第二栅极层环绕第二初始介质层42的侧壁的部分进行回刻，回刻至第二区域012的顶部为止，剩余的第二栅极层形成环结构201。
在本公开的一些实施例中，结合图18至图20，形成覆盖层31的步骤包括S401～S404，将结合各步骤进行说明。
401、沉积初始覆盖层。
本公开实施例中，参考图18，在形成了第二栅极结构20后，可以沉积初始覆盖层34。初始覆盖层34覆盖了半导体通道01以及环结构201。初始覆盖层34的材料有着相较于一般材料更高的刻蚀速率。
本公开实施例中，初始覆盖层34的材料可以是氮化硼硅SiBxNy，其中，x与y的比值表示氮化硼硅中硼与氮的原子个数之比，且4≥y>x>0，y-x≤2。在本公开的一些实施例中，该氮化硼硅SiBxNy可以为SiB2N4或SiB2.6N4。需要说明的是，SiBxNy的表示方法并不表示硅的原子数为1。相比于一般的材料，氮化硼硅的刻蚀速率更高，即氮化硼硅更易进行刻蚀。
本公开实施例中，在形成氮化硅时，可以向腔体内通入硼元素，由此形成氮化硼硅，即形成初始覆盖层34。同时，通过控制氮原子和硼原子的流量比，可以调节氮化硼硅中硼与氮的原子个数之比。需要说明的是，由于氮化硼硅相对于氮化硅更加容易被刻蚀，同时向氮化硅中掺杂硼原子，可以降低氮化硅的应力，也就是说氮化硼硅的应力较小，其内部的相互作用力较小，不易产生结构损伤，从而能够提高器件性能。当氮与硼的原子个数的差值小于或等于2时，能够提高氮原子在氮化硼硅中的含量，由此能够提高氮化硼硅的刻蚀速率，且氮化硼硅的应力较小。
402、在初始覆盖层上，沉积第一牺牲层。
本公开实施例中，参考图18，在形成了初始覆盖层34后，可以在初始覆盖层34上，沉积第一牺牲层35。第一牺牲层35用于在后续刻蚀中起阻挡和保护作用。
403、在第一牺牲层上，形成图形化的第一掩膜。
本公开实施例中，参考图18，在形成了第一牺牲层35后，可以在第一牺牲层上35，形成图形化的第一掩膜70。其中，第一掩膜70包括第二连通孔701，第二连通孔701一一对应于半导体通道01。结合图18和图19，图19为俯视图，图18为沿图19中剖视线A-A1的剖视图，第二连通孔701分布于第一掩膜70上，且每个第二连通孔701的位置均对应一个半导体通道01的位置，即每个第二连通孔701均位于一个半导体通道01的正上方。
404、根据第二连通孔进行刻蚀，以暴露出半导体通道的顶部，在初始覆盖层中形成第一连通孔，从而形成覆盖层。
本公开实施例中，结合图18至图20，可以根据第一掩膜70上的第二连通孔701进行刻蚀，以暴露出半导体通道01的顶部，去除第一牺牲层35，并在初始覆盖层34中形成第一连通孔311，从而形成覆盖层31。如图20所示，覆盖层31位于相邻的半导体通道01之间的间隔区域，覆盖层31包括了沿竖直方向Z延伸的第一连通孔311，半导体通道01的顶部以及靠近顶部的部分侧壁被第一连通孔311暴露。
可以理解的是，由于初始覆盖层34的材料有着相较于一般材料更高的刻蚀速率，因此，对初始覆盖层34进行刻蚀，更易形成中部孔径较大的第一连通孔311，并暴露出半导体通道01的顶部以及靠近顶部的部分侧壁，如图20所示。从而，在第一连通孔311中所形成的电容，其电容极板的表面积更大，电容更大，同时，其与半导体通道01的接触面积更大，接触电阻更小。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基底，包括分立的半导体通道；所述半导体通道设置于所述基底的顶部，且沿竖直方向延伸，所述半导体通道包括第一区域和第二区域；
第一栅极结构，设置于所述半导体通道的第一区域，环绕所述半导体通道；
第二栅极结构，设置于所述半导体通道的第二区域，包括环结构和至少一个桥结构，其中，所述环结构环绕所述半导体通道，所述至少一个桥结构贯穿所述半导体通道，且沿贯穿方向延伸至所述环结构的内壁；
覆盖层，位于相邻的所述半导体通道之间的间隔区域；所述覆盖层包括沿所述竖直方向延伸的第一连通孔，所述半导体通道的顶部以及靠近顶部的部分侧壁被所述第一连通孔暴露。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一连通孔的中部孔径大于其顶部孔径或底部孔径。
3.根据权利要求1所述的半导体结构，其特征在于，所述覆盖层的顶部高于所述半导体通道的顶部。
4.根据权利要求1所述的半导体结构，其特征在于，所述覆盖层的材料为氮化硼硅SiBxNy，其中，(y-x)小于或等于2。
5.根据权利要求1所述的半导体结构，其特征在于，所述第二区域位于所述第一区域上方，且所述环结构的顶部低于所述半导体通道的顶部；所述环结构的顶部被所述覆盖层覆盖。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：介质层；所述介质层包括：第一部分、第二部分和第三部分；
所述介质层的第一部分位于所述第一栅极结构和所述半导体通道之间；
所述介质层的第二部分位于所述第二栅极结构和所述半导体通道之间；
所述介质层的第三部分位于所述介质层的第一部分和所述介质层的第二部分之间；
所述介质层的第三部分的厚度大于所述介质层的第一部分的厚度，所述介质层的第一部分的厚度大于所述介质层的第二部分的厚度。
7.根据权利要求1所述的半导体结构，其特征在于，所述第二栅极结构包括至少两个所述桥结构，所述至少两个桥结构沿所述竖直方向堆叠设置。
8.根据权利要求1所述的半导体结构，其特征在于，每个所述桥结构的宽度均小于所述半导体通道的宽度。
9.根据权利要求1所述的半导体结构，其特征在于，所述第一栅极结构沿所述竖直方向的长度大于所述环结构沿所述竖直方向的长度；
所述环结构的厚度大于所述第一栅极结构的厚度。
10.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底上包括分立的半导体通道，所述半导体通道设置于所述基底的顶部，且沿竖直方向延伸，所述半导体通道包括第一区域和第二区域；
在所述半导体通道的第一区域形成第一栅极结构，所述第一栅极结构环绕所述半导体通道；
在所述半导体通道的第二区域形成第二栅极结构；所述第二栅极结构包括环结构和至少一个桥结构，其中，所述环结构环绕所述半导体通道，所述至少一个桥结构贯穿所述半导体通道，且沿贯穿方向延伸至所述环结构的内壁；
形成覆盖层；所述覆盖层位于相邻的所述半导体通道之间的间隔区域；所述覆盖层包括沿所述竖直方向延伸的第一连通孔，所述半导体通道的顶部以及靠近顶部的部分侧壁被所述第一连通孔暴露。
11.根据权利要求10所述的制造方法，其特征在于，形成所述覆盖层的步骤包括：
沉积初始覆盖层；
在所述初始覆盖层上，沉积第一牺牲层；
在所述第一牺牲层上，形成图形化的第一掩膜；所述第一掩膜包括第二连通孔，所述第二连通孔一一对应于所述半导体通道；
根据所述第二连通孔进行刻蚀，以暴露出所述半导体通道的顶部，在所述初始覆盖层中形成所述第一连通孔，从而形成所述覆盖层。
12.根据权利要求10所述的制造方法，其特征在于，形成所述第一栅极结构的步骤包括：
刻蚀所述半导体通道的部分侧壁，使所述第一区域的宽度和所述第二区域的宽度均小于所述半导体通道的底部宽度；
在所述半导体通道的侧壁上形成第一初始介质层；所述第一初始介质层位于所述第一区域上的部分形成介质层的第一部分，所述介质层的第一部分位于所述第一栅极结构和所述半导体通道之间；
环绕所述第一初始介质层的侧壁，形成第一栅极层；
刻蚀所述第一栅极层，形成所述第一栅极结构。
13.根据权利要求10所述的制造方法，其特征在于，若所述第二栅极结构包括一个所述桥结构，则形成所述第二栅极结构的步骤包括：
在所述半导体通道内形成凹槽；
形成第二牺牲层于所述凹槽内；
形成填充层于所述凹槽内，所述填充层位于所述第二牺牲层上，且所述填充层填满剩余的所述凹槽。
14.根据权利要求10所述的制造方法，其特征在于，若所述第二栅极结构包括至少两个所述桥结构，则形成所述第二栅极结构的步骤包括：
在所述半导体通道内形成凹槽；
形成第二牺牲层于所述凹槽内；
形成填充层于所述凹槽内，所述填充层位于所述第二牺牲层上；
继续在所述凹槽内依次形成所述第二牺牲层和所述填充层，最终以所述填充层填充至所述凹槽的顶部。
15.根据权利要求13或14所述的制造方法，其特征在于，形成所述第二栅极结构的步骤还包括：
移除所述第二牺牲层，形成贯穿孔；所述贯穿孔贯穿所述半导体通道；
在所述半导体通道的所述第二区域的侧壁以及所述贯穿孔的内壁上，形成第二初始介质层；所述第二初始介质层位于所述第二区域上的部分形成介质层的第二部分，所述介质层的第二部分位于所述第二栅极结构和所述半导体通道之间；
环绕所述第二初始介质层的侧壁，以及填充所述贯穿孔，形成第二栅极层；其中，所述第二栅极层填充所述贯穿孔的部分形成所述桥结构；
刻蚀所述第二栅极层环绕所述第二初始介质层的侧壁的部分，形成所述环结构。
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