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WO2016158429A1 - スイッチ素子および記憶装置 - Google Patents

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WO2016158429A1
WO2016158429A1 PCT/JP2016/058389 JP2016058389W WO2016158429A1 WO 2016158429 A1 WO2016158429 A1 WO 2016158429A1 JP 2016058389 W JP2016058389 W JP 2016058389W WO 2016158429 A1 WO2016158429 A1 WO 2016158429A1
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WO
WIPO (PCT)
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layer
voltage
electrode
switch
region
Prior art date
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Ceased
Application number
PCT/JP2016/058389
Other languages
English (en)
French (fr)
Inventor
大場　和博
宏彰 清
誠二 野々口
曽根　威之
五十嵐　実
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US15/559,571 priority Critical patent/US10403680B2/en
Priority to KR1020177026221A priority patent/KR102488896B1/ko
Priority to CN201680017522.XA priority patent/CN107431069B/zh
Priority to JP2017509542A priority patent/JP6772124B2/ja
Publication of WO2016158429A1 publication Critical patent/WO2016158429A1/ja
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Priority to US16/534,062 priority patent/US10804321B2/en
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Definitions

  • the present disclosure relates to a switch element having a chalcogenide layer between electrodes and a storage device including the switch element.
  • the cross-point type memory cell is provided with a selection element (switch element) for cell selection.
  • switch element include a switch element using an chalcogenide material (Ovonic Threshold Switch (OTS) element).
  • OTS Optonic Threshold Switch
  • the off-state leakage current is low, and the selection ratio can be increased by increasing the on-state current.
  • the OTS element exhibits switching characteristics, a relatively high selectivity can be obtained even when the OTS element is connected in series with the memory element.
  • Patent Document 1 discloses a selector including a laminate of a chalcogenite layer and an insulating layer.
  • Patent Document 2 discloses a phase change memory having a superlattice structure.
  • Patent Document 3 discloses a PRAM including a PN junction diode as a phase change diode.
  • Patent Document 4 discloses a phase change memory including an electrode having a resistivity distribution.
  • JP 2014-033041 A JP 2014-107528 A JP 2007-214565 A International Publication No. WO2009 / 1222569
  • the memory element even when an excessive voltage is applied as a write voltage than the threshold voltage on the write side, the memory element is not easily destroyed. Therefore, the memory is erased by the application of the erase voltage even after a voltage exceeding the threshold voltage on the write side is applied as the write voltage.
  • an excessive voltage is applied, and a voltage larger than the breakdown voltage is applied to lower the resistance again. Destroyed. If the memory element is destroyed by such over-erasing, there is a problem that it becomes difficult to write to the memory again even if a set voltage is applied.
  • a switch element includes a first electrode, a second electrode disposed to face the first electrode, and a switch layer provided between the first electrode and the second electrode. Yes.
  • the switch layer includes at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • Te tellurium
  • Se selenium
  • S sulfur
  • the chalcogen element composition ratio or the type of chalcogen element is different between the first region near the first electrode and the second region closer to the second electrode than the first region.
  • the storage device includes a plurality of memory cells.
  • Each memory cell includes a memory element and a switch element directly connected to the memory element.
  • the switch element included in each memory cell has the same configuration as the switch element.
  • the composition ratio of chalcogen elements or the types of chalcogen elements are different from each other.
  • the threshold voltage on the erase side in the switch element can be made larger than the threshold voltage on the write side in the switch element.
  • the threshold voltage on the erase side in the switch element is larger than the threshold voltage on the write side in the switch element. Therefore, it is possible to suppress the deterioration of the memory element due to over-erasing and perform a highly reliable memory operation.
  • FIG. 3 is a diagram illustrating an example of a perspective configuration of a memory cell array according to an embodiment of the present disclosure.
  • FIG. It is a figure showing an example of the cross-sectional structure of the switch element of FIG. It is a figure showing an example of the cross-sectional structure of the switch element of FIG.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of the memory element in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of the memory element in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of the memory cell in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of the memory cell in FIG. 1.
  • FIG. 1 is a diagram illustrating an example of a cross-sectional configuration of the memory cell in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of the memory cell in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of the memory cell in FIG. 1. It is a figure showing an example of the IV characteristic in the memory element of FIG. It is a figure showing an example of the IV characteristic in the switch element concerning a comparative example. It is a figure showing an example of IV characteristic in a memory cell concerning a comparative example. It is a figure showing an example of the IV characteristic in the switch element concerning a comparative example. It is a figure showing an example of IV characteristic in a memory cell concerning a comparative example. It is a figure showing an example of the IV characteristic in the switch element of FIG. FIG.
  • FIG. 4 is a diagram illustrating an example of IV characteristics in the memory cell of FIG. 1. It is a figure showing the modification of the cross-sectional structure of the switch element of FIG. 2A. It is a figure showing the modification of the cross-sectional structure of the switch element of FIG. 2B. It is a figure showing the modification of the cross-sectional structure of the switch element of FIG. 2A. It is a figure showing the modification of the cross-sectional structure of the switch element of FIG. 2B. It is a figure showing the modification of a section composition of a switch element of Drawing 2A and Drawing 2B. It is a figure showing an example of IV characteristic of sample 01. It is a figure showing an example of IV characteristic of sample 02. It is a figure showing an example of IV characteristic of sample 03.
  • Example in which the switch layer is composed of two layers Modification Example Modification A: Example in which a diffusion suppression layer is provided in the switch layer Modification Example B: Example in which the switch layer is composed of three or more layers Modification Example C: The composition ratio in the switch layer has gradation in the stacking direction
  • FIG. 1 illustrates a perspective configuration of a memory cell array 1 according to an embodiment of the present disclosure.
  • the memory cell array 1 corresponds to a specific example of “storage device” of the present disclosure.
  • the memory cell array 1 has a so-called cross-point array structure. For example, as shown in FIG. 1, one memory line WL and one bit line BL are located one at a position (cross point) facing each other.
  • a cell 10 is provided. That is, the memory cell array 1 includes a plurality of word lines WL, a plurality of bit lines BL, and a plurality of memory cells 10 arranged one for each cross point.
  • the memory cell 10 corresponds to a specific example of “memory cell” of the present disclosure.
  • the word line WL and the bit line BL correspond to specific examples of “first wiring” and “second wiring” of the present disclosure.
  • Each word line WL extends in a common direction.
  • Each bit line BL is in a direction different from the extending direction of the word line WL (for example, a direction orthogonal to the extending direction of the word line WL) and extends in a common direction.
  • the plurality of word lines WL are arranged in one or a plurality of layers. For example, as shown in FIG. 1, the word lines WL are arranged in a plurality of layers.
  • the plurality of bit lines BL are arranged in one or a plurality of layers. For example, as shown in FIG. 1, the bit lines BL are arranged in a plurality of layers.
  • the first layer in which the plurality of word lines WL are arranged and the first layer in which the plurality of word lines WL are arranged are adjacent to each other.
  • a plurality of bit lines BL are arranged in a layer between the second layer.
  • the third layer in which the plurality of bit lines BL are arranged and the third layer in which the plurality of bit lines BL are arranged are adjacent to each other.
  • a plurality of word lines WL are arranged in a layer between the fourth layer.
  • the plurality of word lines WL are arranged in a plurality of layers and the plurality of bit lines BL are arranged in a plurality of layers
  • the plurality of word lines WL and the plurality of bit lines BL are arranged in the memory cell array. 1 are alternately arranged in the stacking direction.
  • the memory cell array 1 includes a plurality of memory cells 10 arranged two-dimensionally or three-dimensionally on a substrate.
  • the substrate includes, for example, a wiring group electrically connected to each word line WL and each bit line BL, a circuit for connecting the wiring group and an external circuit, and the like.
  • the memory cell 10 includes a memory element 30 and a switch element 20 that is directly connected to the memory element 30.
  • the switch element 20 corresponds to a specific example of “switch element” of the present disclosure.
  • the memory element 30 corresponds to a specific example of “memory element” of the present disclosure.
  • the memory element 30 is disposed near the word line WL, and the switch element 20 is disposed near the bit line BL.
  • the memory element 30 may be disposed near the bit line BL, and the switch element 20 may be disposed near the word line WL.
  • the memory element 30 is connected to the bit line in a layer adjacent to the layer.
  • the switch element 20 may be disposed closer to the word line WL than the BL. In each layer, the memory element 30 may be formed on the switch element 20, and conversely, the switch element 20 may be formed on the memory element 30.
  • FIG. 2A and 2B illustrate an example of a cross-sectional configuration of the switch element 20.
  • 3A and 3B illustrate an example of a cross-sectional configuration of the memory element 30.
  • FIG. 4 to 7 show an example of a cross-sectional configuration of the memory cell 10, and show an example of a combination of the switch element 20 and the memory element 30.
  • the switch element 20 includes a first electrode 21, a second electrode 23 disposed opposite to the first electrode 21, and a switch layer 22 provided between the first electrode 21 and the second electrode 23. Yes.
  • the first electrode 21 and the second electrode 23 correspond to specific examples of “first electrode” and “second electrode” of the present disclosure.
  • the first electrode 21 may also serve as the bit line BL or the word line WL as shown in FIGS. 2A and 2B, or may be provided separately from the bit line BL and the word line WL. When the first electrode 21 is provided separately from the bit line BL and the word line WL, the first electrode 21 is electrically connected to the bit line BL or the word line WL.
  • the second electrode 23 may also serve as the electrode of the memory element 30, or may be provided separately from the electrode of the memory element 30. When the second electrode 23 is provided separately from the electrode of the memory element 30, the second electrode 23 is electrically connected to the electrode of the memory element 30.
  • the first electrode 21 and the second electrode 23 are made of, for example, a wiring material used in a semiconductor process.
  • the first electrode 21 and the second electrode 23 are, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), aluminum (Al), molybdenum (Mo), It is made of tantalum (Ta), tantalum nitride (TaN), silicide, or the like.
  • the surface of the first electrode 21 or the second electrode 23 is made of a material that may cause ion conduction in an electric field such as Cu
  • the surface of the first electrode 21 or the second electrode 23 made of Cu or the like You may coat
  • the barrier material that is difficult to conduct ions or thermally diffuse include tungsten (W), tungsten nitride (WN), titanium nitride (TiN), tantalum nitride (TaN), titanium tungsten (TiW), and titanium tungsten nitride ( TiWN) and the like.
  • the second electrode 23 is preferably made of a material that prevents a chalcogen element contained in the switch layer 22 or the ion source layer 32B (described later) from diffusing due to application of an electric field.
  • the ion source layer 32B may contain a transition metal element as an element that performs a memory operation and maintains a write state.
  • the transition metal element is applied to the switch layer 22 by application of an electric field.
  • the 1st electrode 21 is comprised with the material which prevents that the chalcogen element contained in the switch layer 22 diffuses by application of an electric field.
  • At least one of the first electrode 21 and the second electrode 23 includes a barrier material having a barrier property that prevents diffusion of the transition metal element and ion conduction.
  • the barrier material examples include tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), tantalum (Ta), tantalum nitride (TaN), titanium tungsten (TiW), and titanium tungsten nitride ( TiWN) and the like.
  • W tungsten
  • WN tungsten nitride
  • TiN titanium nitride
  • C carbon
  • TaN tantalum nitride
  • TiW titanium tungsten nitride
  • TiWN titanium tungsten nitride
  • the switch layer 22 includes an element belonging to Group 16 of the periodic table, specifically, at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch layer 22 preferably maintains an amorphous structure and does not change phase even when a voltage bias for switching is applied. The more stable the amorphous structure, the more stable the OTS phenomenon. Can be generated.
  • the switch layer 22 preferably includes at least one additional element selected from boron (B), carbon (C), and silicon (Si) in addition to the chalcogen element. More preferably, the switch layer 22 is configured to contain nitrogen (N).
  • the switch layer 22 is preferably configured to include any composition of BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN, and BCSiTeN.
  • Boron (B) has low conductivity even in a single metal, particularly a single metal. Therefore, the boron (B) is contained in the switch layer 22, so that the resistance value of the switch layer 22 is increased. In addition, since boron (B) has a smaller atomic radius than the chalcogen element, the amorphous structure of the switch layer 22 is stabilized and the OTS phenomenon is stabilized by containing boron (B) in the switch layer 22. Expressed.
  • Carbon (C) can increase the resistance of the switch layer 22 except for a structure having sp2 orbits as seen in graphite or the like.
  • carbon (C) has a smaller ionic radius than the chalcogen element, the amorphous structure of the switch layer 22 is stabilized and the OTS phenomenon is stably expressed.
  • Nitrogen (N) is bonded to boron (B), carbon (C), or silicon (Si). Therefore, when the switch layer 22 contains nitrogen (N) and boron (B), carbon (C), or silicon (Si) in the switch layer 22, the resistance value of the switch layer 22 is increased.
  • the band gap of a-BN in which nitrogen (N) and boron (B) are bonded is 5.05 even in an amorphous state.
  • the resistance value of the switch layer 22 is larger than when the switch layer 22 does not contain nitrogen (N). Therefore, the leakage current is suppressed.
  • the combination of nitrogen (N) and boron (B), carbon (C), or silicon (Si) is dispersed in the switch layer 22, so that the amorphous structure is stabilized.
  • the switch layer 22 changes to a low resistance state by raising the applied voltage to a predetermined threshold voltage (switching threshold voltage) or higher without causing a phase change between the amorphous phase and the crystalline phase, and the applied voltage is changed to the above threshold voltage.
  • a voltage lower than (switching threshold voltage) By changing to a voltage lower than (switching threshold voltage), the state changes to a high resistance state. That is, the switch layer 22 does not cause a phase change of the switch layer 22 by application of a voltage pulse or a current pulse through a first electrode 21 and a second electrode 23 from a power supply circuit (pulse applying means) (not shown). . Further, the switch layer 22 does not perform a memory operation such that a conduction path formed by the movement of ions by applying a voltage is maintained even after the applied voltage is erased.
  • the switch layer 22 functions as a bidirectional switch.
  • the switch layer 22 has an absolute value of the first voltage. It changes to a low resistance state when it rises above the first threshold voltage, and changes to a high resistance state when the absolute value of the first voltage falls to a voltage lower than the first threshold voltage.
  • the switch layer 22 has an absolute value of the second voltage when a second voltage at which the voltage of the second electrode 23 is higher than the voltage of the first electrode 21 is applied between the first electrode 21 and the second electrode 23. When the value rises above the second threshold voltage, it changes to the low resistance state, and when the absolute value of the second voltage falls below the second threshold voltage, it changes to the high resistance state.
  • the absolute value of the third voltage between the first electrode 21 and the second electrode 23 when the write voltage Vw for reducing the resistance of the memory cell 10 is applied to the memory cell 10 is equal to or higher than the third threshold voltage.
  • the resistance value changes to a low resistance state, and the absolute value of the third voltage changes to a voltage lower than the third threshold voltage to change to a high resistance state.
  • the absolute value of the fourth voltage between the first electrode 21 and the second electrode 23 when the erase voltage Vr for increasing the resistance of the memory cell 10 is applied to the memory cell 10 is equal to or higher than the fourth threshold voltage.
  • the resistance value changes to a low resistance state, and the absolute value of the fourth voltage changes to a voltage lower than the fourth threshold voltage to change to a high resistance state.
  • the IV characteristic when data is written to the memory cell 10 (hereinafter referred to as “writing time”) and the data written to the memory cell 10 are erased (hereinafter referred to as “ The IV characteristics of “when erasing” are different from each other.
  • the absolute value of the threshold voltage Vth1 (third threshold voltage) at the time of writing is different from the absolute value of the threshold voltage Vth2 (fourth threshold voltage) at the time of erasing. That is, the switch layer 22 has asymmetry in which IV characteristics (specifically, threshold voltages) are different between writing and erasing.
  • the composition ratio of the above-mentioned accompanying elements or the kind of the above-mentioned accompanying elements are different from each other in the first region 22 ⁇ and the second region 22 ⁇ .
  • the chalcogen element composition ratio or the chalcogen element in the first region 22 ⁇ and the second region 22 ⁇ so that the absolute value of the first threshold voltage and the absolute value of the second threshold voltage are different from each other. And other component elements are different from each other.
  • the absolute value of the threshold voltage Vth1 (third threshold voltage) at the time of writing is different from the absolute value of the threshold voltage Vth2 (fourth threshold voltage) at the time of erasing.
  • the composition ratio of chalcogen elements or the types of chalcogen elements and other component elements are different from each other.
  • the absolute value of the threshold voltage Vth2 (fourth threshold voltage) at the time of erasing is larger than the absolute value of the threshold voltage Vth1 (third threshold voltage) at the time of writing.
  • the composition ratio of chalcogen elements or the types of chalcogen elements and other component elements are different from each other.
  • the chalcogen element composition ratio is relatively smaller in the first region 22 ⁇ and the second region 22 ⁇ ( 1st area
  • the composition ratio of the chalcogen element in the first region 22 ⁇ and the second region 22 ⁇ is relatively The smaller one (second region 22 ⁇ ) is arranged at a position closer to the memory element 30 (see FIGS. 5 and 6).
  • the first region 22 ⁇ is a region closer to the electrode having the higher potential during erasing among the first electrode 21 and the second electrode 23 (see FIGS. 4 and 7).
  • the composition ratio of at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S) is relatively small in the first region 22 ⁇ and relatively large in the second region 22 ⁇ . It has become.
  • the composition ratio of at least one accompanying element selected from boron (B), carbon (C), and silicon (Si) is relatively large in the first region 22 ⁇ and relatively small in the second region 22 ⁇ .
  • the switch layer 22 includes, for example, tellurium (Te) and boron (B).
  • the composition ratio of tellurium (Te) is relatively small in the first region 22 ⁇ and relatively large in the second region 22 ⁇ , and the composition ratio of boron (B) is relatively large in the first region 22 ⁇ .
  • the second region 22 ⁇ is relatively small.
  • the second region 22 ⁇ is a region closer to the electrode having the higher potential during erasing among the first electrode 21 and the second electrode 23 (see FIGS. 5 and 6).
  • the composition ratio of at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S) is relatively small in the second region 22 ⁇ and relatively large in the first region 22 ⁇ . It has become.
  • the composition ratio of at least one accompanying element selected from boron (B), carbon (C), and silicon (Si) is relatively large in the second region 22 ⁇ and relatively small in the first region 22 ⁇ .
  • the switch layer 22 includes, for example, tellurium (Te) and boron (B).
  • the composition ratio of tellurium (Te) is relatively small in the second region 22 ⁇ and relatively large in the first region 22 ⁇
  • the composition ratio of boron (B) is relatively large in the second region 22 ⁇ .
  • the first region 22 ⁇ is relatively small.
  • the switch layer 22 has, for example, two stacked layers (first layer 22A and second layer 22B) as shown in FIGS. 2A and 2B.
  • the first layer 22A and the second layer 22B have different chalcogen element composition ratios or different types of chalcogen elements. Further, the first layer 22A and the second layer 22B are different from each other in the composition ratio of the accompanying elements or the kind of the accompanying elements.
  • the first layer 22A and the second layer 22B have different chalcogen element composition ratios or different types of chalcogen elements such that the absolute value of the first threshold voltage and the absolute value of the second threshold voltage are different from each other. ing. Specifically, the first layer 22A and the first layer 22A are different from each other so that the absolute value of the threshold voltage Vth1 (third threshold voltage) at the time of writing is different from the absolute value of the threshold voltage Vth2 (fourth threshold voltage) at the time of erasing. In the two layers 22B, the composition ratio of chalcogen elements or the types of chalcogen elements are different from each other.
  • the first layer 22A and the first layer 22A are arranged so that the absolute value of the threshold voltage Vth2 (fourth threshold voltage) at the time of erasure becomes larger than the absolute value of the threshold voltage Vth1 (third threshold voltage) at the time of writing.
  • the composition ratio of chalcogen elements or the types of chalcogen elements are different from each other.
  • the chalcogen element composition ratio of the first layer 22A and the second layer 22B is relatively small ( The first layer 22A) is disposed at a position away from the memory element 30 (see FIGS. 4 and 7).
  • the composition ratio of the chalcogen element in the first layer 22A and the second layer 22B is relatively The smaller one (first layer 22A) is arranged at a position closer to the memory element 30 (see FIGS. 5 and 6).
  • the first layer 22A is provided closer to the electrode having the higher potential of the first electrode 21 and the second electrode 23 at the time of erasing
  • the second layer 22B includes the first electrode 21 and the second electrode. 23 is provided closer to the electrode having the lower potential during erasing (see FIGS. 4 to 7).
  • the composition ratio of at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S) is relatively small in the first layer 22A and relatively large in the second layer 22B.
  • the composition ratio of at least one accompanying element selected from boron (B), carbon (C), and silicon (Si) is relatively large in the first layer 22A and relatively small in the second layer 22B. ing.
  • the first layer 22A and the second layer 22B include, for example, tellurium (Te) and boron (B).
  • Te tellurium
  • B boron
  • the memory element 30 includes a third electrode 31, a fourth electrode 33 disposed to face the third electrode 31, and a memory layer 32 provided between the third electrode 31 and the fourth electrode 33. .
  • the memory element is a bidirectional resistance change memory.
  • the memory layer 32 has a stacked structure in which a resistance change layer 32A and an ion source layer 32B are stacked.
  • the ion source layer 32B includes a movable element that forms a conduction path in the resistance change layer 32A by application of an electric field.
  • This movable element is, for example, a transition metal element, aluminum (Al), copper (Cu), or a chalcogen element.
  • the chalcogen element include tellurium (Te), selenium (Se), and sulfur (S).
  • the transition metal element include elements of Groups 4 to 6 of the periodic table. For example, titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum ( Ta), chromium (Cr), molybdenum (Mo), tungsten (W), or the like.
  • the ion source layer 32B includes one or more of the movable elements.
  • the ion source layer 32B includes oxygen (O), nitrogen (N), elements other than the movable elements (for example, manganese (Mn), cobalt (Co), iron (Fe), nickel (Ni), or platinum ( Pt)), silicon (Si) or the like may be contained.
  • the resistance change layer 32 ⁇ / b> A is made of, for example, an oxide of a metal element or a nonmetal element, or a nitride of a metal element or a nonmetal element, and has a predetermined voltage between the third electrode 31 and the fourth electrode 33.
  • the resistance change layer 32A is an oxide layer containing, for example, aluminum (Al).
  • Al aluminum
  • the resistance change layer 32A has a low resistance. Further, by applying a voltage in a direction opposite to the direction of the voltage applied when the resistance change layer 32A is reduced in resistance, the conduction path is cut or the conductivity is changed, so that the resistance change layer 32A increases the resistance.
  • the metal element and the nonmetal element contained in the resistance change layer 32A do not necessarily have to be in an oxide state, and may be in a state in which a part thereof is oxidized.
  • the initial resistance value of the resistance change layer 32A only needs to realize an element resistance of, for example, several M ⁇ to several hundred G ⁇ , and the optimum value varies depending on the size of the element and the resistance value of the ion source layer 32B.
  • the film thickness is preferably about 1 nm to 10 nm, for example.
  • the third electrode 31 may also serve as the electrode of the switch element 20 as shown in FIGS. 4 to 7, or may be provided separately from the electrode of the switch element 20.
  • the fourth electrode 33 may also serve as the word line WL or the bit line BL, or may be provided separately from the word line WL and the bit line BL. When the fourth electrode 33 is provided separately from the word line WL and the bit line BL, the fourth electrode 33 is electrically connected to the word line WL or the bit line BL.
  • FIG. 8 shows an example of the relationship between the voltage and current applied to the memory element 30.
  • FIG. 9 shows an example of the relationship between voltage and current applied to the switch element 120 according to the comparative example.
  • FIG. 10 illustrates an example of a relationship between voltage and current applied to the memory cell 110 including the memory element 30 of FIG. 8 and the switch element 120 of FIG.
  • FIG. 11 illustrates an example of a relationship between voltage and current applied to the switch element 220 according to the comparative example.
  • FIG. 12 shows an example of the relationship between voltage and current applied to the memory cell 210 including the memory element 30 of FIG. 8 and the switch element 220 of FIG.
  • FIG. 13 shows an example of the relationship between the voltage and current applied to the switch element 20.
  • FIG. 14 shows an example of the relationship between voltage and current applied to the memory cell 10 including the memory element 30 of FIG. 8 and the switch element 20 of FIG. Note that the switch element 20, the memory element 30, and the memory cell 10 of the present disclosure are not limited to the voltage and current values illustrated here.
  • the current value increases as the forward bias (write voltage) increases, and the conduction path in the resistance change layer 32A at a predetermined write voltage (for example, about 3.5 V).
  • a predetermined write voltage for example, about 3.5 V.
  • the current increases as the write voltage increases in the switch element 120, and when the voltage exceeds a predetermined threshold voltage Vth1 (for example, about 4V), the current rapidly increases due to the OTS operation. Increased or decreased in resistance and turned on. Thereafter, when the write voltage is decreased, the value of the current flowing through the electrode of the switch element 120 gradually decreases. For example, although depending on the material constituting the switch element 120 and the formation conditions, the resistance rapidly increases at a threshold voltage almost equal to that at the time of increase, and the switch element 120 is turned off.
  • Vth1 for example, about 4V
  • the switching behavior of the current value at the start and stop of application of the write voltage to the memory cell 110 is an IV curve that is a combination of the IV curves of the switch element 120 in FIG. 9 and the memory element 30 in FIG. 8 (see FIG. 10).
  • the read voltage (Vread) of the memory cell 110 is set to a voltage larger than the threshold value on the IV curve where the resistance changes suddenly, and Vread / 2 is a resistance.
  • a voltage smaller than the change threshold is set. This increases the selection ratio (on / off ratio) defined by the current ratio between the Vread bias and the Vread / 2 bias.
  • the IV curve of the memory cell 110 is a combination of the IV curve of the switch element 120 and the IV curve of the memory element 30, so that the resistance change (or current) around the threshold value of the switch element 120.
  • the IV curve of the memory cell 110 is a combination of the IV curve of the switch element 120 and the IV curve of the memory element 30, so that the resistance change (or current) around the threshold value of the switch element 120.
  • the greater the (change) the greater the selection ratio (on / off ratio).
  • the cross-point array size can be increased without erroneous reading, and the capacity of the memory cell array can be further increased.
  • the write voltage Vwrite is set to a voltage (for example, a voltage larger than about 6 V) that can obtain a current necessary for writing to the memory element 30, and the non-selection biased to Vwrite / 2 is set.
  • the change in the current value when the erase voltage is applied to the switch element 120 exhibits the same behavior as when the write voltage is applied (IV curve in FIG. 9).
  • the change in the current value when the erase voltage is applied to the memory element 30 changes from the low resistance state to the high resistance state by applying a voltage equal to or higher than the erase threshold voltage (for example, about 2 to 3 V) ( IV curve in FIG. 8).
  • the change in the current value when the erase voltage is applied to the memory cell 110 is a combination of the IV curve of the switch element 120 and the IV curve of the memory element 30 as in the case of applying the write voltage (IV in FIG. 10). curve).
  • the switch element 120 is applied to the memory cell 110 in the high resistance state.
  • a current greater than or equal to the threshold current flows, the switch element 120 switches again and transitions from the high resistance state to the low resistance state.
  • the voltage of the holding voltage is divided by the switch element 120, and other voltages are applied to the memory element 30. An excessive voltage is applied to the memory element 30 by this re-switching.
  • the IV characteristic of the switching element 120 is symmetric in the positive direction and the negative direction, the resistance value in the high resistance state of the memory element 30 is also symmetric in the positive direction and the negative direction, and the resistance change threshold current of the memory element 30 is sufficiently large.
  • the switch voltage in the positive direction is theoretically equal to the re-switch voltage in the negative direction. Therefore, as shown in FIG. 10, re-switching after the erase operation occurs when the erase voltage is about 6V.
  • the reverse breakdown voltage of the memory element 30 is smaller than the voltage value obtained by subtracting the holding voltage from the reswitching voltage, an excessive voltage is applied to the memory element 30 and the memory element 30 is destroyed. Further, as shown in FIG.
  • the voltage at which erasing is completed is about 5V
  • the voltage to be switched again is about 6V
  • the margin MG is as small as 1V.
  • the voltage at which the erasure of the memory element 30 is completed tends to vary. Therefore, if the margin MG is not sufficiently large, it becomes difficult to set a voltage for completely erasing the memory element 30 and increasing the resistance, and it becomes difficult to perform stable repeated operations of writing and erasing.
  • the switch element 220 in FIG. 11 has a larger threshold voltage and threshold current than the switch element 120 in FIG.
  • the threshold voltage of the switch element 220 is large and at the same time the threshold current is large, so that the threshold voltage of the memory cell 210 is about 8 V (FIG. 12).
  • the erase voltage is applied, the same behavior as described in FIG. 10 is exhibited.
  • the switch element 220 is switched, and as a result, a sufficient current is supplied to the memory element 30.
  • a voltage is applied, the memory element 30 transitions from the low resistance state to the high resistance state, and data written in the memory element 30 is erased.
  • the erase voltage becomes larger than the erase voltage in FIG. 10 due to the increase in the threshold value of the switch element 220.
  • the switch element 220 When a larger erasing voltage is applied after the erasing operation is performed, the switch element 220 is switched again. However, since the threshold voltage increases, the durability of the over-erasure voltage as the memory cell 210 is improved to 8V. Also, the margin MG is improved to 2V. Therefore, it becomes easy to set a voltage that can be stably erased, and the reliability of the write / erase operation of the memory cell 210 is improved. In this way, by increasing the threshold voltage of the switch element 220, the erasure of the memory element 30 is stabilized, and the rewrite operation of the memory cell 210 is stabilized. However, when the switch element 220 of FIG. 11 is used for the memory cell 210, the write voltage of the memory cell 210 becomes too high. In order to reduce the power consumption of the memory array operation and realize a higher speed operation, it is preferable to reduce the operating voltage as much as possible.
  • the switch element 20 of the present embodiment switches at approximately 4 V on the write side and switches at 5 V on the erase side.
  • the write voltage is kept low at 6V, and the reswitch voltage on the erase side is increased to 8V (FIG. 14).
  • the erase completion voltage is about 6 V and a large margin MG between the erase voltage and the reswitch voltage can be obtained, a stable erase operation is realized.
  • the voltage is applied to the memory cell 10 so that the voltage on the ion source layer 32B side in the memory layer 32 is higher than the voltage on the resistance change layer 32A side.
  • a write operation is performed in the memory cell 10 by applying such a voltage.
  • the switch layer 22 of FIGS. 4 to 7 the switch characteristic of the layer or region on the relatively higher voltage side appears. Therefore, the switch characteristics of the second layer 22B (second region 22 ⁇ ) in the switch layer 22 of FIGS. 4 and 7 or the second layer 22B (first region 22 ⁇ ) of the switch layer 22 of FIGS. Therefore, the threshold voltage on the writing side becomes small as in the case of the switch element having a large composition ratio of the chalcogen element.
  • the voltage is applied to the memory cell 10 so that the voltage on the resistance change layer 32A side in the memory layer 32 is higher than the voltage on the ion source layer 32B side.
  • an erase operation is performed in the memory cell 10 by applying such a voltage.
  • the switch layer 22 of FIGS. 4 to 7 the switch characteristic of the layer or region on the relatively higher voltage side appears. Accordingly, the switch characteristics of the first layer 22A (first region 22 ⁇ ) in the switch layer 22 of FIGS. 4 and 7 or the first layer 22A (second region 22 ⁇ ) of the switch layer 22 of FIGS. Therefore, the threshold voltage on the erasing side is increased as in the case of the switch element having a small composition ratio of the chalcogen element.
  • the writing and erasing voltages of the memory element 30 shown here are merely examples, and can take values of about 0.2 V to 5 V, for example.
  • the switch threshold voltage of the switch element 20 can take a value of about 0.5V to 5V.
  • the write / erase voltage of the memory cell 10 can also be arbitrarily adjusted.
  • different switch threshold voltages in the positive and negative bias directions have different configurations, so that the memory cell Ten operations can be stabilized.
  • the composition ratio of the chalcogen element or the chalcogen element is set in the first region 22 ⁇ and the second region 22 ⁇ so that the switch layer 22 has an asymmetric IV characteristic as shown in FIG. 13, for example. can do.
  • the threshold voltage on the reset side in the switch element 20 can be made larger than the threshold voltage on the set side in the switch element 20. Therefore, it is possible to suppress the deterioration of the memory element 30 due to over-erasing and perform a highly reliable memory operation.
  • FIG. 15A and FIG. 15B show a modification of the switch element 20 of the above embodiment.
  • the switch layer 22 includes the first region 22 ⁇ and the second region 22 ⁇ (between the first region 22 ⁇ and the second region 22 ⁇ or between the first layer 22A and the second layer 22B.
  • the diffusion suppression layer 24 which suppresses that the chalcogen element and other component elements contained in the first layer 22A and the second layer 22B) are diffused.
  • the diffusion suppression layer 24 includes tungsten (W), molybdenum (Mo), chromium (Cr), vanadium (V), niobium (Nb), tantalum (Ta), titanium (Ti), zirconium (Zr), and hafnium (Hf). Or a nitride of at least one element selected from these.
  • the chalcogen element contained in the first layer 22A diffuses into the second layer 22B or the chalcogen element contained in the second layer 22B. And other component elements may diffuse into the first layer 22A.
  • the difference between the composition ratio of the chalcogen element contained in the first layer 22A and the composition ratio of the chalcogen element contained in the second layer 22B is gradually reduced, and the asymmetry of the IV characteristics of the switch layer 22 is impaired. If this happens, the margin MG becomes small. However, in this modification, such a possibility can be reliably reduced by providing the diffusion suppression layer 24.
  • FIG. 16A and FIG. 16B show a modification of the switch element 20 of the above-described embodiment and modification A.
  • the switch layer 22 is configured by a stacked structure in which the first layer 22A and the second layer 22B are stacked.
  • the switch layer 22 may be configured by a stacked structure in which three or more layers including the first layer 22A and the second layer 22B are stacked.
  • the switch layer 22 may be configured by three layers in which the fifth layer 25 is inserted between the first layer 22A and the second layer 22B.
  • the memory element 30 can be prevented from being deteriorated due to over-erasing, and a highly reliable memory operation can be performed.
  • FIG. 17 shows a modification of the switch element 20 of the embodiment and the modification A.
  • the switch layer 22 is configured by a stacked structure in which the first layer 22A and the second layer 22B are stacked.
  • the switch layer 22 may be configured as a single layer configured so that the composition ratios of the chalcogen elements are different from each other in the first region 22 ⁇ and the second region 22 ⁇ .
  • the switch layer 22 has a gradation structure in which the composition ratio of the chalcogen element changes continuously in the stacking direction of the switch elements 20. Even in this case, similarly to the above embodiment, the memory element 30 can be prevented from being deteriorated due to over-erasing, and a highly reliable memory operation can be performed.
  • the memory layer 32 has a stacked structure in which the resistance change layer 32A and the ion source layer 32B are stacked.
  • the memory layer 32 is not limited to such a configuration.
  • a resistance change memory using an oxide such as TaOx, HfOx, or TiOx Phase change memory using GeTeSb, etc.
  • spin transfer torque type MRAM STT-MRAM
  • PCM phase change memory
  • carbon materials such as carbon nanotubes or graphene. May be.
  • the word line WL or the bit line BL may extend in the stacking direction of the memory cell array 1.
  • each word line WL and each bit line BL are opposed to each other in the in-plane direction of the memory cell array 1, and the switch element 20 and the memory element 30 included in each memory cell 10 1 are connected in series in the in-plane direction.
  • Example> an example of the memory cell array 1 of the above embodiment will be described with reference to a comparative example.
  • Sample 01 was made as follows. First, a TiN layer was formed on the substrate, and then a BCTeN layer (specifically, a B 40 C 13 Te 17 N 30 layer) having a thickness of 20 nm was formed on the surface of the TiN layer. Next, a W layer was formed on the surface of the BCTeN layer. Thereafter, by using a known technique such as photolithography and dry etching, a stacked body composed of the TiN layer, the BCTeN layer, and the W layer is selectively etched, so that a plurality of switch elements 20 according to the comparative example are formed on the substrate. Formed. The sample formed in this way is referred to as Sample 01.
  • Sample 02 was made as follows. First, after forming a TiN layer on the substrate, a first BCTeN layer (specifically, a B 40 C 13 Te 17 N 30 layer) having a thickness of 10 nm is formed on the surface of the TiN layer. Then, a second BCTeN layer (specifically, a B 43 C 14 Te 7 N 36 layer) having a thickness of 10 nm was formed. Next, a W layer was formed on the surface of the second BCTeN layer. Thereafter, using a known technique such as photolithography and dry etching, the TiN layer, and a laminate composed of two BCTeN layers and W layers having different composition ratios are selectively etched to form a composition ratio on the substrate. A plurality of switch elements 20 each having a switch layer 22 composed of two different BCTeN layers were formed. What was formed in this way is referred to as Sample 02.
  • Sample 03 was made as follows. First, a TiN layer is formed on a substrate, and then a first BCTeN layer (specifically, a B 43 C 14 Te 7 N 36 layer) having a thickness of 10 nm is formed on the surface of the TiN layer. Then, a second BCTeN layer (specifically, a B 40 C 13 Te 17 N 30 layer) having a thickness of 10 nm was formed. Next, a W layer was formed on the surface of the second BCTeN layer. Thereafter, using a known technique such as photolithography and dry etching, a laminated body composed of a TiN layer, two BCTeN layers having different composition ratios, and a W layer is selectively etched to form a composition on the substrate. A plurality of switch elements 20 including switch layers 22 made of two BCTeN layers having different ratios were formed. What was formed in this way is referred to as Sample 03.
  • a first BCTeN layer specifically, a B 43 C 14 Te 7 N 36 layer
  • FIGS. 18A, 18B, and 18C show the IV characteristics of the switch elements 20 of the samples 01 to 03, and the results are shown in FIGS. 18A, 18B, and 18C.
  • 18A shows the IV characteristics of Sample 01
  • FIG. 18B shows the IV characteristics of Sample 02
  • FIG. 18C shows the IV characteristics of Sample 03.
  • the IV characteristics obtained when a positive voltage was applied to the uppermost electrode and the substrate side electrode was set to the ground potential are shown in the graphs on the right side of the respective drawings.
  • the uppermost electrode was set to the ground potential, and the IV characteristics obtained when a negative voltage was applied to the electrode on the substrate side are shown in the graph on the left side of each figure.
  • FIG. 18A shows that when the composition of the entire switch layer is substantially uniform, the switch voltage at the positive bias and the switch voltage at the negative bias are equal to each other. Further, from FIG. 18B, when the composition ratio of Te contained in the first BCTeN layer in the switch layer is larger than the composition ratio of Te contained in the second BCTeN layer in the switch layer, It was found that the absolute value of the switch voltage at the negative bias was smaller than the absolute value of the switch voltage at the positive bias. Further, from FIG.
  • the present technology has been described with the embodiment and its modifications.
  • the present technology is not limited to the above-described embodiment and the like, and various modifications are possible.
  • the effect described in this specification is an illustration to the last.
  • the effect of this technique is not limited to the effect described in this specification.
  • the present technology may have effects other than those described in the present specification.
  • this technique can take the following composition.
  • a first electrode A second electrode disposed opposite the first electrode;
  • a switch layer provided between the first electrode and the second electrode and including at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S),
  • the composition ratio of the chalcogen element or the type of the chalcogen element in the first region closer to the first electrode and the second region closer to the second electrode than the first region is Switch elements that are different from each other.
  • the switch layer further includes at least one accompanying element selected from boron (B), carbon (C), and silicon (Si), The switch element according to (1), wherein in the switch layer, the composition ratio of the accompanying element or the type of the accompanying element is different between the first region and the second region.
  • the switch layer has an absolute value of the first voltage when a first voltage at which the voltage of the first electrode is higher than the voltage of the second electrode is applied between the first electrode and the second electrode.
  • the switch layer has an absolute value of the second voltage when a second voltage at which the voltage of the second electrode is higher than the voltage of the first electrode is applied between the first electrode and the second electrode. Changes to a low resistance state when the voltage rises above the second threshold voltage, and changes to a high resistance state when the absolute value of the second voltage falls below the second threshold voltage.
  • the switch layer includes a diffusion suppression layer that suppresses diffusion of the chalcogen element contained in the first region and the second region between the first region and the second region. The switch element according to any one of (3).
  • the diffusion suppression layer includes tungsten (W), molybdenum (Mo), chromium (Cr), vanadium (V), niobium (Nb), tantalum (Ta), titanium (Ti), zirconium (Zr), and hafnium (Hf).
  • the switch element as described in (4) comprised including the nitride of the at least 1 sort (s) of element chosen from these.
  • a plurality of memory cells Each of the memory cells includes a memory element and a switch element directly connected to the memory element,
  • the switch element is A first electrode; A second electrode disposed opposite the first electrode; A switch layer that is provided between the first electrode and the second electrode and includes at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S),
  • Te tellurium
  • Se selenium
  • S sulfur
  • the composition ratio of the chalcogen element or the type of the chalcogen element in the first region closer to the first electrode and the second region closer to the second electrode than the first region is Different storage devices.
  • the switch layer has an absolute value of a third voltage between the first electrode and the second electrode equal to or higher than a third threshold voltage when a write voltage for reducing the resistance of the memory cell is applied to the memory cell. It changes to a low resistance state by increasing, and changes to a high resistance state by lowering the absolute value of the third voltage to a voltage lower than the third threshold voltage,
  • the switch layer has an absolute value of a fourth voltage between the first electrode and the second electrode equal to or higher than a fourth threshold voltage when an erase voltage for increasing the resistance of the memory cell is applied to the memory cell.
  • the switch layer it changes to a low resistance state by increasing, and the absolute value of the fourth voltage is changed to a high resistance state by decreasing to a voltage lower than the fourth threshold voltage
  • the composition ratio of the chalcogen element in the first region and the second region so that the absolute value of the third threshold voltage and the absolute value of the fourth threshold voltage are different from each other, or The storage device according to (6), wherein types of the chalcogen elements are different from each other.
  • the storage device according to any one of (6) to (8), wherein the memory element is a bidirectional resistance change memory.
  • the memory element is As an ion source layer for supplying ions, a chalcogenide layer containing at least one element selected from copper (Cu), tellurium (Te), zirconium (Zr) and aluminum (Al);
  • the memory device according to (9), wherein the resistance change layer includes an oxide layer containing aluminum (Al).
  • the variable resistance layer is provided closer to the switch element than the ion source layer;
  • the storage device according to (9), wherein, of the first region and the second region, a region having a relatively small composition ratio of the chalcogen element is disposed at a position away from the memory element.
  • variable resistance layer is provided at a position farther from the switch element than the ion source layer,
  • (13) A plurality of first wires extending in a predetermined direction; A plurality of second wirings extending in a direction crossing the first wiring; The memory device according to any one of (6) to (12), wherein each of the plurality of memory cells is provided at a position where the first wiring and the second wiring face each other.

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Abstract

　本技術の一実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、カルコゲン元素を含んで構成されている。スイッチ層では、第１電極寄りの第１領域と、第１領域と比べて第２電極寄りの第２領域とにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。

Description

スイッチ素子および記憶装置
　本開示は、電極間にカルコゲナイド層を有するスイッチ素子、およびそれを備えた記憶装置に関する。
　近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。
　クロスポイント型のメモリセルには、メモリ素子のほかにセル選択用の選択素子（スイッチ素子）が設けられる。スイッチ素子としては、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch）素子）が挙げられる。ＯＴＳ素子では、オフ状態の漏れ電流が低く、オン状態の電流を大きくすることにより選択比を大きくすることができる。さらに、ＯＴＳ素子はスイッチング特性を示すので、ＯＴＳ素子がメモリ素子と直列に接続された場合であっても、比較的に選択比を得ることができる。
　なお、カルコゲナイト層と絶縁層とによる積層体を備えたセレクタが特許文献１に開示されている。また、超格子構造を有する相変化メモリが特許文献２に開示されている。また、ＰＮ接合ダイオードを相変化ダイオードとして備えたＰＲＡＭが特許文献３に開示されている。また、抵抗率分布を有する電極を備えた相変化メモリが特許文献４に開示されている。
特開２０１４－０３３０４１号公報 特開２０１４－１０７５２８号公報 特開２００７－２１４５６５号公報 国際公開ＷＯ２００９／１２２５６９号公報
　抵抗変化型メモリ素子では、書き込み電圧として、書き込み側の閾値電圧よりも過剰な電圧が印加されても、メモリ素子が破壊され難い。そのため、書き込み電圧として、書き込み側の閾値電圧よりも過剰な電圧が印加された後であっても、消去電圧の印加によって、メモリが消去される。ところが、消去電圧として、消去側の閾値電圧よりも大きな電圧印加によって消去を行った後に、さらに過剰な電圧が印加され、ブレークダウンする電圧よりも大きな電圧が加わり再度低抵抗化すると、メモリ素子が破壊される。このような過消去によって、メモリ素子が破壊されてしまうと、セット電圧が印加されたとしても、再び、メモリに書き込みを行うことが困難となるという問題があった。
　したがって、過消去によるメモリ素子の劣化を抑制し、信頼性の高いメモリ動作を行うことを可能にするスイッチ素子、およびそれを備えた記憶装置を提供することが望ましい。
　本開示の一実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。スイッチ層では、第１電極寄りの第１領域と、第１領域と比べて第２電極寄りの第２領域とにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。
　本開示の一実施の形態の記憶装置は、複数のメモリセルを備えている。各メモリセルは、メモリ素子およびメモリ素子に直接接続されたスイッチ素子を含んでいる。各メモリセルに含まれるスイッチ素子は、上記スイッチ素子と同一の構成となっている。
　本開示の一実施の形態のスイッチ素子、および本開示の一実施の形態の記憶装置では、スイッチ層における第１電極寄りの第１領域と、スイッチ層における第２電極寄りの第２領域とにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。これにより、例えば、スイッチ素子における、消去側の閾値電圧を、スイッチ素子における、書き込み側の閾値電圧よりも大きくすることができる。
　本開示の一実施の形態のスイッチ素子、および本開示の一の実施の形態の記憶装置によれば、スイッチ素子における、消去側の閾値電圧を、スイッチ素子における、書き込み側の閾値電圧よりも大きくすることができるようにしたので、過消去によるメモリ素子の劣化を抑制し、信頼性の高いメモリ動作を行うことができる。
本開示の一実施の形態に係るメモリセルアレイの斜視構成の一例を表す図である。 図１のスイッチ素子の断面構成の一例を表す図である。 図１のスイッチ素子の断面構成の一例を表す図である。 図１のメモリ素子の断面構成の一例を表す図である。 図１のメモリ素子の断面構成の一例を表す図である。 図１のメモリセルの断面構成の一例を表す図である。 図１のメモリセルの断面構成の一例を表す図である。 図１のメモリセルの断面構成の一例を表す図である。 図１のメモリセルの断面構成の一例を表す図である。 図１のメモリ素子におけるＩＶ特性の一例を表す図である。 比較例に係るスイッチ素子におけるＩＶ特性の一例を表す図である。 比較例に係るメモリセルにおけるＩＶ特性の一例を表す図である。 比較例に係るスイッチ素子におけるＩＶ特性の一例を表す図である。 比較例に係るメモリセルにおけるＩＶ特性の一例を表す図である。 図１のスイッチ素子におけるＩＶ特性の一例を表す図である。 図１のメモリセルにおけるＩＶ特性の一例を表す図である。 図２Ａのスイッチ素子の断面構成の一変形例を表す図である。 図２Ｂのスイッチ素子の断面構成の一変形例を表す図である。 図２Ａのスイッチ素子の断面構成の一変形例を表す図である。 図２Ｂのスイッチ素子の断面構成の一変形例を表す図である。 図２Ａ、図２Ｂのスイッチ素子の断面構成の一変形例を表す図である。 試料０１のＩＶ特性の一例を表す図である。 試料０２のＩＶ特性の一例を表す図である。 試料０３のＩＶ特性の一例を表す図である。
　以下、開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
 
　１．実施の形態
　　　　スイッチ層が２層で構成されている例
　２．変形例
　　　　変形例Ａ：スイッチ層内に拡散抑制層を設けた例
　　　　変形例Ｂ：スイッチ層を３つ以上の層で構成した例
　　　　変形例Ｃ：スイッチ層内の組成比が積層方向にグラデーションを有する例
　　　　変形例Ｄ：メモリ層のバリエーション
　　　　変形例Ｅ：スイッチ素子とメモリ素子の接続方法のバリエーション
　　　　変形例Ｆ：ビット線またはワード線が積層方向に延在している例
　３．実施例
 
＜１．実施の形態＞
　図１は、本開示の一実施の形態に係るメモリセルアレイ１の斜視構成を表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図１に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。メモリセル１０は、本開示の「メモリセル」の一具体例に相当する。ワード線ＷＬおよびビット線ＢＬは、本開示の「第１配線」「第２配線」の一具体例に相当する。
　各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１に示したように、複数の階層に分かれて配置されている。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図１に示したように、複数の階層に分かれて配置されている。
　複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイ１の積層方向において交互に配置されている。
（メモリセル１０）
　メモリセルアレイ１は、基板上に２次元もしくは３次元配置された複数のメモリセル１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路などを有している。メモリセル１０は、メモリ素子３０と、メモリ素子３０に直接接続されたスイッチ素子２０とを含んで構成されている。スイッチ素子２０は、本開示の「スイッチ素子」の一具体例に相当する。メモリ素子３０は、本開示の「メモリ素子」の一具体例に相当する。
　例えば、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されている。なお、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されている場合に、その層に隣接する層内において、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されていてもよい。また、各層において、メモリ素子３０がスイッチ素子２０上に形成されていてもよいし、その逆に、スイッチ素子２０がメモリ素子３０上に形成されていてもよい。
　次に、スイッチ素子２０およびメモリ素子３０について説明する。図２Ａ、図２Ｂは、スイッチ素子２０の断面構成の一例を表したものである。図３Ａ、図３Ｂは、メモリ素子３０の断面構成の一例を表したものである。図４～図７は、メモリセル１０の断面構成の一例を表したものであり、スイッチ素子２０およびメモリ素子３０の組み合わせの一例を表したものである。
（スイッチ素子２０）
　スイッチ素子２０は、第１電極２１と、第１電極２１に対向配置された第２電極２３と、第１電極２１と第２電極２３との間に設けられたスイッチ層２２とを有している。第１電極２１および第２電極２３は、本開示の「第１電極」「第２電極」の一具体例に相当する。第１電極２１は、図２Ａ、図２Ｂに示したようにビット線ＢＬまたはワード線ＷＬを兼ねていてもよいし、ビット線ＢＬおよびワード線ＷＬとは別体で設けられていてもよい。第１電極２１がビット線ＢＬおよびワード線ＷＬとは別体で設けられている場合には、第１電極２１は、ビット線ＢＬまたはワード線ＷＬと電気的に接続されている。第２電極２３は、メモリ素子３０の電極を兼ねていてもよいし、メモリ素子３０の電極とは別体で設けられていてもよい。第２電極２３がメモリ素子３０の電極とは別体で設けられている場合には、第２電極２３は、メモリ素子３０の電極と電気的に接続されている。
　第１電極２１および第２電極２３は、例えば、半導体プロセスに用いられる配線材料によって構成されている。第１電極２１および第２電極２３は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、またはシリサイド等により構成されている。第１電極２１または第２電極２３がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、Ｃｕ等よりなる第１電極２１または第２電極２３の表面が、イオン伝導や熱拡散しにくいバリア性の材料で被覆されていてもよい。イオン伝導や熱拡散しにくいバリア性の材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、または窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、窒化チタンタングステン（ＴｉＷＮ）等が挙げられる。
　第２電極２３は、電界の印加によってスイッチ層２２またはイオン源層３２Ｂ（後述）に含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。これは、例えば、イオン源層３２Ｂにはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれている場合があり、その場合には、遷移金属元素が電界の印加によってスイッチ層２２に拡散するとスイッチ特性が劣化する虞があるためである。また、第１電極２１は、電界の印加によってスイッチ層２２に含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。
　これは、スイッチ層２２に含まれ得るカルコゲン元素の１つであるＴｅは、Ａｌ、Ｃｕ等を主とした一般的な半導体回路に用いられる電極材料と接すると、反応、あるいは合金化しやすく、そのような反応が起こることでスイッチ素子２０の特性が著しく劣化するためである。従って、第１電極２１および第２電極２３のうち少なくとも一方の電極は、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、窒化チタンタングステン（ＴｉＷＮ）等が挙げられる。なお、第１電極２１または第２電極２３の全てが、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料によって構成されている必要はない。例えば、第１電極２１または第２電極２３のうち、スイッチ層２２に接する部分だけが、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料によって構成されていてもよい。
　スイッチ層２２は、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層２２はアモルファス構造を維持して相変化しないことが好ましく、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層２２は、上記カルコゲン元素のほかに、ホウ素（Ｂ）、炭素（Ｃ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の付随元素をさらに含んで構成されていることが好ましい。スイッチ層２２は、さらに、窒素（Ｎ）を含んで構成されていることがより好ましい。スイッチ層２２は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮ、ＢＣＳｉＴｅＮのうちのいずれかの組成を含んで構成されていることが好ましい。
　比較的原子半径の大きな元素に比較的原子半径の小さな元素が添加されると、構成元素の原子半径の差が大きくなり、結晶構造を形成することが容易ではなくなるので、アモルファス構造が安定化しやすくなる。よって、スイッチ層２２のように、原子半径の比較的大きなＴｅ等のカルコゲン元素を含む層内に比較的原子半径の小さなホウ素（Ｂ）等の元素が添加されている場合には、層内には原子半径の異なる複数の元素が存在することとなり、アモルファス構造が安定化する。
　ホウ素（Ｂ）では、半金属のなかでも特に単体でも導電性が低いので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２の抵抗値が高くなる。また、ホウ素（Ｂ）では、カルコゲン元素と比較して原子半径が小さいので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
　炭素（Ｃ）は、グラファイト等で見られるｓｐ2軌道をとる構造以外では、スイッチ層２２を高抵抗化することができる。また、炭素（Ｃ）では、カルコゲン元素と比較してイオン半径が小さいので、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
　窒素（Ｎ）は、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）と結合する。そのため、スイッチ層２２内に、窒素（Ｎ）と、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）とがスイッチ層２２に含まれることにより、スイッチ層２２の抵抗値が高くなる。例えば、窒素（Ｎ）とホウ素（Ｂ）とが結合したａ－ＢＮのバンドギャップは、アモルファス状態でも５．０５となっている。このように、スイッチ層２２内に、窒素（Ｎ）が含まれている場合には、スイッチ層２２内に窒素（Ｎ）が含まれていない場合と比べて、スイッチ層２２の抵抗値が大きいので、リーク電流が抑制される。また、窒素（Ｎ）と、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）との結合物がスイッチ層２２内に分散することにより、アモルファス構造が安定化する。
　スイッチ層２２は、アモルファス相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層２２は、図示しない電源回路（パルス印加手段）から第１電極２１および第２電極２３を介した電圧パルスあるいは電流パルスの印加によって、スイッチ層２２の相変化を生じないものである。また、スイッチ層２２は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
　スイッチ層２２は、双方向スイッチとして機能するようになっている。スイッチ層２２は、第１電極２１の電圧が第２電極２３の電圧よりも高くなる第１電圧が第１電極２１および第２電極２３間に印加されたときに、第１電圧の絶対値が第１閾値電圧以上に上がることにより低抵抗状態に変化し、第１電圧の絶対値が第１閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっている。スイッチ層２２は、さらに、第２電極２３の電圧が第１電極２１の電圧よりも高くなる第２電圧が第１電極２１および第２電極２３間に印加されたときに、第２電圧の絶対値が第２閾値電圧以上に上がることにより低抵抗状態に変化し、第２電圧の絶対値が第２閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっている。
　スイッチ層２２は、メモリセル１０を低抵抗化する書き込み電圧Ｖｗがメモリセル１０に印加されたときの、第１電極２１および第２電極２３間の第３電圧の絶対値が第３閾値電圧以上に上がることにより低抵抗状態に変化し、第３電圧の絶対値が第３閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっている。スイッチ層２０は、メモリセル１０を高抵抗化する消去電圧Ｖｒがメモリセル１０に印加されたときの、第１電極２１および第２電極２３間の第４電圧の絶対値が第４閾値電圧以上に上がることにより低抵抗状態に変化し、第４電圧の絶対値が第４閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっている。
　スイッチ層２２では、メモリセル１０へのデータ書き込みが行われる時（以下、「書き込み時」と称する。）のＩＶ特性と、メモリセル１０へ書き込まれたデータの消去が行われる時（以下、「消去時」と称する。）のＩＶ特性とが互いに異なっている。具体的には、スイッチ層２２では、書き込み時の閾値電圧Ｖｔｈ１（第３閾値電圧）の絶対値と、消去時の閾値電圧Ｖｔｈ２（第４閾値電圧）の絶対値とが互いに異なっている。つまり、スイッチ層２２は、書き込み時と消去時とでＩＶ特性（具体的には閾値電圧）が互いに異なる非対称性を有している。
　スイッチ層２２では、第１電極２１寄りの第１領域２２αと、第１領域２２αと比べて第２電極２３寄りの第２領域２２βとにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。スイッチ層２２では、さらに、第１領域２２αと第２領域２２βとにおいて、上述の付随元素の組成比、または、上述の付随元素の種類が互いに異なっている。
　スイッチ層２２では、第１閾値電圧の絶対値と、第２閾値電圧の絶対値とが互いに異なるように、第１領域２２αと第２領域２２βとにおいて、カルコゲン元素の組成比、または、カルコゲン元素やその他の成分元素の種類が互いに異なっている。具体的には、スイッチ層２２では、書き込み時の閾値電圧Ｖｔｈ１（第３閾値電圧）の絶対値と、消去時の閾値電圧Ｖｔｈ２（第４閾値電圧）の絶対値とが互いに異なるように、第１領域２２αと第２領域２２βとにおいて、カルコゲン元素の組成比、または、カルコゲン元素やその他の成分元素の種類が互いに異なっている。より具体的には、スイッチ層２２では、消去時の閾値電圧Ｖｔｈ２（第４閾値電圧）の絶対値が書き込み時の閾値電圧Ｖｔｈ１（第３閾値電圧）の絶対値よりも大きくなるように、第１領域２２αと第２領域２２βとにおいて、カルコゲン元素の組成比、または、カルコゲン元素やその他の成分元素の種類が互いに異なっている。
　抵抗変化層３２Ａがイオン源層３２Ｂよりもスイッチ素子２０寄りの位置に設けられている場合には、第１領域２２αおよび第２領域２２βのうち、カルコゲン元素の組成比が相対的に小さい方（第１領域２２α）が、メモリ素子３０から離れた位置に配置されている（図４、図７参照）。また、抵抗変化層３２Ａがイオン源層３２Ｂよりもスイッチ素子２０から離れた位置に設けられている場合には、第１領域２２αおよび第２領域２２βのうち、カルコゲン元素の組成比が相対的に小さい方（第２領域２２β）が、メモリ素子３０寄りの位置に配置されている（図５、図６参照）。
　第１領域２２αが、第１電極２１および第２電極２３のうち、消去時に電位の高い方の電極寄りの領域であるとする（図４、図７参照）。このとき、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素の組成比が、第１領域２２αにおいて相対的に小さく、第２領域２２βにおいて相対的に大きくなっている。さらに、ホウ素（Ｂ）、炭素（Ｃ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の付随元素の組成比が、第１領域２２αにおいて相対的に大きく、第２領域２２βにおいて相対的に小さくなっている。スイッチ層２２が、例えば、テルル（Ｔｅ）およびホウ素（Ｂ）を含んで構成されているとする。このとき、テルル（Ｔｅ）の組成比が、第１領域２２αにおいて相対的に小さく、第２領域２２βにおいて相対的に大きくなっており、ホウ素（Ｂ）の組成比が、第１領域２２αにおいて相対的に大きく、第２領域２２βにおいて相対的に小さくなっている。
　第２領域２２βが、第１電極２１および第２電極２３のうち、消去時に電位の高い方の電極寄りの領域であるとする（図５、図６参照）。このとき、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素の組成比が、第２領域２２βにおいて相対的に小さく、第１領域２２αにおいて相対的に大きくなっている。さらに、ホウ素（Ｂ）、炭素（Ｃ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の付随元素の組成比が、第２領域２２βにおいて相対的に大きく、第１領域２２αにおいて相対的に小さくなっている。スイッチ層２２が、例えば、テルル（Ｔｅ）およびホウ素（Ｂ）を含んで構成されているとする。このとき、テルル（Ｔｅ）の組成比が、第２領域２２βにおいて相対的に小さく、第１領域２２αにおいて相対的に大きくなっており、ホウ素（Ｂ）の組成比が、第２領域２２βにおいて相対的に大きく、第１領域２２αにおいて相対的に小さくなっている。
　スイッチ層２２は、例えば、図２Ａ、図２Ｂに示したように、積層された２つの層（第１層２２Ａ、第２層２２Ｂ）を有している。第１層２２Ａと第２層２２Ｂとにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。さらに、第１層２２Ａと第２層２２Ｂとにおいて、上述の付随元素の組成比、または、上述の付随元素の種類が互いに異なっている。
　第１閾値電圧の絶対値と、第２閾値電圧の絶対値とが互いに異なるように、第１層２２Ａと第２層２２Ｂとにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。具体的には、書き込み時の閾値電圧Ｖｔｈ１（第３閾値電圧）の絶対値と、消去時の閾値電圧Ｖｔｈ２（第４閾値電圧）の絶対値とが互いに異なるように、第１層２２Ａと第２層２２Ｂとにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。より具体的には、消去時の閾値電圧Ｖｔｈ２（第４閾値電圧）の絶対値が書き込み時の閾値電圧Ｖｔｈ１（第３閾値電圧）の絶対値よりも大きくなるように、第１層２２Ａと第２層２２Ｂとにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。
　抵抗変化層３２Ａがイオン源層３２Ｂよりもスイッチ素子２０寄りの位置に設けられている場合には、第１層２２Ａおよび第２層２２Ｂのうち、カルコゲン元素の組成比が相対的に小さい方（第１層２２Ａ）が、メモリ素子３０から離れた位置に配置されている（図４、図７参照）。また、抵抗変化層３２Ａがイオン源層３２Ｂよりもスイッチ素子２０から離れた位置に設けられている場合には、第１層２２Ａおよび第２層２２Ｂのうち、カルコゲン元素の組成比が相対的に小さい方（第１層２２Ａ）が、メモリ素子３０寄りの位置に配置されている（図５、図６参照）。このとき、第１層２２Ａは、第１電極２１および第２電極２３のうち、消去時に電位の高い方の電極寄りに設けられており、第２層２２Ｂは、第１電極２１および第２電極２３のうち、消去時に電位の低い方の電極寄りに設けられている（図４～図７参照）。テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素の組成比が、第１層２２Ａにおいて相対的に小さく、第２層２２Ｂにおいて相対的に大きくなっている。さらに、ホウ素（Ｂ）、炭素（Ｃ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の付随元素の組成比が、第１層２２Ａにおいて相対的に大きく、第２層２２Ｂにおいて相対的に小さくなっている。第１層２２Ａおよび第２層２２Ｂが、例えば、テルル（Ｔｅ）およびホウ素（Ｂ）を含んで構成されているとする。このとき、テルル（Ｔｅ）の組成比が、第１層２２Ａにおいて相対的に小さく、第２層２２Ｂにおいて相対的に大きくなっており、ホウ素（Ｂ）の組成比が、第１層２２Ａにおいて相対的に大きく、第２層２２Ｂにおいて相対的に小さくなっている。
（メモリ素子３０）
　メモリ素子３０は、第３電極３１と、第３電極３１に対向配置された第４電極３３と、第３電極３１および第４電極３３の間に設けられたメモリ層３２とを有している。メモリ素子は、双方向抵抗変化メモリである。メモリ層３２は、抵抗変化層３２Ａおよびイオン源層３２Ｂが積層された積層構造によって構成されている。
　イオン源層３２Ｂは、電界の印加によって抵抗変化層３２Ａ内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族～第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、またはタングステン(Ｗ)などが挙げられる。イオン源層３２Ｂは、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層３２Ｂは、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆe）、ニッケル（Ｎｉ）、または白金（Ｐｔ））、またはケイ素（Ｓｉ）等を含んでいてもかまわない。
　抵抗変化層３２Ａは、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、第３電極３１および第４電極３３の間に所定の電圧を印加した場合に抵抗変化層３２Ａの抵抗値が変化するものである。抵抗変化層３２Ａは、例えば、アルミニウム（Ａｌ）を含む酸化物層である。例えば、第３電極３１および第４電極３３の間に電圧が印加されると、イオン源層３２Ｂに含まれる遷移金属元素が抵抗変化層３２Ａ内に移動して伝導パスが形成され、これにより抵抗変化層３２Ａが低抵抗化する。また、抵抗変化層３２Ａ内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層３２Ａが低抵抗化する。また、抵抗変化層３２Ａが低抵抗化するときに印加される電圧の向きとは逆方向の電圧が印加されることによって、伝導パスが切断されるか、または導電性が変化し、抵抗変化層３２Ａは高抵抗化する。
　なお、抵抗変化層３２Ａに含まれる金属元素および非金属元素は必ずしも全てが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層３２Ａの初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層３２Ｂの抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ～１０ｎｍ程度が好ましい。
　第３電極３１は、図４～図７に示したようにスイッチ素子２０の電極を兼ねていてもよいし、スイッチ素子２０の電極とは別体で設けられていてもよい。第４電極３３は、ワード線ＷＬまたはビット線ＢＬを兼ねていてもよいし、ワード線ＷＬおよびビット線ＢＬとは別体で設けられていてもよい。第４電極３３がワード線ＷＬおよびビット線ＢＬとは別体で設けられている場合には、第４電極３３は、ワード線ＷＬまたはビット線ＢＬと電気的に接続されている。
　次に、比較例を参照しつつ、本実施の形態のメモリセルアレイ１の動作について説明する。
　図８は、メモリ素子３０に印加される電圧および電流の関係の一例を表したものである。図９は、比較例に係るスイッチ素子１２０に印加される電圧および電流の関係の一例を表したものである。図１０は、図８のメモリ素子３０および図９のスイッチ素子１２０を備えたメモリセル１１０に印加される電圧および電流の関係の一例を表したものである。図１１は、比較例に係るスイッチ素子２２０に印加される電圧および電流の関係の一例を表したものである。図１２は、図８のメモリ素子３０および図１１のスイッチ素子２２０を備えたメモリセル２１０に印加される電圧および電流の関係の一例を表したものである。図１３は、スイッチ素子２０に印加される電圧および電流の関係の一例を表したものである。図１４は、図８のメモリ素子３０および図１３のスイッチ素子２０を備えたメモリセル１０に印加される電圧および電流の関係の一例を表したものである。なお、本開示のスイッチ素子２０、メモリ素子３０およびメモリセル１０は、ここで例としている電圧や電流値に限定されるものではない。
　図８からわかるように、メモリ素子３０では、順バイアス（書き込み電圧）の増加に伴って電流値が上昇し、所定の書き込み電圧（例えば、およそ３．５Ｖ程度）において抵抗変化層３２Ａにおける伝導パスの形成による書き込み動作が行われ、メモリ層３２が低抵抗状態へと変化して電流が増大する。即ち、メモリ素子３０は、書き込み電圧の印加によって低抵抗状態となり、この低抵抗状態は印加電圧停止後も維持される。
　スイッチ素子１２０に書き込み電圧が印加されると、スイッチ素子１２０では、書き込み電圧の増加に伴って電流が上昇し、所定の閾値電圧Ｖｔｈ１（例えば、４Ｖ程度）を超えるとＯＴＳ動作により急激に電流が増大、あるいは抵抗が低くなり、オン状態となる。この後、書き込み電圧を減少させていくと、スイッチ素子１２０の電極に流れる電流値は徐々に減少する。例えば、スイッチ素子１２０を構成する材料および形成条件にもよるが、増加時とほぼ同等の閾値電圧で急激に抵抗が上昇してオフ状態となる。
　メモリセル１１０の書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、図９のスイッチ素子１２０および図８のメモリ素子３０のＩＶ曲線を合わせたＩＶ曲線となる（図１０参照）。このようなメモリセル１１０では、例えば、Ｖ／２バイアス方式において、メモリセル１１０の読み出し電圧（Ｖread）がＩＶ曲線上の急激に抵抗変化する閾値よりも大きな電圧に設定され、Ｖread／２が抵抗変化の閾値よりも小さい電圧に設定される。これにより、ＶreadバイアスとＶread／２バイアスとの電流比で定義される選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１１０のＩＶ曲線は、スイッチ素子１２０のＩＶ曲線と、メモリ素子３０のＩＶ曲線とを合わせたものであるので、スイッチ素子１２０の閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１１０のＩＶ曲線は、スイッチ素子１２０のＩＶ曲線と、メモリ素子３０のＩＶ曲線とを合わせたものであるので、スイッチ素子１２０の閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくクロスポイントアレイサイズを大きくすることが可能となり、メモリセルアレイの更なる大容量化が可能となる。
　これは、読み出し動作だけでなく、書き込み動作についても同様である。クロスポイントアレイでは、対象のメモリセル１１０と同じビット線ＢＬあるいはワード線ＷＬに多数のビットが接続されている。このため、図１０に示したように、Ｖwrite/２とＩＶ曲線の点線のＳｅｔ状態のＩＶループの交点で示される、Ｖwrite／２にバイアスされた非選択時のリーク電流が大きいと、非選択のメモリセル１１０で誤書き込みを生じる虞がある。よって、書き込み動作では、メモリ素子３０を書き込む際に必要な電流が得られる電圧（例えば、およそ６Ｖよりも大きな電圧）に書き込み電圧Ｖwriteが設定されたうえで、Ｖwrite／２にバイアスされた非選択のメモリセル１１０が誤書き込みを生じない程度のリーク電流に抑えることが好ましい。即ち、Ｖwrite／２にバイアスされた非選択時のリーク電流が小さければ小さいほど、大規模なクロスポイントアレイを誤書き込みなく動作させることができる。従って、書き込み動作時もスイッチ素子のオン／オフ比を大きくすることが、メモリセルアレイの大容量化につながる。
　一方、逆バイアス（ここでは消去電圧）が印加されると、スイッチ素子１２０の消去電圧印加時における電流値の変化は、書き込み電圧を印加した際と同様の挙動を示す（図９のＩＶ曲線）。これに対して、メモリ素子３０の消去電圧印加時における電流値の変化は、消去閾値電圧（例えば、およそ２～３Ｖ程度）以上の電圧印加によって、低抵抗状態から高抵抗状態へと変化する（図８のＩＶ曲線）。更に、メモリセル１１０の消去電圧印加時における電流値の変化は、書き込み電圧印加時と同様に、スイッチ素子１２０のＩＶ曲線とメモリ素子３０のＩＶ曲線とを合わせたものとなる（図１０のＩＶ曲線）。
　ところで、メモリ素子３０が低抵抗状態から高抵抗状態への遷移が生じで消去動作が行われた後、さらに大きな消去電圧を印加していく場合、高抵抗状態のメモリセル１１０にスイッチ素子１２０の閾値電流以上の電流が流れるとスイッチ素子１２０が再度スイッチして高抵抗状態から低抵抗状態へと遷移する。このとき、スイッチ素子１２０には保持電圧の電圧が分圧され、それ以外の電圧はメモリ素子３０に印加される。この再スイッチにより、メモリ素子３０に過大な電圧が印加される。正方向と負方向でスイッチ素子１２０のＩＶ特性が対称であり、メモリ素子３０の高抵抗状態の抵抗値も正方向と負方向で対称であり、メモリ素子３０の抵抗変化閾値電流が十分に大きいなどの条件では、理論的には正方向のスイッチ電圧と、負方向の再スイッチ電圧は等しくなる。そのため、図１０に示したように、消去電圧がおよそ６Ｖで消去動作後の再スイッチが起こる。このときに、メモリ素子３０の逆方向耐圧が、再スイッチ電圧から保持電圧を引いた電圧値よりも小さい場合には、メモリ素子３０に過大な電圧がかかるので、メモリ素子３０が破壊される。また、図１０に示したように、消去が完了する電圧がおよそ５Ｖであり、再スイッチする電圧はおよそ６Ｖであり、そのマージンＭＧは１Ｖと小さい。メモリ素子３０の消去が完了する電圧には、一般的にばらつきが生じやすい。そのため、マージンＭＧが十分に大きくなければ、メモリ素３０子を完全に消去し高抵抗化する電圧の設定が困難となり、書き込みと消去の安定的な繰り返し動作が困難となる。
　次に、図１１のスイッチ素子２２０について説明する。図１１のスイッチ素子２２０では、図９のスイッチ素子１２０と比べて、閾値電圧、閾値電流が大きくなっている。書き込み電圧を印加する際に、スイッチ素子２２０の閾値電圧が大きく、同時に閾値電流が大きいので、メモリセル２１０の閾値電圧はおよそ８Ｖとなる（図１２）。消去電圧を印加したときには、図１０に記載の挙動と同様の挙動を示し、スイッチ素子２２０の閾値電圧、閾値電流に達すると、スイッチ素子２２０がスイッチし、その結果、メモリ素子３０に十分な電流・電圧が印加され、メモリ素子３０が低抵抗状態から高抵抗状態へと遷移し、メモリ素子３０に書き込まれたデータが消去される。消去電圧は、スイッチ素子２２０の閾値の上昇により、図１０のときの消去電圧と比較して大きくなる。
　消去動作が行われた後、さらに大きな消去電圧を印加していくと、スイッチ素子２２０で再スイッチが起こる。しかし、その閾値電圧は大きくなるので、メモリセル２１０としての過消去電圧の耐久性が、８Ｖに向上する。また、マージンＭＧも２Ｖに向上する。そのため、安定に消去できる電圧を設定しやすくなることから、メモリセル２１０の書き込み・消去動作の信頼性が向上する。この様にスイッチ素子２２０の閾値電圧を増大させることによりメモリ素子３０の消去が安定化し、メモリセル２１０の書き換え動作の安定化に繋がる。しかし、図１１のスイッチ素子２２０をメモリセル２１０に用いた場合には、メモリセル２１０の書き込み電圧が大きくなりすぎる。メモリアレイ動作の消費電力を低減して、より高速な動作を実現するには、動作電圧をなるべく低減することが好ましい。
　一方、本実施の形態のスイッチ素子２０は、スイッチ素子１２０と同様に、書き込み側において、おおよそ４Ｖでスイッチし、消去側においては、５Ｖでスイッチする。これにより、書き込み電圧が６Ｖと低く抑えられると共に、消去側の再スイッチ電圧が８Ｖと大きくなる（図１４）。また、消去完了電圧がおよそ６Ｖであり、消去電圧と再スイッチ電圧のマージンＭＧを大きく取ることができるので、安定な消去動作が実現される。
　次に、メモリセル１０において図１４に示したＩＶ特性が発現する原理について説明する。
　例えば、図４～図７に示したように、メモリ層３２における、イオン源層３２Ｂ側の電圧が、抵抗変化層３２Ａ側の電圧よりも高くなるように、メモリセル１０に電圧が印加された場合には、そのような電圧印加により、メモリセル１０では書き込み動作が行われる。このとき、図４～図７のスイッチ層２２において、電圧の相対的に高い側の層または領域のスイッチ特性が発現する。従って、図４、図７のスイッチ層２２における第２層２２Ｂ（第２領域２２β）、または図５、図６のスイッチ層２２における第２層２２Ｂ（第１領域２２α）のスイッチ特性が発現するので、カルコゲン元素の組成比の大きなスイッチ素子と同様、書き込み側の閾値電圧が小さくなる。
　また、例えば、図４～図７に示したように、メモリ層３２における、抵抗変化層３２Ａ側の電圧が、イオン源層３２Ｂ側の電圧よりも高くなるように、メモリセル１０に電圧が印加された場合には、そのような電圧印加により、メモリセル１０では消去動作が行われる。このとき、図４～図７のスイッチ層２２において、電圧の相対的に高い側の層または領域のスイッチ特性が発現する。従って、図４、図７のスイッチ層２２における第１層２２Ａ（第１領域２２α）、または図５、図６のスイッチ層２２における第１層２２Ａ（第２領域２２β）のスイッチ特性が発現するので、カルコゲン元素の組成比の小さなスイッチ素子と同様、消去側の閾値電圧が大きくなる。
　なお、ここで示した、メモリ素子３０の書き込みおよび消去電圧はあくまでも一例であり、例えば、０．２Ｖ～５Ｖ程度の値をとることができる。同様に、スイッチ素子２０のスイッチ閾値電圧も０．５Ｖ～５Ｖ程度の値をとることができる。これによりメモリセル１０の書き込み消去電圧も任意に調整することができるが、本開示では、ここまで説明したように、正・負バイアス方向で異なるスイッチ閾値電圧を異なる構成とすることで、メモリセル１０の動作を安定させることができる。
　次に、本実施の形態のメモリセルアレイ１の効果について説明する。
　本実施の形態では、スイッチ層２２における第１電極２１寄りの第１領域２２αと、スイッチ層２２における第２電極２３寄りの第２領域２２βとにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類が互いに異なっている。これにより、スイッチ層２２が例えば図１３に示したような非対称のＩＶ特性となるように、第１領域２２αおよび第２領域２２βとにおいて、カルコゲン元素の組成比、または、カルコゲン元素の種類を設定することができる。その結果、スイッチ素子２０における、リセット側の閾値電圧を、スイッチ素子２０における、セット側の閾値電圧よりも大きくすることができる。従って、過消去によるメモリ素子３０の劣化を抑制し、信頼性の高いメモリ動作を行うことができる。
＜２．変形例＞
　以下に、上記実施の形態のメモリセルアレイ１の変形例について説明する。なお、以下では、上記実施の形態と共通の構成要素に対しては、上記実施の形態で付されていた符号と同一の符号が付される。また、上記実施の形態と異なる構成要素の説明を主に行い、上記実施の形態と共通の構成要素の説明については、適宜、省略するものとする。
［変形例Ａ］
　図１５Ａ、図１５Ｂは、上記実施の形態のスイッチ素子２０の一変形例を表したものである。本変形例では、スイッチ層２２は、第１領域２２αと第２領域２２βとの間で、または、第１層２２Ａと第２層２２Ｂとの間で、第１領域２２αおよび第２領域２２β（または、第１層２２Ａおよび第２層２２Ｂ）に含まれるカルコゲン元素やその他の成分元素が拡散するのを抑制する拡散抑制層２４を有している。拡散抑制層２４は、タングステン(Ｗ)、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、または、これらから選ばれる少なくとも１種の元素の窒化物を含んで構成されている。
　メモリセル１０に対して書き込み電圧Ｖｗや消去電圧Ｖｒが繰り返し印加されているうちに、第１層２２Ａに含まれるカルコゲン元素が第２層２２Ｂに拡散したり、第２層２２Ｂに含まれるカルコゲン元素やその他の成分元素が第１層２２Ａに拡散したりすることがある。この場合、第１層２２Ａに含まれるカルコゲン元素の組成比と、第２層２２Ｂに含まれるカルコゲン元素の組成比との差が次第に小さくなり、スイッチ層２２が有するＩＶ特性の非対称性が損なわれたときには、マージンＭＧが小さくなってしまう。しかし、本変形例では、拡散抑制層２４が設けられていることにより、そのような可能性を確実に減らすことができる。
［変形例Ｂ］
　図１６Ａ、図１６Ｂは、上記実施の形態および変形例Ａのスイッチ素子２０の一変形例を表したものである。上記実施の形態および変形例Ａでは、スイッチ層２２は、第１層２２Ａおよび第２層２２Ｂが積層された積層構造によって構成されていた。しかし、上記実施の形態および変形例Ａにおいて、スイッチ層２２が、第１層２２Ａおよび第２層２２Ｂを含む３つ以上の層が積層された積層構造によって構成されていてもよい。例えば、スイッチ層２２が、第１層２２Ａと第２層２２Ｂとの間に第５層２５が挿入された３つの層によって構成されていてもよい。このようにした場合であっても、上記実施の形態と同様、過消去によるメモリ素子３０の劣化を抑制し、信頼性の高いメモリ動作を行うことができる。
［変形例Ｃ］
　図１７は、上記実施の形態および変形例Ａのスイッチ素子２０の一変形例を表したものである。上記実施の形態および変形例Ａでは、スイッチ層２２は、第１層２２Ａおよび第２層２２Ｂが積層された積層構造によって構成されていた。しかし、上記実施の形態および変形例Ａにおいて、スイッチ層２２が、第１領域２２αと第２領域２２βとにおいて、カルコゲン元素の組成比が互いに異なるように構成された単層で構成されていてもよい。ただし、本変形例では、スイッチ層２２は、カルコゲン元素の組成比がスイッチ素子２０の積層方向において連続的に変化するグラデーション構造となっている。このようにした場合であっても、上記実施の形態と同様、過消去によるメモリ素子３０の劣化を抑制し、信頼性の高いメモリ動作を行うことができる。
［変形例Ｄ］
　上記実施の形態および変形例Ａ～Ｃでは、メモリ層３２は、抵抗変化層３２Ａおよびイオン源層３２Ｂが積層された積層構造によって構成されていた。しかし、上記実施の形態および変形例Ａ～Ｃにおいて、メモリ層３２は、そのような構成に限定されるものではなく、例えば、ＴａＯｘ、ＨｆＯｘまたはＴｉＯｘなどの酸化物を用いた抵抗変化メモリや、ＧｅＴｅＳｂなどを用いた相変化メモリ、トンネル磁気抵抗素子を用いたスピントランスファートルク型ＭＲＡＭ（ＳＴＴ－ＭＲＡＭ）、ＰＣＭ（相変化メモリ）、カーボンナノチューブもしくはグラフェンなどの炭素材料を用いた抵抗変化メモリであってもよい。
［変形例Ｅ］
　上記実施の形態および変形例Ａ～Ｄでは、スイッチ素子２０とメモリ素子３０とが互いに積層されている場合が例示されていた。しかし、上記実施の形態および変形例Ａ～Ｄにおいて、スイッチ素子２０とメモリ素子３０との間に、非線形抵抗素子が挟み込まれていてもよい。また、スイッチ素子２０とメモリ素子３０が電極を共有せずに、別体で形成されていてもよい。
［変形例Ｆ］
　上記実施の形態および変形例Ａ～Ｅにおいて、ワード線ＷＬまたはビット線ＢＬがメモリセルアレイ１の積層方向に延在していてもよい。この場合、各ワード線ＷＬと、各ビット線ＢＬとは、メモリセルアレイ１の積層面内方向において互いに対向することになり、各メモリセル１０に含まれるスイッチ素子２０およびメモリ素子３０は、メモリセルアレイ１の積層面内方向に直列に接続されることになる。
＜３．実施例＞
　次に、上記実施の形態のメモリセルアレイ１の実施例について、比較例を参照しつつ説明する。
　３つの試料０１～０３を作成した。以下に、これらの試料０１～０３に製造方法について説明する。
　試料０１を以下のようにして製造した。まず、基板上に、ＴｉＮ層を形成したのち、ＴｉＮ層の表面に、厚さ２０ｎｍのＢＣＴｅＮ層（具体的にはＢ４０Ｃ１３Ｔｅ１７Ｎ３０層）を形成した。次に、ＢＣＴｅＮ層の表面にＷ層を形成した。その後、フォトリソグラフィおよびドライエッチングなどの公知の技術を用いて、ＴｉＮ層、ＢＣＴｅＮ層およびＷ層からなる積層体を選択的にエッチングすることにより、基板上に、比較例に係る複数のスイッチ素子２０を形成した。このようにして形成したものを試料０１と称する。
　試料０２を以下のようにして製造した。まず、基板上に、ＴｉＮ層を形成したのち、ＴｉＮ層の表面に、厚さ１０ｎｍの１つ目のＢＣＴｅＮ層（具体的にはＢ４０Ｃ１３Ｔｅ１７Ｎ３０層）を形成したのち、続いて、厚さ１０ｎｍの２つ目のＢＣＴｅＮ層（具体的にはＢ４３Ｃ１４Ｔｅ７Ｎ３６層）を形成した。次に、２つ目のＢＣＴｅＮ層の表面にＷ層を形成した。その後、フォトリソグラフィおよびドライエッチングなどの公知の技術を用いて、ＴｉＮ層、組成比の互いに異なる２つのＢＣＴｅＮ層およびＷ層からなる積層体を選択的にエッチングすることにより、基板上に、組成比の互いに異なる２つのＢＣＴｅＮ層からなるスイッチ層２２を備えた複数のスイッチ素子２０を形成した。このようにして形成したものを試料０２と称する。
　試料０３を以下のようにして製造した。まず、基板上に、ＴｉＮ層を形成したのち、ＴｉＮ層の表面に、厚さ１０ｎｍの１つ目のＢＣＴｅＮ層（具体的にはＢ４３Ｃ１４Ｔｅ７Ｎ３６層）を形成したのち、続いて、厚さ１０ｎｍの２つ目のＢＣＴｅＮ層（具体的にはＢ４０Ｃ１３Ｔｅ１７Ｎ３０層）を形成した。次に、２つ目のＢＣＴｅＮ層の表面にＷ層を形成した。その後、フォトリソグラフィおよびドライエッチングなどの公知の技術を用いて、ＴｉＮ層、組成比の互いに異なる２つのＢＣＴｅＮ層、およびＷ層からなる積層体を選択的にエッチングすることにより、基板上に、組成比の互いに異なる２つのＢＣＴｅＮ層からなるスイッチ層２２を備えた複数のスイッチ素子２０を形成した。このようにして形成したものを試料０３と称する。
　試料０１～０３の各スイッチ素子２０のＩＶ特性を計測し、その結果を図１８Ａ、図１８Ｂ、図１８Ｃに示した。図１８Ａに試料０１のＩＶ特性を、図１８Ｂに試料０２のＩＶ特性を、図１８Ｃに試料０３のＩＶ特性を示した。なお、各試料０１～０３において、最上面の電極に正の電圧を印加するとともに、基板側の電極をグラウンド電位にした時に得られたＩＶ特性を各図の右側のグラフに示した。また、各試料０１～０３において、最上面の電極をグラウンド電位にするとともに、基板側の電極に負の電圧を印加した時に得られたＩＶ特性を各図の左側のグラフに示した。
　図１８Ａから、スイッチ層全体の組成が概ね均一となっている場合には、正バイアス時のスイッチ電圧と、負バイアス時のスイッチ電圧とが互いに等しくなっていることがわかった。また、図１８Ｂから、スイッチ層における１つ目のＢＣＴｅＮ層に含まれるＴｅの組成比が、スイッチ層における２つ目のＢＣＴｅＮ層に含まれるＴｅの組成比よりも大きくなっている場合には、負バイアス時のスイッチ電圧の絶対値が、正バイアス時のスイッチ電圧の絶対値よりも小さくなっていることがわかった。また、図１８Ｃから、スイッチ層における１つ目のＢＣＴｅＮ層に含まれるＴｅの組成比が、スイッチ層における２つ目のＢＣＴｅＮ層に含まれるＴｅの組成比よりも小さくなっている場合には、負バイアス時のスイッチ電圧の絶対値が、正バイアス時のスイッチ電圧の絶対値よりも大きくなっていることがわかった。以上のことから、スイッチ層において、カルコゲン元素の組成比をスイッチ素子２０の積層方向で異ならせることにより、スイッチ層のＩＶ特性の非対称性を制御することができる。
　以上、実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本技術は以下のような構成を取ることができる。
（１）
　第１電極と、
　前記第１電極に対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と
　を備え、
　前記スイッチ層では、前記第１電極寄りの第１領域と、前記第１領域と比べて前記第２電極寄りの第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
　スイッチ素子。
（２）
　前記スイッチ層は、さらに、ホウ素（Ｂ）、炭素（Ｃ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の付随元素をさらに含み、
　前記スイッチ層では、前記第１領域と前記第２領域とにおいて、前記付随元素の組成比、または、前記付随元素の種類が互いに異なっている
　（１）に記載のスイッチ素子。
（３）
　前記スイッチ層は、前記第１電極の電圧が前記第２電極の電圧よりも高くなる第１電圧が前記第１電極および前記第２電極間に印加されたときに、前記第１電圧の絶対値が第１閾値電圧以上に上がることにより低抵抗状態に変化し、前記第１電圧の絶対値が前記第１閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
　前記スイッチ層は、前記第２電極の電圧が前記第１電極の電圧よりも高くなる第２電圧が前記第１電極および前記第２電極間に印加されたときに、前記第２電圧の絶対値が第２閾値電圧以上に上がることにより低抵抗状態に変化し、前記第２電圧の絶対値が前記第２閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
　前記スイッチ層では、前記第１閾値電圧の絶対値と前記第２閾値電圧の絶対値とが互いに異なるように、前記第１領域と前記第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
　（１）または（２）に記載のスイッチ素子。
（４）
　前記スイッチ層は、前記第１領域と前記第２領域との間で、前記第１領域および前記第２領域に含まれる前記カルコゲン元素が拡散するのを抑制する拡散抑制層を有する
　（１）ないし（３）のいずれか１つに記載のスイッチ素子。
（５）
　前記拡散抑制層は、タングステン(Ｗ)、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、または、これらから選ばれる少なくとも１種の元素の窒化物を含んで構成されている
　（４）に記載のスイッチ素子。
（６）
　複数のメモリセルを備え、
　各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
　前記スイッチ素子は、
　第１電極と、
　前記第１電極に対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と
　を有し、
　前記スイッチ層では、前記第１電極寄りの第１領域と、前記第１領域と比べて前記第２電極寄りの第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
　記憶装置。
（７）
　前記スイッチ層は、前記メモリセルを低抵抗化する書き込み電圧が前記メモリセルに印加されたときの、前記第１電極および前記第２電極間の第３電圧の絶対値が第３閾値電圧以上に上がることにより低抵抗状態に変化し、前記第３電圧の絶対値が前記第３閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
　前記スイッチ層は、前記メモリセルを高抵抗化する消去電圧が前記メモリセルに印加されたときの、前記第１電極および前記第２電極間の第４電圧の絶対値が第４閾値電圧以上に上がることにより低抵抗状態に変化し、前記第４電圧の絶対値が前記第４閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
　前記スイッチ層では、前記第３閾値電圧の絶対値と前記第４閾値電圧の絶対値とが互いに異なるように、前記第１領域と前記第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
　（６）に記載の記憶装置。
（８）
前記スイッチ層では、前記第４閾値電圧の絶対値が前記第３閾値電圧の絶対値よりも大きくなるように、前記第１領域と前記第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
　（７）に記載の記憶装置。
（９）
　前記メモリ素子は、双方向抵抗変化メモリである
　（６）ないし（８）のいずれか１つに記載の記憶装置。
（１０）
　前記メモリ素子は、
　イオンを供給するイオン源層として、銅（Ｃｕ）、テルル（Ｔｅ）、ジルコニウム（Ｚｒ）およびアルミニウム（Ａｌ）から選ばれる少なくとも１種の元素を含むカルコゲナイド層と、
　抵抗変化層として、アルミニウム（Ａｌ）を含む酸化物層と
を有する
　（９）に記載の記憶装置。
（１１）
　前記抵抗変化層が前記イオン源層よりも前記スイッチ素子寄りの位置に設けられており、
　前記第１領域および前記第２領域のうち、前記カルコゲン元素の組成比が相対的に小さい方の領域が、前記メモリ素子から離れた位置に配置されている
　（９）に記載の記憶装置。
（１２）
　前記抵抗変化層が前記イオン源層よりも前記スイッチ素子から離れた位置に設けられており、
　前記第１領域および前記第２領域のうち、前記カルコゲン元素の組成比が相対的に小さい方の領域が、前記メモリ素子寄りの位置に配置されている
　（９）に記載の記憶装置。
（１３）
　所定の方向に延在する複数の第１配線と、
　前記第１配線と交差する方向に延在する複数の第２配線と
をさらに備え、
　複数の前記メモリセルは、各前記第１配線と各前記第２配線とが互いに対向する位置に設けられている
　（６）ないし（１２）のいずれか１つに記載の記憶装置。
　本出願は、日本国特許庁において２０１５年３月３１日に出願された日本特許出願番号第２０１５－０７３０５３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　第１電極と、
    　前記第１電極に対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と
    を備え、
    　前記スイッチ層では、前記第１電極寄りの第１領域と、前記第１領域と比べて前記第２電極寄りの第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
    　スイッチ素子。
  2. 　前記スイッチ層は、さらに、ホウ素（Ｂ）、炭素（Ｃ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の付随元素をさらに含み、
    　前記スイッチ層では、前記第１領域と前記第２領域とにおいて、前記付随元素の組成比、または、前記付随元素の種類が互いに異なっている
    　請求項１に記載のスイッチ素子。
  3. 　前記スイッチ層は、前記第１電極の電圧が前記第２電極の電圧よりも高くなる第１電圧が前記第１電極および前記第２電極間に印加されたときに、前記第１電圧の絶対値が第１閾値電圧以上に上がることにより低抵抗状態に変化し、前記第１電圧の絶対値が前記第１閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
    　前記スイッチ層は、前記第２電極の電圧が前記第１電極の電圧よりも高くなる第２電圧が前記第１電極および前記第２電極間に印加されたときに、前記第２電圧の絶対値が第２閾値電圧以上に上がることにより低抵抗状態に変化し、前記第２電圧の絶対値が前記第２閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
    　前記スイッチ層では、前記第１閾値電圧の絶対値と前記第２閾値電圧の絶対値とが互いに異なるように、前記第１領域と前記第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
    　請求項１に記載のスイッチ素子。
  4. 　前記スイッチ層は、前記第１領域と前記第２領域との間で、前記第１領域および前記第２領域に含まれる前記カルコゲン元素が拡散するのを抑制する拡散抑制層を有する
    　請求項１に記載のスイッチ素子。
  5. 　前記拡散抑制層は、タングステン(Ｗ)、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、または、これらから選ばれる少なくとも１種の元素の窒化物を含んで構成されている
    　請求項４に記載のスイッチ素子。
  6. 　複数のメモリセルを備え、
    　各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
    　前記スイッチ素子は、
    　第１電極と、
    　前記第１電極に対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と
    　を有し、
    　前記スイッチ層では、前記第１電極寄りの第１領域と、前記第１領域と比べて前記第２電極寄りの第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
    　記憶装置。
  7. 　前記スイッチ層は、前記メモリセルを低抵抗化する書き込み電圧が前記メモリセルに印加されたときの、前記第１電極および前記第２電極間の第３電圧の絶対値が第３閾値電圧以上に上がることにより低抵抗状態に変化し、前記第３電圧の絶対値が前記第３閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
    　前記スイッチ層は、前記メモリセルを高抵抗化する消去電圧が前記メモリセルに印加されたときの、前記第１電極および前記第２電極間の第４電圧の絶対値が第４閾値電圧以上に上がることにより低抵抗状態に変化し、前記第４電圧の絶対値が前記第４閾値電圧より低い電圧に下がることにより高抵抗状態に変化するようになっており、
    　前記スイッチ層では、前記第３閾値電圧の絶対値と前記第４閾値電圧の絶対値とが互いに異なるように、前記第１領域と前記第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
    　請求項６に記載の記憶装置。
  8. 前記スイッチ層では、前記第４閾値電圧の絶対値が前記第３閾値電圧の絶対値よりも大きくなるように、前記第１領域と前記第２領域とにおいて、前記カルコゲン元素の組成比、または、前記カルコゲン元素の種類が互いに異なっている
    　請求項７に記載の記憶装置。
  9. 　前記メモリ素子は、双方向抵抗変化メモリである
    　請求項６に記載の記憶装置。
  10. 　前記メモリ素子は、
    　イオンを供給するイオン源層として、銅（Ｃｕ）、テルル（Ｔｅ）、ジルコニウム（Ｚｒ）およびアルミニウム（Ａｌ）から選ばれる少なくとも１種の元素を含むカルコゲナイド層と、
    　抵抗変化層として、アルミニウム（Ａｌ）を含む酸化物層と
    を有する
    　請求項９に記載の記憶装置。
  11. 　前記抵抗変化層が前記イオン源層よりも前記スイッチ素子寄りの位置に設けられており、
    　前記第１領域および前記第２領域のうち、前記カルコゲン元素の組成比が相対的に小さい方の領域が、前記メモリ素子から離れた位置に配置されている
    　請求項９に記載の記憶装置。
  12. 　前記抵抗変化層が前記イオン源層よりも前記スイッチ素子から離れた位置に設けられており、
    　前記第１領域および前記第２領域のうち、前記カルコゲン元素の組成比が相対的に小さい方の領域が、前記メモリ素子寄りの位置に配置されている
    　請求項９に記載の記憶装置。
  13. 　所定の方向に延在する複数の第１配線と、
    　前記第１配線と交差する方向に延在する複数の第２配線と
    をさらに備え、
    　複数の前記メモリセルは、各前記第１配線と各前記第２配線とが互いに対向する位置に設けられている
    　請求項６に記載の記憶装置。
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