[go: up one dir, main page]

WO2019146268A1 - 記憶素子および記憶装置 - Google Patents

記憶素子および記憶装置 Download PDF

Info

Publication number
WO2019146268A1
WO2019146268A1 PCT/JP2018/044965 JP2018044965W WO2019146268A1 WO 2019146268 A1 WO2019146268 A1 WO 2019146268A1 JP 2018044965 W JP2018044965 W JP 2018044965W WO 2019146268 A1 WO2019146268 A1 WO 2019146268A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
voltage
memory
storage
resistance state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/044965
Other languages
English (en)
French (fr)
Inventor
大場　和博
誠二 野々口
宏彰 清
曽根　威之
五十嵐　実
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN201880086971.9A priority Critical patent/CN111630656B/zh
Priority to US16/962,875 priority patent/US11522132B2/en
Priority to KR1020207020334A priority patent/KR102631895B1/ko
Publication of WO2019146268A1 publication Critical patent/WO2019146268A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects

Definitions

  • the present disclosure relates to a memory element having a chalcogenide layer between electrodes and a memory device provided with the same.
  • Patent Document 1 discloses a cross point type memory device (memory cell array) in which memory cells are arranged at intersections (cross points) between interconnects.
  • the memory cell has a configuration in which a memory element and a switch element for cell selection are stacked, for example, via an intermediate electrode.
  • the memory element is provided between a first electrode, a second electrode disposed to face the first electrode, and a first electrode and a second electrode, and further includes tellurium (Te) and selenium.
  • a storage layer comprising at least one chalcogen element selected from (Se) and sulfur (S), a transition metal, and oxygen, wherein the storage layer has non-linear resistance and an applied voltage When the threshold voltage is equal to or higher than a predetermined threshold voltage, a low resistance state is obtained, and when the applied voltage is lower than the predetermined threshold voltage, a high resistance state is obtained, thereby providing rectification.
  • a storage device includes: one or more first wires extending in one direction; one or more second wires extending in the other direction and intersecting the first wires; A storage element according to an embodiment of the present disclosure, which is disposed at an intersection of a first wiring and a second wiring.
  • a storage layer containing a chalcogen element, a transition metal, and oxygen is provided. This makes it possible to realize a memory element having a selection element function.
  • the storage layer is formed of at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), and a transition metal Since the memory cell is formed using oxygen and oxygen, a selective element function is added to the memory layer. Accordingly, microfabrication is facilitated as compared with a general cross-point type storage device, and therefore, a large capacity can be realized.
  • FIG. 1 is a schematic cross-sectional view showing an example of a configuration of a memory element according to an embodiment of the present disclosure. It is a figure showing an example of a schematic structure of a memory cell array concerning one embodiment of this indication. It is a figure showing an example of a schematic structure of a general memory cell array.
  • FIG. 4 is a schematic cross sectional view showing a configuration of a memory cell in the memory cell array shown in FIG. 3.
  • FIG. 6 is a schematic view for explaining an aspect ratio in the memory cell array shown in FIG. 3; It is a figure showing the write current dependence of the switch operation at the time of the large current writing of the memory element shown in FIG.
  • FIG. 3 is a schematic view for explaining an aspect ratio in the memory cell array shown in FIG.
  • FIG. 2 It is a figure showing an example of a schematic structure of a memory cell array in a modification of this indication. It is a figure showing the other example of the schematic structure of the memory cell array in the modification of this indication. It is a figure showing the other example of the schematic structure of the memory cell array in the modification of this indication. It is a figure showing the other example of the schematic structure of the memory cell array in the modification of this indication. It is a figure showing the other example of the schematic structure of the memory cell array in the modification of this indication.
  • FIG. 10 is a diagram showing an IV characteristic.
  • FIG. 1 illustrates an example of a cross-sectional configuration of a memory element (memory element 10) according to an embodiment of the present disclosure.
  • the memory element 10 is for selectively operating any of a plurality of memory cells arranged in the memory cell array 1 having a so-called cross point array structure shown in FIG. 2, for example.
  • the memory element 10 has a lower electrode 11 (first electrode), a storage layer 12 and an upper electrode 13 (second electrode) in this order.
  • the memory layer 12 uses at least one kind of chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), a transition metal, and oxygen (O). Have a formed configuration.
  • the lower electrode 11 is a wiring material used in a semiconductor process, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), copper (Cu), aluminum (Al), molybdenum (Mo), tantalum (Ta) And tantalum nitride (TaN) and silicide.
  • the lower electrode 11 is made of a material that may cause ion conduction due to an electric field such as Cu
  • the surface of the lower electrode 11 made of Cu or the like may be W, WN, titanium nitride (TiN), TaN or the like. You may make it coat
  • the storage layer 12 switches its resistance state to a low resistance state by applying a voltage equal to or higher than a predetermined voltage between the lower electrode 11 and the upper electrode 13, and the low resistance state is recorded. Also, by applying a predetermined voltage in the reverse direction, the low resistance state is switched to the high resistance state, and the high resistance state is recorded.
  • the predetermined voltage is a voltage at which a predetermined write resistance can be obtained, and the storage layer 12 changes the resistance value to be written by changing the magnitude of the applied voltage or current.
  • the storage layer 12 of the present embodiment has non-linear resistance and changes to a low resistance state by raising the applied voltage to a predetermined threshold voltage (switching threshold voltage) or more, and the applied voltage is the above threshold voltage.
  • the voltage changes to a high resistance state by lowering to a voltage lower than (the switching threshold voltage), and has a rectifying property. That is, the memory element 10 of the present embodiment has a selection element function.
  • the memory layer 12 of the present embodiment contains an element of Group 16 of the periodic table, specifically, at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S). There is.
  • Te tellurium
  • Se selenium
  • S sulfur
  • the memory layer 12 contains a transition metal element in addition to the above chalcogen element.
  • elements of group 4 of the periodic table titanium (Ti), zirconium (Zr), hafnium (Hf)), elements of group 5 (vanadium (V), niobium (Nb), tantalum (Ta)) and It contains at least one element of group 6 elements (chromium (Cr), molybdenum (Mo), tungsten (W)).
  • the storage layer 12 contains oxygen (O).
  • the content of oxygen (O) contained in the memory layer 12 is preferably, for example, 55 atomic% or more. At least a part of oxygen (O) in the storage layer 12 is combined with the chalcogen element and the transition metal to form an oxide.
  • the memory layer 12 may contain, for example, boron (B), aluminum (Al), gallium (Ga), silicon (Si) and germanium (Ge) in addition to the above elements. Furthermore, the storage layer 12 may contain other elements as long as the effects of the present disclosure are not impaired.
  • the thickness (hereinafter simply referred to as thickness) of the storage layer 12 in the stacking direction is preferably, for example, 1 nm or more and 50 nm or less, and more preferably 1 nm or more and 20 nm or less.
  • the upper electrode 13 may be a known semiconductor wiring material similarly to the lower electrode 11. However, a stable material which does not react with the storage layer 12 even after the post annealing is preferable.
  • the memory element 10 has a memory function and a selection element function. As an example, the characteristic will be described using FIG. 7 described later.
  • a voltage higher than a predetermined voltage switching threshold voltage (V1)) is applied to change to the low resistance state (LRS1) and writing is performed.
  • V1 switching threshold voltage
  • the memory element 10 has a non-linear resistance, so that it returns to the high resistance state (LRS2) although the writing is performed, for example, at a voltage V / 2 bias which is half the write voltage.
  • V1 switching threshold voltage
  • the read voltage V2 when the read voltage V2 is applied in the high resistance state which is not written or erase operation is performed, it becomes the resistance of HRS1 and the high resistance state and the low resistance state are read by the difference of the current when the read voltage V2 is applied. be able to.
  • FIG. 2 is a perspective view of an example of the configuration of the memory cell array 1.
  • Memory cell array 1 corresponds to one specific example of the “storage device” of the present disclosure.
  • the memory cell array 1 has a so-called cross point array structure. For example, as shown in FIG. 2, one memory cell is provided at each position (cross point) where each word line WL and each bit line BL face each other. It has a cell. That is, the memory cell array 1 includes a plurality of word lines WL, a plurality of bit lines BL, and a plurality of memory cells arranged one by one for each cross point.
  • the memory cell is constituted by the memory element 10 described above, and a plurality of memory elements 10 are arranged in a plane (two-dimensional, XY plane direction).
  • Each word line WL extends in the same direction as each other.
  • the bit lines BL extend in a direction different from the extending direction of the word lines WL (for example, in a direction orthogonal to the extending direction of the word lines WL) and in a direction common to each other.
  • the plurality of word lines WL may be arranged in one or more layers, and may be divided into a plurality of layers, for example, as shown in FIG.
  • the plurality of bit lines BL are arranged in one or more layers, and may be divided into a plurality of layers, for example, as shown in FIG.
  • the memory cell array 1 includes a plurality of memory elements 10 two-dimensionally arranged on a substrate.
  • the substrate has, for example, a wiring group electrically connected to each word line WL and each bit line BL, a circuit for connecting the wiring group to an external circuit, and the like.
  • Each word line WL and each bit line BL may double as the lower electrode 11 and the upper electrode 13 described above, or may be provided separately from the lower electrode 11 and the upper electrode 13. In that case, for example, the lower electrode 11 is electrically connected to the word line WL, and the upper electrode 13 is electrically connected to the bit line BL.
  • a general cross point type memory (memory cell array 100) is, for example, a so-called cross point array in which memory cells (memory cells 110) are arranged at cross points between intersecting wires as shown in FIG. It has a structure. As shown in FIGS. 4 and 5, the memory cell 110 has a configuration in which the selection element 113 is stacked together with the memory element 111, for example, via the intermediate electrode 112. In the cross point array, since the area per unit cell can realize 2F 2 with F as the minimum line width, the cell area can be reduced. Furthermore, the cross point array can realize a large capacity by laminating a plurality of layers in the upper direction (for example, the Z axis direction), for example.
  • the thickness of a memory element is about 10 nm to 30 nm.
  • the thickness of the selection element is at least 20 nm or more, and the Si diode has a thickness of several hundred nm or more.
  • an intermediate electrode having a thickness of at least about 20 nm is provided between the memory layer and the selection element layer for the purpose of preventing mutual diffusion of the respective layers. Therefore, the thickness of the memory cell in a general cross point array is, for example, 50 nm to 100 nm.
  • the minimum line width is, for example, 20 nm, as shown in FIG. 5, for example, the aspect ratio of the planar dimension (w) of the total thickness of the memory cell 110 to the height (h1) is 2.5 to 5. .
  • the minimum line width is 15 nm, the aspect ratio is increased to 3.3 to 6.7, and the processing of the memory cell becomes difficult.
  • a current of several tens to several hundreds of ⁇ A is used as the rewrite current, and the thickness of bit lines and word lines (h2) to prevent disconnection of the wiring.
  • the W electrode needs to have a thickness of, for example, about 40 nm. Therefore, when the thickness (h1) of the memory cell 110 and the thickness (h2) of the electrode layer (for example, bit line) are summed (h), the aspect ratio (h / w) at the time of processing is further increased.
  • the width is 20 nm
  • the aspect ratio is 4.5 to 7
  • the processing aspect ratio is increased.
  • the need to increase the size of the transistors in the peripheral driver circuit increases the area of the driver circuit, and the array efficiency, which is a ratio of the memory cell array to the memory chip, decreases. Become.
  • the storage layer 12 includes at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), a transition metal, and oxygen. It was made to use.
  • FIGS. 9 to 11 show the write current dependency of the switch operation of the memory element 111 shown in FIGS.
  • FIG. 9 shows the write current dependency of the switch operation at the time of large current writing.
  • FIG. 10 shows the write current dependency of the switch operation in the middle current write.
  • FIG. 11 shows the write current dependency of the switch operation at the time of small current writing.
  • the write current is controlled by current limitation by control of a gate voltage of a transistor or the like. Therefore, in the example of FIG. 10 in which writing is performed with a medium current, when the voltage is swept up to the write voltage, the voltage is rapidly increased at the write voltage threshold (V). When the transistor controls the current flowing at the time of writing and then the voltage is returned to 0 V, the current decreases by drawing a less non-linear IV curve. Therefore, the selection ratio S2, which is the ratio of the current between the write voltage (V) required for the cross point memory and the half selection voltage (2 / V), becomes smaller as shown in FIG.
  • control can be performed by the voltage to which the write current is applied.
  • the selection ratio S1 which is the ratio of the current between the write voltage (V) necessary for the cross point memory and the half selection voltage (2 / V) can be made large.
  • the memory element 10 according to the present embodiment has high non-linearity, it is possible to suppress the leakage current at the half selection and non-selection low.
  • the cross point array can be operated without separately using the memory element and the selection element.
  • the memory cell can be configured only by the memory element 10.
  • FIG. 12 schematically shows a cross sectional configuration of a part of the memory cell array 1.
  • the thickness of the memory cell to be processed can be reduced.
  • current operation of 1 ⁇ A or less can be performed on the memory cell, so that current flowing to the bit line BL and the word line WL can be suppressed to a low level. Therefore, the thickness of bit line BL and word line WL can be reduced. Therefore, the aspect ratio (h / w) of the memory cell 110 in the memory cell array 100 can be made smaller, thereby facilitating processing of the memory cell and micromachining.
  • the transistor of the driver circuit can be reduced. Therefore, the area ratio of the memory cell array occupied in the chip can be increased, and the array efficiency can be improved.
  • the memory element 10 in the above embodiment can also constitute a memory cell array having a three-dimensional structure.
  • FIGS. 13 to 16 are perspective views of an example of configurations of memory cell arrays 2 to 5 having a three-dimensional structure according to a modification of the present disclosure.
  • each word line WL extends in a common direction.
  • the bit lines BL extend in a direction different from the extending direction of the word lines WL (for example, in a direction orthogonal to the extending direction of the word lines WL) and in a direction common to each other.
  • the plurality of word lines WL and the plurality of bit lines BL are respectively arranged in a plurality of layers.
  • the first layer in which the plurality of word lines WL are arranged and the first layer in which the plurality of word lines WL are arranged are adjacent to each other.
  • a plurality of bit lines BL are arranged in a layer between the second layer and the second layer.
  • the third layer in which the plurality of bit lines BL are arranged and the third layer in which the plurality of bit lines BL are arranged are adjacent to each other.
  • a plurality of word lines WL are arranged in the layer between the fourth layer.
  • the plurality of word lines WL and the plurality of bit lines BL are memory cell arrays Are alternately arranged in the stacking direction of.
  • the memory cell array of this modification has a vertical cross-point structure in which one of the word line WL or bit line BL is provided parallel to the Z-axis direction and the other is provided parallel to the XY plane direction.
  • a plurality of word lines WL extend in the X axis direction
  • a plurality of bit lines BL extend in the Z axis direction
  • memory elements 10 are arranged at respective cross points. It is also good.
  • FIG. 14 even if memory elements 10 are arranged on both sides of the cross points of the plurality of word lines WL and the plurality of bit lines BL extending in the X-axis direction and the Z-axis direction, respectively. Good.
  • FIG. 13 shows a vertical cross-point structure in which one of the word line WL or bit line BL is provided parallel to the Z-axis direction and the other is provided parallel to the XY plane direction.
  • the plurality of word lines WL and the plurality of bit lines BL do not necessarily extend in one direction.
  • the plurality of bit lines BL extend in the Z-axis direction
  • the plurality of word lines WL bend in the Y-axis direction while extending in the X-axis direction. It may be bent in the axial direction and stretched in a so-called U shape in the XY plane.
  • the memory cell array of the present disclosure has a three-dimensional structure in which the plurality of memory elements 10 are arranged in a plane (two-dimensional, XY plane direction) and further stacked in the Z-axis direction.
  • a large capacity storage device can be provided.
  • Example 1 First, a plug-like electrode of 160 nm ⁇ made of TiN was formed as a lower electrode, and then the surface was cleaned by reverse sputtering or the like. Subsequently, the Hf target and the Te target were simultaneously discharged by co-sputtering, reactive sputtering was performed using an atmosphere gas in which argon (Ar) and oxygen (O) were mixed at 1: 1, and a storage layer was formed. At this time, the deposition power was adjusted so that the composition ratio of Hf to Te was 4: 6, and (Hf70Te30) Ox was deposited to a thickness of 10 nm. Composition analysis was performed by RBS (Rutherford backscattering), and the composition ratio of oxygen was 55% with respect to the total of the other elements. This is hereinafter referred to as (Hf70Te30) O60.
  • Example 1 Example 1 to evaluate its IV characteristics.
  • FIG. 17 shows an IV curve of Experimental Example 1.
  • Experimental Example 1 when the write voltage was 4.5 V, writing was possible at 3 nA.
  • the on / off selectivity at V / 2 bias was 2.03 digits.
  • Example 2 In Experimental Example 2, a memory element was manufactured using the same method as Experimental Example 1 except that the flow rate ratio of Ar / O was set to 1: 2 and the oxygen flow rate ratio was increased when forming the storage layer. .
  • the oxygen composition ratio in the storage layer in Experimental Example 2 was 65% as a result of RBS composition analysis.
  • Example 3 In Experimental Example 3, a memory element was manufactured using the same method as Experimental Example 1 except that when forming the storage layer, the flow ratio of Ar / O was set to 2: 1 and the oxygen flow ratio was increased. .
  • the oxygen composition ratio in the memory layer in Experimental Example 3 was 40% as a result of RBS composition analysis.
  • Example 4 In Experimental Example 4, a memory element was manufactured using the same method as Experimental Example 1 except that the film formation rate of Hf / Te was changed by changing the input power ratio at the time of film formation.
  • the oxygen composition ratio in the memory layer in Experimental Example 3 was 40% as a result of RBS composition analysis.
  • Example 5 In Experimental Example 5, a memory element was manufactured using the same method as Experimental Example 1 except that Zr was used in addition to Hf and Te when forming the storage layer.
  • Example 6 In Experimental Example 6, a memory element was manufactured using the same method as Experimental Example 1 except that Al was used in addition to Hf and Te when forming the memory layer.
  • Example 7 a memory element was manufactured using the same method as Experimental Example 1 except that B was used in addition to Hf and Te when forming the memory layer.
  • the write voltage increased as the composition ratio of oxygen increased.
  • the write voltage can be adjusted by increasing or decreasing the film thickness. The larger the film thickness, the larger the write voltage, and the smaller the film thickness, the smaller the write voltage.
  • the write current decreased as the oxygen composition ratio increased, even with the same thickness of the memory layer.
  • the selection ratio increases as the oxygen content increases, and the oxygen content is as good as two digits when the oxygen content is 55%, and decreases to 1.2 when the oxygen content is 40%.
  • the current ratio in the on state and the off state can not be sufficiently obtained in the cross point array due to the influence of the leak current. This makes it difficult to select a memory cell without error, and it is assumed that it becomes difficult to operate a larger memory array. Therefore, it is preferable that the oxygen content of the memory material of the present invention is 55% or more.
  • the ratio of Hf to Te could be 50:50 as shown in Experimental Example 4 as well as 70:30 of Experimental Examples 1 to 3. However, in this case, it is found that the ratio of Hf to Te is preferably Hf larger than at least 30:70 because the write current increases and the selectivity decreases.
  • FIG. 17 shows that Te is effective as a chalcogen element with respect to the fact that the resistance change of the memory element 10 of the present embodiment exhibits non-linearity. From this, it can be inferred that similar effects can be obtained in Se and S. Therefore, as a material of the memory layer of the memory element of the present disclosure, Se and S other than Te may be contained as a chalcogen element, and it can be said that Se or S may be used instead of Te.
  • the method of film formation is not limited to this, and for example, HfO 2 and TeO 2 are alternately stacked using a method such as ALD.
  • a storage layer may be formed.
  • the film thickness of the memory layer although a sufficiently low write current and off current were obtained at 10 nm in the experimental example, it is preferable to be at least 20 nm or less from the easiness of etching described above.
  • the present disclosure can have the following configurations.
  • Te tellurium
  • Se selenium
  • S sulfur
  • oxygen oxygen
  • the storage layer has non-linear resistance and is in a low resistance state by setting the applied voltage to a predetermined threshold voltage or higher, and in a high resistance state by setting the applied voltage to a voltage lower than the predetermined threshold voltage. Memory element with more rectification.
  • the transition metal is titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr), molybdenum (Mo), tungsten (W)
  • the storage element according to (1) which is at least one of them.
  • the storage layer includes tellurium oxide.
  • the storage layer further includes at least one of boron (B), aluminum (Al), gallium (Ga), silicon (Si) and germanium (Ge).
  • the storage element according to any one of the above.
  • the storage layer switches a resistance state at a predetermined voltage or more and records a low resistance state by applying a voltage between the first electrode and the second electrode, and records a low resistance state, and the reverse of the predetermined voltage.
  • the storage element is A first electrode, A second electrode disposed opposite to the first electrode; It is provided between the first electrode and the second electrode, and contains at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), a transition metal, and oxygen.
  • Te tellurium
  • Se selenium
  • S sulfur
  • the storage layer has non-linear resistance and is in a low resistance state by setting the applied voltage to a predetermined threshold voltage or more, and is set in a high resistance state by setting the applied voltage to a voltage lower than the predetermined threshold voltage.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本開示の一実施形態の記憶素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する。

Description

記憶素子および記憶装置
　本開示は、電極間にカルコゲナイド層を有する記憶素子およびこれを備えた記憶装置に関する。
　近年、ＲｅＲＡＭ（Resistance Random Access Memory）（登録商標）やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。これに対して、例えば、特許文献１では、交差する配線間の交点（クロスポイント）にメモリセルが配置されたクロスポイント型の記憶装置（メモリセルアレイ）が開示されている。メモリセルは、メモリ素子と、セル選択用のスイッチ素子が、例えば中間電極を介して積層された構成を有する。
国際公開ＷＯ２０１６／１５８４２９号公報
　ところで、クロスポイント型のメモリセルアレイでは、さらなる大容量化が求められている。
　大容量化を実現することが可能な記憶素子および記憶装置を提供することが望ましい。
　本開示の一実施形態の記憶素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備えたものであり、記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する。
　本開示の一実施形態の記憶装置は、一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、第１配線と交差する１または複数の第２配線と、第１配線と第２配線との交点に配置される１または複数の上記本開示の一実施形態の記憶素子とを備えたものである。
　本開示の一実施形態の記憶素子および一実施形態の記憶装置では、第１電極と第２電極との間に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層を設けるようにした。これにより、選択素子機能を有する記憶素子を実現することが可能となる。
　本開示の一実施形態の記憶素子および一実施形態の記憶装置によれば、記憶層をテルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを用いて形成するようにしたので、記憶層に選択素子機能が付加される。よって、一般的なクロスポイント型の記憶装置と比較して微細加工が容易となるため、大容量化を実現することが可能となる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の一実施の形態に係るメモリ素子の構成の一例を表す断面模式図である。 本開示の一実施の形態に係るメモリセルアレイの概略構成の一例を表す図である。 一般的なメモリセルアレイの概略構成の一例を表す図である。 図３に示したメモリセルアレイにおけるメモリセルの構成を表す断面模式図である。 図３に示したメモリセルアレイにおけるアスペクト比を説明する模式図である。 図１に示したメモリ素子の大電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。 図１に示したメモリ素子の中電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。 図１に示したメモリ素子の小電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。 一般的なメモリ素子の大電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。 一般的なメモリ素子の中電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。 一般的なメモリ素子の小電流書き込み時におけるスイッチ動作の書き込み電流依存性を表す図である。 図２に示したメモリセルアレイにおけるアスペクト比を説明する模式図である。 本開示の変形例におけるメモリセルアレイの概略構成の一例を表す図である。 本開示の変形例におけるメモリセルアレイの概略構成の他の例を表す図である。 本開示の変形例におけるメモリセルアレイの概略構成の他の例を表す図である。 本開示の変形例におけるメモリセルアレイの概略構成の他の例を表す図である。 実施例１ＩＶ特性を表す図である。
　以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．実施の形態
（メモリ層を、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを用いて形成した例）
　　　１－１．メモリ素子の構成
　　　１－２．メモリセルアレイの構成
　　　１－３．作用・効果
　２．変形例（３次元構造を有するメモリセルアレイの例）
　３．実施例
＜１．実施の形態＞
（１－１．メモリ素子の構成）
　図１は、本開示の一実施の形態に係る記憶素子（メモリ素子１０）の断面構成の一例を表したものである。このメモリ素子１０は、例えば、図２に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において複数配設されたうちの任意のメモリセルを選択的に動作させるためのものである。メモリ素子１０は、下部電極１１（第１電極）、記憶層１２および上部電極１３（第２電極）をこの順に有するものである。本実施の形態のメモリ素子１０は、記憶層１２がテルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素（Ｏ）とを用いて形成された構成を有する。
　下部電極１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１１の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
　記憶層１２は、下部電極１１と上部電極１３との間に所定の電圧以上の電圧を印加することによって抵抗状態が低抵抗状態にスイッチングすると共に、その低抵抗状態が記録される。また、逆方向の所定の電圧を印加することにより、低抵抗状態は高抵抗状態にスイッチングして、その高抵抗状態が記録される。ここで、所定の電圧とは、所定の書き込み抵抗が得られる電圧であり、記憶層１２は、印加する電圧や電流の大きさを変えることによって、書き込まれる抵抗値が変化する。
　更に、本実施の形態の記憶層１２は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものであり、整流性を有するものである。即ち、本実施の形態のメモリ素子１０は、選択素子機能を有するものである。
　本実施の形態の記憶層１２は、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んでいる。強い非線形抵抗性を有するメモリ素子１０では、スイッチングのための電圧バイアスを印加しても記憶層１２はアモルファス構造を安定して維持することが望ましく、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。
　記憶層１２は、上記カルコゲン元素のほかに、遷移金属元素を含んでいる。具体的には、周期律表４族の元素（チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ））、５族の元素（バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ））および６族の元素（クロム（Ｃr），モリブデン（Ｍｏ），タングステン（Ｗ））のうちの少なくとも１種を含んでいる。
　更に、記憶層１２は、酸素（Ｏ）を含んでいる。記憶層１２に含まれる酸素（Ｏ）の含有量は、例えば、５５原子％以上であることが好ましい。記憶層１２中の酸素（Ｏ）は、少なくとも一部が上記カルコゲン元素および遷移金属とそれぞれ結合して酸化物を形成している。
　記憶層１２は、上記元素以外に、例えば、ホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ），ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）を含んでいてもよい。更に、記憶層１２は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。記憶層１２の積層方向の膜厚（以下、単に厚みという）は、例えば、１ｎｍ以上５０ｎｍ以下であることが好ましく、より好ましくは、１ｎｍ以上２０ｎｍ以下である。
　上部電極１３は、下部電極１１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経ても記憶層１２と反応しない安定な材料が好ましい。
　本実施の形態のメモリ素子１０は、メモリ機能と共に選択素子機能を有するものである。一例として、後述する図７を用いてその特性を説明する。メモリ素子１０では、所定の電圧（スイッチング閾値電圧（Ｖ１））以上の電圧を印加することで低抵抗状態（ＬＲＳ１）に変化して書き込みがなされる。印加電圧を低下させていくと、メモリ素子１０は非線形抵抗を有しているため、例えば書き込み電圧の半分の電圧Ｖ／２バイアス時には、書き込みはなされているものの高抵抗状態（ＬＲＳ２）に戻る。このとき、消去動作を行わずに再度読み出し電圧（Ｖ２）を印加すると、低抵抗な状態（ＬＲＳ３）となる。一方で、書き込みされていない、もしくは消去動作がなされた高抵抗状態で読み出し電圧Ｖ２を印加するとＨＲＳ１の抵抗となり、読み出し電圧Ｖ２を印加した際の電流の差分で高抵抗状態と低抵抗状態を読み出すことができる。
（１－２．メモリセルアレイの構成）
　図２は、メモリセルアレイ１の構成の一例を斜視的に表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図２に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセルを備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセルとを備えている。本実施の形態のメモリセルアレイ１では、メモリセルは上述したメモリ素子１０によって構成されており、複数のメモリ素子１０を平面（２次元，ＸＹ平面方向）に配置したものである。
　各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。なお、複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１３に示したように、複数の階層に分かれて配置されていてもよい。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図１３に示したように、複数の階層に分かれて配置されていてもよい。
　メモリセルアレイ１は、基板上に２次元配置された複数のメモリ素子１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路等を有している。各ワード線ＷＬおよび各ビット線ＢＬは、上述した下部電極１１および上部電極１３を兼ねていてもよいし、下部電極１１および上部電極１３とは別体で設けられていてもよい。その場合には、例えば、下部電極１１はワード線ＷＬと電気的に接続され、上部電極１３はビット線ＢＬと電気的に接続されている。
（１－３．作用・効果）
　前述したように、近年、ＲｅＲＡＭやＰＲＡＭ等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかしながら、アクセストランジスタ１つに対してこれらメモリ素子を１つ配置させる１Ｔ１Ｒ構成では、単位セル当たりの面積が大きくなり大容量化には限界がある。そこで、これらの容量をより増大させる方法として、３次元構造を有するクロスポイント型のメモリが検討されている。
　一般的なクロスポイント型のメモリ（メモリセルアレイ１００）は、例えば、図３に示したように、交差する配線間のクロスポイントに、メモリセル（メモリセル１１０）が配置された、所謂クロスポイントアレイ構造を有している。メモリセル１１０は、図４および図５に示したように、メモリ素子１１１と共に選択素子１１３が、例えば中間電極１１２を介して積層された構成を有する。クロスポイントアレイでは、単位セル当たりの面積がＦを最小線幅として２Ｆ2が実現できるため、セル面積を小さくすることができる。更に、クロスポイントアレイは、例えば上方向（例えば、Ｚ軸方向）に複数層積層することによって、大容量化を実現することができる。
　クロスポイントアレイにおいて大容量化を実現するためにはメモリセルを微細化するに当たって下記のような課題がある。例えば、抵抗変化メモリであるＲｅＲＡＭやＣＢＲＡＭ（Conductive Bridge RAM）、あるいは相変化メモリであるＰＣＭ（Phase change memory）では、メモリ素子（メモリ層）の厚みはおよそ１０ｎｍ～３０ｎｍである。ＯＴＳやＭＩＴ（Metal insulator transition device）等の一般的な選択素子では、選択素子（選択素子層）の厚みは少なくとも２０ｎｍ以上であり、Ｓｉダイオードは数百ｎｍ以上の厚みを有する。また、メモリ層と選択素子層との間には、それぞれの層の相互拡散を防止する等の目的で、少なくとも２０ｎｍ程度の厚みの中間電極が設けられる。このため、一般的なクロスポイントアレイにおけるメモリセルの厚みは、例えば５０ｎｍ～１００ｎｍとなる。
　クロスポイントアレイを大容量化するためには微細化が必要である。最小線幅を例えば２０ｎｍとした場合、例えば、図５に示したように、メモリセル１１０の合計厚みの平面寸法（ｗ）と高さ（ｈ１）とのアスペクト比は２．５～５となる。更に微細化を進め、例えば最小線幅を１５ｎｍとすると、アスペクト比は３．３～６．７まで増大し、メモリセルの加工が困難になる。
　また、ＲｅＲＡＭやＣＢＲＡＭあるいはＰＣＭ等のメモリ素子を用いた場合、その書き換え電流として数十～数百μＡの電流が用いられ、配線の断線を防ぐために、ビット線およびワード線等の厚み（ｈ２）を大きくすることが求められる。例えば、配線材料としてＷを用い、５０μＡの電流で駆動しようとすると、Ｗ電極は、例えば４０ｎｍ程度の厚みが必要となる。よって、メモリセル１１０の厚み（ｈ１）と電極層（例えばビット線）の厚み（ｈ２）とを合計（ｈ）すると、加工時のアスペクト比（ｈ／ｗ）はさらに増大し、例えば、最小線幅を２０ｎｍとした場合のアスペクト比は４．５～７となり、加工アスペクト比が増大する。また、周辺のドライバ回路のトランジスタの寸法を大きくする必要性からドライバ回路の面積が大きくなり、メモリセルアレイがメモリチップに占める割合であるアレイ効率が減少し、微細化しても大容量化が困難になる。
　以上のことから、クロスポイントアレイの大容量化を実現するためには、メモリセルの厚みを減少させると共に、動作電流を低減することが求められる。
　これに対して、本実施の形態のメモリ素子１０では、記憶層１２を、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素と用いて形成するようにした。
　図６～図８は、本実施の形態のメモリ素子１０のスイッチ動作の書き込み電流依存性を表したものである。図６は大電流（例えば数百μＡ）書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。図７は中電流（例えば数十μＡ）書き込みにおけるスイッチ動作の書き込み電流依存性を表したものである。図８は、小電流（例えば数μＡ）書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。図９～図１１は、図３，４等に示したメモリ素子１１１のスイッチ動作の書き込み電流依存性を表したものである。図９は大電流書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。図１０は中電流書き込みにおけるスイッチ動作の書き込み電流依存性を表したものである。図１１は、小電流書き込み時におけるスイッチ動作の書き込み電流依存性を表したものである。
　メモリ素子１１１では、大電流あるいは中電流で書き込みを行う場合、トランジスタのゲート電圧のコントロール等による電流制限によって書き込み電流を制御する。このため、中電流で書き込みを行う図１０の例にすると、書き込み電圧まで電圧を掃引していくと、書き込み電圧閾値（Ｖ）で急激に電圧が上昇する。トランジスタによって書き込み時に流れる電流を制御し、その後電圧を０Ｖまで戻すと非線形性の少ないＩＶ曲線を描いて電流が減少していく。そのため、クロスポイントメモリとして必要な書き込み電圧（Ｖ）と半選択電圧（２／Ｖ）との電流の比である選択比Ｓ２は、図１０に示したように小さくなる。
　一方、本実施の形態のメモリ素子１０では、書き込み電流を印加する電圧で制御することが可能である。例えば、中電流で書き込みを行う図７を例にすると、所定の書き込み電圧まで印加した後に印加電流を取り去ると、非線形性が高いＩＶ曲線を描きながら電流が減少していく。そのため、クロスポイントメモリとして必要な書き込み電圧（Ｖ）と半選択電圧（２／Ｖ）との電流の比である選択比Ｓ１を大きくとることができる。
　このように、本実施の形態のメモリ素子１０は、高い非線形性を有するため、半選択および非選択時のリーク電流を低く抑えることが可能となる。よって、メモリ素子および選択素子を個別に用いることなく、クロスポイントアレイを動作させることが可能となる。
　また、本実施の形態のメモリセルアレイ１は、メモリセルをメモリ素子１０のみで構成することができる。図１２は、メモリセルアレイ１の一部の断面構成を模式的に表したものである。本実施の形態では、メモリセルをメモリ素子１０のみで構成することが可能となるため、加工するメモリセルの厚みを薄くすることができる。更に、本実施の形態では、メモリセルを１μＡ以下の電流動作が可能となるため、ビット線ＢＬおよびワード線ＷＬに流れる電流を低く抑えることが可能となる。よって、ビット線ＢＬおよびワード線ＷＬの厚みを薄くすることができる。よって、上記メモリセルアレイ１００におけるメモリセル１１０のアスペクト比（ｈ／ｗ）と比較して小さくすることが可能となるため、メモリセルの加工が容易となり、微細加工が可能となる。
　更にまた、本実施の形態では、書き換え動作電流を小さくすることができるため、ドライバ回路のトランジスタを小さくすることが可能となる。よって、チップに占めるメモリセルアレイの面積比を大きくすることができるため、アレイ効率を向上することが可能となる。
　以上のことから、本実施の形態のメモリ素子１０およびこれを備えたメモリセルアレイ１では、一般的な記憶装置（例えば、メモリセルアレイ１００）と比較して微細加工が容易となり、大容量化を実現することが可能となる。
　次に、上記実施の形態における変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．変形例＞
　上記実施の形態におけるメモリ素子１０は、３次元構造を有するメモリセルアレイも構成することができる。図１３～１６は、本開示の変形例に係る３次元構造を有するメモリセルアレイ２～５の構成の一例を斜視的に表したものである。３次元構造を有するメモリセルアレイでは、各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。更に、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、複数の層内に配置されている。
　複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイの積層方向において交互に配置されている。
　本変形例のメモリセルアレイでは、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造を有する。例えば、図１３に示したように、複数のワード線ＷＬはそれぞれＸ軸方向に、複数のビット線ＢＬはそれぞれＺ軸方向に延伸し、それぞれのクロスポイントにメモリ素子１０が配置された構成としてもよい。また、図１４に示したように、Ｘ軸方向およびＺ軸方向にそれぞれ延伸する複数のワード線ＷＬおよび複数のビット線ＢＬのクロスポイントの両面に、それぞれメモリ素子１０が配置された構成としてもよい。更に、図１５に示したように、Ｚ軸方向に延伸する複数のビット線ＢＬと、Ｘ軸方向またはＹ軸方向の２方向に延伸する２種類の複数のワード線ＷＬとを有する構成としてもよい。更にまた、複数のワード線ＷＬおよび複数のビット線ＢＬは必ずしも一方向に延伸する必要はない。例えば、図１６に示したように、例えば、複数のビット線ＢＬはＺ軸方向に延伸し、複数のワード線ＷＬは、Ｘ軸方向に延伸する途中でＹ軸方向に屈曲し、さらに、Ｘ軸方向に屈曲し、ＸＹ平面において、いわゆるＵの字状に延伸するようにしてもよい。
　以上のように、本開示のメモリセルアレイは、複数のメモリ素子１０を平面（２次元，ＸＹ平面方向）に配置し、さらにＺ軸方向に積層させた３次元構造とするで、より高密度且つ大容量な記憶装置を提供することができる。
＜３．実施例＞
　以下、本開示の具体的な実施例について説明する。
（実験例１）
　まず、下部電極としてＴｉＮで形成される１６０ｎｍφのプラグ状の電極を形成したのち、表面を逆スパッタなどでクリーニングした。続いて、コスパッタリングによりＨｆターゲットとＴｅターゲットを同時放電し、アルゴン（Ａｒ）と酸素（Ｏ）を１：１で混合した雰囲気ガスによるリアクティブスパッタを行い、記憶層を成膜した。この際に、ＨｆとＴｅの組成比が４：６になるように成膜電力を調整し、（Ｈｆ７０Ｔｅ３０）Ｏｘを１０ｎｍの厚みに成膜した。ＲＢＳ（ラザフォード後方散乱）により組成分析を行ったところ、酸素の組成比はそれ以外の元素の合計に対して、５５％であった。これを以降（Ｈｆ７０Ｔｅ３０）Ｏ６０と記載する。
　次に、上部電極としてＴｉＮを２０ｎｍ成膜したのちパターニングを行い、素子加工して、メモリセルを形成した。続いて、Ａｌの配線電極を形成し、基板に設けられたＭＯＳトランジスと接続したのち、３２０℃２時間の熱処理を行い、メモリ素子を作製した。これを実験例１としてそのＩＶ特性を評価した。
　図１７は、実験例１のＩＶ曲線を表したものである。実験例１では、書き込み電圧を４．５Ｖとした場合、３ｎＡで書き込みが可能であった。また、Ｖ／２バイアス時のオン／オフの選択比は２．０３桁であった。
（実験例２）
　実験例２では、記憶層を成膜する際に、Ａｒ／Ｏの流量比を１：２とし酸素流量比を増加させた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。実験例２における記憶層中の酸素組成比は、ＲＢＳ組成分析の結果６５％であった。
（実験例３）
　実験例３では、記憶層を成膜する際に、Ａｒ／Ｏの流量比を２：１とし酸素流量比を増加させた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。実験例３における記憶層中の酸素組成比は、ＲＢＳ組成分析の結果４０％であった。
（実験例４）
　実験例４では、成膜時の投入電力比を変化させてＨｆ／Ｔｅの成膜レートを変化させた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。実験例３における記憶層中の酸素組成比は、ＲＢＳ組成分析の結果４０％であった。
（実験例５）
　実験例５では、記憶層の成膜時に、Ｈｆ，Ｔｅに加えてＺｒを用いた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。
（実験例６）
　実験例６では、記憶層の成膜時に、Ｈｆ，Ｔｅに加えてＡｌを用いた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。
（実験例７）
　実験例７では、記憶層の成膜時に、Ｈｆ，Ｔｅに加えてＢを用いた以外は、実験例１と同様の方法を用いてメモリ素子を作製した。
　以上、実験例２～７について、実験例１と同様に、書き込み電圧、書き込み電流および選択比の特性評価を行った。表１は、実験例１～７の特性評価の結果をまとめたものである。
Figure JPOXMLDOC01-appb-T000001
　実験例１～３では、酸素の組成比が多いほど、書き込み電圧は上昇していくことがわかった。但し、ここでは示していないが、書き込み電圧は膜厚の増減で調整することが可能であり、膜厚が大きいほど書き込み電圧は大きくなり、膜厚が小さいほど書き込み電圧は小さくなった。また、書き込み電流は同じメモリ層の厚みであっても酸素組成比が大きいほど小さくなった。更に、選択比は酸素量が多いほど大きくなり、酸素量が５５％では２桁と良好であり、酸素量が４０％では１．２桁まで低下した。また、選択比が小さくなると、クロスポイントアレイにおいてリーク電流の影響により、オン状態とオフ状態の電流比が十分に取れなくなった。これにより、エラーなくメモリセルを選択することが困難となり、より大きなメモリアレイを動作させることが難しくなることが推察される。したがって、本発明のメモリ材料としては酸素量が５５％以上であることが好ましいといえる。
　また、ＨｆとＴｅとの比は、実験例１～３の７０：３０のみでなく、実験例４に示したように５０：５０とすることもできた。但し、その場合、書き込み電流が増大し、選択比が低下することから、ＨｆとＴｅとの比率は少なくとも３０：７０よりもＨｆが多いことが好ましいことがわかった。
　Ｈｆ，Ｔｅ，Ｏに加えてＺｒを添加した実験例５では、実験例１と同様に低電流で書き込み可能であり、且つ、良好な選択比が得られた。実験例５ではＺｒ１種を添加したが、それ以外に、本開示の効果を損なわない範囲において、Ｔｉ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ等の他の元素を添加してもよいといえる。また、実験例６および実験例７は、Ｈｆ，Ｔｅ，Ｏの他に、それぞれＡｌ，Ｂを添加したものであるが、実験例５と同様に、低い書き込み電流と良好な選択比が得られた。したがって、本実施の形態のメモリ素子は、本開示の効果を損なわない範囲において、Ｂ，Ａｌ，Ｇａ，Ｓｉ，Ｇｅを含んでいてもよいといえる。
　また、図１７から、本実施の形態のメモリ素子１０の抵抗変化が非線形性を示すことに対して、カルコゲン元素としてＴｅが効果的であることがわかった。このことから、Ｓｅ，Ｓにおいても同様な効果が得られると推測できる。したがって、本開示のメモリ素子の記憶層の材料としては、カルコゲン元素としてＴｅ他にＳｅおよびＳを含んでいてもよく、また、Ｔｅの代わりにＳｅやＳを用いてもよいといえる。
　更に、本実施例では、記憶層をスパッタリングで成膜した結果について示したが、成膜方法はこれに限らず、ＡＬＤ等の方法を用いて、例えばＨｆＯ2とＴｅＯ2とを交互に積層して記憶層を形成するようにしてもよい。
　更にまた、記憶層の膜厚としては、実験例では１０ｎｍで十分に低い書き込み電流およびオフ電流が得られていたが、前述のエッチングの容易性から少なくとも２０ｎｍ以下であることが好ましいといえる。
　以上、実施の形態および変形例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、本開示のメモリ素子１０を用いたメモリセルアレイ（例えば、メモリセルアレイ１）の動作方法としては、公知のＶ，Ｖ／２方式やＶ，Ｖ／３方式等、種々のバイアス方式を用いることができる。
　なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　第１電極と、
　前記第１電極と対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
　前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上とすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
　記憶素子。
（２）
　前記遷移金属は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃr），モリブデン（Ｍｏ），タングステン（Ｗ）のうちの少なくとも１種である、前記（１）に記載の記憶素子。
（３）
　前記記憶層は酸素原子を５５原子％以上含む、前記（１）または（２）に記載の記憶素子。
（４）
　前記記憶層は酸化テルルを含む、前記（１）乃至（３）のうちのいずれかに記載の記憶素子。
（５）
　前記記憶層は前記遷移金属の酸化物を含む、前記（１）乃至（４）のうちのいずれかに記載の記憶素子。
（６）
　前記記憶層は、さらに、ホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ），ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含む、前記（１）乃至（５）のうちのいずれかに記載の記憶素子。
（７）
　前記第１電極と前記第２電極との間の厚みは２０ｎｍ以下である、前記（１）乃至（６）のうちのいずれかに記載の記憶素子。
（８）
　前記記憶層は、前記第１電極と前記第２電極との間に電圧を印加することにより、所定の電圧以上で抵抗状態がスイッチングすると共に低抵抗状態を記録し、前記所定の電圧とは逆方向の電圧を印加することにより高抵抗状態を記録する、前記（１）乃至（７）のうちのいずれかに記載の記憶素子。
（９）
　一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置される１または複数の記憶素子とを備え、
　前記記憶素子は、
　第１電極と、
　前記第１電極と対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
　前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
　記憶装置。
　本出願は、日本国特許庁において２０１８年１月２５日に出願された日本特許出願番号２０１８－０１０２２９号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (9)

  1. 　第１電極と、
    　前記第１電極と対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
    　前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上とすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
    　記憶素子。
  2. 　前記遷移金属は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃr），モリブデン（Ｍｏ），タングステン（Ｗ）のうちの少なくとも１種である、請求項１に記載の記憶素子。
  3. 　前記記憶層は酸素原子を５５原子％以上含む、請求項１に記載の記憶素子。
  4. 　前記記憶層は酸化テルルを含む、請求項１に記載の記憶素子。
  5. 　前記記憶層は前記遷移金属の酸化物を含む、請求項１に記載の記憶素子。
  6. 　前記記憶層は、さらに、ホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ），ケイ素（Ｓｉ）およびゲルマニウム（Ｇｅ）のうちの少なくとも１種を含む、請求項１に記載の記憶素子。
  7. 　前記第１電極と前記第２電極との間の厚みは２０ｎｍ以下である、請求項１に記載の記憶素子。
  8. 　前記記憶層は、前記第１電極と前記第２電極との間に電圧を印加することにより、所定の電圧以上で抵抗状態がスイッチングすると共に低抵抗状態を記録し、前記所定の電圧とは逆方向の電圧を印加することにより高抵抗状態を記録する、請求項１に記載の記憶素子。
  9. 　一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置される１または複数の記憶素子とを備え、
    　前記記憶素子は、
    　第１電極と、
    　前記第１電極と対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、遷移金属と、酸素とを含む記憶層とを備え、
    　前記記憶層は、非線形抵抗性を有すると共に、印加電圧を所定の閾値電圧以上のとすることで低抵抗状態となり、印加電圧を前記所定の閾値電圧より低い電圧とすることで高抵抗状態となることより整流性を有する
    　記憶装置。
PCT/JP2018/044965 2018-01-25 2018-12-06 記憶素子および記憶装置 Ceased WO2019146268A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201880086971.9A CN111630656B (zh) 2018-01-25 2018-12-06 存储元件和存储装置
US16/962,875 US11522132B2 (en) 2018-01-25 2018-12-06 Storage device and storage unit with a chalcogen element
KR1020207020334A KR102631895B1 (ko) 2018-01-25 2018-12-06 기억 소자 및 기억 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-010229 2018-01-25
JP2018010229A JP2019129239A (ja) 2018-01-25 2018-01-25 記憶素子および記憶装置

Publications (1)

Publication Number Publication Date
WO2019146268A1 true WO2019146268A1 (ja) 2019-08-01

Family

ID=67395337

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/044965 Ceased WO2019146268A1 (ja) 2018-01-25 2018-12-06 記憶素子および記憶装置

Country Status (5)

Country Link
US (1) US11522132B2 (ja)
JP (1) JP2019129239A (ja)
KR (1) KR102631895B1 (ja)
CN (1) CN111630656B (ja)
WO (1) WO2019146268A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021054004A1 (ja) * 2019-09-19 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420919B (zh) 2019-08-23 2024-06-04 联华电子股份有限公司 可变电阻式存储器的结构及其制作方法
KR102855972B1 (ko) * 2021-10-27 2025-09-04 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 비정질 재료 및 크로스포인트형 메모리
JP2024044635A (ja) * 2022-09-21 2024-04-02 キオクシア株式会社 記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014103577A1 (ja) * 2012-12-26 2014-07-03 ソニー株式会社 記憶装置およびその製造方法
WO2016111724A1 (en) * 2015-01-05 2016-07-14 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels
WO2016158429A1 (ja) * 2015-03-31 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009043905A (ja) * 2007-08-08 2009-02-26 Hitachi Ltd 半導体装置
CN102119424B (zh) * 2009-04-15 2014-03-26 松下电器产业株式会社 电阻变化型非易失性存储装置
JP5708930B2 (ja) * 2011-06-30 2015-04-30 ソニー株式会社 記憶素子およびその製造方法ならびに記憶装置
JP6050015B2 (ja) * 2012-03-30 2016-12-21 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
WO2014087784A1 (ja) * 2012-12-03 2014-06-12 ソニー株式会社 記憶素子および記憶装置
WO2014103691A1 (ja) * 2012-12-25 2014-07-03 ソニー株式会社 記憶素子および記憶装置
US9515262B2 (en) 2013-05-29 2016-12-06 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels
WO2014194069A2 (en) 2013-05-29 2014-12-04 Shih-Yuan Wang Resistive random-access memory formed without forming voltage
FR3019376B1 (fr) * 2014-03-26 2016-04-01 Commissariat Energie Atomique Dispositif de memoire vive resistive
KR102473660B1 (ko) * 2016-02-22 2022-12-02 삼성전자주식회사 메모리 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014103577A1 (ja) * 2012-12-26 2014-07-03 ソニー株式会社 記憶装置およびその製造方法
WO2016111724A1 (en) * 2015-01-05 2016-07-14 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels
WO2016158429A1 (ja) * 2015-03-31 2016-10-06 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021054004A1 (ja) * 2019-09-19 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置

Also Published As

Publication number Publication date
CN111630656A (zh) 2020-09-04
KR20200110330A (ko) 2020-09-23
US20200350498A1 (en) 2020-11-05
US11522132B2 (en) 2022-12-06
KR102631895B1 (ko) 2024-02-01
CN111630656B (zh) 2024-09-03
JP2019129239A (ja) 2019-08-01

Similar Documents

Publication Publication Date Title
KR102507303B1 (ko) 메모리 소자
JPWO2019167538A1 (ja) スイッチ素子および記憶装置ならびにメモリシステム
CN107104123A (zh) 存储器件
TWI757460B (zh) 記憶體胞切換裝置
JP2008085071A (ja) 半導体記憶装置及びその制御方法
US7282759B2 (en) Memory device having serially connected resistance nodes
WO2019198410A1 (ja) スイッチ素子および記憶装置ならびにメモリシステム
KR20150086182A (ko) 스위치 소자 및 기억 장치
WO2016158429A1 (ja) スイッチ素子および記憶装置
TW201209825A (en) Memory element and drive method for the same, and memory device
US7492635B2 (en) NOR-type hybrid multi-bit non-volatile memory device and method of operating the same
WO2016129306A1 (ja) 選択素子およびメモリセルならびに記憶装置
KR102631895B1 (ko) 기억 소자 및 기억 장치
US20250194108A1 (en) Rram process integration scheme and cell structure with reduced masking operations
US8559210B2 (en) Memory device
CN101359677A (zh) 相变化存储桥
KR102130219B1 (ko) 비선형 스위치 소자, 이의 제조 방법 및 이를 포함하는 비휘발성 메모리 소자
CN111668367A (zh) 存储装置
US12310031B2 (en) Multi-layer ovonic threshold switch (OTS) for switching devices and memory devices using the same
WO2020261736A1 (ja) 選択素子、メモリセル、および、記憶装置
US10497437B1 (en) Decoding scheme for 3D cross-point memory array
KR20230039554A (ko) 칼코게나이드 기반 물질, 및 이를 포함하는 스위칭 소자 및 메모리 소자
CN101281923A (zh) 具有二极管隔离元件的相变化存储单元
JP2010278275A (ja) 半導体記憶装置
KR20240060306A (ko) 금속으로 도핑된 스위칭 소자 및 이를 포함하는 반도체 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18902573

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18902573

Country of ref document: EP

Kind code of ref document: A1