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WO2017217119A1 - 回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法 - Google Patents

回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法 Download PDF

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WO2017217119A1
WO2017217119A1 PCT/JP2017/016239 JP2017016239W WO2017217119A1 WO 2017217119 A1 WO2017217119 A1 WO 2017217119A1 JP 2017016239 W JP2017016239 W JP 2017016239W WO 2017217119 A1 WO2017217119 A1 WO 2017217119A1
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WO
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circuit element
state
circuit
voltage
current
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PCT/JP2017/016239
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English (en)
French (fr)
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五十嵐　実
誠二 野々口
曽根　威之
宏彰 清
大場　和博
潤 奥野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
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Priority to CN201780035470.3A priority patent/CN109314082A/zh
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    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Definitions

  • the present disclosure relates to a circuit element, a storage device, an electronic device, a method for writing information to the circuit element, and a method for reading information from the circuit element.
  • a memory cell which is a unit element for storing data
  • a cross-point memory cell array structure in which more memory cells are spread over the substrate surface, or a memory cell as a substrate
  • a “stacked memory cell array” structure in which a plurality of layers are stacked in a direction perpendicular to the surface has been proposed.
  • cross-point type memory cell array it is considered to further miniaturize the memory cell by omitting the selection element among the storage elements and selection elements constituting the memory cell.
  • Patent Document 1 discloses a cross-point memory that includes a vertically aligned pin type semiconductor diode disposed between conductors and does not include a selection element.
  • information is stored by modifying the properties of the semiconductor diode by applying a programming voltage.
  • the cross-point memory disclosed in Patent Document 1 the properties of the semiconductor diode are permanently modified by applying a programming voltage. Therefore, the cross-point memory disclosed in Patent Document 1 is a so-called write-once memory in which information can be written only once.
  • cross-point memory greatly increases the ease of current flow to the memory cell due to the modification of the properties of the semiconductor diode, and therefore bypasses the selected memory cell and flows to the non-selected memory cell. Sneak current was likely to occur. Therefore, in the cross-point memory disclosed in Patent Document 1, it is difficult to accurately write and read information to and from the memory cells.
  • a switch provided between a pair of inert electrodes and the pair of inert electrodes, functions as a selection element and a storage element in a single layer, and has a differential negative resistance region in current-voltage characteristics A circuit element is provided.
  • a pair of inactive electrodes and a pair of inactive electrodes are provided between the pair of inactive electrodes and function as a selection element and a storage element in a single layer, and a differential negative resistance region is provided in the current-voltage characteristics.
  • a storage device is provided in which a plurality of circuit elements including a switch layer are arranged in a matrix.
  • a pair of inactive electrodes and a pair of inactive electrodes are provided between the pair of inactive electrodes and function as a selection element and a storage element in a single layer, and a differential negative resistance region is provided in the current-voltage characteristics.
  • an electronic device including a circuit element including a switch layer.
  • a pair of inactive electrodes and a pair of inactive electrodes are provided between the pair of inactive electrodes and function as a selection element and a storage element in a single layer, and a differential negative resistance region is provided in the current-voltage characteristics.
  • a switch layer having a switch layer, and applying a voltage higher than a threshold value to the circuit element to change the circuit element to an on state, and a peak current value flowing through the circuit element in the on state And writing information to the circuit element by controlling the resistance value in the off state of the circuit element to any one of a plurality of states.
  • a circuit comprising: a pair of inert electrodes; and a switch layer provided between the pair of inert electrodes, functioning as a selection element and a storage element in a single layer, and having a differential negative resistance region in current-voltage characteristics
  • the circuit element by applying a voltage equal to or higher than a threshold value to the circuit element, the circuit element is changed to an on state, and the polarity of the voltage applied to the circuit element in the on state is controlled,
  • a method for writing information to a circuit element which includes writing information to the circuit element by controlling a resistance value in an off state of the circuit element to one of a plurality of states.
  • a pair of inactive electrodes and a pair of inactive electrodes are provided between the pair of inactive electrodes and function as a selection element and a storage element in a single layer, and a differential negative resistance region is provided in the current-voltage characteristics.
  • a circuit layer comprising: a switch layer having an off-state leakage current of the circuit element, or a threshold voltage for changing the circuit element to an on-state; and the measured leakage current or the threshold value Reading information from the circuit element by determining which of the plurality of states the resistance value of the circuit element in the OFF state is based on the voltage. Is provided.
  • circuit element according to the present disclosure can function as a memory element and a selection element with a single switch layer, a memory cell array for storing a large amount of information can be formed with a thinner film.
  • circuit element according to the present disclosure functions as a selection element, it is possible to suppress generation of a sneak current at the time of writing or reading information.
  • non-volatile memory that can be further highly integrated and can suppress generation of a sneak current.
  • FIG. 3 is a perspective view illustrating a configuration of a storage device in which circuit elements according to the embodiment are arranged in a matrix.
  • FIG. It is a circuit diagram of the evaluation circuit for measuring the current-voltage characteristic of the circuit element in the 1st operation method. It is a graph which shows the typical current-voltage characteristic of the circuit element in a 1st operation
  • the voltage V in applied to the evaluation circuit of FIG. 3 is a graph showing the relationship between the current I flowing through the circuit element. It is the graph which showed the change of switching voltage Vth after flowing the electric current of limit value Icomp .
  • the voltage V in applied to the evaluation circuit of FIG. 7 is a graph showing the relationship between the current I flowing through the circuit element. It is a schematic diagram explaining the write circuit of the memory
  • the circuit element according to the present embodiment is an element that has a differential negative resistance region in current-voltage characteristics and functions as a selection element and a storage element.
  • a voltage pulse or a current pulse equal to or higher than a threshold value is applied, so that the resistance value is high (also referred to as an on state) and the resistance value is low (both in an off state). It has electrical characteristics that transition abruptly.
  • the “on state” is volatile, and when power is not supplied, the circuit element returns to the “off state” again. Therefore, the circuit element according to the present embodiment switches between an “off state” having a high resistance value and an “on state” having a low resistance value (also referred to as switching) depending on whether a voltage pulse or a current pulse having a threshold value or more is applied. ) Can function as a possible selection element.
  • the electrical characteristics in the “off state” are at least based on the voltage and current states applied in the “on state”. Divide into two or more values. Specifically, in the circuit element according to the present embodiment, the magnitude of the resistance value in the “off state” is at least two or more (that is, multivalue) depending on the magnitude of the current value that flows in the “on state”. Can be split. Further, in the circuit element according to the present embodiment, the magnitude of the resistance value in the “off state” can be divided into at least two values (ie, multiple values) depending on the polarity of the voltage applied in the “on state”. .
  • the circuit element can store information by associating a logical value of “0” or “1” with an “off state” divided into at least two or more values. It can function as an element.
  • the circuit element according to the present embodiment is a selection element that also functions as a memory element, it can be formed with a simpler and thinner structure without providing another memory element. Therefore, since the circuit element according to this embodiment can be further highly integrated, it is possible to increase the capacity of a memory device in which the circuit element is integrated.
  • the circuit element according to the present embodiment is a memory element that also functions as a selection element, it is possible to selectively control the value of current flowing through the circuit element without providing another selection element. Therefore, the circuit element according to the present embodiment can suppress the generation of the sneak current flowing in the non-selected circuit element by bypassing the selected circuit element.
  • FIG. 1 is a cross-sectional view in the stacking direction for explaining the configuration of the circuit element according to this embodiment.
  • the circuit element 1 includes a pair of inactive electrodes 21 and 22 and a switch layer 10 having a differential negative resistance region in current-voltage characteristics.
  • the switch layer 10 is provided between the pair of inert electrodes 21 and 22 and functions as a selection element and a storage element.
  • the switch layer 10 transitions to an “on state” having a low resistance value when a voltage equal to or higher than a threshold value is applied, and the applied voltage is removed, whereby the switch layer 10 has a high resistance value. Transition to “off state” (also referred to as switching). That is, the switch layer 10 functions as a selection element whose resistance value is controlled by applying a voltage equal to or higher than a threshold value.
  • the selection element including such a switch layer 10 is also called, for example, an ovonic threshold switch (OTS: Ovonic Threshold Switch).
  • the switch layer 10 since the switch layer 10 has a differential negative resistance region in the current-voltage characteristics, the electrical characteristics in the “off state” are divided into at least two values or more depending on the magnitude and direction of the current that flows in the “on state”. . Specifically, the switch layer 10 has a resistance value in the “off state” divided into at least two values or more depending on the magnitude and direction of the current flowing in the “on state”. This is because the formation state of the conduction path formed in the switch layer 10 varies depending on the magnitude and direction of the current that flows in the “on state”, and the “off state” switch layer 10 varies depending on the formation state of the conduction path. This is probably because the electrical characteristics also change. Therefore, the switch layer 10 can function as a storage element that stores information by an “off state” divided into at least two or more.
  • the switch layer 10 having such electrical characteristics is made of a material containing at least one chalcogen element selected from the group consisting of Te (tellurium), Se (selenium), and S (sulfur). Can be formed.
  • the switch layer 10 may be formed of a compound (so-called chalcogenide) of the above chalcogen element and an element having an electronegativity lower than that of the chalcogen element. Since the switch layer 10 is formed of a material containing a chalcogen element, a differential negative resistance region is generated with stable current-voltage characteristics.
  • the switch layer 10 can be made of a material containing more chalcogen elements, thereby reducing the threshold voltage during switching.
  • the material forming the switch layer 10 is at least one selected from the group consisting of B (boron), Al (aluminum), Ga (gallium), C (carbon), Ge (germanium), and Si (silicon).
  • the first additive element described above may be further included.
  • B and C are more preferable as the first additive element included in the material forming the switch layer 10.
  • the resistance value of the “off state” of the switch layer 10 increases.
  • the amorphous structure of the switch layer 10 can be further stabilized by being included in the material forming the switch layer 10.
  • the switch layer 10 may be formed of a material including Te having a relatively large atomic radius and B having a relatively small atomic radius.
  • the material forming the switch layer 10 may further include at least one second additive element selected from the group consisting of O and N. Since the switch layer 10 is formed of the material containing the second additive element, the resistance value of the “off state” of the switch layer 10 can be further increased. According to this, the switch layer 10 can reduce the leakage current in the “off state” and reduce the value of the current that flows during switching.
  • the switch layer 10 may be formed of a material further containing an element other than the above.
  • the switch layer 10 may be formed of a material further including an alkaline earth metal such as Mg, Zn, Ca and Sr, or a rare earth element such as yttrium and a lanthanoid.
  • the film thickness of the switch layer 10 may be 5 nm or more and is preferably 15 nm or more in order to stably split the “off-state” electrical characteristics into two or more values.
  • the upper limit of the film thickness of the switch layer 10 is not particularly limited, but considering the controllability of the grain boundaries by film formation and the threshold of the switching voltage that increases in proportion to the film thickness, the film thickness of the switch layer 10 The upper limit may be, for example, 100 nm, and preferably 50 nm.
  • the pair of inert electrodes 21 and 22 are provided above and below the switch layer 10 in the stacking direction.
  • the inert electrodes 21 and 22 are made of a material containing at least one refractory element selected from the group consisting of Ti (titanium), W (tungsten), Ta (tantalum), and Si (silicon). May be.
  • the inert electrodes 21 and 22 may be formed of a single element made of the above-described high melting point element, or an alloy, nitride, or oxide containing the high melting point element.
  • the inert electrodes 21 and 22 may be formed of TiN, TaN, W, WN, TiW, TiWN, or the like.
  • the inert electrodes 21 and 22 may be formed of a material containing at least one element selected from the group consisting of Ti, W, and Ta.
  • the switch layer 10 when the switch layer 10 is in contact with Al (aluminum) or Cu (copper) or the like generally used for electrode materials or wiring materials, the chalcogen element contained in the switch layer 10 reacts with Al or Cu. Alternatively, alloying may reduce the characteristics of the switch layer 10. Therefore, the inert electrodes 21 and 22 are made of a material containing at least one of Ti, W, and Ta, which are elements that hardly cause diffusion of atoms due to ion conduction or thermal diffusion from a contact layer (so-called high barrier property). By forming, diffusion of Al or Cu from the wiring or the like to the switch layer 10 can be prevented.
  • the inert electrodes 21 and 22 may be formed of a material containing W.
  • W is an inert element that is difficult to react or alloy with the chalcogen element contained in the switch layer 10 in addition to an element having a high barrier property. Therefore, by forming at least one of the pair of inert electrodes 21 and 22 from W alone or an alloy, nitride or oxide containing W, the reaction between the inert electrodes 21 and 22 and the switch layer 10 or Alloying can be prevented, and deterioration of the characteristics of the switch layer 10 can be prevented.
  • the pair of inert electrodes 21 and 22 may be formed of a single layer, but may be formed of a plurality of layers.
  • the layer in contact with the switch layer 10 is preferably formed of W alone or an alloy, nitride, or oxide containing W.
  • the pair of inert electrodes 21 and 22 may be formed of the same material, or may be formed of different materials. Furthermore, it goes without saying that the pair of inert electrodes 21 and 22 may be formed with the same layer structure or different layer structures.
  • the active electrodes 21 and 22 are preferably formed so as to be asymmetric with respect to each other.
  • the pair of inert electrodes 21 and 22 may be formed such that their electrical characteristics are asymmetric with respect to each other.
  • the pair of inert electrodes 21 and 22 are formed in different materials, shapes, or interface states or contact areas with the switch layer 10 by making the film forming materials, film forming conditions, or etching conditions different from each other. May be.
  • the pair of inactive electrodes 21 and 22 have different propagation paths of thermal energy generated by the current flowing through the conduction path, so that the state of the switch layer 10 in the “off state” is different. Therefore, the pair of inert electrodes 21 and 22 are formed so as to be asymmetric with each other, whereby the resistance value of the “off state” of the switch layer 10 can be divided. In order to further increase the split width of the resistance value of the “off state” of the switch layer 10, it is preferable that the pair of inactive electrodes 21 and 22 have a greater asymmetry with respect to each other.
  • circuit element 1 Since the circuit element 1 having the above configuration functions as a selection element and a storage element in the single switch layer 10, the circuit element 1 is connected to other storage elements or selection elements in series without being connected in series. It can function as a memory element with reduced current.
  • the circuit element 1 has an “off state” divided into at least two or more different electrical characteristics, and a logical value such as “0” or “1” is associated with each of the divided “off states”. Thus, it is possible to store information. Therefore, the circuit element 1 according to the present embodiment can store information without connecting the storage elements in series.
  • the circuit element 1 in the “off state” has a higher resistance than the circuit element 1 in the “on state”, the circuit element 1 in the “on state” is bypassed, and the unselected “off state” is bypassed.
  • the sneak current flowing through the circuit element 1 can be suppressed. Therefore, the circuit element 1 according to the present embodiment can suppress the sneak current without connecting the selection elements in series.
  • the electrode is an intermediate electrode for connecting different elements while being separated electrically, thermally or chemically. Including. Since the circuit element 1 is not connected in series with other memory elements or selection elements, it is not necessary to provide an intermediate electrode for connecting different elements between the pair of inactive electrodes 21 and 22.
  • the memory cell which is a unit element for storing data
  • the memory cell can be configured with a simpler and finer structure. Therefore, according to the circuit element 1 according to the present embodiment, since the integration density of the memory cells can be improved, a memory cell array (that is, a storage device) with a larger capacity can be formed.
  • another layer may be provided between the pair of inactive electrodes 21 and 22 as long as the circuit element 1 does not have a function of a selection element or a storage element.
  • an insulating layer or a semiconductor layer may be provided between the pair of inert electrodes 21 and 22 in order to adjust the electrical characteristics of the circuit element 1.
  • FIG. 2 is a perspective view illustrating a configuration of a storage device in which the circuit elements 1 according to the present embodiment are arranged in a matrix.
  • the memory device represents a memory cell array or memory chip in which a large number of memory cells (corresponding to the circuit elements according to the present embodiment), which are unit elements for storing data, are arranged in a column or matrix.
  • the memory device 2 includes a word line 31 and a bit line 32 that intersect with each other, inactive electrodes 21 and 22 sandwiched between the word line 31 and the bit line 32, and a switch layer. 10.
  • the word line 31 and the bit line 32 are provided so as to cross each other with the switch layer 10 interposed between the inactive electrodes 21 and 22.
  • the word line 31 and the bit line 32 are connected to a sense amplifier, an address decoder, a writing circuit, an erasing circuit, and a reading circuit at the extended ends.
  • the word line 31 and the bit line 32 can be formed of a known general wiring material, and may be formed of a metal material such as Al, Cu, or TiN, for example.
  • the storage device 2 is a cross-point type memory cell array in which the circuit element 1 that functions as a selection element and a storage element is arranged at an intersection between intersecting wirings.
  • the inactive electrodes 21 and 22 are made of the above-described material, and are provided between the word line 31 and the bit line 32 and the switch layer 10. Since the inert electrodes 21 and 22 can suppress reaction or alloying between the metal material forming the word line 31 and the bit line 32 and the material forming the switch layer 10, the characteristics of the switch layer 10 are deteriorated. Can be suppressed.
  • the switch layer 10 is formed of the above-described material, and is provided at the intersection of the word line 31 and the bit line 32.
  • the switch layer 10 may be provided as a continuous layer in which the switch layers 10 of the circuit element 1 are not separated from each other. This is because the conduction path formed in the switch layer 10 in the “on state” is locally formed in the region sandwiched between the inactive electrodes 21 and 22 of the switch layer 10, so that the switch layer 10 is continuous. This is because the insulation of each circuit element 1 is maintained. Therefore, even if the switch layer 10 is not separated for each circuit element 1, if the inactive electrodes 21 and 22 are separated for each circuit element 1, the conduction path formed in the switch layer 10 is for each circuit element 1. Electrically separated from each other. Therefore, the switch layer 10 does not need to be separated by each of the circuit elements 1 and may be provided as a continuous layer.
  • the patterning step for separating the switch layer 10 for each circuit element 1 can be omitted, so that the memory device 2 can be manufactured more efficiently. Further, when the circuit element 1 is further stacked in the film forming direction to form a stack type memory cell array, the patterning step can be omitted in each of the stacked switch layers 10, so that the memory device 2 can be manufactured more efficiently. can do.
  • the switch layer 10 may be provided only at the intersection of the word line 31 and the bit line 32 by patterning the switch layers 10 of the circuit elements 1 so as to be separated from each other. According to this, the insulation of each circuit element 1 of the switch layer 10 can be improved.
  • the circuit element 1 and the memory device 2 shown in FIGS. 1 and 2 can be manufactured by selecting various known vacuum deposition methods based on the film forming material.
  • the circuit element 1 and the memory device 2 can be manufactured by depositing each layer using a CVD (Chemical Vapor Deposition) method or a sputtering method, and patterning using a photolithography method and an etching method.
  • CVD Chemical Vapor Deposition
  • circuit element 1 As an example of the circuit element 1 according to the present embodiment, a switch having a thickness of 30 nm formed of a chalcogenide material containing B: 40%, C: 13%, Te: 17%, and N: 30% in atomic%.
  • the circuit element 1 using the layer 10 will be illustrated as an example, and the current-voltage characteristics provided in the circuit element 1 will be described.
  • the circuit element 1 is sandwiched between an inert electrode 21 made of W and an inert electrode 22 made of TiN, and the size of the circuit element 1 is a circle having a diameter of 100 nm.
  • FIG. 3 is a circuit diagram of an evaluation circuit for measuring the current-voltage characteristics of the circuit element 1 that controls the “off state” according to the peak current value.
  • the circuit element 1 according to this embodiment and the drain of the field effect transistor 3 are connected, and the source of the field effect transistor 3 is connected to the ground.
  • the field effect transistor 3 is connected in series, and the current flowing through the circuit element 1 is limited, so that the circuit element 1 having a differential negative resistance region in current-voltage characteristics is excessive when “ON”. Is prevented from flowing.
  • the field effect transistor 3 by adjusting the gate voltage V g, and limits the maximum current flowing through the circuit element 1 for example, the I comp.
  • FIG. 4 is a graph showing a schematic current-voltage characteristic of the circuit element 1.
  • the electrical characteristics of the “off state” are controlled by the peak current value of the current flowing in the “on state”. That is, the electrical characteristics of the “off state” of the circuit element 1 are controlled by the limit value I comp of the current flowing to the circuit element 1.
  • the limit value of the current flowing to the circuit element 1 is set to the respective “off state”. What is necessary is just to control to the value corresponding to "state”.
  • the “off state” of the circuit element 1 is changed to “first off state” or “second off state” depending on the limit value of the current flowing to the circuit element 1. ”.
  • FIG. 5 the voltage V in applied to the evaluation circuit is a graph showing the relationship between the current I flowing through the circuit element 1.
  • FIG. 6 is a graph showing a change in the switching voltage Vth after the current of the limit value I comp is passed.
  • the limit value I comp A of the current flowing in the “on state” is a predetermined value larger than I comp B described later.
  • the leakage current than the “second off state” is large and transitions to a small resistance value, "first off state”.
  • the switching voltage V th A for transitioning to the “on state” is lower than the switching voltage V th B in the “second off state”.
  • the limit value I comp B of the current flowing in the “on state” is controlled to a predetermined value smaller than the above-mentioned I comp A. Thereafter, lowering the voltage V in, the circuit element 1, a transition to the "first off state” low leakage current than the resistance value is large, "the second off-state”.
  • the switching voltage V th B for transitioning to the “on state” is higher than the switching voltage V th A in the “first off state”.
  • the switching voltage Vth for making the transition to the “on state” differs greatly between the “first off state” and the “second off state”. I understand that. Specifically, the switching voltage V th B in the “second off state” tends to be higher than the switching voltage V th A in the “first off state”. In each of the “first off state” or the “second off state”, it can be seen that the switching voltage V th is substantially constant even if the current limit value I comp is varied.
  • the circuit element 1 according to the present embodiment is compared with the phase change memory.
  • the storage layer that stores information has a crystalline state close to that of an alloy, resulting in a low resistance state (so-called set state), and the storage layer has a crystalline state that is in an amorphous phase.
  • the memory element is in a resistance state (so-called reset state).
  • information is stored in a low resistance state (set state) and a high resistance state (reset state) of the storage layer.
  • the “reset current” tends to be larger than the "set current” It is in. This is because in order to change the phase from the crystalline phase to the amorphous phase, it is necessary to return the memory layer to a molten state once. For this purpose, it is necessary to flow a reset current larger than the set current to the memory layer. That is, in the phase change memory, the “set current” corresponds to the crystallization temperature of the storage layer, and the “reset current” corresponds to the melting point of the storage layer.
  • the “first off state” having a lower resistance value corresponds to the “set state”
  • the “second off state” having a higher resistance value is the “reset state”. It corresponds to.
  • the current value I comp A for transitioning to the “first off state” (set state) having a lower resistance value has a higher resistance value larger than the current value I comp B for transitioning to the second oFF state "(reset state).
  • the transition of the “first off state” and the “second off state” is controlled by a mechanism different from that of the phase change memory. It is thought that. Specifically, in the circuit element 1 according to the present embodiment, the transition between the “first off state” and the “on state” and the transition between the “second off state” and the “on state” This is considered to indicate that the phase change of the crystal state of the switch layer 10 is not accompanied.
  • the circuit element 1 has at least two or more “off states” having different electrical characteristics. It can be seen that control is possible by the current value flowing through Therefore, the circuit element 1 stores, for example, information by setting a logical value “1” in the “first off state” and a logical value “0” in the “second off state”. It can function as an element.
  • circuit element 1 since the circuit element 1 according to the present embodiment functions as a selection element that can be switched between the “on state” and the “off state” by applying a voltage that is equal to or higher than the threshold value, Generation of a sneak current can be suppressed during reading.
  • circuit element 1 having measured the results shown in FIGS. 4 to 6 is merely an example of the circuit element 1 according to the present embodiment, and the circuit element 1 according to the present embodiment is not limited to the above.
  • the circuit element 1 according to the present embodiment may have an “off state” divided into three or more values.
  • FIG. 7 is a circuit diagram of an evaluation circuit for measuring the current-voltage characteristics of the circuit element 1 that controls the “off state” according to the polarity of the applied voltage.
  • the circuit element 1 according to the present embodiment and the field effect transistors 3A and 3B are connected in series.
  • the field effect transistor 3A is connected to one of the inactive electrodes of the circuit element 1 (for convenience, also referred to as the inactive electrode 21), and the other of the inactive electrodes of the circuit element 1 (for convenience, the inactive electrode 21).
  • the field effect transistor 3B was connected to the active electrode 22).
  • V in 2 is grounded, and the field effect transistor 3B functions to control the current value I 1 flowing through the circuit element 1 by adjusting the gate voltage V g 2.
  • the functions of V in 1 and field effect transistor 3A, and V in 2 and field effect transistor 3B are reversed, and circuit element 1 It will control the current I 2 flowing through.
  • the circuit element 1 when the voltage V element which is applied to both ends of the circuit element 1 becomes the switching voltage V th or more circuit elements 1, the circuit element 1 is switched to the "on state" from the “OFF state", the current rapidly I 1 or I 2 begins to flow. At this time, the circuit element 1 exhibits a current-voltage characteristic in which the applied voltage V element decreases while the flowing current I 1 or I 2 increases. This is considered to be because in the circuit element 1, current concentration occurs in a narrow region of the switch layer 10 sandwiched between the inactive electrodes 21 and 22, and the current concentration further increases as the voltage increases.
  • the electrical characteristics of the circuit element 1 in the “off state” are controlled by the polarity of the current flowing in the “on state”. For example, when the electrical characteristics of the “off state” of the circuit element 1 are controlled to the “first off state”, the current I 1 may be passed from the inactive electrode 21 side to the inactive electrode 22 side. Further, when the electrical characteristics of the “off state” of the circuit element 1 are controlled to the “second off state”, the current I 2 may flow from the inactive electrode 22 side to the inactive electrode 21 side.
  • the current I 1 or I 2 is supplied from each side of the inactive electrodes 21 and 22 of the circuit element 1 to turn the circuit element 1 into the “ON state”, and then the inactive electrode 21.
  • a current I 1 was passed through the circuit element 1 from the side toward the inactive electrode 22 side, and the current-voltage characteristics of the circuit element 1 were measured. The measurement results are shown in FIG.
  • the “off state” of the circuit element 1 is more than the “second off state”.
  • a “first off state” is obtained in which the leakage current is large and the resistance value is small.
  • the “off state” of the circuit element 1 is more than the “first off state”.
  • a “second off state” is obtained in which the leakage current is small and the resistance value is large.
  • the inert electrodes 21 and 22 for example, the material, shape, or interface state with the switch layer 10
  • the polarity of the voltage that is, the direction of the current
  • the “first off state” the polarity of the voltage
  • the “first off state” the polarity of the voltage
  • the “first off state” the polarity of the voltage
  • the “first off state” the polarity of the voltage
  • the “first off state” the OFF state of 2”
  • the difference in electrical characteristics between the “first off state” and the “second off state” is specifically the inactive electrode 21. , 22 and the interface state with the switch layer 10 and the like.
  • the difference in the above-described configuration of each of the inactive electrodes 21 and 22 is made larger and the electrical characteristics of the inactive electrodes 21 and 22 are made more asymmetric, the “first off state” and the “second The difference between the leakage current and the switching voltage from the “off state” can be increased.
  • FIG. 7 is a schematic diagram for explaining a writing circuit to the circuit element 1 in the first operation method.
  • FIG. 8 is a graph showing the current-voltage characteristics of the circuit element 1 in this writing method.
  • circuit elements functioning as memory elements and selection elements at the intersections of the bit lines (BL1, BL2, BL3, BL4) and the word lines (WL1, WL2, WL3, WL4). 1 is provided.
  • a power source 5 provided at the outer edge of the memory cell array is connected to the bit line and the word line.
  • the switching voltage V th for switching the switch layer 10 of the circuit element 1 to the “ON state” is applied between the specific bit line and the specific word line.
  • the circuit element 1 is uniquely selected from the memory cell array of the storage device 2.
  • the circuit element 1 is selected by the application of the switching voltage V th, by flow limitation current I comp A or I comp B shown in FIG. 8, the circuit element 1 "off state", "a It is controlled to either “1 off state” or “second off state”.
  • the limiting currents I comp A and I comp B are values of limiting currents corresponding to the “first off state” and the “second off state”, respectively.
  • the storage device 2 information is written to the circuit element 1.
  • the non-selected circuit element 1 to which the switching voltage Vth is not applied is in the “off state” and has a high resistance value, a sneak current that bypasses the selected “on state” circuit element 1 is almost generated. do not do.
  • the control of the limiting current I comp A or I comp B can be performed by, for example, a current limiting circuit (not shown) provided at the outer edge of the memory cell array.
  • the current density necessary for controlling the “off state” of the circuit element 1 may be, for example, 10 kA / cm 2 or more.
  • FIG. 9 is a schematic diagram for explaining a readout circuit from the circuit element 1 in the first operation method.
  • FIG. 10 is a graph showing the current-voltage characteristics of the circuit element 1 in this reading method.
  • the memory device 2 includes circuit elements that function as memory elements and selection elements at intersections between bit lines (BL1, BL2, BL3, BL4) and word lines (WL1, WL2, WL3, WL4). 1 is provided.
  • the bit line and the word line are connected to a power supply 5 and a detection circuit 7 provided on the outer edge of the memory cell array.
  • the circuit element 1 stores information by being controlled to either the “first off state” or the “second off state”.
  • the detection circuit 7 detects the leakage current I leak of the circuit element 1 selected by the application of the read voltage V read , so that the “off state” of the circuit element 1 is “first off state” or “ It is determined whether it is in the “second OFF state”. In the “first off state” and the “second off state”, since the resistance values are different and the magnitudes of the leak currents are different, the detection circuit 7 detects the leak current I leak of the selected circuit element 1. By doing so, it is possible to determine which is the “off state” of the circuit element 1. As a result, the storage device 2 reads information from the circuit element 1.
  • the non-selected circuit element 1 to which the read voltage V read is not applied is in the “off state” and has a high resistance value, so that a sneak current that bypasses the selected “on state” circuit element 1 is almost generated. do not do.
  • the detection circuit 7 the switching voltage V th by detecting, determining whether the circuit element 1 "OFF state” is either "first off state” or “second off state” May be. If the current flowing through the circuit element 1 does not reach the differential negative resistance region, the “off state” of the circuit element 1 does not change. Therefore, the storage device 2 sets the limit current I comp so that the voltage applied to the circuit element 1 slightly exceeds the switching voltage V th , and the detection circuit 7 sets the magnitude of the switching voltage V th.
  • the “off state” of the circuit element 1 may be determined by measurement. When the switching voltage V th is used for the determination of the “off state” of the circuit element 1, the detection voltage 7 is more easily detected because the switching voltage V th has a larger absolute value than the leakage current I leak. The “off state” of the element 1 can be determined.
  • control of the limit current I comp A or I comp A can be performed by, for example, a current limit circuit (not shown) provided at the outer edge of the memory cell array.
  • Second operation method of circuit element> (4.1. Writing Method in Second Operation Method) Subsequently, a second operation method of the circuit element 1 according to the present embodiment will be described with reference to FIGS. First, a method for writing information to the circuit element 1 in the second operation method will be described.
  • the circuit for writing to the circuit element 1 in the second operation method is substantially the same as the circuit for writing to the circuit element 1 in the first operation method, and will be described with reference to FIG.
  • the storage element and the selection element are arranged at the intersections of the bit lines (BL 1, BL 2, BL 3, BL 4) and the word lines (WL 1, WL 2, WL 3, WL 4).
  • a bit line may be connected to the inactive electrode 21 provided in the lower part of the circuit element 1
  • a word line may be connected to the inactive electrode 22 provided in the upper part of the circuit element 1.
  • a current limiting circuit that limits a current flowing through the circuit element 1 and a power source 5 that supplies power to the circuit element 1 are provided outside the memory cell array in which the plurality of circuit elements 1 are provided.
  • the switching voltage V th for switching the switch layer 10 of the circuit element 1 to the “ON state” is applied between the specific bit line and the specific word line, so that the circuit from the memory cell array of the memory device 2 is applied.
  • Element 1 is uniquely selected.
  • the circuit element 1 which is selected by the application of the switching voltage V th, the polarity of the applied switching voltage V th, the circuit element 1 "off state", "first off state” or “second It is controlled to either “off state”.
  • the polarity of the switching voltage V th is, for example, can be controlled by either a voltage is applied to either the bit line or word line.
  • a switching voltage V th for example, 4 V
  • a current can flow through the circuit element 1 existing at the intersection of the bit line BL3 and the word line WL2. it can.
  • the circuit element 1 through which the current flows is turned on, and the “off state” of the circuit element 1 is controlled to be either the “first off state” or the “second off state”.
  • information is stored in the circuit element 1.
  • the non-selected circuit element 1 to which the switching voltage Vth is not applied is in the “off state” and has a high resistance value, the sneak current that bypasses the selected “on state” circuit element 1 is almost Does not occur.
  • the non-selected bit lines BL1, BL2, and BL4 and the non-selected word lines WL1, WL3, and WL4 are supplied with, for example, a switching voltage Vth so that the non-selected circuit element 1 is not turned on. It is also possible to apply a small voltage (for example, about 2 V).
  • the “first off state” and the “second off state” of the circuit element 1 are controlled by the polarity of the voltage applied to the circuit element 1.
  • a current limiting circuit that limits the flowing current may not be provided.
  • the limit value of the current flowing through the circuit element 1 is changed between the case where the circuit element 1 is controlled to the “first off state” and the case where the circuit element 1 is controlled to the “second off state”. Also good.
  • the limit value of the current flowing through the circuit element 1 is controlled either in the case where the circuit element 1 is controlled to the “first off state” or in the case where the circuit element 1 is controlled to the “second off state”. It may not be provided.
  • the readout circuit from the circuit element 1 in the second operation method is substantially the same as the readout circuit from the circuit element 1 in the second operation method, and will be described with reference to FIG.
  • the storage device 2 includes a storage element and a selection element at the intersection of a bit line (BL1, BL2, BL3, BL4) and a word line (WL1, WL2, WL3, WL4). Is provided.
  • a power supply 5 that supplies power to the circuit element 1 and a detection circuit 7 that detects current-voltage characteristics of the circuit element 1 are provided outside the memory cell array in which the plurality of circuit elements 1 are provided.
  • the circuit element 1 stores information by being controlled to either the “first off state” or the “second off state”.
  • the circuit element 1 is transferred from the memory cell array of the storage device 2. Uniquely selected.
  • the leakage current I leak of the circuit element 1 selected by the application of the read voltage V read is detected by the detection circuit 7 so that the circuit element 1 is in the “first off state” or “second off state” Is determined.
  • the detection circuit 7 detects the leakage current I leak of the selected circuit element 1. By detecting this, it is possible to determine which is the “off state” of the circuit element 1. As a result, the storage device 2 reads information from the circuit element 1.
  • the non-selected circuit element 1 to which the read voltage V read is not applied is in the “off state” and has a high resistance value, so that a sneak current that bypasses the selected “on state” circuit element 1 is almost generated. do not do.
  • FIGS. 13 to 15 are schematic diagrams for explaining an example of voltage pulses applied to the circuit element 1 in the second operation method.
  • the polarity of the voltage V read to be applied to V in 1 is lower V th A than the switching voltage V th B In the first off state (for example, the first off state of the current-voltage characteristic shown in FIG. 8), the polarity of the circuit element 1 may be the same.
  • the magnitude of the read voltage V read is a magnitude between the switching voltage V th A in the “first off state” and the switching voltage V th B in the “second off state”. May be. According to this configuration, it is possible to increase the read voltage V read in order to improve the information read accuracy while preventing the information stored in the circuit element 1 from being changed.
  • the circuit element 1 has less leakage current and a larger resistance value than the “second off state”. It may have the following electrical characteristics. At this time, when a current flows from the inactive electrode 22 side to the inactive electrode 21 side, the circuit element 1 has a leakage current larger than that of the “first off state” and a resistance value of “second off state”. ".
  • the polarity of the voltage V read applied to V in 1 at the time of reading information (READ “1” or READ “2”)
  • the polarity may be the same as the polarity for controlling the circuit element 1 in the second off state (for example, the first off state of the current-voltage characteristics shown in FIG. 8) in which V th B is lower than V th A.
  • the magnitude of the read voltage V read is a magnitude between the switching voltage V th B in the “second off state” and the switching voltage V th A in the “first off state”. May be.
  • the read voltage V read can be increased in order to improve the information read accuracy while preventing the information stored in the circuit element 1 from being changed.
  • the circuit element 1 when information is read (READ "1" or READ “2") the polarity of the voltage V read to be applied to the circuit element 1, the higher V th than the switching voltage V th A In the second OFF state that is B (for example, the second OFF state of the current-voltage characteristics shown in FIG. 8), the polarity that controls the circuit element 1 may be the same. At this time, the information stored in the circuit element 1 may be rewritten due to the reading of information. Therefore, the circuit element 1 preferably performs rewriting of information.
  • the magnitude of the read voltage V read at this time is not particularly limited.
  • the switching voltage V th A in the “first off state” and the switching voltage V th B in the “second off state” The size may be between.
  • the circuit element 1 when the information is read out, the circuit element 1 is turned “on” and the information stored in the circuit element 1 may be rewritten. Based on the read information, the circuit element 1 The information may be rewritten. According to such an operation, the circuit element 1 can improve the reliability of stored information.
  • the detection circuit 7 detects the switching voltage Vth , whereby the “off state” of the circuit element 1 is changed to the “first off state” or It may be determined whether the state is either the “second off state”. If the current flowing through the circuit element 1 does not reach the differential negative resistance region, the “off state” of the circuit element 1 does not change. Therefore, the storage device 2 sets the limit current I comp so that the voltage applied to the circuit element 1 slightly exceeds the switching voltage V th , and the detection circuit 7 sets the magnitude of the switching voltage V th. The “off state” of the circuit element 1 may be determined by measurement.
  • the detection voltage 7 is more easily detected because the switching voltage V th has a larger absolute value than the leakage current I leak.
  • the “off state” of the element 1 can be determined.
  • FIG. 16 is a schematic diagram for explaining a modification of the writing circuit of the circuit element 1 in the second operation method.
  • the storage device 2A includes circuit elements that function as storage elements and selection elements at intersections between bit lines (BL1, BL2, BL3, BL4) and word lines (WL1, WL2, WL3, WL4). 1 is provided. Further, the storage device 2A is not provided with a current limiting circuit that limits the current flowing through the circuit element 1. In the second operation method, the circuit element 1 flows through the circuit element 1 because the “first off state” and the “second off state” are controlled by the polarity of the voltage applied to the circuit element 1. It is possible that no current limiting circuit for limiting the current is provided.
  • the storage device 2 can determine the “off state” of the circuit element 1 by measuring the magnitude of the switching voltage V th using a detection circuit or the like.
  • the circuit element 1 functions as a storage element and a selection element in the single-layer switch layer 10, and therefore a memory cell that is a unit element that stores data is provided. A simpler and finer structure can be formed.
  • the circuit element 1 according to the present embodiment can store information by functioning as a memory element, and can suppress a sneak current flowing through a non-selected circuit element by functioning as a selection element. . Therefore, the circuit element 1 according to the present embodiment can constitute a memory cell that is a unit element for storing data without providing another memory element or selection element. According to the circuit element 1 according to the present embodiment, it is possible to form a memory cell array (that is, a storage device) having a larger capacity by improving the integration density of the memory cells.
  • an electronic device including either the circuit element 1 or the storage device 2 according to the present embodiment.
  • Examples of such electronic devices include various display devices such as personal computers, liquid crystal display devices, and organic electroluminescence display devices, mobile phones, smartphones, game devices, and IoT (Internet of Things) devices. it can.
  • a pair of inert electrodes A switch layer provided between the pair of inert electrodes, functioning as a selection element and a storage element in a single layer, and having a differential negative resistance region in current-voltage characteristics;
  • a circuit element comprising: (2) The circuit element according to (1), wherein the switch layer includes at least one chalcogen element selected from the group consisting of Te, Se, and S. (3) The circuit element according to (2), wherein the switch layer further includes at least one or more first additive elements selected from the group consisting of B, Al, Ga, C, Ge, and Si. (4) The circuit element according to (3), wherein the switch layer further includes at least one or more second additive elements selected from the group consisting of O and N.
  • the storage device wherein the switch layer is not separated from each other between the plurality of circuit elements and is provided continuously.
  • An electronic device including a circuit element comprising: (15) A pair of inert electrodes; A switch layer provided between the pair of inert electrodes, functioning as a selection element and a storage element in a single layer, and having a differential negative resistance region in current-voltage characteristics;
  • For circuit elements comprising Changing the circuit element to an ON state by applying a voltage equal to or higher than a threshold value to the circuit element; By controlling the peak current value flowing through the circuit element in the on state and controlling the resistance value in the off state of the circuit element to any of a plurality of states, writing information to the circuit element;
  • a method for writing information to a circuit element including: (16) A pair of iner
  • the state of the resistance value in the off state is controlled by the polarity of the voltage applied to the circuit element in the on state, More than a first threshold voltage that causes the circuit element to transition from the first off state to the on state, and more than a second threshold voltage that causes the circuit element to transition from the second off state to the on state.
  • the circuit element based on a current value that flows when a low voltage is applied to the circuit element with the same polarity as the voltage that controls the resistance value of the circuit element in the off state to the first off state.

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Abstract

【課題】回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法を提供する。 【解決手段】一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える、回路素子。

Description

回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法
　本開示は、回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法に関する。
　近年、データストレージ等に用いられる不揮発性メモリでは、増々の大容量化が求められている。
　不揮発性メモリの大容量化を達成するために、例えば、データを格納する単位素子であるメモリセルを微細化し、基板面上により多く敷き詰めた「クロスポイント型メモリセルアレイ」構造、またはメモリセルを基板面に垂直な方向に複数積層させた「スタック型メモリセルアレイ」構造等が提案されている。
　また、「クロスポイント型メモリセルアレイ」構造では、メモリセルを構成する記憶素子および選択素子のうち、選択素子を省略することで、よりメモリセルの微細化を図ることが検討されている。
　例えば、下記の特許文献１には、導体の間に配置された垂直配向のｐ－ｉ－ｎ型半導体ダイオードからなり、選択素子を備えないクロスポイントメモリが開示されている。特許文献１に開示されたクロスポイントメモリでは、プログラミング電圧の印加によって半導体ダイオードの性質を改変することで、情報を記憶している。
特表２００８－５４６２１３号公報
　ただし、特許文献１に開示されたクロスポイントメモリでは、プログラミング電圧の印加によって半導体ダイオードの性質が永続的に改変されてしまう。そのため、特許文献１に開示されたクロスポイントメモリは、情報の書き込みが一回限りしか行えない、いわゆるライトワンス型メモリであった。
　また、該クロスポイントメモリは、半導体ダイオードの性質の改変によって、メモリセルへの電流の流れやすさが大幅に増加してしまうため、選択されたメモリセルを迂回し、非選択のメモリセルへ流れるスニーク電流が発生しやすかった。したがって、特許文献１に開示されたクロスポイントメモリでは、メモリセルへの正確な情報の書き込み、および読み出しを行うことが困難であった。
　そこで、本開示では、大容量化のためのさらなる高集積化が可能であり、かつスニーク電流の発生が抑制された、新規かつ改良された回路素子、記憶装置、電子機器、回路素子への情報の書き込み方法、および回路素子からの情報の読み出し方法を提案する。
　本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える、回路素子が提供される。
　また、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える複数の回路素子がマトリクス状に配置された、記憶装置が提供される。
　また、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える回路素子を含む、電子機器が提供される。
　また、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える回路素子に対して、前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、オン状態の前記回路素子に流れるピーク電流値を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、を含む、回路素子への情報の書き込み方法が提供される。
　一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える回路素子に対して、前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、オン状態の前記回路素子に印加される前記電圧の極性を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、を含む、回路素子への情報の書き込み方法が提供される。
　さらに、本開示によれば、一対の不活性電極と、前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、を備える回路素子に対して、前記回路素子のオフ状態のリーク電流、または前記回路素子をオン状態に変更する閾値電圧を測定することと、測定された前記リーク電流または前記閾値電圧に基づいて、前記回路素子のオフ状態の抵抗値が複数の状態のいずれであるのかを判断することで、前記回路素子から情報を読み出すことと、を含む、回路素子からの情報の読み出し方法が提供される。
　本開示に係る回路素子は、単層のスイッチ層にて記憶素子および選択素子の機能を果たすことができるため、まとまった情報を記憶するメモリセルアレイをより薄膜で形成することが可能である。また、本開示に係る回路素子は、選択素子としても機能するため、情報の書き込みまたは読み出しの際にスニーク電流が発生することを抑制することが可能である。
　以上説明したように本開示によれば、さらなる高集積化が可能であり、かつスニーク電流の発生が抑制された不揮発性メモリを提供することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係る回路素子の構成を説明する積層方向の断面図である。 同実施形態に係る回路素子をマトリクス状に配置した記憶装置の構成を説明する斜視図である。 第１の動作方法における回路素子の電流電圧特性を測定するための評価回路の回路図である。 第１の動作方法における回路素子の模式的な電流電圧特性を示すグラフ図である。 図３の評価回路に印加した電圧Ｖｉｎに対して、回路素子に流れる電流Ｉの関係を示したグラフ図である。 制限値Ｉｃｏｍｐの電流を流した後のスイッチング電圧Ｖｔｈの変化を示したグラフ図である。 第２の動作方法における回路素子の電流電圧特性を測定するための評価回路の回路図である。 図７の評価回路に印加した電圧Ｖｉｎに対して、回路素子に流れる電流Ｉの関係を示したグラフ図である。 本実施形態に係る回路素子を用いた記憶装置の書き込み回路を説明する模式図である。 第１の動作方法における回路素子の電流電圧特性を示すグラフ図である。 本実施形態に係る回路素子を用いた記憶装置の読み出し回路を説明する模式図である。 第１の動作方法における回路素子の電流電圧特性を示すグラフ図である。 第２の動作方法における回路素子１に印加される電圧パルスの一例を説明する模式図である。 第２の動作方法における回路素子１に印加される電圧パルスの他の例を説明する模式図である。 第２の動作方法における回路素子１に印加される電圧パルスの他の例を説明する模式図である。 第２の動作方法における回路素子１の書き込み回路の変形例を説明する模式図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．回路素子の構成
　２．回路素子の電流電圧特性
　　２．１．ピーク電流値によるオフ状態の制御
　　２．２．印加電圧の極性によるオフ状態の制御
　３．回路素子の第１の動作方法
　　３．１．第１の動作方法における書き込み方法
　　３．２．第１の動作方法における読み出し方法
　４．回路素子の第１の動作方法
　　４．１．第２の動作方法における書き込み方法
　　４．２．第２の動作方法における読み出し方法
　　４．３．変形例
　５．まとめ
　＜１．回路素子の構成＞
　まず、本開示の一実施形態に係る回路素子の概要について説明する。本実施形態に係る回路素子は、電流電圧特性に微分負性抵抗領域を有し、選択素子および記憶素子として機能する素子である。
　具体的には、本実施形態に係る回路素子は、閾値以上の電圧パルスまたは電流パルスが印加されることによって、抵抗値が高い状態（オン状態ともいう）から抵抗値が低い状態（オフ状態ともいう）に急激に遷移する電気特性を有する。ただし、本実施形態に係る回路素子では、「オン状態」は揮発性であり、電力が供給されなくなった場合、再び「オフ状態」に戻る。したがって、本実施形態に係る回路素子は、閾値以上の電圧パルスまたは電流パルスの印加の有無によって、抵抗値が高い「オフ状態」と、抵抗値が低い「オン状態」とを切り替え（スイッチングともいう）可能な選択素子として機能することができる。
　また、本実施形態に係る回路素子は、電流電圧特性に微分負性抵抗領域を有するため、「オン状態」で印加された電圧および電流の状態に基づいて、「オフ状態」の電気特性が少なくとも２値以上に分裂する。具体的には、本実施形態に係る回路素子では、「オン状態」で流れた電流値の大きさによって、「オフ状態」での抵抗値の大きさが少なくとも２値以上（すなわち、多値）に分裂し得る。また、本実施形態に係る回路素子では、「オン状態」で印加された電圧の極性によって、「オフ状態」での抵抗値の大きさが少なくとも２値以上（すなわち、多値）に分裂し得る。これに伴い、回路素子では、「オフ状態」から「オン状態」へ切り替えるための電圧パルスまたは電流パルスの閾値、および「オフ状態」でのリーク電流の大きさについても、少なくとも２値以上に分裂する。したがって、本実施形態に係る回路素子は、少なくとも２値以上に分裂した「オフ状態」に、「０」または「１」の論理値を対応させることで、情報を記憶することができるため、記憶素子として機能することができる。
　したがって、本実施形態に係る回路素子は、記憶素子としても機能する選択素子であるため、他の記憶素子を設けることなく、より単純かつ薄膜化された構造にて形成することが可能である。したがって、本実施形態に係る回路素子は、さらなる高集積化が可能であるため、該回路素子を集積した記憶装置を大容量化することが可能である。
　また、本実施形態に係る回路素子は、選択素子としても機能する記憶素子であるため、他の選択素子を設けることなく、回路素子に流れる電流値を選択的に制御することが可能である。したがって、本実施形態に係る回路素子は、選択された回路素子を迂回して、非選択の回路素子に流れるスニーク電流の発生を抑制することが可能である。
　続いて、図１および図２を参照して、本開示の一実施形態に係る回路素子の構成について説明する。図１は、本実施形態に係る回路素子の構成を説明する積層方向の断面図である。
　図１に示すように、本実施形態に係る回路素子１は、一対の不活性電極２１、２２と、電流電圧特性に微分負性抵抗領域を有するスイッチ層１０とを備える。
　スイッチ層１０は、一対の不活性電極２１、２２の間に設けられ、選択素子および記憶素子として機能する。
　具体的には、スイッチ層１０は、閾値以上の電圧が印加されることで、抵抗値が低い「オン状態」へと遷移し、印加された電圧が除去されることで、抵抗値が高い「オフ状態」へと遷移する（スイッチングするともいう）。すなわち、スイッチ層１０は、閾値以上の電圧の印加によって抵抗値が制御される選択素子として機能する。このようなスイッチ層１０を備える選択素子は、例えば、オボニック閾値スイッチ（ＯＴＳ：Ｏｖｏｎｉｃ　Ｔｈｒｅｓｈｏｌｄ　Ｓｗｉｔｃｈ）とも呼ばれる。
　また、スイッチ層１０は、電流電圧特性に微分負性抵抗領域を有するため、「オン状態」で流れた電流の大きさおよび向きによって、「オフ状態」の電気特性が少なくとも２値以上に分裂する。具体的には、スイッチ層１０は、「オン状態」で流れた電流の大きさおよび向きによって、「オフ状態」での抵抗値が少なくとも２値以上に分裂する。これは、「オン状態」で流れた電流の大きさおよび向きによって、スイッチ層１０に形成された導通パスの形成状態が変化し、該導通パスの形成状態によって「オフ状態」のスイッチ層１０の電気特性も変化するためと考えられる。したがって、スイッチ層１０は、少なくとも２以上に分裂した「オフ状態」によって、情報を記憶する記憶素子として機能することができる。
　このような電気特性を有するスイッチ層１０は、具体的には、Ｔｅ（テルル）、Ｓｅ（セレン）およびＳ（硫黄）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む材料にて形成することができる。例えば、スイッチ層１０は、上記のカルコゲン元素と、カルコゲン元素よりも電気陰性度の低い元素との化合物（いわゆる、カルコゲナイド）で形成されてもよい。スイッチ層１０は、カルコゲン元素を含む材料で形成されることにより、電流電圧特性に安定して微分負性抵抗領域が生じるようになる。また、スイッチ層１０は、カルコゲン元素をより多く含む材料で形成することで、スイッチングの際の閾値電圧を低下させることができる。
　また、スイッチ層１０を形成する材料は、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｃ（炭素）、Ｇｅ（ゲルマニウム）およびＳｉ（ケイ素）からなる群より選択された少なくとも１種以上の第１添加元素をさらに含んでもよい。スイッチ層１０は、上記の第１添加元素を含む材料にて形成されることで、より確実に「オフ状態」を少なくとも２以上の互いに安定な状態に分裂させることができる。これは、原子半径が比較的大きな元素に、原子半径が比較的小さな元素を添加し、構成元素の原子半径の差が大きくなるようにすることで、安定化したアモルファス構造が生じやすくなり、アモルファス構造に複数の安定状態が生じやすくなるためである。
　例えば、スイッチ層１０を形成する材料に含まれる第１添加元素としては、ＢおよびＣがより好ましい。ＢおよびＣがスイッチ層１０を形成する材料に含まれることにより、スイッチ層１０の「オフ状態」の抵抗値が上昇する。また、ＢおよびＣは、カルコゲン元素と比較して原子半径が小さいため、スイッチ層１０を形成する材料に含まれることにより、スイッチ層１０のアモルファス構造をより安定化させることができる。具体的には、スイッチ層１０は、原子半径の比較的大きなＴｅと、原子半径の比較的小さなＢとを含む材料で形成されてもよい。
　また、スイッチ層１０を形成する材料は、ＯおよびＮからなる群より選択された少なくとも１種以上の第２添加元素をさらに含んでもよい。スイッチ層１０は、上記の第２添加元素を含む材料にて形成されることで、スイッチ層１０の「オフ状態」の抵抗値をより大きくすることができる。これによれば、スイッチ層１０は、「オフ状態」でのリーク電流を低減させ、かつスイッチングの際に流れる電流値を少なくすることができる。
　なお、スイッチ層１０は、上記以外の元素をさらに含む材料にて形成されてもよい。例えば、スイッチ層１０は、Ｍｇ、Ｚｎ、ＣａおよびＳｒなどのアルカリ土類金属、またはイットリウムおよびランタノイドなどの希土類元素をさらに含む材料で形成されてもよい。
　スイッチ層１０の膜厚は、「オフ状態」の電気特性を安定して２値以上に分裂させるためには、５ｎｍ以上であってもよく、１５ｎｍ以上であることが好ましい。また、スイッチ層１０の膜厚の上限は、特に限定されないが、成膜による粒界の制御性、および膜厚に比例して大きくなるスイッチング電圧の閾値を考慮すると、スイッチ層１０の膜厚の上限は、例えば、１００ｎｍであってもよく、好ましくは５０ｎｍであってもよい。
　一対の不活性電極２１、２２は、スイッチ層１０を積層方向に挟んで上下に設けられる。また、不活性電極２１、２２は、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）およびＳｉ（ケイ素）からなる群より選択された少なくとも１種以上の高融点元素を含む材料で形成されてもよい。具体的には、不活性電極２１、２２は、上記の高融点元素からなる単体、または該高融点元素を含む合金、窒化物もしくは酸化物にて形成されていてもよい。例えば、不活性電極２１、２２は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＴｉＷ、またはＴｉＷＮ等で形成されていてもよい。
　また、不活性電極２１、２２は、Ｔｉ、Ｗ、およびＴａからなる群より選択された少なくとも１種以上の元素を含む材料で形成されてもよい。例えば、スイッチ層１０と、電極材料また配線材料に一般的に用いられるＡｌ（アルミニウム）またはＣｕ（銅）等とが接触した場合、スイッチ層１０に含まれるカルコゲン元素と、ＡｌまたはＣｕとが反応または合金化することで、スイッチ層１０の特性が低下する可能性がある。そのため、接触する層からのイオン伝導または熱拡散による原子の拡散が生じにくい（いわゆる、バリア性が高い）元素であるＴｉ、Ｗ、およびＴａの少なくともいずれかを含む材料で不活性電極２１、２２を形成することにより、配線等からスイッチ層１０へのＡｌまたはＣｕの拡散を防止することができる。
　さらに、不活性電極２１、２２は、Ｗを含む材料で形成されてもよい。Ｗは、バリア性が高い元素であることに加えて、スイッチ層１０に含まれるカルコゲン元素に対しても反応または合金化しにくい不活性な元素である。したがって、一対の不活性電極２１、２２のうち少なくともいずれかをＷ単体またはＷを含む合金、窒化物もしくは酸化物で形成することにより、不活性電極２１、２２と、スイッチ層１０との反応または合金化を防止し、スイッチ層１０の特性低下を防止することができる。
　なお、一対の不活性電極２１、２２は、単層で形成されてもよいが、複数層で形成されてもよい。不活性電極２１、２２が複数層で形成される場合、スイッチ層１０に接する層が、Ｗ単体またはＷを含む合金、窒化物もしくは酸化物で形成されることが好ましい。
　また、一対の不活性電極２１、２２は、同じ材料で形成されていてもよく、互いに異なる材料で形成されていてもよい。さらに、一対の不活性電極２１、２２は、同じ層構造で形成されてもよく、異なる層構造で形成されてもよいことは言うまでもない。
　ただし、「オン状態」の時にスイッチ層１０に印加される電圧の極性（すなわち、スイッチ層１０に流れる電流の向き）によってスイッチ層１０の「オフ状態」の抵抗値を制御する場合、一対の不活性電極２１、２２は、互いに非対称となるように形成されることが好ましい。具体的には、一対の不活性電極２１、２２は、互いに電気特性が非対称となるように形成されてもよい。例えば、一対の不活性電極２１、２２は、成膜材料、成膜条件またはエッチング条件を互いに異ならせることによって、互いに異なる材料、形状、またはスイッチ層１０との界面状態もしくは接触面積にて形成されてもよい。
　このような場合、一対の不活性電極２１、２２は、スイッチ層１０との間の接触抵抗等が互いに異なるようになるため、スイッチ層１０が「オン状態」となった際に形成される導通パスの状態が互いに異なるようになる。したがって、一対の不活性電極２１、２２は、導通パスを流れる電流によって生じる熱エネルギーの伝搬経路が互いに異なるようになるため、「オフ状態」のスイッチ層１０の状態が異なるようになる。よって、一対の不活性電極２１、２２は、互いに非対称となるように形成されることによって、スイッチ層１０の「オフ状態」の抵抗値を分裂させることができる。なお、スイッチ層１０の「オフ状態」の抵抗値の分裂幅をより大きくするためには、一対の不活性電極２１、２２は、互いの非対称性をより大きくすることが好ましい。
　上記の構成を備える回路素子１は、単層のスイッチ層１０にて選択素子および記憶素子として機能するため、回路素子１は、他の記憶素子または選択素子と直列に接続されることなく、スニーク電流が低下した記憶素子として機能することができる。
　すなわち、回路素子１は、少なくとも２値以上の異なる電気特性に分裂した「オフ状態」を有し、分裂した「オフ状態」の各々に、「０」または「１」等の論理値を対応させることで、情報を記憶することが可能である。したがって、本実施形態に係る回路素子１は、記憶素子を直列に接続することなく、情報を記憶することが可能である。
　また、「オフ状態」である回路素子１は、「オン状態」である回路素子よりも抵抗が高いため、選択された「オン状態」の回路素子１を迂回して、非選択の「オフ状態」の回路素子１に流れるスニーク電流を抑制することができる。したがって、本実施形態に係る回路素子１は、選択素子を直列に接続することなく、スニーク電流を抑制することが可能である。
　さらに、本実施形態に係る回路素子１では、一対の不活性電極２１、２２の間に、他の電極が設けられない。ここで、電極とは、外部の回路と電気的に接続する配線が引き回された電極に加えて、異なる素子同士を電気的、熱的または化学的に分離しつつ連結するための中間電極をも含む。回路素子１は、他の記憶素子または選択素子と直列に接続されないため、一対の不活性電極２１、２２の間には、異なる素子同士を連結する中間電極が設けられる必要がない。
　本実施形態に係る回路素子１によれば、データを格納する単位素子であるメモリセルをより単純かつ微細化した構造で構成することができる。したがって、本実施形態に係る回路素子１によれば、メモリセルの集積密度を向上させることができるため、より大容量化したメモリセルアレイ（すなわち、記憶装置）を形成することができる。
　なお、本実施形態に係る回路素子１では、選択素子または記憶素子などの機能を有していなければ、一対の不活性電極２１、２２の間には他の層が設けられていてもよい。例えば、一対の不活性電極２１、２２の間には、回路素子１の電気特性を調整するために、絶縁層または半導体層などが設けられていてもよい。
　続いて、図２を参照して、本実施形態に係る回路素子をマトリクス状に配置した記憶装置の構成について説明する。図２は、本実施形態に係る回路素子１をマトリクス状に配置した記憶装置の構成を説明する斜視図である。なお、記憶装置とは、データを格納する単位素子であるメモリセル（本実施形態に係る回路素子に相当）が列状またはマトリクス状に多数配置されたメモリセルアレイ、またはメモリチップを表す。
　図２に示すように、本実施形態に係る記憶装置２は、互いに交差するワード線３１およびビット線３２と、ワード線３１およびビット線３２に挟持された不活性電極２１、２２と、スイッチ層１０とを備える。
　ワード線３１およびビット線３２は、不活性電極２１、２２を介してスイッチ層１０を挟持し、互いに交差するように設けられる。また、ワード線３１およびビット線３２は、延伸された先でセンスアンプ、アドレスデコーダ、および書き込み回路、消去回路、読み出し回路と接続する。ワード線３１およびビット線３２は、公知の一般的な配線材料で形成することが可能であり、例えば、Ａｌ、ＣｕまたはＴｉＮなどの金属材料で形成されてもよい。
　ワード線３１およびビット線３２の交点には、例えば、不活性電極２１、２２、およびスイッチ層１０からなり、選択素子および記憶素子として機能する回路素子１が形成される。すなわち、本実施形態に係る記憶装置２は、交差する配線間の交点に選択素子および記憶素子として機能する回路素子１が配置されたクロスポイント型メモリセルアレイである。
　不活性電極２１、２２は、上述した材料で形成され、ワード線３１およびビット線３２と、スイッチ層１０との間に設けられる。不活性電極２１、２２は、ワード線３１およびビット線３２を形成する金属材料と、スイッチ層１０を形成する材料との反応または合金化を抑制することができるため、スイッチ層１０の特性低下を抑制することができる。
　スイッチ層１０は、上述した材料で形成され、ワード線３１およびビット線３２の交点に設けられる。
　例えば、スイッチ層１０は、図２に示すように、回路素子１の各々のスイッチ層１０が互いに離隔されない連続した層として設けられていてもよい。これは、「オン状態」にてスイッチ層１０に形成さる導通パスは、スイッチ層１０の不活性電極２１、２２で挟持された領域に局所的に形成されるため、スイッチ層１０が連続していても回路素子１の各々の絶縁性は維持されるためである。そのため、スイッチ層１０が回路素子１ごとに離隔されていなくとも、不活性電極２１、２２が回路素子１ごとに離隔されていれば、スイッチ層１０に形成される導通パスは、回路素子１ごとに電気的に離隔される。したがって、スイッチ層１０は、回路素子１の各々で離隔されている必要はなく、連続した層として設けられていてもよい。
　スイッチ層１０が連続した層として設けられる場合、スイッチ層１０を回路素子１ごとに分離するためのパターニング工程を省略することができるため、記憶装置２をより効率的に製造することができる。また、回路素子１をさらに成膜方向に積層し、スタック型メモリセルアレイとする場合、積層されるスイッチ層１０の各々でパターニング工程を省略することができるため、より効率的に記憶装置２を製造することができる。
　なお、スイッチ層１０は、回路素子１の各々のスイッチ層１０が離隔されるようにパターニングされて、ワード線３１およびビット線３２の交点のみに設けられてもよいことはいうまでもない。これによれば、スイッチ層１０の回路素子１ごとの絶縁性を向上させることができる。
　ここで、図１および図２で示した回路素子１および記憶装置２は、公知の種々の真空蒸着法を成膜材料に基づいて選択することにより、製造することが可能である。例えば、回路素子１および記憶装置２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法を用いて各層を成膜し、フォトリソグラフィ法およびエッチング法を用いてパターニングすることで製造することができる。
　＜２．回路素子の電流電圧特性＞
　次に、図３～図６を参照して、本実施形態に係る回路素子１の電流電圧特性について説明する。
　以下では、本実施形態に係る回路素子１の一例として、原子％で、Ｂ：４０％、Ｃ：１３％、Ｔｅ：１７％、Ｎ：３０％を含むカルコゲナイド材料で形成した膜厚３０ｎｍのスイッチ層１０を用いた回路素子１を例示し、該回路素子１が備える電流電圧特性について説明する。なお、該回路素子１は、Ｗからなる不活性電極２１と、ＴｉＮからなる不活性電極２２とにより挟持されており、該回路素子１の大きさは、１００ｎｍ直径の円形とした。
　（２．１．ピーク電流値によるオフ状態の制御）
　まず、ピーク電流値によってスイッチ層１０の「オフ状態」の制御を行う場合の回路素子１の電流電圧特性について説明する。そこで、上記で説明した回路素子１を図３に示した評価回路に組み込み、電流電圧特性を測定した。図３は、ピーク電流値によって「オフ状態」の制御を行う回路素子１の電流電圧特性を測定するための評価回路の回路図である。
　図３に示す評価回路では、本実施形態に係る回路素子１と、電界効果トランジスタ３（ｎ型）のドレインとを接続し、電界効果トランジスタ３のソースをグランドに接続した。回路素子１では、電界効果トランジスタ３を直列に接続し、回路素子１に流れる電流を制限することで、電流電圧特性に微分負性抵抗領域を有する回路素子１に対して「オン状態」時に過大な電流が流れることを防止している。なお、電界効果トランジスタ３は、ゲート電圧Ｖｇを調整することで、回路素子１に流れる電流値の上限を例えば、Ｉｃｏｍｐに制限している。
　ここで、図３に示す評価回路において、回路素子１の一方の電極から電圧Ｖｉｎを印加することで、回路素子１の「オン状態」および「オフ状態」の切り替えを行い、回路素子１の電流電圧特性を測定した。その模式的な結果を図４に示す。図４は、回路素子１の模式的な電流電圧特性を示すグラフ図である。
　図４に示すように、回路素子１の両端に印加される電圧Ｖｅｌｅｍｅｎｔが回路素子１のスイッチング電圧Ｖｔｈ以上となった場合、回路素子１は、「オフ状態」から「オン状態」に切り替わり、急激に電流Ｉが流れ始める。このとき、回路素子１では、流れる電流Ｉが増加するものの、印加される電圧Ｖｅｌｅｍｅｎｔが減少する電流電圧特性が示される。これは、回路素子１において、不活性電極２１、２２で挟持されたスイッチ層１０の狭い領域に電流集中が生じ、電圧増加に伴い電流の集中度がさらに増加するためであると考えられる。このような電流の増加に伴い電圧が減少する電気特性を微分負性抵抗と称する。例えば、図４では、「ＮＤＲ」で示した領域が微分負性抵抗を示す領域に相当する。
　なお、回路素子１に流れる電流の上限値は、電界効果トランジスタ３に印加されるゲート電圧ＶｇによってＩｃｏｍｐに制限されているため、図４では、Ｉｃｏｍｐ以上の電流値については示していない。
　ここで、回路素子１では、「オフ状態」の電気特性は、「オン状態」にて流れる電流のピーク電流値によって制御される。すなわち、回路素子１の「オフ状態」の電気特性は、回路素子１へ流れる電流の制限値Ｉｃｏｍｐによって制御される。例えば、回路素子１の「オフ状態」の電気特性を「第１のオフ状態」または「第２のオフ状態」のそれぞれに制御する場合、回路素子１へ流れる電流の制限値をそれぞれの「オフ状態」に対応する値に制御すればよい。
　具体的には、図５および図６に示すように、回路素子１へ流れる電流の制限値によって、回路素子１の「オフ状態」は、「第１のオフ状態」または「第２のオフ状態」の２値に分裂する。なお、図５は、評価回路に印加した電圧Ｖｉｎに対して、回路素子１に流れる電流Ｉの関係を示したグラフ図である。また、図６は、制限値Ｉｃｏｍｐの電流を流した後のスイッチング電圧Ｖｔｈの変化を示したグラフ図である。
　図５に示すように、例えば、回路素子１を「第１のオフ状態」に制御する場合、「オン状態」にて流れる電流の制限値ＩｃｏｍｐＡを後述するＩｃｏｍｐＢよりも大きい所定値に制御する。この後、電圧Ｖｉｎを低下させると、回路素子１は、「第２のオフ状態」よりもリーク電流が多く、抵抗値が小さい「第１のオフ状態」に遷移する。なお、「第１のオフ状態」では、「オン状態」に遷移するためのスイッチング電圧ＶｔｈＡが、「第２のオフ状態」におけるスイッチング電圧ＶｔｈＢよりも低くなっている。
　一方、例えば、回路素子１を「第２のオフ状態」に制御する場合、「オン状態」にて流れる電流の制限値ＩｃｏｍｐＢを前述したＩｃｏｍｐＡよりも小さい所定値に制御する。この後、電圧Ｖｉｎを低下させると、回路素子１は、「第１のオフ状態」よりもリーク電流が少なく、抵抗値が大きい「第２のオフ状態」に遷移する。なお、「第２のオフ状態」では、「オン状態」に遷移するためのスイッチング電圧ＶｔｈＢが、「第１のオフ状態」におけるスイッチング電圧ＶｔｈＡよりも高くなっていることがわかる。
　また、図６に示すように、回路素子１では、「第１のオフ状態」と、「第２のオフ状態」とで、「オン状態」へ遷移するためのスイッチング電圧Ｖｔｈが大きく異なっていることがわかる。具体的には、「第２のオフ状態」におけるスイッチング電圧ＶｔｈＢのほうが「第１のオフ状態」におけるスイッチング電圧ＶｔｈＡよりも高くなる傾向を示す。また、「第１のオフ状態」または「第２のオフ状態」の各々では、電流の制限値Ｉｃｏｍｐを変動させたとしてもスイッチング電圧Ｖｔｈは、ほぼ一定であることがわかる。
　ここで、本実施形態に係る回路素子１と、相変化メモリとを比較する。
　相変化メモリでは、情報を記憶する記憶層の結晶状態が合金に近い結晶相となることで、低抵抗状態（いわゆる、セット状態）となり、記憶層の結晶状態がアモルファス相となることで、高抵抗状態（いわゆる、リセット状態）となる記憶素子である。相変化メモリでは、記憶層の低抵抗状態（セット状態）と、高抵抗状態（リセット状態）とにより、情報を記憶している。
　ここで、相変化メモリの記憶層をセット状態に変化させる「セット電流」と、リセット状態に変化させる「リセット電流」とを比較すると、「リセット電流」のほうが「セット電流」よりも大きくなる傾向にある。これは、結晶相からアモルファス相へ相変化させるには、一旦、記憶層を溶融状態に戻す必要があり、そのためにはセット電流よりも大きなリセット電流を記憶層に流す必要があるためである。すなわち、相変化メモリでは、「セット電流」は、記憶層の結晶化温度に対応し、「リセット電流」が記憶層の融点に対応している。
　一方、本実施形態に係る回路素子１では、より抵抗値が低い「第１のオフ状態」が「セット状態」に相当し、より抵抗値が高い「第２のオフ状態」が「リセット状態」に相当する。しかし、回路素子１では、相変化メモリとは異なり、より抵抗値が低い「第１のオフ状態」（セット状態）に遷移させるための電流値ＩｃｏｍｐＡのほうが、より抵抗値が高い「第２のオフ状態」（リセット状態）に遷移させるための電流値ＩｃｏｍｐＢよりも大きい。
　これは、本実施形態に係る回路素子１では、相変化メモリとは異なる機序にて「第１のオフ状態」および「第２のオフ状態」の遷移の制御が行われていることを示していると考えられる。具体的には、本実施形態に係る回路素子１では、「第１のオフ状態」と「オン状態」との遷移、および「第２のオフ状態」と「オン状態」との遷移には、スイッチ層１０の結晶状態の相変化が伴っていないことを示していると考えられる。
　以上の図４～図６の結果を参照すると、本実施形態に係る回路素子１は、電気特性が異なる少なくとも２以上の「オフ状態」を有し、それぞれの「オフ状態」は、「オン状態」で流れる電流値によって制御可能であることがわかる。したがって、回路素子１は、例えば、「第１のオフ状態」に論理値「１」を設定し、「第２のオフ状態」に論理値「０」を設定することで、情報を記憶する記憶素子として機能することができる。
　また、本実施形態に係る回路素子１は、閾値以上の電圧の印加によって、「オン状態」および「オフ状態」の切り替えが可能な選択素子としても機能するため、記憶素子への情報の書き込みおよび読み出しの際にスニーク電流の発生を抑制することができる。
　なお、図４～図６で示す結果を測定した回路素子１は、本実施形態に係る回路素子１のあくまで一例であり、本実施形態に係る回路素子１が上記に限定されるわけではない。例えば、本実施形態に係る回路素子１は、３以上のさらに多値に分裂した「オフ状態」を有していてもよい。
　（２．２．印加電圧の極性によるオフ状態の制御）
　続いて、印加電圧の極性によってスイッチ層１０の「オフ状態」の制御を行う場合の回路素子１の電流電圧特性について説明する。上記で説明した回路素子１を図７に示した評価回路に組み込み、電流電圧特性を測定した。図７は、印加電圧の極性によって「オフ状態」の制御を行う回路素子１の電流電圧特性を測定するための評価回路の回路図である。
　図７に示す評価回路では、本実施形態に係る回路素子１と、電界効果トランジスタ３Ａ、３Ｂとを直列に接続した。具体的には、回路素子１の不活性電極の一方（便宜的に、不活性電極２１とも称する）に電界効果トランジスタ３Ａを接続し、回路素子１の不活性電極の他方（便宜的に、不活性電極２２とも称する）に電界効果トランジスタ３Ｂを接続した。
　図７に示す回路素子１では、回路素子１の不活性電極２１、２２の各々の側から電流が流れるため、不活性電極２１、２２の各々の側に電界効果トランジスタ３Ａ、３Ｂを直列に接続することで、「オン状態」時に回路素子１に流れる電流値を制御している。例えば、不活性電極２１側から不活性電極２２側に電流を流す場合、Ｖｉｎ１は、電源に接続され、電界効果トランジスタ３Ａは、飽和領域で動作し、十分に高い電圧に設定されたゲート電圧Ｖｇ１を制御することで、不活性電極２１に電圧を印加する機能を果たす。また、Ｖｉｎ２は、グランドに接地され、電界効果トランジスタ３Ｂは、ゲート電圧Ｖｇ２を調整することで、回路素子１に流れる電流値Ｉ１を制御する機能を果たす。一方、不活性電極２２側から不活性電極２１側に電流を流す場合、上記のＶｉｎ１および電界効果トランジスタ３Ａと、Ｖｉｎ２および電界効果トランジスタ３Ｂの機能は、逆になり、回路素子１に流れる電流値Ｉ２を制御することになる。
　すなわち、回路素子１の両端に印加される電圧Ｖｅｌｅｍｅｎｔが回路素子１のスイッチング電圧Ｖｔｈ以上となった場合、回路素子１は、「オフ状態」から「オン状態」に切り替わり、急激に電流Ｉ１またはＩ２が流れ始める。このとき、回路素子１では、流れる電流Ｉ１またはＩ２が増加するものの、印加される電圧Ｖｅｌｅｍｅｎｔが減少する電流電圧特性が示される。これは、回路素子１において、不活性電極２１、２２で挟持されたスイッチ層１０の狭い領域に電流集中が生じ、電圧増加に伴い電流の集中度がさらに増加するためであると考えられる。
　ここで、回路素子１の「オフ状態」の電気特性は、「オン状態」に流れる電流の極性によって制御される。例えば、回路素子１の「オフ状態」の電気特性を「第１のオフ状態」に制御する場合、不活性電極２１側から不活性電極２２側に電流Ｉ１を流すようにすればよい。また、回路素子１の「オフ状態」の電気特性を「第２のオフ状態」に制御する場合、不活性電極２２側から不活性電極２１側に電流Ｉ２を流すようにすればよい。
　また、図７に示す評価回路において、回路素子１の不活性電極２１、２２の各々の側から電流Ｉ１またはＩ２を流して回路素子１を「オン状態」にした後、不活性電極２１側から不活性電極２２側へ向かって回路素子１に電流Ｉ１を流して、回路素子１の電流電圧特性を測定した。その測定結果を図８に示す。
　図８に示すように、回路素子１では、「オン状態」の回路素子１に流れる電流の向き（すなわち、「オン状態」の回路素子１に印加される電圧の極性）によって、回路素子１の「オフ状態」は、「第１のオフ状態」または「第２のオフ状態」の２値に分裂することがわかる。
　例えば、不活性電極２１側から不活性電極２２側へ電流を流して、回路素子１を「オン状態」にした場合、回路素子１の「オフ状態」は、「第２のオフ状態」よりもリーク電流が多く、抵抗値が小さい「第１のオフ状態」となる。また、不活性電極２２側から不活性電極２１側へ電流を流して、回路素子１を「オン状態」にした場合、回路素子１の「オフ状態」は、「第１のオフ状態」よりもリーク電流が少なく、抵抗値が大きい「第２のオフ状態」となる。なお、「第１のオフ状態」では、「オン状態」に遷移するためのスイッチング電圧ＶｔｈＡが、「第２のオフ状態」にて「オン状態」に遷移するためのスイッチング電圧ＶｔｈＢよりも低くなる。
　ただし、不活性電極２１、２２の構成（例えば、材料、形状またはスイッチ層１０との界面状態）によっては、電圧の極性（すなわち、電流の向き）と、「第１のオフ状態」および「第２のオフ状態」との関係が上記と一致せず、逆になってもよい。
　ここで、「第１のオフ状態」と、「第２のオフ状態」との電気特性の差（具体的には、リーク電流およびスイッチング電圧の差）は、具体的には、不活性電極２１、２２の材料、形状、およびスイッチ層１０との界面状態等で制御することが可能である。例えば、不活性電極２１、２２の各々の上述した構成の差をより大きくし、不活性電極２１、２２の電気特性をより非対称にするほど、「第１のオフ状態」と、「第２のオフ状態」とのリーク電流およびスイッチング電圧の差を大きくすることができる。これは、不活性電極２１、２２の電気特性が非対称であることによって、スイッチ層１０を流れる電流にて生じる熱エネルギーの量および伝搬経路が電流の向きによって変化し、「オフ状態」のスイッチ層１０の状態を変化させるためと考えられる。
　＜３．回路素子の第１の動作方法＞
　（３．１．第１の動作方法における書き込み方法）
　図７～図１０を参照して、本実施形態に係る回路素子１の第１の動作方法について説明する。まず、図７および図８を参照して、第１の動作方法における回路素子１への情報の書き込み方法について説明する。図７は、第１の動作方法における回路素子１への書き込み回路を説明する模式図である。また、図８は、本書き込み方法における回路素子１の電流電圧特性を示すグラフ図である。
　図７に示すように、記憶装置２では、ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と、ワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）との交点に記憶素子および選択素子として機能する回路素子１が設けられる。また、ビット線およびワード線には、メモリセルアレイの外縁に設けられた電源５が接続される。
　ここで、電源５からの電力の供給によって、特定のビット線と特定のワード線との間に、回路素子１のスイッチ層１０を「オン状態」に切り替えるスイッチング電圧Ｖｔｈが印加されることで、記憶装置２のメモリセルアレイから回路素子１が一意的に選択される。
　次に、スイッチング電圧Ｖｔｈの印加によって選択された回路素子１に対して、図８に示すＩｃｏｍｐＡまたはＩｃｏｍｐＢの制限電流が流れることにより、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかに制御される。制限電流ＩｃｏｍｐＡおよびＩｃｏｍｐＢは、それぞれ「第１のオフ状態」および「第２のオフ状態」に対応する制限電流の値である。これにより、記憶装置２では、回路素子１への情報の書き込みが行われる。一方、スイッチング電圧Ｖｔｈが印加されない非選択の回路素子１は、「オフ状態」であり、抵抗値が高いため、選択された「オン状態」の回路素子１を迂回するスニーク電流は、ほとんど発生しない。
　なお、制限電流ＩｃｏｍｐＡまたはＩｃｏｍｐＢの制御は、例えば、メモリセルアレイの外縁に設けられた電流制限回路（図示せず）によって行うことができる。また、このとき回路素子１の「オフ状態」の制御のために必要な電流密度は、例えば、１０ｋＡ／ｃｍ２以上であってもよい。
　（３．２．第１の動作方法における読み出し方法）
　続いて、図９および図１０を参照して、第１の動作方法における回路素子１からの情報の読み出し方法について説明する。図９は、第１の動作方法における回路素子１からの読み出し回路を説明する模式図である。また、図１０は、本読み出し方法における回路素子１の電流電圧特性を示すグラフ図である。
　図９に示すように、記憶装置２は、ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と、ワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）との交点に記憶素子および選択素子として機能する回路素子１が設けられる。また、ビット線およびワード線には、メモリセルアレイの外縁に設けられた電源５および検出回路７が接続される。なお、回路素子１は、それぞれ「第１のオフ状態」または「第２のオフ状態」のいずれかに制御されることで、情報を記憶している。
　ここで、電源５からの電力の供給によって、特定のビット線と特定のワード線との間に、回路素子１のスイッチング電圧Ｖｔｈよりも小さい読み出し電圧Ｖｒｅａｄが印加されることで、記憶装置２のメモリセルアレイから回路素子１が一意的に選択される。
　次に、読み出し電圧Ｖｒｅａｄの印加によって選択された回路素子１のリーク電流Ｉｌｅａｋを検出回路７にて検出することで、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかであるのかが判断される。「第１のオフ状態」および「第２のオフ状態」では、それぞれ抵抗値が異なり、リーク電流の大きさが異なるため、検出回路７は、選択された回路素子１のリーク電流Ｉｌｅａｋを検出することで、回路素子１の「オフ状態」がいずれであるのかを判断することができる。これにより、記憶装置２では、回路素子１からの情報の読み出しが行われる。一方、読み出し電圧Ｖｒｅａｄが印加されない非選択の回路素子１は、「オフ状態」であり、抵抗値が高いため、選択された「オン状態」の回路素子１を迂回するスニーク電流は、ほとんど発生しない。
　また、検出回路７は、スイッチング電圧Ｖｔｈを検出することで、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかであるのかが判断してもよい。回路素子１に流れる電流が微分負性抵抗領域に達する前であれば、回路素子１の「オフ状態」は、変化しない。そのため、記憶装置２は、回路素子１に印加される電圧がスイッチング電圧Ｖｔｈをわずかに上回る程度となるように制限電流Ｉｃｏｍｐを設定し、検出回路７は、スイッチング電圧Ｖｔｈの大きさを測定することで、回路素子１の「オフ状態」を判断してもよい。回路素子１の「オフ状態」の判断にスイッチング電圧Ｖｔｈが用いられる場合、リーク電流Ｉｌｅａｋよりもスイッチング電圧Ｖｔｈのほうが検出値の絶対値が大きいため、検出回路７は、より容易に回路素子１の「オフ状態」を判断することができる。
　なお、制限電流ＩｃｏｍｐＡまたはＩｃｏｍｐＡの制御は、例えば、メモリセルアレイの外縁に設けられた電流制限回路（図示せず）によって行うことができる。
　＜４．回路素子の第２の動作方法＞
　（４．１．第２の動作方法における書き込み方法）
　続いて、図１３～図１６を参照して、本実施形態に係る回路素子１の第２の動作方法について説明する。まず、第２の動作方法における回路素子１への情報の書き込み方法について説明する。
　第２の動作方法における回路素子１への書き込み回路は、第１の動作方法における回路素子１への書き込み回路と実質的に同様であるため、図７を参照して説明する。
　具体的には、図７に示すように、記憶装置２では、ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と、ワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）との交点に記憶素子および選択素子として機能する回路素子１が設けられる。例えば、回路素子１の下部に設けられた不活性電極２１には、ビット線が接続されてもよく、回路素子１の上部に設けられた不活性電極２２には、ワード線が接続されてもよい。また、複数の回路素子１が設けられたメモリセルアレイの外部には、回路素子１に流れる電流を制限する電流制限回路、および回路素子１に電力を供給する電源５が設けられる。
　ここで、特定のビット線と特定のワード線との間に、回路素子１のスイッチ層１０を「オン状態」に切り替えるスイッチング電圧Ｖｔｈが印加されることで、記憶装置２のメモリセルアレイから回路素子１が一意的に選択される。
　ここで、スイッチング電圧Ｖｔｈの印加によって選択された回路素子１において、印加されたスイッチング電圧Ｖｔｈの極性によって、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかに制御される。スイッチング電圧Ｖｔｈの極性は、例えば、ビット線またはワード線のいずれに電圧を印加するかによって制御することが可能である。例えば、ビット線ＢＬ３にスイッチング電圧Ｖｔｈ（例えば、４Ｖなど）を印加し、ワード線ＷＬ２を接地することで、ビット線ＢＬ３およびワード線ＷＬ２の交点に存在する回路素子１に電流を流すことができる。これにより、電流を流した回路素子１が「オン状態」となり、当該回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかに制御されることで、回路素子１に情報が記憶される。
　このとき、スイッチング電圧Ｖｔｈが印加されない非選択の回路素子１は、「オフ状態」であり、抵抗値が高いため、選択された「オン状態」の回路素子１を迂回するスニーク電流は、ほとんど発生しない。また、非選択のビット線ＢＬ１、ＢＬ２、ＢＬ４、および非選択のワード線ＷＬ１、ＷＬ３、ＷＬ４には、非選択の回路素子１が「オン状態」にならないように、例えば、スイッチング電圧Ｖｔｈよりも小さい電圧（例えば、２Ｖ程度）を印加することも可能である。
　なお、第２の動作方法では、回路素子１の「第１のオフ状態」および「第２のオフ状態」は、回路素子１に印加される電圧の極性によって制御されるため、回路素子１に流れる電流を制限する電流制限回路は、設けられなくともよい。また、回路素子１を「第１のオフ状態」に制御する場合と、回路素子１を「第２のオフ状態」に制御する場合とで、回路素子１に流れる電流の制限値を変更してもよい。さらに、回路素子１を「第１のオフ状態」に制御する場合と、回路素子１を「第２のオフ状態」に制御する場合とのいずれかにおいて、回路素子１に流れる電流の制限値を設けないこともあり得る。
　（４．２．第２の動作方法における読み出し方法）
　次に、図１３～１５を参照して、第２の動作方法における回路素子１からの情報の読み出し方法について説明する。
　第２の動作方法における回路素子１からの読み出し回路は、第２の動作方法における回路素子１からの読み出し回路と実質的に同様であるため、図９を参照して説明する。
　具体的には、図９に示すように、記憶装置２は、ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と、ワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）との交点に記憶素子および選択素子として機能する回路素子１が設けられる。また、複数の回路素子１が設けられたメモリセルアレイの外部には、回路素子１に電力を供給する電源５、および回路素子１の電流電圧特性を検出する検出回路７が設けられる。なお、回路素子１は、それぞれ「第１のオフ状態」または「第２のオフ状態」のいずれかに制御されることで、情報を記憶している。
　ここで、特定のビット線と特定のワード線との間に、回路素子１のスイッチング電圧Ｖｔｈよりも小さい読み出し電圧Ｖｒｅａｄが印加されることで、記憶装置２のメモリセルアレイから回路素子１が一意的に選択される。
　次に、読み出し電圧Ｖｒｅａｄの印加によって選択された回路素子１のリーク電流Ｉｌｅａｋを検出回路７にて検出することで、回路素子１が「第１のオフ状態」または「第２のオフ状態」のいずれかであるのかが判断される。例えば、「第１のオフ状態」および「第２のオフ状態」では、それぞれ抵抗値が異なり、リーク電流の大きさが異なるため、検出回路７は、選択された回路素子１のリーク電流Ｉｌｅａｋを検出することで、回路素子１の「オフ状態」がいずれであるのかを判断することができる。これにより、記憶装置２では、回路素子１からの情報の読み出しが行われる。一方、読み出し電圧Ｖｒｅａｄが印加されない非選択の回路素子１は、「オフ状態」であり、抵抗値が高いため、選択された「オン状態」の回路素子１を迂回するスニーク電流は、ほとんど発生しない。
　ここで、図１３～図１５を参照して、回路素子１からの情報の読み出しの際に使用される電圧Ｖｒｅａｄの大きさおよび極性について説明する。図１３～図１５は、第２の動作方法における回路素子１に印加される電圧パルスの一例を説明する模式図である。
　図１３に示すように、情報の読み出しの際（ＲＥＡＤ”１”またはＲＥＡＤ”２”）に、Ｖｉｎ１に印加される電圧Ｖｒｅａｄの極性は、スイッチング電圧がＶｔｈＢより低いＶｔｈＡである第１のオフ状態（例えば、図８に示す電流電圧特性の第１のオフ状態）に、回路素子１を制御する極性と同じであってもよい。また、このとき、読み出し電圧Ｖｒｅａｄの大きさは、「第１のオフ状態」のスイッチング電圧ＶｔｈＡと、「第２のオフ状態」のスイッチング電圧ＶｔｈＢとの間の大きさであってもよい。この構成によれば、回路素子１に記憶された情報が変更されないようにしつつ、情報の読み出し精度を向上させるために読み出し電圧Ｖｒｅａｄを高くすることができる。
　図１３では、回路素子１が「第１のオフ状態」である場合（ＷＲＩＴＥ”１”）、読み出し電圧Ｖｒｅａｄが「第１のオフ状態」のスイッチング電圧ＶｔｈＡよりも高いため、情報の読み出しの際（ＲＥＡＤ”１”）に、読み出し電圧Ｖｒｅａｄによって回路素子１は、「オン状態」となる。ただし、読み出し電圧Ｖｒｅａｄの極性が、回路素子１の「オフ状態」を「第１のオフ状態」に制御する極性と同じであるため、情報の読み出しを行った場合でも、回路素子１に記憶された情報は保持される。
　一方、回路素子１が「第２のオフ状態」である場合（ＷＲＩＴＥ”０”）、読み出し電圧Ｖｒｅａｄが「第２のオフ状態」のスイッチング電圧ＶｔｈＢよりも低いため、情報の読み出しの際（ＲＥＡＤ”０”）に、読み出し電圧Ｖｒｅａｄによって回路素子１は、「オン状態」にならない。したがって、情報の読み出しを行った場合でも、回路素子１に記憶された情報は保持される。
　また、回路素子１の電気特性が逆である場合も同様に考えることができる。すなわち、回路素子１は、不活性電極２１側から不活性電極２２側に電流を流した場合、「第２のオフ状態」よりもリーク電流が少なく、抵抗値が大きい「第１のオフ状態」となる電気特性を有してもよい。このとき、回路素子１は、不活性電極２２側から不活性電極２１側に電流を流した場合、「第１のオフ状態」よりもリーク電流が多く、抵抗値が小さい「第２のオフ状態」となるものとする。
　このような場合であっても、図１４に示すように、情報の読み出しの際（ＲＥＡＤ”１”またはＲＥＡＤ”２”）にＶｉｎ１に印加される電圧Ｖｒｅａｄの極性は、スイッチング電圧がＶｔｈＡより低いＶｔｈＢとなる第２のオフ状態（例えば、図８に示す電流電圧特性の第１のオフ状態）に、回路素子１を制御する極性と同じであってもよい。また、このとき、読み出し電圧Ｖｒｅａｄの大きさは、「第２のオフ状態」のスイッチング電圧ＶｔｈＢと、「第１のオフ状態」のスイッチング電圧ＶｔｈＡとの間の大きさであってもよい。
　図１４では、回路素子１が「第１のオフ状態」である場合（ＷＲＩＴＥ”１”）、読み出し電圧Ｖｒｅａｄが「第１のオフ状態」のスイッチング電圧ＶｔｈＡよりも低いため、情報の読み出しの際（ＲＥＡＤ”１”）に、読み出し電圧Ｖｒｅａｄによって回路素子１は、「オン状態」にならない。したがって、情報の読み出しを行った場合でも、回路素子１に記憶された情報は保持される。
　一方、回路素子１が「第２のオフ状態」である場合（ＷＲＩＴＥ”０”）、読み出し電圧Ｖｒｅａｄが「第２のオフ状態」のスイッチング電圧ＶｔｈＢよりも高いため、情報の読み出しの際（ＲＥＡＤ”１”）に、読み出し電圧Ｖｒｅａｄによって回路素子１は、「オン状態」となる。ただし、読み出し電圧Ｖｒｅａｄの極性が、回路素子１の「オフ状態」を「第２のオフ状態」に制御する極性と同じであるため、情報の読み出しを行った場合でも、回路素子１に記憶された情報は保持される。
　したがって、このような場合であっても、回路素子１に記憶された情報が変更されないようにしつつ、情報の読み出し精度を向上させるために読み出し電圧Ｖｒｅａｄを高くすることができる。
　さらに、図１５に示すように、情報の読み出しの際（ＲＥＡＤ”１”またはＲＥＡＤ”２”）に回路素子１に印加される電圧Ｖｒｅａｄの極性は、スイッチング電圧がＶｔｈＡより高いＶｔｈＢである第２のオフ状態（例えば、図８に示す電流電圧特性の第２のオフ状態）に、回路素子１を制御する極性と同じとしてもよい。このとき、情報の読み出しによって、回路素子１に記憶された情報が書き換わってしまう可能性があるため、回路素子１は、情報の再書き込みを行うことが好ましい。
　なお、このときの読み出し電圧Ｖｒｅａｄの大きさは、特に限定されないが、例えば、「第１のオフ状態」のスイッチング電圧ＶｔｈＡと、「第２のオフ状態」のスイッチング電圧ＶｔｈＢとの間の大きさとしてもよい。
　図１５では、回路素子１が「第１のオフ状態」である場合（ＷＲＩＴＥ”１”）、読み出し電圧Ｖｒｅａｄが「第１のオフ状態」のスイッチング電圧ＶｔｈＡよりも高いため、情報の読み出しの際（ＲＥＡＤ”１”）に、読み出し電圧Ｖｒｅａｄによって回路素子１は、「オン状態」となる。そのため、情報の読み出し（ＲＥＡＤ”１”）の後、回路素子１は、「第２のオフ状態」となってしまう。そこで、「第２のオフ状態」のスイッチング電圧ＶｔｈＢよりも高い電圧を印加し、回路素子１を「オン状態」とすることで、回路素子１への情報の再書き込み（Ｒｅ－ＷＲＩＴＥ”１”）を行う。
　一方、回路素子１が「第２のオフ状態」である場合（ＷＲＩＴＥ”０”）、読み出し電圧Ｖｒｅａｄが「第２のオフ状態」のスイッチング電圧ＶｔｈＢよりも低いため、情報の読み出しの際（ＲＥＡＤ”０”）に、読み出し電圧Ｖｒｅａｄによって回路素子１は、「オン状態」にならない。したがって、情報の読み出しを行った場合でも、回路素子１に記憶された情報は保持される。
　したがって、情報の読み出しを行った際に回路素子１が「オン状態」となり、回路素子１に記憶された情報が書き換わった可能性がある場合には、読み出した情報に基づいて、回路素子１に情報の再書き込みを行ってもよい。このような動作によれば、回路素子１は、記憶された情報の信頼性を向上させることができる。
　なお、第２の動作方法では、第１の動作方法と同様に、検出回路７は、スイッチング電圧Ｖｔｈを検出することで、回路素子１の「オフ状態」が「第１のオフ状態」または「第２のオフ状態」のいずれかであるのかが判断してもよい。回路素子１に流れる電流が微分負性抵抗領域に達する前であれば、回路素子１の「オフ状態」は、変化しない。そのため、記憶装置２は、回路素子１に印加される電圧がスイッチング電圧Ｖｔｈをわずかに上回る程度となるように制限電流Ｉｃｏｍｐを設定し、検出回路７は、スイッチング電圧Ｖｔｈの大きさを測定することで、回路素子１の「オフ状態」を判断してもよい。回路素子１の「オフ状態」の判断にスイッチング電圧Ｖｔｈが用いられる場合、リーク電流Ｉｌｅａｋよりもスイッチング電圧Ｖｔｈのほうが検出値の絶対値が大きいため、検出回路７は、より容易に回路素子１の「オフ状態」を判断することができる。
　（４．３．変形例）
　さらに、図１６を参照して、第２の動作方法に係る回路素子１の書き込み回路の変形例について説明する。図１６は、第２の動作方法における回路素子１の書き込み回路の変形例を説明する模式図である。
　図１６に示すように、記憶装置２Ａは、ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と、ワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）との交点に記憶素子および選択素子として機能する回路素子１が設けられる。また、記憶装置２Ａでは、回路素子１に流れる電流を制限する電流制限回路が設けられない。第２の動作方法では、回路素子１は、回路素子１に印加される電圧の極性によって、「第１のオフ状態」および「第２のオフ状態」が制御されるため、回路素子１に流れる電流を制限する電流制限回路を設けないこともあり得る。
　ただし、このような場合、回路素子１に流れる電流を制御することができないため、回路素子１からの情報の読み出しは、リーク電流の検出ではなく、回路素子１のスイッチング電圧Ｖｔｈを検出することで行われる。具体的には、記憶装置２は、検出回路等を用いて、スイッチング電圧Ｖｔｈの大きさを測定することで、回路素子１の「オフ状態」を判断することができる。
　＜５．まとめ＞
　以上にて説明したように、本開示の一実施形態に係る回路素子１は、単層のスイッチ層１０にて記憶素子および選択素子として機能するため、データを格納する単位素子であるメモリセルをより単純かつ微細化した構造で構成することができる。
　具体的には、本実施形態に係る回路素子１は、記憶素子として機能することで情報を記憶し、かつ選択素子として機能することで非選択の回路素子に流れるスニーク電流を抑制することができる。したがって、本実施形態に係る回路素子１は、他の記憶素子または選択素子を設けることなく、データを格納する単位素子であるメモリセルを構成することができる。本実施形態に係る回路素子１によれば、メモリセルの集積密度を向上させることで、より大容量化したメモリセルアレイ（すなわち、記憶装置）を形成することができる。
　なお、本開示によれば、本実施形態に係る回路素子１または記憶装置２のいずれかを備える電子機器を提供することも可能である。このような電子機器としては、例えば、パーソナルコンピュータ、液晶表示装置および有機エレクトロルミネッセンス表示装置などの各種表示装置、携帯電話、スマートフォン、ゲーム機器、ならびにＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）機器などを例示することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　一対の不活性電極と、
　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える、回路素子。
（２）
　前記スイッチ層は、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む、前記（１）に記載の回路素子。
（３）
　前記スイッチ層は、Ｂ、Ａｌ、Ｇａ、Ｃ、ＧｅおよびＳｉからなる群より選択された少なくとも１種以上の第１添加元素をさらに含む、前記（２）に記載の回路素子。
（４）
　前記スイッチ層は、ＯおよびＮからなる群より選択された少なくとも１種以上の第２添加元素をさらに含む、前記（３）に記載の回路素子。
（５）
　前記不活性電極は、Ｔｉ、Ｗ、ＴａおよびＳｉからなる群より選択された少なくとも１種の元素を含む、前記（１）～（４）のいずれか一項に記載の回路素子。
（６）
　前記スイッチ層の膜厚は、５ｎｍ以上１００ｎｍ以下である、前記（１）～（５）のいずれか一項に記載の回路素子。
（７）
　前記スイッチ層には、直接または前記不活性電極を介して、他の選択素子または記憶素子が接続されない、前記（１）～（６）のいずれか一項に記載の回路素子。
（８）
　前記一対の不活性電極の間には、他の電極が設けられない、前記（１）～（７）のいずれか一項に記載の回路素子。
（９）
　前記一対の不活性電極、および前記スイッチ層を挟持し、互いに交差するビット線およびワード線をさらに備える、前記（１）～（８）のいずれか一項に記載の回路素子。
（１０）
　前記一対の不活性電極の各々の材質、形状、または前記スイッチ層との界面状態の少なくともいずれかは、互いに非同一である、前記（１）～（９）のいずれか一項に記載の回路素子。
（１１）
　前記一対の不活性電極の各々と、前記スイッチ層との接触抵抗は、互いに非同一である、前記（１０）に記載の回路素子。
（１２）
　一対の不活性電極と、
　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える複数の回路素子がマトリクス状に配置された、記憶装置。
（１３）
　前記スイッチ層は、前記複数の回路素子の間で互いに離隔されておらず、連続して設けられる、前記（１２）に記載の記憶装置。
（１４）
　一対の不活性電極と、
　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える回路素子を含む、電子機器。
（１５）
　一対の不活性電極と、
　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える回路素子に対して、
　前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、
　オン状態の前記回路素子に流れるピーク電流値を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、
を含む、回路素子への情報の書き込み方法。
（１６）
　一対の不活性電極と、
　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える回路素子に対して、
　前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、
　オン状態の前記回路素子に印加される前記電圧の極性を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、
を含む、回路素子への情報の書き込み方法。
（１７）
　一対の不活性電極と、
　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
を備える回路素子に対して、
　前記回路素子のオフ状態のリーク電流、または前記回路素子をオン状態に変更する閾値電圧を測定することと、
　測定された前記リーク電流または前記閾値電圧に基づいて、前記回路素子のオフ状態の抵抗値が複数の状態のいずれであるのかを判断することで、前記回路素子から情報を読み出すことと、
を含む、回路素子からの情報の読み出し方法。
（１８）
　前記回路素子のオフ状態の抵抗値の状態は、第１のオフ状態と、前記第１のオフ状態よりも抵抗値が高い第２のオフ状態との２通りであり、
　前記回路素子は、オン状態の前記回路素子に印加される電圧の極性によってオフ状態の抵抗値の状態が制御され、
　前記第１のオフ状態からオン状態へと前記回路素子を遷移させる第１の閾値電圧よりも高く、かつ前記第２のオフ状態からオン状態へと前記回路素子を遷移させる第２の閾値電圧よりも低い電圧を、前記回路素子のオフ状態の抵抗値を前記第１のオフ状態に制御する電圧の極性と同じ極性にて前記回路素子に印加した際に流れる電流値に基づいて、前記回路素子のオフ状態の抵抗値が前記第１のオフ状態、または前記第２のオフ状態のいずれの状態であるのかを判断し、前記回路素子から情報を読み出す、前記（１７）に記載の回路素子からの情報の読み出し方法。
（１９）
　前記回路素子から情報を読み出した後に、前記回路素子から読み出した情報を前記回路素子に再書き込みすること、をさらに含む、前記（１７）または（１８）に記載の回路素子からの情報の読み出し方法。
　１　　　　　　回路素子
　２　　　　　　記憶装置
　３　　　　　　電界効果トランジスタ
　５　　　　　　電源
　７　　　　　　検出回路
　１０　　　　　スイッチ層
　２１、２２　　不活性電極
　３１　　　　　ワード線
　３２　　　　　ビット線

Claims (19)

  1. 　一対の不活性電極と、
    　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える、回路素子。
  2. 　前記スイッチ層は、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む、請求項１に記載の回路素子。
  3. 　前記スイッチ層は、Ｂ、Ａｌ、Ｇａ、Ｃ、ＧｅおよびＳｉからなる群より選択された少なくとも１種以上の第１添加元素をさらに含む、請求項２に記載の回路素子。
  4. 　前記スイッチ層は、ＯおよびＮからなる群より選択された少なくとも１種以上の第２添加元素をさらに含む、請求項３に記載の回路素子。
  5. 　前記不活性電極は、Ｔｉ、Ｗ、ＴａおよびＳｉからなる群より選択された少なくとも１種の元素を含む、請求項１に記載の回路素子。
  6. 　前記スイッチ層の膜厚は、５ｎｍ以上１００ｎｍ以下である、請求項１に記載の回路素子。
  7. 　前記スイッチ層には、直接または前記不活性電極を介して、他の選択素子または記憶素子が接続されない、請求項１に記載の回路素子。
  8. 　前記一対の不活性電極の間には、他の電極が設けられない、請求項１に記載の回路素子。
  9. 　前記一対の不活性電極、および前記スイッチ層を挟持し、互いに交差するビット線およびワード線をさらに備える、請求項１に記載の回路素子。
  10. 　前記一対の不活性電極の各々の材質、形状、または前記スイッチ層との界面状態の少なくともいずれかは、互いに非同一である、請求項１に記載の回路素子。
  11. 　前記一対の不活性電極の各々と、前記スイッチ層との接触抵抗は、互いに非同一である、請求項１０に記載の回路素子。
  12. 　一対の不活性電極と、
    　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える複数の回路素子がマトリクス状に配置された、記憶装置。
  13. 　前記スイッチ層は、前記複数の回路素子の間で互いに離隔されておらず、連続して設けられる、請求項１２に記載の記憶装置。
  14. 　一対の不活性電極と、
    　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える回路素子を含む、電子機器。
  15. 　一対の不活性電極と、
    　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える回路素子に対して、
    　前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、
    　オン状態の前記回路素子に流れるピーク電流値を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、
    を含む、回路素子への情報の書き込み方法。
  16. 　一対の不活性電極と、
    　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える回路素子に対して、
    　前記回路素子に閾値以上の電圧を印加することで、前記回路素子をオン状態に変更することと、
    　オン状態の前記回路素子に印加される前記電圧の極性を制御し、前記回路素子のオフ状態の抵抗値を複数の状態のいずれかに制御することで、前記回路素子に情報を書き込むことと、
    を含む、回路素子への情報の書き込み方法。
  17. 　一対の不活性電極と、
    　前記一対の不活性電極の間に設けられ、単層にて選択素子および記憶素子として機能し、電流電圧特性に微分負性抵抗領域を有するスイッチ層と、
    を備える回路素子に対して、
    　前記回路素子のオフ状態のリーク電流、または前記回路素子をオン状態に変更する閾値電圧を測定することと、
    　測定された前記リーク電流または前記閾値電圧に基づいて、前記回路素子のオフ状態の抵抗値が複数の状態のいずれであるのかを判断することで、前記回路素子から情報を読み出すことと、
    を含む、回路素子からの情報の読み出し方法。
  18. 　前記回路素子のオフ状態の抵抗値の状態は、第１のオフ状態と、前記第１のオフ状態よりも抵抗値が高い第２のオフ状態との２通りであり、
    　前記回路素子は、オン状態の前記回路素子に印加される電圧の極性によってオフ状態の抵抗値の状態が制御され、
    　前記第１のオフ状態からオン状態へと前記回路素子を遷移させる第１の閾値電圧よりも高く、かつ前記第２のオフ状態からオン状態へと前記回路素子を遷移させる第２の閾値電圧よりも低い電圧を、前記回路素子のオフ状態の抵抗値を前記第１のオフ状態に制御する電圧の極性と同じ極性にて前記回路素子に印加した際に流れる電流値に基づいて、前記回路素子のオフ状態の抵抗値が前記第１のオフ状態、または前記第２のオフ状態のいずれの状態であるのかを判断し、前記回路素子から情報を読み出す、請求項１７に記載の回路素子からの情報の読み出し方法。
  19. 　前記回路素子から情報を読み出した後に、前記回路素子から読み出した情報を前記回路素子に再書き込みすること、をさらに含む、請求項１７に記載の回路素子からの情報の読み出し方法。
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