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WO2015192549A1 - 阵列基板、其制作方法以及显示装置 - Google Patents

阵列基板、其制作方法以及显示装置 Download PDF

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WO2015192549A1
WO2015192549A1 PCT/CN2014/088369 CN2014088369W WO2015192549A1 WO 2015192549 A1 WO2015192549 A1 WO 2015192549A1 CN 2014088369 W CN2014088369 W CN 2014088369W WO 2015192549 A1 WO2015192549 A1 WO 2015192549A1
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WO
WIPO (PCT)
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layer
photoresist
active layer
region
array substrate
Prior art date
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Ceased
Application number
PCT/CN2014/088369
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English (en)
French (fr)
Inventor
高涛
陈立强
周伟峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of WO2015192549A1 publication Critical patent/WO2015192549A1/zh
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates

Definitions

  • Embodiments of the present invention relate to an array substrate, a method of fabricating the same, and a display device.
  • LCDs liquid crystal displays
  • organic electroluminescent displays or inorganic electroluminescent displays
  • thin film transistors are generally used as switching elements.
  • silicon-based semiconductors such as amorphous silicon (a-Si) and polycrystalline silicon (poly-Si)
  • metal oxide semiconductors are attracting more and more attention.
  • a channel etch protection type structure is mainly used, and the principle of the structure is to cover an etch protection layer on the metal oxide semiconductor for the purpose of the source.
  • the drain electrode can protect the metal oxide semiconductor from being damaged by the metal etching solution.
  • Embodiments of the present invention provide an array substrate, a method of fabricating the same, and a display device, wherein a pattern of a gate insulating layer and an active layer is simultaneously formed by using a patterning process, that is, etching of a gate insulating layer and a metal oxide semiconductor layer The etching uses the same mask process, which shortens the process and improves yield.
  • an embodiment of the present invention provides an array substrate including: a substrate; a gate electrode, a gate insulating layer, and an active layer sequentially formed on the substrate, wherein the active layer is formed of a metal oxide, The gate insulating layer and the active layer are conformal.
  • an embodiment of the present invention provides a method for fabricating an array substrate, comprising: step S1: forming a pattern of a gate electrode on a substrate; and step S2, simultaneously forming a pattern of a gate insulating layer and an active layer by one patterning process Wherein the active layer is formed of a metal oxide.
  • an embodiment of the present invention further provides a display device including the above array substrate.
  • 1 to 7 are schematic views of respective manufacturing steps in a method of fabricating an array substrate according to an embodiment of the present invention
  • FIG. 8 is a schematic plan view of an array substrate according to an embodiment of the invention.
  • an embodiment of the present invention provides an array substrate including: a substrate 1 , a gate electrode 2 a sequentially formed on the substrate 1 , a gate insulating layer 3 , an active layer 4 , and an etch barrier The layer 5, the source electrode 6a and the drain electrode 6b, the passivation layer 7, and the pixel electrode 8a.
  • the active layer is formed of a metal oxide, and the gate insulating layer 3 and the active layer 4 are conformal, that is, simultaneously formed by the same patterning process.
  • a first via hole 112 is disposed in the etch barrier layer 5, and the source electrode 6a and the drain electrode 6b are electrically connected to the active layer 4 through the first via hole 112.
  • a second via 113 is disposed in the passivation layer 7, and the pixel electrode 8a is connected to the drain electrode 6b through the second via 113.
  • the active layer comprises a single layer of metal oxide, such as IGZO, ITZO, IZO, Cu2O, GZO, AZO or ZnON; or the active layer comprises a plurality of metal oxides, the multilayer metal
  • the oxide is a laminate formed of at least two metal oxides selected from the group consisting of IGZO, ITZO, IZO, Cu 2 O, GZO, AZO or ZnON.
  • embodiments of the present invention also provide a display device including the above array substrate.
  • the display device includes, but is not limited to, a liquid crystal display, a liquid crystal television, etc., and may also be a digital photo frame. Products or parts with display functions such as electronic paper, OLED panels, and mobile phones.
  • an embodiment of the present invention further provides a method for fabricating an array substrate, including the following steps:
  • Step S1 forming a pattern of a gate electrode on the substrate
  • Step S2 simultaneously forming a pattern of a gate insulating layer and an active layer by one patterning process, wherein the active layer is a metal oxide.
  • the step S2 includes:
  • Exposing and developing the photoresist by a common mask process wherein a region corresponding to the pattern of the gate insulating layer and the active layer is formed as a photoresist completely reserved region, except for the photoresist completely reserved region
  • the area is the complete removal area of the photoresist
  • the metal oxide semiconductor layer corresponding to the completely removed region of the photoresist is removed, and the gate insulating film corresponding to the completely removed region of the photoresist is removed by the second etching;
  • Peeling of the remaining photoresist is performed to form a pattern of the gate insulating layer and the active layer.
  • the pattern of the gate insulating layer and the active layer is formed by sharing a mask, thereby avoiding the residue of the photoresist, reducing the number of the mask, shortening the process time, and improving the production. effectiveness.
  • Step 1001 depositing a gate metal film on the substrate 1 (such as a glass substrate or a quartz substrate);
  • the thickness of the gate metal film is 1500 angstroms to 2500 angstroms, and the gate metal film may be selected from the group consisting of Cu, Cu alloy, Mo, Mo-Al-Mo alloy, Mo/Al-Nd/Mo laminated structure, Al, Al alloy, Forming one or more of Mo/Nd/Cu/Ti/Cu alloys;
  • the remaining photoresist is peeled off to form the gate electrode 2a as shown in FIG.
  • Step 1002 depositing a gate insulating layer 3 by plasma enhanced chemical vapor deposition (PECVD);
  • PECVD plasma enhanced chemical vapor deposition
  • the gate insulating layer 3 has a thickness of 1000 angstroms to 3,000 angstroms, and may be formed of a single layer film of SiNx or SiOx, or may be formed of a composite of SiNx and SiOx, and the corresponding reaction gas may be SiH 4 , NH 3 , N. 2 or a mixed gas of SiH 2 Cl 2, NH 3, N 2 gas mixture.
  • the metal oxide semiconductor layer has a thickness of 300 angstroms to 1000 angstroms, and the metal oxide semiconductor layer may be oxidized by IGZO (indium gallium zinc oxide), ITZO (indium tin zinc oxide), IZO (indium zinc oxide), or Cu 2 O (oxidized).
  • IGZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • IZO indium zinc oxide
  • Cu 2 O oxidized
  • a single-layer metal oxide formed of cuprous, GZO (gallium zinc oxide), AZO (aluminum-doped zinc oxide), HfIZO (yttrium indium zinc oxide) or ZnON (zinc oxynitride) may also be selected from A composite film layer composed of one or more metal oxides of IGZO, ITZO, IZO, Cu 2 O, GZO, AZO, HfIZO, and ZnON.
  • the photoresist is exposed and developed by a common mask process, and after development, a photoresist completely reserved region and a photoresist completely removed region are formed.
  • the photoresist completely reserved region corresponds to the pattern of the gate insulating layer and the active layer, and the photoresist completely removed region corresponds to other regions;
  • etching for example, dry etching
  • Step 1003 depositing a layer of an etch barrier material by, for example, plasma enhanced chemical vapor deposition (PECVD);
  • PECVD plasma enhanced chemical vapor deposition
  • the etching barrier material layer has a thickness of 2000 angstroms to 3000 angstroms, and the material may be a single layer film of SiOx or a composite of SiNx and SiOx, and the corresponding reaction gas may be SiH 4 , NH 3 , N 2 .
  • the photoresist is coated by a common mask process to expose the photoresist, and after the development, the photoresist completely removed region and the photoresist remaining region are formed, and the photoresist completely removed region corresponds to the active layer and the source and drain electrodes.
  • the first via and the gate lead region are in contact with each other, and the photoresist completely reserved region corresponds to other regions.
  • the remaining photoresist is stripped to form an etch stop layer 5 including a first via, as shown in FIG.
  • Step 1004 depositing a source/drain metal film by a method such as sputtering or thermal evaporation;
  • the source-drain metal film has a thickness of 2000 angstroms to 3,000 angstroms, and the material may be a metal such as Mo, Al, Cu, W, or a composite film of several metals. After exposure and development and etching, the source electrode 6a is formed and the leakage is formed. Pole 6b, data line, as shown in Figure 5.
  • Step 1005 depositing a passivation layer 7 by PECVD to a thickness of 1000 angstroms to 3,000 angstroms, and the composition may be SiNx, SiOx, or a composite thereof, and then performing exposure, development, dry etching, and finally forming a drain electrode and A via that contacts the pixel electrode.
  • the passivation layer 7 can also be formed using a photosensitive insulating resin as shown in FIG.
  • Step 1006 depositing a transparent conductive film by using, for example, a magnetron sputtering device, which may be selected from indium tin oxide (ITO), indium zinc oxide (IZO), or aluminum oxide zinc, and has a thickness of 500-1500 angstroms, and then is generally used.
  • a magnetron sputtering device which may be selected from indium tin oxide (ITO), indium zinc oxide (IZO), or aluminum oxide zinc, and has a thickness of 500-1500 angstroms, and then is generally used.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • aluminum oxide zinc aluminum oxide zinc
  • Embodiments of the present invention provide an array substrate, a method for fabricating the same, and a display device.
  • the patterns of the active layer and the gate insulating layer are formed by the same patterning process using the same mask, thereby avoiding photoresist residue and reducing The number of reticle plates, and the process time is shortened, and the production efficiency is improved.

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Abstract

一种阵列基板、其制作方法以及显示装置。该阵列基板包括：基板(1)；栅电极(2a)、栅绝缘层(3)和有源层(4)，顺次形成在所述基板(1)上，其中所述有源层(4)由金属氧化物形成，所述栅绝缘层(3)和所述有源层(4)共形。有源层(4)与栅绝缘层(3)采用同一掩模板通过同一次构图工艺形成，从而避免了光刻胶的残留，减少了掩模板的数量，缩短了工艺时间，提高了生产效率。

Description

阵列基板、其制作方法以及显示装置 技术领域
本发明的实施例涉及阵列基板及其制作方法以及显示装置。
背景技术
在液晶显示器(LCD)、有机电致发光显示器或者无机电致发光显示器中，薄膜晶体管一般被用做开关元件。除了非晶硅(a-Si)和多晶硅(poly-Si)等硅基半导体以外，金属氧化物半导体愈来愈受到关注。
在现有的采用金属氧化物半导体的薄膜晶体管中，主要采用沟道刻蚀保护型结构，该结构的原理是：在金属氧化物半导体之上覆盖一层刻蚀保护层，目的是在进行源漏电极刻蚀时能够保护金属氧化物半导体不受到金属刻蚀液的破坏。当采用该种结构以后，栅极引线，及栅绝缘层的刻蚀与刻蚀保护层的刻蚀，由于需要刻蚀的膜层厚度的不同，必须使用两道掩模工艺进行，不但工艺时间长，并且还因为在一层薄膜上两次涂覆光刻胶故，而导致光刻胶的残留，破坏器件特性。
发明内容
本发明的实施例提供一种阵列基板及其制作方法以及显示装置，其中采用一次构图工艺同时形成栅绝缘层和有源层的图形，即，栅绝缘层的刻蚀与金属氧化物半导体层的刻蚀采用同一掩模板工艺，从而缩短了工艺流程，提高了良率。
一方面，本发明的实施例提供一种阵列基板，包括：基板；栅电极、栅绝缘层和有源层，顺次形成在所述基板上，其中所述有源层由金属氧化物形成，所述栅绝缘层和所述有源层共形。
另一方面，本发明的实施例提供一种阵列基板的制作方法，包括：步骤S1、在基板上形成栅电极的图形；步骤S2、通过一次构图工艺同时形成栅绝缘层和有源层的图形，其中，所述有源层由金属氧化物形成。
再一方面，本发明的实施例还提供一种显示装置，包括上述的阵列基板。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1-图7为根据本发明实施例的阵列基板的制作方法中各制作步骤的示意图；以及
图8为根据本发明实施例的阵列基板的平面示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图，对本发明的实施例作进一步详细描述。以下实施例用于说明本发明的实施例，但不是用来限制本发明实施例的范围。
如图7和图8所示，本发明的实施例提供一种阵列基板，包括：基板1，在基板1上顺次形成的栅电极2a、栅绝缘层3、有源层4、刻蚀阻挡层5、源电极6a和漏电极6b、钝化层7和像素电极8a。
其中有源层由金属氧化物形成，栅绝缘层3和有源层4共形，也就是，通过同一构图工艺同时形成。
示例性地，所述刻蚀阻挡层5中设有第一过孔112，所述源电极6a和漏电极6b通过第一过孔112与有源层4电连接。所述钝化层7中设有第二过孔113，所述像素电极8a通过第二过孔113与漏电极6b相连接。
示例性地，所述有源层包括单层金属氧化物，例如为IGZO、ITZO、IZO、Cu2O、GZO、AZO或ZnON；或者，所述有源层包括多层金属氧化物，该多层金属氧化物为选自由IGZO、ITZO、IZO、Cu2O、GZO、AZO或ZnON组成的组中的至少两种金属氧化物形成的叠层。
另外，本发明的实施例还提供一种显示装置，包括上述的阵列基板。该显示装置包括但不限于液晶显示器、液晶电视等设备，还可以为数码相框、 电子纸、OLED面板、手机等具有显示功能的产品或部件。
另一方面，本发明的实施例还提供一种阵列基板制作方法，包括如下步骤：
步骤S1、在基板上形成栅电极的图形；
步骤S2、通过一次构图工艺同时形成栅绝缘层和有源层的图形，其中，有源层为金属氧化物。
示例性地，所述步骤S2包括：
沉积一层栅绝缘薄膜，
沉积一层金属氧化物半导体层，
涂覆光刻胶；
采用普通掩模工艺对光刻胶进行曝光显影，其中，对应于所述栅绝缘层和有源层的图形的区域形成为光刻胶完全保留区域，除所述光刻胶完全保留区域之外的区域为光刻胶完全去除区域；
通过第一次刻蚀，去除光刻胶完全去除区域对应的金属氧化物半导体层，通过第二次刻蚀，去除光刻胶完全去除区域对应的栅绝缘薄膜；
进行剩余光刻胶的剥离，从而形成栅绝缘层和有源层的图形。
本发明实施例提供的阵列基板的制作方法，栅绝缘层和有源层的图形共用一块掩模板形成，避免了光刻胶的残留，减少了掩模板的数量，缩短了工艺时间，提高了生产效率。
示例性地，下面给出阵列基板的制作方法的示例。
步骤1001：在基板1(例如玻璃基板或石英基板)上沉积一层栅金属膜；
该栅金属膜的厚度为1500埃-2500埃，该栅金属膜可以由选用Cu、Cu合金、Mo、Mo-Al-Mo合金、Mo/Al-Nd/Mo叠层结构、Al、Al合金、Mo/Nd/Cu/Ti/Cu合金中的一种或者多种形成；
涂覆光刻胶；
利用普通掩模板对光刻胶进行曝光；
湿法刻蚀栅金属膜；
剥离剩余的所述光刻胶，从而形成所述栅电极2a，如图1所示。
步骤1002：利用等离子体增强化学气相沉积法(PECVD)沉积一层栅绝缘层3；
该栅绝缘层3的厚度为1000埃-3000埃，其可以由SiNx或SiOx的单层膜形成，也可以由SiNx和SiOx的复合物形成，对应的反应气体可以为SiH4、NH3、N2的混合气体或SiH2Cl2、NH3、N2的混合气体。
沉积一层金属氧化物半导体层；
该金属氧化物半导体层的厚度为300埃-1000埃，该金属氧化物半导体层可以为由IGZO(氧化铟镓锌)、ITZO(氧化铟锡锌)、IZO(氧化铟锌)、Cu2O(氧化亚铜)、GZO(氧化镓锌)、AZO(铝掺杂的氧化锌)、HfIZO(铪铟氧化锌)或ZnON(氮氧化锌)等形成的单层金属氧化物，也可以为有选自IGZO、ITZO、IZO、Cu2O、GZO、AZO、HfIZO和ZnON中的一种或多种金属氧化物组成的复合膜层。
涂覆光刻胶；
采用普通掩模工艺对所述光刻胶进行曝光显影，显影后形成光刻胶完全保留区与光刻胶完全去除区。其中光刻胶完全保留区对应于所述栅绝缘层和有源层的图形，光刻胶完全去除区域对应于其他区域；
通过第一次蚀刻，例如，湿法刻蚀，去除光刻胶完全去除区域的金属氧化物半导体层；
然后通过第二次蚀刻，例如，干法刻蚀，去除光刻胶完全去除区域的栅绝缘层；
最后进行剩余光刻胶的剥离，从而形成栅绝缘层的图形3和有源层的图形4a，如图2和图3所示。
步骤1003：利用例如等离子体增强化学气相沉积法(PECVD)沉积一层刻蚀阻挡材料层；
该刻蚀阻挡材料层的厚度为2000埃-3000埃，材料可以选用SiOx的单层膜、也可以选用SiNx、SiOx的复合物，其对应的反应气体可以为SiH4、NH3、N2的混合气体或SiH2Cl2、NH3、N2的混合气体。
然后涂覆光刻胶采用普通掩模工艺对光刻胶进行曝光工艺，显影后形成光刻胶完全去除区域与光刻胶保留区域，光刻胶完全去除区域对应有源层上与源漏电极相接触的第一过孔及栅极引线区域，光刻胶完全保留区域对应其他区域。
干法刻蚀该刻蚀阻挡材料层；
剥离剩余的光刻胶，形成包括第一过孔的刻蚀阻挡层5，如图4所示。
步骤1004：然后通过例如溅射或者热蒸镀的方法沉积源漏金属膜；
该源漏金属膜的厚度为2000埃-3000埃，材料可以选用Mo、Al、Cu、W等金属，或者是几种金属的复合膜层，经过曝光显影并刻蚀以后形成源电极6a、漏电极6b、数据线，如图5所示。
步骤1005：利用PECVD沉积钝化层7，厚度为1000埃-3000埃，成分可以是SiNx、SiOx，或者是其复合物等，然后进行曝光、显影，进行干法刻蚀，最终形成漏电极与像素电极相接触的过孔。钝化层7也可以采用感光的绝缘树脂形成，如图6所示。
步骤1006：利用例如磁控溅射设备沉积一层透明导电膜，其可以选用氧化铟锡(ITO)、氧化铟锌(IZO)或氧化铝锌等材料，厚度为500-1500埃，然后用普通的掩模板进行曝光工艺，显影并湿法刻蚀后，生成像素电极8a，如图7所示。
本发明的实施例提供一种阵列基板及其制作方法以及显示装置，有源层与栅绝缘层的图形采用同一块掩模板通过同一次构图工艺形成，从而避免了光刻胶的残留，减少了掩模板的数量，而且缩短了工艺时间，提高了生产效率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。
本申请要求于2014年6月19日递交的中国专利申请第201410276954.5号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分

Claims (18)

  1. 一种阵列基板，包括：
    基板；
    栅电极、栅绝缘层和有源层，顺次形成在所述基板上，
    其中所述有源层由金属氧化物形成，所述栅绝缘层和所述有源层共形。
  2. 根据权利要求1所述的阵列基板，还包括：
    刻蚀阻挡层、源电极和漏电极，设置在所述有源层上，
    其中所述刻蚀阻挡层中形成有第一过孔，所述源电极和所述漏电极通过第一过孔与所述有源层连接。
  3. 根据权利要求2所述的阵列基板，还包括：
    钝化层和像素电极，顺次设置在所述源电极和所述漏电极上，
    其中所述钝化层中形成有第二过孔，所述像素电极通过第二过孔与所述漏电极电连接。
  4. 根据权利要求1-3中任一项所述的阵列基板，其中所述有源层包括单层金属氧化物。
  5. 根据权利要求1-3中任一项所述的阵列基板，其中所述有源层包括多层金属氧化物。
  6. 根据权利要求4所述的阵列基板，其中所述单层金属氧化物为IGZO、ITZO、IZO、Cu2O、GZO、AZO或ZnON。
  7. 根据权利要求5所述的阵列基板，其中所述多层金属氧化物为选自由IGZO、ITZO、IZO、Cu2O、GZO、AZO或ZnON组成的组中的至少两种金属氧化物形成的叠层。
  8. 一种阵列基板的制作方法，包括：
    步骤S1、在基板上形成栅电极的图形；
    步骤S2、通过一次构图工艺同时形成栅绝缘层和有源层的图形，其中，所述有源层由金属氧化物形成。
  9. 根据权利要求8所述的制作方法，其中所述步骤S2包括：
    沉积一层栅绝缘薄膜，
    沉积一层金属氧化物半导体层，
    涂覆光刻胶；
    采用普通掩模工艺对所述光刻胶进行曝光显影，其中，对应于所述栅绝缘层和有源层的图形的区域形成为光刻胶完全保留区域，除所述光刻胶完全保留区域之外的区域形成为光刻胶完全去除区域；
    通过第一次刻蚀，去除所述光刻胶完全去除区域对应的金属氧化物半导体层，通过第二次刻蚀，去除所述光刻胶完全去除区域对应的所述栅绝缘薄膜；
    剥离剩余的所述光刻胶，从而形成所述栅绝缘层和有源层的图形。
  10. 根据权利要求8所述的制作方法，还包括：
    步骤S3、在所述有源层的图形上形成刻蚀阻挡层、源电极和漏电极的图形，所述刻蚀阻挡层中形成有第一过孔，所述源电极和所述漏电极通过所述第一过孔与所述有源层的图形连接。
  11. 根据权利要求10所述的制作方法，其中所述步骤S3包括：
    沉积一层刻蚀阻挡材料层；
    涂覆光刻胶；
    采用普通掩模工艺对所述光刻胶进行曝光显影，其中对应于所述刻蚀阻挡层中的第一过孔的区域及栅极引线区域形成为光刻胶完全去除区域，除所述光刻胶完全去除区域之外区域形成为光刻胶完全保留区域；
    干法刻蚀所述刻蚀阻挡材料层；
    剥离剩余的所述光刻胶，从而形成包括所述第一过孔的刻蚀阻挡层。
  12. 根据权利要求8所述的制作方法，其中所述步骤S1包括：
    在所述基板上沉积一层栅金属膜；
    涂覆光刻胶；
    采用普通掩模工艺对所述光刻胶进行曝光显影，其中对应于所述栅电极的区域形成为光刻胶完全去除区域，除所述光刻胶完全去除区域之外区域形成为光刻胶完全保留区域；
    蚀刻所述栅金属膜；
    剥离剩余的所述光刻胶，从而形成所述栅电极。
  13. 根据权利要求12所述的制作方法，其中所述栅金属膜由选自Cu、Cu合金、Mo、Mo-Al-Mo合金、Mo/Al-Nd/Mo叠层结构、Al、Al合金、 Mo/Nd/Cu/Ti/Cu合金中的一种或者多种形成。
  14. 根据权利要求9所述的制作方法，其中所述金属氧化物半导体层为由IGZO、ITZO、IZO、Cu2O、GZO、AZO、HfIZO或ZnON形成的单层金属氧化物。
  15. 根据权利要求9所述的制作方法，其中所述金属氧化物半导体层为由选自IGZO、ITZO、IZO、Cu2O、GZO、AZO、HfIZO和ZnON中的一种或多种金属氧化物组成的复合膜层。
  16. 根据权利要求11所述的制作方法，其中所述刻蚀阻挡材料层为由SiOx形成的单层膜。
  17. 根据权利要求11所述的制作方法，其中所述刻蚀阻挡材料层为由SiNx和SiOx形成的复合膜。
  18. 一种显示装置，包括权利要求1-7中任一项所述的阵列基板。
PCT/CN2014/088369 2014-06-19 2014-10-11 阵列基板、其制作方法以及显示装置 Ceased WO2015192549A1 (zh)

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