JP6038741B2 - 半導体記憶装置 - Google Patents

Description

本実施の形態は、半導体記憶装置に関する。

従来、電圧の印加により抵抗値が変化する可変抵抗素子を含むメモリセルが提案されている。このメモリセルは、ビット線とワード線の間に設けられる。選択ビット線及び選択ワード線に所定の電圧を印加することによって、可変抵抗素子に所定の電圧が印加される。

しかしながら、選択ビット線ＢＬに接続される可変抵抗素子の状態（抵抗値）に応じて、選択ビット線ＢＬの電圧は変化する。よって、所望とする電圧が選択ビット線ＢＬに印加されず、可変抵抗素子の抵抗値が変化しないおそれがある。

特開２００９−３０１６９１号公報

本実施の形態は、正確に可変抵抗素子の抵抗値を変化させることができる半導体記憶装置を提供する。

実施の形態に係る半導体記憶装置は、メモリセルアレイ及び制御回路を有する。メモリセルアレイは、複数の第１配線及び複数の第２配線の交差部に配置され、且つ可変抵抗素子を含む複数のメモリセルを有する。制御回路は、選択した第１配線に接続する複数の可変抵抗素子を選択した場合、選択した第１配線の電圧を検知する読出動作を実行する。制御回路は、読出動作にて検知した選択した第１配線の電圧に基づきリセット動作又はセット動作の際に選択した第１配線に印加する電圧を調整する。リセット動作は、可変抵抗素子の抵抗値を上げる動作である。セット動作は、可変抵抗素子の抵抗値を下げる動作である。

第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 第１の実施の形態に係るメモリセルアレイ１１の一部を示す斜視図の一例である。 リセット動作時に選択ビット線ＢＬ３からワード線ＷＬ１〜ＷＬ５に流れる電流を示す概略図の一例である。 リセット動作時に選択ビット線ＢＬ２からワード線ＷＬ１〜ＷＬ５に流れる電流を示す概略図の一例である。 第１の実施の形態に係る読出動作及びリセット動作を示すフローチャートの一例である。 第１の実施の形態に係る選択ビット線電圧供給回路１３ａを示す回路図の一例である。 第１の実施の形態に係る読出動作を示す概略図の一例である。 第１の実施の形態に係る読出動作を示すタイミングチャートの一例である。 第１の実施の形態に係るリセット動作を示す概略図の一例である。 第１の実施の形態に係るリセット動作を示す概略図の一例である。 第１の実施の形態の変形例に係る読出動作を示すタイミングチャートの一例である。 第２の実施の形態に係る選択ビット線電圧供給回路１３ａを示す回路図の一例である。 第２の実施の形態に係る読出動作及びリセット動作を示すフローチャートの一例である。 第２の実施の形態に係る選択ビット線電圧供給回路１３ａのリセット動作を説明する表の一例である。 第２の実施の形態の変形例に係る読出動作及びリセット動作を示すフローチャートの一例である。 第３の実施の形態に係る選択ビット線電圧供給回路１３ａを示す回路図の一例である。 第３の実施の形態に係る読出動作を示すタイミングチャートの一例である。 第３の実施の形態の変形例に係る読出動作を示すタイミングチャートの一例である。 第４の実施の形態に係るメモリセルアレイ１１の回路図の一例である。 第４の実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図の一例である。 図１４の断面図の一例である。 他の実施の形態に係る読出動作を示す概略図の一例である。 他の実施の形態に係る読出動作及びリセット動作を示すフローチャートの一例である。 他の実施の形態に係る読出動作及びリセット動作を示すフローチャートの一例である。 他の実施の形態に係る選択ビット線電圧供給回路１３ａを示す回路図の一例である。 他の実施の形態に係る選択ビット線電圧供給回路１３ａを示す回路図の一例である。

［第１の実施の形態］
図１は第１の実施の形態に係る半導体記憶装置のブロック図の一例である。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１、選択ワード線電圧供給回路１２ａ、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３ａ、及びカラムデコーダ１３ｂを備える。

メモリセルアレイ１１は、複数本のワード線ＷＬ、ワード線ＷＬと交差する複数本のビット線ＢＬ、及びビット線ＢＬとワード線ＷＬの各交差部に配置されたメモリセルＭＣを有する。メモリセルＭＣは、直列接続されたダイオードＤＩ、及び可変抵抗素子ＶＲを有する。ダイオードＤＩの順方向は、ビット線ＢＬからワード線ＷＬに向かう方向とされる。ダイオードＤＩは、電気的にアクセスされた際の回り込み電流を防止することができる。

選択ワード線電圧供給回路１２ａは選択ワード線電圧ＶＳＷＬをロウデコーダ１２ｂに供給し、選択ビット線電圧供給回路１３ａは選択ビット線電圧ＶＳＢＬをカラムデコーダ１３ｂに供給する。ロウデコーダ１２ｂ及びカラムデコーダ１３ｂは、それぞれアドレス信号Ａｄｄが与えられる。また、ロウデコーダ１２ｂは、アドレス信号Ａｄｄに基づき選択ワード線電圧ＶＳＷＬを選択ワード線ＷＬに供給し、非選択ワード線電圧ＶＮＷＬを非選択ワード線ＷＬに供給する。カラムデコーダ１３ｂは、アドレス信号Ａｄｄに基づき選択ビット線電圧ＶＳＢＬを選択ビット線ＢＬに供給し、非選択ビット線電圧ＶＮＢＬを非選択ビット線ＢＬに供給する。これにより、選択ワード線ＷＬ及び選択ビット線ＢＬは所定電圧を印加され、メモリセルＭＣに対してセット動作、又はリセット動作が実行される。セット動作は、メモリセルＭＣ内の可変抵抗素子ＶＲを高抵抗状態（リセット状態）から低抵抗状態（セット状態）に遷移させるための動作である。リセット動作は、可変抵抗素子ＶＲを低抵抗状態（セット状態）から高抵抗状態（リセット状態）に遷移させるための動作である。

図２はメモリセルアレイ１１の一部を示す斜視図の一例である。ワード線ＷＬは、半導体基板Ｂａの主平面と平行なＸ方向に所定ピッチをもって配置され、Ｙ方向に延びる。ビット線ＢＬは、ワード線ＷＬと交差するように、Ｙ方向に所定ピッチをもって配置され、Ｘ方向に延びる。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬが交差する部分のワード線ＷＬとビット線ＢＬの間に接続される。基板Ｂａと直交するＺ方向に並ぶメモリセルＭＣは、その間のビット線ＢＬを共有する。

ビット線ＢＬ、ワード線ＷＬは、熱に強く且つ抵抗率が低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層物にて構成されている。例えば、ビット線ＢＬ、ワード線ＷＬは、例えば、４０ｎｍのピッチをもって繰り返して配置される。すなわち、ビット線ＢＬ、ワード線ＷＬは、２０ｎｍの幅を有し、２０ｎｍの間隔を持つ。

可変抵抗素子ＶＲとしては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。

次に、図３Ａ及び図３Ｂを参照して、リセット動作時に選択ビット線ＢＬからワード線ＷＬに流れる電流についての課題を説明する。ここで、図３Ａ及び図３Ｂにおいて、白抜きで示されるダイオードＤＩに接続された可変抵抗素子ＶＲは高抵抗状態（リセット状態）とする。一方、黒塗りで示されるダイオードＤＩに接続された可変抵抗素子ＶＲは低抵抗状態（セット状態）とする。このとき、図３Ａ及び図３Ｂにおいては、ビット線ＢＬ２上で低抵抗状態の可変抵抗素子ＶＲの数が最も多く、ビット線ＢＬ３上で高抵抗状態の可変抵抗素子ＶＲの数が最も多い。

図３Ａは、リセット動作時にビット線ＢＬ３及びワード線ＷＬ３を選択して、それらの間の選択メモリセルＭＣ（３，３）に電圧を印加する例を示す。例えば、選択ビット線ＢＬ３の電圧は８Ｖに設定され、選択ワード線ＷＬ３の電圧は０Ｖに設定される。また、非選択ビット線ＢＬ１，ＢＬ２の電圧は２Ｖに設定され、非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５の電圧は６Ｖに設定される。図３Ａにおいては、選択ビット線ＢＬ３に接続された半選択メモリセルＭＣ（１，３）、ＭＣ（２，３）、ＭＣ（４，３）、ＭＣ（５，３）内の可変抵抗素子ＶＲは全て高抵抗状態にある。したがって、選択ビット線ＢＬ３から非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５へのリーク電流はほとんど生じない。このため、選択メモリセルＭＣ（３，３）の一端に印加される電圧は、選択ビット線ＢＬ３に転送される電圧と略同じである。

これに対して、図３Ｂは、リセット動作時にビット線ＢＬ２及びワード線ＷＬ３を選択して、それらの間の選択メモリセルＭＣ（３，２）に電圧を印加する例を示す。図３Ｂにおいては、選択ビット線ＢＬ２に接続された半選択メモリセル（１，２）、ＭＣ（２，２）、ＭＣ（４，２）、ＭＣ（５，２）内の可変抵抗素子ＶＲは全て低抵抗状態にある。したがって、選択ビット線ＢＬ２から非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５へとリーク電流が流れる。このため、選択メモリセルＭＣ（３，２）が接続される選択ビット線ＢＬに印加される電圧は、選択ビット線ＢＬ２に転送される電圧よりも低くなってしまう。

以上、図３Ａ及び図３Ｂに示すように、選択ビット線ＢＬ上の可変抵抗素子ＶＲの抵抗状態に応じて、選択メモリセルＭＣが接続される選択ビット線ＢＬに供給される電圧は変化する。したがって、可変抵抗素子ＶＲの抵抗状態に関わらず選択ビット線ＢＬに転送する電圧を一定とすれば、選択メモリセルＭＣに対してリセット動作を正確に実行できないおそれがある。また、セット動作においてもリセット動作と同様の問題が生じる。

以上のような問題に対して、本実施の形態は、例えば、図４に示す動作を実行する。図４に示すように、本実施の形態においては、リセット動作の前に、選択ビット線ＢＬから可変抵抗素子ＶＲを介してワード線ＷＬに流れる選択ビット線ＢＬの電圧を検知する読出動作を実行する（Ｓ１０１）。この選択ビット線ＢＬの電圧は、選択ビット線ＢＬに接続される可変抵抗素子ＶＲの抵抗状態により変化する。すなわち、選択ビット線ＢＬの電圧はビット線ＢＬ毎に異なる場合がある。続いて、読出データはレジスタに保存される（Ｓ１０２）。次に、レジスタに保存されたデータに基づき選択ビット線ＢＬの電圧を調整して（Ｓ１０３）、リセット動作が実行される（Ｓ１０４）。そして、メモリセルアレイ１１内の全てのビット線ＢＬに対してステップＳ１０１〜Ｓ１０４の処理が終了したか否かが判断される（Ｓ１０５）。全てのビット線ＢＬに対してステップＳ１０１〜Ｓ１０４の処理が終了している場合（Ｓ１０５、Ｙｅｓ）、動作は終了する。一方、全てのビット線ＢＬに対してステップＳ１０１〜Ｓ１０４の処理が終了していない場合（Ｓ１０５、Ｎｏ）、再びステップＳ１０１からの処理が実行される。

上述した図４の制御を実行するため、選択ビット線電圧供給回路１３ａは図５に示す構成を有する。選択ビット線電圧供給回路１３ａは、図５に示すように、同時に選択するビット線の数だけ複数用意される。カラムデコーダ１３ｂを介して各選択ビット線ＢＬにそれぞれ接続された複数の選択ビット線電圧供給回路１３ａは、配線３０に共通接続され、配線３０から電圧を供給される。なお、配線３０は、電源３１に接続されている。

選択ビット線電圧供給回路１３ａは、センスアンプ２１、レジスタ２２、調整回路２３、電圧降下調整回路２４、及びトランジスタ２５〜２８を有する。センスアンプ２１の反転入力端子は、それぞれのビット線ＢＬに接続される。レジスタ２２は、センスアンプ２１の出力データを格納する。調整回路２３は、レジスタ２２内のデータに応じて電圧降下調整回路２４を制御する。

電圧降下調整回路２４は、配線３０の電圧を降下させてトランジスタ２６，２８を介して選択ビット線ＢＬに電圧を供給する。電圧降下調整回路２４は、抵抗２４ａ、及びスイッチ２４ｂを有する。抵抗２４ａは配線３０とノードＮ１の間に接続される。スイッチ２４ｂは、抵抗２４ａと並列に接続される。

ＰＭＯＳトランジスタ２５、２６はカレントミラー接続されている。ＰＭＯＳトランジスタ２５，２６のゲートは、ＰＭＯＳトランジスタ２５のドレインに接続されている。ＰＭＯＳトランジスタ２５、２６のソースは、ノードＮ１に接続されている。ＮＭＯＳトランジスタ２７はＰＭＯＳトランジスタ２５のドレインと接地端子との間に接続される。ＰＭＯＳトランジスタ２８は、ＰＭＯＳトランジスタ２６のドレインとセンスアンプ２１の反転入力端子（ノードＮ２）との間に接続される。

次に、図６及び図７を参照して選択ビット線電圧供給回路１３ａの読出動作（図４のステップＳ１０１）を説明する。図６は、選択ビット線電圧供給回路１３ａの読出動作を示す概略図の一例である。図７は、選択ビット線電圧供給回路１３ａの読出動作を示すタイミングチャートの一例である。なお、図６は、カラムデコーダ１３ｂを省略して、一つの選択ビット線電圧供給回路１３ａのみを例示している。

読出動作においては、図６に示すように、配線３０には読出電圧Ｖｒｅａｄが印加され、スイッチ２４ｂ、トランジスタ２７及びトランジスタ２８は導通状態とされる。また、センスアンプ２１の非反転入力端子には、参照電圧（例えば、３Ｖ）が印加される。そして、図７の時刻ｔ１１に示すように、選択ビット線ＢＬ２を例えば約３Ｖまで充電する。なお、選択ビット線ＢＬ２の充電と共に、ワード線ＷＬ１〜ＷＬ５も例えば約３Ｖまで充電される（図示略）。

次に、ワード線ＷＬ１〜ＷＬ５の電圧を３Ｖから接地電圧（０Ｖ）まで下げる。すなわち、選択ビット線ＢＬ２に接続される全ての可変抵抗素子ＶＲが選択状態になると言える。なお、「選択ビット線ＢＬ２に接続される全ての可変抵抗素子ＶＲ」とは、物理的に選択ビット線ＢＬ２に接続される全ての可変抵抗素子ＶＲを意味するものではない。セット動作・リセット動作時において、選択ビット線ＢＬ２に接続される可変抵抗素子ＶＲのうち、可変抵抗素子ＶＲの両端に電圧が印加されるものを意味する。更に、トランジスタ２７のゲート電圧を調整して、トランジスタ２７に電流Ｉｌｏａｄを流す。この電流Ｉｌｏａｄに伴い、トランジスタ２６は電流Ｉ＿ｌｏａｄと等しい電流Ｉ＿ｃｈを流す。第１の実施の形態において、電流Ｉ＿ｃｈは例えば約２０μＡに設定される。

上記の制御に伴い、選択ビット線ＢＬ２からメモリセルＭＣ（１，２）〜ＭＣ（５，２）を介してワード線ＷＬ１〜ＷＬ５に流れる電流（ダイオードＤＩの順方向電流）によって、ノードＮ２の電圧が決定する。このノードＮ２の電圧値はセンスアンプ２１によって検知される。ここで、選択ビット線ＢＬ２上に高抵抗状態の可変抵抗素子ＶＲが多い場合、電流Ｉ＿ＢＬは電流Ｉ＿ｃｈよりも小さく、ノードＮ２の電圧は上昇する。一方、選択ビット線ＢＬ２上に低抵抗状態の可変抵抗素子ＶＲが多い場合、電流Ｉ＿ＢＬは電流Ｉ＿ｃｈよりも大きく、ノードＮ２の電圧は下降する。図７の時刻ｔ１２に示すように、センスアンプ２１は、参照電圧（３Ｖ）よりも選択ビット線ＢＬ２の電圧が大きければ”０”データを出力し、参照電圧よりも選択ビット線ＢＬ２の電圧が小さければ”１”データを出力する。そして、レジスタ２２は、センスアンプ２１より出力された”０”又は”１”データを格納する。以上により読出動作は完了する。後述するようにレジスタ２２のデータにより、リセット動作時における選択ビット線ＢＬの電圧が調整される。

次に、図８Ａ及び図８Ｂを参照して選択ビット線電圧供給回路１３ａのリセット動作（図４のステップＳ１０４）を説明する。図８Ａ及び図８Ｂは選択ビット線電圧供給回路１３ａのリセット動作を示す概略図の一例である。なお、図８Ａ及び図８Ｂにおいてカラムデコーダ１３ｂは省略している。リセット動作時、調整回路２３は、前述の読出動作によりレジスタ２２に格納されたデータ（”０”又は”１”）を読み出し、このデータに応じてスイッチ２４ｂの導通状態を調整する。また、リセット動作時、配線３０にはリセット電圧Ｖｒｅｓｅｔ（例えば８．５Ｖ）が印加され、トランジスタ２８は導通状態とされる。図８Ａに示すように”０”データが読み出された場合、調整回路２３はスイッチ２４ｂを非導通状態（ＯＦＦ）とする。これにより、抵抗２４ａによって配線３０のリセット電圧Ｖｒｅｓｅｔを降圧させた電圧（例えば８Ｖ）が、選択ビット線ＢＬ３に供給される。一方、図８Ｂに示すように、”１”データが読み出された場合、調整回路２３はスイッチ２４ｂを導通状態（ＯＮ）とする。これにより、電圧降下させることなく配線３０のリセット電圧Ｖｒｅｓｅｔ（例えば８．５Ｖ）が選択ビット線ＢＬ２に供給される。なお、トランジスタ２６、２８のチャネル部における電圧降下はビット線ＢＬに対して非常に小さい。

以上、第１の実施の形態は、選択ビット線ＢＬから可変抵抗素子ＶＲを介してワード線ＷＬに流れる電流に基づき変化する選択ビット線ＢＬの電圧を検知する読出動作を実行する。ここで、メモリセルへのデータはランダムデータのため、選択ビット線に接続される可変抵抗素子ＶＲが低抵抗状態のものが多い場合や高抵抗状態のものが多い場合がある。第１の実施の形態では、選択ビット線ＢＬに接続される全ての可変抵抗素子ＶＲにおいて、低抵抗状態のものが多いか、高抵抗状態のものが多いかを判断することができる。そして、第１の実施の形態は、リセット動作時、その検知した選択ビット線ＢＬの電圧に基づき選択ビット線ＢＬの電圧を調整する。これにより、第１の実施の形態は、正確にリセット動作を実行することができる。なお、第１の実施の形態は、図８Ｃのようにリセット動作だけではなくセット動作（Ｓ１０４）についても適用可能である。

［第２の実施の形態］
次に、図９Ａを参照して、第２の実施の形態に係る半導体記憶装置を説明する。上記第１の実施の形態における電圧降下調整回路２４は、降下させる電圧値を調整して２種類の電圧をノードＮ２に供給する。これに対して、第２の実施の形態に係る電圧降下調整回路２４は、電圧させる電圧値を調整して、３種類の電圧をノードＮ２（選択ビット線ＢＬ）に供給する。このため、図９Ａに示すように、電圧降下調整回路２４は、抵抗２４ａ、２４ｃ、及びスイッチ２４ｂ、２４ｄを有する。

抵抗２４ａ、２４ｃは配線３０とノードＮ１との間において直列に接続されている。スイッチ２４ｂは、抵抗２４ａと並列に接続され、抵抗２４ｃと直列に接続されている。スイッチ２４ｄは、抵抗２４ａ、２４ｃと並列に接続されている。スイッチ２４ｂ、２４ｄの導通状態は、調整回路２３により制御される。

次に、第２の実施の形態に係る選択ビット線電圧供給回路１３ａの読出動作を、図９Ｂを用いて説明する。第２の実施の形態は、図９Ｂに示すように、２回の読出し動作を行い、この点で１回の読み出しのみを実行する第１の実施の形態と異なる。１回目の読出し動作（Ｓ１０１−Ａ）において、選択ビット線ＢＬ２に供給する電流Ｉ＿ｃｈは例えば１０μＡに設定する。２回目の読出し動作（Ｓ１０１−Ｂ）において、電流Ｉ＿ｃｈは１回目の読出し動作よりも大きい例えば３０μＡに設定する。１回目の読出動作（Ｓ１０１−Ａ）により”０”データと判定されると（Ｓ１０１−Ａ、ｉｆ”０”）、２回目の読出動作（Ｓ１０１−Ｂ）を省略して、第１の実施の形態と同様のステップＳ１０２が実行される。一方、１回目の読出動作（Ｓ１０１−Ａ）により”１”データと判定されると（Ｓ１０１−Ａ、ｉｆ”１”）、２回目の読出動作（Ｓ１０１−Ｂ）の後、ステップＳ１０２が実行される。

次に、図１０Ａを参照して第２の実施の形態に係る選択ビット線電圧供給回路１３ａのリセット動作を説明する。図１０Ａの”ｃａｓｅ１”に示すように、１回目の読出動作（Ｓ１０１−Ａ）により”０”データと判定されると（Ｓ１０１−Ａ、ｉｆ”０”）、２回目の読出動作（Ｓ１０１−Ｂ）による判定に関わらず、電流Ｉ＿ＢＬは１０μＡ未満と考えられる。この場合、スイッチ２４ｂ、２４ｄは非導通状態（ＯＦＦ）とされる。これにより、電圧降下調整回路２４は、抵抗２４ａ、２４ｃにより配線３０の電圧を降下させて、ノードＮ２に供給する。

図１０Ａの”ｃａｓｅ２”に示すように、１回目の読出動作（Ｓ１０１−Ａ）により”１”データと判定され（Ｓ１０１−Ａ、ｉｆ”１”）、２回目の読出動作（Ｓ１０１−Ｂ）により”０”データと判定されると、電流Ｉ＿ＢＬは１０〜３０μＡと考えられる。この場合、スイッチ２４ｂのみが導通状態（ＯＮ）とされる。これにより、電圧降下調整回路２４は、抵抗２４ｃにより配線３０の電圧を降下させて、ノードＮ２に供給する。図１０Ａの”ｃａｓｅ３”に示すように、１回目の読出動作（Ｓ１０１−Ａ）により”１”データと判定され（Ｓ１０１−Ａ、ｉｆ”１”）、２回目の読出動作（Ｓ１０１−Ｂ）により”１”データと判定されると、電流Ｉ＿ＢＬは３０μＡより大きいと考えられる。この場合、スイッチ２４ｄのみが導通状態（ＯＮ）とされる。これにより、電圧降下調整回路２４は、電圧降下をさせることなく配線３０の電圧をノードＮ２に供給する。

以上、第２の実施の形態は、第１の実施の形態と同様の効果を奏する、また、第２の実施の形態は、リセット動作時に第１の実施の形態よりも選択ビット線ＢＬ２に供給する電圧を細かく調整できる。また、第２の実施の形態は、１回目の読出動作（Ｓ１０１−Ａ）において、電流Ｉ＿ＢＬが小さいと判断された場合、２回目の読出動作（Ｓ１０１−Ｂ）を行わないことにより読み出し動作を高速に行うことができる。なお、第２の実施の形態は、図１０Ｂのようにリセット動作だけではなくセット動作（Ｓ１０４）についても適用可能である。

［第３の実施の形態］
次に、図１１を参照して、第３の実施の形態に係る半導体記憶装置を説明する。第３の実施の形態に係る選択ビット線電圧供給回路１３ａは、図１１に示すようにメモリ２２ａを有し、この点で第１の実施の形態と異なる。メモリ２２ａは、センスアンプ２１から出力されたデータを、レジスタ２２を介して保存する。なお、このメモリ２２ａは揮発性であっても良いし、不揮発性であっても良い。

次に、図１２Ａを参照して、第３の実施の形態に係る読出動作及びリセット動作を含む一連の動作を説明する。先ず、読出動作により選択ビット線ＢＬの電圧を検知する（Ｓ２０１）。続いて、読出データはレジスタ２２を介してメモリ２２ａに保存される（Ｓ２０２）。次に、メモリセルアレイ１１内の全てのビット線ＢＬに対してステップＳ２０１及びＳ２０２の処理が終了したか否かが判断される（Ｓ２０３）。全てのビット線ＢＬに対してステップＳ２０１及びＳ２０２の処理が終了していない場合（Ｓ２０３、Ｎｏ）、再びステップＳ２０１の処理が実行される。一方、全てのビット線ＢＬに対してステップＳ２０１及びＳ２０２の処理が終了している場合（Ｓ２０３、Ｙｅｓ）、ステップＳ２０４の処理が実行される。

ステップＳ２０４において、メモリ２２ａに保存されたデータに基づき選択ビット線ＢＬの電圧が調整される。次に、メモリ２２ａに保存されたデータに基づきリセット動作が実行される（Ｓ２０５）。続いて、メモリセルアレイ１１内の全てのビット線ＢＬに対してステップＳ２０４及びＳ２０５の処理が終了したか否かが判断される（Ｓ２０６）。全てのビット線ＢＬに対してステップＳ２０４及びＳ２０５の処理が終了している場合（Ｓ２０６、Ｙｅｓ）、動作は終了する。一方、全てのビット線ＢＬに対してステップＳ２０４及びＳ２０５の処理が終了していない場合（Ｓ２０６、Ｎｏ）、再びステップＳ２０４の処理が実行される。以上、第３の実施の形態は、第１の実施の形態と同様の効果を奏する。また、第３の実施の形態は、メモリ２２ａにより、読出動作を複数回実行した後にリセット動作を実行できる。第１の実施の形態および第２の実施の形態では、ビット線ＢＬ１本ずつ読出動作とリセット動作を交互に行うため、電源３１の電圧設定やミラー回路を流れる電流設定を、都度、読出動作用とリセット動作用に切り替える必要があり、動作時間が長くなる。一方、第３の実施の形態では、予め全ビット線ＢＬに対して読出動作を行い、その結果はメモリ２２ａに保存されているため、読出動作とリセット動作間の設定切り替え時間を短縮できるという効果がある。なお、第３の実施の形態は、図１２Ｂのようにリセット動作だけではなくセット動作（Ｓ２０５）についても適用可能である。

［第４の実施の形態］
次に、図１３〜図１５を参照して、第４の実施の形態に係る半導体記憶装置を説明する。第４の実施の形態に係る半導体記憶装置は、図１３〜図１５に示すように、第１の実施の形態と異なるメモリセルアレイ１１を有する。なお、第４の実施の形態のその他の構成は、第１の実施の形態と同様であるため、それらの説明は省略する。

先ず、図１３を参照して、第４の実施の形態に係るメモリセルアレイ１１の回路構成を説明する。図１３は、メモリセルアレイ１１の回路図の一例である。なお、図１３において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図１３に示す構造は、Ｘ方向に繰り返し設けられている。

第４の実施の形態に係るメモリセルアレイ１１は、図１３に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。

ワード線ＷＬ１〜ＷＬ４は、図１３に示すように、Ｚ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。

本実施の形態に係るメモリセルアレイ１１においては、第１の実施の形態と比較して回り込み電流は少ない。よって、第４の実施の形態に係るメモリセルＭＣは、図１３に示すように、可変抵抗素子ＶＲのみからなり、ダイオードを有していない。

選択トランジスタＳＴｒは、図１３に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。選択ゲート線ＳＧは、Ｙ方向に並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。

次に、図１４、図１５を参照して、第４実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図１４は、メモリセルアレイ１１の積層構造を示す斜視図の一例である。図１５は図１４の断面図の一例である。なお、図１４において、層間絶縁層は省略している。

メモリセルアレイ１１は、図１４及び図１５に示すように、基板５０上に積層された選択トランジスタ層６０及びメモリ層７０を有する。選択トランジスタ層６０には複数の選択トランジスタＳＴｒが配置され、メモリ層７０には複数のメモリセルＭＣが配置されている。

選択トランジスタ層６０は、図１４及び図１５に示すように、基板５０の主平面に対して垂直なＺ方向に積層された導電層６１、層間絶縁層６２、導電層６３、層間絶縁層６４を有する。導電層６１はグローバルビット線ＧＢＬとして機能し、導電層６３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。

導電層６１は、基板５０の主平面に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びる。層間絶縁層６２は、導電層６１の上面を覆う。導電層６３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。層間絶縁層６４は、導電層６３の側面及び上面を覆う。例えば、導電層６１、６３はポリシリコンにより構成される。層間絶縁層６２、６４は、例えば、酸化シリコン（ＳｉＯ_２）により構成される。

また、選択トランジスタ層６０は、図１４及び図１５に示すように、柱状半導体層６５、及びゲート絶縁層６６を有する。柱状半導体層６５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層６６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。

柱状半導体層６５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層６５は、導電層６１の上面に接し、ゲート絶縁層６６を介して導電層６３のＹ方向端部の側面に接する。そして、柱状半導体層６５は、例えば、積層されたＮ＋型半導体層６５ａ、Ｐ＋型半導体層６５ｂ、及びＮ＋型半導体層６５ｃを有する。

Ｎ＋型半導体層６５ａは、図１４及び図１５に示すように、そのＹ方向端部の側面にて層間絶縁層６２に接する。Ｐ＋型半導体層６５ｂは、そのＹ方向端部の側面にて導電層６３の側面に接する。Ｎ＋型半導体層６５ｃは、そのＹ方向端部の側面にて層間絶縁層６４に接する。Ｎ＋型半導体層６５ａ、６５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層６５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層６６は、例えば、酸化シリコン（ＳｉＯ_２）により構成される。

メモリ層７０は、図１４及び図１５に示すように、Ｚ方向に交互に積層された層間絶縁層７１ａ〜７１ｄ、及び導電層７２ａ〜７２ｄを有する。導電層７２ａ〜７２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。

導電層７２ａ〜７２ｄは、それぞれＸ方向に対向する一対の櫛歯形状を有する。層間絶縁層７１ａ〜７１ｄは例えば酸化シリコン（ＳｉＯ_２）にて構成され、導電層７２ａ〜７２ｄは例えばポリシリコンにて構成される。

また、メモリ層７０は、図１４及び図１５に示すように、柱状導電層７３、及び側壁層７４を有する。柱状導電層７３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層６５の上面に接すると共にＺ方向に柱状に延びる。柱状導電層７３はビット線ＢＬとして機能する。

側壁層７４は、柱状導電層７３のＹ方向端部の側面に設けられる。側壁層７４は、図１４及び図１５に示すように、可変抵抗層７５、及び酸化層７６を有する。可変抵抗層７５は可変抵抗素子ＶＲとして機能する。酸化層７６は可変抵抗層７５よりも低い導電率を有する。

可変抵抗層７５は、柱状導電層７３と導電層７２ａ〜７２ｄのＹ方向端部の側面との間に設けられる。酸化層７６は、柱状導電層７３と層間絶縁層７１ａ〜７１ｄのＹ方向端部の側面との間に設けられる。

柱状導電層７３は例えばポリシリコンにより構成され、側壁層７４（可変抵抗層７５及び酸化層７６）は例えば金属酸化物により構成される。より具体的に、可変抵抗層７５は、ストイキオメトリな状態よりも酸素が欠乏した状態にあるＨｆＯ_Ｘ、Ａｌ_２Ｏ_Ｘ、ＴｉＯ_Ｘ、ＮｉＯ_Ｘ、ＷＯ_Ｘ、Ｔａ_２Ｏ_Ｘ等により構成される。酸化層７６は、ストイキオメトリな状態にあるＨｆＯ_２、Ａｌ_２Ｏ_３、ＴｉＯ_２、ＮｉＯ、ＷＯ_３、Ｔａ_２Ｏ_５等により構成される。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施の形態においては、一回の読出動作にて、選択ビット線ＢＬから可変抵抗素子ＶＲを介して全てのワード線ＷＬに流れる電流によって変化する選択ビット線ＢＬの電圧が検知される。しかしながら、一回の読出動作において、選択ビット線ＢＬから可変抵抗素子ＶＲを介して１本の選択ワード線ＷＬに流れる電流によって変化する選択ビット線ＢＬの電圧が検知されてもよい。この場合、選択ワード線ＷＬを切り替えて、複数回に亘って選択ビット線ＢＬの電圧を検知すればよい。

また、図１６Ａ及び図１６Ｂに示すように、読出動作及びリセット動作を実行しても良い。まず、第１読出動作前の可変抵抗素子ＶＲの抵抗状態は図１６Ａの”ａ”のようになっている。この状態で、リセット動作の実行前にビット線ＢＬの電圧を読み出す（第１読出動作：図１６ＢのＳ２０１−Ａ）。次に、第３の実施の形態のＳ２０２〜Ｓ２０５と略同様の処理を用いて半数のメモリセル（１、１）〜ＭＣ（（ｎ／２），ｎ）に対してリセット動作を実行する（図１６ＢのＳ２０２−Ａ〜Ｓ２０６Ａ）。ここで、リセット動作時に第１読出動作のデータに基づき選択ビット線ＢＬの電圧を制御する（Ｓ２０４−Ａ）。また、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させる動作（リセット動作）を同時に行う（Ｓ２０５−Ａ）。すなわち、メモリセルＭＣ（１、１）やメモリセルＭＣ（１、２）のように可変抵抗素子ＶＲの抵抗状態を変化させる時に、選択ビット線ＢＬに電圧を印加する。このとき、調整回路２３は選択ビット線ＢＬの電圧を調整する（Ｓ２０４−Ａ）。一方、メモリセルＭＣ（１、３）やメモリセルＭＣ（１、ｎ）のように可変抵抗素子ＶＲの抵抗状態を変化させない場合は、ビット線ＢＬを非選択にする。

その結果、半数のメモリセル（１、１）〜ＭＣ（（ｎ／２），ｎ）に対してリセット動作した後の可変抵抗素子ＶＲの抵抗状態は図１６Ａの”ｂ”に示すようになる。ここで、図１６Ａの”ａ”と図１６Ａの”ｂ”ではそれぞれのビット線ＢＬに接続される可変抵抗素子ＶＲの抵抗状態が変化している場合が多い。そこで、メモリブロックＭＢ内の半数のメモリセルＭＣ（１、ｎ）〜ＭＣ（ｎ／２，ｎ）までリセット動作を実行した後にビット線ＢＬの電圧を読み出す（第２読出動作：図１６ＢのＳ２０１−Ｂ）。すなわち、メモリブロックＭＢ内のメモリセルＭＣの抵抗状態が図１６Ａの”ａ”から変化した後、再度、選択ビット線ＢＬに接続される全ての可変抵抗素子ＶＲにおいて、低抵抗状態のものが多いか、高抵抗状態のものが多いかを判断している。次に、第３の実施の形態のＳ２０２〜Ｓ２０５と略同様の処理を用いて残り半数のメモリセル（（ｎ／２）＋１、ｎ）〜ＭＣ（ｎ，ｎ）に対してリセット動作を実行する（図１６ＢのＳ２０２Ｂ〜Ｓ２０６−Ｂ）。ここで、調整回路２３は第２読出動作のデータに基づき選択ビット線ＢＬの電圧を制御する（Ｓ２０４−Ｂ）。

よって、リセット動作を行うことにより、メモリブロックＭＢ内の可変抵抗素子ＶＲの抵抗状態が変化しても、メモリブロックＭＢのメモリセルＭＣを区切って読出動作を行うことにより正確に可変抵抗素子の抵抗値を変化させることができる。なお、図１６Ａ及び図１６Ｂで示した実施の形態は、リセット動作だけではなく図１６Ｃに示すようにセット動作（Ｓ２０５Ａ，Ｓ２０５Ｂ）についても適用可能である。

例えば、図１７に示すように、電圧降下調整回路２４は、ＮＭＯＳトランジスタ２４ｅにより構成されてもよい。ＮＭＯＳトランジスタ２４ｅは、配線３０とノードＮ１との間に接続される。ＮＭＯＳトランジスタ２４ｅのゲートは、調整回路２３に接続される。また、図１８に示すように、センスアンプ２１の反転入力端子（ノードＮ２）とビット線ＢＬとの間にクランプ用トランジスタ２９を接続しても良い。

［付記］
（１）前記制御回路は、前記電圧降下調整回路と前記選択した第１配線との間に設けられたカレントミラー回路を更に備えることを特徴とする請求項４記載の半導体記憶装置。
（２）前記電圧降下調整回路は、抵抗と、前記抵抗と並列に接続されたスイッチとを備え、前記スイッチの導通状態は、前記センスアンプから出力されるデータに基づき制御されることを特徴とする請求項４記載の半導体記憶装置。
（３）前記制御回路は、前記選択した第１配線に対して複数回に亘って前記読出動作を実行し、前記カレントミラー回路は、前記読出動作毎に異なる電流を流すことを特徴とする付記（１）記載の半導体記憶装置。
（４）前記電圧降下調整回路は、トランジスタを備え、前記トランジスタのゲート電圧は、前記センスアンプから出力されるデータに基づき制御されることを特徴とする付記（１）記載の半導体記憶装置。
（５）前記電圧降下調整回路は、前記センスアンプから出力されるデータを記憶するレジスタを更に備えることを特徴とする付記（１）記載の半導体記憶装置。
（６）前記電圧降下調整回路は、前記センスアンプから出力されるデータを記憶するメモリを更に備えることを特徴とする付記（１）記載の半導体記憶装置。
（７）前記複数の第１配線及び前記複数の第２配線は、基板の主平面と平行な方向に延び、前記基板と直交する方向に並ぶメモリセルは、前記第１配線を共有することを特徴とする請求項１記載の半導体記憶装置。
（８）前記複数の第１配線は基板の主平面と垂直な方向に延び、前記複数の第２配線は前記基板の主平面と平行な方向に延び、かつ、前記基板の主平面と垂直な方向に配置されていることを特徴とする請求項１記載の半導体記憶装置。

１１…メモリセルアレイ、 １２ａ…選択ワード線電圧供給回路、 １２ｂ…ロウデコーダ、 １３ａ…選択ビット線電圧供給回路、 １３ｂ…カラムデコーダ、 ２１…センスアンプ、 ２２…レジスタ、 ２３…調整回路、 ２４…電圧降下調整回路、 ２５〜２８…トランジスタ、 ３０…配線、 ５０…基板、 ６０…選択トランジスタ層、 ７０…メモリ層、 ＷＬ…ワード線、 ＢＬ…ビット線、 ＭＣ…メモリセル、 ＤＩ…ダイオード、 ＶＲ…可変抵抗素子。

Claims (8)

1. 複数の第１配線及び複数の第２配線の交差部に配置され、且つ可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、
   選択した第１配線に接続する複数の可変抵抗素子を選択した場合、前記選択した第１配線の電圧を検知する読出動作を実行し、前記読出動作にて検知した前記選択した第１配線の電圧に基づきリセット動作又はセット動作の際に前記選択した第１配線に印加する電圧を調整する制御回路とを備え、
   前記リセット動作は、前記可変抵抗素子の抵抗値を上げる動作であり、
   前記セット動作は、前記可変抵抗素子の抵抗値を下げる動作である
   ことを特徴とする半導体記憶装置。
2. 前記制御回路は、前記読出動作の際、前記選択した第１配線から複数の可変抵抗素子を介して複数の第２配線に同時に電流を流す
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御回路は、前記読出動作の際、前記選択した第１配線と前記複数の可変抵抗素子に接続される第２配線との間に電位差を与える
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記制御回路は、
   前記選択した第１配線の電圧と参照電圧とを比較するセンスアンプと、
   前記リセット動作又は前記セット動作の際に、前記センスアンプから出力されるデータに基づいて、前記選択した第１配線に供給する電圧を降下させる電圧降下調整回路とを備える
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記電圧降下調整回路は、
   直列に接続された第１の抵抗及び第２の抵抗と、
   前記第１の抵抗と並列に接続され且つ前記第２の抵抗と直列に接続された第１のスイッチと、
   前記第１の抵抗及び前記第２の抵抗と並列に接続された第２のスイッチとを備え、
   前記第１スイッチの導通状態及び前記第２のスイッチの導通状態は、前記センスアンプから出力されるデータに基づき制御される
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記制御回路は、所定数のメモリセルに対して前記リセット動作又は前記セット動作を実行する度に、前記読出動作を実行する
   ことを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
7. 前記制御回路は、前記読出動作を複数回実行した後に、前記リセット動作又は前記セット動作を実行する
   ことを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
8. 前記メモリセルは、前記可変抵抗素子に直列接続されたダイオードを備え、
   前記制御回路は、前記読出動作の際、前記ダイオードの順方向に電流を流すように選択した第１配線及び複数の第２配線に電圧を印加する
   ことを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。

Images