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WO2014178094A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2014178094A1
WO2014178094A1 PCT/JP2013/007196 JP2013007196W WO2014178094A1 WO 2014178094 A1 WO2014178094 A1 WO 2014178094A1 JP 2013007196 W JP2013007196 W JP 2013007196W WO 2014178094 A1 WO2014178094 A1 WO 2014178094A1
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WO
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trench
substrate
angle
semiconductor
region
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PCT/JP2013/007196
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French (fr)
Inventor
努 清澤
和宏 香川
康行 柳瀬
空田　晴之
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Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
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    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H10P50/00—
    • H10P50/242—
    • H10P95/906—
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    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H10P72/7611—

Definitions

  • the present disclosure relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device used for high withstand voltage and large current and a manufacturing method thereof.
  • SiC Silicon carbide
  • SiC is a semiconductor material that is expected to be applied to next-generation low-loss power devices and the like because it has a larger band gap and higher dielectric breakdown field strength than silicon (silicon: Si).
  • SiC has many polytypes such as cubic 3C—SiC, hexagonal 6H—SiC and 4H—SiC.
  • MISFET Metal-Insulator-Semiconductor-Field-Effect-Transistor
  • MESFET Effect Transistor
  • a voltage applied between the gate electrode and the source electrode switches between an on state in which a drain current of several A (amperes) or more flows and an off state in which the drain current is zero. Can do. In the off state, a high breakdown voltage of several hundred V (volt) or more can be realized.
  • a vertical power MISFET having a trench gate structure has been proposed as an alternative to the conventional planar gate structure.
  • the MISFET having a trench gate structure since the channel region is formed in the side wall portion of the trench formed in the semiconductor layer, the area of the unit cell can be reduced. As a result, the degree of device integration can be improved.
  • Patent Document 1 discloses a method for suppressing a shift in the plane orientation of both side walls of a trench by using a low off-angle substrate having an off angle of 0.3 ° to less than 4 °, preferably 1 ° or less. ing.
  • Patent Document 2 discloses a method of suppressing the effective off angle to about one half by forming a trench in a direction in which the inner angle is 30 ° with respect to the off direction.
  • the present disclosure provides a semiconductor device using a substrate having a desired off-angle so that the on-resistance can be reduced by improving the carrier channel mobility in the sidewall of the trench that is the channel region. Objective.
  • one embodiment of a semiconductor device includes a substrate having an off angle, a first semiconductor region of a first conductivity type, disposed on a main surface of the substrate, and having a bottom portion.
  • the first angle formed by at least a part of the first side wall on the off direction side with respect to the main surface of the substrate is an obtuse angle
  • a second angle formed by at least a part of the side wall with respect to the main surface of the substrate is an acute angle.
  • the upper surface of the corner portion is inclined downward toward the inside of the trench, and, of the sidewalls of the trench, the off-direction side in a cross section parallel to the normal direction to the main surface of the substrate and the c-axis direction of the substrate
  • the first angle formed by at least a part of the first side wall with respect to the main surface of the substrate becomes an obtuse angle.
  • At least a portion of the second side wall facing the side wall of the second corner formed by an acute angle to the main surface of the substrate.
  • the channel mobility of carriers in the sidewall portion of the trench constituting the channel region is improved and turned on. Resistance can be reduced.
  • FIG. 1A and 1B schematically show a semiconductor device according to an embodiment.
  • FIG. 1A is a cross-sectional view taken along line Ia-Ia in FIG. b) is a plan view.
  • FIG. 2A and FIG. 2B are schematic cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to an embodiment.
  • FIG. 3A and FIG. 3B are schematic cross-sectional views illustrating the method of manufacturing a semiconductor device according to the embodiment.
  • FIG. 4A and FIG. 4B are schematic cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to an embodiment.
  • FIG. 5A is a schematic cross-sectional view showing a modification of the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 1A is a cross-sectional view taken along line Ia-Ia in FIG. b) is a plan view.
  • FIG. 2A and FIG. 2B are schematic cross-sectional views in order of steps showing a method for
  • 5B is a cross-sectional view showing a substrate having a trench formed by a modification of the method for manufacturing a semiconductor device according to the embodiment.
  • 6 (a) to 6 (c) are scanning electron microscope (SEM) photographs of a cross section showing an example of changes in the shape of the sidewall of the trench due to the annealing process.
  • 7A and 7B schematically show a semiconductor device according to a first modification of one embodiment, and FIG. 7A is a cross-sectional view taken along the line VIIa-VIIa in FIG. 7B.
  • FIG. 7B is a plan view.
  • 8A and 8B schematically show a semiconductor device according to a second modification of the embodiment, and FIG. 8A is a cross-sectional view taken along line VIIIa-VIIIa in FIG.
  • FIG. 8B is a plan view.
  • FIGS. 9A to 9C schematically show an example of the relationship between the off-direction of the off-angle set in the substrate constituting the semiconductor device and the plane orientation of the channel surface of the trench.
  • FIG. 9A is a plan view of a semiconductor layer (SiC layer) provided with a trench
  • FIG. 9B is a schematic diagram showing a crystal direction in a crystal structure
  • FIG. 9C is a diagram of FIG. 9A.
  • FIG. 9D is an enlarged cross-sectional view taken along the line IXc-IXc
  • FIG. 9D is a diagram illustrating the normal direction, c-axis direction, and off-direction of the main surface of the semiconductor layer (SiC layer).
  • FIG. 10A is a plan view of a semiconductor layer (SiC layer) provided with a trench
  • FIG. 10B is a schematic diagram showing a crystal direction in a crystal structure
  • FIG. 10C is a diagram of FIG.
  • FIG. 10D is an enlarged cross-sectional view taken along line Xc-Xc
  • FIG. 10D is a diagram showing the normal direction, c-axis direction, and off-direction of the main surface of the semiconductor layer (SiC layer). It is a typical expanded sectional view for demonstrating the advancing direction of step flow (atomic step) growth in an epitaxial growth process, an off angle upstream, and an off angle downstream.
  • step flow atomic step
  • the present inventors have studied a typical semiconductor device which is a vertical MISFET having a trench gate structure (hereinafter abbreviated as a trench MISFET).
  • a SiC layer including an n-type drift region and a p-type body region is formed on a SiC substrate, and an n-type source region is formed in a part of the upper portion of the body region.
  • a trench penetrating the source region and the body region, a gate insulating film covering the sidewall and bottom of the trench, and a gate electrode embedded on the gate insulating film of the trench are formed.
  • the SiC substrate is, for example, an off-plane whose main surface is a surface having an off angle of about 4 ° to 8 ° in the ⁇ 11-20> direction with respect to the (0001) plane for the purpose of stably epitaxially growing the SiC layer.
  • a cornered SiC substrate is used.
  • the sign “ ⁇ ” attached to the Miller index in the plane orientation and the index in the crystal axis represents inversion of one index following the sign for convenience.
  • the trench is formed in, for example, a planar stripe shape so that a ⁇ 11-20 ⁇ plane with excellent carrier channel mobility is formed on the side wall portion of the trench.
  • a wall surface having the same plane orientation cannot be formed on both side walls facing each other of the trench.
  • the off A ⁇ 11-20 ⁇ plane having a plane orientation can be obtained on the side wall (second side wall) opposite to the direction.
  • a surface shifted by 8 ° from the just surface which is the ⁇ 11-20 ⁇ surface is formed on the side wall (first side wall) on the off direction side.
  • This deviation in the plane orientation may adversely affect the on-resistance of the trench MISFET.
  • the same plane as the plane orientation appearing in the semiconductor layer may be referred to as a just plane.
  • the channel mobility of the carrier on the second side wall of the trench is 1, the channel mobility of the carrier on the first side wall whose plane orientation is shifted is significantly reduced to about 0.3. For this reason, the on-resistance in the trench type MISFET increases, and the performance of the semiconductor device cannot be fully exploited. In order to sufficiently extract the channel mobility of carriers on the trench sidewall, it is desired to reduce the deviation of the plane orientation from the ⁇ 11-20 ⁇ just plane.
  • the present inventor has intensively studied the subject and has conceived a semiconductor device as described below.
  • a semiconductor device includes a substrate having an off-angle, a trench that is disposed on a main surface of the substrate, includes a first semiconductor region of a first conductivity type, and a bottom portion is located in the first semiconductor region.
  • a first angle formed by at least a part of the first side wall on the off direction side with respect to the main surface of the substrate is an obtuse angle, and at least a part of the second side wall facing the first side wall is formed of the substrate.
  • the second angle formed with respect to the main surface is an acute angle.
  • the trench in the semiconductor layer has at least a portion of the first side wall on the off direction side in the cross section parallel to the normal direction to the main surface of the substrate and the c-axis direction of the substrate.
  • a first angle formed with respect to the main surface of the substrate is an obtuse angle
  • a second angle formed with at least a portion of the second side wall facing the first side wall with respect to the main surface of the substrate is an acute angle.
  • At least a part of the first side wall and at least a part of the second side wall both have a misorientation relative to the ⁇ 11-20 ⁇ plane or the ⁇ 1-100 ⁇ plane smaller than the off angle. Good.
  • the upper surface of the upper corner portion of the trench in the semiconductor layer may be inclined downward toward the inside of the trench.
  • the semiconductor device further includes a gate insulating film disposed between the sidewall of the trench in the semiconductor layer and the gate electrode, and the semiconductor layer includes a drift region that is a first semiconductor region, and a drift region A body region of a second conductivity type disposed above and a second semiconductor region of a first conductivity type disposed above the body region, the trench penetrating the second semiconductor region and the body region;
  • the body region may be disposed on at least a part of the first side wall and at least a part of the second side wall.
  • the semiconductor device further includes a drain electrode disposed on a surface of the substrate opposite to the semiconductor layer, and a source electrode disposed on the second semiconductor region and the body region, and the second semiconductor region has a source
  • the substrate may have the first conductivity type.
  • At least a portion of the first sidewall and at least a portion of the second sidewall of the trench in the semiconductor layer both have an orientation shift of 4 ° relative to the ⁇ 11-20 ⁇ plane or the ⁇ 1-100 ⁇ plane. It may be the following.
  • the semiconductor layer may include at least a channel layer made of a first conductivity type semiconductor disposed between the body region and the gate insulating film.
  • the thickness of the channel layer on the first side wall and the thickness on the second side wall may be different from each other.
  • a method for manufacturing a semiconductor device includes a step of forming a semiconductor layer including a first semiconductor region of a first conductivity type on a main surface of a substrate having an off angle, and a bottom portion of the semiconductor layer has a first portion.
  • the first angle formed by at least a part of the first side wall with respect to the main surface of the substrate becomes an obtuse angle
  • the at least a portion of the second sidewall facing the first sidewall and a second corner formed by an acute angle to the main surface of the substrate is a predetermined plane orientation
  • the upper surface of the upper corner portion of the trench in the semiconductor layer is inclined downward toward the inside of the trench, and the main surface of the substrate among the sidewalls of the trench
  • the first side wall on the off-direction side in the cross section parallel to the normal direction to the c-axis direction of the substrate is corrected so as to approach a predetermined plane orientation.
  • a first angle formed by at least a part with respect to the main surface of the substrate is an obtuse angle
  • a second angle formed by at least a part of the second side wall facing the first side wall with respect to the main surface of the substrate is It becomes an acute angle.
  • a method for manufacturing a semiconductor device includes a step of forming a gate insulating film so as to cover a sidewall of a trench after a step of performing an annealing process, and a gate electrode on the gate insulating film inside the trench.
  • a second semiconductor region of a conductivity type, and the trench penetrates the second semiconductor region and the body region to reach the drift region, and at least a part of the first side wall and the second side wall
  • a body region may be formed on at least a part of the body region.
  • the method further includes a step of forming a drain electrode on a surface of the substrate opposite to the semiconductor layer, and a step of forming a source electrode so as to straddle the second semiconductor region and the body region,
  • the second semiconductor region may be a source region, and the substrate may have the first conductivity type.
  • the trench in the step of forming the trench, is formed by dry etching, and an angle formed by the voltage application direction and the c-axis direction of the substrate in the dry etching is an off angle. It may be set to be smaller than that.
  • the annealing process may be performed in an inert gas atmosphere.
  • the annealing process may be performed at 1500 ° C. or more and 1600 ° C. or less.
  • a method for manufacturing a semiconductor device includes a channel made of a semiconductor of a first conductivity type on a sidewall of a trench before a step of forming a gate insulating film and after a step of performing an annealing process. You may further provide the process of forming a layer.
  • the channel layer in the step of forming the channel layer, has a ⁇ 11-20 ⁇ plane or a ⁇ 1 ⁇ plane facing the off-direction of the interface between the gate insulating film and the channel layer in the side wall portion of the trench. You may form so that the direction shift
  • the c-axis direction may be a ⁇ 0001> direction
  • the off direction may be a ⁇ 11-20> direction or a ⁇ 1-100> direction.
  • the substrate and the semiconductor layer may be made of silicon carbide.
  • the “off angle” means an angle formed by a normal to the main surface of the substrate and the c-axis direction of the substrate.
  • an angle formed between the main surface of the substrate and the crystal plane (plane perpendicular to the c-axis) may be referred to as an off angle.
  • the angle formed by the main surface of the substrate and the ⁇ 0001 ⁇ plane is also called the off angle.
  • Off-direction means the direction of the projection vector when the normal vector of the main surface of the substrate is projected onto the crystal plane (plane perpendicular to the c-axis). For example, when the c-axis direction is the ⁇ 0001> direction, the direction of the projection vector when the normal vector of the main surface of the substrate is projected onto the ⁇ 0001 ⁇ plane is the off direction.
  • a plurality of trenches 5 are formed in parallel to each other at an interval so as to extend in the ⁇ 1-100> direction above the SiC layer 2.
  • the SiC layer 2 has an off angle ⁇ with respect to the (0001) plane in the ⁇ 11-20> direction. That is, the extending direction of the plurality of trenches 5 is a direction orthogonal to the off direction of the SiC layer 2 (substrate).
  • the plurality of trenches 5 are formed to extend in the ⁇ 11-20> direction, and the off-angle of the substrate is in the ⁇ 1-100> direction. Is set.
  • the off direction of the substrate is the ⁇ 11-20> direction.
  • the off-direction of the substrate may be a ⁇ 1-100> direction.
  • FIG. 11 is a schematic cross-sectional view when the semiconductor layer 2 is step-flow grown on the substrate 1 having an off angle ⁇ with respect to the (0001) plane.
  • the semiconductor layer 2 epitaxially grown on the main surface of the substrate 1 having the off angle ⁇ grows in the off direction by a step flow growth mode for forming atomic steps.
  • the growth of the semiconductor layer 2 proceeds from the left side (upstream side) to the right side (downstream side) in the drawing.
  • the atomic step includes step bunching in which a plurality of atomic steps are overlapped.
  • the sidewall on the upstream side of the off angle is the side wall on the off direction side (first side wall) when the section parallel to the normal direction to the main surface of the substrate and the c-axis direction of the substrate is viewed.
  • the “side wall on the upstream side of the off angle” means a side wall (second side wall) opposite to the off direction when the cross section is viewed.
  • the channel region is formed in a semiconductor region in the vicinity of the interface between the semiconductor region where the trench is formed and the gate insulating film formed on the sidewall of the trench. Therefore, the plane orientation of the sidewall of the trench is the plane orientation of the interface between the gate insulating film and the semiconductor region in the sidewall portion.
  • the interface between the gate insulating film and the semiconductor region in the sidewall portion of the trench is also referred to as a MIS interface.
  • a semiconductor device 100 which is an example of a SiC semiconductor device, is a metal-insulator-semiconductor field effect transistor (MISFET) made of SiC having a trench gate structure, and has a plurality of unit cells.
  • MISFET metal-insulator-semiconductor field effect transistor
  • FIG. 1A schematically shows a cross-sectional configuration corresponding to one unit cell in the semiconductor device 100.
  • FIG. 1B schematically shows an example of a planar configuration in which a plurality of, here, three unit cells are arranged on the surface of the SiC layer in the semiconductor device 100.
  • the planar shape of the unit cell including the trench 5 is a rectangular shape.
  • the planar shape of the unit cell is not limited to the rectangular shape, and may be other shapes such as a square shape or a polygonal shape. Also good.
  • the semiconductor device 100 is formed using a substrate 1 having an off angle ⁇ .
  • a substrate made of SiC of the first conductivity type (n-type) having a (0001) Si (silicon) surface having an off angle ⁇ as a main surface can be used.
  • the substrate 1 is not limited to this, and may be a SiC substrate having a C (carbon) surface as a main surface, or a substrate having any polytype structure.
  • a 4H—SiC substrate is used as an example.
  • the off angle for example, a substrate having an off direction of ⁇ 11-20> and an off angle of 4 ° with respect to the (0001) plane is used.
  • the off direction may be the ⁇ 1-100> direction
  • the off angle may be 8 ° or 2 °, or may be an angle other than this.
  • an SiC layer 2 which is an epitaxial layer is formed. Note that the broken line attached to the inside of the substrate 1 represents the (0001) just plane.
  • the SiC layer 2 includes a first conductivity type (n-type) drift region 2d formed on the main surface of the substrate 1 and a second conductivity type (on the first semiconductor region) formed on the drift region 2d (first semiconductor region).
  • a p-type body region 3 and a first conductivity type (n-type) source region 4 (second semiconductor region) formed on the body region 3 are provided.
  • the conductivity type of the substrate 1 is the first conductivity type (n-type), and the impurity concentration is set higher than that of the drift region 2d.
  • SiC layer 2 is a semiconductor layer formed by epitaxial growth on the main surface of substrate 1, but p-type impurity ions are implanted into the upper portion of the main surface side of substrate 1 without using epitaxial growth.
  • the source region 4 may be formed by forming the body region 3 and implanting n-type impurity ions.
  • the SiC layer 2 is provided with a trench 5 that penetrates the source region 4 and the body region 3 from the main surface 52 that is a Si surface and reaches the drift region 2d.
  • the trench 5 is formed so as to intersect the off direction of the substrate. In the example shown in FIG. 1, the off direction is the ⁇ 11-20> direction.
  • the second angle ⁇ 2 formed by 5L and the main surface of the substrate 1 is different. More specifically, the first angle ⁇ 1 is larger than the second angle ⁇ 2.
  • the first angle ⁇ 1 is the angle formed between the trench sidewall on the off-direction side and the main surface of the substrate 1 and the side including the side of the SiC layer 2 constituting the sidewall, not the inside of the trench 5, That is, it corresponds to a corner opened on the off direction side.
  • the second angle ⁇ 2 is an angle formed between the trench side wall opposite to the off direction and the main surface of the substrate 1 and including the side of the SiC layer 2 constituting the side wall, not the inside of the trench 5. That is, it corresponds to the complementary angle of the angle opened in the off direction side.
  • the trench sidewall 5R on the downstream side of the off angle has a reverse tapered shape
  • the trench sidewall 5L on the upstream side of the off angle has a tapered shape. Therefore, the first angle ⁇ 1 is an obtuse angle, and the second The angle ⁇ 2 is an acute angle. Further, since the trench sidewall 5R on the downstream side of the off angle and the trench sidewall 5L on the upstream side of the off angle are formed substantially in parallel, the complementary angle of the first angle ⁇ 1 and the angle of the second angle ⁇ 2 are substantially equal.
  • the trench sidewall 5L on the upstream side of the off-angle of the trench 5 and the trench sidewall 5R on the downstream side of the off-angle have a surface whose deviation from the ⁇ 11-20 ⁇ just surface is, for example, 4 ° or less.
  • it may be 2 ° or less, or 1 ° or less. In other words, as shown in FIG.
  • the angle between the trench sidewall 5L on the upstream side of the off angle and the (0001) just surface is ⁇ L
  • the trench sidewall 5R on the downstream side of the off angle and the (0001) just surface are If the angle is ⁇ R, the angles ⁇ L and ⁇ R may be 86 ° or more and 94 ° or less. Further, the angles ⁇ L and ⁇ R may be 88 ° or more and 92 ° or less, or 89 ° or more and 91 ° or less. That is, the deviations of the angles ⁇ L and ⁇ R from the ⁇ 11-20 ⁇ just plane may be 4 ° or less, 2 ° or less, or 1 ° or less.
  • first angle ⁇ 1 may not be an obtuse angle
  • first angle ⁇ 1 and the second angle ⁇ 2 may be acute angles different from each other.
  • the trench sidewall 5R on the downstream side of the off-angle and the trench sidewall 5L on the upstream side of the off-angle need not be formed substantially in parallel.
  • Both of the azimuth shifts may be smaller than the off angle with the off angle as a reference.
  • at least a part of the trench sidewall 5R and at least a part of the trench sidewall 5L may be, for example, a region formed in the body region 3 in the trench sidewall 5R and the trench sidewall 5L.
  • the upper corner portion 5T of the trench 5 is inclined downward toward the inside of the trench 5.
  • a gate insulating film 8 is formed in the trench 5 so as to cover at least the side wall portion of the trench 5.
  • the gate insulating film 8 may be a so-called thermal oxide film such as a silicon oxide film formed by thermal oxidation or a silicon oxide film containing nitrogen (N), or may be a deposited insulating film.
  • a gate electrode 9 is formed on the gate insulating film 8 inside the trench 5.
  • the gate electrode 9 only needs to be formed so as to cover at least the region facing the body region 3.
  • the gate electrode 9 is formed so as to fill the trench 5. Therefore, the gate electrode 9 and the SiC layer 2 are insulated by the gate insulating film 8.
  • a source electrode 10 for applying a common potential to the body region 3 and the source region 4 is disposed on the SiC layer 2 so as to be in contact with both the body region 3 and the source region 4.
  • a drain electrode 11 is arranged on the surface (back surface) opposite to the SiC layer 2 in the substrate 1.
  • the semiconductor device 100 is a trench MISFET having the above configuration. Therefore, when the source electrode 10 is connected to the ground (ground) potential and a bias voltage lower than the threshold voltage is applied to the gate electrode 9, the body region 3 is interposed between the source region 4 and the drift region 2d.
  • the accumulation state is such that holes are induced in the vicinity of the MIS interface with the gate insulating film 8. In this state, the path of electrons as conduction carriers is blocked, so that no current flows (OFF state).
  • both the trench sidewall 5L on the upstream side of the off angle and the trench sidewall 5R on the downstream side of the off angle have surfaces close to the ⁇ 11-20 ⁇ just surface. For this reason, high channel mobility of carriers can be ensured at the MIS interfaces on the opposite side walls of the trench 5. As a result, a trench type MISFET having a small on-resistance and capable of flowing a large current can be realized.
  • the substrate 1 having a desired off angle can be employed for the purpose of stabilizing the epitaxial growth, for example.
  • the substrate 1 having a relatively large off angle is used for the purpose of reducing crystal defects such as triangular defects generated in the epitaxial film
  • the mobility of carriers at the MIS interface on both side walls of the trench 5 can be improved. In other words, it is possible to achieve both stable epitaxial growth and improved carrier mobility.
  • -Semiconductor device manufacturing method- 2A, 2B, 3A, 3B, 4A, and 4B are described below with respect to the method for manufacturing the semiconductor device according to the present embodiment. The description will be given with reference.
  • the SiC layer 2 including the drift region 2d, the body region 3, and the source region 4 is formed on the main surface of the substrate 1 having the off angle ⁇ .
  • a first conductivity type (n-type) 4H—SiC substrate having an off angle of 4 ° from the (0001) plane is used as an example of the substrate 1.
  • the off direction is, for example, the ⁇ 11-20> direction.
  • An n-type SiC layer 2 is formed on the (0001) Si surface of such a substrate 1 by, for example, chemical vapor deposition (CVD), which allows epitaxial growth.
  • the SiC layer 2 has a carrier concentration of 8 ⁇ 10 15 cm ⁇ 3 and a thickness of 12 ⁇ m.
  • nitrogen (N) ions can be used as the n-type dopant.
  • the second conductivity type (p-type) body region 3 is formed on the SiC layer 2.
  • the body region 3 has, for example, a carrier concentration of 1 ⁇ 10 18 cm ⁇ 3 and a thickness of 1.2 ⁇ m.
  • a p-type dopant for example, aluminum (Al) ions or the like is ion-implanted into the SiC layer 2.
  • Al aluminum
  • the region excluding the portion where the body region 3 is formed becomes the drift region 2 d.
  • Body region 3 may be formed by epitaxial growth on n-type SiC layer 2 while supplying trimethylaluminum (TMI) or the like as a p-type dopant.
  • TMI trimethylaluminum
  • an n-type source region 4 is selectively formed on the body region 3.
  • the source region 4 has, for example, a carrier concentration of 5 ⁇ 10 19 cm ⁇ 3 and a thickness of 0.6 ⁇ m.
  • a mask film (not shown) made of silicon oxide, polysilicon, or the like formed on the SiC layer 2 is used, and N ions, which are n-type dopants, are applied to the body region. 3 is injected. Thereafter, for example, annealing is performed for about 30 minutes in an inert gas atmosphere and at a temperature of 1700 ° C. By this annealing treatment, impurity ions implanted into the body region 3 and the source region 4 are activated.
  • a trench 5 is formed in the SiC layer 2.
  • the trench 5 is formed so as to penetrate the source region 4 and the body region 3 so that the bottom of the trench 5 reaches the drift region 2d.
  • a mask film (not shown) made of a plasma oxide film or the like and having an opening pattern for trench formation is formed on the source region 4 by lithography and etching.
  • RIE reactive ion etching
  • a trench 5 having a depth of 1.5 ⁇ m and a width of 1 ⁇ m, for example, is formed in the SiC layer 2.
  • the trench 5 is formed, for example, so as to intersect perpendicularly with the off direction of the substrate 1. Accordingly, a surface close to the ⁇ 11-20 ⁇ surface is formed on the sidewall of the trench 5.
  • the sidewall of the trench 5 has a forward taper shape extending upward with respect to the main surface of the substrate 1, but the sidewall of the trench 5 is perpendicular to the main surface of the substrate 1. It may also be a reverse taper that extends downward. Further, as shown in FIG. 10B, when the off direction of the substrate is the ⁇ 1-100> direction, the trench 5 is formed so that the ⁇ 1-100 ⁇ plane is formed on the side wall of the trench 5. May be.
  • the taper angle of the side wall of the trench 5 shown in FIG. 2B with respect to the main surface of the substrate 1 is 85 ° on both the off-angle upstream side and the off-angle downstream side.
  • the angle between the trench sidewall 5L 0 on the upstream side of the off angle and the (0001) just surface is ⁇ L 0 and the angle between the trench sidewall 5R 0 on the downstream side of the off angle and the (0001) just surface is ⁇ R 0
  • ⁇ L 0 is 89 ° (taper angle + off angle)
  • ⁇ R 0 is 81 ° (taper angle ⁇ off angle). That is, since the ⁇ 11-20 ⁇ plane is perpendicular (90 °) to the (0001) plane, the trench sidewall 5R 0 on the downstream side of the off-angle is shifted by 9 ° from the ⁇ 11-20 ⁇ plane.
  • the surface orientation of the mutually facing side wall portions of the trench 5, which is a feature of the present embodiment, is corrected to be, for example, a ⁇ 11-20 ⁇ plane. That is, by performing an annealing process on the SiC layer 2, a part of silicon carbide (SiC) constituting the side wall portion, the upper corner portion 5 ⁇ / b> T, and the lower corner portion 5 ⁇ / b> B in the trench 5 is surface diffused to thereby form the trench 5.
  • the angle of the opposite side wall is corrected to improve the deviation of the plane orientation on the side wall of the trench 5.
  • the substrate 1 on which the SiC layer 2 including the source region 4, the body region 3, and the drift region 2 d is formed under conditions of an argon gas (Ar) atmosphere, a temperature of 1550 ° C., and a pressure of 200 hPa. Underneath, annealing is performed. The annealing time is, for example, 16 minutes.
  • Ar argon gas
  • the angle ⁇ L between the trench sidewall 5L on the upstream side of the off angle and the (0001) just surface and the angle ⁇ R between the trench sidewall 5R on the downstream side of the off angle and the (0001) just surface are 86 ° or more and 94 ° or less. ( ⁇ 4 ° or less from the just surface). As a result, it is possible to form a ⁇ 11-20 ⁇ plane with a small deviation of the plane orientation from the just plane.
  • angles ⁇ L and ⁇ R can be 88 ° or more and 92 ° or less ( ⁇ 2 ° or less from the just surface), and in the more optimum annealing conditions, 89 ° or more and It is possible to set it to 91 ° or less ( ⁇ 1 ° or less from the just surface).
  • the upper corner portion 5T and the lower corner portion 5B of the trench 5 are both rounded by an annealing process for correcting the surface orientations of the opposite sidewalls of the trench 5. It becomes. However, if the annealing temperature is too high or the time is too long, the curvature radii of the upper corner portion 5T and the lower corner portion 5B of the trench 5 become large. For this reason, it is preferable that the round portion of the upper corner portion 5T does not reach the body region 3 on the side wall of the trench 5. If the round part reaches the body region 3 on the side wall of the trench 5, the plane orientation of the body region 3 is partially shifted, so that the carrier channel mobility is lowered.
  • the annealing conditions are not limited to the above-described conditions.
  • an inert gas atmosphere such as argon gas, a hydrogen atmosphere or a chlorine-based gas atmosphere, or a mixed gas atmosphere thereof may be used as the gas atmosphere.
  • an argon gas atmosphere that has no etching action and is excellent in terms of cost is preferable.
  • the temperature of the annealing treatment is not particularly limited, but may be, for example, 1500 ° C. or more and 1600 ° C. or less. If the temperature is 1500 ° C. or higher, the SiC layer can be sufficiently surface diffused in a short time of 1 hour or less, and a side wall with a small deviation in plane orientation can be formed in the trench 5.
  • the annealing temperature may be changed according to the type of substrate 1 used. For example, when a gallium nitride (GaN) substrate is used, the annealing temperature may be set lower than that for a SiC substrate.
  • GaN gallium nitride
  • the step of correcting the surface orientation of the sidewall of the trench 5 to a predetermined surface orientation, for example, the ⁇ 11-20 ⁇ surface is not limited to the above-described annealing treatment. That is, the surface diffusion phenomenon due to annealing is not limited, and etching may be used.
  • the gate insulating film 8 is formed so as to cover at least the side wall of the trench 5. Specifically, first, the substrate 1 having the trench 5 whose side wall angle is corrected is cleaned. Thereafter, for example, the substrate 1 is put in a thermal oxidation furnace, and a thermal oxidation treatment is performed in a dry oxidation atmosphere at a temperature of 1200 ° C. for 0.5 hours. As a result, a silicon oxide film, which is a thermal oxide film, is formed as the gate insulating film 8 from the upper surface of the body region 3 and the upper surface of the source region 4 to the sidewalls and the bottom surface of the trench 5.
  • the gate insulating film 8 may be a deposited insulating film formed by a chemical vapor deposition (CVD) method, a sputtering method, or the like.
  • the gate electrode 9 is formed so as to be embedded in the trench 5 through the gate insulating film 8.
  • a polysilicon film doped with phosphorus (P) is formed on the entire surface of the wafer on which the gate insulating film 8 is formed by LP-CVD (Low-Pressure-CVD), for example, to a thickness of 1000 nm.
  • LP-CVD Low-Pressure-CVD
  • the doped phosphorus is activated by, for example, rapid annealing (RTA) treatment at a temperature of 1000 ° C. for 60 seconds in an inert gas atmosphere.
  • RTA rapid annealing
  • a resist film (not shown), for example, is formed on the polysilicon film by masking the gate electrode formation region by lithography and etching.
  • the gate electrode 9 is formed by etching the polysilicon film by the RIE method using the resist film as a mask.
  • the gate electrode 9 only needs to be formed at least in the region facing the body region 3 in the trench 5, and is not limited to the shape shown in FIG. For example, the shape which is not embedded in the whole inside of the trench 5 may be sufficient.
  • the source electrode 10 is formed so as to be spaced from the gate electrode 9 and to be in contact with the body region 3 and the source region 4. That is, source electrode 10 is arranged on SiC layer 2 so as to straddle body region 3 and source region 4.
  • an interlayer insulating film (not shown) is formed so as to cover the SiC layer 2 and the gate electrode 9 by a CVD method or the like.
  • an opening that exposes the boundary between the source region 4 and the body region 3 is provided in the interlayer insulating film by lithography and etching.
  • a conductive film made of, for example, Ti is formed in the opening provided in the interlayer insulating film by sputtering or the like, and annealing treatment is performed as necessary.
  • the source electrode 10 in ohmic contact with the source region 4 and the body region 3 can be obtained.
  • a conductive film made of, for example, Ti is formed on the back surface opposite to the main surface of the substrate 1, and annealing treatment is performed as necessary to form the drain electrode 11.
  • the order of forming the source electrode 10 and the drain electrode 11 is not particularly limited.
  • the semiconductor device 100 that is a trench type MISFET can be obtained.
  • both the trench side wall 5L on the upstream side of the off angle and the trench side wall 5R on the downstream side of the off angle have a just surface. Close surfaces can be formed. Thereby, high channel mobility in carriers can be secured at the MIS interfaces on both side walls of the trench 5. As a result, it is possible to manufacture a trench type MISFET that has a small on-resistance and can flow a large current.
  • the manufacturing method according to the present embodiment since the surface orientations of the sidewalls facing each other of the trench 5 are corrected by annealing, it is possible to employ the substrate 1 having a desired off angle for the purpose of stabilizing epitaxial growth, for example. it can. Therefore, for example, even when the substrate 1 having a relatively large off-angle is used for the purpose of reducing crystal defects such as triangular defects generated in the epitaxial film, the annealing of the both side walls of the trench 5 is performed later. Carrier mobility at the MIS interface can be increased. In other words, it is possible to achieve both stable epitaxial growth and improved carrier mobility.
  • the trench 5 is formed obliquely with respect to the main surface of the sample 100 ⁇ / b> A by holding the sample 100 ⁇ / b> A on the planar electrode 64 when using a dry etching apparatus.
  • the trench 5 can be formed in the direction along the c-axis by setting the angle formed by the voltage application direction during dry etching and the c-axis direction of the substrate 1 to be small.
  • FIG. 5A shows a state in which a sample 100A, which is a substrate on which a mask layer 61 such as a plasma oxide film is formed on a part of the source region 4 is tilted and held in a dry etching apparatus.
  • a dry etching apparatus a parallel plate composed of a counter electrode (anode) 63 and a plane electrode (cathode) 64 disposed inside the chamber, and disposed outside the chamber.
  • An RIE apparatus having an RF oscillator or the like is used as a dry etching apparatus.
  • Samples 100A is above the plane electrode 64, is held via a base 62 inclined by an angle theta 0.
  • the base 62 is arranged so that the (0001) just plane of the sample 100A is parallel to the surface of the parallel plate, that is, the angle ⁇ 0 and the off angle ⁇ of the substrate 1 in the sample 100A coincide. It may be placed on the top.
  • positive ions which are active gases in plasma, are perpendicularly incident on the planar electrode 64 and anisotropic etching is performed.
  • the trench 5 is etched obliquely by an angle ⁇ 0 rather than in a direction perpendicular to the normal line of the substrate 100A.
  • FIG. 5B shows a cross-sectional configuration of the sample 100A after dry etching.
  • the trench 5 according to this modification is formed such that the center line of the trench 5 is inclined with respect to the main surface 52 of the SiC layer 2.
  • the trench 5 whose center line is inclined to the same extent as the off-angle ⁇ of the substrate 1, it is possible to make the deviation of the surface orientations of the side walls of the trench 5 facing each other evenly.
  • the trench sidewalls 5R 0 off-angle downstream the (0001) .theta.R 0 the angle between the just plane Then, the amount of deviation of the plane orientation between the angle ⁇ L 0 and the angle ⁇ R 0 can be made uniform.
  • the inventors have performed annealing on trenches having different plane orientations on both side walls of the trench, for example, when the off-angle direction is the ⁇ 11-20> direction, It has been found that a ⁇ 11-20 ⁇ just surface can be obtained on opposite side walls of the trench extending in the ⁇ 1-100> direction.
  • FIG. 6A is a SEM photograph of the cross section of the trench 5 before the annealing treatment.
  • the side wall of the trench on the left side can obtain a surface substantially close to the ⁇ 11-20 ⁇ plane by optimizing the etching conditions and adjusting the taper angle. Is done.
  • the side wall of the trench on the right side is shifted by about 8 ° from the ⁇ 11-20 ⁇ plane. Note that the broken line in the figure represents the ⁇ 11-20 ⁇ plane.
  • FIG. 6B is a cross-sectional SEM photograph of the trench shown in FIG. 6A after annealing for 2 minutes in an argon (Ar) atmosphere at a temperature of 1550 ° C. and a pressure of 200 hPa. is there. From FIG. 6B, it can be confirmed that the deviation of the surface orientation of the side wall of the trench on the right side (off-angle downstream side) has begun to be improved.
  • Ar argon
  • FIG. 6C is a cross-sectional SEM photograph of the trench shown in FIG. 6A after annealing for 16 minutes in an argon (Ar) atmosphere at a temperature of 1550 ° C. and a pressure of 200 hPa. is there. From FIG. 6 (c), it can be seen that even on the right side (off-angle downstream side) side wall of the trench, the deviation of the plane orientation is greatly improved, and a plane almost close to the ⁇ 11-20 ⁇ plane is obtained. .
  • Such a plane orientation improvement mechanism is presumed to be a surface diffusion phenomenon of SiC by high-temperature annealing treatment, and due to this surface diffusion phenomenon of SiC, ⁇ 11-20 ⁇ It is thought that a surface appears.
  • the upper corner portion and the bottom corner portion of the trench are both rounded, and these are also one of the surface diffusion phenomena.
  • Ar which is an inert gas
  • it does not have an etching action.
  • helium (He), neon (Ne), or the like can be used instead of argon (Ar).
  • Nitrogen (N) may be used as the inert gas.
  • nitrogen may be taken into SiC depending on annealing conditions.
  • the semiconductor device 200 according to this modification is characterized in that a channel made of SiC of the first conductivity type (n-type) is provided at least between the sidewall of the trench 5 and the gate insulating film 8.
  • the layer 12 is provided.
  • the angle between the trench sidewall 5L on the upstream side of the off angle and the (0001) just surface is ⁇ L
  • the interface (MIS interface) between the gate insulating film 8 and the channel layer 12 on the upstream side of the off angle and the (0001) just surface is ⁇ R
  • the interface (MIS interface) between the gate insulating film 8 and the channel layer 12 on the downstream side of the off angle is (0001). )
  • the angles ⁇ L, ⁇ Lce, ⁇ R, and ⁇ Rce are set to 86 ° or more and 94 ° or less.
  • angles ⁇ L, ⁇ Lce, ⁇ R, and ⁇ Rce may be set to 88 ° or more and 92 ° or less, or may be set to 89 ° or more and 91 ° or less. That is, the deviations of the angles ⁇ L, ⁇ Lce, ⁇ R, and ⁇ Rce from the ⁇ 11-20 ⁇ just plane may be 4 ° or less, 2 ° or less, or 1 ° or less. Good.
  • the channel layer 12 has a carrier concentration of 1 ⁇ 10 18 cm ⁇ 3 and a thickness of 20 nm.
  • the channel layer 12 may be an epitaxial film formed by chemical vapor deposition. Since the epitaxial film has better crystallinity than the crystallinity of the surface of the trench 5 after the trench 5 is formed, an improvement in channel mobility of carriers can be expected.
  • a CVD apparatus is used as a specific method for forming an epitaxial film by chemical vapor deposition.
  • a silicon-based gas for example, silane (SiH 4 ) gas
  • a carbon-based gas for example, propane (C 3 H 8 ) gas.
  • n-type dopant gas for example, nitrogen (N 2 ) gas is supplied and heated to a temperature of 1500 ° C. or higher and 1600 ° C. or lower.
  • nitrogen (N 2 ) gas is supplied and heated to a temperature of 1500 ° C. or higher and 1600 ° C. or lower.
  • N 2 nitrogen
  • the channel layer 12 can be sufficiently grown epitaxially.
  • the carrier concentration of the body region 3 is 1 ⁇ 10 18 cm ⁇ 3
  • the carrier concentration of the channel layer 12 is 2 ⁇ 10 18 cm ⁇ 3 and the thickness thereof may be about 20 nm.
  • the body region 3 has a carrier concentration of 1 ⁇ 10 19 cm ⁇ 3
  • the channel layer has a carrier concentration of 2 ⁇ 10 18 cm ⁇ 3 and a thickness of about 35 nm.
  • the channel layer 12 may have either a single layer structure or a laminated structure. Note that the thickness of the channel layer 12 may be appropriately adjusted according to the design value of the gate threshold voltage.
  • the MISFET including the channel layer 12 of the first conductivity type (n-type) described above is called a storage MISFET, and the MISFET according to an embodiment not including the channel layer 12 (FIGS. 1A and 1B).
  • the operation is partially different from that of).
  • the channel layer 12 in the off state in which a bias voltage lower than the threshold voltage is applied to the gate electrode 9, the channel layer 12 is depleted due to the pn junction between the channel layer 12 and the body region 3, so that no current flows. (Off state).
  • a current flows (ON state) because a high concentration of electrons is accumulated in the first conductivity type channel layer 12.
  • the semiconductor device 200 which is a trench MISFET having the channel layer 12 can be obtained.
  • the surface is close to the ⁇ 11-20 ⁇ just surface on both the trench sidewall on the upstream side of the off angle and the sidewall of the trench on the downstream side of the off angle. Furthermore, the crystallinity of the channel layer formed at the MIS interface on the sidewall of the trench is excellent. For this reason, higher channel mobility of carriers can be ensured in both side wall portions of the trench. As a result, a trench type MISFET having a small on-resistance and capable of flowing a large current can be realized.
  • the first conductivity type (n-type) SiC is provided at least between the sidewall of the trench 5 and the gate insulating film 8 as in the first modified example.
  • a channel layer 12 is provided.
  • the angle between the interface (MIS interface) between the gate insulating film 8 on the upstream side of the off angle and the channel layer 12 (MIS interface) and the (0001) just surface is ⁇ Lce, and the gate insulating film 8 on the downstream side of the off angle.
  • the angles ⁇ Lce and ⁇ Rce are set to 86 ° or more and 94 ° or less, respectively. Further, these angles ⁇ Lce and ⁇ Rce may be set to 88 ° or more and 92 ° or less, or may be set to 89 ° or more and 91 ° or less.
  • the feature is that the angle ⁇ L between the trench sidewall 5L on the upstream side of the off angle and the (0001) just surface in the trench 5 provided in the semiconductor device 300, and the trench sidewall 5R on the downstream side of the off angle ( The angle ⁇ R with respect to the (0001) just surface is not an angle at least one of which is not less than 86 ° and not more than 94 °.
  • angles ⁇ L and ⁇ R of the trench sidewalls 5L and 5R are determined by the annealing process in the same manner as in the manufacturing method according to the embodiment. By diffusing a part of the surface, these angles ⁇ L and ⁇ R are corrected, and the deviation of each plane orientation is improved.
  • the annealing process may not be sufficiently performed. That is, as in this modification, the improvement amount (correction amount) of the deviation of the plane orientation may be insufficient.
  • the film thickness of the channel layer 12 on the upstream side of the off angle in the side wall portion of the trench 5 and the film thickness of the channel layer 12 on the downstream side of the off angle are asymmetrical, or the trench 5 in the channel layer 12 is The film thickness distribution in the depth direction is increased.
  • the angle ⁇ Lce between the MIS interface between the gate insulating film 8 on the upstream side of the off angle and the channel layer 12 and the (0001) just surface, and the MIS interface between the gate insulating film 8 on the downstream side of the off angle and the channel layer 12 The angle ⁇ Rce with the (0001) just surface is corrected to 86 ° or more and 94 ° or less. Since the region near the MIS interface in the channel layer 12 has the highest traveling rate of electrons as carriers, the channel mobility of carriers can be improved even with the structure according to this modification.
  • the channel layer 12 uses a CVD apparatus, and as a silicon-based gas, for example, silane gas, carbon-based gas, for example, propane gas, and dopant gas, for example, if it is n-type, for example, nitrogen gas And heated to a temperature of 1500 ° C. or higher and 1600 ° C. or lower.
  • a silicon-based gas for example, silane gas, carbon-based gas, for example, propane gas, and dopant gas, for example, if it is n-type, for example, nitrogen gas And heated to a temperature of 1500 ° C. or higher and 1600 ° C. or lower.
  • the film thickness of the channel layer 12 can be changed by setting the growth pressure high or increasing the supply amount of the raw material.
  • the pressure can be 300 hPa
  • the supply amount of silane gas can be 30 ml / min (0 ° C., 1 atm).
  • the semiconductor device 300 that is a trench MISFET having the channel layer 12 can be obtained.
  • the second modification even when a trench is formed in a substrate having an off angle, ⁇ 11-20 ⁇ just at both the MIS interface on the upstream side of the off angle and the MIS interface on the downstream side of the off angle in the sidewall portion of the trench.
  • the channel layer formed at the MIS interface on the side wall of the trench has excellent crystallinity. For this reason, higher channel mobility of carriers can be ensured in both side wall portions of the trench. As a result, a trench type MISFET having a small on-resistance and capable of flowing a large current can be realized.
  • each semiconductor device according to the present embodiment and the modification thereof has been described as an n-type MISFET having a conductivity type of n-type, that is, a carrier being an electron
  • the carrier is not limited to the n-type and a carrier is a hole.
  • a p-type MISFET may be used.
  • the first conductivity type may be read as p-type
  • the second conductivity type may be read as n-type.
  • each semiconductor device has a MISFET structure in which a gate insulating film is provided between the SiC layer and the gate electrode, but may have a MESFET structure in which the gate insulating film is not provided.
  • each semiconductor device sets the extending direction of the trench in a direction intersecting with the off direction in the off substrate, but is not limited thereto.
  • the extending direction of the trench may be set in a direction parallel to the off direction or a direction substantially parallel to the off direction.
  • an insulated gate bipolar transistor (Insulated Gate Bipolar Transistor) is obtained by making the substrate and the semiconductor layer (drift region) formed thereon have different conductivity types.
  • IGBT Insulated Gate Bipolar Transistor
  • the source electrode 10, the drain electrode 11, and the source region 4 in the above-described trench type MISFET are called an emitter electrode, a collector electrode, and an emitter region, respectively, in order.
  • an n-type IGBT can be obtained if the conductivity type of the drift region and the emitter region is n-type and the conductivity type of the substrate and body region is p-type.
  • an n-type buffer layer may be disposed between the p-type substrate and the n-type drift region.
  • a p-type IGBT can be obtained.
  • a p-type buffer layer may be disposed between the n-type substrate and the p-type drift layer.
  • the planar shape of each trench is rectangular, and the unit cells are arranged so that the long sides of the plurality of trenches are parallel to each other.
  • the planar shape of the trench is not limited to this.
  • a planar square trench may be used.
  • a direction along any one side may be considered as the width direction of the trench.
  • the substrate is made of 4H—SiC
  • the (0001) Si surface is the main surface
  • the SiC layer is formed on the main surface.
  • a SiC layer may be formed on the (000-1) C surface
  • a drain electrode may be formed on the (0001) Si surface.
  • the plane orientation on the main surface of the substrate may be another crystal plane, and the above-described Si surface or any off-cut surface of the C plane may be the main surface of the substrate.
  • other polytype SiC substrates can be used.
  • the deviation of the plane orientation is suppressed in the whole body region which is a part of the side wall portion of the trench.
  • it is preferable that the deviation of the plane orientation is suppressed in at least a half region of the body region in the sidewall portion of the trench.
  • the present invention can be applied to a semiconductor device using another wide band gap semiconductor such as gallium nitride (GaN) or diamond (C) instead of the SiC substrate. Further, the present invention can be applied to a semiconductor device using silicon (Si).
  • a semiconductor device and a manufacturing method thereof according to the present disclosure include, for example, a semiconductor device having a trench gate structure, more specifically, an in-vehicle inverter such as EV (Electric Vehicle) or HEV (Hybrid Electric Vehicle), or an inverter for industrial equipment It is useful in power semiconductor device applications and the like for mounting on a semiconductor device.
  • an in-vehicle inverter such as EV (Electric Vehicle) or HEV (Hybrid Electric Vehicle)
  • EV Electric Vehicle
  • HEV Hybrid Electric Vehicle

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Abstract

　オフ角を有する基板と、基板の主面上に配置され、ｎ型のドリフト領域を含み、底部がドリフト領域に位置するトレンチを有するＳｉＣ層と、ＳｉＣ層におけるトレンチの内部に配置されたゲート電極とを備えている。ＳｉＣ層おけるトレンチは、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面において、オフ方向側の第１の側壁のうち少なくとも一部が基板の主面に対してなす第１の角が鈍角であり、第１の側壁に対向する第２の側壁のうち少なくとも一部が基板の主面に対してなす第２の角が鋭角である。

Description

半導体装置及びその製造方法
　本開示は、半導体装置及びその製造方法に関し、特に、高耐圧且つ大電流用に使用される半導体装置及びその製造方法に関する。
　炭化珪素（ＳｉＣ）は、珪素（シリコン：Ｓｉ）と比べてバンドギャップが大きく、絶縁破壊電界強度が高いことなどから、次世代の低損失パワーデバイス等への応用が期待される半導体材料である。ＳｉＣは、立方晶系の３Ｃ－ＳｉＣ、六方晶系の６Ｈ－ＳｉＣ及び４Ｈ－ＳｉＣ等の、多くのポリタイプを有する。
　ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor、以下、ＭＩＳＦＥＴと略称する。）又は金属－半導体電界効果トランジスタ（Metal Semiconductor Field Effect Transistor、以下、ＭＥＳＦＥＴと略称する。）等の電界効果トランジスタがある。
　このようなスイッチング素子においては、ゲート電極とソース電極との間に印加される電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流が０となるオフ状態とを切り替えることができる。また、オフ状態の際には、数百Ｖ（ボルト）以上の高耐圧を実現できる。
　ＭＩＳＦＥＴ等のパワーデバイスにおいて、さらなる大電流を流すには、デバイス集積度を高くすることが有効である。このため、従来のプレーナゲート構造に代わる構造として、トレンチゲート構造を有する縦型パワーＭＩＳＦＥＴが提案されている。トレンチゲート構造を有するＭＩＳＦＥＴにおいては、半導体層に形成されたトレンチの側壁部分にチャネル領域が形成されるため、単位セルの面積を小さくすることできる。その結果、デバイスの集積度を向上することができる。
　特許文献１には、オフ角が０．３°以上且つ４°未満、好ましくは１°以下の低オフ角基板を用いることによって、トレンチの両側壁の面方位のずれを抑制する方法が開示されている。
　特許文献２には、オフ方向に対して内角が３０°となる方向にトレンチを形成することにより、実効的なオフ角を２分の１程度に抑制する方法が開示されている。
特開２０１１－１００９６７号公報 特開２０１２－１４６９２１号公報
　しかしながら、上記従来の方法では、所望のオフ角を有する基板を採用することと、トレンチの両側壁におけるキャリアのチャネル移動度を向上させることとを両立させることが困難な場合がある。
　以上に鑑み、本開示は、所望のオフ角を有する基板を用いた半導体装置において、チャネル領域であるトレンチの側壁部分におけるキャリアのチャネル移動度を改善してオン抵抗を低減できるようにすることを目的とする。
　前記の目的を達成するため、本開示に係る半導体装置の一態様は、オフ角を有する基板と、基板の主面上に配置され、第１導電型の第１の半導体領域を含み、底部が第１の半導体領域に位置するトレンチを有する半導体層と、半導体層におけるトレンチの内部に配置されたゲート電極とを備え、半導体層におけるトレンチは、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面において、オフ方向側の第１の側壁のうち少なくとも一部が基板の主面に対してなす第１の角が鈍角であり、第１の側壁に対向する第２の側壁のうち少なくとも一部が基板の主面に対してなす第２の角が鋭角である。
　また、本開示に係る半導体装置の製造方法の一態様は、オフ角を有する基板の主面上に、第１導電型の第１の半導体領域を含む半導体層を形成する工程と、半導体層に、底部が第１の半導体領域に達するトレンチを形成する工程と、トレンチを形成した後に、半導体層に対してアニール処理を行う工程とを備え、アニール処理を行う工程において、半導体層におけるトレンチの上部コーナ部の上面を、トレンチの内側に向かって下方に傾斜させ、且つ、トレンチの側壁のうち、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面におけるオフ方向側の第１の側壁を所定の面方位に近づくように矯正することにより、その断面において、第１の側壁のうち少なくとも一部が基板の主面に対してなす第１の角が鈍角となり、第１の側壁に対向する第２の側壁のうち少なくとも一部が基板の主面に対してなす第２の角が鋭角となる。
　本開示に係る半導体装置及びその製造方法によると、所望のオフ角を有する基板を用いたトレンチ型の半導体装置において、チャネル領域を構成するトレンチの側壁部分におけるキャリアのチャネル移動度が改善されてオン抵抗を低減することができる。
図１（ａ）及び図１（ｂ）は一実施形態に係る半導体装置を模式的に示し、図１（ａ）は図１（ｂ）のＩａ－Ｉａ線における断面図であり、図１（ｂ）は平面図である。 図２（ａ）及び図２（ｂ）は一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。 図３（ａ）及び図３（ｂ）は一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。 図４（ａ）及び図４（ｂ）は一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。 図５（ａ）は一実施形態に係る半導体装置の製造方法の一変形例を示す模式的な断面図である。図５（ｂ）は一実施形態に係る半導体装置の製造方法の一変形例によって形成されたトレンチを有する基板を示す断面図である。 図６（ａ）～図６（ｃ）は一実施例であって、アニール処理によるトレンチの側壁の形状変化を示す断面の走査型電子顕微鏡（Scanning Electron Microscope：ＳＥＭ）写真である。 図７（ａ）及び図７（ｂ）は一実施形態の第１変形例に係る半導体装置を模式的に示し、図７（ａ）は図７（ｂ）のVIIａ－VIIａ線における断面図であり、図７（ｂ）は平面図である。 図８（ａ）及び図８（ｂ）は一実施形態の第２変形例に係る半導体装置を模式的に示し、図８（ａ）は図８（ｂ）のVIIIａ－VIIIａ線における断面図であり、図８（ｂ）は平面図である。 図９（ａ）～図９（ｃ）は半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との関係の一例を模式的に示し、図９（ａ）はトレンチが設けられた半導体層（ＳｉＣ層）の平面図であり、図９（ｂ）は結晶構造における結晶方向を示す模式図であり、図９（ｃ）は図９（ａ）のIXｃ－IXｃ線における拡大断面図であり、図９（ｄ）は半導体層（ＳｉＣ層）の主面の法線方向、ｃ軸方向及びオフ方向を示す図である。 図１０（ａ）～図１０（ｃ）は半導体装置を構成する基板に設定されるオフ角のオフ方向と、トレンチのチャネル面の面方位との他の関係を模式的に示し、図１０（ａ）はトレンチが設けられた半導体層（ＳｉＣ層）の平面図であり、図１０（ｂ）は結晶構造における結晶方向を示す模式図であり、図１０（ｃ）は図１０（ａ）のＸｃ－Ｘｃ線における拡大断面図であり、図１０（ｄ）は半導体層（ＳｉＣ層）の主面の法線方向、ｃ軸方向及びオフ方向を示す図である。 エピタキシャル成長工程におけるステップフロー（原子ステップ）成長の進行方向と、オフ角上流及びオフ角下流を説明するための模式的な拡大断面図である。
　（本発明に至った経緯）
　本発明者らは、トレンチゲート構造を有する縦型ＭＩＳＦＥＴ（以下、トレンチ型ＭＩＳＦＥＴと略称する。）である典型的な半導体装置について検討を行った。
　典型的な半導体装置においては、ＳｉＣ基板の上に、ｎ型のドリフト領域及びｐ型のボディ領域を含むＳｉＣ層が形成され、ボディ領域の上部の一部分にｎ型のソース領域が形成されている。また、ＳｉＣ層には、ソース領域及びボディ領域を貫通するトレンチと、該トレンチの側壁及び底部を覆うゲート絶縁膜と、トレンチのゲート絶縁膜上に埋め込まれたゲート電極とが形成されている。
　ＳｉＣ基板には、例えば、ＳｉＣ層を安定してエピタキシャル成長する目的で、（０００１）面に対して＜１１－２０＞方向に４°から８°程度のオフ角を有する面を主面としたオフ角付きＳｉＣ基板が用いられる。なお、本明細書において、面方位におけるミラー指数及び結晶軸における指数に付した符号「－」は、該符号に続く一指数の反転を便宜上表している。
　トレンチは、該トレンチの側壁部分にキャリアのチャネル移動度が優れる｛１１－２０｝面が形成されるように、例えば平面ストライプ状に形成される。
　また、オフ角を有するＳｉＣ基板に、オフ方向と交差する方向に延びるトレンチを形成した場合は、トレンチの互いに対向する両側壁に同一の面方位を有する壁面を形成することはできない。例えば、結晶軸の＜１１－２０＞方向に対して４°のオフ角を有するＳｉＣ基板に、トレンチの側壁のテーパ角が基板の主面に対して８６°のトレンチを形成した場合は、オフ方向とは反対側の側壁（第２の側壁）には、面方位の｛１１－２０｝面を得ることができる。これに対し、オフ方向側の側壁（第１の側壁）には、｛１１－２０｝面であるジャスト面から８°だけずれた面が形成される。この面方位のずれが、トレンチ型ＭＩＳＦＥＴのオン抵抗に悪影響を与える場合がある。なお、本明細書においては、半導体層に現れる面方位と同一の面をジャスト面と呼ぶ場合がある。
　具体的には、トレンチの第２の側壁のキャリアのチャネル移動度を１とすると、面方位がずれた第１の側壁のキャリアのチャネル移動度は０．３程度と大幅に低下してしまう。このため、トレンチ型ＭＩＳＦＥＴにおけるオン抵抗が増大して、半導体装置の性能を十分に引き出すことができない。トレンチ側壁におけるキャリアのチャネル移動度を十分に引き出すには、｛１１－２０｝ジャスト面からの面方位のずれを低減することが望まれる。
　すなわち、安定したエピタキシャル成長を得ることと、トレンチの両側壁におけるキャリアのチャネル移動度を向上させることとの間にトレードオフの関係が存在するため、それらを両立させることが困難となる。
　本発明者は、当該課題に対して鋭意検討を行い、以下に説明するような半導体装置を着想した。
　（実施形態の概要）
　一実施形態に係る半導体装置は、オフ角を有する基板と、基板の主面上に配置され、第１導電型の第１の半導体領域を含み、底部が第１の半導体領域に位置するトレンチを有する半導体層と、半導体層におけるトレンチの内部に配置されたゲート電極とを備え、半導体層におけるトレンチは、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面において、オフ方向側の第１の側壁のうち少なくとも一部が基板の主面に対してなす第１の角が鈍角であり、第１の側壁に対向する第２の側壁のうち少なくとも一部が基板の主面に対してなす第２の角が鋭角である。
　本半導体装置によると、半導体層におけるトレンチは、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面において、オフ方向側の第１の側壁のうち少なくとも一部が基板の主面に対してなす第１の角が鈍角であり、第１の側壁に対向する第２の側壁のうち少なくとも一部が基板の主面に対してなす第２の角が鋭角である。これにより、オフ角を有する基板を用いても、オフ方向で対向するトレンチの側壁部分におけるテーパ角の面方位のずれを改善することができる。このため、キャリアの良好なチャネル移動度を確保できるので、オン抵抗が小さい半導体装置を得ることができる。
　一実施形態において、第１の側壁の少なくとも一部及び第２の側壁の少なくとも一部は共に、｛１１－２０｝面又は｛１－１００｝面に対する方位のずれがオフ角よりも小さくてもよい。
　一実施形態において、半導体層におけるトレンチの上部コーナ部の上面は、トレンチの内側に向かって下方に傾斜していてもよい。
　一実施形態に係る半導体装置は、半導体層におけるトレンチの側壁とゲート電極との間に配置されたゲート絶縁膜をさらに備え、半導体層は、第１の半導体領域であるドリフト領域と、ドリフト領域の上に配置された第２導電型のボディ領域と、ボディ領域の上部に配置された第１導電型の第２の半導体領域とを有し、トレンチは、第２の半導体領域及びボディ領域を貫通してドリフト領域に達しており、第１の側壁の少なくとも一部及び第２の側壁の少なくとも一部には、ボディ領域が配置されていてもよい。
　この場合に、基板における半導体層と反対側の面上に配置されたドレイン電極と、第２の半導体領域上及びボディ領域上に配置されたソース電極とをさらに備え、第２の半導体領域はソース領域であり、基板は第１導電型を有していてもよい。
　一実施形態において、半導体層におけるトレンチの第１の側壁の少なくとも一部及び第２の側壁の少なくとも一部は共に、｛１１－２０｝面又は｛１－１００｝面に対する方位のずれが４°以下であってもよい。
　一実施形態において、ゲート絶縁膜を有している場合に、半導体層は、少なくともボディ領域とゲート絶縁膜との間に配置された第１導電型の半導体からなるチャネル層を含んでいてもよい。
　この場合に、チャネル層は、第１の側壁上の厚さと第２の側壁上の厚さとが互いに異なっていてもよい。
　一実施形態に係る半導体装置の製造方法は、オフ角を有する基板の主面上に、第１導電型の第１の半導体領域を含む半導体層を形成する工程と、半導体層に、底部が第１の半導体領域に達するトレンチを形成する工程と、トレンチを形成した後に、半導体層に対してアニール処理を行う工程とを備え、アニール処理を行う工程において、半導体層におけるトレンチの上部コーナ部の上面を、トレンチの内側に向かって下方に傾斜させ、且つ、トレンチの側壁のうち、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面におけるオフ方向側のトレンチの第１の側壁を、所定の面方位に近づくように矯正することにより、その断面において、第１の側壁のうち少なくとも一部が基板の主面に対してなす第１の角が鈍角となり、第１の側壁に対向する第２の側壁のうち少なくとも一部が基板の主面に対してなす第２の角が鋭角となる。
　本半導体装置の製造方法によると、アニール処理を行う工程において、半導体層におけるトレンチの上部コーナ部の上面を、トレンチの内側に向かって下方に傾斜させ、且つトレンチの側壁のうち、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面におけるオフ方向側の第１の側壁を所定の面方位に近づくように矯正することにより、その断面において、第１の側壁のうち少なくとも一部が基板の主面に対してなす第１の角が鈍角となり、第１の側壁に対向する第２の側壁のうち少なくとも一部が基板の主面に対してなす第２の角が鋭角となる。これにより、オフ角を有する基板を用いても、オフ方向側で対向するトレンチの側壁部分におけるテーパ角の面方位のずれを改善することができる。このため、キャリアの良好なチャネル移動度を確保できるので、オン抵抗が小さい半導体装置を得ることができる。
　一実施形態に係る半導体装置の製造方法は、アニール処理を行う工程よりも後に、トレンチの側壁を覆うようにゲート絶縁膜を形成する工程と、トレンチの内部のゲート絶縁膜の上にゲート電極を形成する工程とをさらに備え、半導体層は、第１の半導体領域であるドリフト領域と、ドリフト領域の上に形成された第２導電型のボディ領域と、ボディ領域の上部に形成された第１導電型の第２の半導体領域とを有しており、トレンチは、第２の半導体領域及びボディ領域を貫通してドリフト領域に達しており、第１の側壁の少なくとも一部及び第２の側壁の少なくとも一部には、ボディ領域が形成されてもよい。
　この場合に、基板における半導体層と反対側の面上にドレイン電極を形成する工程と、第２の半導体領域及びボディ領域の上に跨がるようにソース電極を形成する工程とをさらに備え、第２の半導体領域はソース領域であり、基板は第１導電型を有していてもよい。
　一実施形態に係る半導体装置の製造方法において、トレンチを形成する工程では、トレンチはドライエッチングによって形成され、当該ドライエッチングの際の電圧印加方向と基板のｃ軸方向とがなす角が、オフ角よりも小さくなるように設定されてもよい。
　一実施形態に係る半導体装置の製造方法において、アニール処理は、不活性ガス雰囲気で行ってもよい。
　一実施形態に係る半導体装置の製造方法において、アニール処理は、１５００℃以上且つ１６００℃以下で行ってもよい。
　一実施形態に係る半導体装置の製造方法は、ゲート絶縁膜を形成する工程よりも前であって、アニール処理を行う工程よりも後に、トレンチの側壁上に、第１導電型の半導体からなるチャネル層を形成する工程をさらに備えていてもよい。
　この場合に、チャネル層を形成する工程において、チャネル層は、トレンチの側壁部分におけるゲート絶縁膜とチャネル層との界面のうち、オフ方向で対向する面は、｛１１－２０｝面又は｛１－１００｝面に対する方位のずれが４°以下となるように形成してもよい。
　一実施形態に係る半導体装置の製造方法において、ｃ軸方向は、＜０００１＞方向であり、オフ方向は、＜１１－２０＞方向又は＜１－１００＞方向であってもよい。
　一実施形態に係る半導体装置の製造方法において、基板及び半導体層は、炭化珪素により構成されていてもよい。
　（用語等の説明）
　「オフ角」とは、基板の主面に対する法線と基板のｃ軸方向とがなす角を意味する。また、基板の主面と結晶面（ｃ軸に垂直な面）とがなす角をオフ角と呼ぶ場合もある。例えば、ｃ軸方向が＜０００１＞方向である場合、基板の主面と｛０００１｝面とがなす角もオフ角と呼ぶ。
　「オフ方向」とは、基板の主面の法線ベクトルを結晶面（ｃ軸に垂直な面）に射影したときの射影ベクトルの方向を意味する。例えばｃ軸方向が＜０００１＞方向である場合、基板の主面の法線ベクトルを｛０００１｝面に射影したときの射影ベクトルの方向がオフ方向となる。
　ここで、基板のオフ方向と、トレンチのチャネル面の面方位とについて、図９（ａ）～図９（ｄ）及び図１０（ａ）～図１０（ｄ）を用いて説明する。
　図９（ａ）及び図９（ｂ）に示すように、ＳｉＣ層２の上部に、複数のトレンチ５が＜１－１００＞方向に延びるように、互いに間隔おいて平行に形成されている。図９（ｃ）及び図９（ｄ）に示すように、ＳｉＣ層２には、（０００１）面に対するオフ角θが＜１１－２０＞方向に設けられている。すなわち、複数のトレンチ５の延伸方向は、ＳｉＣ層２（基板）のオフ方向に対して直交する方向である。
　また、図１０（ａ）～図１０（ｄ）に示すように、複数のトレンチ５が＜１１－２０＞方向に延びるように形成され、且つ、基板のオフ角が＜１－１００＞方向に設定されている。
　以下の実施形態においては、基板のオフ方向を＜１１－２０＞方向とする場合を説明する。但し、基板のオフ方向が＜１－１００＞方向の場合であってもよい。
　次に、オフ角を有する結晶性基板に当該オフ角を引き継いで半導体層が形成される際の、オフ角上流とオフ角下流との用語について説明する。図１１は、（０００１）面に対してオフ角θを有する基板１上に半導体層２をステップフロー成長させる際の模式断面図を示している。このオフ角θを有する基板１の主面上にエピタキシャル成長する半導体層２は、原子ステップを形成するステップフロー成長モードによって、オフ方向に向かって成長が進行する。これを基板１又は半導体層２の主面の面内に沿って見た場合、図中の左側（上流側）から右側（下流側）に向かって半導体層２の成長が進行する。すなわち、（０００１）面が右肩上がりになるように断面を見た場合に、左側をオフ角上流とし、右側をオフ角下流とする。言い換えれば、オフ方向を基板の主面に射影したときの射影ベクトルの方向は、オフ角上流からオフ角下流へ向かう。なお、本明細書において、原子ステップとは、原子ステップが複数重なり合ったステップバンチング（step bunching）をも含む。
　以下では、説明の簡便のため、トレンチの側壁を指定する際に、「オフ角上流側の側壁」又は「オフ角下流側の側壁」と呼ぶことがある。このとき、「オフ角下流側の側壁」は、基板の主面に対する法線方向と基板のｃ軸方向とに対して平行な断面を見た際の、オフ方向側の側壁（第１の側壁）を意味し、「オフ角上流側の側壁」は、同断面を見た際の、オフ方向とは反対側の側壁（第２の側壁）を意味する。
　ところで、トレンチ型ＭＩＳＦＥＴの場合、チャネル領域は、トレンチが形成される半導体領域と該トレンチの側壁上に成膜されるゲート絶縁膜との界面近傍の半導体領域に形成される。従って、トレンチの側壁の面方位は、側壁部分におけるゲート絶縁膜と半導体領域との界面の面方位となる。以降、本明細書においては、トレンチの側壁部分におけるゲート絶縁膜と半導体領域との界面をＭＩＳ界面とも呼ぶことにする。
　（一実施形態）
　－半導体装置の構造－
　以下、本実施形態に係る半導体装置について図１（ａ）及び図１（ｂ）を参照しながら説明する。
　ＳｉＣ半導体装置の一例である半導体装置１００は、トレンチゲート構造を有するＳｉＣからなる金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、複数のユニットセルを有している。
　図１（ａ）は半導体装置１００における１つのユニットセルと対応する断面構成を模式的に表している。図１（ｂ）は半導体装置１００におけるＳｉＣ層の表面において複数、ここでは３つのユニットセルが配列された平面構成の一例を模式的に表している。
　図１（ｂ）においては、構成要素のうちの一部の図示を省略し、ボディ領域３、ソース領域４及びトレンチ５の配置を示している。なお、ここでは、トレンチ５を含むユニットセルの平面形状は長方形状としているが、該ユニットセルの平面形状は、長方形状に限られず、他の形状、例えば、正方形状又は多角形状等であってもよい。
　図１（ａ）に示すように、本実施形態に係る半導体装置１００は、オフ角θを有する基板１を用いて形成されている。基板１は、例えばオフ角θを有する（０００１）Ｓｉ（シリコン）面を主面とする第１導電型（ｎ型）のＳｉＣからなる基板（単に、ＳｉＣ基板とも呼ぶ。）を用いることができる。但し、基板１はこれに限られず、Ｃ（炭素）面を主面とするＳｉＣ基板であってもよく、また、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として、４Ｈ－ＳｉＣ基板を用いる。オフ角は、例えば（０００１）面に対して、オフ方向が＜１１－２０＞方向で且つオフ角が４°の基板を用いる。但し、オフ方向は＜１－１００＞方向でもよく、オフ角は８°又は２°でもよく、また、これ以外の角度であってもよい。
　オフ角を有する基板１の主面上には、例えばエピタキシャル層であるＳｉＣ層２が形成されている。なお、基板１の内部に付した破線は、（０００１）ジャスト面を表している。
　ＳｉＣ層２は、基板１の主面上に形成された第１導電型（ｎ型）のドリフト領域２ｄと、ドリフト領域２ｄ（第１の半導体領域）の上に形成された第２導電型（ｐ型）のボディ領域３と、ボディ領域３の上部に形成された第１導電型（ｎ型）のソース領域４（第２の半導体領域）とを有している。ここで、基板１の導電型は、第１導電型（ｎ型）であり、ドリフト領域２ｄよりも不純物濃度が高く設定されている。
　図１（ａ）に示した例では、ソース領域４の下面及び側面は、ボディ領域３に囲まれている。なお、ＳｉＣ層２は、基板１の主面上にエピタキシャル成長により形成された半導体層であるが、エピタキシャル成長を用いずに、基板１の主面側の上部に、ｐ型の不純物イオンを注入することによってボディ領域３を形成し、また、ｎ型の不純物イオンを注入することによって、ソース領域４を形成してもよい。
　ＳｉＣ層２には、Ｓｉ面である主面５２からソース領域４及びボディ領域３を貫通し、ドリフト領域２ｄに達するトレンチ５が設けられている。トレンチ５は、基板のオフ方向と交差するように形成されている。図１に示される例では、オフ方向は＜１１－２０＞方向である。
　本実施形態においては、オフ角下流側（オフ方向側）のトレンチ側壁５Ｒと基板１の主面とがなす第１の角θ１と、オフ角上流側（オフ方向とは反対側）のトレンチ側壁５Ｌと基板１の主面とがなす第２の角θ２とが異なっている。より具体的には、第１の角θ１が第２の角θ２よりも大きい。なお、第１の角θ１とは、オフ方向側のトレンチ側壁と基板１の主面とがなす角のうち、トレンチ５の内部側でなく側壁を構成するＳｉＣ層２側を含む方の角、すなわちオフ方向側に開いた角に対応する。第２の角θ２とは、オフ方向とは反対側のトレンチ側壁と基板１の主面とがなす角のうち、トレンチ５の内部側でなく側壁を構成するＳｉＣ層２側を含む方の角、すなわちオフ方向側に開いた角の補角に対応する。
　図１に示される例では、オフ角下流側のトレンチ側壁５Ｒが逆テーパ形状、オフ角上流側のトレンチ側壁５Ｌがテーパ形状となっているため、第１の角θ１が鈍角であり、第２の角θ２が鋭角となっている。また、オフ角下流側のトレンチ側壁５Ｒとオフ角上流側のトレンチ側壁５Ｌとが略平行に形成されているため、第１の角θ１の補角と第２の角θ２の角度が略等しい。
　これにより、トレンチ５のオフ角上流側のトレンチ側壁５Ｌと、オフ角下流側のトレンチ側壁５Ｒとは、｛１１－２０｝ジャスト面からのずれが、例えば４°以下の面を有している。なお、ボディ領域３のトレンチ側壁５Ｌ、５Ｒにおけるキャリアのチャネル移動度を向上するという観点からは、２°以下であってよく、また、１°以下であってもよい。言い換えると、図１（ａ）に示すように、オフ角上流側のトレンチ側壁５Ｌと（０００１）ジャスト面との角度をθＬとし、オフ角下流側のトレンチ側壁５Ｒと（０００１）ジャスト面との角度をθＲとすると、角度θＬ、θＲは、８６°以上且つ９４°以下であってもよい。また、角度θＬ、θＲは、８８°以上且つ９２°以下であってもよく、８９°以上且つ９１°以下であってもよい。すなわち、角度θＬ、θＲの｛１１－２０｝ジャスト面からのずれは、４°以下であってもよく、２°以下であってもよく、また、１°以下であってもよい。また、第１の角θ１が鈍角でなくてもよく、第１の角θ１と第２の角θ２とが異なる角度の鋭角であってもよい。また、オフ角下流側のトレンチ側壁５Ｒとオフ角上流側のトレンチ側壁５Ｌとが略平行に形成されていなくてもよい。
　また、オフ角下流側のトレンチ側壁５Ｒ（第１の側壁）の少なくとも一部、及びオフ角上流側のトレンチ側壁５Ｌ（第２の側壁）の少なくとも一部において、｛１１－２０｝ジャスト面に対する方位のずれは、共にオフ角を基準として、該オフ角よりも小さくてもよい。ここで、トレンチ側壁５Ｒの少なくとも一部及びトレンチ側壁５Ｌの少なくとも一部は、例えば、トレンチ側壁５Ｒ及びトレンチ側壁５Ｌにおけるボディ領域３に形成される領域であってもよい。
　トレンチ５の上部コーナ部５Ｔは、トレンチの５の内側に向かって下方に傾斜している。トレンチ５内には、少なくともトレンチ５の側壁部分を覆うようにゲート絶縁膜８が形成されている。上述したように、ＭＩＳＦＥＴの場合、トレンチ５の側壁部分のうち、ボディ領域３におけるゲート絶縁膜８との界面（ＭＩＳ界面）の近傍領域がチャネル領域となる。ゲート絶縁膜８は、例えば、熱酸化により形成されたシリコン酸化膜又は窒素（Ｎ）を含むシリコン酸化膜等のいわゆる熱酸化膜であってもよく、また、堆積絶縁膜であってもよい。
　トレンチ５の内側のゲート絶縁膜８上には、ゲート電極９が形成されている。ゲート電極９は、少なくともボディ領域３と対向する領域を覆うように形成されていればよい。ここでは、一例として、ゲート電極９がトレンチ５を埋め込むように形成されている。従って、ゲート電極９とＳｉＣ層２とは、ゲート絶縁膜８によって絶縁されている。
　ＳｉＣ層２の上には、ボディ領域３及びソース領域４の両方と接するように、ボディ領域３及びソース領域４に対して共通の電位を印加するソース電極１０が配置されている。また、基板１におけるＳｉＣ層２と反対側の面（裏面）上には、ドレイン電極１１が配置されている。
　半導体装置１００は、以上の構成を有するトレンチ型ＭＩＳＦＥＴである。従って、ソース電極１０がアース（接地）電位と接続され、ゲート電極９に閾値電圧よりも低いバイアス電圧が印加されている場合に、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３におけるゲート絶縁膜８とのＭＩＳ界面の近傍領域に正孔が誘起された蓄積状態となる。この状態では、伝導キャリアである電子の経路が遮断されるので電流は流れない（オフ状態）。
　これに対し、ゲート電極９に閾値電圧以上のバイアス電圧を印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３におけるゲート絶縁膜８とのＭＩＳ界面の近傍領域に電子が誘起されて反転状態となり、反転層が形成される。その結果、ソース電極１０、ソース領域４、ボディ領域３に形成され且つゲート絶縁膜８と接する反転層（図示せず）、ドリフト領域２ｄ、基板１及びドレイン電極１１の順にキャリア（電子）が流れる（オン状態）。
　本実施形態に係る半導体装置１００は、オフ角上流側のトレンチ側壁５Ｌとオフ角下流側のトレンチ側壁５Ｒとの双方が、｛１１－２０｝ジャスト面に近い面を有している。このため、トレンチ５の互いに対向する両側壁のＭＩＳ界面において、キャリアの高いチャネル移動度を確保することができる。その結果、オン抵抗が小さく、大電流を流すことができるトレンチ型ＭＩＳＦＥＴを実現することができる。
　また、本実施形態に係る半導体装置１００は、トレンチ５の形状によって両側壁のＭＩＳ界面が改善されるため、例えばエピタキシャル成長の安定化を目的として所望のオフ角の基板１を採用することができる。例えば、エピタキシャル膜に生成される三角欠陥等の結晶欠陥を低減する目的で、オフ角が比較的に大きい基板１を用いる場合であっても、上記のようなトレンチ５の形状を採用することにより、トレンチ５の両側壁のＭＩＳ界面におけるキャリアの移動度を向上させることができる。言い換えると、エピタキシャル成長の安定化と、キャリア移動度の向上とを両立すること
ができる。
　－半導体装置の製造方法－
　以下に、本実施形態に係る半導体装置の製造方法について図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）及び図４（ｂ）を参照しながら説明する。
　まず、図２（ａ）に示すように、オフ角θを有する基板１の主面上に、ドリフト領域２ｄ、ボディ領域３及びソース領域４を含むＳｉＣ層２を形成する。基板１の一例として、（０００１）面から４°のオフ角を有する第１導電型（ｎ型）の４Ｈ－ＳｉＣ基板を用いる。オフ方向は、例えば＜１１－２０＞方向とする。このような基板１の（０００１）Ｓｉ面の上に、エピタキシャル成長が可能な、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって、ｎ型のＳｉＣ層２を形成する。ＳｉＣ層２は、例えば、キャリア濃度が８×１０１５ｃｍ－３であり、厚さが１２μｍである。ｎ型のドーパントには、例えば窒素（Ｎ）イオンを用いることができる。
　続いて、ＳｉＣ層２の上部に、第２導電型（ｐ型）のボディ領域３を形成する。ボディ領域３は、例えば、キャリア濃度が１×１０１８ｃｍ－３であり、厚さが１．２μｍである。ボディ領域３を形成するには、例えば、ＳｉＣ層２にｐ型のドーパントである、例えばアルミニウム（Ａｌ）イオン等をイオン注入する。ＳｉＣ層２のうち、ボディ領域３が形成された部分を除く領域がドリフト領域２ｄとなる。なお、ボディ領域３は、ｎ型のＳｉＣ層２の上に、ｐ型ドーパントであるトリメチルアルミニウム（ＴＭＩ）等を供給しながらエピタキシャル成長により形成してもよい。
　続いて、ボディ領域３の上部に、ｎ型のソース領域４を選択的に形成する。ソース領域４は、例えば、キャリア濃度が５×１０１９ｃｍ－３であり、厚さが０．６μｍである。ソース領域４を形成するには、例えば、ＳｉＣ層２の上に形成された酸化シリコン又はポリシリコン等からなるマスク膜（図示せず）を用い、ｎ型のドーパントであるＮイオン等をボディ領域３に注入する。その後、例えば、不活性ガス雰囲気で且つ１７００℃の温度下において、３０分程度のアニール処理を行なう。このアニール処理により、ボディ領域３及びソース領域４に注入された不純物イオンが活性化される。
　次に、図２（ｂ）に示すように、ＳｉＣ層２にトレンチ５を形成する。ここでは、トレンチ５を、ソース領域４及びボディ領域３を貫通して、ドリフト領域２ｄにトレンチ５の底部が達するように形成する。
　具体的には、まず、リソグラフィ法及びエッチング法により、例えばプラズマ酸化膜等からなり、ソース領域４の上にトレンチ形成用の開口パターンを有するマスク膜（図示せず）を形成する。このマスク膜を用いて、反応性イオンエッチング（Reactive Ion  Etching：ＲＩＥ）を行う。これにより、ＳｉＣ層２に、例えば深さが１．５μｍで且つ幅が１μｍのトレンチ５が形成される。トレンチ５は、例えば基板１のオフ方向と垂直に交差するように形成されている。従って、トレンチ５の側壁には｛１１－２０｝面に近い面が形成される。
　なお、図２（ｂ）では、トレンチ５の側壁が基板１の主面に対して上方に広がる順テーパ状となっているが、トレンチ５の側壁は、基板１の主面に対して垂直であってもよく、また、下方に広がる逆テーパ状となっていてもよい。また、図１０（ｂ）に示したように、基板のオフ方向が＜１－１００＞方向の場合は、トレンチ５の側壁に｛１－１００｝面が形成されるように、トレンチ５を形成してもよい。
　一例として、図２（ｂ）に示すトレンチ５の側壁の基板１の主面に対するテーパ角を、オフ角上流側とオフ角下流側とで共に８５°とする。このときオフ角上流側のトレンチ側壁５Ｌ０と（０００１）ジャスト面との角度をθＬ０とし、オフ角下流側のトレンチ側壁５Ｒ０と（０００１）ジャスト面との角度をθＲ０とすると、θＬ０は８９°（テーパ角＋オフ角）となり、θＲ０は８１°（テーパ角－オフ角）となる。すなわち、｛１１－２０｝面は、（０００１）面に対して垂直（９０°）であるため、オフ角下流側のトレンチ側壁５Ｒ０は｛１１－２０｝面から９°ずれることとなる。
　次に、図３（ａ）に示すように、本実施形態の特徴である、トレンチ５の互いに対向する側壁部分の面方位を、例えば｛１１－２０｝面となるように矯正する。すなわち、ＳｉＣ層２に対してアニール処理を行うことにより、トレンチ５における側壁部分、上部コーナ部５Ｔ及び下部コーナ部５Ｂを構成する炭化珪素（ＳｉＣ）の一部を表面拡散させることにより、トレンチ５の対向する側壁の角度を矯正して、トレンチ５の側壁における面方位のずれを改善する。
　具体的には、例えば、ソース領域４、ボディ領域３及びドリフト領域２ｄを含むＳｉＣ層２が形成された基板１に対し、アルゴンガス（Ａｒ）雰囲気で、温度が１５５０℃、圧力が２００ｈＰａの条件下においてアニール処理を行なう。アニール時間は、例えば１６分間とする。
　このようなアニール処理によって、トレンチ５の側壁、上部コーナ部及び底部コーナ部を構成するＳｉＣの一部が表面拡散する。この表面拡散現象によって、トレンチ５の側壁には、安定な面としてジャスト面が出現し易い。その結果、オフ角上流側のトレンチ側壁５Ｌと（０００１）ジャスト面との角度θＬ、及びオフ角下流側のトレンチ側壁５Ｒと（０００１）ジャスト面との角度θＲを、８６°以上且つ９４°以下（ジャスト面から±４°以下）とすることができる。これにより、ジャスト面からの面方位のずれが小さい｛１１－２０｝面を形成することが可能となる。なお、最適なアニール処理条件では、角度θＬ、θＲを、８８°以上且つ９２°以下（ジャスト面から±２°以下）とすることが可能となり、より最適なアニール処理条件では、８９°以上且つ９１°以下（ジャスト面から±１°以下）とすることが可能となる。
　また、図３（ａ）に示すように、トレンチ５の互いに対向する側壁の面方位を矯正するアニール処理によって、トレンチ５の上部コーナ部５Ｔ及び下部コーナ部５Ｂは、共に丸みを帯びたラウンド形状となる。但し、アニール処理の温度が高過ぎたり、時間が長過ぎたりした場合には、トレンチ５の上部コーナ部５Ｔ及び下部コーナ部５Ｂの曲率半径が大きくなる。このため、上部コーナ部５Ｔのラウンド部分がトレンチ５の側壁のボディ領域３に達しないようにすることが好ましい。もし、ラウンド部分がトレンチ５の側壁のボディ領域３にまで達する場合は、ボディ領域３の面方位が部分的にずれるため、キャリアのチャネル移動度が低下することになる。
　なお、アニール処理の条件は、上述した条件に限定されない。例えば、ガス雰囲気として、アルゴンガス等の不活性ガス雰囲気、水素雰囲気若しくは塩素系ガス雰囲気、又はこれらの混合ガス雰囲気を用いてもよい。但し、好ましいのは、エッチング作用がなく、コスト面でも優れるアルゴンガス雰囲気である。
　また、アニール処理の温度についても、特に限定されないが、例えば、１５００℃以上且つ１６００℃以下とするのが良い。１５００℃以上の温度であれば、１時間以下の短時間でＳｉＣ層を十分に表面拡散させることができ、トレンチ５に面方位のずれが小さい側壁を形成することができる。
　具体的なアニール処理の条件は、トレンチ５の深さ及び幅をデバイス設計上の許容範囲に保つこと等を考慮して、適宜調整することが望ましい。
　さらに、アニール温度は、用いられる基板１の種類に応じて変更すればよい。例えば、窒化ガリウム（ＧａＮ）基板を用いる場合は、アニール処理の温度をＳｉＣ基板の場合よりも低い温度に設定してもよい。
　また、トレンチ５の側壁の面方位を所定の面方位、例えば｛１１－２０｝面に矯正する工程は、上述したアニール処理に限られない。すなわち、アニールによる表面拡散現象に限定されず、エッチングを利用してもよい。
　次に、図３（ｂ）に示すように、ゲート絶縁膜８をトレンチ５の少なくとも側壁上を覆うように形成する。具体的には、まず、側壁の角度が矯正されたトレンチ５を有する基板１を洗浄する。その後、例えば、基板１を熱酸化炉に入れて、ドライ酸化雰囲気で、温度が１２００℃で、０．５時間の熱酸化処理を行なう。これにより、ゲート絶縁膜８として、ボディ領域３の上面及びソース領域４の上面からトレンチ５の側壁上及び底面上にわたって、熱酸化膜であるシリコン酸化膜が形成される。なお、ゲート絶縁膜８は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法又はスパッタ法等によって形成した堆積絶縁膜であってもよい。
　次に、図４（ａ）に示すように、ゲート電極９を、トレンチ５の内部にゲート絶縁膜８を介して埋め込むように形成する。
　具体的には、まず、ＬＰ－ＣＶＤ（Low Pressure ＣＶＤ）法により、ゲート絶縁膜８が形成されたウエハ上の全面に、リン（Ｐ）がドープされたポリシリコン膜を、例えば１０００ｎｍの厚さに堆積する。続いて、例えば不活性ガス雰囲気で、１０００℃の温度で且つ６０秒間の急速アニール（Rapid Thermal Annealing：ＲＴＡ）処理を行なうことにより、ドープされたリンの活性化を行なう。その後、リソグラフィ法及びエッチング法により、ポリシリコン膜の上に、ゲート電極形成領域をマスクする、例えばレジスト膜（図示せず）を形成する。続いて、ＲＩＥ法により、レジスト膜をマスクとしてポリシリコン膜をエッチングすることにより、ゲート電極９を形成する。なお、ゲート電極９は、少なくともトレンチ５におけるボディ領域３と対向する領域に形成されていればよく、図３（ｂ）に示す形状に限られない。例えば、トレンチ５の内部の全体に埋め込まれない形状であってもよい。
　次に、図４（ｂ）に示すように、ゲート電極９から間隔をおき、且つボディ領域３及びソース領域４と接するようにソース電極１０を形成する。すなわち、ソース電極１０は、ＳｉＣ層２の上にボディ領域３とソース領域４とに跨るように配置される。
　具体的には、まず、ＣＶＤ法等により、層間絶縁膜（図示せず）をＳｉＣ層２及びゲート電極９を覆うように形成する。続いて、リソグラフィ法及びエッチング法により、層間絶縁膜に、ソース領域４とボディ領域３との境界部分を露出する開口部を設ける。その後、スパッタ法等により、層間絶縁膜に設けられた開口部に、例えばＴｉ等からなる導電膜を形成し、必要に応じてアニール処理を行う。これにより、ソース領域４及びボディ領域３とオーミック接触するソース電極１０を得ることができる。
　続いて、基板１の主面と反対側の裏面上に、例えばＴｉ等からなる導電膜を形成し、必要に応じてアニール処理を行って、ドレイン電極１１を形成する。なお、ソース電極１０とドレイン電極１１との形成順序は特に問われない。
　以上により、トレンチ型ＭＩＳＦＥＴである半導体装置１００を得ることができる。
　本実施形態に係る製造方法によると、オフ角を有する基板１にトレンチ５を形成した場合においても、オフ角上流側のトレンチ側壁５Ｌとオフ角下流側のトレンチ側壁５Ｒとの両方にジャスト面に近い面を形成することができる。これにより、トレンチ５の両側壁のＭＩＳ界面において、キャリアにおける高いチャネル移動度を確保することができる。その結果、オン抵抗が小さく、大電流を流すことが可能なトレンチ型ＭＩＳＦＥＴを製造することができる。
　また、本実施形態に係る製造方法によると、トレンチ５の互いに対向する側壁の面方位をアニール処理によって矯正するため、例えばエピタキシャル成長の安定化を目的として所望のオフ角の基板１を採用することができる。そのため、例えば、エピタキシャル膜に生成される三角欠陥等の結晶欠陥を低減する目的で、オフ角が比較的大きい基板１を用いる場合であっても、後のアニール処理によって、トレンチ５の両側壁のＭＩＳ界面におけるキャリアの移動度を高めることができる。言い換えると、エピタキシャル成長の安定化と、キャリア移動度の向上とを両立することができる。
　－製造方法の一変形例－
　以下、本実施形態に係る半導体装置の製造方法の一変形例として、図５（ａ）及び図５（ｂ）を参照しながら説明する。
　ＳｉＣ層２にトレンチ５を形成する工程において、ドライエッチング装置を用いる際に、試料１００Ａを平面電極６４の上に傾けて保持することにより、トレンチ５を試料１００Ａの主面に対して斜めに形成することが可能である。すなわち、ドライエッチングの際の電圧印加方向と基板１のｃ軸方向とがなす角が小さくなるように設定することにより、トレンチ５をｃ軸に沿った方向に形成することができる。
　図５（ａ）は、ドライエッチング装置に、ソース領域４の一部の上に例えばプラズマ酸化膜等のマスク層６１を形成した基板である試料１００Ａを傾けて保持する様子を表している。図５（ａ）に示すように、ドライエッチング装置として、チャンバの内部に配置された対向電極（アノード）６３と平面電極（カソード）６４とから構成される平行平板と、チャンバの外部に配置されたＲＦ発振器等を有するＲＩＥ装置を用いる。
　試料１００Ａは、平面電極６４の上に、角度θ０だけ傾けた土台６２を介して保持される。ここで、試料１００Ａは、該試料１００Ａの（０００１）ジャスト面が平行平板の表面と平行となるように、すなわち角度θ０と試料１００Ａにおける基板１のオフ角θとが一致するように土台６２の上に載置してもよい。ドライエッチング時には、プラズマ中の活性ガスであるプラスイオンが平面電極６４に対して垂直に入射して異方性エッチングが行われる。このとき、試料１００Ａは角度θ０だけ傾けて保持されているため、トレンチ５は、基板１００Ａの法線に垂直な方向ではなく、角度θ０だけ斜めにエッチングされる。
　図５（ｂ）に、ドライエッチング後の試料１００Ａの断面構成を示す。図５（ｂ）に示すように、本変形例に係るトレンチ５は、該トレンチ５の中心線がＳｉＣ層２の主面５２に対して斜めに形成される。このように、中心線が基板１のオフ角θと同程度に傾いたトレンチ５を形成することにより、トレンチ５の互いに対向する側壁の面方位のずれを均等に近づけることができる。
　具体的には、オフ角上流側のトレンチ側壁５Ｌ０と（０００１）ジャスト面との角度をθＬ０とし、オフ角下流側のトレンチ側壁５Ｒ０と（０００１）ジャスト面との角度をθＲ０とすると、角度θＬ０と角度θＲ０との面方位のずれ量を均等にすることができる。
　これにより、トレンチ５の互いに対向する側壁を矯正するために実施するアニール処理の時間を短縮することができる。
　以下、一実施例について図６（ａ）～図６（ｃ）を参照しながら説明する。ここでは、本開示の特徴であるトレンチの側壁の面方位の矯正工程について説明する。
　本発明者らは、鋭意研究を重ねた結果、トレンチ両側壁で面方位が異なるトレンチに対して、アニール処理を施すことにより、例えば、オフ角の方向が＜１１－２０＞方向の場合に、＜１－１００＞方向に延びるトレンチの互いに対向する両側壁に｛１１－２０｝ジャスト面を得られることを見出した。
　図６（ａ）は、アニール処理前のトレンチ５の断面のＳＥＭ写真である。図６（ａ）から分かるように、左側（オフ角上流側）のトレンチの側壁は、エッチング条件を最適化してテーパ角を合わせたことにより、ほぼ｛１１－２０｝面に近い面を得ることができている。これに対し、右側（オフ角下流側）のトレンチの側壁は｛１１－２０｝面から８°程度ずれている。なお、図中の破線は、｛１１－２０｝面を表している。
　図６（ｂ）は、図６（ａ）で示したトレンチに対し、アルゴン（Ａｒ）雰囲気において、温度が１５５０℃及び圧力が２００ｈＰａで、２分間のアニール処理を施した後の断面ＳＥＭ写真である。図６（ｂ）からは、右側（オフ角下流側）のトレンチの側壁の面方位のずれが改善され始めていることが確認できる。
　図６（ｃ）は、図６（ａ）で示したトレンチに対し、アルゴン（Ａｒ）雰囲気において、温度が１５５０℃及び圧力が２００ｈＰａで、１６分間のアニール処理を施した後の断面ＳＥＭ写真である。図６（ｃ）からは、右側（オフ角下流側）のトレンチの側壁においても、面方位のずれが大幅に改善し、ほぼ｛１１－２０｝面に近い面を得られていることが分かる。
　このような面方位の改善のメカニズムとしては、高温のアニール処理によるＳｉＣの表面拡散現象であると推定され、このＳｉＣの表面拡散現象によって、トレンチの側壁には安定な面として｛１１－２０｝面が出現すると考えられる。
　また、図６（ｂ）及び図６（ｃ）の写真から分かるように、トレンチの上部コーナ部及び底部コーナ部はいずれも丸みを帯びており、これらも表面拡散現象の１つである。なお、アニールの雰囲気には不活性ガスであるＡｒを使用しているため、エッチング作用は有さない。アニールの雰囲気としては、アルゴン（Ａｒ）に代えて、ヘリウム（Ｈｅ）又はネオン（Ｎｅ）等を用いることができる。なお、不活性ガスとして、窒素（Ｎ）を用いてもよいが、基板がＳｉＣの場合は、窒素がドーパントとなるので、アニール条件によっては、窒素がＳｉＣに取り込まれる場合がある。
　（一実施形態の第１変形例）
　以下、本実施形態の第１変形例に係る半導体装置について図７（ａ）及び図７（ｂ）を参照しながら説明する。
　図７（ａ）及び図７（ｂ）に示す第１変形例に係る半導体装置２００において、一実施形態に係る半導体装置１００と同一の構成要素には同一の符号を付し、その相違点を説明する。
　図７（ａ）に示すように、本変形例に係る半導体装置２００の特徴は、少なくともトレンチ５の側壁とゲート絶縁膜８との間に、第１導電型（ｎ型）のＳｉＣからなるチャネル層１２を有していることにある。さらに、オフ角上流側のトレンチ側壁５Ｌと（０００１）ジャスト面との角度をθＬとし、オフ角上流側のゲート絶縁膜８とチャネル層１２との界面（ＭＩＳ界面）と（０００１）ジャスト面との角度をθＬｃｅとし、オフ角下流側のトレンチ側壁５Ｒと（０００１）ジャスト面との角度をθＲとし、オフ角下流側のゲート絶縁膜８とチャネル層１２との界面（ＭＩＳ界面）と（０００１）ジャスト面との角度をθＲｃｅとしたときに、それぞれの角度θＬ、θＬｃｅ、θＲ及びθＲｃｅは、８６°以上且つ９４°以下に設定されている。これらの角度θＬ、θＬｃｅ、θＲ及びθＲｃｅは、８８°以上且つ９２°以下に設定されていてもよく、８９°以上且つ９１°以下に設定されていてもよい。すなわち、角度θＬ、θＬｃｅ、θＲ及びθＲｃｅの｛１１－２０｝ジャスト面からのずれは、４°以下であってもよく、２°以下であってもよく、また、１°以下であってもよい。
　チャネル層１２は、例えば、キャリア濃度が１×１０１８ｃｍ－３であり、厚さが２０ｎｍである。チャネル層１２は、化学気相成長法によるエピタキシャル膜であってもよい。エピタキシャル膜であれば、トレンチ５を形成した後のトレンチ５の表面の結晶性よりも良好な結晶性を有するため、キャリアのチャネル移動度の向上が期待できる。化学気相成長法のエピタキシャル膜の具体的な形成方法としては、ＣＶＤ装置を用いて、シリコン系ガスとして、例えばシラン（ＳｉＨ４）ガス、カーボン系ガスとして、例えばプロパン（Ｃ３Ｈ８）ガス、及びドーパントガスとして、ｎ型であれば、例えば窒素（Ｎ２）ガスを供給し、１５００℃以上且つ１６００℃以下の温度に加熱する。但し、これらの原料及び条件に限定されない。例えば、より広い温度範囲である１４５０℃以上且つ１６５０℃以下であっても、チャネル層１２をエピタキシャル成長させることは十分に可能である。
　また、ノーマリーオフ型のＭＩＳＦＥＴを作製する場合には、チャネル層１２の全てが、ボディ領域３とのｐｎ接合によって完全空乏化するように、キャリア濃度と厚さとを設定する必要がある。例えば、ボディ領域３のキャリア濃度が１×１０１８ｃｍ－３である場合には、チャネル層１２のキャリア濃度は２×１０１８ｃｍ－３であり、その厚さは２０ｎｍ程度であってもよい。また、ボディ領域３のキャリア濃度が１×１０１９ｃｍ－３である場合には、チャネル層のキャリア濃度は２×１０１８ｃｍ－３であり、その厚さは３５ｎｍ程度であってもよい。また、チャネル層１２は、単層構造又は積層構造のいずれでも構わない。なお、チャネル層１２の厚さは、ゲート閾値電圧の設計値によって適宜調整すればよい。
　以上説明した第１導電型（ｎ型）のチャネル層１２を含むＭＩＳＦＥＴは、蓄積型ＭＩＳＦＥＴと呼ばれ、チャネル層１２を備えない一実施形態に係るＭＩＳＦＥＴ（図１（ａ）及び図１（ｂ）を参照。）とは、動作が一部異なる。例えば、ゲート電極９に閾値電圧よりも低いバイアス電圧が印加されるオフ状態では、チャネル層１２とボディ領域３とのｐｎ接合によりチャネル層１２が空乏化した空乏状態となるので、電流が流れない（オフ状態）。また、ゲート電極９に閾値電圧以上のバイアス電圧が印加されるオン状態では、第１導電型のチャネル層１２に高濃度の電子が蓄積した蓄積状態となるので電流が流れる（オン状態）。
　以上により、チャネル層１２を有するトレンチ型ＭＩＳＦＥＴである半導体装置２００を得ることができる。
　第１変形例によると、オフ角を有する基板にトレンチを形成した場合においても、オフ角上流側のトレンチ側壁とオフ角下流側のトレンチの側壁の両方で｛１１－２０｝ジャスト面に近い面を有し、さらにトレンチの側壁のＭＩＳ界面に形成されるチャネル層の結晶性が優れている。このため、トレンチの両側壁部分において、キャリアのさらに高いチャネル移動度を確保することができる。その結果、オン抵抗が小さく、大電流を流すことが可能なトレンチ型ＭＩＳＦＥＴを実現することができる。
　（一実施形態の第２変形例）
　以下、一実施形態の第２変形例に係る半導体装置について図８（ａ）及び図８（ｂ）を参照しながら説明する。
　図８（ａ）及び図８（ｂ）に示す第２変形例に係る半導体装置３００において、第１変形例に係る半導体装置２００と同一の構成要素には同一の符号を付し、その相違点を説明する。
　図８（ａ）に示すように、第２変形例においても、第１変形例と同様に、少なくともトレンチ５の側壁とゲート絶縁膜８との間に、第１導電型（ｎ型）のＳｉＣからなるチャネル層１２が設けられている。
　また、本変形例においても、オフ角上流側のゲート絶縁膜８とチャネル層１２との界面（ＭＩＳ界面）と（０００１）ジャスト面との角度をθＬｃｅとし、オフ角下流側のゲート絶縁膜８とチャネル層１２との界面（ＭＩＳ界面）と（０００１）ジャスト面との角度をθＲｃｅとしたときに、それぞれの角度θＬｃｅ、θＲｃｅが８６°以上且つ９４°以下に設定されている。また、これらの角度θＬｃｅ、θＲｃｅは、８８°以上且つ９２°以下に設定されていてもよく、８９°以上且つ９１°以下に設定されていてもよい。
　第２変形例においては、その特徴として、半導体装置３００に設けられるトレンチ５におけるオフ角上流側のトレンチ側壁５Ｌと（０００１）ジャスト面との角度θＬと、オフ角下流側のトレンチ側壁５Ｒと（０００１）ジャスト面との角度θＲとは、その少なくとも一方が８６°以上且つ９４°以下の角度ではない。
　本変形例においても、一実施形態の製造方法と同様に、これらのトレンチ側壁５Ｌ、５Ｒの角度θＬ、θＲは、アニール処理によって、トレンチ５の側壁、上部コーナ部及び底部コーナ部のＳｉＣ層２の一部を表面拡散することにより、これらの角度θＬ、θＲを矯正して、各面方位のずれは改善されている。
　しかしながら、半導体装置の構造によっては、アニール処理を十分に実施できない場合がある。すなわち、本変形例のように、面方位のずれの改善量（矯正量）が不十分となる場合がある。
　そこで、本変形例においては、トレンチ５の側壁部分におけるオフ角上流側のチャネル層１２の膜厚と、オフ角下流側のチャネル層１２の膜厚とを非対称としたり、チャネル層１２におけるトレンチ５の深さ方向の膜厚分布を大きくしたりしている。これにより、オフ角上流側のゲート絶縁膜８とチャネル層１２とのＭＩＳ界面と（０００１）ジャスト面との角度θＬｃｅと、オフ角下流側のゲート絶縁膜８とチャネル層１２とのＭＩＳ界面と（０００１）ジャスト面との角度θＲｃｅを８６°以上且つ９４°以下に矯正している。チャネル層１２におけるＭＩＳ界面の近傍領域は、キャリアである電子が走行する割合が最も高いため、本変形例に係る構造であっても、キャリアのチャネル移動度の改善が可能となる。
　チャネル層１２は、第１変形例と同様に、ＣＶＤ装置を用いて、シリコン系ガスとして、例えばシランガス、カーボン系ガスとして、例えばプロパンガス、及びドーパントガスとして、ｎ型であれば、例えば窒素ガスを供給し、１５００℃以上且つ１６００℃以下の温度に加熱して形成することができる。このとき、成長時の圧力を高く設定したり、原料の供給量を多くしたりすれば、チャネル層１２の膜厚を変えることができる。例えば、圧力を３００ｈＰａとし、シランガスの供給量を３０ｍｌ／ｍｉｎ（０℃、１ａｔｍ）とすることができる。
　以上により、チャネル層１２を有するトレンチ型ＭＩＳＦＥＴである半導体装置３００を得ることができる。
　第２変形例によると、オフ角を有する基板にトレンチを形成した場合においても、トレンチの側壁部分におけるオフ角上流側のＭＩＳ界面及びオフ角下流側のＭＩＳ界面の両方で｛１１－２０｝ジャスト面に近い面を有し、さらにトレンチの側壁のＭＩＳ界面に形成されるチャネル層の結晶性が優れている。このため、トレンチの両側壁部分において、キャリアのさらに高いチャネル移動度を確保することができる。その結果、オン抵抗が小さく、大電流を流すことが可能なトレンチ型ＭＩＳＦＥＴを実現することができる。
　なお、本実施形態及びその変形例に係る各半導体装置は、導電型がｎ型、すなわち、キャリアが電子であるｎ型のＭＩＳＦＥＴとして説明したが、ｎ型に限られず、キャリアが正孔であるｐ型のＭＩＳＦＥＴとしてもよい。この場合には、本明細書において、第１導電型をｐ型と読み替え、第２導電型をｎ型と読み替えればよい。
　また、本実施形態及びその変形例に係る各半導体装置は、ＳｉＣ層とゲート電極との間にゲート絶縁膜を設けたＭＩＳＦＥＴ構造としたが、該ゲート絶縁膜を設けないＭＥＳＦＥＴ構造としてもよい。
　また、本実施形態及びその変形例に係る各半導体装置は、図９及び図１０に示すように、オフ基板におけるオフ方向と交差する方向にトレンチの延伸方向を設定したが、これに限られず、オフ方向と平行な方向又は実質的に平行な方向にトレンチの延伸方向を設定してもよい。
　また、以上に説明した実施形態及び変形例のいずれにおいても、基板とその上に形成する半導体層（ドリフト領域）とを互いに異なる導電型とすることにより、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を形成することができる。ＩＧＢＴの場合、上述したトレンチ型ＭＩＳＦＥＴにおけるソース電極１０、ドレイン電極１１及びソース領域４は、それぞれ順に、エミッタ電極、コレクタ電極及びエミッタ領域と呼ばれる。
　従って、本実施形態に係る半導体装置等において、ドリフト領域及びエミッタ領域の導電型をｎ型とし、基板及びボディ領域の導電型をｐ型とすると、ｎ型のＩＧＢＴを得ることができる。このとき、ｐ型基板とｎ型ドリフト領域との間に、ｎ型のバッファ層を配置してもよい。また、ドリフト領域及びエミッタ領域の導電型をｐ型とし、基板及びボディ領域の導電型をｎ型とすると、ｐ型のＩＧＢＴを得ることができる。このとき、ｎ型基板とｐ型ドリフト層との間に、ｐ型のバッファ層を配置してもよい。
　また、本実施形態及びその変形例においては、複数のユニットセルが並列に配列されている例を示したが、ユニットセルはどのように配置されていてもよい。
　また、本実施形態及びその変形例においては、各トレンチの平面形状を長方形状とし、複数のトレンチの長辺が互いに平行となるようにユニットセルを配置した。但し、トレンチの平面形状はこれに限られない。例えば、平面正方形状のトレンチであってもよい。この場合、トレンチの幅方向としては、いずれか一辺に沿う方向を考えればよい。
　また、本実施形態及びその変形例においては、基板が４Ｈ－ＳｉＣからなり、（０００１）Ｓｉ面を主面とし、該主面上にＳｉＣ層が形成される例を示した。しかし、（０００－１）Ｃ面上にＳｉＣ層を形成し、（０００１）Ｓｉ面にドレイン電極を形成してもよい。また、基板の主面における面方位を他の結晶面としてもよく、上記のＳｉ面又はＣ面の任意のオフカット面を基板の主面としてもよい。さらに、他のポリタイプのＳｉＣ基板を用いることも可能である。
　また、本明細書に添付した図面では、トレンチの側壁部分の一部であるボディ領域の全体において面方位のずれが抑制されるように描かれている。しかし、トレンチの側壁部分におけるボディ領域の一部のみで面方位のずれが抑制されても、キャリアのチャネル移動度を改善する効果を得ることは可能である。但し、この場合でも、トレンチの側壁部分におけるボディ領域の少なくとも２分の１の領域で面方位のずれが抑制されることが好ましい。
　さらに、ＳｉＣ基板に代えて、窒化ガリウム（ＧａＮ）又はダイヤモンド（Ｃ）等の他のワイドバンドギャップ半導体を用いた半導体装置に適用することも可能である。また、シリコン（Ｓｉ）を用いた半導体装置に適用することも可能である。
　また、本実施形態及びその変形例における構成部材の形状、大きさ、不純物濃度及び構成材料等の種々の構成要素は、本開示の趣旨を逸脱しない範囲において適宜変更可能である。
　本開示に係る半導体装置及びその製造方法は、例えばトレンチゲート型構造を有する半導体装置、より具体的には、ＥＶ（Electric Vehicle）若しくはＨＥＶ（Hybrid Electric Vehicle）等の車載用、又は産業機器用インバータに搭載するためのパワー半導体デバイス用途等において有用である。
　１　　基板
　２　　ＳｉＣ層
　２ｄ　ドリフト領域
　３　　ボディ領域
　４　　ソース領域
　５　　トレンチ
　５Ｂ　　下部コーナ部
　５Ｌ、５Ｌ０　　オフ角上流側のトレンチ側壁（第２の側壁）
　５Ｒ、５Ｒ０　　オフ角下流側のトレンチ側壁（第１の側壁）
　５Ｔ　　上部コーナ部
　８　　ゲート絶縁膜
　９　　ゲート電極
　１０　　ソース電極
　１１　　ドレイン電極
　１２　　チャネル層
　５２　　主面
　６１　　マスク層
　６２　　土台
　６３　　対向電極（アノード）
　６４　　平面電極（カソード）
　１００、２００、３００　　半導体装置
　１００Ａ　　試料

Claims (18)

  1. 　オフ角を有する基板と、
    　前記基板の主面上に配置され、第１導電型の第１の半導体領域を含み、底部が前記第１の半導体領域に位置するトレンチを有する半導体層と、
    　前記半導体層における前記トレンチの内部に配置されたゲート電極とを備え、
    　前記半導体層における前記トレンチは、前記基板の主面に対する法線方向と前記基板のｃ軸方向とに対して平行な断面において、オフ方向側の第１の側壁のうち少なくとも一部が前記基板の主面に対してなす第１の角が鈍角であり、前記第１の側壁に対向する第２の側壁のうち少なくとも一部が前記基板の主面に対してなす第２の角が鋭角である半導体装置。
  2. 　前記第１の側壁の前記少なくとも一部及び前記第２の側壁の前記少なくとも一部は共に、｛１１－２０｝面又は｛１－１００｝面に対する方位のずれが前記オフ角よりも小さい請求項１に記載の半導体装置。
  3. 　前記半導体層における前記トレンチの上部コーナ部の上面は、前記トレンチの内側に向かって下方に傾斜している請求項１又は２に記載の半導体装置。
  4. 　前記半導体層における前記トレンチの側壁と前記ゲート電極との間に配置されたゲート絶縁膜をさらに備え、
    　前記半導体層は、前記第１の半導体領域であるドリフト領域と、前記ドリフト領域の上に配置された第２導電型のボディ領域と、前記ボディ領域の上部に配置された第１導電型の第２の半導体領域とを有し、
    　前記トレンチは、前記第２の半導体領域及び前記ボディ領域を貫通して前記ドリフト領域に達しており、
    　前記第１の側壁の前記少なくとも一部及び前記第２の側壁の前記少なくとも一部には、前記ボディ領域が配置されている請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記基板における前記半導体層と反対側の面上に配置されたドレイン電極と、
    　前記第２の半導体領域上及び前記ボディ領域上に配置されたソース電極とをさらに備え、
    　前記第２の半導体領域は、ソース領域であり、
    　前記基板は、第１導電型を有している請求項４に記載の半導体装置。
  6. 　前記半導体層における前記トレンチの前記第１の側壁の前記少なくとも一部及び前記第２の側壁の前記少なくとも一部は共に、｛１１－２０｝面又は｛１－１００｝面に対する方位のずれが４°以下である請求項１に記載の半導体装置。
  7. 　前記半導体層は、少なくとも前記ボディ領域と前記ゲート絶縁膜との間に配置された第１導電型の半導体からなるチャネル層を含む請求項４から６のいずれか１項に記載の半導体装置。
  8. 　前記チャネル層は、前記第１の側壁上の厚さと前記第２の側壁上の厚さとが互いに異なる請求項７に記載の半導体装置。
  9. 　オフ角を有する基板の主面上に、第１導電型の第１の半導体領域を含む半導体層を形成する工程と、
    　前記半導体層に、底部が前記第１の半導体領域に達するトレンチを形成する工程と、
    　前記トレンチを形成した後に、前記半導体層に対してアニール処理を行う工程とを備え、
    　前記アニール処理を行う工程において、
    　前記半導体層における前記トレンチの上部コーナ部の上面を、前記トレンチの内側に向かって下方に傾斜させ、且つ、
    　前記トレンチの側壁のうち、前記基板の主面に対する法線方向と前記基板のｃ軸方向とに対して平行な断面におけるオフ方向側の第１の側壁を、所定の面方位に近づくように矯正することにより、前記断面において、前記第１の側壁のうち少なくとも一部が前記基板の主面に対してなす第１の角が鈍角となり、前記第１の側壁に対向する第２の側壁のうち少なくとも一部が前記基板の主面に対してなす第２の角が鋭角となる半導体装置の製造方法。
  10. 　前記アニール処理を行う工程よりも後に、
    　前記トレンチの側壁を覆うようにゲート絶縁膜を形成する工程と、
    　前記トレンチの内部の前記ゲート絶縁膜の上にゲート電極を形成する工程とをさらに備え、
    　前記半導体層は、前記第１の半導体領域であるドリフト領域と、前記ドリフト領域の上に形成された第２導電型のボディ領域と、前記ボディ領域の上部に形成された第１導電型の第２の半導体領域とを有しており、
    　前記トレンチは、前記第２の半導体領域及び前記ボディ領域を貫通して前記ドリフト領域に達しており、
    　前記第１の側壁の前記少なくとも一部及び前記第２の側壁の前記少なくとも一部には、前記ボディ領域が形成される請求項９に記載の半導体装置の製造方法。
  11. 　前記基板における前記半導体層と反対側の面上にドレイン電極を形成する工程と、
    　前記第２の半導体領域及び前記ボディ領域の上に跨がるようにソース電極を形成する工程とをさらに備え、
    　前記第２の半導体領域は、ソース領域であり、
    　前記基板は、第１導電型を有している請求項１０に記載の半導体装置の製造方法。
  12. 　前記トレンチを形成する工程において、
    　前記トレンチはドライエッチングによって形成され、当該ドライエッチングの際の電圧印加方向と前記基板のｃ軸方向とがなす角が、前記オフ角よりも小さくなるように設定される請求項９に記載の半導体装置の製造方法。
  13. 　前記アニール処理は、不活性ガス雰囲気で行う請求項９に記載の半導体装置の製造方法。
  14. 　前記アニール処理は、１５００℃以上且つ１６００℃以下で行う請求項９に記載の半導体装置の製造方法。
  15. 　前記ゲート絶縁膜を形成する工程よりも前であって、前記アニール処理を行う工程よりも後に、前記トレンチの側壁上に、第１導電型の半導体からなるチャネル層を形成する工程をさらに備えている請求項１０に記載の半導体装置の製造方法。
  16. 　前記チャネル層を形成する工程において、
    　前記チャネル層は、前記トレンチの側壁部分における前記ゲート絶縁膜と前記チャネル層との界面のうち、前記オフ方向で対向する面は、｛１１－２０｝面又は｛１－１００｝に対する方位のずれが４°以下となるように形成される請求項１５に記載の半導体装置の製造方法。
  17. 　前記ｃ軸方向は、＜０００１＞方向であり、
    　前記オフ方向は、＜１１－２０＞方向又は＜１－１００＞方向である請求項９から１６のいずれか１項に記載の半導体装置の製造方法。
  18. 　前記基板及び前記半導体層は、炭化珪素により構成されている請求項９から１７のいずれか１項に記載の半導体装置の製造方法。
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