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WO2013105473A1 - 半導体装置、表示装置および半導体装置の製造方法 - Google Patents

半導体装置、表示装置および半導体装置の製造方法 Download PDF

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WO2013105473A1
WO2013105473A1 PCT/JP2012/084178 JP2012084178W WO2013105473A1 WO 2013105473 A1 WO2013105473 A1 WO 2013105473A1 JP 2012084178 W JP2012084178 W JP 2012084178W WO 2013105473 A1 WO2013105473 A1 WO 2013105473A1
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outer edge
layer
oxide semiconductor
semiconductor device
drain electrode
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PCT/JP2012/084178
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明博 織田
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Original Assignee
Sharp Corp
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Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device including an oxide semiconductor TFT.
  • the present invention also relates to a display device including such a semiconductor device and a method for manufacturing such a semiconductor device.
  • the polycrystalline silicon TFT Since the mobility of electrons and holes in the polycrystalline silicon film is higher than that of the amorphous silicon film, the polycrystalline silicon TFT has a higher on-current than the amorphous silicon TFT and can operate at high speed. Therefore, when an active matrix substrate is formed using a polycrystalline silicon TFT, the polycrystalline silicon TFT can be used not only as a switching element but also in a peripheral circuit such as a driver. Therefore, there is an advantage that part or all of peripheral circuits such as a driver and the display portion can be integrally formed on the same substrate. Further, there is an advantage that the pixel capacity of a liquid crystal display device or the like can be charged with a shorter switching time.
  • polycrystalline silicon TFTs are mainly used for medium-sized and small-sized liquid crystal display devices.
  • the amorphous silicon TFT is preferably used for an active matrix substrate of a device that requires a large area. Despite having a lower on-current than polycrystalline silicon TFTs, amorphous silicon TFTs are used in many active matrix substrates of liquid crystal televisions.
  • amorphous silicon TFT the mobility of the amorphous silicon film is low (specifically, it is 0.5 cm 2 / Vs or less), so that there is a limit to its high performance.
  • Liquid crystal display devices such as liquid crystal televisions are strongly required to have high image quality and low power consumption in addition to an increase in size, and it is difficult for amorphous silicon TFTs to sufficiently meet such requirements.
  • liquid crystal display devices have been strongly demanded to have a high performance such as a driver monolithic substrate for narrow frame and cost reduction, and a built-in touch panel function. It is difficult to fully meet the requirements.
  • Patent Documents 1 and 2 propose forming an active layer of a TFT using an oxide semiconductor film such as zinc oxide.
  • a TFT is called an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon (for example, about 10 cm 2 / Vs). For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the oxide semiconductor film may be easily damaged in the manufacturing process, and the transistor characteristics may be deteriorated.
  • dry etching using a halogen gas such as a fluorine gas or a chlorine gas is generally performed when the source / drain electrodes are formed by patterning.
  • a halogen gas such as a fluorine gas or a chlorine gas
  • the oxide semiconductor film is exposed to a halogen plasma, so that oxygen is detached from the oxide semiconductor film, and thus the characteristics deteriorate (for example, the off characteristics deteriorate due to the low resistance of the channel). Will occur.
  • Patent Documents 1 and 2 propose that an insulating film (channel protective film) functioning as an etch stop is formed on the channel region of an active layer formed from an oxide semiconductor. Yes.
  • FIG. 13 shows a cross-sectional structure of a conventional oxide semiconductor TFT 10A having a channel protective film.
  • the oxide semiconductor TFT 10A includes a substrate 1, a gate electrode 11 provided on the substrate 1, a gate insulating film 12 covering the gate electrode 11, an oxide semiconductor layer 13 formed on the gate insulating film 12, and an oxide semiconductor TFT 10A.
  • a channel protective film 16 formed on the channel region of the physical semiconductor layer 13 and a source electrode 14 and a drain electrode 15 provided on the oxide semiconductor layer 13 are provided.
  • the source electrode 14 and the drain electrode 15 are each electrically connected to the oxide semiconductor layer 13.
  • the channel region of the oxide semiconductor layer 13 is formed by the channel protective film 16. Protected. Therefore, damage to the channel region of the oxide semiconductor layer 13 can be prevented.
  • An oxide semiconductor film has a characteristic that the carrier concentration in the film changes greatly due to adsorption of moisture. Therefore, when the oxide semiconductor TFT is left in an environment of high temperature and high humidity, moisture is diffused to the channel region, so that transistor characteristics are greatly deteriorated.
  • Patent Document 3 proposes a technique for suppressing the adsorption of moisture to the oxide semiconductor layer of the oxide semiconductor TFT.
  • FIGS. 14A and 14B show an oxide semiconductor TFT 10B disclosed in Patent Document 3.
  • FIG. 14A is a plan view schematically showing the oxide semiconductor TFT 10B
  • FIG. 14B is a cross-sectional view taken along the line 14B-14B ′ in FIG.
  • the gate insulating film 12 has a stacked structure including a silicon nitride layer 12c and a silicon oxide layer 12d formed on the silicon nitride layer 12c.
  • the silicon oxide layer 12 d is selectively formed only in a region corresponding to the oxide semiconductor layer 13. That is, the gate insulating film 12 is a multilayer in only a region corresponding to the oxide semiconductor layer 13 and a single layer in other regions.
  • the source electrode 14, drain electrode 15, and channel protective film 16 Covered by.
  • the channel protective film 16 has a three-layer structure in which a first layer 16c, a second layer 16d, and a third layer 16e are stacked in this order.
  • the first layer 16c, the second layer 16d, and the third layer 16e are each an aluminum oxide layer, a silicon nitride layer, or a silicon oxynitride layer, and at least one of the second layer 16d and the third layer 16e. Is an aluminum oxide layer or a silicon nitride layer.
  • the oxide semiconductor TFT 10B In the oxide semiconductor TFT 10B, the upper and side surfaces of the oxide semiconductor layer 13 and the side surface of the silicon oxide layer 12d are covered with the source electrode 14, the drain electrode 15, and the channel protective film 16 on the silicon nitride layer 12c. As a result, the adsorption of moisture to the oxide semiconductor layer 13 is suppressed. In the oxide semiconductor TFT 10B, since the silicon oxide layer 12d is formed in the region corresponding to the oxide semiconductor layer 13, a good device interface between the silicon oxide layer 12d and the oxide semiconductor layer 13 is obtained. And the formation of lattice defects in the oxide semiconductor layer 13 can be suppressed.
  • the upper surface and the side surface of the oxide semiconductor layer 13 are simply formed by the source electrode 14, the drain electrode 15, and the channel protective film 16 as in the technique disclosed in Patent Document 3. It was found that the adsorption of moisture to the oxide semiconductor layer 13 cannot be sufficiently suppressed only by covering.
  • the channel protective film 16 needs to include an aluminum oxide layer or a silicon nitride layer.
  • Aluminum oxide is difficult to process, and the silicon nitride layer itself tends to cause fixed charges (which is one of the factors that degrade transistor characteristics).
  • the silicon oxide layer 12d is etched so that the gate insulating film 12 is a multilayer (only a single layer in other regions) only in a region corresponding to the oxide semiconductor layer 13. An extra process is required, and the manufacturing cost increases.
  • the present invention has been made in view of the above problems, and an object thereof is to improve the reliability of a semiconductor device including an oxide semiconductor TFT with a relatively simple configuration.
  • a semiconductor device includes a substrate, a gate electrode provided on the substrate, a gate insulating film formed on the gate electrode, a channel region formed on the gate insulating film, An island-shaped oxide semiconductor layer having a first contact region and a second contact region located on both sides of the channel region; a source electrode electrically connected to the first contact region; A drain electrode electrically connected to the two contact regions, a protective film provided on and in contact with the oxide semiconductor layer, and formed between the oxide semiconductor layer and the source and drain electrodes; And the upper surface and the side surface of the oxide semiconductor layer are covered with the source electrode, the drain electrode, and the protective film, and from the normal direction of the substrate surface
  • the shortest distance from the outer edge of the first contact region to the outer edge of the source electrode and the shortest distance from the outer edge of the second contact region to the outer edge of the drain electrode are 1.5 ⁇ m to 4.5 ⁇ m, respectively. is there.
  • regulated along a channel length direction is 1.5 micrometers or more and 4.5 micrometers or less, respectively.
  • regulated along a channel width direction is 1.5 micrometers or more and 4.5 micrometers or less, respectively.
  • the shortest distance when viewed from the normal direction of the substrate surface, the shortest distance from the outer edge of the first contact region to the outer edge of the source electrode and from the outer edge of the second contact region to the outer edge of the drain electrode.
  • the shortest distance is 2.0 ⁇ m or more and 3.5 ⁇ m or less, respectively.
  • the protective film includes an oxide layer.
  • the protective film includes a silicon oxide layer.
  • the protective film does not include an aluminum oxide layer and a silicon nitride layer.
  • the gate insulating film is a single layer or a multilayer over substantially the whole.
  • the semiconductor device described above further includes a passivation film formed to cover the source electrode and the drain electrode, and the passivation film includes a silicon oxide layer and a silicon oxide layer. And a silicon nitride layer formed on the substrate.
  • the semiconductor device described above is an active matrix substrate.
  • a display device includes the semiconductor device described above.
  • a method of manufacturing a semiconductor device includes: (A) a step of forming a gate electrode on a substrate; (B) a step of forming a gate insulating film so as to cover the gate electrode; ) Forming an island-shaped oxide semiconductor layer on the gate insulating film; (D) forming a protective film having first and second openings on the oxide semiconductor layer; ) Forming a source electrode electrically connected to the oxide semiconductor layer through the first opening and a drain electrode electrically connected to the oxide semiconductor layer through the second opening
  • the step (D) and the step (E) are performed such that the upper surface and the side surface of the oxide semiconductor layer are covered with the source electrode, the drain electrode, and the protective film.
  • the step (E) When viewed from the normal direction of the substrate surface, the shortest distance from the outer edge of the first opening to the outer edge of the source electrode and the shortest distance from the outer edge of the second opening to the outer edge of the drain electrode are 1 respectively. It is executed so that it is 5 ⁇ m or more and 4.5 ⁇ m or less.
  • the reliability of a semiconductor device including an oxide semiconductor TFT can be improved with a relatively simple configuration.
  • FIGS. 5A to 5C are process cross-sectional views for explaining a method for manufacturing the thin film transistor 10.
  • FIGS. 5A to 5C are process cross-sectional views for explaining a method for manufacturing the thin film transistor 10.
  • FIGS. (A)-(c) is a top view corresponding to a part of process of the process shown in FIG.3 and FIG.4.
  • FIG. 6 It is a top view which shows typically the thin-film transistor 10C of a comparative example.
  • (A) And (b) is a figure which shows typically the thin-film transistor 10C, and is sectional drawing along the 7A-7A 'line and 7B-7B' line in FIG. 6, respectively.
  • FIG. 1 It is a graph which shows the relationship between the overlap length about the source electrode 14 and the drain electrode 15, and the variation
  • (A) and (b) are diagrams schematically showing another configuration of the thin film transistor 10, and are cross-sectional views taken along lines 2A-2A 'and 2B-2B' in FIG. 1, respectively.
  • (A) and (b) are diagrams schematically showing still another configuration of the thin film transistor 10, and are cross-sectional views taken along lines 2A-2A 'and 2B-2B' in FIG. 1, respectively.
  • (A) is a top view which shows typically the oxide semiconductor TFT10B currently disclosed by patent document 3,
  • (b) is sectional drawing along the 14B-14B 'line
  • a semiconductor device includes a thin film transistor (oxide semiconductor TFT) having an active layer formed of an oxide semiconductor.
  • the semiconductor device according to the present invention only needs to include at least one oxide semiconductor TFT, and may be various substrates, various display devices, and various electronic devices including such a TFT.
  • an active matrix substrate (TFT substrate) for a display device for example, a liquid crystal display device
  • FIG. 1 is a plan view schematically showing the thin film transistor 10.
  • 2A and 2B are cross-sectional views taken along lines 2A-2A 'and 2B-2B' in FIG. 1, respectively. In FIG. 1, some components are omitted.
  • the thin film transistor 10 is provided on a substrate (typically a transparent substrate) 1 of a semiconductor device.
  • the substrate 1 is insulative and is, for example, a glass substrate.
  • the thin film transistor 10 includes a gate electrode 11 provided on the substrate 1, a gate insulating film 12 formed on the gate electrode 11, an island-shaped oxide semiconductor layer 13 formed on the gate insulating film 12, an oxidation film A source electrode 14 and a drain electrode 15 electrically connected to the physical semiconductor layer 13;
  • the thin film transistor 10 is a protective film 16 provided in contact with the oxide semiconductor layer 13, and is a protective film (channel protection) formed between the oxide semiconductor layer 13 and the source electrode 14 and the drain electrode 15. Film) 16.
  • a passivation film 17 is formed so as to cover the thin film transistor 10.
  • the gate insulating film 12 has a laminated structure including a first insulating layer 12a and a second insulating layer 12b formed from different insulating materials.
  • the source electrode 14 and the drain electrode 15 are in contact with the upper surface of the oxide semiconductor layer 13.
  • a region 13 s in contact with the source electrode 14 is called a “first contact region” or “source region”
  • a region 13 d in contact with the drain electrode 15 is called a “second contact region” or “drain region”.
  • a region 13c of the oxide semiconductor layer 13 that overlaps with the gate electrode 11 and is located between the source region 13s and the drain region 13d is referred to as a “channel region”.
  • the oxide semiconductor layer 13 includes a channel region 13c, and a first contact region 13s and a second contact region 13d located on both sides of the channel region 13c, and the source electrode 14 and the drain electrode 15 are respectively
  • the oxide semiconductor layer 13 is electrically connected to the source region 13s and the drain region 13d.
  • channel length direction the direction DL parallel to the direction of current flow through the channel region 13c
  • channel width direction the direction DW orthogonal to the channel length direction
  • the upper surface and the side surface of the oxide semiconductor layer 13 are covered with the source electrode 14, the drain electrode 15, and the protective film 16. ing.
  • the protective film 16 is omitted in FIG. 1, portions of the upper surface and side surfaces of the oxide semiconductor layer 13 that are not covered with the source electrode 14 and the drain electrode 15 are covered with the protective film 16. .
  • the shortest distance from the outer edge of the first contact region 13s to the outer edge of the source electrode 14 and the outer edge of the second contact region 13d to the drain electrode 15 is set within a predetermined range. Specifically, these shortest distances are 1.5 ⁇ m or more and 4.5 ⁇ m or less, respectively.
  • OVL1 is 1.5 ⁇ m or more and 4.5 ⁇ m or less.
  • the distance from the outer edge of the second contact region 13d to the outer edge of the drain electrode 15 is a distance defined along the channel length direction DL (hereinafter referred to as “overlap length in the channel length direction DL for the drain electrode 15”).
  • OVL2 is also 1.5 ⁇ m or more and 4.5 ⁇ m or less.
  • the distance from the outer edge of the first contact region 13 s to the outer edge of the source electrode 14 and a distance defined along the channel width direction DW (hereinafter referred to as “overlap in the channel width direction DW for the source electrode 14”).
  • OVW1 is 1.5 ⁇ m or more and 4.5 ⁇ m or less.
  • the distance from the outer edge of the second contact region 13d to the outer edge of the drain electrode 15 is a distance defined along the channel width direction DW (hereinafter referred to as “overlap length in the channel width direction DW for the drain electrode 15”).
  • OVW2 is not less than 1.5 ⁇ m and not more than 4.5 ⁇ m.
  • the upper surface and the side surface of the oxide semiconductor layer 13 are not only covered with the source electrode 14, the drain electrode 15, and the protective film 16, but also the source electrode 14 and the drain electrode. 15 is laid out so that the overlap lengths OVL1, OVL2, OVW1, and OVW2 are 1.5 ⁇ m or more and 4.5 ⁇ m or less.
  • the overlap lengths OVL1, OVL2, OVW1, and OVW2 are preferably 2.0 ⁇ m or more and 3.5 ⁇ m or less.
  • the shortest distance from the outer edge of the first contact region 13s to the outer edge of the source electrode 14 and the shortest distance from the outer edge of the second contact region 13d to the outer edge of the drain electrode 15 are respectively It is preferable that they are 2.0 micrometers or more and 3.5 micrometers or less.
  • FIGS. 3A to 3C and FIGS. 4A to 4C are process cross-sectional views for explaining a method of manufacturing the thin film transistor 10.
  • FIG. 5A to 5C are plan views corresponding to some of the steps shown in FIGS. 3 and 4.
  • FIG. 5A to 5C are plan views corresponding to some of the steps shown in FIGS. 3 and 4.
  • a gate electrode 11 is formed on a transparent substrate 1.
  • the gate electrode 11 can be formed by depositing a metal film (conductive film) on the substrate 1 by sputtering or the like and then patterning the metal film by photolithography.
  • a metal film conductive film
  • a gate insulating film 12 is formed so as to cover the gate electrode 11.
  • the gate insulating film 12 can be formed using, for example, a CVD method.
  • a SiNx layer having a thickness of 100 nm to 500 nm is formed as the first insulating layer 12a of the gate insulating film 12
  • a SiOx layer having a thickness of 10 nm to 100 nm is formed thereon as the second insulating layer 12b.
  • an island-shaped oxide semiconductor layer 13 is formed on the gate insulating film 12.
  • an In—Ga—Zn—O-based semiconductor hereinafter abbreviated as “IGZO-based semiconductor”
  • IGZO-based semiconductor an In—Ga—Zn—O-based semiconductor
  • ZnO Zn—O based semiconductor
  • IZO In—Zn—O based semiconductor
  • ZTO Zn—Ti—O based semiconductor
  • the oxide semiconductor layer 13 is formed by forming an oxide semiconductor film made of an IGZO-based semiconductor with a thickness of 20 nm to 200 nm by sputtering and then patterning.
  • the IGZO-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • the IGZO semiconductor may be amorphous or crystalline.
  • As the crystalline IGZO-based semiconductor a crystalline IGZO-based semiconductor having a c-axis oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an IGZO-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • a protective film 16 functioning as an etch stop is formed on the oxide semiconductor layer 13.
  • an oxide layer specifically, a SiOx layer
  • a resist mask that covers a predetermined region of the SiOx layer is formed by photolithography.
  • a portion of the SiOx layer that is not covered with the resist mask is removed by etching, and then the resist mask is peeled off, whereby the protective film 16 is obtained.
  • the obtained protective film 16 includes a first opening 16a and a second opening in which the regions located on both sides of the region to be the channel region 13c in the oxide semiconductor layer 13 are exposed. 16b.
  • FIG. 5B also shows the positions of the first opening 16a and the second opening 16b (the protective film 16 itself is not shown in FIG. 5B).
  • a distance L (which is a channel length) between the first opening 16a and the second opening 16b is set to a desired value (typically 6.0 ⁇ m to 22.0 ⁇ m).
  • the source electrode 14 electrically connected to the oxide semiconductor layer 13 through the first opening 16 a and the second opening 16 b are formed.
  • a drain electrode 15 electrically connected to the oxide semiconductor layer 13 is formed.
  • a region in contact with the source electrode 14 in the first opening 16a becomes the first contact region 13s
  • a region in contact with the drain electrode 15 in the second opening 16b becomes the second contact region 13d.
  • the source electrode 14 and the drain electrode 15 can be formed, for example, by depositing a metal film (conductive film) by sputtering and patterning the metal film.
  • the conductive film to be the source electrode 14 and the drain electrode 15 a laminated layer in which a Ti layer having a thickness of 10 nm to 100 nm, an Al layer having a thickness of 50 nm to 400 nm, and a Ti layer having a thickness of 50 nm to 300 nm are laminated in this order. A film is formed.
  • the upper surface and side surfaces of the oxide semiconductor layer 13 are covered with the source electrode 14, the drain electrode 15, and the protective film 16. To be executed.
  • the step of forming the source electrode 14 and the drain electrode 15 includes the shortest distance from the outer edge of the first opening 16a to the outer edge of the source electrode 14 and the outer edge of the second opening 16b when viewed from the normal direction of the substrate surface. And the shortest distance from the outer edge of the drain electrode 15 to 1.5 ⁇ m to 4.5 ⁇ m. That is, this process is performed so that the overlap lengths OVL1, OVL2, OVW1, and OVW2 already described are 1.5 ⁇ m or more and 4.5 ⁇ m or less.
  • a passivation film 17 is formed, and then annealing is performed.
  • a SiOx layer having a thickness of 100 nm to 500 nm is formed by, for example, a CVD method, and then annealed at 350 ° C. for 0.5 to 2 hours in an air atmosphere. In this way, the thin film transistor 10 is obtained.
  • FIGS. 6 and 7 As a comparative example, a thin film transistor 10C shown in FIGS. 6 and 7 was produced.
  • 6 is a plan view schematically showing a thin film transistor 10C of a comparative example.
  • FIGS. 7A and 7B are cross sections taken along lines 7A-7A ′ and 7B-7B ′ in FIG. 6, respectively.
  • FIG. 7A ′ and 7B-7B ′ are cross sections taken along lines 7A-7A ′ and 7B-7B ′ in FIG. 6, respectively.
  • the thin film transistor 10C of the comparative example is different from the thin film transistor 10 of the example in the layout of the source electrode 14 and the drain electrode 15.
  • the width of the source electrode 14 and the drain electrode 15 along the channel width direction DW is larger than the width of the oxide semiconductor layer 13 along the channel width direction DW.
  • the source electrode 14 and the drain electrode 15 are provided so as to protrude beyond the region where the oxide semiconductor layer 13 is formed in the channel width direction DW.
  • the width of the source electrode 14 and the drain electrode 15 along the channel width direction DW is smaller than the width of the oxide semiconductor layer 13 along the channel width direction DW. In the DW, the source electrode 14 and the drain electrode 15 are provided so as not to protrude from the region where the oxide semiconductor layer 13 is formed.
  • the shortest distance from the outer edge of the first contact region 13s to the outer edge of the source electrode 14 and the outer edge of the second contact region 13d to the outer edge of the drain electrode 15 The shortest distance to is 0.3 ⁇ m. That is, the overlap lengths OVL1, OVL2, OVW1, and OVW2 are 0.3 ⁇ m.
  • the thin film transistor 10 of the example and the thin film transistor 10C of the comparative example have the same configuration (material, thickness, size, etc.) of the source electrode 14 and the drain electrode 15 other than the size and layout.
  • each of the thin film transistor 10 of the example and the thin film transistor 10C of the comparative example was allowed to stand for 18 hours at 134 ° C., 3 atm, RH 100%, and subjected to stress application at 60 ° C., ⁇ 30 V for 1 hour.
  • the measurement was performed by measuring the voltage-drain current (Vg-Id) characteristics (of course, the Vg-Id characteristics in the initial state were also measured).
  • FIG. 8 shows the evaluation results for the thin film transistor 10C of the comparative example.
  • the evaluation result about the thin-film transistor 10 of an Example is shown in FIG.
  • the Vg-Id characteristics after the test are largely shifted in the minus direction compared to the initial Vg-Id characteristics. This is probably because moisture was adsorbed on the oxide semiconductor layer 13 as a result of the thin film transistor 10C being left in a high temperature and high humidity environment.
  • the Vg-Id characteristic hardly shifts before and after the test.
  • FIG. 10 shows the relationship between the overlap length (the distances OVL1, OVL2, OVW1, and OVW2 shown in FIG. 1 and the like) for the source electrode 14 and the drain electrode 15 and the threshold change amount ⁇ Vth before and after the test. Indicates.
  • the absolute value of the threshold change amount ⁇ Vth is 3.0 or less. It can be seen that it can be made sufficiently small (that is, sufficiently reliable). It can also be seen that by setting the overlap length to 2.0 ⁇ m or more and 3.5 ⁇ m or less, the absolute value of the threshold variation ⁇ Vth can be further reduced (substantially to zero (0.3 or less)).
  • the evaluation results shown in FIG. 9 are for the case where the overlap length is 3.0 ⁇ m.
  • the decrease in reliability as shown in FIG. 8 is considered to be because the moisture diffused and adsorbed to the oxide semiconductor layer 13 causes impurity levels and fixed charges.
  • the source electrode 14 and the drain electrode 15 are increased, that is, when the overlap length is increased, the portion of the oxide semiconductor layer 13 covered with the source electrode 14 and the drain electrode 15 increases. Accordingly, the diffusion of moisture into the oxide semiconductor layer 13 is hindered, and the amount of moisture adsorbed is reduced. Further, the amount of fixed charges generated is reduced by the potential applied to the increased source electrode 14 and drain electrode 15.
  • the overlap length is preferably 4.5 ⁇ m or less, and more preferably 3.5 ⁇ m or less.
  • the overlap length is set as small as possible while ensuring a pattern overlap margin between the source and drain electrodes and the protective film.
  • the overlap length is set as small as possible (that is, smaller than 1.5 ⁇ m) in the range of 0.5 ⁇ m or more.
  • the overlap length is set based on an idea different from conventional technical common sense, and thereby, the effect of improving reliability can be obtained.
  • the upper surface and the side surface of the oxide semiconductor layer 13 are not only covered with the source electrode 14, the drain electrode 15, and the protective film 16, but the source electrode 14 and the drain electrode 15 have the overlap length OVL 1, Since the OVL2, OVW1, and OVW2 are laid out so as to be 1.5 ⁇ m or more and 4.5 ⁇ m or less, the moisture resistance of the thin film transistor 10 can be sufficiently increased, and the reliability of the semiconductor device can be improved.
  • the effect of improving the moisture resistance can be obtained only by changing the layout of the source electrode 14 and the drain electrode 15 without using a special material or a special process. Accordingly, a highly reliable oxide semiconductor TFT having stable transistor characteristics can be obtained with a high yield. Moreover, since it can manufacture without adding and preparing the new apparatus corresponding to a special material and a special process, it is advantageous also at the point of manufacturing cost.
  • the protective film 16 preferably includes an oxide layer such as a silicon oxide (SiOx) layer. Since the protective film 16 includes an oxide layer, oxygen vacancies can be recovered by oxygen contained in the oxide layer when oxygen vacancies occur in the oxide semiconductor layer 13. Oxygen vacancies in the semiconductor layer 13 can be reduced.
  • an oxide layer such as a silicon oxide (SiOx) layer. Since the protective film 16 includes an oxide layer, oxygen vacancies can be recovered by oxygen contained in the oxide layer when oxygen vacancies occur in the oxide semiconductor layer 13. Oxygen vacancies in the semiconductor layer 13 can be reduced.
  • the protective film 16 preferably does not include an aluminum oxide layer or a silicon nitride layer. This is because aluminum oxide is difficult to process, and the silicon nitride layer itself tends to cause a fixed charge.
  • the thickness of the protective film 16 is preferably 50 nm or more and 200 nm or less.
  • the thickness is 50 nm or more, the surface of the oxide semiconductor layer 13 can be more reliably protected in the patterning step of the source electrode 14 and the drain electrode 15 and the like.
  • it exceeds 200 nm a larger step is generated in the source electrode 14 and the drain electrode 15, which may cause disconnection.
  • the gate insulating film 12 has a laminated structure. However, as shown in FIGS. 11A and 11B, the gate insulating film 12 may be a single layer. Good.
  • the gate insulating film 12 is preferably an oxide layer such as a SiOx layer.
  • an advantage that oxidation deficiency of the oxide semiconductor layer 13 can be reduced is obtained.
  • an insulating layer in contact with the oxide semiconductor layer 13 is formed. The same advantage is obtained by being an oxide layer.
  • the gate insulating film 12 is preferably a single layer as shown in FIG. 11 or a multilayer over substantially the whole as shown in FIG.
  • the gate insulating film 12 is a multilayer in only a region corresponding to the oxide semiconductor layer 13, and is a single layer in other regions. This structure is formed by etching the upper silicon oxide layer 12d. For this reason, an extra step of etching the silicon oxide layer 12d is required, which increases the manufacturing cost. Further, when the silicon oxide layer 12d is etched, the silicon nitride layer 12c is also etched, resulting in a large step.
  • the gate insulating film 12 is a single layer or a multilayer over substantially the whole, the occurrence of such a problem can be suppressed.
  • a single layer is exemplified as the passivation film 17 covering the source electrode 14, the drain electrode 15 and the like.
  • a multi-layered passivation film 17 is used. 17 may be provided.
  • the passivation film 17 shown in FIGS. 12A and 12B includes a silicon oxide layer 17a and a silicon nitride layer 17b formed on the silicon oxide layer 17a.
  • Embodiments of the present invention include a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • a circuit board such as an active matrix substrate
  • a liquid crystal display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device
  • an imaging device such as an image sensor device
  • an image input an image input
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as devices and fingerprint readers. In particular, it can be suitably applied to large liquid crystal display devices and the like.

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Description

半導体装置、表示装置および半導体装置の製造方法
　本発明は、半導体装置に関し、特に、酸化物半導体ＴＦＴを備える半導体装置に関する。または、本発明は、そのような半導体装置を備える表示装置や、そのような半導体装置の製造方法にも関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴでは、アモルファスシリコンＴＦＴよりもオン電流が高く、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点が得られる。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点も得られる。
　しかしながら、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザーや熱による結晶化工程の他、熱アニール工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。そのため、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
　一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。
　しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低い（具体的には０．５ｃｍ2／Ｖｓ以下である）ことから、その高性能化に限界がある。液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。また、特に近年、液晶表示装置には、狭額縁化やコストダウンのためのドライバーモノリシック基板化や、タッチパネル機能の内蔵等の高性能化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
　そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。
　例えば特許文献１および２には、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴは、「酸化物半導体ＴＦＴ」と呼ばれる。酸化物半導体は、アモルファスシリコンよりも高い移動度（例えば１０ｃｍ2／Ｖｓ程度）を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　しかしながら、酸化物半導体ＴＦＴの構造によっては、製造プロセスにおいて酸化物半導体膜がダメージを受けやすく、トランジスタ特性が劣化することがある。例えば、ボトムゲート・トップコンタクト構造を有する酸化物半導体ＴＦＴでは、ソース・ドレイン電極をパターニングにより形成する際、フッ素ガスや塩素ガスなどのハロゲンガスを用いたドライエッチングを行うのが一般的である。ところが、その際、酸化物半導体膜がハロゲンのプラズマに曝されるので、酸化物半導体膜から酸素の離脱等が発生し、そのために特性の劣化（例えばチャネルの低抵抗化によるオフ特性の悪化）が生じてしまう。
　このような問題に対し、特許文献１および２には、酸化物半導体から形成された活性層のチャネル領域上に、エッチストップとして機能する絶縁膜（チャネル保護膜）を形成することが提案されている。
　図１３に、チャネル保護膜を有する従来の酸化物半導体ＴＦＴ１０Ａの断面構造を示す。酸化物半導体ＴＦＴ１０Ａは、基板１と、基板１上に設けられたゲート電極１１と、ゲート電極１１を覆うゲート絶縁膜１２と、ゲート絶縁膜１２上に形成された酸化物半導体層１３と、酸化物半導体層１３のチャネル領域上に形成されたチャネル保護膜１６と、酸化物半導体層１３上に設けられたソース電極１４およびドレイン電極１５とを備えている。ソース電極１４およびドレイン電極１５は、それぞれ、酸化物半導体層１３に電気的に接続されている。
　図１３に示すような酸化物半導体ＴＦＴ１０Ａを製造するプロセスでは、金属膜をパターニングすることによってソース電極１４およびドレイン電極１５を形成する際に、酸化物半導体層１３のチャネル領域はチャネル保護膜１６によって保護されている。そのため、酸化物半導体層１３のチャネル領域がダメージを受けることを防止できる。
　しかしながら、以下に説明する理由から、特許文献１および２に開示されているようなチャネル保護膜を設けるだけでは、酸化物半導体ＴＦＴの信頼性を十分に向上させることはできない。
　酸化物半導体膜は、水分の吸着によって膜中のキャリア濃度が大きく変化するという特性を有する。そのため、酸化物半導体ＴＦＴを高温高湿の環境に放置すると、水分がチャネル領域にまで拡散することにより、トランジスタ特性が大きく劣化してしまう。
　酸化物半導体ＴＦＴの酸化物半導体層への水分の吸着を抑制する技術が、特許文献３に提案されている。図１４（ａ）および（ｂ）に、特許文献３に開示されている酸化物半導体ＴＦＴ１０Ｂを示す。図１４（ａ）は、酸化物半導体ＴＦＴ１０Ｂを模式的に示す平面図であり、図１４（ｂ）は、図１４（ａ）中の１４Ｂ－１４Ｂ’線に沿った断面図である。
　酸化物半導体ＴＦＴ１０Ｂでは、ゲート絶縁膜１２は、シリコン窒化物層１２ｃと、シリコン窒化物層１２ｃ上に形成されたシリコン酸化物層１２ｄとを含む積層構造を有する。ただし、シリコン酸化物層１２ｄは、酸化物半導体層１３に対応する領域のみに選択的に形成されている。つまり、ゲート絶縁膜１２は、酸化物半導体層１３に対応する領域のみにおいて複層であり、他の領域においては単層である。
　ゲート絶縁膜１２のシリコン窒化物層１２ｃ上において、酸化物半導体層１３の上面および側面とゲート絶縁膜１２のシリコン酸化物層１２ｄの側面とが、ソース電極１４、ドレイン電極１５およびチャネル保護膜１６によって覆われている。
　チャネル保護膜１６は、第１層１６ｃ、第２層１６ｄおよび第３層１６ｅがこの順で積層された３層構造を有する。第１層１６ｃ、第２層１６ｄおよび第３層１６ｅは、それぞれ、酸化アルミニウム層、シリコン窒化物層またはシリコン酸窒化物層であり、第２層１６ｄおよび第３層１６ｅのうちの少なくとも１層は、酸化アルミニウム層またはシリコン窒化物層である。
　酸化物半導体ＴＦＴ１０Ｂでは、シリコン窒化物層１２ｃ上において、酸化物半導体層１３の上面および側面とシリコン酸化物層１２ｄの側面とが、ソース電極１４、ドレイン電極１５およびチャネル保護膜１６によって覆われていることにより、酸化物半導体層１３への水分の吸着が抑制される。また、酸化物半導体ＴＦＴ１０Ｂでは、酸化物半導体層１３に対応する領域にシリコン酸化物層１２ｄが形成されていることにより、シリコン酸化物層１２ｄと酸化物半導体層１３との間で良好なデバイス界面が形成され、酸化物半導体層１３における格子欠陥の形成を抑制することができる。
特開２００８－１６６７１６号公報 特開２００７－２５８６７５号公報 特開２０１０－１８２８１８号公報
　しかしながら、本願発明者の検討によれば、特許文献３に開示されている技術のように、酸化物半導体層１３の上面および側面を、ソース電極１４、ドレイン電極１５およびチャネル保護膜１６によって単純に覆うだけでは、酸化物半導体層１３への水分の吸着を十分に抑制できないことがわかった。
　また、特許文献３の技術では、チャネル保護膜１６が酸化アルミニウム層またはシリコン窒化物層を含む必要がある。酸化アルミニウムは、その加工が難しく、また、シリコン窒化物層は、それ自体が固定電荷（トランジスタ特性を劣化させる要因の１つである）の原因となり易い。
　さらに、特許文献３の技術では、ゲート絶縁膜１２を、酸化物半導体層１３に対応する領域のみにおいて複層（他の領域においては単層）とするために、シリコン酸化物層１２ｄをエッチングする余分な工程が必要となり、製造コストが増大してしまう。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備える半導体装置の信頼性を比較的簡易な構成で向上させることにある。
　本発明の好適な実施形態における半導体装置は、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、前記第１コンタクト領域と電気的に接続されたソース電極と、前記第２コンタクト領域と電気的に接続されたドレイン電極と、前記酸化物半導体層上に接して設けられ、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成された保護膜と、を備え、前記酸化物半導体層の上面および側面は、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われており、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　ある好適な実施形態において、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル長方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　ある好適な実施形態において、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル幅方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　ある好適な実施形態において、基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ２．０μｍ以上３．５μｍ以下である。
　ある好適な実施形態において、前記保護膜は、酸化物層を含む。
　ある好適な実施形態において、前記保護膜は、シリコン酸化物層を含む。
　ある好適な実施形態において、前記保護膜は、酸化アルミニウム層およびシリコン窒化物層を含まない。
　ある好適な実施形態において、前記ゲート絶縁膜は、単層または略全体にわたって複層である。
　ある好適な実施形態において、上述した半導体装置は、前記ソース電極および前記ドレイン電極を覆うように形成されたパッシベーション膜をさらに備え、前記パッシベーション膜は、シリコン酸化物層と、前記シリコン酸化物層上に形成されたシリコン窒化物層とを含む。
　ある好適な実施形態において、上述した半導体装置は、アクティブマトリクス基板である。
　本発明の好適な実施形態における表示装置は、上述した半導体装置を備える。
　本発明の好適な実施形態における半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、（Ｃ）前記ゲート絶縁膜上に島状の酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層上に、第１および第２開口部を有する保護膜を形成する工程と、（Ｅ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを形成する工程と、を包含し、前記工程（Ｄ）および前記工程（Ｅ）は、前記酸化物半導体層の上面および側面が、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われるように実行され、さらに、前記工程（Ｅ）は、基板面法線方向から見たとき、前記第１開口部の外縁から前記ソース電極の外縁までの最短距離および前記第２開口部の外縁から前記ドレイン電極の外縁までの最短距離が、それぞれ１．５μｍ以上４．５μｍ以下であるように実行される。
　本発明の実施形態によれば、酸化物半導体ＴＦＴを備える半導体装置の信頼性を比較的簡易な構成で向上させることができる。
本発明の好適な実施形態における半導体装置（ＴＦＴ基板）が備える薄膜トランジスタ１０を模式的に示す平面図である。 （ａ）および（ｂ）は、薄膜トランジスタ１０を模式的に示す図であり、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、薄膜トランジスタ１０の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、薄膜トランジスタ１０の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、図３および図４に示した工程のうちの一部の工程に対応する平面図である。 比較例の薄膜トランジスタ１０Ｃを模式的に示す平面図である。 （ａ）および（ｂ）は、薄膜トランジスタ１０Ｃを模式的に示す図であり、それぞれ図６中の７Ａ－７Ａ’線および７Ｂ－７Ｂ’線に沿った断面図である。 比較例の薄膜トランジスタ１０Ｃについての耐湿性評価試験の結果（試験前後でのＶｇ―Ｉｄ特性）を示すグラフである。 実施例の薄膜トランジスタ１０についての耐湿性評価試験の結果（試験前後でのＶｇ―Ｉｄ特性）を示すグラフである。 ソース電極１４およびドレイン電極１５についてのオーバーラップ長と、試験前後での閾値の変化量ΔＶｔｈとの関係を示すグラフである。 （ａ）および（ｂ）は、薄膜トランジスタ１０の他の構成を模式的に示す図であり、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、薄膜トランジスタ１０のさらに他の構成を模式的に示す図であり、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。 チャネル保護膜を有する従来の酸化物半導体ＴＦＴ１０Ａを模式的に示す断面図である。 （ａ）は、特許文献３に開示されている酸化物半導体ＴＦＴ１０Ｂを模式的に示す平面図であり、（ｂ）は、（ａ）中の１４Ｂ－１４Ｂ’線に沿った断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。本発明による半導体装置は、酸化物半導体から形成された活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えている。本発明による半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、そのようなＴＦＴを備える各種基板、各種表示装置、各種電子機器であってよい。以下では、表示装置（例えば液晶表示装置）用のアクティブマトリクス基板（ＴＦＴ基板）を例として説明を行う。
　図１および図２を参照しながら、本発明の好適な実施形態における半導体装置（ＴＦＴ基板）が備える薄膜トランジスタ１０の構造を説明する。図１は、薄膜トランジスタ１０を模式的に示す平面図である。図２（ａ）および（ｂ）は、それぞれ図１中の２Ａ－２Ａ’線および２Ｂ－２Ｂ’線に沿った断面図である。なお、図１では、一部の構成要素が省略されている。
　薄膜トランジスタ１０は、半導体装置の基板（典型的には透明基板）１上に設けられている。基板１は、絶縁性を有し、例えばガラス基板である。
　薄膜トランジスタ１０は、基板１上に設けられたゲート電極１１と、ゲート電極１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成された島状の酸化物半導体層１３と、酸化物半導体層１３に電気的に接続されたソース電極１４およびドレイン電極１５とを有する。また、薄膜トランジスタ１０は、酸化物半導体層１３上に接して設けられた保護膜１６であって、酸化物半導体層１３とソース電極１４およびドレイン電極１５との間に形成された保護膜（チャネル保護膜）１６を有する。薄膜トランジスタ１０を覆うように、パッシベーション膜１７が形成されている。
　ゲート絶縁膜１２は、図２（ａ）および（ｂ）に例示している構成では、互いに異なる絶縁材料から形成された第１絶縁層１２ａおよび第２絶縁層１２ｂを含む積層構造を有する。
　ソース電極１４およびドレイン電極１５は、それぞれ、酸化物半導体層１３の上面と接している。酸化物半導体層１３のうちソース電極１４と接する領域１３ｓは「第１コンタクト領域」あるいは「ソース領域」と呼ばれ、ドレイン電極１５と接する領域１３ｄは「第２コンタクト領域」あるいは「ドレイン領域」と呼ばれる。また、酸化物半導体層１３のうちゲート電極１１とオーバーラップし、かつ、ソース領域１３ｓとドレイン領域１３ｄとの間に位置する領域１３ｃは「チャネル領域」と呼ばれる。つまり、酸化物半導体層１３は、チャネル領域１３ｃと、チャネル領域１３ｃの両側にそれぞれ位置する第１コンタクト領域１３ｓおよび第２コンタクト領域１３ｄとを有しており、ソース電極１４およびドレイン電極１５はそれぞれ酸化物半導体層１３のソース領域１３ｓおよびドレイン領域１３ｄに電気的に接続されている。本願明細書では、基板１に平行な面内において、チャネル領域１３ｃを電流が流れる方向に平行な方向ＤＬを「チャネル長方向」と呼び、チャネル長方向に直交する方向ＤＷを「チャネル幅方向」と呼ぶ。
　本実施形態における薄膜トランジスタ１０では、図１、図２（ａ）および（ｂ）に示すように、酸化物半導体層１３の上面および側面は、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われている。なお、図１では保護膜１６が省略されているが、酸化物半導体層１３の上面および側面のうち、ソース電極１４およびドレイン電極１５によって覆われていない部分は、保護膜１６によって覆われている。
　また、本実施形態の薄膜トランジスタ１０では、基板面法線方向から見たとき、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの最短距離および第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの最短距離が、所定の範囲内に設定されている。具体的には、これらの最短距離は、それぞれ１．５μｍ以上４．５μｍ以下である。
　そのため、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの距離であって、チャネル長方向ＤＬに沿って規定される距離（以下ではソース電極１４についての「チャネル長方向ＤＬにおけるオーバーラップ長」と呼ぶ）ＯＶＬ１は、１．５μｍ以上４．５μｍ以下である。また、第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの距離であって、チャネル長方向ＤＬに沿って規定される距離（以下ではドレイン電極１５についての「チャネル長方向ＤＬにおけるオーバーラップ長」と呼ぶ）ＯＶＬ２も、１．５μｍ以上４．５μｍ以下である。
　同様に、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの距離であって、チャネル幅方向ＤＷに沿って規定される距離（以下ではソース電極１４についての「チャネル幅方向ＤＷにおけるオーバーラップ長」と呼ぶ）ＯＶＷ１は、１．５μｍ以上４．５μｍ以下である。また、第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの距離であって、チャネル幅方向ＤＷに沿って規定される距離（以下ではドレイン電極１５についての「チャネル幅方向ＤＷにおけるオーバーラップ長」と呼ぶ）ＯＶＷ２は、１．５μｍ以上４．５μｍ以下である。
　上述したように、本実施形態の薄膜トランジスタ１０では、酸化物半導体層１３の上面および側面が、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われているだけでなく、ソース電極１４およびドレイン電極１５が、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が１．５μｍ以上４．５μｍ以下となるようにレイアウトされている。このことにより、後に検証結果を示すように、薄膜トランジスタ１０の耐湿性を十分に高くし、半導体装置の信頼性を向上させることができる。半導体装置の信頼性をいっそう向上させる観点からは、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２は、２．０μｍ以上３．５μｍ以下であることが好ましい。つまり、基板面法線方向から見たとき、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの最短距離および第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの最短距離は、それぞれ２．０μｍ以上３．５μｍ以下であることが好ましい。
　ここで、図３～図５を参照しながら、薄膜トランジスタ１０の製造方法の例を説明する。図３（ａ）～（ｃ）および図４（ａ）～（ｃ）は、薄膜トランジスタ１０の製造方法を説明するための工程断面図である。図５（ａ）～（ｃ）は、図３および図４に示した工程のうちの一部の工程に対応する平面図である。
　まず、図３（ａ）に示すように、透明な基板１上に、ゲート電極１１を形成する。ゲート電極１１は、スパッタ法などにより基板１上に金属膜（導電膜）を堆積した後、この金属膜をフォトリソグラフィによりパターニングすることによって形成することができる。ゲート電極１１となる導電膜として、ここでは、厚さ１０ｎｍ～１００ｎｍのＴｉ層、厚さ５０ｎｍ～５００ｎｍのＡｌ層および厚さ５０ｎｍ～３００ｎｍのＴｉ層がこの順で積層された積層膜を形成する。
　次に、図３（ｂ）に示すように、ゲート電極１１を覆うようにゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、例えばＣＶＤ法を用いて形成することができる。ここでは、ゲート絶縁膜１２の第１絶縁層１２ａとして厚さ１００ｎｍ～５００ｎｍのＳｉＮｘ層を形成し、その上に、第２絶縁層１２ｂとして厚さ１０ｎｍ～１００ｎｍのＳｉＯｘ層を形成する。
　続いて、図３（ｃ）および図５（ａ）に示すように、ゲート絶縁膜１２上に島状の酸化物半導体層１３を形成する。酸化物半導体層１３の材料としては、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（以下、「ＩＧＺＯ系半導体」と略する。）を用いることができる。また、Ｚｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）およびＺｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）を用いることもできる。ここでは、ＩＧＺＯ系半導体からなる酸化物半導体膜をスパッタ法を用いて２０ｎｍ～２００ｎｍの厚さで成膜した後、パターニングすることによって酸化物半導体層１３を形成する。ここで、ＩＧＺＯ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ＩＧＺＯ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ系半導体が好ましい。このようなＩＧＺＯ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　次に、図４（ａ）に示すように、酸化物半導体層１３上に、エッチストップとして機能する保護膜１６を形成する。ここでは、まず、ＣＶＤ法を用いて厚さ３０ｎｍ～２００ｎｍの酸化物層（具体的にはＳｉＯｘ層）を形成する。次に、フォトリソグラフィにより、ＳｉＯｘ層の所定の領域を覆うレジストマスクを形成する。続いて、ＳｉＯｘ層のうちレジストマスクで覆われていない部分をエッチングにより除去し、その後、レジストマスクを剥離することにより、保護膜１６が得られる。
　得られた保護膜１６は、図４（ａ）に示すように、酸化物半導体層１３のうちチャネル領域１３ｃとなる領域の両側に位置する領域が露出した第１開口部１６ａおよび第２開口部１６ｂを有する。なお、図５（ｂ）にも、第１開口部１６ａおよび第２開口部１６ｂの位置を示している（図５（ｂ）には保護膜１６自体は示されていない）。第１開口部１６ａと第２開口部１６ｂとの距離（チャネル長となる）Ｌは、所望の値（典型的には６．０μｍ～２２．０μｍ）に設定される。
　続いて、図４（ｂ）および図５（ｃ）に示すように、第１開口部１６ａを介して酸化物半導体層１３と電気的に接続されたソース電極１４と、第２開口部１６ｂを介して酸化物半導体層１３と電気的に接続されたドレイン電極１５とを形成する。酸化物半導体層１３のうち第１開口部１６ａ内でソース電極１４と接する領域が第１コンタクト領域１３ｓとなり、第２開口部１６ｂ内でドレイン電極１５と接する領域が第２コンタクト領域１３ｄとなる。ソース電極１４およびドレイン電極１５は、例えばスパッタ法により金属膜（導電膜）を堆積し、この金属膜をパターニングすることによって形成できる。ここでは、ソース電極１４およびドレイン電極１５となる導電膜として、厚さ１０ｎｍ～１００ｎｍのＴｉ層、厚さ５０ｎｍ～４００ｎｍのＡｌ層および厚さ５０ｎｍ～３００ｎｍのＴｉ層がこの順で積層された積層膜を形成する。
　上述した保護膜１６を形成する工程と、ソース電極１４およびドレイン電極１５を形成する工程は、酸化物半導体層１３の上面および側面が、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われるように実行される。
　また、ソース電極１４およびドレイン電極１５を形成する工程は、基板面法線方向から見たとき、第１開口部１６ａの外縁からソース電極１４の外縁までの最短距離および第２開口部１６ｂの外縁からドレイン電極１５の外縁までの最短距離が、それぞれ１．５μｍ以上４．５μｍ以下であるように実行される。つまり、この工程は、既に説明したオーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が１．５μｍ以上４．５μｍ以下となるように実行される。
　次に、図４（ｃ）に示すように、パッシベーション膜１７を形成し、その後、アニールを行う。ここでは、パッシベーション膜１７として、厚さ１００ｎｍ～５００ｎｍのＳｉＯｘ層を例えばＣＶＤ法により形成し、その後、大気雰囲気中で３５０℃、０．５～２時間のアニールを行う。このようにして、薄膜トランジスタ１０が得られる。
　ここで、本実施形態における薄膜トランジスタ１０を実際に作製し（実施例）、それに対して耐湿性評価試験を行った結果を説明する。説明に際しては、比較例の薄膜トランジスタ（もちろん酸化物半導体ＴＦＴである）に対して耐湿性評価試験を行った結果も併せて示す。
　比較例として、図６および図７に示す薄膜トランジスタ１０Ｃを作製した。図６は、比較例の薄膜トランジスタ１０Ｃを模式的に示す平面図であり、図７（ａ）および（ｂ）は、それぞれ図６中の７Ａ－７Ａ’線および７Ｂ－７Ｂ’線に沿った断面図である。
　比較例の薄膜トランジスタ１０Ｃは、ソース電極１４およびドレイン電極１５のレイアウトが、実施例の薄膜トランジスタ１０と異なる。実施例の薄膜トランジスタ１０では、図１などに示しているように、ソース電極１４およびドレイン電極１５のチャネル幅方向ＤＷに沿った幅が、酸化物半導体層１３のチャネル幅方向ＤＷに沿った幅よりも大きく、チャネル幅方向ＤＷにおいて、ソース電極１４およびドレイン電極１５が酸化物半導体層１３の形成されている領域よりもはみ出すように設けられている。これに対し、比較例の薄膜トランジスタ１０Ｃでは、ソース電極１４およびドレイン電極１５のチャネル幅方向ＤＷに沿った幅が、酸化物半導体層１３のチャネル幅方向ＤＷに沿った幅よりも小さく、チャネル幅方向ＤＷにおいて、ソース電極１４およびドレイン電極１５が酸化物半導体層１３の形成されている領域からはみ出さないように設けられている。
　また、比較例の薄膜トランジスタ１０Ｃでは、基板面法線方向から見たとき、第１コンタクト領域１３ｓの外縁からソース電極１４の外縁までの最短距離および第２コンタクト領域１３ｄの外縁からドレイン電極１５の外縁までの最短距離は、０．３μｍである。つまり、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が０．３μｍである。
　なお、実施例の薄膜トランジスタ１０と、比較例の薄膜トランジスタ１０Ｃとでは、ソース電極１４およびドレイン電極１５のサイズ・レイアウト以外の構成（各層の材料、厚さ、サイズ等）は同じとした。
　耐湿性評価試験は、実施例の薄膜トランジスタ１０および比較例の薄膜トランジスタ１０Ｃのそれぞれを、１３４℃、３ａｔｍ、ＲＨ１００％で１８時間放置後、６０℃、－３０Ｖで１時間ストレス印加を行った後に、ゲート電圧―ドレイン電流（Ｖｇ―Ｉｄ）特性を測定することにより行った（もちろん初期状態におけるＶｇ―Ｉｄ特性の測定も行った）。比較例の薄膜トランジスタ１０Ｃについての評価結果を図８に示す。また、実施例の薄膜トランジスタ１０についての評価結果を図９に示す。
　図８に示すように、比較例の薄膜トランジスタ１０Ｃでは、試験後のＶｇ―Ｉｄ特性が初期のＶｇ―Ｉｄ特性に比べてマイナス方向に大きくシフトしてしまっている。これは、薄膜トランジスタ１０Ｃが高温高湿環境に放置された結果、酸化物半導体層１３に水分が吸着したためと考えられる。これに対し、図９に示すように、実施例の薄膜トランジスタ１０では、試験の前後でＶｇ―Ｉｄ特性がほとんどシフトしない。
　また、図１０に、ソース電極１４およびドレイン電極１５についてのオーバーラップ長（図１などに示されている距離ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２）と、試験前後での閾値の変化量ΔＶｔｈとの関係を示す。
　図１０から、オーバーラップ長と閾値変化量ΔＶｔｈとの間に相関関係があり、オーバーラップ長を１．５μｍ以上４．５μｍ以下とすることにより、閾値変化量ΔＶｔｈの絶対値を３．０以下と十分に小さくできる（つまり十分に信頼性を高くできる）ことがわかる。また、オーバーラップ長を２．０μｍ以上３．５μｍ以下とすることにより、閾値変化量ΔＶｔｈの絶対値をいっそう小さく（ほぼゼロ（０．３以下）に）できることがわかる。なお、図９に示した評価結果は、オーバーラップ長が３．０μｍの場合についてのものである。
　このように、オーバーラップ長には十分に高い信頼性を実現し得る好適な範囲が存在する。この理由は、以下の通りである。
　図８に示されているような信頼性の低下は、酸化物半導体層１３にまで拡散して吸着した水分が、不純物準位や、固定電荷の原因となっているためと考えられる。ソース電極１４およびドレイン電極１５を大きくしていくと、つまり、オーバーラップ長を大きくしていくと、酸化物半導体層１３の、ソース電極１４およびドレイン電極１５によって覆われている部分が増加することによって、酸化物半導体層１３への水分の拡散が妨げられて水分の吸着量が減る。また、大きくしたソース電極１４およびドレイン電極１５に与えられる電位によって固定電荷の生成量が減少する。これらの効果が、オーバーラップ長を１．５μｍ以上にすることで十分に得られ、２．０μｍ以上にすることでより顕著に得られる。
　ただし、オーバーラップ長を大きくしすぎると、水分吸着量は減少するものの、ソース電極１４およびドレイン電極１５とゲート電極１１とが重なる面積が大きくなりすぎて水分以外の要因による固定電荷が増加してしまうので、信頼性が低下してしまう。このような信頼性の低下を抑制するためには、オーバーラップ長は、４．５μｍ以下であることが好ましく、３．５μｍ以下であることがより好ましい。
　なお、オーバーラップ長が大きくなると、ＴＦＴの寄生容量が大きくなる。そのため、一般的な酸化物半導体ＴＦＴでは、オーバーラップ長は、ソース電極およびドレイン電極と保護膜とのパターン重ねマージンを確保した上で、できるだけ小さく設定される。具体的には、オーバーラップ長は、０．５μｍ以上の範囲でできるだけ小さく（つまり１．５μｍよりも小さく）設定される。このように、本発明では、従来の技術常識とは異なる発想の下にオーバーラップ長が設定されており、そのことによって信頼性向上の効果が得られる。
　上述したように、酸化物半導体層１３の上面および側面が、ソース電極１４、ドレイン電極１５および保護膜１６によって覆われているだけでなく、ソース電極１４およびドレイン電極１５が、オーバーラップ長ＯＶＬ１、ＯＶＬ２、ＯＶＷ１、ＯＶＷ２が１．５μｍ以上４．５μｍ以下となるようにレイアウトされていることにより、薄膜トランジスタ１０の耐湿性を十分に高くし、半導体装置の信頼性を向上させることができる。
　また、本実施形態の薄膜トランジスタ１０では、特別な材料や、特別なプロセスを用いることなく、ソース電極１４およびドレイン電極１５のレイアウトを変更するだけで耐湿性の向上効果が得られるので、本発明によれば、安定したトランジスタ特性を有する信頼性の高い酸化物半導体ＴＦＴが歩留まり良く得られる。また、特別な材料や特別なプロセスに対応した新規な装置を追加して用意することなく製造できるので、製造コストの点でも有利である。
　なお、保護膜１６は、シリコン酸化物（ＳｉＯｘ）層などの酸化物層を含むことが好ましい。保護膜１６が酸化物層を含んでいることにより、酸化物半導体層１３に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１３の酸素欠損を低減できる。
　また、保護膜１６は、酸化アルミニウム層やシリコン窒化物層を含まないことが好ましい。酸化アルミニウムは、その加工が難しく、また、シリコン窒化物層は、それ自体が固定電荷の原因となり易いからである。
　保護膜１６の厚さは、５０ｎｍ以上２００ｎｍ以下であることが好ましい。５０ｎｍ以上であることにより、ソース電極１４およびドレイン電極１５のパターニング工程などにおいて、酸化物半導体層１３の表面をより確実に保護できる。一方、２００ｎｍを超えると、ソース電極１４やドレイン電極１５により大きい段差が生じるので、断線などを引き起こすおそれがある。
　なお、図２などに例示した構造では、ゲート絶縁膜１２が積層構造を有しているが、図１１（ａ）および（ｂ）に示すように、ゲート絶縁膜１２は単層であってもよい。ゲート絶縁膜１２が単層である場合、ゲート絶縁膜１２は、ＳｉＯｘ層のような酸化物層であることが好ましい。酸化物層をゲート絶縁膜１２として用いることにより、酸化物半導体層１３の酸化欠損を低減できるという利点が得られる。また、ゲート絶縁膜１２が図２などに示したように積層構造を有する場合には、酸化物半導体層１３に接する絶縁層（図２などに例示している構造では第２絶縁層１２ｂ）が酸化物層であることによって、同じ利点が得られる。
　また、ゲート絶縁膜１２は、図１１に示すように単層であるか、または、図２などに示すように略全体にわたって複層であることが好ましい。図１４に示した酸化物半導体１０Ｃでは、ゲート絶縁膜１２は、酸化物半導体層１３に対応する領域のみにおいて複層であり、他の領域においては単層である。この構造は、上層のシリコン酸化物層１２ｄをエッチングすることにより形成される。そのため、シリコン酸化物層１２ｄをエッチングする余分な工程が必要となるので、製造コストの増大を招いてしまう。また、シリコン酸化物層１２ｄをエッチングする際、シリコン窒化物層１２ｃもエッチングされて段差が大きくなってしまう。そのため、ソース電極およびドレイン電極となる金属膜の被覆性が低下して断線が発生しやすくなってしまう。ゲート絶縁膜１２が、単層または略全体にわたって複層であることにより、このような問題の発生を抑制できる。
　なお、図２などには、ソース電極１４およびドレイン電極１５などを覆うパッシベーション膜１７として単層のものを例示したが、図１２（ａ）および（ｂ）に示すように、複層のパッシベーション膜１７を設けてもよい。図１２（ａ）および（ｂ）に示すパッシベーション膜１７は、シリコン酸化物層１７ａと、シリコン酸化物層１７ａ上に形成されたシリコン窒化物層１７ｂとを含む。水分をブロックする効果のあるシリコン窒化物層１７ｂを含む複層のパッシベーション膜１７を設けることにより、耐湿性のいっそうの向上を図ることができる。
　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
　１　　基板
　１０　　薄膜トランジスタ（酸化物半導体ＴＦＴ）
　１１　　ゲート電極
　１２　　ゲート絶縁膜
　１３　　酸化物半導体層
　１３ｓ　　第１コンタクト領域
　１３ｄ　　第２コンタクト領域
　１３ｃ　　チャネル領域
　１４　　ソース電極
　１５　　ドレイン電極
　１６　　保護膜（チャネル保護膜）
　１６ａ　　第１開口部
　１６ｂ　　第２開口部
　１７　　パッシベーション膜

Claims (12)

  1. 　基板と、
    　前記基板上に設けられたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを有する島状の酸化物半導体層と、
    　前記第１コンタクト領域と電気的に接続されたソース電極と、
    　前記第２コンタクト領域と電気的に接続されたドレイン電極と、
    　前記酸化物半導体層上に接して設けられ、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成された保護膜と、
    を備え、
    　前記酸化物半導体層の上面および側面は、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われており、
    　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ１．５μｍ以上４．５μｍ以下である半導体装置。
  2. 　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル長方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である請求項１に記載の半導体装置。
  3. 　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの距離であって、チャネル幅方向に沿って規定される距離は、それぞれ１．５μｍ以上４．５μｍ以下である請求項１または２に記載の半導体装置。
  4. 　基板面法線方向から見たとき、前記第１コンタクト領域の外縁から前記ソース電極の外縁までの最短距離および前記第２コンタクト領域の外縁から前記ドレイン電極の外縁までの最短距離は、それぞれ２．０μｍ以上３．５μｍ以下である請求項１から３のいずれかに記載の半導体装置。
  5. 　前記保護膜は、酸化物層を含む請求項１から４のいずれかに記載の半導体装置。
  6. 　前記保護膜は、シリコン酸化物層を含む請求項５に記載の半導体装置。
  7. 　前記保護膜は、酸化アルミニウム層およびシリコン窒化物層を含まない請求項５または６に記載の半導体装置。
  8. 　前記ゲート絶縁膜は、単層または略全体にわたって複層である請求項１から７のいずれかに記載の半導体装置。
  9. 　前記ソース電極および前記ドレイン電極を覆うように形成されたパッシベーション膜をさらに備え、
    　前記パッシベーション膜は、シリコン酸化物層と、前記シリコン酸化物層上に形成されたシリコン窒化物層とを含む請求項１から８のいずれかに記載の半導体装置。
  10. 　アクティブマトリクス基板である請求項１から９のいずれかに記載の半導体装置。
  11. 　請求項１０に記載の半導体装置を備える表示装置。
  12. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
    　（Ｃ）前記ゲート絶縁膜上に島状の酸化物半導体層を形成する工程と、
    　（Ｄ）前記酸化物半導体層上に、第１および第２開口部を有する保護膜を形成する工程と、
    　（Ｅ）前記第１開口部を介して前記酸化物半導体層と電気的に接続されたソース電極と、前記第２開口部を介して前記酸化物半導体層と電気的に接続されたドレイン電極とを形成する工程と、
    を包含し、
    　前記工程（Ｄ）および前記工程（Ｅ）は、前記酸化物半導体層の上面および側面が、前記ソース電極、前記ドレイン電極および前記保護膜によって覆われるように実行され、
    　さらに、前記工程（Ｅ）は、基板面法線方向から見たとき、前記第１開口部の外縁から前記ソース電極の外縁までの最短距離および前記第２開口部の外縁から前記ドレイン電極の外縁までの最短距離が、それぞれ１．５μｍ以上４．５μｍ以下であるように実行される半導体装置の製造方法。
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