[go: up one dir, main page]

WO2015068319A1 - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法 Download PDF

Info

Publication number
WO2015068319A1
WO2015068319A1 PCT/JP2014/003813 JP2014003813W WO2015068319A1 WO 2015068319 A1 WO2015068319 A1 WO 2015068319A1 JP 2014003813 W JP2014003813 W JP 2014003813W WO 2015068319 A1 WO2015068319 A1 WO 2015068319A1
Authority
WO
WIPO (PCT)
Prior art keywords
oxide semiconductor
semiconductor layer
film transistor
thin film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/003813
Other languages
English (en)
French (fr)
Inventor
茉美 野々口
知明 泉
林　宏
悠治 岸田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Joled Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joled Inc filed Critical Joled Inc
Priority to JP2015546276A priority Critical patent/JP6277356B2/ja
Priority to US15/030,081 priority patent/US20160254280A1/en
Publication of WO2015068319A1 publication Critical patent/WO2015068319A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/402—Amorphous materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present disclosure relates to a thin film transistor and a manufacturing method thereof.
  • Thin film transistors are widely used as switching elements or drive elements in active matrix display devices such as liquid crystal display devices or organic EL (OLED: Organic Light-Emitting Diode) display devices.
  • active matrix display devices such as liquid crystal display devices or organic EL (OLED: Organic Light-Emitting Diode) display devices.
  • organic EL Organic Light-Emitting Diode
  • As the semiconductor layer of the TFT amorphous silicon or the like is used.
  • the semiconductor layer has a channel region in which carrier movement is controlled by a voltage applied to the gate electrode.
  • TFT semiconductor layer materials are attracting attention not only for superior electrical properties compared to conventional silicon-based materials, but also for low-temperature film formation and transparent materials that can be formed on flexible substrates. There is a tendency to gather. In particular, attempts to apply metal oxides such as indium (In), gallium (Ga), zinc (Zn), tin (Sn), or compounds of these metal oxides are active.
  • Patent Document 1 discloses a thin film transistor in which an oxide semiconductor film is formed under a predetermined condition.
  • an oxide semiconductor film is formed under a predetermined condition in order to reduce leakage current.
  • a conventional thin film transistor having an oxide semiconductor has a problem that a hump phenomenon appears remarkably in a region where current rapidly increases in transistor characteristics after stress application.
  • the present disclosure provides a thin film transistor having more stable characteristics and higher reliability and a method for manufacturing the same.
  • one embodiment of a thin film transistor includes a gate electrode positioned on a substrate, a gate insulating film positioned on the gate electrode, and the gate electrode interposed therebetween.
  • An oxide semiconductor layer, an etch stopper layer formed on the oxide semiconductor layer so as to expose a part of the oxide semiconductor, and disposed opposite to each other, on the etch stopper layer A source electrode and a drain electrode, at least a part of which is located, wherein one overhang width of the oxide semiconductor layer in the channel width direction with respect to the source electrode or the drain electrode is L1 ( ⁇ m), and the oxide semiconductor layer
  • the carrier density at N is N (cm ⁇ 3 )
  • the relational expression of L1 ⁇ 5.041exp (5 ⁇ 10 ⁇ 18 N) is satisfied.
  • a thin film transistor having excellent transistor characteristics can be obtained.
  • the hump phenomenon in the sub-threshold region can be suppressed, and a more stable thin film transistor with higher initial characteristics and less deterioration with time against negative voltage application to the gate electrode can be obtained.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to an embodiment.
  • FIG. 2 is an electric circuit diagram showing a simple configuration of a pixel circuit in the organic EL display device according to the embodiment.
  • FIG. 3 is a schematic cross-sectional view of the thin film transistor according to the embodiment.
  • FIG. 4 is a schematic cross-sectional view illustrating the method of manufacturing the thin film transistor according to the embodiment.
  • FIG. 5A is a schematic view from the top surface of the thin film transistor according to the embodiment.
  • FIG. 5B is a cross-sectional view of the thin film transistor of FIG. 5A cut along the line A-A ′.
  • FIG. 5C is a cross-sectional view of the thin film transistor of FIG. 5A taken along line B-B ′.
  • FIG. 6A is a diagram showing a current density distribution when a drain voltage is applied to the oxide semiconductor layer of the thin film transistor according to the embodiment.
  • FIG. 6B is a graph showing a relationship between the overhang width L1 of the oxide semiconductor layer of the thin film transistor and the current density distribution according to the embodiment.
  • FIG. 7 is a graph showing the relationship between the overhang width L1 of the oxide semiconductor layer and the carrier density of the thin film transistor according to the embodiment.
  • FIG. 8 is a diagram ((a) to (c)) showing the relationship between the current and the gate voltage and the relationship between the carrier mobility and the gate voltage in the NBTS test of the thin film transistor according to the embodiment, and according to the embodiment.
  • FIG. 5D is a diagram ((d)) illustrating a relationship between an overhang width of an oxide semiconductor film and a shift amount of a threshold voltage.
  • the hump phenomenon is an abnormality in the flowing current in the IV characteristics indicating the switching characteristics of the TFT.
  • the current flowing against the applied voltage is plotted logarithmically, the current increases rapidly and shows a clear one-step ON / OFF switching characteristic, and the slope is defined by one slope.
  • the hump phenomenon means that the current increase in the switching characteristics of the TFT occurs in several steps.
  • the threshold value of the TFT characteristic becomes small, a clear switching characteristic cannot be obtained, and the medium- to long-term reliability is deteriorated due to voltage application.
  • This deterioration in reliability means that the TFT does not exhibit switching characteristics or the threshold voltage changes.
  • stable driving becomes impossible.
  • this hump phenomenon is assumed to be caused by the following. Since the processed end of the semiconductor layer in the TFT has a taper angle, there are places where the film thicknesses are different. For this reason, when a voltage is applied to the electrode laminated on such a semiconductor layer, the electric field becomes uneven. As a result, a non-uniform region of the current path exists in the semiconductor layer, and a sub-TFT different from the main TFT is formed. This is considered to be the cause of the occurrence of the hump phenomenon.
  • a thin film transistor includes a gate electrode positioned over a substrate, a gate insulating film positioned over the gate electrode, an oxide semiconductor layer facing the gate electrode with the gate insulating film interposed therebetween, An insulating layer formed over the oxide semiconductor layer, and a source electrode and a drain electrode that are at least partially located on the insulating layer and connected to the oxide semiconductor layer through an opening formed in the insulating layer; L1 ⁇ 5.041 exp (where the overhang width of the oxide semiconductor layer in the channel width direction with respect to the source electrode or the drain electrode is L1 ( ⁇ m), and the carrier density in the oxide semiconductor layer is N (cm ⁇ 3 ). 5 ⁇ 10 ⁇ 18 N).
  • a thin film transistor is a channel protective (top contact type) transistor in which a source electrode and a drain electrode are formed over an insulating layer, and includes an overhang width L1 ( ⁇ m) of an oxide semiconductor layer.
  • N the carrier density
  • L1 L1 ⁇ 5.041exp 5.041exp the (5 ⁇ 10 -18 N) as a boundary (5 ⁇ 10 -18 N) Yes.
  • the width of the oxide semiconductor layer can be made larger than the width of the source electrode (drain electrode) by satisfying this relational expression, the tapered portion at the end of the oxide semiconductor layer is positioned outside the channel region. Can do.
  • the carrier density N (cm ⁇ 3 ) of the oxide semiconductor layer is further 1.13 ⁇ 10 13 cm ⁇ 3 ⁇ N ⁇ 1.13 ⁇ 10 16 cm ⁇ 3. It is good to satisfy the relational expression.
  • the oxide semiconductor layer may be formed of a transparent amorphous oxide semiconductor.
  • the oxide semiconductor layer may be made of InGaZnO.
  • carrier mobility can be increased by using an oxide semiconductor layer such as InGaZnO as a channel layer of a TFT.
  • an organic EL display device includes any of the above thin film transistors.
  • a method for manufacturing a thin film transistor includes a step of forming a gate electrode over a substrate, a step of forming a gate insulating film over the gate electrode, and an oxide semiconductor film over the gate insulating film.
  • the carrier density N (cm ⁇ 3 ) of the oxide semiconductor layer is further 1.13 ⁇ 10 13 cm ⁇ 3 ⁇ N ⁇ 1.13 ⁇ 10 16. It is preferable to satisfy the relationship of cm ⁇ 3 .
  • the oxide semiconductor film may be formed of a transparent amorphous oxide semiconductor.
  • the oxide semiconductor layer may be an InGaZnO film.
  • carrier mobility can be increased by using an oxide semiconductor layer such as InGaZnO as a channel layer of a TFT.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to the present embodiment.
  • an organic EL display device 10 includes a TFT substrate (TFT array substrate) 20 on which a plurality of thin film transistors are arranged, an anode 41 that is a lower electrode, and an EL layer 42 that is a light emitting layer made of an organic material. And it is comprised by the laminated structure with the organic EL element (light emission part) 40 which consists of the cathode 43 which is a transparent upper electrode.
  • the TFT substrate 20 has a plurality of pixels 30 arranged in a matrix, and each pixel 30 is provided with a pixel circuit 31.
  • the organic EL element 40 is formed corresponding to each of the plurality of pixels 30, and the light emission of each organic EL element 40 is controlled by the pixel circuit 31 provided in each pixel 30.
  • the organic EL element 40 is formed on an interlayer insulating film (planarization film) formed so as to cover a plurality of thin film transistors.
  • the organic EL element 40 has a configuration in which an EL layer 42 is disposed between the anode 41 and the cathode 43.
  • a hole transport layer is further laminated between the anode 41 and the EL layer 42, and an electron transport layer is further laminated between the EL layer 42 and the cathode 43.
  • another charge functional layer may be provided between the anode 41 and the cathode 43.
  • Each pixel 30 is driven and controlled by a respective pixel circuit 31.
  • the TFT substrate 20 includes a plurality of gate wirings (scanning lines) 50 arranged along the row direction of the pixels 30 and a plurality of gate wirings 50 arranged along the column direction of the pixels 30 so as to intersect the gate wiring 50.
  • Source wiring (signal wiring) 60 and a plurality of power supply wirings (not shown in FIG. 1) arranged in parallel with the source wiring 60 are formed.
  • Each pixel 30 is partitioned by, for example, an orthogonal gate line 50 and a source line 60.
  • the gate wiring 50 is connected to the gate electrode of the thin film transistor operating as a switching element included in each pixel circuit 31 for each row.
  • the source wiring 60 is connected to the source electrode of the thin film transistor operating as a switching element included in each pixel circuit 31 for each column.
  • the power supply wiring is connected to the drain electrode of the thin film transistor operating as a drive element included in each pixel circuit 31 for each column.
  • FIG. 2 is an electric circuit diagram showing a simple configuration of the pixel circuit in the organic EL display device according to the present embodiment.
  • the pixel circuit 31 includes a thin film transistor 32 that operates as a driving element, a thin film transistor 33 that operates as a switching element, and a capacitor 34 that stores data to be displayed on the corresponding pixel 30.
  • the thin film transistor 32 is a drive transistor for driving the organic EL element 40
  • the thin film transistor 33 is a switching transistor for selecting the pixel 30.
  • the thin film transistor 32 includes a drain electrode 33d of the thin film transistor 33 and a gate electrode 32g connected to one end of the capacitor 34, a drain electrode 32d connected to the power supply wiring 70, an anode 41 of the organic EL element 40, and the other end of the capacitor 34.
  • a source electrode 32s to be connected and a semiconductor film (not shown) are provided.
  • the thin film transistor 32 supplies a current corresponding to the data voltage held by the capacitor 34 from the power supply wiring 70 to the anode 41 of the organic EL element 40 through the source electrode 32 s. Thereby, in the organic EL element 40, a drive current flows from the anode 41 to the cathode 43, and the EL layer 42 emits light.
  • the thin film transistor 33 includes a gate electrode 33g connected to the gate wiring 50, a source electrode 33s connected to the source wiring 60, a drain electrode 33d connected to one end of the capacitor 34 and the gate electrode 32g of the thin film transistor 32, and a semiconductor film. (Not shown).
  • the voltage applied to the source wiring 60 is stored in the capacitor 34 as a data voltage.
  • the organic EL display device 10 having the above configuration employs an active matrix system in which display control is performed for each pixel 30 located at the intersection of the gate wiring 50 and the source wiring 60. Thereby, the corresponding organic EL element 40 selectively emits light by the thin film transistors 32 and 33 of each pixel 30 (each sub-pixel R, G, B), and a desired image is displayed.
  • the thin film transistor according to the present embodiment is a bottom-gate and channel protective (top contact) thin film transistor.
  • FIG. 3 is a schematic cross-sectional view of the thin film transistor according to the present embodiment.
  • the thin film transistor 100 includes a substrate 110, a gate electrode 120, a gate insulating film 130, an oxide semiconductor layer 140, a channel protective layer 150, a source electrode 160s, A drain electrode 160d.
  • the substrate 110 is a substrate made of a material having electrical insulation.
  • the substrate 110 may be a glass material such as alkali-free glass, quartz glass, or high heat resistance glass, a resin material such as polyethylene, polypropylene, or polyimide, a semiconductor material such as silicon or gallium arsenide, or stainless steel coated with an insulating layer.
  • the substrate 110 is not limited to a rigid substrate, and may be a flexible substrate such as a flexible resin substrate.
  • the thin film transistor 100 can be used as a TFT of a flexible display.
  • the gate electrode 120 is formed in a predetermined shape above the substrate 110.
  • the gate electrode 120 is an electrode made of a conductive material.
  • the material of the gate electrode 120 is selected from molybdenum, aluminum, copper, tungsten, titanium, manganese, chromium, tantalum, niobium, silver, gold, platinum, palladium, indium, nickel, neodymium, and other metals.
  • Metal alloys, conductive metal oxides such as indium tin oxide (ITO), aluminum-doped zinc oxide (AZO), and gallium-doped zinc oxide (GZO), or conductive polymers such as polythiophene and polyacetylene are used. it can.
  • the gate electrode 120 may have a multilayer structure in which these materials are stacked.
  • the gate electrode 120 has a laminated structure of, for example, a molybdenum (Mo) film and a copper (Cu) film, and has a thickness of 20 nm to 500 nm.
  • the gate insulating film (gate insulating layer) 130 is formed on the gate electrode 120.
  • the gate insulating film 130 is formed on the gate electrode 120 and the substrate 110 so as to cover the gate electrode 120.
  • the gate insulating film 130 is formed over the entire surface of the substrate 110 so as to cover the gate electrode 120.
  • the gate insulating film 130 is made of an electrically insulating material.
  • the gate insulating film 130 is a single layer film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, a tantalum oxide film, or a hafnium oxide film, or a stacked film thereof.
  • the gate insulating film 130 has a laminated structure of a silicon oxide film and a silicon nitride film, for example, and has a thickness of 50 nm to 300 nm.
  • the oxide semiconductor layer 140 is used as a channel layer in the thin film transistor 100. That is, the oxide semiconductor layer 140 is a semiconductor layer including a channel region facing the gate electrode 120 with the gate insulating film 130 interposed therebetween.
  • the oxide semiconductor layer 140 is formed in a predetermined shape on the gate insulating film 130.
  • the oxide semiconductor layer 140 is formed over the gate electrode 120.
  • the oxide semiconductor layer 140 is formed at a position facing the gate electrode 120 with the gate insulating film 130 interposed therebetween.
  • the oxide semiconductor layer 140 is formed in an island shape over the gate insulating film 130 above the gate electrode 120.
  • the oxide semiconductor layer 140 As a material of the oxide semiconductor layer 140, an oxide semiconductor material containing at least one of indium (In), gallium (Ga), and zinc (Zn) is used.
  • the oxide semiconductor layer 140 is formed of a transparent amorphous oxide semiconductor (TAOS) such as amorphous indium gallium zinc oxide (InGaZnO: IGZO).
  • TAOS transparent amorphous oxide semiconductor
  • InGaZnO: IGZO amorphous indium gallium zinc oxide
  • the film thickness of the oxide semiconductor layer 140 is, for example, 20 nm to 200 nm.
  • the carrier density of the oxide semiconductor layer 140 is, for example, in the range of approximately 1.13 ⁇ 10 13 cm ⁇ 3 or more and approximately 1.13 ⁇ 10 16 cm ⁇ 3 or less.
  • the ratio of In: Ga: Zn in the oxide semiconductor layer 140 is, for example, about 1: 1: 1.
  • the ratio of In: Ga: Zn may be in the range of 0.8 to 1.2: 0.8 to 1.2: 0.8 to 1.2, but is not limited to this range.
  • a thin film transistor in which a channel layer is formed of a transparent amorphous oxide semiconductor has high carrier mobility and is suitable for a large-screen and high-definition display device. Further, since the transparent amorphous oxide semiconductor can be formed at a low temperature, it can be easily formed on a flexible substrate such as a plastic or a film.
  • the channel protective layer 150 is an example of an insulating layer formed over the oxide semiconductor layer 140. Therefore, the channel protective layer 150 is made of a material having electrical insulation.
  • the channel protective layer 150 is a film made of an inorganic material such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or an aluminum oxide film, or a film made of an inorganic material containing silicon, oxygen, and carbon. Or a laminated film of these.
  • the film thickness of the channel protective layer 150 is, for example, 50 nm to 500 nm.
  • the channel protective layer 150 serves as an etch stopper layer that prevents the oxide semiconductor layer 140 from being etched when the source electrode 160s and the drain electrode 160d formed over the oxide semiconductor layer 140 are patterned by etching. Function.
  • a part of the channel protective layer 150 is opened so as to penetrate therethrough. That is, the channel protective layer 150 is formed with a contact hole for exposing part of the oxide semiconductor layer 140.
  • the oxide semiconductor layer 140 is connected to the source electrode 160s and the drain electrode 160d through the opened portion (contact hole) of the channel protective layer 150.
  • the size (lateral width) of the contact hole in the channel width direction of the oxide semiconductor layer 140 is, for example, 10 ⁇ m or more smaller than the width of the oxide semiconductor layer 140.
  • the source electrode 160 s and the drain electrode 160 d are at least partially located above the channel protective layer 150 and are connected to the oxide semiconductor layer 140 through an opening formed in the channel protective layer 150. That is, the source electrode 160 s and the drain electrode 160 d are formed above the channel protective layer 150 so as to be connected to the exposed portion of the oxide semiconductor layer 140 in the channel protective layer 150. Specifically, the source electrode 160s and the drain electrode 160d are connected to the oxide semiconductor layer 140 through contact holes formed in the channel protective layer 150, and are spaced apart from each other in the substrate horizontal direction on the channel protective layer 150. Opposed to each other.
  • the source electrode 160s and the drain electrode 160d are electrodes made of a conductive material.
  • the material of the source electrode 160s and the drain electrode 160d for example, the same material as that of the gate electrode 120 can be used.
  • the source electrode 160s and the drain electrode 160d have, for example, a stacked structure of a Mo film, a Cu film, and a CuMn film, and have a film thickness of 100 nm to 500 nm.
  • FIG. 4 is a schematic cross-sectional view showing the method for manufacturing the thin film transistor according to the present embodiment.
  • a substrate 110 is prepared, and a gate electrode 120 having a predetermined shape is formed above the substrate 110.
  • a metal film is formed over the substrate 110 by a sputtering method, and the metal film is processed using a photolithography method and a wet etching method, whereby the gate electrode 120 having a predetermined shape is formed.
  • wet etching of the metal film can be performed using, for example, a chemical solution in which hydrogen peroxide water (H 2 O 2 ) and an organic acid are mixed.
  • a gate insulating film 130 is formed on the gate electrode 120.
  • the gate insulating film 130 is formed by sequentially forming a silicon nitride film and a silicon oxide film on the gate electrode 120 and the substrate 110 by plasma CVD (Chemical Vapor Deposition) so as to cover the gate electrode 120. To do.
  • the silicon nitride film can be formed by using, for example, silane gas (SiH 4 ), ammonia gas (NH 3 ), and nitrogen gas (N 2 ) as the introduction gas.
  • silane gas SiH 4
  • NH 3 ammonia gas
  • N 2 nitrogen gas
  • a silicon nitride film is formed using ammonia gas (NH 3 ) at a temperature of 400 ° C.
  • the silicon oxide film can be formed by using, for example, silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as the introduction gas.
  • an oxide semiconductor film 140 a is formed over the substrate 110.
  • the oxide semiconductor film 140a is formed over the gate insulating film 130 by a sputtering method.
  • the thickness of the oxide semiconductor film 140a is, for example, not less than about 20 nm and not more than about 200 nm.
  • the carrier density of the oxide semiconductor layer 140 is, for example, in a range of approximately 1.13 ⁇ 10 13 cm ⁇ 3 or more and approximately 1.13 ⁇ 10 16 cm ⁇ 3 or less.
  • the oxide semiconductor layer 140 is formed by processing the oxide semiconductor film 140a into a predetermined shape. That is, the oxide semiconductor layer 140 is formed by patterning the oxide semiconductor film 140a. For example, first, a resist having a predetermined shape is formed over the oxide semiconductor film 140a. Specifically, a resist is formed by a photolithography method over the oxide semiconductor film 140a and at a position facing the gate electrode 120.
  • the oxide semiconductor layer 140 is formed at a position facing the gate electrode 120.
  • wet etching is performed using, for example, a chemical solution obtained by mixing phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water. It can be carried out.
  • an insulating layer is formed over the oxide semiconductor layer 140 so that a part of the oxide semiconductor layer 140 is exposed.
  • a channel protective layer 150 is formed on the oxide semiconductor layer 140.
  • the channel protective layer 150 is formed over the oxide semiconductor layer 140 and the gate insulating film 130 so as to cover the oxide semiconductor layer 140.
  • the channel protective layer 150 can be formed by forming a silicon oxide film on the oxide semiconductor layer 140 and the gate insulating film 130 by a plasma CVD method.
  • the channel protective layer 150 is patterned into a predetermined shape. Specifically, a contact hole is formed in the channel protective layer 150 so that a part of the oxide semiconductor layer 140 is exposed.
  • a part of the channel protective layer 150 is etched by a photolithography method and a dry etching method, so that a contact hole is formed over a region to be a source contact region and a drain contact region of the oxide semiconductor layer 140.
  • a reactive ion etching (RIE) method can be used as a dry etching method.
  • RIE reactive ion etching
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas. Parameters such as gas flow rate, pressure, applied power, and frequency are appropriately set depending on the substrate size, etching film thickness, and the like.
  • the size (lateral width) of the contact hole in the channel width direction of the oxide semiconductor layer 140 is, for example, about 10 ⁇ m or less smaller than the width of the oxide semiconductor layer 140. Further, the projecting width of the oxide semiconductor layer 140 on the source electrode 160s side or the projecting width of the oxide semiconductor layer 140 on the drain electrode 160d side is, for example, about 5 ⁇ m or more.
  • a source electrode 160s and a drain electrode 160d connected to the oxide semiconductor layer 140 are formed.
  • a source electrode 160 s and a drain electrode 160 d having a predetermined shape are formed on the channel protective layer 150 so as to fill the contact holes formed in the channel protective layer 150.
  • the source electrode 160s and the drain electrode 160d are formed on the channel protective layer 150 and in the contact hole with a space therebetween. More specifically, a Mo film, a Cu film, and a CuMn film are sequentially formed on the channel protective layer 150 and in the contact hole by a sputtering method. Further, the Mo film, the Cu film, and the CuMn film are patterned by a photolithography method and a wet etching method, thereby forming the source electrode 160s and the drain electrode 160d.
  • the film thickness of the source electrode 160s and the drain electrode 160d is, for example, about 100 nm or more and about 500 nm or less.
  • the wet etching of the Mo film, the Cu film, and the CuMn film can be performed using, for example, a chemical solution in which hydrogen peroxide water (H 2 O 2 ) and an organic acid are mixed.
  • one or both of the width of the source electrode 160s and the width of the drain electrode 160d are smaller than the width of the oxide semiconductor layer 140.
  • the thin film transistor 100 can be manufactured as described above.
  • FIG. 5A is a plan view of the thin film transistor 100 as viewed from above
  • FIG. 5B is a cross-sectional view of the thin film transistor 100 of FIG. 5A cut along the line AA ′
  • FIG. 5C is a cross-sectional view of the thin film transistor 100 of FIG. FIG. 5 is a cross-sectional view taken along line ⁇ B ′.
  • the protruding width L1 ( ⁇ m) of the oxide semiconductor layer 140 in the channel width direction is determined from the end of the oxide semiconductor layer 140 in the channel width direction from the drain electrode 160d (or the source electrode 160s). ) And the oxide semiconductor layer 140.
  • the channel region (intra-channel region) in the oxide semiconductor layer 140 is a region indicated by a rectangular thick broken line in FIG. 5A.
  • the channel region in the oxide semiconductor layer 140 is a region sandwiched between the source electrode 160s and the drain electrode 160d, and more specifically, the portion where the source electrode 160s and the oxide semiconductor layer 140 are in contact with the drain electrode 160d.
  • the oxide semiconductor layer 140 is a region other than the channel region, that is, a region outside the channel region.
  • FIG. 6A is a diagram illustrating a current density distribution (when the oxide semiconductor layer is viewed from above) when a drain voltage is applied to the oxide semiconductor layer of the thin film transistor according to the embodiment.
  • the concentration distribution shown in FIG. 6A shows a current density distribution in the oxide semiconductor layer 140 when the source electrode is the ground and a voltage of 4 V is applied to the drain electrode.
  • the oxide semiconductor layer is disposed on the gate insulating film, and the source electrode and the drain electrode are disposed to face each other with a distance of 20 ⁇ m. Further, since the corners of the end portions of the source electrode and the drain electrode are formed by processing, the curvature is set to 0.5 by reproducing this.
  • a high current density is generated in the region outside the channel. That is, in the outside channel region, a current path different from that of the main TFT is formed, and a sub-TFT causing a hump phenomenon is generated.
  • FIG. 6B is a diagram in which the current density distribution shown in FIG. 6A is extracted two-dimensionally in the Y direction at the center of the channel.
  • ⁇ black circle
  • ⁇ black triangle
  • the present inventors have found that when the overhang width L1 of the oxide semiconductor layer is not sufficiently large, a high current density region equivalent to the in-channel region is generated at the end of the oxide semiconductor layer.
  • FIG. 7 is a graph showing the relationship between the overhang width L1 of the oxide semiconductor layer of the thin film transistor and the carrier density.
  • FIGS. 8A to 8C are diagrams illustrating the relationship between the current and the gate voltage and the relationship between the carrier mobility and the gate voltage in the NBTS test of the thin film transistor according to the embodiment.
  • an NBTS test was performed on the thin film transistor 100 formed by changing the overhang width L1 ( ⁇ m) of the oxide semiconductor layer 140 in the channel width direction from 2.5 ⁇ m to 5.5 ⁇ m.
  • the NBTS test is a stress application test in which a negative bias is applied to the gate electrode.
  • FIGS. 8A to 8C shows the shift amount (change amount) ⁇ Vth (change amount) of the threshold voltage Vth (V) during the NBTS test with respect to each overhang width L1 ( ⁇ m) of FIGS. 8A to 8C. It is the figure which plotted V).
  • the shift amount ⁇ Vth of the threshold voltage Vth is a difference (amount of change) between the threshold voltage (initial characteristic) before the stress application and the threshold voltage after the stress application.
  • the channel width (W) and the channel length (L) of the thin film transistor subjected to the NBTS test are 20 ⁇ m and 11 ⁇ m, respectively.
  • the initial characteristic (0 s) is indicated by a dotted line
  • the characteristic after stress application (2000 s) is indicated by a solid line.
  • the left horizontal axis is the drain-source current Ids (A)
  • the right horizontal axis is the mobility ⁇ (cm 2 / V ⁇ s).
  • the cause of the hump phenomenon in FIGS. 8A and 8B is that the overhang width L1 ( ⁇ m) is small and the current density distribution becomes irregular at the end of the oxide semiconductor layer. This is probably because a high current density was generated locally and a current path different from that of the main TFT was generated.
  • the edge of the oxide semiconductor layer having damage due to etching or a taper angle is significantly deteriorated in the NBTS test. For this reason, when the overhang width L1 is small, the hump becomes remarkable after the NBTS test. Note that, as the overhang width L1 is smaller, this influence becomes larger and the reliability of the thin film transistor is deteriorated.
  • the cause of the hump phenomenon not occurring in FIG. 8C is that the overhang width L1 ( ⁇ m) is large, so that the current density distribution becomes regular at the end of the oxide semiconductor layer, and the channel width ( This is considered to be because the current density decreased in the outside channel region in the (W) direction. That is, no current density concentration causing a hump phenomenon occurred. Note that as the overhang width L1 increases, the current density decreases in the channel outside region in the channel width (W) direction.
  • the carrier density N of the oxide semiconductor layer 140 is in a range of approximately 1.13 ⁇ 10 13 cm ⁇ 3 or more and approximately 1.13 ⁇ 10 16 cm ⁇ 3 or less. It is.
  • the overhang width L1 ( ⁇ m) of the oxide semiconductor layer 140 may be controlled in order to suppress the hump phenomenon and improve the reliability of the NBTS test.
  • the overhanging width L1 of the oxide semiconductor layer 140 in the channel width direction may be controlled in order to suppress the hump phenomenon and improve the reliability of the NBTS test.
  • FIG. 8D by setting the overhanging width L1 of the oxide semiconductor layer 140 in the channel width direction to 5 ⁇ m or more, no hump phenomenon occurs in the initial characteristics, and reliability for the NBTS test is achieved. Can be obtained.
  • the overhanging width L1 ( ⁇ m) of the oxide semiconductor layer 140 in the channel width direction with respect to the source electrode 160s or the drain electrode 160d and the carrier density in the oxide semiconductor layer 140 N (cm ⁇ 3 ) satisfies the relational expression of L1 ⁇ 5.041 exp (5 ⁇ 10 ⁇ 18 N).
  • the width of the oxide semiconductor layer 140 can be made larger than the width of the source electrode 160s or the drain electrode 160d. Therefore, the tapered portion at the end of the oxide semiconductor layer 140 is formed in the outside channel region. Can be positioned. Accordingly, since the end portion of the oxide semiconductor layer 140 moves away from the in-channel region, generation of a high current density region at the end portion of the oxide semiconductor layer 140 can be suppressed.
  • the thin film transistor 100 As a result, in the thin film transistor 100, the hump phenomenon of the initial characteristic is suppressed, and the negative shift amount of the threshold voltage is reduced. Therefore, a thin film transistor having more excellent characteristics and higher reliability can be obtained.
  • the thin film transistor may be a bottom gate type and channel etch type thin film transistor, or may be a top gate type TFT. That is, the thin film transistor includes a gate electrode formed above the substrate, an oxide semiconductor layer formed at a position facing the gate electrode, and a gate insulating film formed between the gate electrode and the oxide semiconductor layer. The source electrode and the drain electrode connected to a part of the oxide semiconductor layer may be provided, and the width of the oxide semiconductor layer may be larger than the width of the source electrode and the drain electrode.
  • the oxide semiconductor material used for the oxide semiconductor layer is not limited to amorphous InGaZnO.
  • the oxide semiconductor material may be, for example, a polycrystalline semiconductor, a microcrystalline semiconductor, or a single crystal semiconductor in a crystal structure.
  • InGaSnO, InGaO, InZnO, InSnO, ZnO, or the like may be used as the oxide semiconductor material.
  • an organic EL display device is described as a display device using a thin film transistor.
  • the thin film transistor in the above embodiment is also applied to other display devices using an active matrix substrate such as a liquid crystal display device. can do.
  • the display device such as the organic EL display device described above can be used as a flat panel display, and is applied to all electronic devices having a display panel such as a television set, a personal computer, and a mobile phone. be able to. In particular, it is suitable for a large-screen and high-definition display device.
  • the thin film transistor and the manufacturing method thereof according to the present disclosure can be used for a display device such as an organic EL display device.

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　酸化物半導体層と、酸化物半導体層上に形成された絶縁層と、絶縁層上に少なくとも一部が位置し、かつ、絶縁層に形成された開口を介して酸化物半導体層に接続されたソース電極及びドレイン電極と、を備え、ソース電極又はドレイン電極に対するチャネル幅方向の酸化物半導体層の一方の張り出し幅をＬ１（μｍ）とし、酸化物半導体層におけるキャリア密度をＮ（ｃｍ－３）とすると、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の関係式を満たす。

Description

薄膜トランジスタ及びその製造方法
　本開示は、薄膜トランジスタ及びその製造方法に関する。
　液晶表示装置又は有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。ＴＦＴの半導体層としては、アモルファスシリコン等が用いられる。半導体層はゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。
　アクティブマトリクス型表示装置では、画面の高精細化及び高フレームレート化に対応し、表示装置のスイッチング及び駆動用ＴＦＴの高性能化が求められている。さらに表示装置のフレキシブル化又は透明化といった次世代の表示装置の実現を目指した研究開発が活発に行われている。このような背景により、ＴＦＴの半導体層材料には従来のシリコン系材料と比較して電気的特性の優位性に加えて、フレキシブル基板上に形成可能な低温成膜、及び透明な材料へ注目が集まる傾向にある。特にインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）等の金属酸化物もしくはこれら金属酸化物の化合物を応用する試みが盛んである。
　例えば、特許文献１には、所定の条件の下で酸化物半導体膜を成膜した薄膜トランジスタが開示されている。
米国特許第８３８９３１０号明細書
　しかしながら、上記従来技術では、十分に安定な特性を有する薄膜トランジスタを製造することができない。
　例えば、特許文献１に開示された薄膜トランジスタの製造方法では、リーク電流を低くするために所定の条件で酸化物半導体膜を成膜している。しかしながら、従来の酸化物半導体を有する薄膜トランジスタでは、ストレス印加後のトランジスタ特性において、電流が急激に増加する領域においてハンプ現象が顕著に現れるという問題があった。
　そこで、本開示は、より安定な特性を有し、より信頼性の高い薄膜トランジスタ及びその製造方法を提供する。
　上記目的を達成するために、薄膜トランジスタの一態様は、基板上に位置するゲート電極と、前記ゲート電極上に位置するゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極と対向する酸化物半導体層と、前記酸化物半導体層上に位置する、前記酸化物半導体の一部が露出するように形成されたエッチストッパ層と、互いに対向して配置され、前記エッチストッパ層上に少なくとも一部が位置するソース電極及びドレイン電極と、を備え、前記ソース電極又は前記ドレイン電極に対するチャネル幅方向の前記酸化物半導体層の一方の張り出し幅をＬ１（μｍ）とし、前記酸化物半導体層におけるキャリア密度をＮ（ｃｍ－３）とすると、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の関係式を満たす。
　本開示によれば、優れたトランジスタ特性を有する薄膜トランジスタを得ることができる。特に、閾値下領域におけるハンプ現象を抑制し、より安定な初期特性と、ゲート電極への負電圧印加に対する経時劣化の小さい、より高い信頼性の薄膜トランジスタを得ることができる。
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態に係る有機ＥＬ表示装置における画素回路の簡略な構成を示す電気回路図である。 図３は、実施の形態に係る薄膜トランジスタの概略断面図である。 図４は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図５Ａは、実施の形態に係る薄膜トランジスタの上面からの概略図である。 図５Ｂは、図５Ａの薄膜トランジスタをＡ－Ａ’線に沿って切断した断面図である。 図５Ｃは、図５Ａの薄膜トランジスタをＢ－Ｂ’線に沿って切断した断面図である。 図６Ａは、実施の形態に係る薄膜トランジスタの酸化物半導体層についてのドレイン電圧印加時の電流密度分布を示す図である。 図６Ｂは、実施の形態に係る薄膜トランジスタの酸化物半導体層の張り出し幅Ｌ１と電流密度分布との関係を示すグラフである。 図７は、実施の形態に係る薄膜トランジスタの酸化物半導体層の張り出し幅Ｌ１とキャリア密度との関係を示すグラフである。 図８は、実施の形態に係る薄膜トランジスタのＮＢＴＳ試験による電流とゲート電圧との関係及びキャリア移動度とゲート電圧との関係を示す図（（ａ）～（ｃ））と、実施の形態に係る酸化物半導体膜の張り出し幅と閾値電圧のシフト量との関係を示す図（（ｄ））である。
　（本開示の基礎となった知見）
　発明者らは、ハンプと呼ばれる現象が、ストレス印加後のトランジスタ特性の電流が急激に増加する領域（subthresholdregion, 閾値下領域）において顕著に現れることに着目した。この領域は表示装置における低階調領域、すなわち黒表示領域に対応する。液晶ディスプレイとは異なり有機ＥＬディスプレイにおいては、この黒表示領域の特性が重要となる。
　ここでいうハンプ現象とは、ＴＦＴのスイッチング特性を示すＩ－Ｖ特性において、流れる電流の異常のことである。通常は印加電圧に対して流れる電流を対数でプロットすると、電流が急激に増加し明確な１段階のＯＮ／ＯＦＦスイッチング特性を示し、その傾斜は一つの傾きで定義される。ハンプ現象とは、このＴＦＴのスイッチング特性の電流増加が階段状に数段階で生じることを指す。
　ハンプ現象が発生すると、ＴＦＴ特性の閾値が小さくなり、明瞭なスイッチング特性が得られなくなり、かつ、電圧印加による中長期信頼性の劣化にもつながる。この信頼性の劣化とは、ＴＦＴがスイッチング特性を示さないこと、もしくは、閾値電圧が変化することである。信頼性が劣化すると、安定駆動が不可能になる。
　このハンプ現象の発生は、次のことが原因であると推測される。ＴＦＴにおける半導体層の加工端がテーパ角をもつことで膜厚が異なる箇所が存在することになる。このため、このような半導体層の上に積層された電極に電圧を印加すると、電界にムラが生じる。これにより、半導体層に電流パスの不均一な領域が存在することとなり、主ＴＦＴとは異なる副ＴＦＴが形成されてしまう。このことが、ハンプ現象が発生する原因であると考えられる。
　（本開示の概要）
　本開示の一態様に係る薄膜トランジスタは、基板上に位置するゲート電極と、ゲート電極上に位置するゲート絶縁膜と、ゲート絶縁膜を間に介して、ゲート電極と対向する酸化物半導体層と、酸化物半導体層上に形成した絶縁層と、絶縁層上に少なくとも一部が位置し、かつ、当該絶縁層に形成された開口を介して酸化物半導体層に接続されたソース電極及びドレイン電極と、を備え、ソース電極又は前記ドレイン電極に対するチャネル幅方向の酸化物半導体層の張り出し幅をＬ１（μｍ）、酸化物半導体層におけるキャリア密度をＮ（ｃｍ－３）として、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）を満たす。
　本開示の一態様に係る薄膜トランジスタは、ソース電極及びドレイン電極が絶縁層の上方に形成されたチャネル保護型（トップコンタクト型）のトランジスタであって、酸化物半導体層の張り出し幅Ｌ１（μｍ）と酸化物半導体層のキャリア密度Ｎ（ｃｍ－３）とがＬ１＝５．０４１ｅｘｐ（５×１０－１８Ｎ）を境界としてＬ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の関係式を満たしている。なお、このことをキャリア密度について書き直すと、Ｎ≦２×１０１７ｌｎ（Ｌ１）－３．２４×１０１７の関係式を満たすことになる。
　この関係式を満たすころにより、酸化物半導体層の幅をソース電極（ドレイン電極）の幅よりも大きくすることができるので、酸化物半導体層の端部のテーパ部をチャネル領域外に位置させることができる。
　これにより、酸化物半導体層の端部がチャネル領域から遠ざかるので、酸化物半導体層の端部に高い電流密度領域が生じることを抑制することができる。したがって、より安定な特性を有し、より信頼性の高い薄膜トランジスタを得ることができる。
　また、本開示の一態様に係る薄膜トランジスタにおいて、酸化物半導体層のキャリア密度Ｎ（ｃｍ－３）は、さらに、１．１３×１０１３ｃｍ－３≦Ｎ≦１．１３×１０１６ｃｍ－３の関係式を満たすとよい。
　また、本開示の一態様に係る薄膜トランジスタにおいて、酸化物半導体層は、透明アモルファス酸化物半導体によって構成されていてもよい。具体的には、酸化物半導体層は、ＩｎＧａＺｎＯによって構成されていてもよい。
　このように、ＴＦＴのチャネル層として、ＩｎＧａＺｎＯ等の酸化物半導体層を用いることによって、キャリア移動度を高めることができる。
　また、本開示の一態様に係る有機ＥＬ表示装置は、上記いずれかの薄膜トランジスタを有する。
　また、本開示の一態様に係る薄膜トランジスタの製造方法は、基板の上方にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に酸化物半導体膜を成膜する工程と、酸化物半導体膜を所定の形状に加工することで酸化物半導体層を形成する工程と、酸化物半導体層の一部を露出させるように、酸化物半導体層上に絶縁層を形成する工程と、酸化物半導体層の露出した部分に接続されるように、絶縁層上にソース電極及びドレイン電極を形成する工程とを含み、ソース電極又はドレイン電極に対するチャネル幅方向の酸化物半導体層の一方の張り出し幅をＬ１（μｍ）とし、酸化物半導体層におけるキャリア密度をＮ（ｃｍ－３）とすると、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の関係式を満たす。
　これにより、酸化物半導体層の端部がチャネル領域から遠ざかるので、酸化物半導体層の端部に高い電流密度領域が生じることを抑制することができる。したがって、より安定な特性を有し、より信頼性の高い薄膜トランジスタを製造することができる。
　また、本開示の一態様に係る薄膜トランジスタの製造方法において、酸化物半導体層のキャリア密度Ｎ（ｃｍ－３）は、さらに、１．１３×１０１３ｃｍ－３≦Ｎ≦１．１３×１０１６ｃｍ－３の関係式を満たすとよい。
　また、本開示の一態様に係る薄膜トランジスタの製造方法において、酸化物半導体膜は、透明アモルファス酸化物半導体によって構成されていてもよい。具体的には、酸化物半導体層は、ＩｎＧａＺｎＯ膜であってもよい。
　このように、ＴＦＴのチャネル層として、ＩｎＧａＺｎＯ等の酸化物半導体層を用いることによって、キャリア移動度を高めることができる。
　（実施の形態）
　以下、薄膜トランジスタ及びその製造方法、並びに、薄膜トランジスタを用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　［有機ＥＬ表示装置］
　まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
　図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
　ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
　有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
　また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の電荷機能層が設けられていてもよい。
　各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
　ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
　続いて、画素３０における画素回路３１の回路構成について、図２を用いて説明する。図２は、本実施の形態に係る有機ＥＬ表示装置における画素回路の簡略な構成を示す電気回路図である。
　図２に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とを備える。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
　薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、有機ＥＬ素子４０の陽極４１及びキャパシタ３４の他端に接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
　薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
　なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素Ｒ、Ｇ、Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
　［薄膜トランジスタ］
　以下では、本実施の形態に係る薄膜トランジスタについて説明する。なお、本実施の形態に係る薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型（トップコンタクト）の薄膜トランジスタである。
　図３は、本実施の形態に係る薄膜トランジスタの概略断面図である。
　図３に示すように、本実施の形態に係る薄膜トランジスタ１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ソース電極１６０ｓと、ドレイン電極１６０ｄとを備える。
　基板１１０は、電気絶縁性を有する材料からなる基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
　なお、基板１１０は、リジッド基板に限るものではなく、可撓性を有する樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイのＴＦＴとして利用することができる。
　ゲート電極１２０は、基板１１０の上方に所定形状で形成される。ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、これらの中から選ばれる金属の合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、又は、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。ゲート電極１２０は、例えば、モリブデン（Ｍｏ）膜及び銅（Ｃｕ）膜の積層構造であり、膜厚が２０ｎｍ～５００ｎｍである。
　ゲート絶縁膜（ゲート絶縁層）１３０は、ゲート電極１２０上に形成される。例えば、ゲート絶縁膜１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。具体的には、ゲート絶縁膜１３０は、ゲート電極１２０を覆うように全面成膜されて、基板１１０上に形成される。
　ゲート絶縁膜１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁膜１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。ゲート絶縁膜１３０は、例えば、シリコン酸化膜及びシリコン窒化膜の積層構造であり、膜厚は５０ｎｍ～３００ｎｍである。
　酸化物半導体層１４０は、薄膜トランジスタ１００におけるチャネル層として用いられる。つまり、酸化物半導体層１４０は、ゲート絶縁膜１３０を挟んでゲート電極１２０と対向するチャネル領域を含む半導体層である。
　酸化物半導体層１４０は、ゲート絶縁膜１３０上に所定形状で形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート絶縁膜１３０を間に介して、ゲート電極１２０と対向する位置に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁膜１３０上に島状に形成される。
　酸化物半導体層１４０の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。酸化物半導体層１４０の膜厚は、例えば、２０ｎｍ～２００ｎｍである。酸化物半導体層１４０のキャリア密度は、例えば、約１．１３×１０１３ｃｍ－３以上、約１．１３×１０１６ｃｍ－３以下の範囲である。
　酸化物半導体層１４０におけるＩｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８～１．２：０．８～１．２：０．８～１．２の範囲でもよいが、この範囲には限られない。
　チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
　チャネル保護層１５０は、酸化物半導体層１４０上に形成された絶縁層の一例である。したがって、チャネル保護層１５０は、電気絶縁性を有する材料から構成される。例えば、チャネル保護層１５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。チャネル保護層１５０の膜厚は、例えば、５０ｎｍ～５００ｎｍである。
　また、チャネル保護層１５０は、酸化物半導体層１４０の上方に形成するソース電極１６０ｓ及びドレイン電極１６０ｄをエッチングによってパターニングする際に、酸化物半導体層１４０がエッチングされることを防止するエッチストッパ層として機能する。
　チャネル保護層１５０の一部は、貫通するように開口されている。つまり、チャネル保護層１５０には、酸化物半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。
　酸化物半導体層１４０は、チャネル保護層１５０の開口された部分（コンタクトホール）を介してソース電極１６０ｓ及びドレイン電極１６０ｄに接続されている。酸化物半導体層１４０のチャネル幅方向におけるコンタクトホールのサイズ（横幅）は、例えば酸化物半導体層１４０の幅よりも１０μｍ以上小さい。
　ソース電極１６０ｓ及びドレイン電極１６０ｄは、チャネル保護層１５０の上方に少なくとも一部が位置し、かつ、チャネル保護層１５０に形成された開口を介して酸化物半導体層１４０に接続されている。つまり、ソース電極１６０ｓ及びドレイン電極１６０ｄは、チャネル保護層１５０において酸化物半導体層１４０の露出した部分と接続されるように、チャネル保護層１５０の上方に形成される。具体的には、ソース電極１６０ｓ及びドレイン電極１６０ｄは、チャネル保護層１５０に形成されたコンタクトホールを介して酸化物半導体層１４０に接続され、チャネル保護層１５０上において基板水平方向に離間して互いに対向して配置されている。
　ソース電極１６０ｓ及びドレイン電極１６０ｄは、導電性を有する材料からなる電極である。ソース電極１６０ｓ及びドレイン電極１６０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。ソース電極１６０ｓ及びドレイン電極１６０ｄは、例えば、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜との積層構造であり、膜厚は１００ｎｍ～５００ｎｍである。
　［薄膜トランジスタの製造方法］
　続いて、本実施の形態に係る薄膜トランジスタの製造方法について、図４を用いて説明する。図４は、本実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。
　まず、図４の（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極１２０を形成する。なお、金属膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
　次に、図４の（ｂ）に示すように、ゲート電極１２０上にゲート絶縁膜１３０を形成する。例えば、ゲート電極１２０を覆うように、ゲート電極１２０上及び基板１１０上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜とシリコン酸化膜とを順に成膜することで、ゲート絶縁膜１３０を形成する。
　シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いることで成膜することができる。例えば、アンモニアガス（ＮＨ３）を用いて温度４００℃の条件でシリコン窒化膜を成膜する。また、シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
　次に、図４の（ｃ）に示すように、基板１１０の上方に酸化物半導体膜１４０ａを成膜する。例えば、ゲート絶縁膜１３０上に酸化物半導体膜１４０ａをスパッタリング法によって成膜する。酸化物半導体膜１４０ａの膜厚は、例えば、約２０ｎｍ以上、約２００ｎｍ以下である。
　具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素雰囲気でのスパッタリング法によって、ゲート絶縁膜１３０上にアモルファスＩｎＧａＺｎＯ膜を全面成膜する。酸化物半導体層１４０のキャリア密度は、例えば約１．１３×１０１３ｃｍ－３以上、かつ、約１．１３×１０１６ｃｍ－３以下の範囲である。
　次に、図４の（ｄ）に示すように、酸化物半導体膜１４０ａを所定の形状に加工することで、酸化物半導体層１４０を形成する。つまり、酸化物半導体膜１４０ａをパターニングすることで、酸化物半導体層１４０を形成する。例えば、まず、酸化物半導体膜１４０ａ上に所定形状のレジストを形成する。具体的には、酸化物半導体膜１４０ａ上に、かつ、ゲート電極１２０に対向する位置に、レジストをフォトリソグラフィ法によって形成する。
　そして、ウェットエッチング法によってレジストが形成されていない領域の酸化物半導体膜１４０ａを除去することで、ゲート電極１２０に対向する位置に酸化物半導体層１４０を形成する。例えば、酸化物半導体膜１４０ａがＩＧＺＯ膜である場合、ウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
　次に、酸化物半導体層１４０の一部を露出させるように、酸化物半導体層１４０上に絶縁層を形成する。
　具体的には、まず、図４の（ｅ）に示すように、酸化物半導体層１４０上にチャネル保護層１５０を形成する。例えば、酸化物半導体層１４０を覆うようにして酸化物半導体層１４０上及びゲート絶縁膜１３０上にチャネル保護層１５０を形成する。
　例えば、酸化物半導体層１４０上及びゲート絶縁膜１３０上にシリコン酸化膜をプラズマＣＶＤ法によって成膜することで、チャネル保護層１５０を形成することができる。
　その後、チャネル保護層１５０を所定形状にパターニングする。具体的には、酸化物半導体層１４０の一部を露出させるように、チャネル保護層１５０にコンタクトホールを形成する。
　具体的には、まず、フォトリソグラフィ法及びドライエッチング法によってチャネル保護層１５０の一部をエッチングすることにより、酸化物半導体層１４０のソースコンタクト領域及びドレインコンタクト領域となる領域上に、コンタクトホールを形成する。例えば、チャネル保護層１５０がシリコン酸化膜である場合、ドライエッチング法として反応性イオンエッチング（ＲＩＥ）法を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
　酸化物半導体層１４０のチャネル幅方向におけるコンタクトホールのサイズ（横幅）は、例えば酸化物半導体層１４０の幅よりも約１０μｍ以上小さい。また、ソース電極１６０ｓ側の酸化物半導体層１４０の張り出し幅又はドレイン電極１６０ｄ側の酸化物半導体層１４０の張り出し幅は、例えば、約５μｍ以上である。
　次に、図４の（ｆ）に示すように、酸化物半導体層１４０に接続されたソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。例えば、チャネル保護層１５０に形成したコンタクトホールを埋めるようにして、チャネル保護層１５０上に所定形状のソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。
　具体的には、チャネル保護層１５０上及びコンタクトホール内に、互いに間隔を空けてソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。より具体的には、チャネル保護層１５０上及びコンタクトホール内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリング法によって順に成膜する。さらに、フォトリソグラフィ法及びウェットエッチング法によって、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜をパターニングすることで、ソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。
　ソース電極１６０ｓ及びドレイン電極１６０ｄの膜厚は、例えば、約１００ｎｍ以上かつ約５００ｎｍ以下である。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。また、本実施の形態において、ソース電極１６０ｓの幅及びドレイン電極１６０ｄの幅の一方又は両方は、酸化物半導体層１４０の幅より小さくしている。
　以上のようにして、薄膜トランジスタ１００を製造することができる。
　［酸化物半導体層の張り出し幅］
　続いて、張り出し幅Ｌ１（μｍ）でソース電極１６０ｓ及びドレイン電極１６０ｄから張り出す酸化物半導体層１４０を備える薄膜トランジスタ１００において、張り出し幅Ｌ１（μｍ）と閾値電圧のシフト量との関係について、図５Ａ～図５Ｃを用いて説明する。
　図５Ａは、薄膜トランジスタ１００を上面から見た平面図、図５Ｂは、図５Ａの薄膜トランジスタ１００をＡ－Ａ’線に沿って切断した断面図であり、図５Ｃは、図５Ａの薄膜トランジスタ１００をＢ－Ｂ’線に沿って切断した断面図である。
　図５Ａ～図５Ｃに示すように、チャネル幅方向における酸化物半導体層１４０の張り出し幅Ｌ１（μｍ）は、酸化物半導体層１４０のチャネル幅方向の端部から、ドレイン電極１６０ｄ（又はソース電極１６０ｓ）と酸化物半導体層１４０とが接する線までの長さと定義される。
　なお、酸化物半導体層１４０におけるチャネル領域（チャネル内領域）は、図５Ａの矩形状の太破線で示される領域である。つまり、酸化物半導体層１４０におけるチャネル領域、ソース電極１６０ｓとドレイン電極１６０ｄとで挟まれた領域であり、より具体的には、ソース電極１６０ｓと酸化物半導体層１４０とが接する部分とドレイン電極１６０ｄと酸化物半導体層１４０との間の領域である。また、チャネル外領域とは、チャネル領域以外の領域、つまり、チャネル領域の外側の領域のことである。
　［張り出し幅と電流密度集中との関係］
　次に、酸化物半導体層１４０の張り出し幅Ｌ１（μｍ）と酸化物半導体層１４０のキャリア密度（ｃｍ－３）とを制御した場合に酸化物半導体層の端部に生じる電流密度集中について、図６Ａ、図６Ｂ及び図７を用いて説明する。ここで、電流密度集中の計算は、デバイスシミュレーションソフトウェア（製品名：ＡＴＬＡＳ）を用いた。
　図６Ａは、実施の形態に係る薄膜トランジスタの酸化物半導体層についてのドレイン電圧印加時の電流密度分布（酸化物半導体層を上部から見た場合）を示す図である。図６Ａに示される濃度分布は、ソース電極をグランドとし、ドレイン電極に４Ｖの電圧を印加した場合における酸化物半導体層１４０内の電流密度分布を示している。
　なお、図６Ａでは、ゲート絶縁膜上に酸化物半導体層が配置され、さらにソース電極及びドレイン電極が２０μｍ離れて対向して配置されている。また、ソース電極及びドレイン電極は加工によって端部の角が曲率をもって形成されるため、これを再現して曲率＝０．５としている。
　図６Ａから分かるように、チャネル外領域において、高い電流密度が生じている。つまり、チャネル外領域では、主ＴＦＴとは異なる電流パスが形成されて、ハンプ現象の原因となる副ＴＦＴが生じている。
　図６Ｂは、図６Ａに示す電流密度分布をチャネル中央でＹ方向に二次元で抜き出して示した図である。図６Ｂにおいて、●（黒丸）は、チャネル領域の端部における電流密度を図示しており、▼（黒三角）は、酸化物半導体層の端部における電流密度を示している。
　図６Ｂに示すように、チャネル外領域において、張り出し幅Ｌ１（μｍ）が小さい場合に、酸化物半導体層の端部に局所的に高い電流密度が生じていることが分かる。
　このように、本願発明者らは、酸化物半導体層の張り出し幅Ｌ１が十分大きくない場合は、酸化物半導体層の端部にチャネル内領域と同等の高い電流密度領域が生じることを発見した。
　このことが、チャネル内領域（●）における電流密度よりも高い場合に副ＴＦＴとなりハンプ現象が生じる原因であると考えられる。そして、▼点の電流密度から●点の電流密度を引いた値がゼロ（▼点の電流密度－●点の電流密度＝０）以下になる場合にハンプ現象が抑制されると考えられる。なお、張り出し幅Ｌ１が大きくなるにつれて、チャネル外領域での電流密度も小さくなっていくことが分かる。
　電流密度分布がこのようになるのは、張り出し幅Ｌ１（μｍ）の影響だけではなく、酸化物半導体層のキャリア密度による影響も考えられる。そこで、酸化物半導体層のキャリア密度と張り出し幅Ｌ１（μｍ）とを変化させた場合に、▼点の電流密度から●点の電流密度を引いた値がゼロ以下になる条件を探索し、図７にプロットした。図７は、薄膜トランジスタの酸化物半導体層の張り出し幅Ｌ１とキャリア密度との関係を示すグラフである。
　図７に示すように、上記条件でプロットした点を近似すると、張り出し幅Ｌ１（μｍ）とキャリア密度Ｎ（ｃｍ－３）とは、以下の（式１）の関係式になる。
　（式１）　Ｌ１＝５．０４１ｅｘｐ（５×１０－１８Ｎ）
　この（式１）を満たす線を境界線として、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の領域において、電流密度の局所的な集中が抑制され、ハンプ現象が消失すると考えられる。このように、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）を満たすことによって、薄膜トランジスタの初期特性の安定化及びＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験に対する信頼性が向上する。なお、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）をキャリア密度Ｎについて書き直すと、Ｎ≦２×１０１７ｌｎ（Ｌ１）－３．２４×１０１７と表すことができる。
　［実施例］
　図８の（ａ）～（ｃ）は、実施の形態に係る薄膜トランジスタのＮＢＴＳ試験による電流とゲート電圧との関係及びキャリア移動度とゲート電圧との関係を示す図である。具体的には、チャネル幅方向の酸化物半導体層１４０の張り出し幅Ｌ１（μｍ）を２．５μｍから５．５μｍまで変えて成膜した薄膜トランジスタ１００に対して、ＮＢＴＳ試験を行った。ＮＢＴＳ試験は、ゲート電極に負バイアスを印加するストレス印加試験である。
　また、図８の（ｄ）は、図８の（ａ）～（ｃ）の各張り出し幅Ｌ１（μｍ）に対してＮＢＴＳ試験時の閾値電圧Ｖｔｈ（Ｖ）のシフト量（変化量）ΔＶｔｈ（Ｖ）をプロットした図である。
　なお、ＮＢＴＳ試験は、ゲート－ソース間電圧Ｖｇｓ＝－２０Ｖ、ドレイン－ソース間電圧Ｖｄｓ＝０Ｖ、温度Ｔ＝９０℃、期間ｔ＝２０００ｓｅｃのストレス条件の下で行った。また、閾値電圧Ｖｔｈのシフト量ΔＶｔｈは、ストレス印加前の閾値電圧（初期特性）と、ストレス印加後の閾値電圧との差（変化量）である。なお、ＮＢＴＳ試験の対象となった薄膜トランジスタのチャネルの幅（Ｗ）及びチャネルの長さ（Ｌ）は、それぞれ２０μｍ及び１１μｍである。図８の（ａ）～（ｃ）において、初期特性（０ｓ）は点線で示され、ストレス印加後（２０００ｓ）の特性は実線で示されている。また、左横の軸はドレイン－ソース間電流Ｉｄｓ（Ａ）であり、右横の軸は移動度μ（ｃｍ２／Ｖ・ｓ）である。
　図８の（ａ）及び（ｂ）に示すように、張り出し幅Ｌ１の酸化物半導体層１４０を備える薄膜トランジスタであっても、閾値下領域にハンプ現象が生じており、ＮＢＴＳ試験後では、さらにハンプが顕著になっている。
　一方、図８の（ｃ）に示すように、張り出し幅Ｌ１が大きい薄膜トランジスタの場合は、初期特性においてもＮＢＴＳ試験後においてもハンプ現象がなく、また、ＮＢＴＳ試験による閾値電圧Ｖｔｈの変化量ΔＶｔｈ（Ｖ）も小さくなっている。
　このように、図８の（ａ）及び（ｂ）においてハンプ現象が生じた原因は、張り出し幅Ｌ１（μｍ）が小さいために、酸化物半導体層の端部において電流密度分布が不規則になり、局所的に高い電流密度が生じて主ＴＦＴと異なる電流パスが生じたためであると考えられる。
　また、エッチングによるダメージやテーパ角を有する酸化物半導体層の端部は、ＮＢＴＳ試験における劣化が顕著になる。このため、張り出し幅Ｌ１が小さいと、ＮＢＴＳ試験後において、ハンプが顕著になる。なお、張り出し幅Ｌ１が小さいほど、この影響が大きくなり、薄膜トランジスタの信頼性が悪化する。
　一方、図８の（ｃ）においてハンプ現象が生じなかった原因は、張り出し幅Ｌ１（μｍ）が大きいために、酸化物半導体層の端部において電流密度分布が規則的になり、チャネルの幅（Ｗ）方向のチャネル外領域において電流密度が減少したからであると考える。つまり、ハンプ現象を引き起こす電流密度の集中が生じなかったからである。なお、張り出し幅Ｌ１が大きくなればなるほど、チャネルの幅（Ｗ）方向のチャネル外領域において電流密度が減少していく。
　なお、図８の（ａ）～（ｃ）において、酸化物半導体層１４０のキャリア密度Ｎは、約１．１３×１０１３ｃｍ－３以上、約１．１３×１０１６ｃｍ－３以下の範囲である。
　この実験の結果から、ハンプ現象を抑制し、かつ、ＮＢＴＳ試験の信頼性を向上させるためには、酸化物半導体層１４０の張り出し幅Ｌ１（μｍ）を制御すればよいことが分かる。例えば、図８の（ｄ）に示すように、チャネル幅方向の酸化物半導体層１４０の張り出し幅Ｌ１を５μｍ以上とすることによって、初期特性でハンプ現象が生じず、かつ、ＮＢＴＳ試験に対する信頼性も改善できる薄膜トランジスタを得ることができる。
　［まとめ］
　以上、本実施の形態における薄膜トランジスタ１００及びその製造方法によれば、ソース電極１６０ｓ又はドレイン電極１６０ｄに対するチャネル幅方向の酸化物半導体層１４０の張り出し幅Ｌ１（μｍ）と酸化物半導体層１４０におけるキャリア密度Ｎ（ｃｍ－３）とが、Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の関係式を満たしている。
　この関係式を満たすことによって、酸化物半導体層１４０の幅をソース電極１６０ｓ又はドレイン電極１６０ｄの幅よりも大きくすることができるので、酸化物半導体層１４０の端部のテーパ部をチャネル外領域に位置させることができる。これにより、酸化物半導体層１４０の端部がチャネル内領域から遠ざかるので、酸化物半導体層１４０の端部に高い電流密度領域が生じることを抑制することができる。
　この結果、薄膜トランジスタ１００では、初期特性のハンプ現象が抑制され、閾値電圧の負シフト量が低減される。したがって、より優れた特性を有し、より信頼性が高い薄膜トランジスタを得ることができる。
　（他の実施の形態）
　以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
　上記実施の形態では、薄膜トランジスタが、ボトムゲート型、かつ、チャネル保護型のＴＦＴである例について説明したが、これに限られない。例えば、薄膜トランジスタは、ボトムゲート型、かつ、チャネルエッチ型の薄膜トランジスタでもよく、あるいは、トップゲート型のＴＦＴでもよい。すなわち、薄膜トランジスタは、基板の上方に形成されたゲート電極と、ゲート電極に対向する位置に形成された酸化物半導体層と、ゲート電極と酸化物半導体層との間に形成されたゲート絶縁膜と、酸化物半導体層の一部に接続されたソース電極及びドレイン電極とを備え、酸化物半導体層の幅がソース電極及びドレイン電極幅より大きければよい。
　また、上記実施の形態では、酸化物半導体層に用いる酸化物半導体材料は、アモルファスのＩｎＧａＺｎＯに限られない。酸化物半導体材料としては、結晶構造では、例えば、多結晶半導体、微結晶半導体、あるいは、単結晶半導体などであってもよい。また、酸化物半導体材料として、例えば、ＩｎＧａＳｎＯ、ＩｎＧａＯ、ＩｎＺｎＯ、ＩｎＳｎＯ、ＺｎＯなどを用いてもよい。
　また、上記実施の形態では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタは、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
　また、上述した有機ＥＬ表示装置などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示における発明の主旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本開示に係る薄膜トランジスタ及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置に利用することができる。
１０　有機ＥＬ表示装置
２０　ＴＦＴ基板
３０　画素
３１　画素回路
３２、３３、１００　薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ　ドレイン電極
３２ｇ、３３ｇ、１２０　ゲート電極
３２ｓ、３３ｓ、１６０ｓ　ソース電極
３４　キャパシタ
４０　有機ＥＬ素子
４１　陽極
４２　ＥＬ層
４３　陰極
５０　ゲート配線
６０　ソース配線
７０　電源配線
１１０　基板
１３０　ゲート絶縁膜
１４０　酸化物半導体層
１４０ａ　酸化物半導体膜
１５０　チャネル保護層
 

Claims (9)

  1. 　基板上に位置するゲート電極と、
    　前記ゲート電極上に位置するゲート絶縁膜と、
    　前記ゲート絶縁膜を間に介して、前記ゲート電極と対向する酸化物半導体層と、
    　前記酸化物半導体層上に形成された絶縁層と、
    　前記絶縁層上に少なくとも一部が位置し、かつ、前記絶縁層に形成された開口を介して前記酸化物半導体層に接続されたソース電極及びドレイン電極と、を備え、
    　前記ソース電極又は前記ドレイン電極に対するチャネル幅方向の前記酸化物半導体層の一方の張り出し幅をＬ１（μｍ）とし、前記酸化物半導体層におけるキャリア密度をＮ（ｃｍ－３）とすると、
    　Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の関係式を満たす、
    　薄膜トランジスタ。
  2. 　前記酸化物半導体層のキャリア密度Ｎ（ｃｍ－３）は、さらに、１．１３×１０１３ｃｍ－３≦Ｎ≦１．１３×１０１６ｃｍ－３の関係式を満たす、
    　請求項１に記載の薄膜トランジスタ。
  3. 　前記酸化物半導体層は、透明アモルファス酸化物半導体によって構成される、
    　請求項１又は請求項２に記載の薄膜トランジスタ。
  4. 　前記酸化物半導体層は、ＩｎＧａＺｎＯによって構成される、
    　請求項３に記載の薄膜トランジスタ。
  5. 　請求項１から請求項４に記載の薄膜トランジスタを有する有機ＥＬ表示装置。
  6. 　酸化物半導体層を有する薄膜トランジスタの製造方法であって、
    　前記基板の上方にゲート電極を形成する工程と、
    　前記ゲート電極上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上に酸化物半導体膜を成膜する工程と、
    　前記酸化物半導体膜を所定の形状に加工することで、前記酸化物半導体層を形成する工程と、
    　前記酸化物半導体層の一部を露出させるように、前記酸化物半導体層上に絶縁層を形成する工程と、
    　前記酸化物半導体層の露出した部分に接続されるように、前記絶縁層上にソース電極及びドレイン電極を形成する工程とを含み、
    　前記ソース電極又は前記ドレイン電極に対するチャネル幅方向の前記酸化物半導体層の一方の張り出し幅をＬ１（μｍ）とし、前記酸化物半導体層におけるキャリア密度をＮ（ｃｍ－３）とすると、
    　Ｌ１≧５．０４１ｅｘｐ（５×１０－１８Ｎ）の関係式を満たす、
    　薄膜トランジスタの製造方法。
  7. 　前記酸化物半導体層のキャリア密度Ｎ（ｃｍ－３）は、さらに、１．１３×１０１３ｃｍ－３≦Ｎ≦１．１３×１０１６ｃｍ－３の関係式を満たす、
    　請求項６に記載の薄膜トランジスタの製造方法。
  8. 　前記酸化物半導体膜は、透明アモルファス酸化物半導体によって構成される、
    　請求項６又は請求項７に記載の薄膜トランジスタの製造方法。
  9. 　前記酸化物半導体膜は、ＩｎＧａＺｎＯ膜である、
    　請求項８に記載の薄膜トランジスタの製造方法。
     
PCT/JP2014/003813 2013-11-06 2014-07-17 薄膜トランジスタ及びその製造方法 Ceased WO2015068319A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015546276A JP6277356B2 (ja) 2013-11-06 2014-07-17 薄膜トランジスタ及びその製造方法
US15/030,081 US20160254280A1 (en) 2013-11-06 2014-07-17 Thin-film transistor and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-230017 2013-11-06
JP2013230017 2013-11-06

Publications (1)

Publication Number Publication Date
WO2015068319A1 true WO2015068319A1 (ja) 2015-05-14

Family

ID=53041119

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/003813 Ceased WO2015068319A1 (ja) 2013-11-06 2014-07-17 薄膜トランジスタ及びその製造方法

Country Status (3)

Country Link
US (1) US20160254280A1 (ja)
JP (1) JP6277356B2 (ja)
WO (1) WO2015068319A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
CN106229297B (zh) * 2016-09-18 2019-04-02 深圳市华星光电技术有限公司 Amoled像素驱动电路的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073894A (ja) * 2008-09-18 2010-04-02 Sony Corp 薄膜トランジスタおよびその製造方法
JP2011091379A (ja) * 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011192958A (ja) * 2009-09-16 2011-09-29 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2011228679A (ja) * 2010-03-31 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2013222819A (ja) * 2012-04-17 2013-10-28 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013222818A (ja) * 2012-04-17 2013-10-28 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5111802B2 (ja) * 2006-07-20 2013-01-09 三菱電機株式会社 薄膜トランジスタ基板、及びその製造方法
US8129714B2 (en) * 2007-02-16 2012-03-06 Idemitsu Kosan Co., Ltd. Semiconductor, semiconductor device, complementary transistor circuit device
US9012910B2 (en) * 2012-01-11 2015-04-21 Sharp Kabushiki Kaisha Semiconductor device, display device, and semiconductor device manufacturing method
JP2013161895A (ja) * 2012-02-03 2013-08-19 Sony Corp 薄膜トランジスタ、表示装置および電子機器
TWI583000B (zh) * 2012-11-21 2017-05-11 Sharp Kk Semiconductor device and display device
JP2014239173A (ja) * 2013-06-10 2014-12-18 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
JP6357663B2 (ja) * 2013-09-06 2018-07-18 株式会社Ｊｏｌｅｄ 表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073894A (ja) * 2008-09-18 2010-04-02 Sony Corp 薄膜トランジスタおよびその製造方法
JP2011192958A (ja) * 2009-09-16 2011-09-29 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2011091379A (ja) * 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011228679A (ja) * 2010-03-31 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2013222819A (ja) * 2012-04-17 2013-10-28 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013222818A (ja) * 2012-04-17 2013-10-28 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20160254280A1 (en) 2016-09-01
JPWO2015068319A1 (ja) 2017-03-09
JP6277356B2 (ja) 2018-02-14

Similar Documents

Publication Publication Date Title
KR101738379B1 (ko) 반도체 장치
KR101065407B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US8624240B2 (en) Top gate thin film transistor and display apparatus including the same
US10204973B2 (en) Display device and thin-film transistors substrate
US10644165B2 (en) Thin-film transistor, method of fabricating thin-film transistor, and display device
US8581245B2 (en) Thin film transistor, method of manufacturing thin film transistor, display unit, and electronic device
US9202928B2 (en) Thin film semiconductor device and manufacturing method therefor
US9741588B2 (en) Method of manufacturing thin-film transistor substrate
JP6142300B2 (ja) 薄膜トランジスタの製造方法
US9893193B2 (en) Thin-film transistor including a gate electrode with a side wall insulating layer and display device
US9595601B2 (en) Method of fabricating thin-film semiconductor substrate
US10741697B2 (en) Thin film transistor having supporting layer, method for manufacturing the same and display device comprising the same
JP6277356B2 (ja) 薄膜トランジスタ及びその製造方法
JP7492410B2 (ja) 画素回路及びその製造方法
JP6358434B2 (ja) 薄膜トランジスタ及びその製造方法
JP2016076599A (ja) 薄膜トランジスタ及びその製造方法
JPWO2015045213A1 (ja) 薄膜トランジスタ基板及びその製造方法
JP2013080769A (ja) 薄膜トランジスタならびに表示装置および電子機器
JP2020161700A (ja) 酸化物半導体装置及び酸化物半導体ターゲット
JP2016111092A (ja) 薄膜トランジスタ
WO2015052858A1 (ja) 薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14859987

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 15030081

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2015546276

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14859987

Country of ref document: EP

Kind code of ref document: A1