JP2012038891A - ボトムゲート型薄膜トランジスタ - Google Patents

Abstract

【課題】伝達特性のサブスレッショルド領域における形状変化を低減したボトムゲート型薄膜トランジスタを提供する。
【解決手段】基板の上に、ゲート電極層と、ゲート絶縁層と、チャネル領域、ソース領域及びドレイン領域が同一の層で形成され、かつソース領域とドレイン領域がチャネル領域を介して設けられた酸化物半導体層と、がこの順で積層されて形成され、ソース領域及びドレイン領域の各々における、幅方向の端部の、チャネル領域に近い側の隅部から少なくとも一部の領域が、該端部と同じ側のチャネル領域の端部よりも内側に位置していることを特徴とするボトムゲート型薄膜トランジスタ。
【選択図】図１

Description

本発明は、酸化物半導体を半導体層として用いたボトムゲート型薄膜トランジスタに関する。

アクティブマトリクス型液晶表示素子や有機エレクトロルミネッセンス（ＥＬ）素子等の表示素子の駆動に使用される駆動素子として、アモルファスシリコンや低温ポリシリコンを半導体層として用いた薄膜トランジスタ（ＴＦＴ）が広く使用されている。しかし、これらのＴＦＴの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板等の耐熱性が低いとされるフレキシブルな基板の使用は困難である。

このため、近年、低温での成膜が可能である、酸化物半導体を半導体層に用いたＴＦＴの開発が活発に行われている。酸化物半導体を半導体層に用いたＴＦＴとしては、例えばＺｎＯを主成分とするＴＦＴがある。

ＺｎＯを主成分とするトップゲート型多結晶酸化物ＴＦＴの作製では、酸化物半導体層上に、ゲート絶縁層及びゲート電極層をマスクにして水素を含む層間絶縁層を形成する方法が知られている。酸化物半導体層中の水素濃度が増大することにより、酸化物半導体層が低抵抗化し、ソース・ドレイン領域が形成され、コプラナー構造のＴＦＴが得られる。この構造では、ソース・ドレイン領域からチャネル領域までの寄生抵抗を小さくすることが可能であり、電流制限の発生を抑制することができる。

しかしながら、上記トップゲート型コプラナー構造のＴＦＴの場合、酸化物半導体層のチャネル領域上にゲート絶縁層を形成する必要がある。このため、ゲート絶縁層をプラズマ化学気相蒸着法（ＣＶＤ法）やスパッタ法等を用いて形成する場合、ゲート絶縁層と酸化物半導体層のチャネル領域との界面へのプラズマによるダメージが問題となる。また、このダメージが移動度、Ｓ値、電気的ストレスに対する安定性の低下等、ＴＦＴの特性に悪影響を及ぼすことが本発明者らによって明らかになっている。

このことから、ゲート絶縁層と酸化物半導体層のチャネル領域との界面にダメージが入りにくい、ボトムゲート型ＴＦＴを形成することが望ましい。このため、特許文献１では、チャネル保護層をマスクに、層間絶縁層形成時の水素拡散により酸化物半導体層を低抵抗化させ、ソース・ドレイン領域を形成することにより、ボトムゲート型コプラナー構造のアモルファス酸化物半導体ＴＦＴを作製している。

特開２００９−２７２４２７号公報

特許文献１の作製方法では一定の特性を有するＴＦＴを得ることができる。しかしながら、本発明者らは、特許文献１の酸化物半導体ＴＦＴに対して正のゲートバイアスストレスを印加したところ、伝達特性が正方向に平行にシフトせず、そのサブスレッショルド領域における形状に変化が生じる現象を見出した。具体的には、オン領域のドレイン電流値により決定される閾値電圧（Ｖｔｈ）のシフト量（ΔＶｔｈ）に対し、サブスレッショルド領域のドレイン電流値により決定される立ち上がり電圧（Ｖｏｎ）のシフト量（ΔＶｏｎ）が小さくなる現象が見られた。このように正のゲートバイアスストレスに対してΔＶｔｈとΔＶｏｎが異なるＴＦＴを用いて電気回路を形成した場合、経時的なＴＦＴ特性の変化の予測が難しく、電気回路の設計が困難であった。

そこで、本発明は、伝達特性のサブスレッショルド領域における形状変化を低減したボトムゲート型薄膜トランジスタを提供することを目的とする。

上記課題を解決するために、本発明は、基板の上に、ゲート電極層と、ゲート絶縁層と、チャネル領域、ソース領域及びドレイン領域が同一の層で形成され、かつ該ソース領域と該ドレイン領域が該チャネル領域を介して設けられた酸化物半導体層と、がこの順で積層されて形成され、前記ソース領域及び前記ドレイン領域の各々における、幅方向の端部の、前記チャネル領域に近い側の隅部から少なくとも一部の領域が、該端部と同じ側の前記チャネル領域の端部よりも内側に位置していることを特徴とするボトムゲート型薄膜トランジスタを提供するものである。

本発明によれば、正のゲートバイアスストレスに対する、ＴＦＴの伝達特性が正方向にシフトした場合において、伝達特性のサブスレッショルド領域における形状変化を低減することができる。これにより、本発明のＴＦＴを用いると、電気回路の設計が容易となり、製品設計及び製造のコストを低減することができる。

本発明のＴＦＴの構成の一例を模式的に示す図である。 図１のＴＦＴの断面構造を模式的に示す図である。 本発明のＴＦＴの構成の他の一例を模式的に示す図である。 図３のＴＦＴの断面構造を模式的に示す図である。 従来のＴＦＴの構成を模式的に示す図である。 本発明のＴＦＴの伝達特性を示す図である。 従来のＴＦＴの伝達特性を示す図である。 本発明のＴＦＴの伝達特性の変化を示す図である。 従来のＴＦＴの伝達特性の変化を示す図である。 最短距離ｄとΔＶｔｈ−ΔＶｏｎの関係を示す図である。

以下に、添付図面を参照して本発明のボトムゲート型薄膜トランジスタ（ＴＦＴ）の好適な実施形態を説明する。

図１は、本発明の好適な実施形態の一例である、ボトムゲート型コプラナー構造の酸化物半導体ＴＦＴの一部を示した図である。図２は図１のＡ−Ａ’における断面図である。

図１及び図２において、１０は基板、１１はゲート電極層、１２はゲート絶縁層、１３は酸化物半導体層、１３ａは酸化物半導体層のチャネル領域、１３ｂは酸化物半導体層のソース領域、１３ｃは酸化物半導体層のドレイン領域である。１４はチャネル保護層、１５は保護層、１６はコンタクトホール、１７はソース配線層、１８はドレイン配線層である。１９はゲート電極層上にあるチャネル領域のパターニング端、２０はチャネル領域とソース領域の境界、２１はチャネル領域とドレイン領域の境界である。

基板１０としてはフレキシブルなプラスチック基板を用いるのが好ましく、例えばポリエチレン・テレフタレート（ＰＥＴ）、ポリエチレン・ナフタレート（ＰＥＮ）、ポリイミド、ポリカーボネート等のフィルム、並びに薄板が挙げられる。なお、基板の表面が絶縁膜により構成されたバリアコート層でコーティングされていても良いし、ガラス基板や絶縁層をコーティングしたステンレス基板等を用いても良い。

まず、基板１０上にスパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、化学気相蒸着法（ＣＶＤ法）等によりゲート電極層１１を形成する。その後、フォトリソグラフィー法とエッチング法等によりゲート電極層１１をパターニングする。ゲート電極層１１としては良好な電気伝導性を有するものであれば良く、例えばＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の酸化物導電体を用いるのが良い。

次に、ゲート電極層１１を有する基板１０上にゲート電極層１１を覆うように、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、プラズマＣＶＤ法（ＰＥＣＶＤ法）等によりゲート絶縁層１２を形成する。ゲート絶縁層１２としては良好な絶縁特性を有するものであれば良く、例えばシリコン酸化膜やシリコン窒化膜を用いるのが好ましい。

続いて、ゲート絶縁層１２上にスパッタ法、ＰＬＤ法、電子ビーム蒸着法等により金属酸化物膜からなる酸化物半導体層１３を形成する。その後、フォトリソグラフィー法とエッチング法等により酸化物半導体層１３をパターニングする。酸化物半導体層１３としてはＩｎ、Ｇａ、Ｚｎ、Ｓｎから選択される少なくとも１種類の元素を含み構成されるアモルファス酸化物半導体を用いるのが好ましい。

次に、酸化物半導体層１３上（酸化物半導体層のチャネル領域１３ａ上）にスパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、プラズマＣＶＤ法（ＰＥＣＶＤ法）等によりチャネル保護層１４を形成する。その後、フォトリソグラフィー法とエッチング法等によりチャネル保護層１４をパターニングする。酸化物半導体層１３と直接接するチャネル保護層１４には後述の保護層１５の形成の際に酸化物半導体層１３（酸化物半導体層のチャネル領域１３ａ）を低抵抗化させない機能が要求される。更にチャネル保護層１４上に水素を含む絶縁層（保護層１５）を形成した際にチャネル保護層１４の膜厚で水素の透過量を制御し、後に酸化物半導体層のチャネル領域１３ａの抵抗率を制御できる機能も必要である。よって、チャネル保護層１４としては例えばシリコン酸化膜やシリコン酸窒化膜等の酸素を含む絶縁層を用いるのが好ましい。これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。

上部にチャネル保護層１４が形成されている酸化物半導体層１３は、酸化物半導体層のチャネル領域１３ａとなる。また、上部にチャネル保護層１４が形成されていない酸化物半導体層１３の領域は、後述の保護層１５の形成により、酸化物半導体層のソース領域１３ｂ及び酸化物半導体層のドレイン領域１３ｃとなる。即ち、チャネル領域１３ａ、ソース領域１３ｂ及びドレイン領域１３ｃは同一の層（酸化物半導体層１３）で形成され、ソース領域１３ｂとドレイン領域１３ｃはチャネル領域１３ａを介して設けられる（図２）。更に、ソース領域１３ｂ及びドレイン領域１３ｃの各々における、幅方向の端部の、チャネル領域１３ａに近い側の隅部から少なくとも一部の領域が、該端部と同じ側のチャネル領域１３ａの端部よりも内側に位置している（図１）。また、チャネル領域１３ａ、ソース領域１３ｂ及びドレイン領域１３ｃがこの構成になるように、チャネル保護層１４の形状を決め、その形状になるようにチャネル保護層１４をパターニングする。なお、幅方向とは、ソース領域１３ｂからドレイン領域１３ｃに向かう方向に垂直な方向である。

ここで、チャネル領域１３ａ、ソース領域１３ｂ及びドレイン領域１３ｃが上記構成をとることによる効果について説明する。

従来のボトムゲート型コプラナー構造ＴＦＴでは、正のゲートバイアスストレスに対するＶｔｈのシフト量（ΔＶｔｈ）とＶｏｎのシフト量（ΔＶｏｎ）の差が大きかった。この原因は、正のゲートバイアスストレスに対する酸化物半導体の状態密度変化の機構がチャネル領域の内部とチャネル領域の幅方向の端部（パターニング端）でそれぞれ異なることにより生じると考えられる。なお、本発明におけるＶｔｈは、伝達特性のオン領域におけるゲート電圧とドレイン電流を１／２乗した値（√Ｉｄ）のプロットに対する近似直線の√Ｉｄ＝０への外挿点から算出したものである。また、本発明におけるＶｏｎは、伝達特性におけるＩｄが１０^-10Ａとなるときのゲート電圧と定義し、算出したものである。このとき、ΔＶｔｈ−ΔＶｏｎの値が大きいほど、伝達特性のサブスレッショルド領域の形状が変化していることになる。

このことから、チャネル領域のパターニング端における、ストレスに対する酸化物半導体の状態密度の変化を抑制できれば、ストレス酸化物半導体の状態密度の変化はチャネル領域の内部のみにより生じるため、ΔＶｔｈ−ΔＶｏｎの値は小さくなると考えられる。

ここで、上記構成をとる場合、図１のように、チャネル領域のパターニング端にはソース領域及びドレイン領域が存在しない領域があるため、チャネル領域のパターニング端において電流が低減できる。このため、チャネル領域のパターニング端における、ストレスに対する酸化物半導体の状態密度変化を抑制でき、ΔＶｔｈ−ΔＶｏｎの値が小さくなる、即ち伝達特性のサブスレッショルド領域における形状変化を低減できる効果が得られると考えられる。

上述のように、チャネル領域１３ａ、ソース領域１３ｂ及びドレイン領域１３ｃを上記構成にすることにより、本発明の効果が得られる。上記構成を満たしていれば、チャネル保護層１４のパターン形状に制限はない。例えば、図３のように、ソース領域１３ｂ及びドレイン領域１３ｃにしたい領域のみ、チャネル保護層１４をエッチングして除去する構成にしても良く、この場合の図３のＡ−Ａ’における断面図は図４のようになる。

なお、ソース領域１３ｂ及びドレイン領域１３ｃの各々における、幅方向の端部の、チャネル領域１３ａに近い側の隅部から少なくとも一部の領域と、該端部と同じ側のチャネル領域１３ａの端部と、の最短距離は２．５μｍ以上１００μｍ以下とするのが好ましい。これは、後述の実施例にも示すように前記最短距離を２．５μｍ以上とすると、確実に本発明の効果が得られるからである。より確実に本発明の効果を得るためには、後述の実施例にも示すように前記最短距離を５μｍ以上とするのがより好ましい。また、前記最短距離の上限値１００μｍは、前記最短距離が長くなるとＴＦＴの占有面積が大きくなってしまうため、占有面積を小さくすることを考慮した場合の好ましい値である。

続いて、酸化物半導体層１３上（ソース領域１３ｂとなる領域上及びドレイン領域１３ｃとなる領域上）、及びチャネル保護層１４上に保護層１５を形成し、酸化物半導体層１３のソース領域１３ｂ、ドレイン領域１３ｃを低抵抗化する。保護層１５には、酸化物半導体層１３上に直接形成した際に酸化物半導体層１３を低抵抗化させる機能が要求される。酸化物半導体は水素を添加することにより低抵抗化させることが可能である。よって、保護層１５として水素を含む絶縁層を形成することが必要である。具体的には、水素を含むシリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜及びこれらの積層膜等が好ましい。これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。形成方法としては水素を含む原料ガスを用いるプラズマＣＶＤ法が、プラズマによる酸化物半導体への水素拡散の促進効果もあるため好ましい。この際、原料中の水素が酸化物半導体層に拡散し、上部にチャネル保護層１４が形成されていない領域の酸化物半導体層１３が低抵抗化する。これにより、ソース領域１３ｂ、ドレイン領域１３ｃが形成される。

次に、フォトリソグラフィー法とエッチング法等により保護層１５にコンタクトホール１６を形成する。続いて、外部との電気的接続を行うためにソース配線層１７及びドレイン配線層１８をスパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、ＣＶＤ法等により形成する。ソース配線層１７及びドレイン配線層１８としては良好な電気伝導性を有するものであれば良く、例えばＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜、ＩＴＯ等の酸化物導電体を用いるのが好ましい。その後、フォトリソグラフィー法とエッチング法等によりソース配線層１７及びドレイン配線層１８をパターニングする。なお、ソース領域１３ｂとドレイン領域１３ｃをそのままソース配線層１７及びドレイン配線層１８に用いても良い。

こうして、ボトムゲート型コプラナー構造の酸化物半導体ＴＦＴが完成する。

本発明においては、このように上記ＴＦＴを基板上に二次元状に複数配置（平面状に縦横に配置）することができる。

以下、本発明の実施例について詳細に説明するが、本発明はこれらによって何ら限定されるものではない。

（実施例）
図１（Ａ−Ａ’における断面図は図２）は本実施例のボトムゲート型コプラナー構造の酸化物半導体ＴＦＴである。

まず、ガラス基板１０上に、ゲート電極層１１として膜厚１００ｎｍのＭｏをスパッタ法により形成した。その後、フォトリソグラフィー法とエッチング法によりゲート電極層１１をパターニングした。

次に、ゲート電極層１１上に、ゲート絶縁層１２として膜厚２００ｎｍの酸化シリコン膜をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法による酸化シリコン膜の形成時の基板温度は３４０℃とした。プロセスガスとしてはＳｉＨ₄、Ｎ₂Ｏを用い、ガス流量比はＳｉＨ₄：Ｎ₂Ｏ＝１：２５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ²、１７３Ｐａとした。

続いて、ゲート絶縁層１２上に、酸化物半導体層１３として膜厚４０ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。酸化物半導体層１３はＤＣスパッタ装置を用いて基板温度は１２０℃で形成した。ターゲットとしてはＩｎＧａＺｎＯ₄組成を有する多結晶焼結体を用い、投入電力は３００Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ₂＝８７：１３とした。その後、フォトリソグラフィー法とエッチング法により酸化物半導体層１３をパターニングした。

次に、酸化物半導体層１３上（酸化物半導体層のチャネル領域１３ａ上）に、チャネル保護層１４として膜厚３００ｎｍの酸化シリコン膜をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法による酸化シリコン膜の形成時の基板温度は２５０℃とした。プロセスガスとしてはＳｉＨ₄、Ｎ₂Ｏを用い、ガス流量比はＳｉＨ₄：Ｎ₂Ｏ＝１：２５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ²、１７３Ｐａとした。そして、フォトリソグラフィー法とエッチング法によるパターニングを行い、図１のパターンでチャネル保護層１４を形成した。このとき、ソース領域及びドレイン領域の各々における、幅方向の端部の、チャネル領域に近い側の隅部から少なくとも一部の領域と、該端部と同じ側のチャネル領域の端部と、の最短距離ｄが２．５μｍ、５μｍ、１０μｍのＴＦＴをそれぞれ作製した。

続いて、酸化物半導体層１３上（ソース領域１３ｂとなる領域上及びドレイン領域１３ｃとなる領域上）及びチャネル保護層１４上に、保護層１５として膜厚３００ｎｍのシリコン酸窒化膜をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法によるシリコン酸窒化膜の形成時の基板温度は２５０℃とした。プロセスガスとしてはＳｉＨ₄、Ｎ₂Ｏ、Ｎ₂を用い、ガス流量比はＳｉＨ₄：Ｎ₂Ｏ：Ｎ₂＝４：５：９５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ²、１５０Ｐａとした。

次に、フォトリソグラフィー法とエッチング法により保護層１５にコンタクトホール１６を形成した後、ソース配線層１７及びドレイン配線層１８として膜厚１００ｎｍのＭｏをスパッタ法により成膜した。その後、フォトリソグラフィー法とエッチング法によりソース配線層１７及びドレイン配線層１８をパターニングした。

最後に、加熱炉で大気中２７０℃、１時間のアニール処理を行い、ドライエッチング等によるダメージを除去した。

上記工程により、本実施例の酸化物半導体ＴＦＴを完成させた。

本実施例で作製した４インチ基板の平面内における１３個の酸化物半導体ＴＦＴに対して以下の評価を行った。

まず、本実施例で作製したＴＦＴの伝達特性を測定した。その結果を図６に示す。図６から明らかなように、前記最短距離ｄの長さに依らず伝達特性は良好であった。

次に、本実施例で作製したＴＦＴ（前記最短距離ｄ＝５μｍ）のストレス試験を実施し、ストレス試験前後の伝達特性を測定した。ストレス条件は、温度６０℃、ゲートバイアスが＋２０Ｖ、ストレス時間は１００００秒とした。その結果を図８に示す。図８（ａ）は対数プロットで表した場合、図８（ｂ）は線形プロットで表した場合をそれぞれ示す。図８から分かるように、オン領域、サブスレッショルド領域ともに伝達特性が正方向にシフトしており、伝達特性におけるサブスレッショルド領域の形状の変化もほとんど見られなかった。

また、ストレス試験におけるΔＶｔｈ−ΔＶｏｎの前記最短距離ｄに対する依存性を図１０に示す。図１０より、本実施例で作製したＴＦＴ（前記最短距離ｄ＝２．５μｍ〜１０μｍ）ではΔＶｔｈ−ΔＶｏｎが小さい。よって、本発明の構造により、ΔＶｔｈ−ΔＶｏｎを低減する効果、即ち伝達特性のサブスレッショルド領域における形状変化を低減する効果が得られていることが明らかである。また、前記最短距離ｄが５μｍ以上ではΔＶｔｈ−ΔＶｏｎの前記最短距離ｄに対する依存性は飽和しており、前記最短距離ｄが好ましくは２．５μｍ以上であれば本発明の効果が得られ、より好ましくは５μｍ以上であれば本発明の効果が得られることが分かる。

（比較例）
従来の酸化物半導体ＴＦＴとして、図５に示すボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを作製した。前記最短距離ｄ＝０としたことを除いては、実施例１と同様にして作製した。

本比較例で作製した４インチ基板の平面内における１３個の酸化物半導体ＴＦＴに対して実施例１と同様の評価を行った。

まず、実施例１と同様の条件及び方法で、本比較例で作製したＴＦＴの伝達特性を測定した。その結果を図７に示す。図７に示す通り、実施例１と同様に伝達特性は良好であった。

次に、実施例１と同様の条件及び方法で、本比較例で作製したＴＦＴのストレス試験を実施した。その結果を図９に示す。図９（ａ）は対数プロットで表した場合、図９（ｂ）は線形プロットで表した場合をそれぞれ示す。図９に示す通り、サブスレッショルド領域では伝達特性が負方向にシフトしているのに対し、オン領域では伝達特性が正方向にシフトしている。このことから、伝達特性におけるサブスレッショルド領域の形状が変化してしまっていることが明らかである。

また、図１０より、本比較例で作製したＴＦＴ（前記最短距離ｄ＝０）ではΔＶｔｈ−ΔＶｏｎが大きい。よって、本比較例の構造ではΔＶｔｈ−ΔＶｏｎを低減する効果が得られないことが分かる。

１０：基板、１１：ゲート電極層、１２：ゲート絶縁層、１３：酸化物半導体層、１３ａ：酸化物半導体層のチャネル領域、１３ｂ：酸化物半導体のソース領域、１３ｃ：酸化物半導体のドレイン領域、１４：チャネル保護層、１５：保護層、１６：コンタクトホール、１７：ソース配線層、１８：ドレイン配線層

Claims (5)

1. 基板の上に、
   ゲート電極層と、
   ゲート絶縁層と、
   チャネル領域、ソース領域及びドレイン領域が同一の層で形成され、かつ該ソース領域と該ドレイン領域が該チャネル領域を介して設けられた酸化物半導体層と、
   がこの順で積層されて形成され、
   前記ソース領域及び前記ドレイン領域の各々における、幅方向の端部の、前記チャネル領域に近い側の隅部から少なくとも一部の領域が、該端部と同じ側の前記チャネル領域の端部よりも内側に位置していることを特徴とするボトムゲート型薄膜トランジスタ。
2. 前記ソース領域及び前記ドレイン領域の各々における、幅方向の端部の、前記領域と、該端部と同じ側の前記チャネル領域の端部と、の最短距離が２．５μｍ以上１００μｍ以下であることを特徴とする請求項１に記載のボトムゲート型薄膜トランジスタ。
3. 前記酸化物半導体層はＩｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体からなることを特徴とする請求項１又は２に記載のボトムゲート型薄膜トランジスタ。
4. 前記チャネル領域の上に、酸素を含む絶縁層からなるチャネル保護層が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載のボトムゲート型薄膜トランジスタ。
5. 前記ソース領域の上及び前記ドレイン領域の上に、水素を含む絶縁層が形成されていることを特徴とする請求項４に記載のボトムゲート型薄膜トランジスタ。

Images