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WO2013168748A1 - 薄膜トランジスタおよび表示装置 - Google Patents

薄膜トランジスタおよび表示装置 Download PDF

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WO2013168748A1
WO2013168748A1 PCT/JP2013/062978 JP2013062978W WO2013168748A1 WO 2013168748 A1 WO2013168748 A1 WO 2013168748A1 JP 2013062978 W JP2013062978 W JP 2013062978W WO 2013168748 A1 WO2013168748 A1 WO 2013168748A1
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WO
WIPO (PCT)
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oxide semiconductor
semiconductor layer
izto
thin film
layer
Prior art date
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Ceased
Application number
PCT/JP2013/062978
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English (en)
French (fr)
Inventor
森田　晋也
綾 三木
博昭 田尾
釘宮　敏洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
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Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
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Priority to US14/387,496 priority patent/US9362313B2/en
Priority to KR1020147031153A priority patent/KR101621644B1/ko
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    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO

Definitions

  • the present invention relates to a thin film transistor (TFT) used in a display device such as a liquid crystal display or an organic EL display, and a display device including the TFT.
  • TFT thin film transistor
  • Amorphous (amorphous) oxide semiconductors have higher carrier mobility (also referred to as field-effect mobility, hereinafter sometimes referred to simply as “mobility”) compared to general-purpose amorphous silicon (a-Si). It has a large optical band gap and can be formed at a low temperature. Therefore, it is expected to be applied to next-generation displays that require large size, high resolution, and high-speed driving, and resin substrates with low heat resistance.
  • an amorphous oxide semiconductor (In-Ga-Zn-O, hereinafter sometimes referred to as "IGZO") made of indium, gallium, zinc, and oxygen
  • IGZO amorphous oxide semiconductor
  • Patent Document 1 discloses an amorphous oxide semiconductor (IGZO) made of In, Ga, Zn, and O.
  • Patent Document 2 uses an amorphous oxide semiconductor (In—Zn—Sn—O, hereinafter sometimes referred to as “IZTO”) made of indium, zinc, tin, and oxygen.
  • IZTO amorphous oxide semiconductor
  • a thin film transistor using the oxide semiconductor layer is required to have excellent resistance to stress such as voltage application or light irradiation (stress resistance). For example, when a voltage is continuously applied to the gate electrode or when a blue band where light absorption starts is continued, charge is trapped at the interface between the protective film of the thin film transistor and the semiconductor layer, and the threshold voltage is shifted. It has been pointed out that the switching characteristics change. In addition, light that leaks from the liquid crystal cell is irradiated to the thin film transistor when driving the liquid crystal panel or when the gate electrode is negatively biased to light the pixel. This light stresses the thin film transistor and causes deterioration of characteristics. It becomes.
  • stress resistance such as voltage application or light irradiation (stress resistance).
  • Deterioration of TFT characteristics due to stress such as voltage application or light irradiation described above is caused by a defect formed in the oxide semiconductor itself during stress application, or a protective film that protects the surface of the oxide semiconductor layer and the oxide semiconductor layer. It is known that it is caused by the fact that a defect is formed at the interface with the.
  • an etch stopper layer may be formed on the oxide semiconductor layer in order to prevent the TFT characteristics from being deteriorated due to damage to the oxide semiconductor layer when the source-drain electrode is etched. Also in this case, it is known that defects are formed at the interface between the surface of the oxide semiconductor layer and the etch stopper layer, and the TFT characteristics deteriorate.
  • oxide films such as SiO 2 , Al 2 O 3 , and HfO 2 are generally used.
  • water molecules or oxygen molecules are adsorbed on the surface of the oxide semiconductor layer (interface with the protective film or etch stopper layer), the number of carriers in the oxide semiconductor layer increases and decreases, causing a threshold voltage shift. This leads to a decrease in reliability.
  • An object of the present invention is to provide a thin film transistor provided with an oxide semiconductor layer having good switching characteristics and stress resistance, in particular, having a small amount of change in threshold voltage before and after stress application, excellent stability, and high mobility, And providing a display device including the thin film transistor.
  • an object of the present invention is to provide a thin film transistor including an oxide semiconductor layer having good wet etching properties. Specifically, it is an object of the present invention to provide a thin film transistor that suppresses residues and the like that are generated in the manufacturing process of the thin film transistor (wet etching of the oxide semiconductor layer) and suppresses deterioration of the various characteristics caused by the residues and the like.
  • the thin film transistor according to the present invention that can solve the above-described problems includes at least a gate electrode on a substrate; a gate insulating film; an oxide semiconductor layer; a source-drain electrode; the gate insulating film, the oxide semiconductor layer, and the source.
  • a thin film transistor having a protective film for protecting the drain electrode wherein the oxide semiconductor layer includes a second oxide semiconductor layer composed of In, Zn, Sn, and O; and In, Ga, Zn, and A first oxide semiconductor layer composed of O, and the second oxide semiconductor layer is formed on the gate insulating film and includes the first oxide semiconductor layer.
  • the gist of the semiconductor layer is that it is formed between the second oxide semiconductor layer and the protective film.
  • Another thin film transistor according to the present invention that has solved the above problems includes a gate electrode, a gate insulating film, an oxide semiconductor layer, an etch stopper layer that protects the surface of the oxide semiconductor layer, and a source-drain electrode on the substrate.
  • the oxide semiconductor layer includes: a second oxide semiconductor layer composed of In, Zn, Sn, and O; and a first oxide semiconductor layer composed of In, Ga, Zn, and O.
  • the second oxide semiconductor layer is formed on the gate insulating film, and the first oxide semiconductor layer includes the second oxide semiconductor layer. The main point is that it is formed between the oxide semiconductor layer and the protective film.
  • the thin film composition of the second oxide semiconductor layer is as follows. It is preferable that the following formula is satisfied. (I) When [In] / ([In] + [Sn]) ⁇ 0.50, the following expression (1) is satisfied: (Ii) When [In] / ([In] + [Sn])> 0.50, the following expression (2) is satisfied.
  • the thin film composition of the second oxide semiconductor layer preferably satisfies the following formula (3). [Zn] / ([In] + [Zn] + [Sn]) ⁇ 0.830 (3)
  • a third oxide semiconductor layer containing Ga is formed between the second oxide semiconductor layer and the gate insulating film.
  • the third oxide semiconductor layer is also preferably composed of In, Ga, Zn, and O.
  • the thickness of the second oxide semiconductor layer is preferably 3 nm or more.
  • the thin film density of the oxide semiconductor layer is preferably 6.0 g / cm 3 or more.
  • the present invention includes a display device including any of the thin film transistors described above.
  • the thin film transistor of the present invention is excellent in switching characteristics and stress resistance, and particularly has a small change in threshold voltage before and after stress application and a high mobility. Therefore, according to the present invention, a thin film transistor excellent in TFT characteristics and stress resistance could be provided. Furthermore, according to a more preferable configuration of the present invention, it is possible to provide a thin film transistor including an oxide semiconductor layer having good wet etching properties. As a result, the display device including the thin film transistor has very improved electrical stability (reliability with respect to light irradiation).
  • FIG. 1 is a schematic cross-sectional view for explaining a thin film transistor including a conventional oxide semiconductor layer (single layer).
  • FIG. 2 illustrates a stacked body (IGZO, viewed from the substrate side) of the second oxide semiconductor layer (IZTO, viewed from the substrate side) and the first oxide semiconductor layer as the oxide semiconductor layer used in the present invention. It is a schematic sectional drawing (with an etch stopper layer) for demonstrating the thin-film transistor provided with the upper side.
  • FIG. 1 is a schematic cross-sectional view for explaining a thin film transistor including a conventional oxide semiconductor layer (single layer).
  • FIG. 2 illustrates a stacked body (IGZO, viewed from the substrate side) of the second oxide semiconductor layer (IZTO, viewed from the substrate side) and the first oxide semiconductor layer as the oxide semiconductor layer used in the present invention. It is a schematic sectional drawing (with an etch stopper layer) for demonstrating the thin-film transistor provided with the upper side.
  • FIG. 3 shows another oxide semiconductor layer used in the present invention, a second oxide semiconductor layer (IZTO, center), a stack of first oxide semiconductor layers (IGZO, viewed from the substrate side), It is a schematic sectional drawing (without an etch stopper layer) for demonstrating the thin-film transistor provided with the 3rd oxide semiconductor layer (Ga containing oxide, lower side seeing from the substrate side).
  • FIG. 4 shows another oxide semiconductor layer used in the present invention, a second oxide semiconductor layer (IZTO, center), a stack of first oxide semiconductor layers (IGZO, viewed from the substrate side), It is a schematic sectional drawing (with an etch stopper layer) for demonstrating the thin-film transistor provided with the 3rd oxide semiconductor layer (Ga containing oxide, lower side seeing from the substrate side).
  • FIG. 4 shows another oxide semiconductor layer used in the present invention, a second oxide semiconductor layer (IZTO, center), a stack of first oxide semiconductor layers (IGZO, viewed from the substrate side), It is a schematic sectional drawing (with an etch stop
  • FIG. 5a is a diagram showing Id-Vg characteristics of a TFT manufactured using an IZTO single layer film as an oxide semiconductor layer as a conventional example (No. 1).
  • FIG. 5b is a diagram showing Id-Vg characteristics of a TFT manufactured using the laminated film (two-layer structure) of IGZO and IZTO according to the present invention as an oxide semiconductor layer.
  • FIG. 6a is a diagram showing changes in stress application time and threshold voltage (Vth) in the conventional example (No. 1) using IZTO (single layer) as the oxide semiconductor layer.
  • Vth stress application time and threshold voltage
  • 6B shows a stacked structure (two-layer structure) of a second oxide semiconductor layer (IZTO: lower side when viewed from the substrate side) and a first oxide semiconductor layer (IGZO: upper side when viewed from the substrate side) as an oxide semiconductor layer.
  • IZTO lower side when viewed from the substrate side
  • IGZO upper side when viewed from the substrate side
  • 6 is a diagram showing changes in stress application time and threshold voltage (Vth) in an example of the present invention (No. 2).
  • FIG. 7 is a graph plotting the relationship between the threshold voltage and the stress application time of the conventional example (No. 1) and the present invention examples (No. 2, 3).
  • the inventors include at least a gate electrode; a gate insulating film; an oxide semiconductor layer; a source-drain electrode; a protective film that protects the gate insulating film, the oxide semiconductor layer, and the source-drain electrode; Alternatively, in order to improve TFT characteristics and stress resistance in a TFT having at least a gate electrode, a gate insulating film, an oxide semiconductor layer, an etch stopper layer for protecting the surface of the oxide semiconductor layer, and a source-drain electrode on the substrate, Various studies have been repeated.
  • the protective film or etch stopper layer may be collectively referred to as “protective film group”) in order from the gate insulating film side. It is effective to provide an oxide semiconductor layer having a stacked structure of IZTO (second oxide semiconductor layer) and IGZO (first oxide semiconductor layer); preferably, IZTO (second oxide semiconductor layer)
  • IZTO second oxide semiconductor layer
  • the protective film or etch stopper layer is made of an insulator (oxide-based film) such as SiO 2 . Therefore, when the oxide semiconductor layer has a single-layer structure as in the past and the second oxide semiconductor layer (IZTO) is in direct contact with the protective film or the etch stopper layer (protective film group), the oxide The interface between the semiconductor layer and the protective film group tends to form trap levels due to oxygen defects at the interface of the second oxide semiconductor layer (IZTO) due to the contact of different materials. Such a trap level causes a decrease in mobility of the thin film transistor and a decrease in stability such as stress resistance.
  • the first oxide semiconductor composed of In, Ga, Zn, and O as an element that forms a stable oxide at the interface between the second oxide semiconductor layer (IZTO) and the protective film group.
  • the layer (IGZO) By interposing the layer (IGZO), the defect density at the interface between the protective film group and the second oxide semiconductor layer (IZTO) is reduced.
  • the second oxide semiconductor layer (IZTO) having high mobility is formed on the gate insulating film side through which a large amount of current flows, and the first surface is formed on the surface (protective film side or etch stopper layer side).
  • the composition of the second oxide semiconductor layer is controlled within the range of the formula (1) or the formula (2), so that high TFT characteristics can be achieved without reducing the sputtering rate. Can be secured.
  • the composition of the second oxide semiconductor layer (IZTO) is controlled within the range of the formula (3), the wet etching property is improved.
  • the ratio represented by [In] / ([In] + [Zn] + [Sn]) is referred to as “In ratio in all metal elements”, while [In] / ([In] + [Sn]) is called an “In ratio” and may be distinguished from each other.
  • the ratio represented by [Zn] / ([In] + [Zn] + [Sn]) may be referred to as “Zn ratio in all metal elements”.
  • the protective film and the etch stopper layer may be collectively referred to as a protective film group.
  • the second oxide semiconductor layer (component elements: In, Zn, Sn, and O) in the oxide semiconductor layer (laminated structure of IZTO and IGZO) that characterizes the thin film transistor of the present invention will be described.
  • an amorphous oxide semiconductor composed of In, Zn, Sn, and O has a higher carrier mobility and a larger optical band gap than general-purpose amorphous silicon (a-Si).
  • a-Si general-purpose amorphous silicon
  • the ratio between each metal will not be specifically limited if the oxide containing these metals has an amorphous phase, and is a range which shows a semiconductor characteristic.
  • the content (atomic%) of the metal element contained in the second oxide semiconductor layer (IZTO) is set to [In]
  • the thin film composition of the second oxide semiconductor layer is (i) [In] / ([In] + [Sn]) ⁇ 0.50, the following formula (1)
  • [ii) [In] / ([In] + [Sn])> 0.50 it is preferable to satisfy the following expression (2).
  • IZTO has a problem that when In is large, TFT becomes a conductor (no switching). Therefore, in order to switch the TFT, it is necessary to increase the oxygen partial pressure. However, if the oxygen partial pressure is increased, there is a problem that the sputtering rate decreases. In consideration of these problems, in order to switch the TFT while maintaining a high sputtering rate (low oxygen partial pressure), an In ratio (specifically, [In] / ([In ] + [Zn] + [Sn]), it is necessary to appropriately control the In ratio.
  • the upper limit of the above formula (2) is set in consideration of having a carrier density range (1 ⁇ 10 15 to 18 / cm 3 ) appropriate for a semiconductor. More preferably, it is 0.25 or less.
  • the lower side of the left side of the above formulas (1) and (2) that is, the In ratio ([In] / ([In] + [Zn] + [Sn]) in all metal elements) is related to the above characteristics. Is not particularly limited, but in view of ensuring high mobility, in any case, it is preferably 0.05 or more, more preferably 0.1 or more.
  • the Sn ratio in all metal elements is 0.05 or more, more preferably 0.08 or more.
  • the mobility decreased to 10.1 cm 2 / Vs. (Not shown in the table).
  • the above formula (3) is irrelevant to the essential solution of the present invention (improvement of TFT characteristics and stress resistance), but relates to prevention of residue generation during wet etching, which is a preferred solution of the present invention. It is a formula. Although it is preferable that no residue is generated during wet etching, according to the experiments by the present inventors, the generation of the residue mainly involves Zn, and the increase in the amount of Zn in the oxide film causes wet etching. It was found that a residue was generated. Therefore, preferably, in order to prevent residues from being generated during wet etching, the upper limit is set in relation to the Zn ratio (specifically, [Zn] / ([In] + [Zn] + [Sn]) in all metal elements. In order to ensure good wet etching property, the Zn ratio in all the metal elements is preferably as small as possible and is preferably 0.830 or less, more preferably 0.6 or less. is there.
  • the lower limit of the Zn ratio in all metal elements is not particularly limited from the viewpoint of wet etching properties, but considering that the patterning takes longer as the etching rate is lower, it is 0.40 or more, for example. Is more preferable and 0.45 or more is more preferable.
  • the first oxide semiconductor layer (constituent elements: In, Ga, Sn, and O) in the oxide semiconductor layer (laminated structure of IZTO and IGZO) that characterizes the thin film transistor of the present invention will be described.
  • light and negative bias stress are particularly applied by interposing the first oxide semiconductor layer (IGZO) between the second oxide semiconductor layer (IZTO) and the protective film group.
  • the stress tolerance in the stress test is improved, and the amount by which the threshold voltage shifts to the negative side can be reduced even when the application time is extended.
  • By interposing the first oxide semiconductor layer (IGZO) at the interface between the second oxide semiconductor layer (IZTO) and the protective film group there is an effect of reducing defects at the interface and stabilizing the interface structure. It is assumed that there is.
  • Ga in particular, has an oxide generation free energy of In that forms the second oxide semiconductor layer (IZTO). It is an element that is lower than Zn, Sn, and binds strongly to oxygen to form a stable oxide. It is presumed that Ga has an effect of suppressing generation of oxygen vacancies that cause surplus electrons in an oxide semiconductor as compared with other elements. Thus, by adding Ga, a stable oxide is firmly formed at the interface, so that oxygen vacancies are reduced and defects at the interface of the second oxide semiconductor layer (IZTO) are suppressed. It is thought that resistance to stress such as light is improved.
  • IGZO is inferior to IZTO that does not contain Ga in terms of mobility, but in the present invention, since the IGZO has a stacked structure of IGZO and IZTO rather than a single-layer structure of IGZO, movement of the entire oxide semiconductor layer The degree is hardly reduced.
  • the optical band gap is large and the film can be formed at a low temperature as in the case where IZTO is provided on the gate insulating film. Therefore, by interposing the first oxide semiconductor layer (IGZO) between the protective film group and the second oxide semiconductor layer (IZTO), the protective film group that becomes a problem in the case of the IZTO semiconductor layer alone Thus, it is possible to obtain a thin film transistor that exhibits an excellent effect in suppressing the formation of trap levels at the interface of the film and that is further excellent in TFT characteristics and stress resistance.
  • IGZO first oxide semiconductor layer
  • IZTO second oxide semiconductor layer
  • the preferable Ga content (preferred Ga ratio in all metal elements) with respect to the total content of all metals constituting the first oxide semiconductor layer (IGZO) is determined in consideration of the carrier density and the stability of the semiconductor. do it. If the Ga content is too small, the effect of suppressing the occurrence of oxygen vacancies may not be sufficiently obtained.
  • the Ga ratio (%) in all metal elements in the first oxide semiconductor layer (IGZO) is preferably 10 atomic% or more, more preferably 15 atomic% or more, and further preferably 20 atomic% or more.
  • the Ga ratio in all metal elements is preferably 80 atomic% or less, more preferably 70 atomic% or less, and still more preferably 60 atomic% or less.
  • the oxide containing the metal has an amorphous phase, and It is not particularly limited as long as it exhibits semiconductor characteristics, and can be set as appropriate.
  • the oxide semiconductor layer that characterizes the thin film transistor of the present invention has a stacked structure of the above-described second oxide semiconductor layer (IZTO) and first oxide semiconductor layer (IGZO).
  • the second oxide semiconductor layer (IZTO) is formed on the gate insulating film, and the first oxide semiconductor layer (IGZO) is formed between the second oxide semiconductor layer (IZTO) and the protective film. It is formed between.
  • the second oxide semiconductor layer (IZTO) easily forms trap levels due to oxygen vacancies at the interface with the protective film, which causes a decrease in stability.
  • the first oxide semiconductor layer (IGZO) is formed between the second oxide semiconductor layer (IZTO) and the protective film group, thereby solving the above-described problems and TFT characteristics and stress resistance. Both can be improved.
  • IZTO has higher mobility than IGZO, high mobility can be realized by arranging IZTO on the gate insulating film side through which a large amount of current flows.
  • the thickness of the second oxide semiconductor layer (IZTO) is not particularly limited, but if the second oxide semiconductor layer (IZTO) is too thin, characteristics in the substrate plane (mobility, S value, Vth, etc.) (TFT characteristics) may vary, so that it is preferably 3 nm or more, more preferably 5 nm or more. On the other hand, if the thickness of the second oxide semiconductor layer (IZTO) is too thick, it may take time to form the IZTO and increase the production cost. Therefore, the thickness is preferably 200 nm or less, more preferably 80 nm or less. To do.
  • the thickness of the first oxide semiconductor layer (IGZO) is not particularly limited, but the effect of forming the first oxide semiconductor layer when the thickness of the first oxide semiconductor layer (IGZO) is too thin. May not be sufficiently exhibited, so that the thickness is preferably 3 nm or more, more preferably 5 nm or more. On the other hand, if the first oxide semiconductor layer (IGZO) is too thick, the mobility may be lowered. Therefore, the thickness is preferably 100 nm or less, more preferably 80 nm or less.
  • the thickness (total film thickness) of the oxide semiconductor layer including the second oxide semiconductor layer and the first oxide semiconductor layer may be controlled within the above range. . However, if the total film thickness becomes too thick, the production cost increases or the thinning of the thin film transistor is hindered. Therefore, the total film thickness is preferably 300 nm or less, more preferably 200 nm or less.
  • the oxide semiconductor layer characterizing the present invention may have a two-layer structure of the second oxide semiconductor layer (IZTO) and the first oxide semiconductor layer (IGZO) in order from the gate insulating film side.
  • a three-layered structure of a third oxide semiconductor layer (Ga-containing oxide), a second oxide semiconductor layer (IZTO), and a first oxide semiconductor layer (IGZO)] is configured. May be.
  • the gate insulating film is formed of the same oxide insulating film (SiO 2 or the like) as the protective film group, the above-described protection is provided at the interface between the gate insulating film and the second oxide semiconductor layer (IZTO). Similar to the interface with the film group, stress resistance may be reduced due to oxygen defects, but this problem can be solved by interposing the third oxide semiconductor layer (Ga-containing oxide). it can.
  • the third oxide semiconductor layer only needs to contain at least Ga.
  • In—Ga—Zn—O can be given as in the case of the first oxide semiconductor layer (IGZO).
  • Ga 2 O 3 , Ga—Zn—O, In—Ga—O, and the like can be given.
  • the Ga-containing oxide constituting the third oxide semiconductor layer is composed of In—Ga—Zn—O, the same composition as that of the above-described first oxide semiconductor layer (IGZO) (in all metal elements) (Ga ratio; In: Ga: Zn ratio), or a different composition.
  • the Ga-containing oxide constituting the third oxide semiconductor layer has the same composition as the first oxide semiconductor layer (IGZO), the details thereof are the same as those of the first oxide semiconductor layer described above. is there.
  • the thickness of the third oxide semiconductor layer (Ga-containing oxide) is not particularly limited. However, if the thickness of the third oxide semiconductor layer is too thin, the effect of forming the third oxide semiconductor layer may not be sufficiently exerted. Therefore, the thickness is preferably 3 nm or more, more preferably 5 nm or more. . On the other hand, if the thickness of the third oxide semiconductor layer (Ga-containing oxide) is too thick, the mobility may be lowered. Therefore, the thickness is preferably 50 nm or less, more preferably 40 nm or less.
  • the total film density is increased, defects in the film are reduced and the film quality is improved. Therefore, the mobility of the TFT element is increased, the electric conductivity is increased, and the stability is improved.
  • a more preferable density is 6.1 g / cm 3 or more, and further preferably 6.2 g / cm 3 or more.
  • a stacked structure including a second oxide semiconductor layer made of IZTO and a first oxide semiconductor layer made of IGZO [two-layer structure (FIG. 2) or three-layer structure] (FIGS. 3 and 4)]
  • FIG. 1 (conventional example) and FIG. 2 (example of the present invention) are schematic cross-sectional views for explaining a thin film transistor provided with an oxide semiconductor layer, and both are examples of an etch stopper type having an etch stopper layer 9. is there.
  • the etch stopper layer 9 is provided, the present invention is not limited to this, and can be applied to a back channel etch type that does not have the etch stopper layer 9 as shown in FIG.
  • the oxide semiconductor layer 4C is constituted by a single layer, and the oxide semiconductor layer 4C (single layer) is in direct contact with the etch stopper layer 9.
  • FIG. 2 shows a preferred embodiment of the present invention
  • the oxide semiconductor layer is a stacked body (two layers) of a second oxide semiconductor layer (IZTO) 4 and a first oxide semiconductor layer (IGZO) 4A. Structure).
  • the first oxide semiconductor layer (IGZO) 4A is formed between the second oxide semiconductor layer (IZTO) 4 and the protective film 6, and the first oxide semiconductor layer 4A (IGZO) is an etch stopper layer. It is comprised so that it may contact 9 directly.
  • FIG. 3 and FIG. 4 are examples of a preferred embodiment having an oxide semiconductor layer having a three-layer structure. That is, in FIGS. 3 and 4, the two-layer structure described in FIG. 2 described above [in order from the gate insulating film side, the second oxide semiconductor layer (IZTO) 4 and the first oxide semiconductor layer (IGZO) 4A In the two-layer structure], a third oxide semiconductor layer 4B containing Ga is provided between the gate insulating film 3 and the second oxide semiconductor layer (IZTO) 4.
  • FIG. 3 shows a back channel etch type that does not have the etch stopper layer 9, and the first oxide semiconductor layer (IGZO) 4 ⁇ / b> A is in contact with the protective film 6 so as to be in direct contact with the second oxide semiconductor. It is formed between the layer 4 and the protective film 6.
  • FIG. 4 shows an etch stopper type having an etch stopper layer 9, and the first oxide semiconductor layer (IGZO) 4 ⁇ / b> A is in contact with the etch stopper layer 9 in a second oxide semiconductor layer. It is formed between (IZTO) 4 and protective film 6.
  • the third oxide semiconductor layer (Ga-containing oxide) 4B is formed between the second oxide semiconductor layer (IZTO) 4 and the gate insulating film 3 in both FIG. 3 and FIG. Is formed.
  • the gate insulating film 3 is an oxide-based insulating film
  • IGZO first oxide semiconductor layer 4A
  • the oxide semiconductor layer used in the present invention has been described above.
  • the second oxide semiconductor layer made of IZTO and the first oxide semiconductor layer made of IGZO were formed by a sputtering method (hereinafter referred to as a sputtering target).
  • a sputtering target sometimes referred to as “target”.
  • target a thin film having excellent in-plane uniformity of components and film thickness can be easily formed.
  • the present invention is not limited to this, and the oxide may be formed by a chemical film formation method such as a coating method.
  • a sputtering target containing the above-described elements and having the same composition as the desired oxide it is preferable to use a sputtering target containing the above-described elements and having the same composition as the desired oxide, whereby a thin film having a desired component composition can be formed with little composition deviation.
  • an oxide target composed of In, Zn, and Sn can be used as a target for forming the second oxide semiconductor layer (IZTO).
  • an oxide target composed of In, Ga, and Zn can be used as a target for forming the first oxide semiconductor layer (IGZO).
  • an oxide target containing Ga can be used as a target for forming the third oxide semiconductor layer.
  • the third oxide semiconductor layer is composed of In, Ga, Zn, and O, as in the case of the above-described first oxide semiconductor layer (IGZO), preferably, In, Ga, depending on the composition.
  • An oxide target composed of Zn and Zn can be used.
  • oxide semiconductor layers are formed by a sputtering method, it is preferable to form the oxide semiconductor layers continuously while maintaining a vacuum state. This is because when these oxide semiconductor layers are exposed to the atmosphere to form a film, moisture and organic components in the air adhere to the surface of the thin film, causing contamination (quality defects).
  • Each of the above targets can be manufactured, for example, by a powder sintering method.
  • Sputtering using the above target is preferably performed by controlling the substrate temperature to about room temperature to about 200 ° C. and appropriately controlling the amount of oxygen added.
  • the oxygen addition amount may be appropriately controlled according to the configuration of the sputtering apparatus, the target composition, and the like, but it is preferable to add the oxygen amount so that the semiconductor carrier concentration is approximately 10 15 to 10 16 cm ⁇ 3 .
  • it is preferable to adjust the density of the oxide semiconductor layer by appropriately controlling the gas pressure at the time of sputtering film formation, the input power to the sputtering target, the distance between TS (distance between the sputtering target and the substrate), and the like. .
  • the total gas pressure during film formation is preferably as low as possible because scattering of sputtered atoms is suppressed, and a dense (high density) film can be formed.
  • a preferred gas pressure is generally in the range of 1 to 3 mTorr. The lower the input power, the better. However, it is recommended that the input power be set to 2.0 W / cm 2 or more at DC or RF.
  • the density of the oxide semiconductor layer (the whole) is also affected by heat treatment conditions after film formation.
  • the heat treatment after film formation is preferably performed, for example, in an air atmosphere at about 250 to 400 ° C. for about 10 minutes to 3 hours.
  • Such a heat treatment can also be controlled, for example, in the thermal history in the TFT manufacturing process.
  • the density of the oxide semiconductor layer (whole) can be increased by performing pre-annealing treatment (heat treatment after patterning after wet etching of the oxide semiconductor layer) in the above range.
  • the thin film transistor (TFT) of the present invention is characterized in that it includes the oxide semiconductor layer having the above-described two-layer or three-layer stacked structure, and other structural requirements are particularly limited including the gate insulating film.
  • the protective film is formed on the upper side of the source-drain electrode as shown in FIGS. 1 to 4 described above, but is formed to protect the gate insulating film, the oxide semiconductor layer, and the source-drain electrode. It is what is done.
  • the oxide semiconductor layer has a three-layer structure [a third oxide semiconductor layer (Ga-containing oxide) 4B, a second oxide semiconductor layer (IZTO) 4, One oxide semiconductor layer 4A (IGZO) stacked in this order] is an example of a preferred embodiment; however, the present invention is not limited to this.
  • FIG. 4 illustrates an oxide semiconductor layer having a three-layer structure, but the present invention is not limited to this, and a two-layer structure as illustrated in FIG. 2 may be used.
  • FIGS. 2 to 4 show a bottom gate type TFT, but the invention is not limited to this.
  • the gate electrode, the gate insulating film, the oxide semiconductor layer, the source-drain are sequentially arranged from the substrate side (upper side). It may be a top gate type TFT having a protective film (lower side) for protecting electrodes, source-drain electrodes and the like. Also in the top gate type TFT, the first oxide semiconductor layer (IGZO) may be interposed between the second oxide semiconductor layer (IZTO) and the protective film, and further the second oxide semiconductor layer. A third oxide semiconductor layer (Ga-containing oxide) may be interposed between (IZTO) and the gate insulating film.
  • a gate electrode 2 and a gate insulating film 3 are formed on a substrate 1, and a third oxide semiconductor layer 4B made of a Ga-containing oxide and a second oxide semiconductor layer (IZTO) are formed thereon.
  • a first oxide semiconductor layer (IGZO) 4A is formed.
  • a source-drain electrode 5 is formed on the first oxide semiconductor layer (IGZO) 4A, an etch stopper layer 9 and a protective film (insulating film) 6 are formed on the source-drain electrode 5A.
  • the film 8 is electrically connected to the drain electrode 5.
  • the method for forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be employed. Further, the types of the gate electrode 2 and the gate insulating film 3 are not particularly limited, and those commonly used can be used.
  • a metal of Mo, Al, Cu, or an alloy thereof can be preferably used.
  • the gate insulating film 3 is typically exemplified by a silicon nitride film (SiN), a silicon oxide film (SiO 2 ), a silicon oxynitride film (SiON), and the like.
  • oxides such as Al 2 O 3 and Y 2 O 3 and those obtained by stacking these can also be used.
  • an oxide semiconductor layer [a third oxide semiconductor layer (Ga-containing oxide) 4B, a second oxide semiconductor layer (IZTO) 4 and a first oxide semiconductor layer 4A (IGZO) in this order) is formed. .
  • the first oxide semiconductor layer 4A (IGZO) and the third oxide semiconductor layer (Ga-containing oxide 4B are preferably a sputtering target containing Ga constituting the first oxide semiconductor layer 4A.
  • the film can be formed by DC sputtering or RF sputtering using (preferably In—Ga—Zn—O).
  • the second oxide semiconductor layer 4 can also be formed by a DC sputtering method or an RF sputtering method using an oxide sputtering target containing In, Zn, and Sn. It is preferable that the third oxide semiconductor layer 4B, the second oxide semiconductor layer 4, and the first oxide semiconductor layer 4A are sequentially formed in sequence in a vacuum. At this time, it is preferable to control the composition of the twenty-first oxide semiconductor (IZTO) so as to satisfy the above formula (1) or (2) because the sputtering rate and the TFT characteristics are improved. Furthermore, it is preferable to control so as to satisfy the above formula (3) because wet etching properties are also improved.
  • the oxide semiconductor layer having the above structure is subjected to wet etching and then patterned. Immediately after the patterning, heat treatment (pre-annealing) is preferably performed to improve the film quality of the oxide semiconductor layer. As a result, the on-state current and the field effect mobility of the transistor characteristics are increased, and the transistor performance is improved.
  • pre-annealing conditions include, for example, temperature: about 250 to 400 ° C., time: about 10 minutes to 1 hour, and the like.
  • an etch stopper layer 9 may be formed.
  • the type of the etch stopper layer 9 is not particularly limited, and a commonly used one may be used.
  • the etch stopper layer 9 may be formed of an insulating film such as SiO 2 like the protective film. Since the oxide semiconductor layer may be damaged when the source-drain electrode 5 is etched, the transistor characteristics may be deteriorated. In such a case, the etch stopper layer 9 is preferably formed.
  • the etch stopper layer 9 may be formed as necessary.
  • the oxide stopper layer 9 is not necessary because the oxide semiconductor layer is not damaged (see the back channel etch type in FIG. 3).
  • the type of the source-drain electrode 5 is not particularly limited, and a commonly used one can be used.
  • a metal such as Mo, Al, Cu, or an alloy thereof may be used.
  • a sputtering method is widely used for forming the electrodes.
  • a protective film 6 is formed on the source-drain electrode 5 by a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • the protective film 6 by the CVD method for example, SiO 2 , SiON, SiN or the like is used.
  • N 2 O plasma irradiation may be performed before the protective film 6 is formed.
  • the N 2 O plasma irradiation conditions for example, conditions described in the following documents may be adopted. J. et al. Park et al., Appl. Phys. Lett. 1993, 053505 (2008).
  • the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the kind of the transparent conductive film 8 and the drain electrode 5 is not specifically limited, What is normally used can be used.
  • the drain electrode 5 for example, the one exemplified for the source-drain electrode described above can be used.
  • a Mo thin film of 100 nm as a gate electrode 2 and SiO 2 (200 nm) as a gate insulating film 3 were sequentially formed.
  • the gate electrode 2 uses a pure Mo sputtering target and is formed by DC sputtering using a film forming temperature: room temperature, a film forming power density: 3.8 W / cm 2 , a carrier gas: Ar, a gas pressure: 2 mTorr, and an Ar gas flow rate: The film was formed at 20 sccm.
  • the gate insulating film 3 uses a plasma CVD method, carrier gas: a mixed gas of SiH 4 and N 2 O, film formation power: 1.27 W / cm 3 , gas pressure during film formation: 133 Pa, film formation temperature: The film was formed at 320 ° C.
  • oxide semiconductor layers having various compositions and structures described in Table 1 and Table 2 are formed by sputtering under the following conditions using an oxide sputtering target having a composition corresponding to the composition of the oxide semiconductor layer. did.
  • Tables 1 and 2 no. The same means the same oxide semiconductor layer.
  • Table 1 shows the composition of the second oxide semiconductor layer (IZTO).
  • Table 2 shows the composition and thickness of the first oxide semiconductor layer (IGZO) and the thickness of the second oxide semiconductor layer (IZTO), and the third oxide semiconductor layer (here, IGZO). The film thickness is shown for those having).
  • IGZO first oxide semiconductor layer
  • IZTO atomic% ratio
  • the third oxide semiconductor layer 4B the same composition as the first oxide semiconductor layer
  • the first 2 oxide semiconductor layer 4 IZTO: atomic% ratio is the same as No. 1
  • the first oxide semiconductor layer 4A IGZO; see Table 2 for composition
  • Each oxide semiconductor layer includes an IZTO sputtering target (second oxide semiconductor layer) and an IGZO sputtering target (first oxide semiconductor layer, third oxide semiconductor) having compositions corresponding to Tables 1 and 2. Layer).
  • the example satisfying the above formula (1) or (2) (see Table 1 and Table 2) obtained a high sputter rate of 1.5 ⁇ / sec or higher (not shown in the table). .
  • the value of the sputtering rate varies greatly depending on the sputtering apparatus, film forming conditions, and the like, and the present invention is not limited to this.
  • a three-layer structure in which a second oxide semiconductor layer (IZTO) 4 and a first oxide semiconductor layer (IGZO) 4A are laminated, and a third oxide semiconductor layer 4B (Ga-containing oxide) is stacked.
  • the chambers were continuously formed without opening the chamber to the air during the formation of each layer.
  • Each content of the metal element in the oxide semiconductor layer thus obtained was analyzed by an XPS (X-ray Photoelectron Spectroscopy) method.
  • the second oxide semiconductor layer (IZTO) 4, the first oxide semiconductor layer (IGZO) 4A, and the third oxide semiconductor layer 4B (Ga-containing oxide) are all formed by DC sputtering. To form a film.
  • the apparatus used for sputtering is “CS-200” manufactured by ULVAC, Inc.
  • the oxide semiconductor layer After forming the oxide semiconductor layer as described above, patterning was performed by photolithography and wet etching. “ITO-07N” manufactured by Kanto Chemical Co., Inc. was used as the wet etchant solution.
  • the example (see Table 1) satisfying the above formula (3) confirmed that there was no residue due to wet etching on the actual oxide semiconductor layer and that etching was appropriately performed. That is, the one that satisfies the above formula (3) is between the first and second oxide semiconductor layers (in the case of having the third oxide semiconductor layer, the first, second, and third oxide semiconductors). It was confirmed that the oxide semiconductor layer could be properly etched as a TFT device without a significant step due to the etching rate difference between the layers).
  • pre-annealing treatment was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • etch stopper layer 9 a silicon oxide film (SiOx) was formed on the channel layer by plasma CVD. Specifically, the film was formed using a substrate temperature: 200 ° C., input power: RF 100 W, and carrier gas: a mixed gas of SiH 4 and N 2 O. The etch stopper layer 9 was formed using the same apparatus as the gate insulating film.
  • pure Mo was used to form the source-drain electrode 5 by the lift-off method.
  • a Mo thin film was formed by DC sputtering (film thickness was 200 nm).
  • the deposition conditions of the Mo thin film for source-drain electrodes were: input power: DC 300 W, gas pressure: 2 mTorr, substrate temperature: room temperature.
  • the patterning of the electrode was performed by wet etching using a mixed acid etchant (mixed solution of phosphoric acid, nitric acid and acetic acid) using photolithography.
  • the channel length of the TFT was 10 ⁇ m and the channel width was 25 ⁇ m.
  • a protective film 6 was formed thereon.
  • the protective film 6 a laminated film (total film thickness 350 nm) of SiO 2 (film thickness 200 nm) and SiN (film thickness 150 nm) was used.
  • the above-mentioned SiO 2 and SiN were formed using “PD-220NL” manufactured by Samco and using the plasma CVD method.
  • the SiO 2 film and the SiN film were sequentially formed.
  • a mixed gas of N 2 O and SiH 4 was used for forming the SiO 2 film, and a mixed gas of SiH 4 , N 2 , and NH 3 was used for forming the SiN film.
  • the film formation power was 100 W and the film formation temperature was 150 ° C.
  • contact holes 7 for probing for transistor characteristic evaluation were formed in the protective film 6 by photolithography and dry etching.
  • an ITO film (film thickness: 80 nm) was formed as the transparent conductive film 8 using a DC sputtering method with a carrier gas: a mixed gas of argon and oxygen gas, a film formation power: 200 W, and a gas pressure: 5 mTorr. 1 (No. 1, 5), FIG. 2 (No. 2 to 4, 6 to 11, 15 to 18), and FIG. 4 (No. 12 to 14) TFTs were produced, respectively.
  • transistor characteristics drain current-gate voltage characteristics, Id-Vg characteristics
  • threshold voltage threshold voltage
  • field effect mobility field effect mobility
  • transistor characteristics drain current-gate voltage characteristics, Id-Vg characteristics
  • the transistor characteristics were measured using a semiconductor parameter analyzer “HP4156C” manufactured by Agilent Technology. Detailed measurement conditions are as follows. Source voltage: 0V Drain voltage: 10V Gate voltage: -30 to 30V (measurement interval: 0.25V) Substrate temperature: room temperature
  • Threshold voltage The threshold voltage is roughly a value of a gate voltage when the transistor shifts from an off state (a state where the drain current is low) to an on state (a state where the drain current is high).
  • the voltage when the drain current is around 1 nA between the on-current and the off-current is defined as the threshold voltage, and the threshold voltage of each TFT is measured.
  • Vth of ⁇ 5V or more was accepted.
  • “ ⁇ ” means that the switching was not performed (conducted) in the voltage range of measurement conditions (between ⁇ 30V and 30V).
  • Mobility field effect mobility ⁇ FE
  • the carrier mobility field effect mobility ⁇ FE was derived from the TFT characteristics in a saturation region where V d > V g ⁇ V T.
  • V g and V T are the gate voltage and threshold voltage
  • I d is the drain current
  • L and W are the channel length and channel width of the TFT element
  • C i is the capacitance of the gate insulating film
  • ⁇ FE was defined as field effect mobility (the following formula 1).
  • ⁇ FE is derived from the following equation.
  • the field effect mobility ⁇ FE was derived from the drain current-gate voltage characteristics (I d -V g characteristics) in the vicinity of the gate voltage satisfying the saturation region.
  • Source voltage 0V Drain voltage: 10V Gate voltage: -20V Substrate temperature: 60 ° C
  • Light stress wavelength 400nm
  • Illuminance 0.1 ⁇ W / cm 2
  • Light source LED manufactured by OPTOSUPPLY (Adjust light quantity with ND filter) Stress application time: 2 hours
  • the threshold voltage (Vth) before and after stress application was measured based on the above method, and the difference ( ⁇ Vth) was measured.
  • Table 3 includes a column for “Comprehensive judgment of (2) to (4)”, and (2) threshold voltage, (3) mobility, and (4) threshold voltage change all pass. Was determined as “pass”, and at least one of the above (2) to (4) was determined as “fail”.
  • No. 2 to 4, 6 to 9, and 12 to 14 are examples in which IZTO satisfies the relationship of formula (1) or formula (2) defined in the present invention. In all of the above (2) to (4) Good results were shown. Furthermore, since these also satisfy
  • No. Reference numeral 15 is a reference example supporting that it is necessary to satisfy the formula (3) defined in the present invention in order to exhibit “improvement of wet etching property”, which is a preferred solution of the present invention. That is, the above-mentioned No. 15 is an example of the present invention in the sense that the relationship of the formula (2) defined in the present invention is satisfied (therefore, the above (2) to (4) are all good), but is defined in the present invention. Since the relationship of Formula (3) was not satisfied, the wet etching property was lowered.
  • FIG. 5A and FIG. 1 (conventional example) and No. 1 2 (invention example) TFT characteristics (I d -V g characteristics) are shown.
  • No. 3, 4, 6-9, no. Nos. 12 to 15 also have the above-mentioned No. As in FIG. 2, good switching characteristics were shown (TFT characteristics are not shown).
  • the film density of the oxide semiconductor layer in 2 to 4, 6 to 9, and 12 to 15 was as good as about 6.1 g / cm 3 .
  • FIG. 6 (a) and FIG. 1 and No. 2 shows the relationship between the amount of change in threshold voltage 2 and the stress application time.
  • the threshold voltage 1 shifted to the negative side with the start of stress application, and the amount of change in threshold voltage ( ⁇ Vth) after the lapse of 7200 seconds (2 hours) of stress application was ⁇ 2.8V.
  • the amount of change in the threshold voltage of No. 2 is no.
  • the threshold voltage change amount ( ⁇ Vth) after the stress application time of 7200 seconds (2 hours) was ⁇ 1.0 V, which is smaller than 1.
  • FIG. 1 The relationship between the threshold voltage variation ⁇ Vth (V) 1 to 3 and the stress application time (seconds) is shown.
  • No. 1 is that the threshold voltage (Vth) is shifted to the negative side as the stress application time elapses, and the change amount ( ⁇ Vth) of the threshold voltage after elapse of 2 hours is ⁇ 2.8V.
  • no. 2, no. 3 the threshold voltage change amount ( ⁇ Vth) of the TFT is No. 3.
  • the negative shift of the threshold voltage (Vth) is suppressed, and the amount of change in threshold voltage ( ⁇ Vth) after 2 hours is ⁇ 1.0 V (No. 2), ⁇ 0 .8V (No. 3).
  • the first oxide semiconductor layer made of IGZO containing Ga is placed between the second oxide semiconductor layer made of IZTO and the protective film or etch stopper layer as in the above-described example of the present invention.
  • No. having no IGZO Compared to 1 it was confirmed that the effect of suppressing variation in TFT characteristics by applying light and negative bias stress was improved. This is because, by interposing the first oxide semiconductor layer to which Ga is added, the interface bond between the oxide semiconductor layer and the protective film or the etch stopper layer is stabilized, and defects are hardly formed. It is presumed that.
  • the above-mentioned effect of suppressing the fluctuation of TFT characteristics due to the stress application is especially No.
  • a third oxide semiconductor layer (IGZO in this embodiment) made of a Ga-containing oxide between the gate insulating film and the second oxide semiconductor layer (IZTO) as in 12 to 14, It was further promoted. This can be clearly seen when compared with the examples having no third oxide semiconductor layer (for example, Nos. 6 to 8).
  • No. 2 in which the composition of the second oxide semiconductor layer (IZTO) is the same. 6 (without the third oxide semiconductor layer) and 12 (with third oxide semiconductor layer), No. 12 7 (no third oxide semiconductor layer) and No. 7 13 (with third oxide semiconductor layer), No. 13 8 (no third oxide semiconductor layer) and 14 (with the third oxide semiconductor layer) are compared with each other.
  • the effect of suppressing variation in TFT characteristics due to application of light and negative bias stress was further improved.
  • No. Reference numeral 5 is a conventional example of a single layer in which the oxide semiconductor layer is composed only of IGZO. No. Since No. 5 has IGZO, the stress resistance is good, but the mobility was low because the second oxide semiconductor layer made of IZTO defined in the present invention was not provided.
  • No. 16 to 18 are examples in which the balance of the content of the metal element in the second oxide semiconductor layer IZTO is poor and does not satisfy the relationship of the formula (1) or the formula (2) defined in the present invention. TFT characteristics deteriorated (see Table 1).
  • No. Nos. 17 and 18 were conductors because the Zn content was smaller than the Sn content, and the threshold voltage could not be measured (“-” in Table 3).
  • TFT characteristics and stress are compared with TFTs (No. 1 and 5) using a conventional oxide semiconductor layer having a single layer structure. Both tolerances could be increased.

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Description

薄膜トランジスタおよび表示装置
　本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）、および当該ＴＦＴを備えた表示装置に関するものである。
　アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できる。そのため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
　上記酸化物半導体として、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）が挙げられる。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。また特許文献１にはＩｎ、Ｇａ、Ｚｎ、およびＯからなるアモルファス酸化物半導体（ＩＧＺＯ）が開示されている。
　一方、特許文献２には、インジウム、亜鉛、錫、および酸素からなるアモルファス酸化物半導体（Ｉｎ－Ｚｎ－Ｓｎ－Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）が用いられている。
　近年における表示装置の大画面化、高精細化や高速駆動化に対応するためには、優れた特性を有する材料が求められている。具体的には酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア移動度が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。すなわち、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、サブスレッショルド　スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度が高いこと、などが要求される。
　更に、上記酸化物半導体層を用いた薄膜トランジスタは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、薄膜トランジスタの保護膜と半導体層界面にチャージがトラップされ、しきい値電圧がシフトするといったスイッチング特性が変化することが指摘されている。また液晶パネル駆動の際や、ゲート電極に負バイアスをかけて画素を点灯させる際などに液晶セルから漏れた光が薄膜トランジスタに照射されるが、この光が薄膜トランジスタにストレスを与えて特性劣化の原因となる。実際に薄膜トランジスタを使用する際、電圧印加によるストレスによりスイッチング特性が変化すると、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招く。したがってストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が切望されている。特にディスプレイが大型化、高速駆動化するほど移動度が高く、ストレス耐性の向上が求められる傾向にある。
　上記の電圧印加や光照射などのストレスによるＴＦＴ特性の劣化は、ストレス印加中に、酸化物半導体そのものに欠陥が形成されたり、酸化物半導体層表面と当該酸化物半導体層などを保護する保護膜との界面に欠陥が形成されたりすることなどに起因することが知られている。或いは、ソース－ドレイン電極をエッチングする際に酸化物半導体層がダメージを受けてＴＦＴ特性が低下するのを防止する目的で、酸化物半導体層の上にエッチストッパー層が形成されることがあるが、この場合にも、酸化物半導体層表面とエッチストッパー層との界面に欠陥が形成され、ＴＦＴ特性が低下することが知られている。上記保護膜およびエッチストッパー層として、ＳｉＯ2、Ａｌ2Ｏ3、ＨｆＯ2といった酸化物系膜が一般的によく使用される。しかし、酸化物半導体層の表面（保護膜またはエッチストッパー層との界面）に水分子や酸素分子が吸着すると酸化物半導体層中のキャリアの増減が生じるため、しきい値電圧のシフトが発生し、信頼性の低下を招く。
　このように近年のディスプレイの大型化、高速駆動化に対応し得るため、ＴＦＴ特性とストレス耐性に優れた材料が一層求められていた。
特許第４５６８８２８号公報 特開２００８－２４３９２８号公報
固体物理、ＶＯＬ４４、Ｐ６２１（２００９） Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
　本発明は上記事情に鑑みてなされたものである。本発明の目的は、酸化物半導体層を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れると共に高い移動度を有する薄膜トランジスタ、および該薄膜トランジスタを備えた表示装置を提供することにある。
　更に好ましくは、本発明の目的は、ウェットエッチング性も良好な酸化物半導体層を備えた薄膜トランジスタを提供することにある。詳細には、薄膜トランジスタの製造過程（酸化物半導体層のウェットエッチング）で発生する残渣等を抑制し、該残渣等に起因する上記各種特性の劣化を抑制する薄膜トランジスタを提供することにある。
　上記課題を解決することのできた本発明に係る薄膜トランジスタは、基板上に少なくともゲート電極；ゲート絶縁膜；酸化物半導体層；ソース－ドレイン電極；前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース－ドレイン電極を保護する保護膜を有する薄膜トランジスタであって、前記酸化物半導体層は、Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記保護膜との間に形成されていることに要旨を有する。
　上記課題を解決することのできた本発明に係る他の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、酸化物半導体層の表面を保護するエッチストッパー層、ソース－ドレイン電極を有する薄膜トランジスタであって、前記酸化物半導体層は、Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記保護膜との間に形成されていることに要旨を有する。
　また第２の酸化物半導体層に含まれる金属元素の含有量（原子％）をそれぞれ、[Ｉｎ]、[Ｚｎ]、[Ｓｎ]としたとき、第２の酸化物半導体層の薄膜組成が以下の式を満足することが好ましい。
　（ｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）≦０．５０のときは下式（１）を満足し、
　（ｉｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）＞０．５０のときは下式（２）を満足する。
　　［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
　　　≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝－０．５・・・（１）
　　［Ｉｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（２）
　更に第２の酸化物半導体層の薄膜組成は、下式（３）を満足することが好ましい。
　　［Ｚｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．８３０・・・（３）
　本発明では、第２の酸化物半導体層と前記ゲート絶縁膜との間に、Ｇａを含む第３の酸化物半導体層が形成されていることも好しい実施態様である。第３の酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成されることも好ましい。
　更に第２の酸化物半導体層の厚さが３ｎｍ以上であることが好ましい。また、酸化物半導体層の薄膜密度は６．０ｇ／ｃｍ3以上であることが好ましい。
　本発明には、上記いずれかに記載の薄膜トランジスタを備えた表示装置も含まれる。
　本発明の薄膜トランジスタは、スイッチング特性及びストレス耐性に優れ、特にストレス印加前後のしきい値電圧の変化が小さく、また高い移動度を有している。そのため、本発明によれば、ＴＦＴ特性およびストレス耐性に優れた薄膜トランジスタを提供することができた。更に本発明のより好ましい構成によれば、ウェットエッチング性も良好な酸化物半導体層を備えた薄膜トランジスタを提供することができた。その結果、上記薄膜トランジスタを備えた表示装置は、電気的安定性（光照射に対する信頼性）が非常に向上する。
図１は、従来の酸化物半導体層（単層）を備えた薄膜トランジスタを説明するための概略断面図である。 図２は、本発明に用いられる酸化物半導体層として、第２の酸化物半導体層（ＩＺＴＯ、基板側からみて下側）と第１の酸化物半導体層の積層体（ＩＧＺＯ、基板側からみて上側）を備えた薄膜トランジスタを説明するための概略断面図（エッチストッパー層あり）である。 図３は、本発明に用いられる他の酸化物半導体層として、第２の酸化物半導体層（ＩＺＴＯ、中央）、第１の酸化物半導体層の積層体（ＩＧＺＯ、基板側からみて上側）、第３の酸化物半導体層（Ｇａ含有酸化物、基板側からみて下側）を備えた薄膜トランジスタを説明するための概略断面図（エッチストッパー層なし）である。 図４は、本発明に用いられる他の酸化物半導体層として、第２の酸化物半導体層（ＩＺＴＯ、中央）、第１の酸化物半導体層の積層体（ＩＧＺＯ、基板側からみて上側）、第３の酸化物半導体層（Ｇａ含有酸化物、基板側からみて下側）を備えた薄膜トランジスタを説明するための概略断面図（エッチストッパー層あり）である。 図５ａは、従来例（Ｎｏ．１）としてＩＺＴＯ単層膜を酸化物半導体層に用いて作製したＴＦＴのＩｄ－Ｖｇ特性を示す図である。 図５ｂは、本発明によるＩＧＺＯとＩＺＴＯの積層膜（二層構造）を酸化物半導体層に用いて作製したＴＦＴのＩｄ－Ｖｇ特性を示す図である。 図６ａは、酸化物半導体層としてＩＺＴＯ（単層）を用いた従来例（Ｎｏ．１）における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。 図６ｂは、酸化物半導体層として第２の酸化物半導体層（ＩＺＴＯ：基板側からみて下側）と第１の酸化物半導体層（ＩＧＺＯ：基板側からみて上側）の積層構造（二層構造）を用いた本発明例（Ｎｏ．２）における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。 図７は、従来例（Ｎｏ．１）と本発明例（Ｎｏ．２、３）のしきい値電圧とストレス印加時間の関係をプロットした図である。
　本発明者らは、基板上に少なくともゲート電極；ゲート絶縁膜；酸化物半導体層；ソース－ドレイン電極；前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース－ドレイン電極を保護する保護膜；または、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、酸化物半導体層の表面を保護するエッチストッパー層、ソース－ドレイン電極を有するＴＦＴにおいて、ＴＦＴ特性およびストレス耐性を向上させるため、種々検討を重ねてきた。その結果、ゲート絶縁膜と、保護膜またはエッチストッパー層（以下、保護膜またはエッチストッパー層を総称して「保護膜群」と呼ぶ場合がある。）との間に、ゲート絶縁膜側から順に、ＩＺＴＯ（第２の酸化物半導体層）とＩＧＺＯ（第１の酸化物半導体層）の積層構造からなる酸化物半導体層を設けることが有効であること；好ましくは、ＩＺＴＯ（第２の酸化物半導体層）の組成を上式（１）または上式（２）に制御すれば所期の目的が達成されることを見出し、本発明を完成した。
　すなわち、第２の酸化物半導体層（ＩＺＴＯ）を構成するＩｎ、Ｚｎ、Ｓｎは酸素との結合が弱い。一方、保護膜またはエッチストッパー層はＳｉＯ2などの絶縁体（酸化物系膜）で構成されている。そのため、従来のように酸化物半導体層を単層構造とし、第２の酸化物半導体層（ＩＺＴＯ）を直接、保護膜またはエッチストッパー層（保護膜群）と接触させる構造とした場合、酸化物半導体層と保護膜群との界面は異種材料の接触に起因して、第２の酸化物半導体層（ＩＺＴＯ）の界面に酸素欠陥による捕獲準位を形成しやすい。このような捕獲準位は、薄膜トランジスタの移動度を低下させたり、ストレス耐性などの安定性を低下させる原因となる。
　そこで本発明では、第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との界面に安定な酸化物を形成する元素としてＩｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層（ＩＧＺＯ）を介在させることで、保護膜群と第２の酸化物半導体層（ＩＺＴＯ）との界面の欠陥密度を低減させている。
　したがって、本発明では電流が多く流れるゲート絶縁膜側には、移動度の高い第２の酸化物半導体層（ＩＺＴＯ）を形成し、その表面（保護膜側またはエッチストッパー層側）に第１の酸化物半導体層（ＩＧＺＯ）を形成することによって、高移動度と高信頼性（すなわち、良好なＴＦＴ特性とストレス耐性）の両立を実現することができた。
　更に本発明の好ましい態様では、第２の酸化物半導体層（ＩＺＴＯ）の組成を式（１）または式（２）の範囲に制御しているため、スパッタレートを低下させることなく、高いＴＦＴ特性を確保することができる。
　更に本発明の好ましい態様では、第２の酸化物半導体層（ＩＺＴＯ）の組成を式（３）の範囲に制御しているため、ウェットエッチング性が向上する。
　本明細書では、［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）で表される比を「全金属元素中のＩｎ比」と呼び、一方、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされる比を「Ｉｎ比」と呼び、両者を区別する場合がある。上記の定義に従い、［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）で表される比を「全金属元素中のＺｎ比」と呼ぶ場合がある。
　また、上述したように本明細書では、保護膜およびエッチストッパー層を総称して、保護膜群と呼ぶ場合がある。
　まず、本発明の薄膜トランジスタを特徴付ける酸化物半導体層（ＩＺＴＯとＩＧＺＯとの積層構造）のうち、第２の酸化物半導体層（構成元素：Ｉｎ、Ｚｎ、Ｓｎ、及びＯ）について説明する。
　酸化物半導体のなかでもＩｎ、Ｚｎ、Ｓｎ、およびＯから構成されるアモルファス酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるという利点がある。
　上記金属（Ｉｎ、Ｚｎ、Ｓｎ）について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。但し、スパッタレートを低下させることなく、良好なＴＦＴ特性を確保するためには、第２の酸化物半導体層（ＩＺＴＯ）に含まれる金属元素の含有量（原子％）をそれぞれ、[Ｉｎ]、[Ｚｎ]、[Ｓｎ]としたとき、第２の酸化物半導体層の薄膜組成が（ｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）≦０．５０のときは下式（１）を満足し、（ｉｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）＞０．５０のときは下式（２）を満足することが好ましい。
　　［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
　　　≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝－０．５・・・（１）
　　［Ｉｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（２）
　すなわち、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比＝０．５０を境にして、（ｉ）Ｉｎ比≦０．５０のときは、全金属元素中に占めるＩｎの比（全金属元素中のＩｎ比）が上式（１）を満たすものとし、（ｉｉ）Ｉｎ比＞０．５０のときは、全金属元素中のＩｎ比が上式（２）を満たす必要がある。その理由は以下の通りである。
　ＩＺＴＯは、Ｉｎが多いとＴＦＴが導体化する（スイッチングしなくなってくる）という問題がある。そこで、ＴＦＴをスイッチングさせるためには、必然的に酸素分圧を高める必要があるが、酸素分圧を高くすると、スパッタレートが低下するという問題がある。これらの問題を考慮し、スパッタレートを高く（酸素分圧を低く）維持しつつ、ＴＦＴをスイッチングさせるためには、全金属元素中のＩｎ比（具体的には、[Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）で表わされるＩｎ比を適切に制御することが必要である。
　一方、ＴＦＴとして使用する場合の前提条件であるスイッチング特性を考慮すると、ＩｎやＳｎの多い領域ではキャリアが増えて導体化しやすく（スイッチングしない）なるが、Ｉｎが多い領域ではＩｎが強く作用している。よって、高いスパッタレートを維持しつつ良好なＴＦＴ特性を具備させるためには、ＩｎとＳｎの合計に対するＩｎ比（［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比に応じ、全金属元素中のＩｎ比を適切に制御することが有効である。
　このような観点に基づいて更に検討した結果、Ｉｎ比＝０．５０を境にして、上記式（１）または式（２）のように制御すれば良いとの知見に到達し、本発明を完成した。
　上記式（２）の上限は、半導体として適切なキャリア密度の範囲(１×１０15～18/cm3)を具備することも考慮して設定されたものである。より好ましくは０．２５以下である。
　なお、上記式（１）、（２）の左辺、すなわち、全金属元素中のＩｎ比（[Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）の下限は、上記特性との関係からは特に限定されないが、高移動度の確保などを考慮すると、いずれの場合も、０．０５以上であることが好ましく、より好ましくは０．１以上である。
　更に本発明では、全金属元素中のＳｎ比（[Ｓｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）も適切に制御することが好ましく、これにより、特に移動度が一層向上する。ＳｎもＩｎと同様、キャリアの伝導パスの役割を担っているためである。全金属元素中の好ましいＳｎ比は０．０５以上であり、より好ましくは０．０８以上である。なお、その上限は、ＩＺＴＯを構成する他の金属元素とのバランスで適切に制御することが好ましい。例えば、後記する実施例のＮｏ．１５を構成するＩＺＴＯ（［Ｉｎ］＝８原子％、［Ｚｎ］＝８５原子％、［Ｓｎ］＝７原子％）において、［Ｚｎ］は変化させずに［Ｉｎ］＝１１原子％、［Ｓｎ］＝４原子％とし、全金属元素中のＳｎ比＝０．０４とした場合は、移動度が１０．１ｃｍ2／Ｖｓと低下したことを確認している（表には示さず）。
　更に上記式（３）は、本発明の本質的な解決課題（ＴＦＴ特性およびストレス耐性の向上）とは無関係であるが、本発明の好ましい解決課題であるウェットエッチング時の残渣発生防止に関連する式である。ウェットエッチング時には残渣が発生しないことが好ましいが、本発明者らの実験によれば、残渣の発生には、主にＺｎが関与しており、酸化物膜中のＺｎ量の増加によってウェットエッチング時に残渣が発生することが判明した。そこで、好ましくは、ウェットエッチング時に残渣を発生させないために、全金属元素中のＺｎ比（具体的には、[Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）との関係で上式（３）を設定した。良好なウェットエッチング性を確保するためには、全金属元素中のＺｎ比は小さい程良く、０．８３０以下であることが好ましい。より好ましくは０．６以下である。
　なお、全金属元素中のＺｎ比の下限は、ウェットエッチング性の観点からは特に限定されないが、エッチングレートが低いほどパターニングに時間がかかることなどを考慮すると、例えば、０．４０以上であることが好ましく、０．４５以上であることがより好ましい。
　次に、本発明の薄膜トランジスタを特徴付ける酸化物半導体層（ＩＺＴＯとＩＧＺＯとの積層構造）のうち、第１の酸化物半導体層（構成元素：Ｉｎ、Ｇａ、Ｓｎ、及びＯ）について説明する。
　上述したように本発明では、第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との間に第１の酸化物半導体層（ＩＧＺＯ）を介在させることにより、特に光及び負バイアスストレスを印加するストレス試験におけるストレス耐性が向上し、印加時間が長くなっても、しきい値電圧が負側にシフトする量を低減することができる。第１の酸化物半導体層（ＩＧＺＯ）を第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との界面に介在させることで、上記界面における欠陥を低減し、界面構造を安定化する効果があると推察される。
　すなわち、第１の酸化物半導体層（ＩＧＺＯ）を構成するＩｎ、Ｇａ、Ｚｎ、およびＯのうち、特にＧａは、酸化物生成自由エネルギーが第２の酸化物半導体層（ＩＺＴＯ）を構成するＩｎ、Ｚｎ、Ｓｎよりも低く、しかも酸素と強く結合し、安定な酸化物を形成する元素である。Ｇａは他の元素と比べて、酸化物半導体中で余剰電子の原因となる酸素欠損の発生を抑制する効果があると推察される。このようにＧａの添加により安定な酸化物が界面に強固に形成されるため酸素欠損が低減されて、第２の酸化物半導体層（ＩＺＴＯ）の界面における欠陥が抑制されることにより、電圧や光などのストレスに対する耐性が向上するものと考えられる。なお、ＩＧＺＯは、移動度に関してはＧａを含まないＩＺＴＯと比べて劣るが、本発明では、ＩＧＺＯの単層構造でなく、ＩＧＺＯとＩＺＴＯとの積層構造としているため、酸化物半導体層全体の移動度はほとんど低減しない。
　また、本発明のように、保護膜群の下にＩＧＺＯを設けることによって、ゲート絶縁膜の上にＩＺＴＯを設けた場合と同様、光学バンドギャップが大きく、低温で成膜できるという利点がある。したがって、第１の酸化物半導体層（ＩＧＺＯ）を、保護膜群と第２の酸化物半導体層（ＩＺＴＯ）の間に介在させることにより、ＩＺＴＯ半導体層単独の場合に問題となる保護膜群との界面における捕獲準位の形成抑制に優れた効果を発揮し、ＴＦＴ特性とストレス耐性がより一層優れた薄膜トランジスタを得ることができる。
　第１の酸化物半導体層（ＩＧＺＯ）を構成する全金属の合計含有量に対するＧａの好ましい含有量（全金属元素中の好ましいＧａ比）は、キャリア密度や半導体の安定性などを考慮して決定すればよい。Ｇａ含有量が少なすぎると、酸素欠損の発生抑制効果を十分に得られないことがある。第１の酸化物半導体層（ＩＧＺＯ）における全金属元素中のＧａ比（％）は、好ましくは１０原子％以上、より好ましくは１５原子％以上、更に好ましくは２０原子％以上とする。一方、Ｇａ含有量が多すぎると、キャリア密度が低下するため、酸化物半導体層全体のオン電流が減少することがある。したがって、全金属元素中のＧａ比は好ましくは８０原子％以下、より好ましくは７０原子％以下、更に好ましくは６０原子％以下である。
　上記第１の酸化物半導体層（ＩＧＺＯ）を構成する母材成分である各金属元素間の比率（Ｉｎ：Ｇａ：Ｚｎ）についても、上記金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されず、適宜設定することができる。
　上記第１の酸化物半導体層の好ましい組成は、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１～２：２：１である。
　本発明の薄膜トランジスタを特徴付ける酸化物半導体層は、上述した第２の酸化物半導体層（ＩＺＴＯ）と第１の酸化物半導体層（ＩＧＺＯ）との積層構造である。上記第２の酸化物半導体層（ＩＺＴＯ）はゲート絶縁膜の上に形成され、第１の酸化物半導体層（ＩＧＺＯ）は、前記第２の酸化物半導体層（ＩＺＴＯ）と前記保護膜との間に形成されている。上記したように第２の酸化物半導体層（ＩＺＴＯ）は保護膜との界面で酸素欠損による捕獲準位を形成しやすく、これが安定性低下の原因となっている。本発明では、第１の酸化物半導体層（ＩＧＺＯ）を第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との間に形成することによって、上述した問題を解消してＴＦＴ特性およびストレス耐性の両方を向上できる。また、ＩＺＴＯはＩＧＺＯに比べて移動度が高いことから、電流が多く流れるゲート絶縁膜側にＩＺＴＯを配置することで、高い移動度を実現できる。
　上記第２の酸化物半導体層（ＩＺＴＯ）の厚さは、特に限定されないが、第２の酸化物半導体層（ＩＺＴＯ）が薄すぎると基板面内の特性（移動度、Ｓ値、ＶｔｈなどのＴＦＴ特性）にばらつきが生じる恐れがあるため、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上とする。一方、第２の酸化物半導体層（ＩＺＴＯ）の厚さが厚すぎると、ＩＺＴＯの成膜に時間を要して生産コストが増加することがあるため、好ましくは２００ｎｍ以下、より好ましく８０ｎｍ以下とする。
　また、上記第１の酸化物半導体層（ＩＧＺＯ）の厚さも特に限定されないが、第１の酸化物半導体層（ＩＧＺＯ）の厚さが薄すぎると上記第１の酸化物半導体層を形成した効果が十分に発揮されないことがあるため、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上とする。一方、第１の酸化物半導体層（ＩＧＺＯ）が厚すぎると、移動度が低下する恐れがあるため、好ましくは１００ｎｍ以下、より好ましくは８０ｎｍ以下とする。
　上記第２の酸化物半導体層と第１の酸化物半導体層とで構成される酸化物半導体層の厚さ（合計膜厚）は、それぞれの厚さが上記範囲内に制御されていれば良い。但し、その合計膜厚が厚くなりすぎると生産コストが増加したり、薄膜トランジスタの薄型化を阻害することになるため、好ましくは３００ｎｍ以下、より好ましくは２００ｎｍ以下である。
　本発明を特徴付ける酸化物半導体層は、ゲート絶縁膜側から順に、上記第２の酸化物半導体層（ＩＺＴＯ）と第１の酸化物半導体層（ＩＧＺＯ）との二層構造から構成されていても良いが、ゲート絶縁膜と上記第２の酸化物半導体層（ＩＺＴＯ）と間に、Ｇａを含む酸化物から構成される第３の酸化物半導体層を介在させた三層構造［すなわち、ゲート絶縁膜側から順に、第３の酸化物半導体層（Ｇａ含有酸化物）、第２の酸化物半導体層（ＩＺＴＯ）、第１の酸化物半導体層（ＩＧＺＯ）の三層の積層構造］から構成されていても良い。ゲート絶縁膜が上記保護膜群と同様の酸化物系絶縁膜（ＳｉＯ2など）で形成されている場合、ゲート絶縁膜と第２の酸化物半導体層（ＩＺＴＯ）との界面において、上記した保護膜群との界面と同じく酸素欠陥に起因するストレス耐性の低下が生じることがあるが、上記第３の酸化物半導体層（Ｇａ含有酸化物）を介在させることにより、この問題を解消することができる。
　したがって上記第３の酸化物半導体層は、少なくともＧａを含有していれば良い。例えば、その代表例として、第１の酸化物半導体層（ＩＧＺＯ）と同様、Ｉｎ－Ｇａ－Ｚｎ－Ｏが挙げられる。その他、Ｇａ2Ｏ3、Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｏなども挙げられる。第３の酸化物半導体層を構成するＧａ含有酸化物がＩｎ－Ｇａ－Ｚｎ－Ｏで構成されている場合、前述した第１の酸化物半導体層（ＩＧＺＯ）と同一の組成（全金属元素中のＧａ比；Ｉｎ：Ｇａ：Ｚｎ比）であっても良いし、又は異なる組成とすることもできる。上記第３の酸化物半導体層を構成するＧａ含有酸化物が第１の酸化物半導体層（ＩＧＺＯ）と同一の組成を有する場合、その詳細は、前述した第１の酸化物半導体層と同じである。
　上記第３の酸化物半導体層（Ｇａ含有酸化物）の厚さも特に限定されない。但し、第３の酸化物半導体層の厚さが薄すぎると、第３の酸化物半導体層を形成した効果が十分に発揮されないことがあるため、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上とする。一方、第３の酸化物半導体層（Ｇａ含有酸化物）の厚さが厚すぎると移動度が低下する恐れがあるため、好ましくは５０ｎｍ以下、より好ましくは４０ｎｍ以下とする。
　上記酸化物半導体層（第１と第２の酸化物半導体層全体、または第１～第３の酸化物半導体層全体）の合計膜密度（平均）は高い程良く、好ましくは６．０ｇ／ｃｍ3以上である。上記の合計膜密度が高くなると、膜中の欠陥が減少して膜質が向上するため、ＴＦＴ素子の移動度が増大し、電気伝導性も高くなって安定性が向上する。より好ましい密度は６．１ｇ／ｃｍ3以上、更に好ましくは６．２ｇ／ｃｍ3以上である。
　次に、本発明を特徴付ける酸化物半導体層において、ＩＺＴＯからなる第２の酸化物半導体層とＩＧＺＯからなる第１の酸化物半導体層を含む積層構造［二層構造（図２）または三層構造（図３、図４）］の好ましい実施態様について、図面を用い、従来例（図１）と対比しつつ説明する。
　図１（従来例）および図２（本発明例）は、酸化物半導体層を備えた薄膜トランジスタを説明するための概略断面図であり、いずれも、エッチストッパー層９を有するエッチストッパー型の例である。ここでは、エッチストッパー層９を有する場合について説明するが、本発明はこれに限定されず、例えば後記する図３のように、エッチストッパー層９を有しないバックチャンネルエッチ型にも適用できる。
　まず、従来例では図１に示すように酸化物半導体層４Ｃが単層で構成されており、酸化物半導体層４Ｃ（単層）はエッチストッパー層９と直接接触する構成であった。
　一方、図２は本発明の好ましい実施態様であり、酸化物半導体層は、第２の酸化物半導体層（ＩＺＴＯ）４と第１の酸化物半導体層（ＩＧＺＯ）４Ａとの積層体（二層構造）で構成されている。第１の酸化物半導体層（ＩＧＺＯ）４Ａは、第２の酸化物半導体層（ＩＺＴＯ）４と保護膜６との間に形成され、第１の酸化物半導体層４Ａ（ＩＧＺＯ）はエッチストッパー層９と直接接触するように構成されている。
　また、図３および図４は、三層構造の酸化物半導体層を有する好ましい実施態様の例である。すなわち、図３および図４では、前述した図２に記載の二層構造［ゲート絶縁膜側から順に、第２の酸化物半導体層（ＩＺＴＯ）４と第１の酸化物半導体層（ＩＧＺＯ）４Ａとの二層構造］において、ゲート絶縁膜３と第２の酸化物半導体層（ＩＺＴＯ）４の間に、Ｇａを含む第３の酸化物半導体層４Ｂを有している。
　これらのうち図３は、エッチストッパー層９を有しないバックチャネルエッチ型であり、第１の酸化物半導体層（ＩＧＺＯ）４Ａは、保護膜６と直接接触するように、第２の酸化物半導体層４と保護膜６の間に形成されている。これに対し、図４は、エッチストッパー層９を有するエッチストッパー型であり、第１の酸化物半導体層（ＩＧＺＯ）４Ａは、エッチストッパー層９と直接接触するように第２の酸化物半導体層（ＩＺＴＯ）４と保護膜６の間に形成されている。上述したように第３の酸化物半導体層（Ｇａ含有酸化物）４Ｂは、図３、図４のいずれにおいても、第２の酸化物半導体層（ＩＺＴＯ）４とゲート絶縁膜３との間に形成されている。ゲート絶縁膜３が酸化物系絶縁膜である場合は、図３、図４のようにＩＺＴＯ（第２の酸化物半導体層４）を中心にＧａ含有酸化物（第３の酸化物半導体層４Ｂ）およびＩＧＺＯ（第１の酸化物半導体層４Ａ）が配置されたサンドイッチ構造とすることが推奨される。
　以上、本発明に用いられる酸化物半導体層について説明した。
　上記ＩＺＴＯからなる第２の酸化物半導体層とＩＧＺＯからなる第１の酸化物半導体層（更には、Ｇａ含有酸化物からなる第３の酸化物半導体層）は、スパッタリング法にてスパッタリングターゲット（以下、「ターゲット」ということがある。）を用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できる。但し、これに限定されず、塗布法などの化学的成膜法によって酸化物を形成しても良い。
　スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成できる。
　具体的には第２の酸化物半導体層（ＩＺＴＯ）を成膜するターゲットとして、Ｉｎ、Ｚｎ、及びＳｎから構成される酸化物ターゲットを使用できる。
　また第１の酸化物半導体層（ＩＧＺＯ）を成膜するターゲットとして、Ｉｎ、Ｇａ、及びＺｎから構成される酸化物ターゲットを使用することができる。
　また第３の酸化物半導体層を成膜するターゲットとして、Ｇａを含有する酸化物ターゲットを使用することができる。上記第３の酸化物半導体層が前述した第１の酸化物半導体層（ＩＧＺＯ）と同様、Ｉｎ、Ｇａ、Ｚｎ及びＯで構成されている場合、好ましくは、当該組成に応じて、Ｉｎ、Ｇａ、及びＺｎから構成される酸化物ターゲットなどを使用できる。
　ここで、これらの酸化物半導体層をスパッタリング法で成膜する場合、真空状態を保ったまま連続的に成膜することが好ましい。これらの酸化物半導体層を大気中に暴露して成膜すると、空気中の水分や有機成分が薄膜表面に付着し、コンタミ（品質不良）の原因となるからである。
　上記の各ターゲットは、例えば粉末焼結法によって製造することができる。
　上記ターゲットを用いてスパッタリングするに当たっては、基板温度をおおむね、室温～２００℃程度に制御し、酸素添加量を適切に制御して行うことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すればよいが、おおむね半導体キャリア濃度が１０15～１０16ｃｍ-3となるように酸素量を添加することが好ましい。またスパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、Ｔ－Ｓ間距離（スパッタリングターゲットと基板との距離）などを適切に制御して、酸化物半導体層の密度を調整することが好ましい。例えば成膜時の全ガス圧は、スパッタ原子同士の散乱が抑制されるため低いほどよく、緻密（高密度）な膜を成膜できる。好ましいガス圧はおおむね１～３ｍＴｏｒｒの範囲内である。また投入パワーも低いほどよいが、おおむねＤＣまたはＲＦで２．０Ｗ／ｃｍ2以上に設定することが推奨される。
　また、成膜後の熱処理条件も適切に制御することが好ましい。酸化物半導体層（全体）の密度は、成膜後の熱処理条件によっても影響を受けるためである。成膜後の熱処理は、例えば大気雰囲気下にて、おおむね２５０～４００℃で１０分～３時間程度行うことが好ましい。このような熱処理は例えばＴＦＴの製造過程における熱履歴においても制御することが可能である。例えばプレアニール処理（酸化膜半導体層をウェットエッチングした後のパターニング後の熱処理）を上記範囲で行うことによって酸化物半導体層（全体）の密度を高めることができる。
　本発明の薄膜トランジスタ（ＴＦＴ）は、上述した二層または三層の積層構造からなる酸化物半導体層を備えている点に特徴があり、それ以外の構成要件は、ゲート絶縁膜を含めて特に限定されない。すなわち、本発明のＴＦＴを構成するゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極（ソース電極とドレイン電極はまとめて、ソース－ドレイン電極ということがある）、保護膜またはエッチストッパー層は、ＴＦＴの分野において通常用いられるものであれば特に限定されない。
　なお、保護膜は、前述した図１～４においても示されるようにソース－ドレイン電極の上側に形成されるが、ゲート絶縁膜、上記酸化物半導体層、ソース－ドレイン電極を保護する趣旨で形成されるものである。
　以下、図４を参照しながら、本発明に係るＴＦＴの製造方法の好ましい実施形態を説明する。図４および以下の製造方法は、酸化物半導体層が三層構造［基板側から順に第３の酸化物半導体層（Ｇａ含有酸化物）４Ｂ、第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層４Ａ（ＩＧＺＯ）の順で積層］の場合の好ましい実施形態の一例を示すが、本発明はこれに限定する趣旨ではない。例えば図４には、三層構造の酸化物半導体層を示しているが、これに限定されず、図２に示すような二層構造であってもよい。また、例えば図２～４には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、基板側（上側）から順に、ゲート電極、ゲート絶縁膜、酸化物半導体層、ソース－ドレイン電極、ソース－ドレイン電極等を保護する保護膜（下側）を有するトップゲート型のＴＦＴであってもよい。トップゲート型ＴＦＴにおいても、第２の酸化物半導体層（ＩＺＴＯ）と保護膜との間に第１の酸化物半導体層（ＩＧＺＯ）を介在させればよく、更には第２の酸化物半導体層（ＩＺＴＯ）とゲート絶縁膜との間に第３の酸化物半導体層（Ｇａ含有酸化物）を介在させてもよい。
　図４に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上にＧａ含有酸化物からなる第３の酸化物半導体層４Ｂ、第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層（ＩＧＺＯ）４Ａが形成されている。第１の酸化物半導体層（ＩＧＺＯ）４Ａ上にはソース－ドレイン電極５が形成され、その上にエッチストッパー層９、保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
　基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、Ｍｏ、Ａｌ、Ｃｕの金属、またはこれらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
　次いで酸化物半導体層［第３の酸化物半導体層（Ｇａ含有酸化物）４Ｂ、第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層４Ａ（ＩＧＺＯ）の順］を形成する。
　これらのうち第１の酸化物半導体層４Ａ（ＩＧＺＯ）、および第３の酸化物半導体層（Ｇａ含有酸化物４Ｂは、好ましくは、第１の酸化物半導体層４Ａを構成するＧａを含むスパッタリングターゲット（好適にはＩｎ－Ｇａ－Ｚｎ－Ｏ）を用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができる。
　同様に、第２の酸化物半導体層４（ＩＺＴＯ）もＩｎ、Ｚｎ、およびＳｎを含む酸化物のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができる。第３の酸化物半導体層４Ｂ、第２の酸化物半導体層４、第１の酸化物半導体層４Ａは順次、真空一環で連続成膜するのが好ましい。この際、第２１の酸化物半導体（ＩＺＴＯ）の組成を、上記した式（１）または（２）を満たすように制御すると、スパッタリングレートおよびＴＦＴ特性が向上するため、好ましい。更に上記式（３）を満たすように制御すると、ウェットエッチング性も向上するため、好ましい。
　上記構成の酸化物半導体層をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層の膜質改善のために熱処理（プレアニール）を行うことが好ましい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。好ましいプレアニール条件としては、例えば、温度：約２５０～４００℃、時間：約１０分～１時間などが挙げられる。
　プレアニールの後、エッチストッパー層９を形成しても良い。エッチストッパー層９の種類は特に限定されず、汎用されているものを用いればよく、例えば保護膜と同様、ＳｉＯ2などの絶縁膜で形成すればよい。ソース－ドレイン電極５にエッチングを施す際に酸化物半導体層がダメージを受けてトランジスタ特性が低下する恐れがあるため、このような場合は、エッチストッパー層９を形成することが好ましい。
　もっとも、製造方法によってはエッチングの際にエッチストッパー層９を設けなくても酸化物半導体層にダメージを与えないこともあるため、必要に応じてエッチストッパー層９を形成すれば良い。例えばリフトオフ法によってソース－ドレイン電極を加工する場合は酸化物半導体層へのダメージがないためエッチストッパー層９は必要ない（図３のバックチャネルエッチ型を参照）。
　ソース－ドレイン電極５の種類は特に限定されず、汎用されているもの用いることができる。例えばゲート電極と同様、Ｍｏ、Ａｌ、Ｃｕなどの金属、またはこれらの合金を用いても良い。電極の形成はスパッタリング法が広く用いられる。
　その後、ソース－ドレイン電極５の上に保護膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。ＣＶＤ法による保護膜６としては、例えばＳｉＯ2やＳｉＯＮ、ＳｉＮなどが用いられる。また、スパッタリング法を用いて保護膜６を形成しても良い。
　酸化物半導体層の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまうため［おそらく第１の酸化物半導体（ＩＧＺＯ）表面に生成される酸素欠損が電子ドナーとなるためと推察される。］、保護膜６の成膜前にＮ2Ｏプラズマ照射を行ってもよい。Ｎ2Ｏプラズマの照射条件は、例えば下記文献に記載の条件を採用すればよい。
　　Ｊ．Ｐａｒｋら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，１９９３，０５３５０５（２００８）
　次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜８およびドレイン電極５の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極５としては、例えば前述したソース－ドレイン電極で例示したものを用いることができる。
　本願は、２０１２年５月９日に出願された日本国特許出願第２０１２－１０７８１３号に基づく優先権の利益を主張するものである。２０１２年５月９日に出願された日本国特許出願第２０１２－１０７８１３号の明細書の全内容が、本願に参考のため援用される。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　前述した方法に基づき、構成の異なる複数の酸化物半導体層を有するＴＦＴ［図１（酸化物半導体層＝単層の従来例）、図２（酸化物半導体層＝二層構造、エッチストッパー層あり）、図４（酸化物半導体層＝三層構造、エッチストッパー層あり）］を作製し、保護膜またはエッチストッパー層の形成前後のＴＦＴ特性を評価した。
　まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍにて成膜した。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：１．２７Ｗ／ｃｍ3、成膜時のガス圧：１３３Ｐａ、成膜温度：３２０℃にて成膜した。
　次に、表１および表２に記載の種々の組成および構造の酸化物半導体層を、酸化物半導体層の組成に応じた組成を有する酸化物スパッタリングターゲットを用いて下記条件のスパッタリング法によって成膜した。表１および表２においてＮｏ．が同じものは、同一の酸化物半導体層を意味する。表１には、第２の酸化物半導体層（ＩＺＴＯ）の組成を示す。表２には、第１の酸化物半導体層（ＩＧＺＯ）の組成および膜厚と、第２の酸化物半導体層（ＩＺＴＯ）の膜厚を示すと共に、第３の酸化物半導体層（ここではＩＧＺＯ）を有するものについてはその膜厚を示す。
　具体的には表１中、Ｎｏ．１（従来例）は図１の構成例（酸化物半導体層＝単層）であり、上記酸化物半導体層４ＣとしてアモルファスＩＺＴＯの酸化物半導体層（原子％比Ｉｎ：Ｚｎ：Ｓｎ＝２０：５７：２３；単層）をゲート絶縁膜３の上に成膜した。すなわち、Ｎｏ．１では、本発明における第１の酸化物半導体層（ＩＧＺＯ）４Ａは成膜していない。
　Ｎｏ．２～４、６～１１、１５～１８は図２の構成例（酸化物半導体層＝二層構造）であり、ゲート絶縁膜３上に第２の酸化物半導体層４（ＩＺＴＯ：原子％比はＮｏ．１と同じ）を成膜してから、第１の酸化物半導体層４Ａ（ＩＧＺＯ；組成は表２を参照）を成膜した。
　Ｎｏ．５は図１の他の構成例（酸化物半導体層＝単層）であり、上記酸化物半導体層４Ｃとして第１の酸化物半導体層（ＩＧＺＯ：原子％比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１；単層）をゲート絶縁膜３の上に成膜した。
　Ｎｏ．１２～１４は図４の構成例（酸化物半導体層＝三層構造）であり、第３の酸化物半導体層４Ｂ（第１の酸化物半導体層と同じ組成）を成膜してから、第２の酸化物半導体層４（ＩＺＴＯ：原子％比はＮｏ．１と同じ）を成膜し、続いて第１の酸化物半導体層４Ａ（ＩＧＺＯ；組成は表２を参照）を成膜して三層構造の酸化物半導体層を形成した。
　なお、各酸化物半導体層は、表１、表２に対応する組成のＩＺＴＯスパッタリングターゲット（第２の酸化物半導体層）、ＩＧＺＯスパッタリングターゲット（第１の酸化物半導体層、第３の酸化物半導体層）を用いて成膜した。本実施例において上記式（１）または（２）を満足する例（表１および表２を参照）は、１．５Å／ｓｅｃ以上と、高いスパッタレートが得られた（表には示さず）。なお、スパッタレートの値は、スパッタリング装置や成膜条件などによっても大きく相違し、本発明はこれに限定する趣旨ではない。
　なお、第２の酸化物半導体層（ＩＺＴＯ）４と第１の酸化物半導体層（ＩＧＺＯ）４Ａの二層構造、更に第３の酸化物半導体層４Ｂ（Ｇａ含有酸化物）を積層した三層構造を成膜するに当たっては、各層の成膜途中でチャンバーを大気開放せず、連続的に成膜を行った。このようにして得られた酸化物半導体層中の金属元素の各含有量は、ＸＰＳ（Ｘ－ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
　第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層（ＩＧＺＯ）４Ａ、第３の酸化物半導体層４Ｂ（Ｇａ含有酸化物）の成膜は、いずれもＤＣスパッタリング法を用いて成膜した。スパッタリングに使用した装置はアルバック社製「ＣＳ－２００」であり、スパッタリング条件は以下の通りである。
　　基板温度：室温
　　ガス圧：１ｍＴｏｒｒ
　　酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）×１００＝４％
　　成膜パワー密度：２．５５Ｗ／ｃｍ2
　上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学社製「ＩＴＯ－０７Ｎ」を使用した。本実施例において上記式（３）を満足する例（表１を参照）は、実酸化物半導体層についてウェットエッチングによる残渣はなく、適切にエッチングできたことを確認した。すなわち、上記式（３）を満足するものは、第１と第２の酸化物半導体層の間（第３の酸化物半導体層を有する場合は、第１と第２と第３の酸化物半導体層の間）にエッチングレート差による顕著な段差なく、ＴＦＴデバイスとして酸化物半導体層が適正にエッチングできたことを確認した。これに対し、上記式（３）を満足しないものは、ウェットエッチング性が低下した。参考のため、表３の最右欄には「ウェットエッチング性」の欄を設け、上記のように良好なウェットエッチング性を示したものに「良」を付し、ウェットエッチング性が低下したものに「不良」を付した。
　酸化物半導体層をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気雰囲気にて３５０℃で１時間行なった。
　次にエッチストッパー層９として、プラズマＣＶＤ法を用いてチャネル層上にシリコン酸化膜（ＳｉＯｘ）を成膜した。具体的には、基板温度：２００℃、投入電力：ＲＦ１００Ｗ、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガスにて成膜した。なお、エッチストッパー層９は、ゲート絶縁膜と同じ装置を用いて成膜した。
　次に、純Ｍｏを使用し、リフトオフ法によりソース－ドレイン電極５を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は２００ｎｍ）した。ソース－ドレイン電極用Ｍｏ薄膜の成膜条件は、投入パワー：ＤＣ３００Ｗ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。電極のパターニングはフォトリソグラフィを使用し、混酸エッチャント（燐酸、硝酸および酢酸の混合液）を用いてウェットエッチングにより加工した。ＴＦＴのチャネル長を１０μｍ、チャネル幅を２５μｍとした。
　このようにしてソース－ドレイン電極５を形成した後、その上に、保護膜６を形成した。保護膜６として、ＳｉＯ2（膜厚２００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚３５０ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ社製「ＰＤ－２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2膜、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
　次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにて透明導電膜８としてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１（Ｎｏ．１、５）、図２（Ｎｏ．２～４、６～１１、１５～１８）、図４（Ｎｏ．１２～１４）のＴＦＴを夫々作製した。
　このようにして得られた各ＴＦＴについて、以下のようにして（１）トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）、（２）しきい値電圧、（３）電界効果移動度、および（４）光照射と負バイアスストレス印加後のストレス耐性を評価した。
　（１）トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）の測定
　トランジスタ特性の測定はＡｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
　　ソース電圧　：０Ｖ
　　ドレイン電圧：１０Ｖ
　　ゲート電圧　：－３０～３０Ｖ（測定間隔：０．２５Ｖ）
　　基板温度：室温
　また、一部の実験例のドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の結果（グラフ）を、図５（ａ）（Ｎｏ．１）、図５（ｂ）（Ｎｏ．２）に示す。
　（２）しきい値電圧（Ｖｔｈ）
　しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各ＴＦＴの閾値電圧を測定した。本実施例では、Ｖｔｈが－５Ｖ以上のものを合格とした。なお、表中、「－」とは、測定条件の電圧範囲（－３０Ｖから３０Ｖの間）においてスイッチングしなかったもの（導体化したもの）を意味する。
　（３）移動度（電界効果移動度μFE）
　キャリア移動度（電界効果移動度μFE）は、ＴＦＴ特性からＶd＞Ｖg－ＶTである飽和領域にて導出した。飽和領域ではＶg、ＶTをそれぞれゲート電圧、しきい値電圧、Ｉdをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とした（下記式１）。μFEは以下の式から導出される。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流－ゲート電圧特性（Ｉd－Ｖg特性）から電界効果移動度μＦＥを導出した。
Figure JPOXMLDOC01-appb-M000001
　本実施例では、電界効果移動度が１４ｃｍ2／Ｖｓ（Ｎｏ．１の値１７．５ｃｍ2／Ｖｓ×０．８倍）以上を合格と評価した。
　（４）ストレス耐性（しきい値電圧の変化）の評価（ストレスとして光照射＋負バイアスを印加）
　本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスをかけながら光（白色光）を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。
　　　ソース電圧：０Ｖ
　　　ドレイン電圧：１０Ｖ
　　　ゲート電圧：－２０Ｖ
　　　基板温度：６０℃
　　　光ストレス
　　　　波長：４００ｎｍ
　　　　照度（ＴＦＴに照射される光の強度）：０．１μＷ／ｃｍ2
　　　　光源：ＯＰＴＯＳＵＰＰＬＹ社製ＬＥＤ（ＮＤフィルターによって光量を調整）
　　　　ストレス印加時間：２時間
　詳細には、ストレス印加前後のしきい値電圧（Ｖｔｈ）を上記の方法に基づき、測定し、その差（ΔＶｔｈ）を測定した。本発明ではΔＶｔｈ（絶対値）が－２．２Ｖ未満（Ｎｏ．１（ΔＶｔｈ＝－２．８Ｖ）×０．８）のものを合格とした。
　これらの結果を表３に示す。なお、表３に「（２）～（４）の総合判定」の欄を設け、（２）しきい値電圧、（３）移動度、および（４）しきい値電圧変化が全て合格するものを「合格」と判定し、上記（２）～（４）の少なくとも一つが不合格のものを「不合格」と判定した。
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　まず、Ｎｏ．２～４、６～９、１２～１４は、ＩＺＴＯが、本発明で規定する式（１）または式（２）の関係を満足する例であり、上記（２）～（４）の全てにおいて良好な結果を示した。更にこれらは、ＩＺＴＯが、本発明で規定する式（３）の関係も満足するため、良好なウェットエッチング性を示した。
　なお、Ｎｏ．１５は、本発明の好ましい解決課題である「ウェットエッチング性の向上」を発揮させるためには、本発明で規定する式（３）を満足することが必要であることを裏付ける参考例である。すなわち、上記Ｎｏ．１５は、本発明で規定する式（２）の関係を満足する（よって、上記（２）～（４）の全てが良好である）という意味では本発明例であるが、本発明で規定する式（３）の関係を満足しないため、ウェットエッチング性が低下した。
　まず、トランジスタ特性については、Ｎｏ．２～４、６～９（本発明例：酸化物半導体層＝二層構造）、Ｎｏ．１２～１５（本発明例：酸化物半導体層＝三層構造）は、図１（従来例、ＩＺＴＯ単層）と同様、良好なスイッチング特性を示した。
　図５（ａ）と図５（ｂ）は、Ｎｏ．１（従来例）とＮｏ．２（本発明例）のＴＦＴ特性（Ｉd－Ｖg特性）を示している。図５（ａ）に示すようにＮｏ．１では、ゲート電圧Ｖgを負側から正側へ増加させると、Ｖg＝０Ｖ付近でドレイン電流Ｉdが急激に増加し、またしきい値電圧、Ｓ値、移動度も良好であり、良好なスイッチング特性を示していた。一方、本発明の要件を満足するＮｏ．２も図５（ｂ）に示すように、上記Ｎｏ．１と同様、Ｖg＝０Ｖ付近でドレイン電流Ｉdが急激に増加した。またしきい値電圧、Ｓ値、移動度も良好であり、良好なスイッチング特性を示した。
　また、Ｎｏ．３、４、６～９、Ｎｏ．１２～１５についても、上記Ｎｏ．２と同様に良好なスイッチング特性を示した（ＴＦＴ特性の図は示さず）。
　更に上記Ｎｏ．２～４、６～９、１２～１５における酸化物半導体層の膜密度は概ね６．１ｇ／ｃｍ3程度と良好であった。
　一方、ストレス耐性については、Ｎｏ．２～４、６～９、１２～１５は従来例（Ｎｏ．１）と比べて良好なストレス耐性を示した。
　図６（ａ）と図６（ｂ）は、夫々Ｎｏ．１とＮｏ．２のしきい値電圧の変化量とストレス印加時間の関係を示している。図６（ａ）に示すように、Ｎｏ．１はストレス印加開始と共にしきい値電圧は負側にシフトしており、ストレス印加時間７２００秒（２時間）経過後のしきい値電圧の変化量（ΔＶｔｈ）は－２．８Ｖであった。一方、図６（ｂ）に示すように、Ｎｏ．２のしきい値電圧の変化量はＮｏ．１と比較すると小さく、ストレス印加時間７２００秒（２時間）経過後のしきい値電圧の変化量（ΔＶｔｈ）は－１．０Ｖであった。
　また、図７はＮｏ．１～３のしきい値電圧の変化量ΔＶｔｈ（Ｖ）とストレス印加時間（秒）の関係を示している。Ｎｏ．１は、ストレス印加時間の経過に伴ってしきい値電圧（Ｖｔｈ）が負側にシフトしており、２時間経過後のしきい値電圧の変化量（ΔＶｔｈ）は－２．８Ｖである。一方、Ｎｏ．２、Ｎｏ．３では、ＴＦＴのしきい値電圧変化量（ΔＶｔｈ）はＮｏ．１と比較するとしきい値電圧（Ｖｔｈ）の負側のシフトは抑えられており、２時間経過後のしきい値電圧の変化量（ΔＶｔｈ）は－１．０Ｖ（Ｎｏ．２）、－０．８Ｖ（Ｎｏ．３）であった。
　Ｎｏ．２、３と同様の傾向は、Ｎｏ．４、６～９、１２～１５においても確認された。すなわち、Ｎｏ．４、６～９（酸化物半導体層＝二層構造）、１２～１５（酸化物半導体層＝三層構造）についても、上記Ｎｏ．２、３と同様、高移動度を有すると共に、光と負バイアスストレス印加によるＴＦＴ特性の変動を抑制する効果があり、ストレス耐性に優れることが確認された。
　特にストレス耐性に着目すると、上記本発明例のように、Ｇａを含むＩＧＺＯからなる第１の酸化物半導体層を、ＩＺＴＯからなる第２の酸化物半導体層と保護膜またはエッチストッパー層との間に介在させることによって、ＩＧＺＯを有しないＮｏ．１（従来例）に比べて、光と負バイアスストレス印加によるＴＦＴ特性の変動抑制効果が向上することが確認された。これは、Ｇａを添加した上記第１の酸化物半導体層を介在させることにより、上記酸化物半導体層と保護膜またはエッチストッパー層との界面の結合を安定させ、欠陥が形成されにくい状態になっているためと推測される。
　上述したストレス印加によるＴＦＴ特性変動抑制効果は、特にＮｏ．１２～１４のように、Ｇａ含有酸化物からなる第３の酸化物半導体層（本実施例ではＩＧＺＯ）をゲート絶縁膜と第２の酸化物半導体層（ＩＺＴＯ）の間に介在させることにより、一層促進された。このことは、上記第３の酸化物半導体層を有しない例（例えばＮｏ．６～８）と比べると、良く分かる。詳細には、第２の酸化物半導体層（ＩＺＴＯ）の組成が同じであるＮｏ．６（第３の酸化物半導体層なし）とＮｏ．１２（第３の酸化物半導体層あり）、Ｎｏ．７（第３の酸化物半導体層なし）とＮｏ．１３（第３の酸化物半導体層あり）、Ｎｏ．８（第３の酸化物半導体層なし）とＮｏ．１４（第３の酸化物半導体層あり）をそれぞれ対比すると、Ｎｏ．１２～１４では、光と負バイアスストレス印加によるＴＦＴ特性の変動を抑制する効果が一層向上した。
　一方、Ｎｏ．１（従来例、酸化物半導体層＝ＩＺＴＯのみからなる単層）のストレス耐性が劣る理由は、光照射により生成した正孔がバイアス印加によりエッチストッパー層と酸化物半導体層との界面の欠陥に蓄積されたためと考えられる。
　また、Ｎｏ．５は、酸化物半導体層がＩＧＺＯのみからなる単層の従来例である。Ｎｏ．５は、ＩＧＺＯを有するため、ストレス耐性は良好であるが、本発明で規定するＩＺＴＯからなる第２の酸化物半導体層を設けなかったため、移動度が低かった。
　また、Ｎｏ．１０とＮｏ．１１は、酸化物半導体層＝ＩＺＴＯ（第２の酸化物半導体層）＋ＩＧＺＯ（第１の酸化物半導体層）の二層構造の例であるが、ＩＺＴＯが、本発明で規定する式（１）の関係を満足しない例である。詳細には、これらはいずれもＩＺＴＯを構成するＺｎ量が少なくキャリア密度が高くなっているため、上記式（１）の関係を満足せず、しきい値電圧が負側に大きくなり（Ｎｏ．１０のＶｔｈ＝－１６Ｖ、Ｎｏ．１１のＶｔｈ＝－２２Ｖ）、ＴＦＴ特性が低下した。そのため、Ｎｏ．１０とＮｏ．１１では、ΔＶｔｈの変化は測定していない（表３中、「－」）。
　また、Ｎｏ．１６～１８は、第２の酸化物半導体層であるＩＺＴＯ中の金属元素の含有量のバランスが悪く、本発明で規定する式（１）または式（２）の関係を満足しない例であり、ＴＦＴ特性が低下した（表１を参照）。
　詳細には、Ｎｏ．１６はＩｎ量が多い（表１の［Ｉｎ］＝３５原子％）ため、キャリア密度が大きくなってしまい、しきい値電圧がマイナス側に大きくなり（表３のＶｔｈ＝－１７Ｖ）、且つ、移動度も低下した。そのため、Ｎｏ．１６では、ΔＶｔｈの変化は測定していない（表３中、「－」）。
　また、Ｎｏ．１７、１８はＳｎ量に比べてＺｎ量が少なく導体化しており、しきい値電圧などは測定できなかった（表３中、「－」）。
　以上より、本発明の要件を満足する酸化物半導体層を備えたＴＦＴを用いれば、従来の単層構造の酸化物半導体層を用いたＴＦＴ（Ｎｏ．１、５）に比べ、ＴＦＴ特性およびストレス耐性の両方を高めることができた。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　第２の酸化物半導体層
　４Ａ　第１の酸化物半導体層
　４Ｂ　第３の酸化物半導体層
　４Ｃ　酸化物半導体層
　５　ソース－ドレイン電極
　６　保護膜（絶縁膜）
　７　コンタクトホール
　８　透明導電膜
　９　エッチストッパー層

Claims (10)

  1. 　基板上に少なくとも、ゲート電極と；ゲート絶縁膜と；酸化物半導体層と；ソース－ドレイン電極と；前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース－ドレイン電極を保護する保護膜と、を有する薄膜トランジスタであって、
    　前記酸化物半導体層は、
    　Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、
    　Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、
    　前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、
    　前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記保護膜との間に形成されていることを特徴とする薄膜トランジスタ。
  2. 　基板上に少なくとも、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、前記酸化物半導体層の表面を保護するエッチストッパー層と、を有する薄膜トランジスタであって、
    　前記酸化物半導体層は、
    　Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、
      Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、
    　前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、
    　前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記エッチストッパー層との間に形成されていることを特徴とする薄膜トランジスタ。
  3. 　前記第２の酸化物半導体層に含まれる金属元素の含有量（原子％）をそれぞれ、[Ｉｎ]、[Ｚｎ]、[Ｓｎ]としたとき、前記第２の酸化物半導体層の薄膜組成が、
    （ｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）≦０．５０のときは下式（１）を満足し、
    （ｉｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）＞０．５０のときは下式（２）を満足するものである請求項１または２に記載の薄膜トランジスタ。
    ［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
    　≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝－０．５・・・（１）
    ［Ｉｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（２）
  4. 　前記第２の酸化物半導体層の薄膜組成が、更に下式（３）を満足するものである請求項１または２に記載の薄膜トランジスタ。
    ［Ｚｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．８３０・・・（３）
  5. 　前記第２の酸化物半導体層と前記ゲート絶縁膜との間に、Ｇａを含む第３の酸化物半導体層が形成されている請求項１に記載の薄膜トランジスタ。
  6. 　前記第２の酸化物半導体層と前記ゲート絶縁膜との間に、Ｇａを含む第３の酸化物半導体層が形成されている請求項２に記載の薄膜トランジスタ。
  7. 　前記第３の酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成されるものである請求項５または６に記載の薄膜トランジスタ。
  8. 　前記第２の酸化物半導体層の厚さが３ｎｍ以上である請求項１または２に記載の薄膜トランジスタ。
  9. 　前記酸化物半導体層の薄膜密度が６．０ｇ／ｃｍ３以上である請求項１または２に記載の薄膜トランジスタ。
  10. 　請求項１または２に記載の薄膜トランジスタを備えた表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374687A (zh) * 2014-08-06 2016-03-02 中华映管股份有限公司 薄膜晶体管的制造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
WO2014021442A1 (en) * 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor stacked film and semiconductor device
CN103489920B (zh) * 2013-09-26 2016-08-17 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
JP5802343B2 (ja) * 2014-01-15 2015-10-28 株式会社神戸製鋼所 薄膜トランジスタ
JP6283273B2 (ja) 2014-07-01 2018-02-21 株式会社神戸製鋼所 薄膜トランジスタ評価用の積層構造体の評価方法
JP5993496B2 (ja) * 2014-07-16 2016-09-14 株式会社神戸製鋼所 酸化物半導体薄膜、及び前記酸化物半導体薄膜の表面に保護膜を有する積層体の品質評価方法、及び酸化物半導体薄膜の品質管理方法
WO2016199679A1 (ja) * 2015-06-08 2016-12-15 シャープ株式会社 半導体装置およびその製造方法
KR102465442B1 (ko) * 2015-08-18 2022-11-09 엘지디스플레이 주식회사 박막트랜지스터 어레이기판, 그를 포함하는 표시장치 및 그의 제조방법
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
CN114975635B (zh) 2017-05-31 2026-01-06 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
CN109148592B (zh) 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备
JP2019067791A (ja) * 2017-09-28 2019-04-25 シャープ株式会社 半導体装置
KR102446301B1 (ko) * 2017-12-11 2022-09-23 엘지디스플레이 주식회사 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
WO2019186339A1 (ja) 2018-03-30 2019-10-03 株式会社半導体エネルギー研究所 表示装置
KR102758968B1 (ko) * 2018-09-21 2025-01-24 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102757074B1 (ko) * 2018-11-07 2025-01-17 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법
JP2020167188A (ja) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
JP7317282B2 (ja) * 2019-07-19 2023-07-31 日新電機株式会社 薄膜トランジスタの製造方法
CN113838801B (zh) * 2020-06-24 2024-10-22 京东方科技集团股份有限公司 半导体基板的制造方法和半导体基板
JP2024024981A (ja) * 2022-08-10 2024-02-26 株式会社ジャパンディスプレイ 表示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186994A (ja) * 2009-01-16 2010-08-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010192881A (ja) * 2009-01-23 2010-09-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011135066A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 積層酸化物材料、半導体装置、および半導体装置の作製方法
JP2012054547A (ja) * 2010-08-06 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012064930A (ja) * 2010-08-16 2012-03-29 Semiconductor Energy Lab Co Ltd 半導体メモリ装置の駆動方法
JP2012067387A (ja) * 2010-08-25 2012-04-05 Semiconductor Energy Lab Co Ltd 電子装置とその作製方法およびスパッタリングターゲット
JP2013038399A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2383352T3 (es) 2001-07-17 2012-06-20 Idemitsu Kosan Co., Ltd. Diana de pulverización catódica para la deposición de una película conductora transparente
JP4933756B2 (ja) 2005-09-01 2012-05-16 出光興産株式会社 スパッタリングターゲット
CN102337505A (zh) 2005-09-01 2012-02-01 出光兴产株式会社 溅射靶、透明导电膜、透明电极和电极基板及其制造方法
WO2007034733A1 (ja) 2005-09-20 2007-03-29 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及び透明電極
WO2007037191A1 (ja) 2005-09-27 2007-04-05 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及びタッチパネル用透明電極
JP5358891B2 (ja) 2006-08-11 2013-12-04 日立金属株式会社 酸化亜鉛焼結体の製造方法
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5250322B2 (ja) * 2008-07-10 2013-07-31 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
KR101408445B1 (ko) 2009-07-27 2014-06-17 가부시키가이샤 고베 세이코쇼 배선 구조 및 그 제조 방법 및 배선 구조를 구비한 표시 장치
US8558382B2 (en) 2009-07-27 2013-10-15 Kobe Steel, Ltd. Interconnection structure and display device including interconnection structure
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2011151955A1 (ja) * 2010-05-31 2011-12-08 シャープ株式会社 半導体素子、薄膜トランジスタ基板及び表示装置
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012094853A (ja) 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造
JP2012119664A (ja) 2010-11-12 2012-06-21 Kobe Steel Ltd 配線構造
JP5651095B2 (ja) 2010-11-16 2015-01-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012164963A (ja) 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2013070010A (ja) 2010-11-26 2013-04-18 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
KR20130097809A (ko) 2010-12-28 2013-09-03 가부시키가이샤 고베 세이코쇼 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃, 및 박막 트랜지스터
JP5750065B2 (ja) 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP5750063B2 (ja) 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012180247A (ja) 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2012180248A (ja) 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2013153118A (ja) 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP5995504B2 (ja) * 2012-04-26 2016-09-21 富士フイルム株式会社 電界効果型トランジスタ及びその製造方法、表示装置、イメージセンサ並びにｘ線センサ
JP6002088B2 (ja) * 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186994A (ja) * 2009-01-16 2010-08-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010192881A (ja) * 2009-01-23 2010-09-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011135066A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 積層酸化物材料、半導体装置、および半導体装置の作製方法
JP2012054547A (ja) * 2010-08-06 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012064930A (ja) * 2010-08-16 2012-03-29 Semiconductor Energy Lab Co Ltd 半導体メモリ装置の駆動方法
JP2012067387A (ja) * 2010-08-25 2012-04-05 Semiconductor Energy Lab Co Ltd 電子装置とその作製方法およびスパッタリングターゲット
JP2013038399A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374687A (zh) * 2014-08-06 2016-03-02 中华映管股份有限公司 薄膜晶体管的制造方法

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