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TW201409718A - 薄膜電晶體及顯示裝置 - Google Patents

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TW201409718A
TW201409718A TW102116533A TW102116533A TW201409718A TW 201409718 A TW201409718 A TW 201409718A TW 102116533 A TW102116533 A TW 102116533A TW 102116533 A TW102116533 A TW 102116533A TW 201409718 A TW201409718 A TW 201409718A
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oxide semiconductor
semiconductor layer
thin film
film transistor
film
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Shinya Morita
Aya Miki
Hiroaki Tao
Toshihiro Kugimiya
Original Assignee
Kobe Steel Ltd
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Abstract

提供一種薄膜電晶體，該具備氧化物半導體層之薄膜電晶體的開關特性及應力耐性良好，特別是在應力施加前後的臨界值電壓變化量小而穩定性優良。本發明之薄膜電晶體，係在基板上至少具有閘極電極；閘極絕緣膜；氧化物半導體層；源-汲極電極；以及保護前述閘極絕緣膜、前述氧化物半導體層、及前述源-汲極電極之保護膜；該薄膜電晶體，其特徵為：氧化物半導體層係為層積體，其具有由In、Zn、Sn、及O所構成之第2氧化物半導體層；及由In、Ga、Zn、及O所構成之第1氧化物半導體層；第2氧化物半導體層，是形成於閘極絕緣膜的上方，且第1氧化物半導體層，是形成於第2氧化物半導體層與保護膜之間。

Description

薄膜電晶體及顯示裝置
本發明係有關液晶顯示器或有機電激發光顯示器等顯示裝置所使用之薄膜電晶體(TFT)，及具備該TFT之顯示裝置。
非晶質(amorphous)氧化物半導體，相較於廣汎使用的非晶矽(amorphous silicon；a-Si)係具有較高的載子遷移率(亦稱為場效遷移率。以下或稱「遷移率」)，光學能隙(Optical Band Gap)較大，且能以低溫成膜。故十分期待運用於大型、高解析度、需要高速驅動的次世代顯示器，或耐熱性低的樹脂基板等。
作為上述氧化物半導體，例如有含銦(In)、鎵(Ga)、鋅(Zn)、及氧之非晶質氧化物半導體(In-Ga-Zn-O，以下或稱「IGZO」)。舉例來說，非專利文獻1及2中揭示一種將In：Ga：Zn=1.1：1.1：0.9(原子%比)的氧化物半導體薄膜用於薄膜電晶體(TFT)的半導體層(活性層)之物。此外，專利文獻1中揭示一種由In、Ga、Zn、及O所構成之非晶質氧化物 半導體(IGZO)。
另一方面，專利文獻2中使用一種由銦、鋅、錫、及氧所構成之非晶質氧化物半導體(In-Zn-Sn-O，以下或稱「IZTO」)。
近年來為了因應顯示裝置的大畫面化、高精細化或高速驅動化，正尋求具有優良特性之材料。具體而言，當使用氧化物半導體來作為薄膜電晶體的半導體層時，不僅要求其載子遷移率高，還要求其TFT的開關(switching)特性(電晶體特性、TFT特性)優良。也就是說，係要求(1)導通電流(對閘極電極與汲極電極施加正電壓時之最大汲極電流)高、(2)截止電流(分別對閘極電極施加負電壓、對汲極電極施加正電壓時之汲極電流)低、(3)S值(Subthreshold Swing；次臨界擺幅，亦即使汲極電流上升1位數所需之閘極電壓)值低、(4)臨界值(對汲極電極施加正電壓、對閘極電極施加正負任一電壓時，開始流通汲極電流之電壓，亦稱為臨界值電壓)不隨時間變化而呈穩定(意指在基板面內均一)、且(5)遷移率高，等等。
又，使用上述氧化物半導體層的薄膜電晶體，被要求對於電壓施加或光照射等應力有優良的耐性(應力耐性)。舉例來說，當對閘極電極持續施加電壓時，或持續照射藍色譜帶而光開始吸收時，在薄膜電晶體的保護膜與半導體層交界面，電荷會被捕陷(trap)，臨界值電壓會漂移(shift)而造成開關特性變化，受到詬 病。此外，液晶面板驅動時，或對閘極施加負偏壓使像素點燈時等等，從液晶胞洩漏的光會照射至薄膜電晶體，而此光會對薄膜電晶體賦予應力，導致特性劣化。實際使用薄膜電晶體時，若因為電壓施加造成的應力而開關特性變化，那麼會招致液晶顯示器或有機電激發光顯示器等顯示裝置本身的可靠性降低。是故，期盼能提升應力耐性(應力施加前後的變化量少)。尤其是顯示器愈加大型化、高速驅動化，便愈有講求遷移率高、應力耐性提升之傾向。
上述電壓施加或光照射等應力所造成之TFT特性劣化，已知其成因是在應力施加中，會在氧化物半導體本身形成缺陷，或是在氧化物半導體層表面與保護該氧化物半導體層等的保護膜之交界面形成缺陷等等。或者是，在蝕刻源-汲極電極時，為了防止氧化物半導體層受到損傷使得TFT特性降低，有時會在氧化物半導體層上形成蝕刻阻擋層，但已知在此情形下，在氧化物半導體層表面與蝕刻阻擋層之交界面仍會形成缺陷，使得TFT特性降低。作為上述保護膜及蝕刻阻擋層，一般而言常使用SiO2、Al2O3、HfO2這類氧化物系膜。然而，一旦在氧化物半導體層的表面(與保護膜或蝕刻阻擋層之交界面)吸附水分子或氧分子，那麼氧化物半導體層中的載子會產生增減，故會發生臨界值電壓漂移，招致可靠性降低。
像這樣，為了能夠因應近年來的顯示器大型化、高速驅動化，係更加要求TFT特性與應力耐性優良之材料。
先前技術文獻 專利文獻
專利文獻1：日本專利第4568828號公報
專利文獻2：日本特開2008-243928號公報
非專利文獻
非專利文獻1：固體物理，VOL44，P621 (2009)
非專利文獻2：Nature，VOL432，P488 (2004)
本發明係有鑑於上述情事而研發。本發明之目的在於，提供一種具備氧化物半導體層，薄膜電晶體的開關特性及應力耐性良好，特別是應力施加前後的臨界值電壓變化量小而穩定性優良且具有高遷移率之薄膜電晶體，及具備該薄膜電晶體之顯示裝置。
更佳是，本發明之目的在於提供一種薄膜電晶體，其具備濕蝕刻性亦良好的氧化物半導體層。詳言之，係提供一種薄膜電晶體，其抑制薄膜電晶體的製造過程(氧化物半導體層之濕蝕刻)中產生的殘渣等，並抑制由該殘渣等所引起的上述各種特性劣化。
成功解決上述問題的本發明之薄膜電晶體，係在基板上至少具有閘極電極；閘極絕緣膜；氧化物半導體層；源-汲極電極；以及保護前述閘極絕緣膜、前述氧化物半導體層、及前述源-汲極電極之保護膜；該薄膜電晶體，其要旨為，前述氧化物半導體層係為層積體，其具有由In、Zn、Sn、及O所構成之第2氧化物半導體層；及由In、Ga、Zn、及O所構成之第1氧化物半導體層；前述第2氧化物半導體層，是形成於前述閘極絕緣膜的上方，且前述第1氧化物半導體層，是形成於前述第2氧化物半導體層與前述保護膜之間。
成功解決上述問題的本發明之另一薄膜電晶體，係在基板上至少具有閘極電極；閘極絕緣膜；氧化物半導體層；保護前述氧化物半導體層的表面之蝕刻阻擋層；以及源-汲極；該薄膜電晶體，其要旨為，前述氧化物半導體層係為層積體，其具有由In、Zn、Sn、及O所構成之第2氧化物半導體層；及由In、Ga、Zn、及O所構成之第1氧化物半導體層；前述第2氧化物半導體層，是形成於前述閘極絕緣膜的上方，且前述第1氧化物半導體層，是形成於前述第2氧化物半導體層與前述保護膜之間。
此外，將第2氧化物半導體層中所含的金屬元素之含有量(原子%)分別表示為[In]、[Zn]、[Sn]時，較佳是第2氧化物半導體層的薄膜組成滿足以下式子。
(i)[In]/([In]+[Sn])≦0.50時，滿足下式(1)； (ii)[In]/([In]+[Sn])>0.50時，滿足下式(2)。
[In]/([In]+[Zn]+[Sn])≦1.4×([Zn]/([Zn]+[Sn]))-0.5．．．(1)
[In]/([In]+[Zn]+[Sn])≦0.3．．．(2)
又，第2氧化物半導體層的薄膜組成，較佳是滿足下式(3)。
[Zn]/([In]+[Zn]+[Sn])≦0.830．．．(3)
本發明中，在第2氧化物半導體層與前述閘極絕緣膜之間，形成有含Ga之第3氧化物半導體層，亦為較佳之實施態樣。第3氧化物半導體層，由In、Ga、Zn、及O所構成亦佳。
又，第2氧化物半導體層的厚度為3nm以上較佳。此外，氧化物半導體層的薄膜密度為6.0g/cm3以上較佳。
本發明中，還包含具備上述任一項的薄膜電晶體之顯示裝置。
本發明之薄膜電晶體，其開關特性及應力耐性優良，特別是應力施加前後的臨界值電壓變化小，且具有高遷移率。因此，按照本發明，能夠提供TFT特性及應力耐性優良之薄膜電晶體。又，按照本發明更佳之構成，能夠提供一種薄膜電晶體，其具備濕蝕刻性亦良好的氧化物半導體層。其結果，具備上述薄膜電晶體的顯示裝 置，其電性穩定性(對於光照射之可靠性)會大幅提升。
1‧‧‧基板
2‧‧‧閘極電極
3‧‧‧閘極絕緣膜
4‧‧‧第2氧化物半導體層
4A‧‧‧第1氧化物半導體層
4B‧‧‧第3氧化物半導體層
4C‧‧‧氧化物半導體層
5‧‧‧源-汲極電極
6‧‧‧保護膜(絕緣膜)
7‧‧‧接觸孔
8‧‧‧透明導電膜
9‧‧‧蝕刻阻擋層
[圖1]圖1為用來說明具備習知氧化物半導體層(單層)之薄膜電晶體的概略截面圖。
[圖2]圖2為用來說明具備第2氧化物半導體層(IZTO，從基板側觀察為下側)與第1氧化物半導體層的層積體(IGZO，從基板側觀察為上側)之薄膜電晶體的概略截面圖(有蝕刻阻擋層)，以作為本發明所使用之氧化物半導體層。
[圖3]圖3為用來說明具備第2氧化物半導體層(IZTO，中央)、第1氧化物半導體層的層積體(IGZO，從基板側觀察為上側)、第3氧化物半導體層(含Ga氧化物，從基板側觀察為下側)之薄膜電晶體的概略截面圖(無蝕刻阻擋層)，以作為本發明所使用之另一氧化物半導體層。
[圖4]圖4為用來說明具備第2氧化物半導體層(IZTO，中央)、第1氧化物半導體層的層積體(IGZO，從基板側觀察為上側)、第3氧化物半導體層(含Ga氧化物，從基板側觀察為下側)之薄膜電晶體的概略截面圖(有蝕刻阻擋層)，以作為本發明所使用之另一氧化物半導體層。
[圖5a]圖5a為將IZTO單層膜用於氧化物半導體層 而製作出之TFT的Id-Vg特性示意圖，以作為習知例(No.1)。
[圖5b]圖5b為將本發明之IGZO與IZTO的層積膜(二層構造)用於氧化物半導體層而製作出之TFT的Id-Vg特性示意圖。
[圖6a]圖6a為使用IZTO(單層)作為氧化物半導體層之習知例(No.1)當中，應力施加時間與臨界值電壓(Vth)之變化示意圖。
[圖6b]圖6b為使用第2氧化物半導體層(IZTO：從基板側觀察為下側)與第1氧化物半導體層(IGZO：從基板側觀察為上側)的層積構造(二層構造)來作為氧化物半導體層之本發明例(No.2)當中，應力施加時間與臨界值電壓(Vth)之變化示意圖。
[圖7]圖7為描繪習知例(No.1)與本發明例(No.2、3)的臨界值電壓與應力施加時間之關係圖。
本發明團隊對於在基板上至少具有閘極電極、閘極絕緣膜、氧化物半導體層、源-汲極電極、保護前述閘極絕緣膜及前述氧化物半導體層及前述源-汲極電極之保護膜的TFT，或是在基板上至少具有閘極電極、閘極絕緣膜、氧化物半導體層、保護氧化物半導體層的表面之蝕刻阻擋層、及源-汲極電極的TFT，為了提升其TFT特性及應力耐性，進行了種種檢討。其結果發現，在閘極 絕緣膜、與保護膜或蝕刻阻擋層(以下或將保護膜或蝕刻阻擋層總稱為「保護膜群」)之間，從閘極絕緣膜側依序設置由IZTO(第2氧化物半導體層)與IGZO(第1氧化物半導體層)的層積構造所構成之氧化物半導體層，係十分有效；較佳是將IZTO(第2氧化物半導體層)的組成控制成上式(1)或上式(2)，便可達成所期之目的，進而完成本發明。
也就是說，構成第2氧化物半導體層(IZTO)之In、Zn、Sn，與氧的鍵結較弱。另一方面，保護膜或蝕刻阻擋層是以SiO2等絕緣體(氧化物系膜)所構成。因此，若如習知般將氧化物半導體層做成單層構造，而使第2氧化物半導體層(IZTO)直接與保護膜或蝕刻阻擋層(保護膜群)接觸之構造下，氧化物半導體層與保護膜群之交界面會因為異種材料的接觸，容易在第2氧化物半導體層(IZTO)的交界面因氧缺陷而形成捕陷能階(trapping level)。這樣的捕陷能階會導致薄膜電晶體的遷移率降低，或使應力耐性等穩定性降低。
鑑此，本發明中在第2氧化物半導體層(IZTO)與保護膜群之交界面，介入了第1氧化物半導體層(IGZO)，其由會形成穩定氧化物的元素之In、Ga、Zn，及O所構成，藉此，使保護膜群與第2氧化物半導體層(IZTO)之交界面的缺陷密度減低。
是故，本發明中在流通較多電流的閘極絕緣膜側，形成遷移率高的第2氧化物半導體層(IZTO)， 並在其表面(保護膜側或蝕刻阻擋層側)形成第1氧化物半導體層(IGZO)，藉此成功兼顧了高遷移率與高可靠性(亦即良好的TFT特性與應力耐性)。
又，在本發明的較佳態樣中，是將第2氧化物半導體層(IZTO)的組成控制在式(1)或式(2)之範圍內，故不會使濺鍍速率(sputter rate)降低，能夠確保高TFT特性。
又，在本發明的較佳態樣中，是將第2氧化物半導體層(IZTO)的組成控制在式(3)之範圍內，故濕蝕刻性會提升。
本說明書中，將[In]/([In]+[Zn]+[Sn])所表示之比值稱為「全金屬元素中的In比」，另一方面，將[In]/([In]+[Sn])所表示之比值稱為「In比」，有時會將兩者區別。依據上述定義，將[Zn]/([In]+[Zn]+[Sn])所表示之比值或稱為「全金屬元素中的Zn比」。
此外，如上所述，本說明書中，或將保護膜及蝕刻阻擋層總稱為保護膜群。
首先，在為本發明之薄膜電晶體賦予特徴的氧化物半導體層(IZTO與IGZO之層積構造)當中，針對第2氧化物半導體層(構成元素：In、Zn、Sn、及O)做說明。
在氧化物半導體當中，In、Zn、Sn、及O所構成之非晶質氧化物半導體，相較於廣汎使用的非晶矽(a-Si)，具有高載子遷移率，光能隙大，能以低溫成膜 之優點。
針對上述金屬(In、Zn、Sn)，各金屬間的比率並無特別限定，只要是含有金屬的氧化物具有非晶質相，且在顯現半導體特性的範圍內即可。但，為了不使濺鍍速率降低，並確保良好的TFT特性，若將第2氧化物半導體層(IZTO)中所含的金屬元素含有量(原子%)分別寫成[In]、[Zn]、[Sn]時，較佳是，當第2氧化物半導體層的薄膜組成為(i)[In]/([In]+[Sn])≦0.50時會滿足下式(1)，而當(ii)[In]/([In]+[Sn])>0.50時會滿足下式(2)。
[In]/([In]+[Zn]+[Sn])≦1.4×{[Zn]/([Zn]+[Sn])}-0.5．．．(1)
[In]/([In]+[Zn]+[Sn])≦0.3．．．(2)
也就是說，以[In]/([[In]+[Sn])所表示之In比=0.50作為分界，當(i)In比≦0.50時，全金屬元素中所佔的In比(全金屬元素中的In比)必須滿足上式(1)，而當(ii)In比>0.50時，全金屬元素中的In比必須滿足上式(2)。其理由如下所述。
IZTO中，當In較多，則TFT會有導體化(變得無法開關)之問題。鑑此，為使TFT開關，必然地需要提高氧分壓，但若提高氧分壓，會有濺鍍速率降低之問題。考量這些問題，為了維持高濺鍍速率(維持低氧分壓)，使TFT開關，必須適當地控制全金屬元素中的In比(具體而言為[In]/([In]+[Zn]+[Sn])所表示之In 比。
另一方面，考量作為TFT來使用時的前提條件，即開關特性，則在In或Sn較多的區域，載子會增加而變得容易導體化(不開關)，但在In較多的區域，In會發揮很強的作用。故，為使其維持高濺鍍速率且具備良好的TFT特性，有效的方式是，因應相對於In與Sn合計之In比([In]/([In]+[Sn])所表示之In比，來適當地控制全金屬元素中的In比。
基於這樣的觀點進一步檢討之結果，得到的見解是，只要以In比=0.50作為分界，如上述式(1)或式(2)般來控制即可，進而完成本發明。
上述式(2)的上限，是將作為半導體應具備的適當載子密度範圍(1×1015~18/cm3)一併納入考量後所設定。更佳是在0.25以下。
另，上述式(1)、(2)的左邊，亦即全金屬元素中的In比([In]/([In]+[Zn]+[Sn])的下限，雖然並無特別受到上述特性之關係所限定，但若考量確保高遷移率等，則無論在何種情形下，以0.05以上為佳，更佳是0.1以上。
又，本發明中，較佳是針對全金屬元素中的Sn比([Sn]/([In]+[Zn]+[Sn])亦適當地控制，如此，特別是遷移率會更加提升。這是因為Sn與In亦同樣肩負載子傳導路徑之角色。全金屬元素中的較佳Sn比為0.05以上，更佳為0.08以上。另，其上限較佳是與構成 IZTO的其他金屬元素取得平衡而適當地控制。舉例來說，構成後述實施例No.15之IZTO([In]=8原子%、[Zn]=85原子%、[Sn]=7原子%)當中，若不使[Zn]變化，而使[In]=11原子%、[Sn]=4原子%，使全金屬元素中的Sn比=0.04的情形下，可發現遷移率會降低至10.1cm2/Vs(表中未揭示)。
又，上述式(3)雖與本發明本質上的解決課題(TFT特性及應力耐性之提升)無關，但為本發明較佳之解決課題，即防止濕蝕刻時的殘渣發生之關連式子。於濕蝕刻時，較佳是不發生殘渣，但依照本發明團隊之實驗發現，殘渣的發生主要和Zn有關，會因為氧化物膜中的Zn量增加，而在濕蝕刻時發生殘渣。鑑此，為了於濕蝕刻時不使其發生殘渣，較佳是以全金屬元素中的Zn比(具體而言為[Zn]/([In]+[Zn]+[Sn])之關係來設定上式(3)。為了確保良好的濕蝕刻性，全金屬元素中的Zn比愈小愈好，較佳是在0.830以下。更佳是在0.6以下。
另，全金屬元素中的Zn比的下限，從濕蝕刻性的觀點看來雖無特別限定，但若考慮蝕刻率愈低則圖樣形成愈花時間等情況，例如是以0.40以上較佳，0.45以上更佳。
接著，在為本發明之薄膜電晶體賦予特徴的氧化物半導體層(IZTO與IGZO之層積構造)當中，針對第1氧化物半導體層(構成元素：In、Ga、Sn、及O)做說明。
如上述般，本發明中是在第2氧化物半導體層(IZTO)與保護膜群之間，使第1氧化物半導體層(IGZO)介入，藉此尤其會提升施加光及負偏壓應力之應力試驗中的應力耐性，即使施加時間增長，仍能減低臨界值電壓往負側漂移的量。推測，藉由使第1氧化物半導體層(IGZO)介於第2氧化物半導體層(IZTO)與保護膜群之交界面，會帶來減低在上述交界面的缺陷、使交界面構造穩定之效果。
也就是說，構成第1氧化物半導體層(IGZO)的In、Ga、Zn、及O當中，特別是以Ga的氧化物生成自由能(free energy)會比構成第2氧化物半導體層(IZTO)的In、Zn、Sn還低，且是與氧強力鍵結，形成穩定氧化物之元素。推測Ga相較於其他元素，在氧化物半導體中會帶來抑制氧缺乏發生之效果，氧缺乏是導致剩餘電子的成因。像這樣，藉由Ga的添加而在交界面強固地形成穩定氧化物，故會減少氧缺乏，抑制第2氧化物半導體層(IZTO)的交界面之缺陷，藉此，可認為會提升對於電壓或光等壓力之耐性。另，IGZO在遷移率方面雖比不含Ga的IZTO來得差，但在本發明中，由於並非IGZO的單層構造，而是做成IGZO與IZTO之層積構造，故氧化物半導體層全體的遷移率幾乎不會減低。
此外，像本發明這樣，藉由在保護膜群的下方設置IGZO，會如同在閘極絕緣膜的上方設置IZTO的情形般，具有光能隙大，能以低溫成膜之優點。是故，使 第1氧化物半導體層(IGZO)介於保護膜群與第2氧化物半導體層(IZTO)之間，藉此，針對IZTO半導體層單獨的情形下會在與保護膜群之交界面形成捕陷能階所造成之問題，會發揮優良的抑制效果，能夠得到TFT特性及應力耐性更加優良的薄膜電晶體。
相對於構成第1氧化物半導體層(IGZO)的全金屬合計含有量，Ga的較佳含有量(全金屬元素中的較佳Ga比)，可考量載子密度或半導體穩定性等後加以決定。若Ga含有量太少，可能無法充分獲得抑制氧缺乏發生之效果。第1氧化物半導體層(IGZO)中，全金屬元素中的Ga比(%)較佳為10原子%以上，更佳為15原子%以上，再佳為20原子%以上。另一方面，若Ga含有量太多，則載子密度會降低，故氧化物半導體層全體的開(ON)電流可能會減少。是故，全金屬元素中的Ga比，較佳為80原子%以下，更佳為70原子%以下，再佳為60原子%以下。
針對構成上述第1氧化物半導體層(IGZO)的母材成分之各金屬元素之間的比率(In：Ga：Zn)，只要是含有上述金屬的氧化物具有非晶質相，且在顯現半導體特性的範圍內，則並無特別限定，可以適當設定。
上述第1氧化物半導體層的較佳組成，例如是In：Ga：Zn=1：1：1~2：2：1。
為本發明之薄膜電晶體賦予特徴的氧化物半導體層，係為上述第2氧化物半導體層(IZTO)與第1 氧化物半導體層(IGZO)之層積構造。上述第2氧化物半導體層(IZTO)是形成於閘極絕緣膜上，第1氧化物半導體層(IGZO)是形成於前述第2氧化物半導體層(IZTO)與前述保護膜之間。如上述般，第2氧化物半導體層(IZTO)在與保護膜之交界面容易因氧缺乏而形成捕陷能階，這是造成穩定性降低的原因。本發明中，藉由將第1氧化物半導體層(IGZO)形成於第2氧化物半導體層(IZTO)與保護膜群之間，能夠消弭上述問題，並提升TFT特性及應力耐性雙方。此外，因IZTO與IGZO相比遷移率較高，故在電流流通較多的閘極絕緣膜側配置IZTO，藉此能夠實現高遷移率。
上述第2氧化物半導體層(IZTO)的厚度並無特別限定，但若第2氧化物半導體層(IZTO)太薄，則基板面內的特性(遷移率、S值、Vth等TFT特性)恐會產生不均，故較佳是做成3nm以上，更佳是5nm以上。另一方面，若第2氧化物半導體層(IZTO)的厚度太厚，則IZTO之成膜會花費時間且生產成本可能增加，故較佳是做成200nm以下，更佳是80nm以下。
此外，上述第1氧化物半導體層(IGZO)的厚度亦無特別限定，但若第1氧化物半導體層(IGZO)的厚度太薄，則形成上述第1氧化物半導體層的效果可能無法充分發揮，故較佳是做成3nm以上，更佳是5nm以上。另一方面，若第1氧化物半導體層(IGZO)太厚，則遷移率可能會降低，故較佳是做成100nm以下，更佳 是80nm以下。
由上述第2氧化物半導體層及第1氧化物半導體層所構成之氧化物半導體層的厚度(合計膜厚)，只要將各自之厚度控制在上述範圍內即可。但，其合計膜厚若變得太厚，則生產成本會增加、或會妨礙薄膜電晶體的薄型化，故較佳為300nm以下，更佳是200nm以下。
為本發明賦予特徴之氧化物半導體層，可以從閘極絕緣膜側依序由上述第2氧化物半導體層(IZTO)及第1氧化物半導體層(IGZO)之二層構造來構成，但亦可在閘極絕緣膜與上述第2氧化物半導體層(IZTO)之間，介入由含Ga氧化物所構成之第3氧化物半導體層而做成三層構造(也就是說，從閘極絕緣膜側依序有第3氧化物半導體層(含Ga氧化物)、第2氧化物半導體層(IZTO)、第1氧化物半導體層(IGZO)之三層層積構造)來構成。若閘極絕緣膜是由和上述保護膜群同樣的氧化物系絕緣膜(SiO2等)所形成之情形下，在閘極絕緣膜與第2氧化物半導體層(lZTO)之交界面，可能會和上述與保護膜群之交界面一樣，發生氧缺陷所引起之應力耐性降低，但藉由介入上述第3氧化物半導體層(含Ga氧化物)，便能消弭此一問題。
是故，上述第3氧化物半導體層只要至少含有Ga即可。舉例來說，作為其代表例，可例舉與第1氧化物半導體層(IGZO)同樣之In-Ga-Zn-O。此外，還可例舉Ga2O3、Ga-Zn-O、In-Ga-O等。構成第3氧化物半導 體層的含Ga氧化物，若是以In-Ga-Zn-O所構成時，可與前述第1氧化物半導體層(IGZO)為同一組成(全金屬元素中的Ga比；In：Ga：Zn比)，亦可做成不同組成。構成上述第3氧化物半導體層的含Ga氧化物，若與第1氧化物半導體層(IGZO)具有同一組成時，其細節與前述第1氧化物半導體層相同。
上述第3氧化物半導體層(含Ga氧化物)的厚度亦無特別限定。但，若第3氧化物半導體層的厚度太薄，則形成第3氧化物半導體層的效果可能無法充分發揮，故較佳是做成3nm以上，更佳是5nm以上。另一方面，若第3氧化物半導體層(含Ga氧化物)的厚度太厚，則遷移率可能會降低，故較佳是做成50nm以下，更佳是40nm以下。
上述氧化物半導體層(第1與第2氧化物半導體層全體，或是第1~第3氧化物半導體層全體)的合計膜密度(平均)愈高愈好，較佳為6.0g/cm3以上。當上述合計膜密度變高，則膜中的缺陷會減少，膜質會提升，故TFT元件的遷移率會增大，電氣傳導性亦會變高，穩定性會提升。更佳的密度是6.1g/cm3以上，再佳為6.2g/cm3以上。
接下來，在為本發明賦予特徴之氧化物半導體層中，針對包含IZTO所成之第2氧化物半導體層與IGZO所成之第1氧化物半導體層的層積構造(二層構造(圖2)或三層構造(圖3、圖4))的較佳實施態樣， 利用圖面與習知例(圖1)一面對比一面說明。
圖1(習知例)及圖2(本發明例)為用來說明具備氧化物半導體層之薄膜電晶體的概略截面圖，兩者均為具有蝕刻阻擋層9的蝕刻阻擋型例子。在此係針對具有蝕刻阻擋層9之情形做說明，但本發明並不限定於此，例如針對後述圖3般，不具有蝕刻阻擋層9的背通道蝕刻型亦能適用。
首先，習知例中如圖1所示，氧化物半導體層4C是以單層所構成，氧化物半導體層4C(單層)係為與蝕刻阻擋層9直接接觸之構成。
另一方面，圖2為本發明之較佳實施態樣，氧化物半導體層是由第2氧化物半導體層(IZTO)4與第1氧化物半導體層(IGZO)4A之層積體(二層構造)所構成。第1氧化物半導體層(IGZO)4A形成於第2氧化物半導體層(IZTO)4與保護膜6之間，第1氧化物半導體層4A(IGZO)係構成為與蝕刻阻擋層9直接接觸。
此外，圖3及圖4為具有三層構造的氧化物半導體層之較佳實施態樣一例。也就是說，圖3及圖4中，在前述圖2所記載之二層構造(從閘極絕緣膜側依序有第2氧化物半導體層(IZTO)4及第1氧化物半導體層(IGZO)4A之二層構造)中，於閘極絕緣膜3與第2氧化物半導體層(IZTO)4之間，具有含Ga的第3氧化物半導體層4B。
其中，圖3為不具有蝕刻阻擋層9的背通道 蝕刻(BCE，back channel etch)型，第1氧化物半導體層(IGZO)4A是形成於第2氧化物半導體層4與保護膜6之間，而與保護膜6直接接觸。相對於此，圖4為具有蝕刻阻擋層9的蝕刻阻擋型，第1氧化物半導體層(IGZO)4A是形成於第2氧化物半導體層4與保護膜6之間，而與蝕刻阻擋層9直接接觸。如上述般，第3氧化物半導體層(含Ga氧化物)4B，無論在圖3、圖4中，均是形成於第2氧化物半導體層(IZTO)4與閘極絕緣膜3之間。若閘極絕緣膜3為氧化物系絕緣膜時，建議如圖3、圖4般以IZTO(第2氧化物半導體層4)為中心，配置含Ga氧化物(第3氧化物半導體層4B)及IGZO(第1氧化物半導體層4A)而做成三明治構造。
以上已說明本發明所使用之氧化物半導體層。
上述IZTO所成之第2氧化物半導體層及IGZO所成之第1氧化物半導體層(以及，含Ga氧化物所成之第3氧化物半導體層)，較佳是藉由濺鍍法，利用濺鍍靶材(以下或稱「靶材」)來成膜。依照濺鍍法，能夠容易地形成成分或膜厚的膜面內均一性優良之薄膜。但，並不限定於此，亦可藉由塗布法等化學性成膜法來形成氧化物。
作為濺鍍法所使用之靶材，較佳是使用含有前述元素，且與所需氧化物為同一組成之濺鍍靶材，藉此，組成偏差較小，能夠形成所需成分組成之薄膜。
具體而言，作為將第2氧化物半導體層(IZTO)成膜之靶材，可使用由In、Zn、及Sn所構成之氧化物靶材。
此外，作為將第1氧化物半導體層(IGZO)成膜之靶材，可使用由In、Ga、及Zn所構成之氧化物靶材。
此外，作為將第3氧化物半導體層成膜之靶材，可使用含有Ga之氧化物靶材。上述第3氧化物半導體層，若是如同前述第1氧化物半導體層(IGZO)般由In、Ga、Zn及O所構成時，較佳是能夠配合該組成而使用由In、Ga、及Zn所構成之氧化物靶材等。
此處，若將這些氧化物半導體層以濺鍍法成膜之情形下，較佳是保持在真空狀態下連續性成膜。這是由於若將這些氧化物半導體層曝露在大氣中成膜，那麼空氣中的水分或有機成分會附著在薄膜表面，造成污染(品質不良)。
上述各靶材，例如可以粉末燒結法來製造。
利用上述靶材來濺鍍時，較佳是將基板溫度大致控制在室溫~200℃左右，適當地控制氧添加量來進行。氧添加量可因應濺鍍裝置之構成或靶材組成等而適當地控制，但較佳是添加氧量使得半導體載子濃度大致成為1015~1016cm-3。此外，較佳是適當地控制濺鍍成膜時的氣體壓力，對濺鍍靶材的投入功率、T-S間距離(濺鍍靶材與基板之距離)等，來調整氧化物半導體層之密度。舉 例來說，為了抑制濺鍍原子彼此之散射(scattering)，成膜時的總氣體壓力愈低愈好，能夠形成緻密(高密度)的膜。較佳的氣體壓力大致為1~3mTorr的範圍內。此外，投入功率亦愈低愈好，但建議以DC或RF大致設定在2.0W/cm2以上。
此外，較佳是亦適當地控制成膜後的熱處理條件。這是由於氧化物半導體層(全體)的密度，亦會受到成膜後的熱處理條件所影響。成膜後的熱處理，較佳是例如在大氣環境下，大致以250~400℃進行10分鐘~3小時左右。這樣的熱處理，例如在TFT的製造過程的熱歷程中亦可控制。舉例來說，在上述範圍內進行前退火(pre-annealing)處理(將氧化膜半導體層濕蝕刻後的圖樣形成後之熱處理)，藉此能夠提高氧化物半導體層(全體)之密度。
本發明之薄膜電晶體(TFT)，其特徵在於具備上述二層或三層層積構造所構成之氧化物半導體層，除此以外的構成要件，包含閘極絕緣膜在內，並無特別限定。也就是說，構成本發明TFT之閘極電極、閘極絕緣膜、源極電極、汲極電極(或將源極電極及汲極電極統稱為源-汲極電極)、保護膜或蝕刻阻擋層，在TFT領域中，凡是一般所使用者均無特別限定。
另，保護膜如前述圖1~4中所示，係形成於源-汲極電極的上側，形成它的用意在於保護閘極絕緣膜、上述氧化物半導體層、源-汲極電極。
以下參照圖4，說明本發明TFT之製造方法的較佳實施形態。圖4及以下之製造方法，係揭示當氧化物半導體層為三層構造(從基板側依第3氧化物半導體層(含Ga氧化物)4B、第2氧化物半導體層(IZTO)4、第1氧化物半導體層4A(IGZO)的順序層積)的情形下之較佳實施形態一例，但本發明並非意圖以此限定。舉例來說，圖4中雖揭示三層構造之氧化物半導體層，但並非限定於此，亦可為圖2所示之二層構造。此外，例如圖2~4中雖揭示下閘極式(bottom-gate)構造之TFT，但並非限定於此，亦可為從基板側(上側)依序具有閘極電極、閘極絕緣膜、氧化物半導體層、源-汲極電極、以及保護源-汲極電極等之保護膜(下側)的上閘極式(top-gate)TFT。上閘極式TFT中，同樣只要在第2氧化物半導體層(IZTO)與保護膜之間介入第1氧化物半導體層(IGZO)即可，亦可在第2氧化物半導體層(IZTO)與閘極絕緣膜之間介入第3氧化物半導體層(含Ga氧化物)。
如圖4所示，基板1上形成有閘極電極2及閘極絕緣膜3，其上形成有含Ga氧化物所成之第3氧化物半導體層4B、第2氧化物半導體層(IZTO)4、以及第1氧化物半導體層(IGZO)4A。第1氧化物半導體層(IGZO)4A上形成有源-汲極電極5，其上形成有蝕刻阻擋層9、保護膜(絕緣膜)6，透明導電膜8是透過接觸孔7而與汲極電極5電性連接。
在基板1上形成閘極電極2及閘極絕緣膜3的方法並無特別限定，可採用一般使用之方法。此外，閘極電極2及閘極絕緣膜3的種類亦無特別限定，可使用汎用之物。舉例來說，作為閘極電極2，較佳可使用Mo、Al、Cu之金屬、或它們的合金。此外，作為閘極絕緣膜3，代表性的例子有氧化矽膜(SiN)、氧化矽膜(SiO2)、氮氧化矽膜(SiON)等。除此之外，也能使用Al2O3或Y2O3等氧化物、或是將它們層積而成之物。
接著，形成氧化物半導體層(依第3氧化物半導體層(含Ga氧化物)4B、第2氧化物半導體層(IZTO)4、第1氧化物半導體層4A(IGZO)的順序)。
其中，第1氧化物半導體層4A(IGZO)、及第3氧化物半導體層(含Ga氧化物)4B，較佳是可以利用構成第1氧化物半導體層4A的含Ga濺鍍靶材(適宜者為In-Ga-Zn-O)，藉由DC濺鍍法或RF濺鍍法來成膜。
同樣地，第2氧化物半導體層4(IZTO)亦可利用含In、Zn、及Sn氧化物的濺鍍靶材，藉由DC濺鍍法或RF濺鍍法來成膜。第3氧化物半導體層4B、第2氧化物半導體層4、第1氧化物半導體層4A，較佳是依序在真空下連貫地連續成膜。此時，若將第2氧化物半導體(IZTO)之組成，控制成滿足上述式(1)或(2)，則濺鍍率及TFT特性會提升，故較佳。又，若控制成滿足 上述式(3)，則濕蝕刻性亦會提升，故較佳。
將上述構成之氧化物半導體層加以濕蝕刻後，進行圖樣形成。在圖樣形成後，為了氧化物半導體層的膜質改善，較佳是立即進行熱處理(前退火)。如此一來，電晶體特性的開電流及場效遷移率會上昇，電晶體性能會提升。較佳的前退火條件，例如可例舉溫度：約250~400℃、時間：約10分鐘~1小時等。
前退火之後，亦可形成蝕刻阻擋層9。蝕刻阻擋層9的種類並無特別限定，可使用汎用之物，例如與保護膜同樣，以SiO2等絕緣膜來形成。對源-汲極電極5施以蝕刻時，氧化物半導體層可能會受到損傷而導致電晶體特性降低，在這種情形下，較佳是形成蝕刻阻擋層9。
不過，依製造方法不同，蝕刻時有時就算不設置蝕刻阻擋層9也不會對氧化物半導體層造成損傷，故只要視需要形成蝕刻阻擋層9即可。舉例來說，以掀離法(life-off)加工源-汲極電極的情形下，不會對氧化物半導體層造成損傷，故不需要蝕刻阻擋層9(參照圖3之背通道蝕刻型)。
源-汲極電極5的種類並無特別限定，可使用汎用之物。舉例來說，亦可與閘極電極同樣，使用Mo、Al、Cu等金屬，或它們的合金。電極之形成廣泛使用濺鍍法。
其後，在源-汲極電極5上以CVD(Chemical Vapor Deposition)法將保護膜6成膜。CVD法製作之保 護膜6，例如可使用SiO2或SiON、SiN等。此外，亦可使用濺鍍法形成保護膜6。
氧化物半導體層的表面，容易因CVD的電漿損傷而導通化(推測應是在第1氧化物半導體(IGZO)表面生成的氧缺乏會成為電子施體(donor)的緣故)，故亦可在保護膜6成膜前進行N2O電漿照射。N2O電漿的照射條件，例如可採用下述文獻所記載之條件。
J. Park等人，Appl. Phys. Lett., 1993, 053505 (2008)
接下來，依照一般方法，透過接觸孔7將透明導電膜8與汲極電極5電性連接。透明導電膜8及汲極電極5的種類並無特別限定，可使用一般使用之物。作為汲極電極5，例如可使用前述源-汲極電極所例示之物。
本申請案基於2012年5月9日申請之日本發明專利申請案第2012-107813號而主張優先權利益。2012年5月9日申請之日本發明專利申請案第2012-107813號的說明書所有內容，被援用作為本案之參考。
實施例
以下例舉實施例來進一步具體說明本發明，但本發明並非受下述實施例所限制，在符合前後文要旨之範圍內，可適當加以變更而實施，它們均包含於本發明之技術範圍。
依據前述方法，製作出具有構成相異的複數 個氧化物半導體層之TFT(圖1(氧化物半導體層=單層之習知例)、圖2(氧化物半導體層=二層構造，有蝕刻阻擋層)、圖4(氧化物半導體層=三層構造、有蝕刻阻擋層))，並評估保護膜或蝕刻阻擋層形成前後的TFT特性。
首先，在玻璃基板1(康寧公司製EAGLE2000、直徑100mm×厚度0.7mm)上，依序成膜Mo薄膜100nm作為閘極電極2、及SiO2(200nm)作為閘極絕緣膜3。閘極電極2係使用純Mo濺鍍靶材，藉由DC濺鍍法，於成膜溫度：室溫、成膜功率密度：3.8W/cm2、載子氣體：Ar、氣體壓力：2mTorr、Ar氣體流量：20sccm的條件下成膜。此外，閘極絕緣膜3係利用電漿CVD法，於載子氣體：SiH4與N2O之混合氣體、成膜功率：1.27W/cm3、成膜時之氣體壓力：133Pa、成膜溫度：320℃的條件下成膜。
接著，將表1及表2記載的各種組成及構造之氧化物半導體層，利用與氧化物半導體層組成具有相應之組成的氧化物濺鍍靶材，以下述條件之濺鍍法成膜。表1及表2中，No.相同之物，表示同一氧化物半導體層。表1中揭示第2氧化物半導體層(IZTO)的組成。表2中揭示第1氧化物半導體層(IGZO)的組成及膜厚，和第2氧化物半導體層(IZTO)的膜厚，且針對具有第3氧化物半導體層(此處為IGZO)者揭示其膜厚。
具體來說，表1中，No.1(習知例)為圖1 之構成例(氧化物半導體層=單層)，在閘極絕緣膜3上使非晶質IZTO的氧化物半導體層(原子%比In：Zn：Sn=20：57：23；單層)成膜，作為上述氧化物半導體層4C。也就是說，No.1中，本發明之第1氧化物半導體層(IGZO)4A並無成膜。
No.2~4、6~11、15~18為圖2之構成例(氧化物半導體層=二層構造)，是在閘極絕緣膜3上將第2氧化物半導體層4(IZTO：原子%比與No.1相同)成膜之後，再將第1氧化物半導體層4A(IGZO；組成參照表2)成膜。
No.5為圖1的另一構成例(氧化物半導體層=單層)，在閘極絕緣膜3上使第1氧化物半導體層(IGZO：原子%比In：Ga：Zn=1：1：1；單層)成膜，作為上述氧化物半導體層4C。
No.12~14為圖4之構成例(氧化物半導體層=三層構造)，是將第3氧化物半導體層4B(與第1氧化物半導體層相同組成)成膜之後，再將第2氧化物半導體層4(IZTO：原子%比與No.1相同)成膜，接著再將第1氧化物半導體層4A(IGZO：組成參照表2)成膜，形成三層構造的氧化物半導體層。
另，各氧化物半導體層，是利用與表1、表2中對應之組成的IZTO濺鍍靶材(第2氧化物半導體層)、IGZO濺鍍靶材(第1氧化物半導體層、第3氧化物半導體層)來成膜。本實施例中，滿足上述式(1)或 (2)的例子(參照表1及表2)，係得到了1.5Å/sec以上這樣的高濺鍍速率(表中未揭示)。另，濺鍍速率的值會因濺鍍裝置或成膜條件等而有很大不同，本發明並非意圖以此限定。
另，在將第2氧化物半導體層(IZTO)4與第1氧化物半導體層(IGZO)4A之二層構造、及進一步層積第3氧化物半導體層4B(含Ga氧化物)之三層構造成膜時，於各層成膜途中腔室不對大氣開放，而連續地進行成膜。如此得到的氧化物半導體層中的各金屬元素含有量，是以XPS(X射線光電子能譜法，X-ray Photoelectron Spectroscopy)法分析。
第2氧化物半導體層(IZTO)4、第1氧化物半導體層(IGZO)4A、第3氧化物半導體層4B(含Ga氧化物)之成膜，均利用DC濺鍍法成膜。濺鍍所使用之裝置為ULVAC公司製「CS-200」，濺鍍條件如下。
基板溫度：室溫
氣體壓力：1mTorr
氧分壓：O2/(Ar+O2)×100=4%
成膜功率密度：2.55W/cm2
如上述般將氧化物半導體層成膜後，藉由微影技術及濕蝕刻進行圖樣形成。作為濕蝕刻液，使用關東化學公司製「ITO-07N」。本實施例中，滿足上述式(3)的例子(參照表1)，可觀察到實際氧化物半導體層中並無濕蝕刻所造成的殘渣，而成功地適當蝕刻。也就是說， 滿足上述式(3)者，可觀察到在第1與第2氧化物半導體層之間(具有第3氧化物半導體層的情形下，為第1與第2與第3氧化物半導體層之間)並無蝕刻率差所造成的顯著高低差，作為一個TFT裝置，氧化物半導體層成功地正確蝕刻。相對於此，未滿足上述式(3)者，濕蝕刻性降低。為方便參考，在表3的最右欄設置「濕蝕刻性」欄位，如上述般顯現良好濕蝕刻性者標記「良」，濕蝕刻性降低者標記「不良」。
將氧化物半導體層圖樣形成後，為使膜質升，進行前退火處理。前退火是在大氣環境中以350℃進行1小時。
接著，利用電漿CVD法在通道層上將氧化矽膜(SiOx)成膜，作為蝕刻阻擋層9。具體來說，係以基板溫度：200℃、投入電力：RF100W、載子氣體：SiH4與N2O之混合氣體來成膜。另，蝕刻阻擋層9係與閘極絕緣膜利用相同裝置成膜。
接著，使用純Mo，藉由掀離法形成源-汲極電極5。具體來說，是利用光阻劑進行圖樣形成後，藉由DC濺鍍法將Mo薄膜成膜(膜厚為200nm)。源-汲極電極用Mo薄膜的成膜條件，為投入功率：DC300W、氣體壓力：2mTorr、基板溫度：室溫。電極之圖樣形成係使用微影技術，利用混酸蝕刻液(磷酸、硝酸及醋酸之混合液)，以濕蝕刻加工。TFT的通道長做成10μm、通道寬做成25μm。
如此形成源-汲極電極5後，於其上形成保護膜6。作為保護膜6，係使用SiO2(膜厚200nm)與SiN(膜厚150nm)之層積膜(合計膜厚350nm)。上述SiO2及SiN之形成，是使用samco公司製「PD-220NL」，利用電漿CVD法進行。本實施例中，以N2O氣體進行電漿處理後，依序形成SiO2膜、及SiN膜。SiO2膜之形成係使用N2O及SiH4的混合氣體，SiN膜之形成係使用SiH4、N2、NH3的混合氣體。兩種情形下均為成膜功率100W、成膜溫度150℃。
接著藉由微影及乾蝕刻，在保護膜6上形成電晶體特性評估用針測(probing)之接觸孔7。接著，利用DC濺鍍法，於載子氣體：氬及氧氣體之混合氣體、成膜功率：200W、氣體壓：5mTorr的條件下，將ITO膜(膜厚80nm)成膜作為透明導電膜8，分別製作出圖1(No.1、5)、圖2(No.2~4、6~11、15~18)、圖4(No.12~14)的TFT。
針對如此得到的各TFT，以下述方式評估其(1)電晶體特性(汲極電流-閘極電壓特性、Id-Vg特性)、(2)臨界值電壓、(3)場效遷移率、及(4)光照射與負偏壓應力施加後之應力耐性。
(1)電晶體特性(汲極電流-閘極電壓特性、Id-Vg特性)之測定
電晶體特性之測定，係使用Agilent Technology公司 製「HP4156C」之半導體參數分析儀。詳細的測定條件如下。
源極電壓：0V
汲極電壓：10V
閘極電壓：-30~30V(測定間隔：0.25V)
基板溫度：室溫
此外，一部分的實驗例之汲極電流-閘極電壓特性(Id-Vg特性)結果(圖表)，揭示於圖5(a)(No.1)、圖5(b)(No.2)。
(2)臨界值電壓(Vth)
所謂臨界值電壓，概要地說，是指電晶體從斷開(Off)狀態(汲極電流低的狀態)轉移至導通(On)狀態(汲極電流高的狀態)時之閘極電壓值。本實施例中，是將當汲極電流為開電流與關電流之間的1nA附近時之電壓定義為臨界值電壓，來測定各TFT的臨界值電壓。本實施例中，Vth為-5V以上者為合格。另，表中，「-」意指在測定條件的電壓範圍(-30V至30V之間)內未開關者(已導體化)。
(3)遷移率(場效遷移率μFE)
載子遷移率(場效遷移率μFE)是根據TFT特性於Vd>VgVT之飽和區域導出。飽和區域中Vg、VT分別為閘極電壓、臨界值電壓，Id為汲極電流，L、W分別為TFT 元件的通道長、通道寬，Ci為閘極絕緣膜的靜電容量、μFE為場效遷移率(下述式1)。μFE係根據以下式子導出。本實施例中，是根據滿足飽和區域的閘極電壓附近之汲極電流-閘極電壓特性(Id-Vg特性)來導出場效遷移率μFE。
本實施例中，場效遷移率為14cm2/Vs (No.1之值17.5cm2/Vs×0.8倍)以上者，評估其為合格。
(4)應力耐性(臨界值電壓的變化)之評估(施加光照射+負偏壓作為應力)
本實施例中，模擬實際面板驅動時的環境(應力)，對閘極電極施加負偏壓的同時照射光(白色光)，進行應力施加試驗。應力施加條件如下。作為光波長，係選擇接近氧化物半導體的能隙，且電晶體特性容易變動的400nm左右。
源極電壓：0V
汲極電壓：10V
閘極電壓：-20V
基板溫度：60℃
光應力
波長：400nm
照度(照射於TFT的光強度)：0.1μW/cm2
光源：OPTOSUPPLY公司製LED(以ND濾鏡調整光量)
應力施加時間：2小時
詳言之，係基於上述方法測定應力施加前後的臨界值電壓(Vth)，並測定其差(△Vth)。本發明中△Vth(絕對值)未滿-2.2V(No.1(△Vth=-2.8V)×0.8)者為合格。
該些結果揭示於表3。另，表3中設置「(2)~(4)綜合判定」欄位，對於(2)臨界值電壓、(3)遷移率、及(4)臨界值電壓變化全部合格者判定其「合格」，對於上述(2)~(4)至少一種不合格者判定其「不合格」。
首先，No.2~4、6~9、12~14，係為IZTO滿足本發明所規定的式(1)或式(2)關係之例子，在上述(2)~(4)全部顯現良好的結果。又，它們的IZTO亦滿足本發明所規定式(3)的關係，故顯現良好的濕蝕刻性。
另，No.15為參考例，其證明了，為了發揮本發明較佳之解決課題「濕蝕刻性之提升」，必須滿足本發明所規定之式(3)。也就是說，上述No.15滿足本發明所規定之式(2)關係(因此，上述(2)~(4)全部為 良好)，就這個層面而言雖屬於本發明例，但因未滿足本發明所規定之式(3)關係，故濕蝕刻性降低。
首先，在電晶體特性方面，No.2~4、6~9(本發明例：氧化物半導體層=二層構造)、No.12~15(本發明例：氧化物半導體層=三層構造)，係與圖1(習知例，IZTO單層)同樣顯現了良好的開關特性。
圖5(a)與圖5(b)揭示No.1(習知例)與No.2(本發明例)的TFT特性(Id-Vg特性)。如圖5(a)所示，No.1中，若使閘極電壓Vg從負側往正側增加，則在Vg=0V附近，汲極電流Id會急遽增加，此外臨界值電壓、S值、遷移率亦良好，顯現了良好的開關特性。另一方面，滿足本發明要件的No.2亦如圖5(b)所示，與上述No.1同樣，在Vg=0V附近，汲極電流Id急遽增加。此外臨界值電壓、S值、遷移率亦良好，顯現了良好的開關特性。
此外，No.3、4、6~9、No.12~15，亦與上述No.2同樣顯現了良好的開關特性(TFT特性的圖未揭示)。
又，上述No.2~4、6~9、12~15中的氧化物半導體層之膜密度約為6.1g/cm3左右，係為良好。
另一方面，在應力耐性方面，No.2~4、6~9、12~15相較於習知例(No.1)顯現了良好的應力耐性。
圖6(a)與圖6(b)分別揭示No.1與No.2 的臨界值電壓變化量與應力施加時間之關係。如圖6(a)所示，No.1，在應力開始施加的同時，臨界值電壓會往負側漂移，應力施加時間7200秒(2小時)經過後，臨界值電壓的變化量(△Vth)為-2.8V。另一方面，如圖6(b)所示，No.2的臨界值電壓變化量比No.1來得小，應力施加時間7200秒(2小時)經過後，臨界值電壓的變化量(△Vth)為-1.0V。
圖7揭示No.1~3的臨界值電壓變化量△Vth(V)與應力施加時間(秒)之關係。No.1中，隨著應力施加時間經過，臨界值電壓(Vth)會往負側漂移，2小時經過後，臨界值電壓的變化量(△Vth)為-2.8V。另一方面，No.2、No.3中，TFT的臨界值電壓變化量(△Vth)相較於No.1，臨界值電壓(Vth)往負側漂移之情形受到抑制，2小時經過後，臨界值電壓的變化量(△Vth)為-1.0V(No.2)、-0.8V(No.3)。
與No.2、3同樣的傾向，在No.4、6~9、12~15中亦可看出。也就是說，No.4、6~9(氧化物半導體層=二層構造)、12~15(氧化物半導體層=三層構造)，亦與上述No.2、3同樣，可看出具有高遷移率，且對於施加光與負偏壓應力所造成之TFT特性變動具有抑制效果，應力耐性優良。
特別是著眼於應力耐性時，如上述本發明例般，將含Ga且由IGZO所成的第1氧化物半導體層，介於IZTO所成的第2氧化物半導體層與保護膜或蝕刻阻擋 層之間，藉此，相較於沒有IGZO的No.1(習知例)，可看出對於施加光與負偏壓應力所造成之TFT特性變動，會提升抑制效果。推測這是由於藉由介入添加Ga的上述第1氧化物半導體層，會使得上述氧化物半導體層與保護膜或蝕刻阻擋層之交界面鍵結穩定，成為難以形成缺陷的狀態之緣故。
特別是如No.12~14般，藉由使含Ga氧化物所成的第3氧化物半導體層(本實施例中為IGZO)介於閘極絕緣膜與第2氧化物半導體層(IZTO)之間，會更加促進上述應力施加所造成之TFT特性變動的抑制效果。與不具有上述第3氧化物半導體層的例子(例如No.6~8)相比，可充分瞭解此一事實。詳言之，將第2氧化物半導體層(IZTO)組成相同的No.6(無第3氧化物半導體層)與No.12(有第3氧化物半導體層)、No.7(無第3氧化物半導體層)與No.13(有第3氧化物半導體層)、No.8(無第3氧化物半導體層)與No.14(有第3氧化物半導體層)各自對比，No.12~14中，對於施加光與負偏壓應力所造成之TFT特性變動，更加提升了抑制效果。
另一方面，No.1(習知例，氧化物半導體層=僅由IZTO所成的單層)的應力耐性較差的原因，可認為是由光照射所生成的電洞，會因施加偏壓而蓄積在蝕刻阻擋層與氧化物半導體層之交界面的缺陷中之緣故。
此外，No.5為氧化物半導體層係僅由IGZO 所成之單層習知例。No.5由於具有IGZO，故應力耐性良好，但因未設置本發明所規定之由IZTO所成的第2氧化物半導體層，故遷移率低。
此外，No.10與No.11為氧化物半導體層=IZTO(第2氧化物半導體層)+IGZO(第1氧化物半導體層)的二層構造例子，但卻是IZTO未滿足本發明所規定之式(1)關係的例子。詳言之，這兩者中，構成IZTO的Zn量皆少，載子密度會變高，故無法滿足上述式(1)關係，臨界值電壓會往負側變大(No.10的Vth=-16V、No.11的Vth=-22V)，TFT特性降低。因此，No.10與No.11中，未測定△Vth的變化(表3中「-」)。
此外，No.16~18是第2氧化物半導體層之IZTO中的金屬元素含有量均衡性差，而未滿足本發明所規定之式(1)或式(2)關係的例子，TFT特性降低(參照表1)。
詳言之，No.16中In量較多(表1的[In]=35原子%)，故載子密度變大，臨界值電壓往負側變大(表3的Vth=-17V)，且遷移率亦降低。因此，No.16中，未測定△Vth的變化(表3中「-」)。
此外，No.17、18中，與Sn量相比，Zn量較少而呈導體化，無法測定臨界值電壓等(表3中「-」)。
以上，只要使用具備滿足本發明要件的氧化物半導體層之TFT，相較於使用習知單層構造的氧化物半 導體層之TFT(No.1、5)，便能成功提高TFT特性及應力耐性雙方。
1‧‧‧基板
2‧‧‧閘極電極
3‧‧‧閘極絕緣膜
4‧‧‧第2氧化物半導體層
4A‧‧‧第1氧化物半導體層
5‧‧‧源-汲極電極
6‧‧‧保護膜(絕緣膜)
7‧‧‧接觸孔
8‧‧‧透明導電膜
9‧‧‧蝕刻阻擋層

Claims (10)

  1. 一種薄膜電晶體，係在基板上至少具有閘極電極；閘極絕緣膜；氧化物半導體層；源-汲極電極；以及保護前述閘極絕緣膜、前述氧化物半導體層、及前述源-汲極電極之保護膜；該薄膜電晶體，其特徵為：前述氧化物半導體層係為層積體，其具有由In、Zn、Sn、及O所構成之第2氧化物半導體層；及由In、Ga、Zn、及O所構成之第1氧化物半導體層；前述第2氧化物半導體層，是形成於前述閘極絕緣膜的上方，且前述第1氧化物半導體層，是形成於前述第2氧化物半導體層與前述保護膜之間。
  2. 一種薄膜電晶體，係在基板上至少具有閘極電極；閘極絕緣膜；氧化物半導體層；以及保護前述氧化物半導體層的表面之蝕刻阻擋層；該薄膜電晶體，其特徵為：前述氧化物半導體層係為層積體，其具有由In、Zn、Sn、及O所構成之第2氧化物半導體層；及由In、Ga、Zn、及O所構成之第1氧化物半導體層；前述第2氧化物半導體層，是形成於前述閘極絕緣膜 的上方，且前述第1氧化物半導體層，是形成於前述第2氧化物半導體層與前述蝕刻阻擋層之間。
  3. 如申請專利範圍第1項或第2項之薄膜電晶體，其中，將前述第2氧化物半導體層中所含的金屬元素之含有量(原子%)分別表示為[In]、[Zn]、[Sn]時，當前述第2氧化物半導體層的薄膜組成為(i)[In]/([In]+[Sn])≦0.50時，係滿足下式(1)；(ii)[In]/([In]+[Sn])>0.50時，係滿足下式(2)，[In]/([In]+[Zn]+[Sn])≦1.4×([Zn]/([Zn]+[Sn]))-0.5．．．(1) [In]/([In]+[Zn]+[Sn])≦0.3．．．(2)。
  4. 如申請專利範圍第1項或第2項之薄膜電晶體，其中，前述第2氧化物半導體層的薄膜組成，更滿足下式(3)，[Zn]/([In]+[Zn]+[Sn])≦0.830．．．(3)。
  5. 如申請專利範圍第1項之薄膜電晶體，其中，在前述第2氧化物半導體層與前述閘極絕緣膜之間，形成有含Ga之第3氧化物半導體層。
  6. 如申請專利範圍第2項之薄膜電晶體，其中，在前述第2氧化物半導體層與前述閘極絕緣膜之間，形成有含Ga之第3氧化物半導體層。
  7. 如申請專利範圍第5項或第6項之薄膜電晶體， 其中，前述第3氧化物半導體層，是由In、Ga、Zn、及O所構成。
  8. 如申請專利範圍第1項或第2項之薄膜電晶體，其中，前述第2氧化物半導體層的厚度為3nm以上。
  9. 如申請專利範圍第1項或第2項之薄膜電晶體，其中，前述氧化物半導體層的薄膜密度為6.0g/cm3以上。
  10. 一種顯示裝置，其特徵為：具備申請專利範圍第1項或第2項之薄膜電晶體。
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