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WO2013168371A1 - エピタキシャル基板、半導体装置及び半導体装置の製造方法 - Google Patents

エピタキシャル基板、半導体装置及び半導体装置の製造方法 Download PDF

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WO2013168371A1
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silicon substrate
layer
semiconductor layer
semiconductor device
concentration
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洋志 鹿内
博一 後藤
憲 佐藤
篠宮　勝
慶太郎 土屋
和徳 萩本
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Sanken Electric Co Ltd
Shin Etsu Handotai Co Ltd
Original Assignee
Sanken Electric Co Ltd
Shin Etsu Handotai Co Ltd
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    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials

Definitions

  • the present invention relates to an epitaxial substrate having an epitaxially grown layer formed on a silicon substrate, a semiconductor device, and a method for manufacturing the semiconductor device.
  • an epitaxial substrate in which a semiconductor layer made of a material different from a silicon substrate such as a nitride semiconductor is formed on an inexpensive silicon substrate by epitaxial growth is used.
  • a large stress is generated between the silicon substrate and the semiconductor layer during the epitaxial growth of the semiconductor layer or when the temperature is lowered.
  • plastic deformation occurs in the silicon substrate, and the warpage becomes very large.
  • an epitaxial substrate that cannot be used in a semiconductor device is manufactured.
  • the present invention relates to an epitaxial substrate, a semiconductor device, and a semiconductor device manufacturing in which generation of warpage due to stress between the silicon substrate and the semiconductor layer is suppressed by defining the oxygen atom concentration and the boron atom concentration contained in the silicon substrate. It aims to provide a method.
  • oxygen atoms are contained at a concentration of 4 ⁇ 10 17 cm ⁇ 3 or more and 6 ⁇ 10 17 cm ⁇ 3 or less, and 5 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 19.
  • an epitaxial substrate comprising a silicon substrate containing boron atoms at a concentration of cm ⁇ 3 or less and a semiconductor layer made of a material having a thermal expansion coefficient different from that of the silicon substrate, which is disposed on the silicon substrate.
  • an epitaxial substrate a semiconductor device, and a method for manufacturing the semiconductor device in which the occurrence of warpage due to stress between the silicon substrate and the semiconductor layer is suppressed.
  • FIG. 3 is a schematic cross-sectional view showing the structure of the buffer layer of the epitaxial substrate according to the embodiment of the present invention
  • FIG. 3A shows the structure of the buffer layer composed of two nitride semiconductor multilayer films
  • FIG. (B) shows the structure of the intermittent buffer layer.
  • surface which shows the relationship between the oxygen atom concentration contained in a silicon substrate, and the yield of a silicon substrate.
  • FIG. drawing shows the structural example of the semiconductor device using the epitaxial substrate which concerns on embodiment of this invention.
  • the semiconductor layer 20 is an epitaxial growth layer formed by an epitaxial growth method.
  • Materials having a thermal expansion coefficient different from that of the silicon substrate 10 include nitride semiconductors, III-V compound semiconductors such as gallium arsenide (GaAs) and indium phosphide (InP), silicon carbide (SiC), diamond, zinc oxide (ZnO And II-VI group compound semiconductors such as zinc sulfide (ZnS).
  • nitride semiconductors III-V compound semiconductors such as gallium arsenide (GaAs) and indium phosphide (InP), silicon carbide (SiC), diamond, zinc oxide (ZnO And II-VI group compound semiconductors such as zinc sulfide (ZnS).
  • GaAs gallium arsenide
  • InP silicon carbide
  • SiC silicon carbide
  • ZnO And II-VI group compound semiconductors such as zinc sulfide (ZnS).
  • the nitride semiconductor layer is formed on the silicon substrate 10 by, for example, a metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • a typical nitride semiconductor is represented by Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and includes gallium nitride (GaN) and aluminum nitride (AlN). ), Indium nitride (InN), and the like.
  • FIG. 2 shows a graph comparing the thermal expansion coefficients of each material.
  • FIG. 2 shows the relationship between the temperature and the linear thermal expansion coefficient ⁇ for each semiconductor material.
  • the relationship between the thermal expansion coefficients of each material is Si ⁇ GaN ⁇ AlN
  • the relationship between the lattice constants is AlN (a axis) ⁇ GaN (a axis) ⁇ Si ((111) plane). Since there is a difference in lattice constant, thermal expansion coefficient, etc.
  • the temperature of the silicon substrate 10 is set to a high temperature of, for example, 1000K or more, and the nitride semiconductor is laminated on the silicon substrate 10 so as to lattice match,
  • the temperature of the silicon substrate 10 is lowered or the semiconductor layer 20 is heat-treated, stress is generated in the silicon substrate 10 or the semiconductor layer 20, and cracks or warpage of the substrate is likely to occur.
  • the semiconductor layer 20 is composed of a laminated body of a buffer layer 21 and a functional layer 22.
  • Various structures are employed for the functional layer 22 in accordance with a semiconductor device manufactured using the epitaxial substrate 1. Details of the functional layer 22 will be described later.
  • the buffer layer 21 is disposed between the silicon substrate 10 and the functional layer 22, and suppresses generation of cracks, deterioration of crystal quality, and warpage of the substrate due to distortion in the functional layer 22.
  • the buffer layer 21 can generally employ a structure in which a plurality of nitride semiconductor layers having different lattice constants and thermal expansion coefficients are stacked.
  • a multilayer film in which pairs of AlGaN layers having different composition ratios are stacked is used as the buffer layer 21 .
  • a multilayer film in which first nitride semiconductor layers 211 and second nitride semiconductor layers 212 are alternately stacked is used as shown in FIG. 3A.
  • the first nitride semiconductor layer 211 is an aluminum nitride (AlN) layer having a thickness of about 5 nm
  • the second nitride semiconductor layer 212 is a gallium nitride (GaN) layer having a thickness of about 20 nm.
  • the buffer layer 21 having an intermittent buffer structure is a multilayer film in which a plurality of pairs each composed of a first nitride semiconductor layer 211 and a second nitride semiconductor layer 212 having different compositions are stacked.
  • a laminated body of the multilayer film 210 and the third nitride semiconductor layer 213 is used as one unit, and an intermittent buffer structure is configured by stacking a plurality of these units.
  • a GaN layer is arranged as a third nitride semiconductor layer 213 on a multilayer film 210 in which about 10 pairs of alternately laminated AlN layers and GaN layers are stacked. Construct a laminate for the unit. By periodically repeating this laminated structure, the buffer layer 21 having an intermittent buffer structure is formed.
  • the thickness of the AlN film and the GaN film constituting the multilayer film 210 is about 5 nm
  • the third nitride semiconductor layer 213 is a GaN layer of about 200 nm.
  • the dislocation fixing effect by boron is small when the concentration of boron atoms contained in the silicon substrate 10 is lower than 5 ⁇ 10 18 cm ⁇ 3 .
  • the concentration of the boron atom contained is increased, the silicon substrate 10 becomes too hard, causing a problem in the manufacturing process.
  • the silicon substrate 10 is manufactured by slicing the silicon ingot or polishing the silicon substrate 10. Has been found to be difficult.
  • the dislocation fixing effect by boron atoms in the silicon substrate 10 is effective. And there is no problem in the process steps. That is, the controllability of the warpage of the silicon substrate 10 can be enhanced by the dislocation fixing effect by boron atoms.
  • the crystal specification of the silicon substrate 10 containing boron atoms in the above concentration range is such that the concentration of oxygen atoms is 4 ⁇ 10 17 cm ⁇ 3 or more and 6 ⁇ 10 17 cm ⁇ 3 or less. It is determined.
  • FIG. 4 shows the relationship between the concentration of oxygen atoms contained in a silicon substrate having a boron atom concentration of 5 to 8 ⁇ 10 18 cm ⁇ 3 and the yield of the silicon substrate.
  • the “warp amount” is the difference between the highest point and the lowest point of the main surface of the silicon substrate (wafer)
  • “yield” is the ratio at which the warp amount of the silicon substrate is within an allowable range that can be used for a semiconductor device. It was. The yield was determined to be defective when the silicon substrate having a diameter of 6 inches had a warp amount on the negative side (convex downward in FIG. 4) of 100 ⁇ m or more.
  • the yield was 100%.
  • the yield of silicon substrates having an oxygen atom concentration of 6 ⁇ 10 17 cm ⁇ 3 or more was 50% or less. Therefore, the oxygen atom concentration contained in the silicon substrate 10 is preferably 6 ⁇ 10 17 cm ⁇ 3 or less.
  • the oxygen atom concentration contained in the silicon substrate 10 is lower than 4 ⁇ 10 17 cm ⁇ 3 , the productivity is lowered.
  • the lower limit of the oxygen atom concentration capable of accurately controlling the oxygen atom concentration of the silicon ingot is about 4 ⁇ 10 17 cm ⁇ 3 .
  • the oxygen atom concentration contained in the silicon substrate 10 is preferably 4 ⁇ 10 17 cm ⁇ 3 or more.
  • the oxygen atom concentration contained in the silicon substrate 10 within the range of 4 ⁇ 10 17 cm ⁇ 3 or more and 6 ⁇ 10 17 cm ⁇ 3 or less, the generation of oxygen precipitation nuclei in the silicon substrate 10 is performed. Progress is suppressed. Thereby, when the semiconductor layer 20 is formed by epitaxial growth and the temperature of the silicon substrate 10 is lowered, warping of the silicon substrate 10 can be suppressed.
  • the film thickness of the semiconductor layer 20 made of a nitride semiconductor is 6 ⁇ m or more, it is desired to suppress plastic deformation of the silicon substrate 10 in particular, and it is preferable to use the present invention.
  • the epitaxial substrate 1 As described above, according to the epitaxial substrate 1 according to the embodiment of the present invention, by controlling the oxygen atom concentration and the boron atom concentration contained in the silicon substrate 10 within a predetermined range, Warpage caused by stress between the semiconductor layers 20 can be suppressed. As a result, in the epitaxial substrate 1 having a structure in which the semiconductor layer 20 having a different thermal expansion coefficient from that of the silicon substrate 10 is laminated on the silicon substrate 10, cracks are generated in the semiconductor layer 20 due to plastic deformation of the silicon substrate 10. It is suppressed.
  • the manufacturing method of the epitaxial substrate 1 described below is an example, and it is needless to say that it can be realized by various other manufacturing methods including this modification.
  • a silicon ingot is manufactured by the MCZ method or the like. At this time, a predetermined amount of boron is put into a quartz crucible containing polycrystalline silicon. The amount of boron is adjusted so that the boron atom concentration contained in the produced silicon ingot is 5 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 19 cm ⁇ 3 or less.
  • the concentration of oxygen atoms contained in the silicon ingot is adjusted to 4 ⁇ 10 17 cm ⁇ 3 or more and 6 ⁇ 10 17 cm ⁇ 3 or less.
  • the silicon substrate 10 having a desired thickness can be obtained by slicing the manufactured silicon ingot.
  • the boron atom concentration can be confirmed by measuring the resistivity of the silicon substrate 10.
  • the boron atom concentration is converted from the resistivity using an Irvin curve (Irvin Curve) to guarantee the characteristics of the silicon substrate 10.
  • the boron atom concentration is confirmed by secondary ion mass spectrometry (SIMS) or chemical analysis.
  • the oxygen atom concentration of the silicon substrate 10 is measured by, for example, an infrared absorption method or a molten gas analysis method (GFA method).
  • oxygen atoms are contained at a concentration of 4 ⁇ 10 17 cm ⁇ 3 or more and 6 ⁇ 10 17 cm ⁇ 3 or less, and further a concentration of 5 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 19 cm ⁇ 3 or less.
  • a silicon substrate 10 containing boron atoms is prepared.
  • the semiconductor layer 20 made of a material having a thermal expansion coefficient different from that of the silicon substrate 10 is epitaxially grown on the silicon substrate 10 by MOCVD or the like.
  • the silicon substrate 10 is stored in the film forming apparatus, and a predetermined source gas is supplied into the film forming apparatus to form the semiconductor layer 20.
  • a structure suitable as the buffer layer 21 is a structure in which AlN layers and GaN layers are alternately stacked.
  • the buffer layer 21 and the functional layer 22 are sequentially stacked to form the semiconductor layer 20.
  • trimethylaluminum (TMA) gas as an Al material and ammonia (NH 3 ) gas as a nitrogen material are supplied to a film forming apparatus.
  • trimethylgallium (TMG) gas as a Ga raw material is supplied to the film forming apparatus.
  • TMG gas and ammonia gas are supplied to the film forming apparatus.
  • the epitaxial substrate 1 is prevented from being warped due to stress between the silicon substrate 10 and the semiconductor layer 20 after the formation. For this reason, it can prevent that the epitaxial substrate 1 which cannot be used for manufacture of a semiconductor device because warp is large is manufactured.
  • FIG. 5 shows an example of manufacturing a high electron mobility transistor (HEMT) using the epitaxial substrate 1. That is, the semiconductor device illustrated in FIG. 5 includes the functional layer 22 having a structure in which a carrier traveling layer 221 and a carrier supply layer 222 that forms a heterojunction with the carrier traveling layer 221 are stacked. A heterojunction surface is formed at the interface between the carrier running layer 221 and the carrier supply layer 222 made of nitride semiconductors having different band gap energies, and the carrier running layer 221 near the heterojunction surface has a two-dimensional current path (channel). A carrier gas layer 223 is formed.
  • HEMT high electron mobility transistor
  • the thickness of the semiconductor layer 20 made of a nitride semiconductor is preferably 6 ⁇ m or more, and the thickness of the carrier traveling layer 221 in which a channel is formed. Is preferably 3 ⁇ m or more.
  • the carrier traveling layer 221 is made of, for example, non-doped GaN to which impurities are not added by the MOCVD method or the like.
  • non-doped means that no impurity is intentionally added.
  • the carrier supply layer 222 is formed on the carrier traveling layer 221 by the MOCVD method or the like. Since the carrier supply layer 222 and the carrier traveling layer 221 have different lattice constants, piezoelectric polarization due to lattice distortion occurs. Due to this piezoelectric polarization and the spontaneous polarization of the crystal of the carrier supply layer 222, high-density carriers are generated in the carrier traveling layer 221 near the heterojunction, and a two-dimensional carrier gas layer 223 is formed.
  • the source electrode 31, the drain electrode 32, and the gate electrode 33 are disposed on the functional layer 22.
  • the source electrode 31 and the drain electrode 32 are formed of a metal capable of low resistance contact (ohmic contact) with the functional layer 22.
  • a metal capable of low resistance contact aluminum (Al), titanium (Ti), or the like can be used for the source electrode 31 and the drain electrode 32.
  • the source electrode 31 and the drain electrode 32 are formed as a laminate of Ti and Al.
  • nickel gold (NiAu) or the like can be employed for example.
  • the semiconductor device using the epitaxial substrate 1 is the HEMT has been shown, but other structures such as an insulated gate field effect transistor (MISFET) and a vertical field effect transistor (FET) using the epitaxial substrate 1 are shown.
  • the transistor may be formed.
  • the structure shown in FIG. 6 can be adopted. That is, as in the case of the HEMT, the functional layer 22 is configured by the carrier traveling layer 221 made of, for example, a GaN film and the carrier supply layer 222 made of an AlGaN film. Then, the anode electrode 41 and the cathode electrode 42 are arranged apart from each other on the functional layer 22. A Schottky junction is formed between the anode electrode 41 and the functional layer 22, and an ohmic junction is formed between the cathode electrode 42 and the functional layer 22. In the SBD shown in FIG. 6, a current flows between the anode electrode 41 and the cathode electrode 42 via the two-dimensional carrier gas layer 223.
  • SBD Schottky barrier diode
  • the n-type cladding layer 225 is, for example, a GaN film doped with n-type impurities. As shown in FIG. 7, an n-side electrode 51 is connected to the n-type cladding layer 225, and electrons are supplied to the n-side electrode 51 from a negative power source outside the light emitting device. As a result, electrons are supplied from the n-type cladding layer 225 to the active layer 226.
  • the active layer 226 is, for example, a non-doped InGaN film or a nitride semiconductor film doped with p-type or n-type conductivity impurities. Electrons supplied from the n-type cladding layer 225 and holes supplied from the p-type cladding layer 227 are recombined in the active layer 226 to generate light. Note that the active layer 226 may employ a multiple quantum well (MQW) structure in which barrier layers and well layers having a smaller band gap than the barrier layers are alternately arranged.
  • MQW multiple quantum well
  • This MQW structure includes, for example, a nitride semiconductor layer made of Al x1 Ga 1-x1-y1 In y1 N (0.5 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1 + y1 ⁇ 1), and Al x2 Ga 1.
  • -x2-y2 is an in y2 N multilayer structure of (0.01 ⁇ x2 ⁇ 0.5,0 ⁇ y2 ⁇ 1,0 ⁇ x2 + y2 ⁇ 1) formed of a nitride semiconductor layer.
  • the semiconductor layer 20 is a stacked body of the buffer layer 21 and the functional layer 22 has been shown.
  • the semiconductor layer 20 may have a structure without the buffer layer 21.
  • a known cap layer or spacer layer may be provided on the functional layer 22.

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Abstract

　本発明は、４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板と、シリコン基板上に配置された、シリコン基板と異なる熱膨張係数を有する材料からなる半導体層とを備えることを特徴とするエピタキシャル基板である。これにより、シリコン基板と半導体層間の応力に起因する反りの発生が抑制されたエピタキシャル基板が提供される。

Description

エピタキシャル基板、半導体装置及び半導体装置の製造方法
　本発明は、シリコン基板上に形成されたエピタキシャル成長層を有するエピタキシャル基板、半導体装置及び半導体装置の製造方法に関する。
　半導体装置において、安価なシリコン基板上に窒化物半導体などシリコン基板と異なる材料からなる半導体層をエピタキシャル成長によって形成したエピタキシャル基板が使用される。しかし、シリコン基板と半導体層の格子定数差や熱膨張係数差に起因して、半導体層のエピタキシャル成長時や温度を下げた時にシリコン基板と半導体層間に大きな応力が生じる。このような大きな応力が発生することにより、シリコン基板に塑性変形が生じ、反りが非常に大きくなる。その結果、半導体装置に使用できないエピタキシャル基板が製造されることになる。
　この問題を回避するために、シリコン基板にボロン（Ｂ）を添加することによってシリコン基板の強度を高め、シリコン基板の反りを抑制する方法が提案されている（例えば、特許文献１参照）。
特許第４５１９１９６号公報
　シリコン基板にボロン（Ｂ）を添加することによってシリコン基板の強度を高めることができることは知られている。しかしながら、ボロンを添加したシリコン基板について、シリコン基板に含有される酸素の適切な濃度については十分な検討が行われてこなかった。
　本発明は、シリコン基板に含有される酸素原子濃度及びボロン原子濃度を規定することによって、シリコン基板と半導体層間の応力に起因する反りの発生が抑制されたエピタキシャル基板、半導体装置及び半導体装置の製造方法を提供することを目的とする。
　本発明の一態様によれば、４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板と、シリコン基板上に配置された、シリコン基板と異なる熱膨張係数を有する材料からなる半導体層とを備えるエピタキシャル基板が提供される。
　本発明の他の態様によれば、４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板と、シリコン基板上に配置された、シリコン基板と異なる熱膨張係数を有する材料からなる半導体層と、半導体層と電気的に接続された電極とを備える半導体装置が提供される。
　本発明の更に他の態様によれば、４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板を準備するステップと、シリコン基板を加熱しながら、エピタキシャル成長法によってシリコン基板上にシリコン基板とは異なる熱膨張係数を有する材料からなる半導体層を形成するステップと、半導体層と電気的に接続する電極を形成するステップとを含む半導体装置の製造方法が提供される。
　本発明によれば、シリコン基板と半導体層間の応力に起因する反りの発生が抑制されたエピタキシャル基板、半導体装置及び半導体装置の製造方法を提供できる。
本発明の実施形態に係るエピタキシャル基板の構造を示す模式的な断面図である。 材料毎の熱膨張係数と温度との関係を示すグラフである。 本発明の実施形態に係るエピタキシャル基板のバッファ層の構造を示す模式的な断面図であり、図３（ａ）は２層の窒化物半導体層多層膜からなるバッファ層の構造を示し、図３（ｂ）は間欠バッファ層の構造を示す。 シリコン基板に含有される酸素原子濃度とシリコン基板の歩留まりとの関係を示す表である。 本発明の実施形態に係るエピタキシャル基板を用いた半導体装置の構造例を示す模式的な断面図である。 本発明の実施形態に係るエピタキシャル基板を用いた半導体装置の他の構造例を示す模式的な断面図である。 本発明の実施形態に係るエピタキシャル基板を用いた半導体装置の更に他の構造例を示す模式的な断面図である。 本発明の実施形態に係るエピタキシャル基板を用いた半導体装置の更に他の構造例を示す模式的な断面図である。
　次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
　図１に示す本発明の実施形態に係るエピタキシャル基板１は、４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素（Ｏ）原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン（Ｂ）原子を含有するシリコン基板１０と、シリコン基板１０上に配置された、シリコン基板１０と異なる熱膨張係数を有する材料からなる半導体層２０とを備える。
　半導体層２０は、エピタキシャル成長法によって形成されるエピタキシャル成長層である。シリコン基板１０と異なる熱膨張係数を有する材料は、窒化物半導体、ガリウムヒ素（ＧａＡｓ）やインジウムリン（ＩｎＰ）などのＩＩＩ－Ｖ族化合物半導体、シリコンカーバイト（ＳｉＣ）、ダイアモンド、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）などのＩＩ－ＶＩ族化合物半導体である。以下では、半導体層２０が窒化物半導体からなる場合について例示的に説明する。
　窒化物半導体層は、例えば有機金属気相成長（ＭＯＣＶＤ）法等によってシリコン基板１０上に形成される。代表的な窒化物半導体は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表され、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）等である。
　図２に、材料毎の熱膨張係数を比較したグラフを示す。図２は、各半導体材料についての温度と線熱膨張係数αとの関係を示す。１０００Ｋ以上では、各材料の熱膨張係数の関係はＳｉ＜ＧａＮ＜ＡｌＮであり、格子定数の関係はＡｌＮ（ａ軸）＜ＧａＮ（ａ軸）＜Ｓｉ（（１１１）面）である。シリコン、ＡｌＮ及びＧａＮで格子定数や熱膨張係数などに差があるため、シリコン基板１０の温度を例えば１０００Ｋ以上の高温にしてシリコン基板１０上に窒化物半導体を格子整合するように積層した後に、シリコン基板１０の温度を下げたり、半導体層２０を熱処理した場合にはシリコン基板１０や半導体層２０に応力が生じ、クラックや基板の反りが発生しやすい。
　図１に示した例では、半導体層２０はバッファ層２１と機能層２２との積層体からなる。機能層２２は、エピタキシャル基板１を使用して製造される半導体装置に応じて、種々の構成が採用される。機能層２２の詳細については後述する。
　シリコン基板１０と半導体層２０の熱膨張係数が異なるため、エピタキシャル基板１に大きな歪みエネルギーが発生する。バッファ層２１は、シリコン基板１０と機能層２２との間に配置され、機能層２２における歪みに起因するクラックの発生や結晶品質の低下や基板の反りを抑制する。
　バッファ層２１には、一般的に、格子定数及び熱膨張係数が互いに異なる複数の窒化物半導体層が積層された構造を採用可能である。例えば、バッファ層２１として、組成比が互いに異なるＡｌＧａＮ層のペアを積層した多層膜などを使用する。具体的には、図３（ａ）に示すように、第１の窒化物半導体層２１１と第２の窒化物半導体層２１２とが交互に積層された多層膜などが用いられる。例えば、第１の窒化物半導体層２１１は膜厚５ｎｍ程度の窒化アルミニウム（ＡｌＮ）層であり、第２の窒化物半導体層２１２は膜厚２０ｎｍ程度の窒化ガリウム（ＧａＮ）層である。
　或いは、窒化物半導体からなる複数の多層膜と、その多層膜間に厚い窒化物半導体層を配置した「間欠バッファ構造」をバッファ層２１に採用可能である。間欠バッファ構造のバッファ層２１は、例えば図３（ｂ）に示すように、互いに組成の異なる第１の窒化物半導体層２１１と第２の窒化物半導体層２１２からなるペアを複数積層した多層膜２１０と、その多層膜２１０に隣接して積層された第３の窒化物半導体層２１３を有する。多層膜２１０と第３の窒化物半導体層２１３の積層体を１つのユニットとし、このユニットを複数積層することで間欠バッファ構造が構成される。
　間欠バッファ構造の具体例としては、ＡｌＮ層とＧａＮ層とが交互に積層されたペアを１０ペア程度重ねた多層膜２１０上に、第３の窒化物半導体層２１３としてＧａＮ層を配置して１ユニット分の積層体を構成する。この積層体構造を周期的に繰り返すことによって、間欠バッファ構造のバッファ層２１が形成される。例えば、多層膜２１０を構成するＡｌＮ膜とＧａＮ膜の膜厚は５ｎｍ程度であり、第３の窒化物半導体層２１３は膜厚２００ｎｍ程度のＧａＮ層である。間欠バッファ構造を採用することにより、ＡｌＧａＮ層などのペアからなる多層膜２１０を単純に積層した構造と比較して、バッファ層２１の膜厚をより厚くすることができる。これにより、エピタキシャル基板１の縦方向（膜厚方向）の耐圧を向上することができる。
　以下に、実施形態に係るシリコン基板１０の特性について説明する。シリコン基板１０には、一定濃度のボロン原子がドープされる。ボロン原子をシリコン基板１０に含有させることにより、シリコン基板１０中の転位がボロンによって止まる転位固着効果を得ることができる。
　本発明者らの検証によって、シリコン基板１０に含有されるボロン原子の濃度が５×１０18ｃｍ-3より低い場合には、ボロンによる転位固着効果が小さいことが確認された。一方、含有されるボロン原子の濃度を高くするとシリコン基板１０が硬くなりすぎて、製造プロセスに不具合が生じる。具体的には、シリコン基板１０のボロン原子濃度が６×１０19ｃｍ-3より高い場合には、シリコンインゴットをスライスして適切な厚みのシリコン基板１０を製造したり、シリコン基板１０を研磨することが困難であることが見出された。
　したがって、原子濃度が５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の範囲でボロン原子をシリコン基板１０に含有させることによって、シリコン基板１０中におけるボロン原子による転位固着効果が有効に働き、且つ、プロセス工程に支障が生じない。つまり、ボロン原子による転位固着効果により、シリコン基板１０の反りの制御性を高めることができる。
　また、半導体層２０の成長時におけるシリコン基板１０の塑性変形を防止するために、以下に述べるように酸素析出核の生成の進行を遅らせる或いは進行しがたい結晶仕様がシリコン基板１０に採用される。
　通常、シリコン基板の材料であるシリコンインゴットの製造時に、シリコンインゴット内に酸素原子が取り込まれ、酸素析出核が生成される。そして、シリコン基板上に半導体層を形成する時などに、高温となったシリコン基板内にＳｉＯ2の酸化物（析出物）が形成される。一般的に、シリコン基板１０に含有される酸素原子濃度を高くするほど転位固着しやすく、シリコン基板１０の強度が向上する。しかし、先に述べた半導体層２０とシリコン基板１０との熱膨張係数の違いによる応力が酸化物の周囲に発生したり、酸化物によるパンチアウト転位が発生していると、小さい外部応力で結晶軸のズレ（スリップ）や欠陥がシリコン基板に発生し、シリコン基板に反りが生じてしまう。そこで、本発明の実施形態に係るシリコン基板１０では、酸素析出核の生成の進行を遅らせ、或いは発生させないことによって、この酸化物の形成が抑制される。その結果、シリコン基板１０の反りを小さくできる。
　具体的には、酸素原子の濃度が４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下であるように、上記の濃度範囲でボロン原子が含有されるシリコン基板１０の結晶仕様が決定される。
　図４に、ボロン原子濃度が５～８×１０18ｃｍ-3であるシリコン基板に含有される酸素原子濃度とシリコン基板の歩留まりとの関係を示す。図４で、「反り量」はシリコン基板（ウェハ）の主面の最高点と最低点との差であり、「歩留まり」はシリコン基板の反り量が半導体装置に使用できる許容範囲内である比率とした。歩留まりは、直径が６インチのシリコン基板について負側（図４において下に凸）の反り量が１００μｍ以上である場合を不良として判定した。
　図４に示すように、酸素原子濃度が４～６×１０17ｃｍ-3であるシリコン基板では、歩留まりが１００％であった。これに対し、酸素原子濃度が６×１０17ｃｍ-3以上であるシリコン基板の歩留まりは５０％以下であった。したがって、シリコン基板１０に含有される酸素原子濃度は、６×１０17ｃｍ-3以下が好ましい。
　一方、シリコン基板１０の材料であるシリコンインゴットをＣＺ法によって製造する場合においては、シリコン基板１０に含有される酸素原子濃度が４×１０17ｃｍ-3よりも低いと生産性が低下する。これは、一般的に使用されるシリコンインゴットの製造装置において、シリコンインゴットの酸素原子濃度を精度よく制御できる酸素原子濃度の下限が４×１０17ｃｍ-3程度だからである。このため、シリコン基板１０に含有される酸素原子濃度は、４×１０17ｃｍ-3以上が好ましい。
　上記のように、シリコン基板１０が含有する酸素原子濃度を４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の範囲内にすることによって、シリコン基板１０中における酸素析出核の生成の進行が抑制される。これにより、エピタキシャル成長により半導体層２０を形成し、シリコン基板１０の温度を下げた時に、シリコン基板１０の反りを抑制できる。なお、窒化物半導体からなる半導体層２０の膜厚が６μｍ以上である場合、特にシリコン基板１０の塑性変形が抑制されることが望まれており、本発明を用いることが好ましい。
　以上に説明したように、本発明の実施形態に係るエピタキシャル基板１によれば、シリコン基板１０に含有される酸素原子濃度及びボロン原子濃度を所定の範囲内に制御することによって、シリコン基板１０と半導体層２０間の応力に起因する反りを抑制することができる。その結果、シリコン基板１０上にシリコン基板１０とは熱膨張係数が異なる半導体層２０を積層した構造であるエピタキシャル基板１において、シリコン基板１０の塑性変形に起因する半導体層２０でのクラックの発生が抑制される。
　以下に、エピタキシャル基板１の製造方法を説明する。なお、以下に述べるエピタキシャル基板１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
　ＭＣＺ法などによって、シリコンインゴットを製造する。このとき、多結晶シリコンを収納する石英るつぼに、所定量のボロンを入れる。ボロンの量は、製造されるシリコンインゴットに含有されるボロン原子濃度が５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下になるように調整される。
　また、例えば所定量の酸素原子を石英るつぼの表面から混入させることにより、シリコンインゴットに含有される酸素原子濃度を４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下に調整する。
　製造されたシリコンインゴットをスライスすることにより、所望の厚みのシリコン基板１０が得られる。
　なお、シリコン基板１０の抵抗率を測定することにより、ボロン原子濃度を確認することができる。例えば、アービンカーブ（Irvin Curve）を用いて抵抗率からボロン原子濃度を換算して、シリコン基板１０の特性を保証する。或いは、二次イオン質量分析（ＳＩＭＳ）や化学分析によりボロン原子濃度を確認する。シリコン基板１０の酸素原子濃度は、例えば赤外線吸収法や融解ガス分析法（ＧＦＡ法）などにより測定される。
　以上により、４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、更に、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板１０が準備される。
　次いで、ＭＯＣＶＤ法等により、シリコン基板１０上に、シリコン基板１０と異なる熱膨張係数を有する材料からなる半導体層２０をエピタキシャル成長させる。具体的には、成膜装置内にシリコン基板１０を格納し、所定の原料ガスを成膜装置内に供給して半導体層２０を形成する。バッファ層２１として好適な構造は、ＡｌＮ層とＧａＮ層を交互に積層した構造である。９００℃以上、例えば１３５０℃に加熱されたシリコン基板１０上に、バッファ層２１及び機能層２２を順に積層して半導体層２０を形成する。
　例えば、ＡｌＮ層を成長させる工程では、Ａｌ原料のトリメチルアルミニウム（ＴＭＡ）ガスと窒素原料のアンモニア（ＮＨ3）ガスを成膜装置に供給する。また、ＡｌＧａＮ層を成長させる工程では、ＴＭＡガス及びアンモニアガスに加えてＧａ原料のトリメチルガリウム（ＴＭＧ）ガスを成膜装置に供給する。ＧａＮ層を成長させる工程では、ＴＭＧガスとアンモニアガスを成膜装置に供給する。以上により、図１に示したエピタキシャル基板１が完成する。
　半導体層２０をエピタキシャル成長させるためにシリコン基板１０を例えば９００℃以上に加熱しても、シリコン基板１０に含有される酸素原子濃度及びボロン原子濃度を上記所定の範囲内に制御することによって、エピタキシャル基板１形成後のシリコン基板１０と半導体層２０間の応力に起因する反りの発生が抑制される。このため、反りが大きいために半導体装置の製造に使用できないエピタキシャル基板１が製造されることを防止できる。
　機能層２２として所定の構造の半導体膜を採用し、更に、半導体層２０上に電極を配置するなどして機能層２２と電気的に接続する電極をエピタキシャル基板１に配置することによって、種々の機能を実現する半導体装置が製造される。
　図５に、エピタキシャル基板１を用いて高電子移動度トランジスタ（ＨＥＭＴ）を製造した例を示す。即ち、図５に示した半導体装置は、キャリア走行層２２１と、キャリア走行層２２１とヘテロ接合を形成するキャリア供給層２２２とを積層した構造の機能層２２を有する。バンドギャップエネルギーが互いに異なる窒化物半導体からなるキャリア走行層２２１とキャリア供給層２２２間の界面にヘテロ接合面が形成され、ヘテロ接合面近傍のキャリア走行層２２１に電流通路（チャネル）としての二次元キャリアガス層２２３が形成される。良好な二次元キャリアガス層２２３を生成させ、且つ耐圧を向上させるため窒化物半導体からなる半導体層２０の膜厚が６μｍ以上であることが好ましく、チャネルが形成されるキャリア走行層２２１の膜厚は３μｍ以上であることが好ましい。
　キャリア走行層２２１は、例えば不純物が添加されていないノンドープＧａＮを、ＭＯＣＶＤ法等により形成する。ここでノンドープとは、不純物が意図的に添加されていないことを意味する。
　キャリア走行層２２１上に配置されたキャリア供給層２２２は、キャリア走行層２２１よりもバンドギャップが大きく、且つキャリア走行層２２１より格子定数の小さい窒化物半導体からなる。キャリア供給層２２２としてノンドープのＡｌxＧａ1-xＮが採用可能である。
　キャリア供給層２２２は、ＭＯＣＶＤ法等によってキャリア走行層２２１上に形成される。キャリア供給層２２２とキャリア走行層２２１は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極とキャリア供給層２２２の結晶が有する自発分極により、ヘテロ接合付近のキャリア走行層２２１に高密度のキャリアが生じ、二次元キャリアガス層２２３が形成される。
　図５に示すように、機能層２２上に、ソース電極３１、ドレイン電極３２及びゲート電極３３が配置される。ソース電極３１及びドレイン電極３２は、機能層２２と低抵抗接触（オーミック接触）可能な金属により形成される。例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）などがソース電極３１及びドレイン電極３２に採用可能である。或いはＴｉとＡｌの積層体として、ソース電極３１及びドレイン電極３２は形成される。ソース電極３１とドレイン電極３２間に配置されるゲート電極３３には、例えばニッケル金（ＮｉＡｕ）などが採用可能である。
　上記では、エピタキシャル基板１を用いた半導体装置がＨＥＭＴである例を示したが、エピタキシャル基板１を用いて絶縁ゲート電解効果トランジスタ（ＭＩＳＦＥＴ）や縦型の電界効果トランジスタ（ＦＥＴ）などの他の構造のトランジスタを形成してもよい。
　また、エピタキシャル基板１を用いてショットキバリアダイオード（ＳＢＤ）を実現するために、図６に示す構造を採用できる。即ち、ＨＥＭＴの場合と同様に、例えばＧａＮ膜からなるキャリア走行層２２１とＡｌＧａＮ膜からなるキャリア供給層２２２とによって、機能層２２を構成する。そして、機能層２２上にアノード電極４１とカソード電極４２を互いに離間して配置する。アノード電極４１と機能層２２との間にショットキー接合が形成され、カソード電極４２と機能層２２との間にオーミック接合が形成される。図６に示したＳＢＤでは、二次元キャリアガス層２２３を介して、アノード電極４１とカソード電極４２間に電流が流れる。
　また、エピタキシャル基板１を用いて発光ダイオード（ＬＥＤ）などの発光装置を製造してもよい。図７に示した発光装置は、ｎ型クラッド層２２５、活性層２２６及びｐ型クラッド層２２７を積層したダブルへテロ接合構造の機能層２２を、バッファ層２１上に配置した例である。
　ｎ型クラッド層２２５は、例えばｎ型不純物がドーピングされたＧａＮ膜などである。図７に示すように、ｎ型クラッド層２２５にはｎ側電極５１が接続されており、発光装置の外部の負電源から電子がｎ側電極５１に供給される。これにより、ｎ型クラッド層２２５から活性層２２６に電子が供給される。
　ｐ型クラッド層２２７は、例えばｐ型不純物がドーピングされたＡｌＧａＮ膜である。ｐ型クラッド層２２７にはｐ側電極５２が接続されており、発光装置の外部の正電源から正孔（ホール）がｐ側電極５２に供給される。これにより、ｐ型クラッド層２２７から活性層２２６に正孔が供給される。
　活性層２２６は、例えばノンドープのＩｎＧａＮ膜、或いは、ｐ型或いはｎ型の導電型不純物がドーピングされた窒化物半導体膜である。ｎ型クラッド層２２５から供給された電子とｐ型クラッド層２２７から供給された正孔とが活性層２２６で再結合して、光が発生する。なお、活性層２２６として、バリア層とそのバリア層よりバンドギャップが小さい井戸層が交互に配置された多重量子井戸（ＭＱＷ）構造を採用してもよい。このＭＱＷ構造は、例えばＡｌx1Ｇａ1-x1-y1Ｉｎy1Ｎ（０．５＜ｘ１≦１、０≦ｙ１＜１、０＜ｘ１＋ｙ１≦１）からなる窒化物半導体層と、Ａｌx2Ｇａ1-x2-y2Ｉｎy2Ｎ（０．０１＜ｘ２＜０．５、０≦ｙ２＜１、０＜ｘ２＋ｙ２≦１）からなる窒化物半導体層の積層構造である。
　なお、ボロンがドープされたｐ型のシリコン基板１０を電流通路の一部として使用する半導体装置の場合に、本発明の実施形態に係るエピタキシャル基板１は特に有効である。つまり、導電性を持たせるためにボロンをドープせざるを得ないシリコン基板１０において酸素原子濃度を適切に設定することによって、シリコン基板１０の反りを抑制することができる。これにより、シリコン基板１０の電気抵抗を低減することもできる。
　例えば図８に示すように、エピタキシャル基板１を用いて、シリコン基板１０を電流通路の一部として使用する発光装置を製造できる。図８に示した発光装置では、ボロンがドープされたシリコン基板１０の一方の主面上に半導体層２０が配置され、他方の主面上にｎ側電極５１が配置されている。半導体層２０のｐ型クラッド層２２７上に配置されたｐ側電極５２から、正孔（ホール）がｐ型クラッド層２２７に供給される。シリコン基板１０上に配置されたｎ側電極５１から、シリコン基板１０及びバッファ層２１を介して、ｎ型クラッド層２２５に電子が供給される。
　以上に説明したように、エピタキシャル基板１を用いることにより、クラックの発生が抑制された半導体層２０を有する、種々の機能を実現する半導体装置を製造できる。
（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、上記では半導体層２０がバッファ層２１と機能層２２との積層体からなる例を示したが、半導体層２０がバッファ層２１を有しない構造であってもよい。また、機能層２２に周知のキャップ層やスペーサ層を設けてもよい。
　このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

Claims (7)

  1. 　４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板と、
    　前記シリコン基板上に配置された、前記シリコン基板と異なる熱膨張係数を有する材料からなる半導体層と
    　を備えることを特徴とするエピタキシャル基板。
  2. 　前記半導体層が、窒化物半導体膜の積層体からなることを特徴とする請求項１に記載のエピタキシャル基板。
  3. 　４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板と、
    　前記シリコン基板上に配置された、前記シリコン基板と異なる熱膨張係数を有する材料からなる半導体層と、
    　前記半導体層と電気的に接続された電極と
    　を備えることを特徴とする半導体装置。
  4. 　前記半導体層が、窒化物半導体膜の積層体からなることを特徴とする請求項３に記載の半導体装置。
  5. 　４×１０17ｃｍ-3以上且つ６×１０17ｃｍ-3以下の濃度で酸素原子を含有し、且つ、５×１０18ｃｍ-3以上且つ６×１０19ｃｍ-3以下の濃度でボロン原子を含有するシリコン基板を準備するステップと、
    　前記シリコン基板を加熱しながら、エピタキシャル成長法によって前記シリコン基板上に前記シリコン基板とは異なる熱膨張係数を有する材料からなる半導体層を形成するステップと、
    　前記半導体層と電気的に接続するように電極を形成するステップと
    　を含むことを特徴とする半導体装置の製造方法。
  6. 　前記半導体層として窒化物半導体膜の積層体を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記半導体層を形成するステップにおいて、前記シリコン基板を９００℃以上に加熱することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6311480B2 (ja) * 2014-06-24 2018-04-18 富士通株式会社 化合物半導体装置及びその製造方法
KR102256628B1 (ko) * 2014-08-26 2021-05-26 엘지이노텍 주식회사 반도체 소자
JP2017216257A (ja) * 2014-10-14 2017-12-07 シャープ株式会社 窒化物半導体およびそれを用いた電子デバイス
KR20180006891A (ko) * 2015-04-28 2018-01-19 카릿토 홀딩스 가부시키가이샤 실리콘 재료로 이루어지는 광학 부재 및 그러한 광학 부재를 구비하는 광학 기기
US9704705B2 (en) * 2015-09-08 2017-07-11 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via reaction with active species
TWI589023B (zh) * 2016-06-27 2017-06-21 國立暨南國際大學 半導體裝置用基材及使用其之半導體裝置
CN111164242B (zh) * 2017-09-22 2022-06-24 株式会社德山 Iii族氮化物单晶基板
JP6863423B2 (ja) * 2019-08-06 2021-04-21 信越半導体株式会社 電子デバイス用基板およびその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2713310B2 (ja) * 1989-08-24 1998-02-16 富士通株式会社 高強度シリコンウェハの製造方法
JPH11340239A (ja) * 1998-05-27 1999-12-10 Sumitomo Metal Ind Ltd ボロンを添加したシリコンウェーハの熱処理方法
JP2005158846A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びその製造方法
WO2008136500A1 (ja) * 2007-05-02 2008-11-13 Siltronic Ag シリコンウエハ及びその製造方法
JP2010228924A (ja) * 2009-03-25 2010-10-14 Sumco Corp シリコンエピタキシャルウェーハおよびその製造方法
JP2011103380A (ja) * 2009-11-11 2011-05-26 Covalent Materials Corp 化合物半導体基板
JP2012038973A (ja) * 2010-08-09 2012-02-23 Siltronic Ag シリコンウエハ及びその製造方法
JP2012066943A (ja) * 2010-09-21 2012-04-05 Silicon Technology Co Ltd 窒化物半導体形成用基板及び窒化物半導体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4236243B2 (ja) * 2002-10-31 2009-03-11 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコンウェーハの製造方法
KR20120032329A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2713310B2 (ja) * 1989-08-24 1998-02-16 富士通株式会社 高強度シリコンウェハの製造方法
JPH11340239A (ja) * 1998-05-27 1999-12-10 Sumitomo Metal Ind Ltd ボロンを添加したシリコンウェーハの熱処理方法
JP2005158846A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びその製造方法
WO2008136500A1 (ja) * 2007-05-02 2008-11-13 Siltronic Ag シリコンウエハ及びその製造方法
JP2010228924A (ja) * 2009-03-25 2010-10-14 Sumco Corp シリコンエピタキシャルウェーハおよびその製造方法
JP2011103380A (ja) * 2009-11-11 2011-05-26 Covalent Materials Corp 化合物半導体基板
JP2012038973A (ja) * 2010-08-09 2012-02-23 Siltronic Ag シリコンウエハ及びその製造方法
JP2012066943A (ja) * 2010-09-21 2012-04-05 Silicon Technology Co Ltd 窒化物半導体形成用基板及び窒化物半導体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024116511A1 (ja) * 2022-11-28 2024-06-06 信越半導体株式会社 ヘテロエピタキシャル用単結晶シリコン基板、エピタキシャル基板、半導体装置、及び、ヘテロエピタキシャル用単結晶シリコン基板の製造方法
JP2024077071A (ja) * 2022-11-28 2024-06-07 信越半導体株式会社 ヘテロエピタキシャル用単結晶シリコン基板、エピタキシャル基板、半導体装置、及び、ヘテロエピタキシャル用単結晶シリコン基板の製造方法。

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