CN104303268A - 外延基板、半导体装置及半导体装置的制造方法 - Google Patents
外延基板、半导体装置及半导体装置的制造方法 Download PDFInfo
- Publication number
- CN104303268A CN104303268A CN201380024651.8A CN201380024651A CN104303268A CN 104303268 A CN104303268 A CN 104303268A CN 201380024651 A CN201380024651 A CN 201380024651A CN 104303268 A CN104303268 A CN 104303268A
- Authority
- CN
- China
- Prior art keywords
- silicon substrate
- semiconductor layer
- layer
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
-
- H10P14/24—
-
- H10P14/2905—
-
- H10P14/3216—
-
- H10P14/3252—
-
- H10P14/3402—
-
- H10P14/3416—
-
- H10W42/121—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
- H10H20/01—Manufacture or treatment
- H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
- H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
- H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
- H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
Landscapes
- Engineering & Computer Science (AREA)
- Recrystallisation Techniques (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
Abstract
本发明是一种外延基板,其特征在于,其具备:硅基板,其以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧原子,且以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼原子;及,半导体层,其配置于硅基板上,并且由具有与硅基板不同的热膨胀系数的材料所构成。由此,可提供一种外延基板,所述外延基板可抑制由于硅基板与半导体层之间的应力所导致的翘曲的产生。
Description
技术领域
本发明涉及一种外延基板、半导体装置及半导体装置的制造方法,所述外延基板具有形成于硅基板上的外延生长层。
背景技术
在半导体装置中,使用一种外延基板,所述外延基板是通过外延生长,在廉价的硅基板上,形成由氮化物半导体等与硅基板不同的材料所构成的半导体层。然而,由于硅基板与半导体层的晶格常数差异或热膨胀系数差异,导致在半导体层的外延生长时或降低温度时,硅基板与半导体层之间产生较大的应力。由于产生如此较大的应力,因此,硅基板上将产生塑性变形,翘曲非常大。其结果为,会制造出无法用于半导体装置的外延基板。
为了避免此问题,提出以下方法:通过向硅基板中添加硼(B),来提高硅基板的强度,抑制硅基板的翘曲(例如,参照专利文献1)。
现有技术文献
专利文献
专利文献1:日本特许第4519196号公报
发明内容
[发明所要解决的课题]
已知可通过向硅基板中添加硼(B),来提高硅基板的强度。然而,关于添加有硼的硅基板,尚未对硅基板中所含有的氧的适当浓度进行充分的研究。
本发明的目的在于提供一种外延基板、半导体装置及半导体装置的制造方法,其中,所述外延基板,通过规定硅基板中所含有的氧原子浓度和硼原子浓度,而可抑制由于硅基板与半导体层之间的应力所导致的翘曲的产生。
[解决课题的方法]
根据本发明的一个方案,提供一种外延基板,其具备:硅基板,其以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧原子,并且以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼原子;及,半导体层,其配置于硅基板上,并且由具有与硅基板不同的热膨胀系数的材料所构成。
根据本发明的另一个方案,提供一种半导体装置,其具备:硅基板,其以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧原子,并且以5×1018cm- 3以上且6×1019cm-3以下的浓度含有硼原子;半导体层,其配置于硅基板上,并且由具有与硅基板不同的热膨胀系数的材料所构成;及,电极,其与半导体层电性连接。
根据本发明的又一个方案,提供一种半导体装置的制造方法,其包含:准备硅基板的步骤,所述硅基板以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧原子,并且以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼原子;一边加热硅基板一边通过外延生长法在硅基板上形成半导体层的步骤,所述半导体层是由具有与硅基板不同的热膨胀系数的材料所构成;及,形成电极的步骤,所述电极与半导体层电性连接。
[发明的效果]
根据本发明,提供一种外延基板、半导体装置及半导体装置的制造方法,其中,所述外延基板可抑制由于硅基板与半导体层之间的应力所导致的翘曲的产生。
附图说明
图1是表示本发明的实施方式的外延基板的结构的示意剖面图。
图2是表示每种材料的热膨胀系数与温度的关系的图表。
图3是表示本发明的实施方式的外延基板的缓冲层的结构的示意剖面图;图3(a)是表示由2层氮化物半导体层多层膜所组成的缓冲层的结构、图3(b)表示断续缓冲层的结构。
图4是表示硅基板中所含有的氧原子浓度与硅基板的良率的关系的表。
图5是表示使用本发明的实施方式的外延基板而成的半导体装置的结构例的示意剖面图。
图6是表示使用本发明的实施方式的外延基板而成的半导体装置的另一个结构例的示意剖面图。
图7是表示使用本发明的实施方式的外延基板而成的半导体装置的又一个结构例的示意剖面图。
图8是表示使用本发明的实施方式的外延基板而成的半导体装置的再一个结构例的示意剖面图。
具体实施方式
进而,参照附图,说明本发明的实施方式。在以下附图的记载中,对相同或相似的部分附加相同或相似的符号。但应注意附图为示意,厚度与平面尺寸的关系、各部分长度的比率等与实物不同。因此,具体的尺寸应参考以下说明来判断。又,在附图彼此之间,当然也包含尺寸的关系或比率互不相同的部分。
又,以下所示的实施方式,例示出一种用于使本发明的技术思想具体化的装置或方法,本发明的技术思想的构成部件的形状、结构、及配置等并非特定为下述构成部件的形状、结构、及配置等。在权利要求书中,本发明的实施方式可施加各种变更。
图1所示的本发明的实施方式的外延基板1,具备:硅基板10,其以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧(O)原子,并且以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼(B)原子;及,半导体层20,其配置于硅基板10上,并且由具有与硅基板10不同的热膨胀系数的材料所构成。
半导体层20是通过外延生长法所形成的外延生长层。具有与硅基板10不同的热膨胀系数的材料为:氮化物半导体;砷化镓(GaAs)或磷化铟(InP)等III-V族化合物半导体;及,碳化硅(SiC)、金刚石、氧化锌(ZnO)及硫化锌(ZnS)等II-VI族化合物半导体。以下例示说明半导体层20由氮化物半导体所构成的情况。
氮化物半导体层是利用例如金属有机气相沉积(metalorganic chemicalvapor deposition,MOCVD)法等,形成于硅基板10上。代表性的氮化物半导体表示为AlxInyGa1-x-yN(0≤x≤1、0≤y≤1、0≤x+y≤1),为氮化镓(GaN)、氮化铝(AlN)、及氮化铟(InN)等。
图2表示比较每种材料的热膨胀系数的图表。图2表示关于各半导体材料的温度与线性热膨胀系数α的关系。在1000K以上,各材料的热膨胀系数的关系为Si<GaN<AlN,晶格常数的关系为AlN(a轴)<GaN(a轴)<Si((111)面)。由于硅、AlN及GaN的晶格常数或热膨胀系数等存在差异,因此,在使硅基板10的温度为例如1000K以上的高温,在硅基板10上将氮化物半导体以晶格匹配的方式积层后,降低硅基板10的温度,或将半导体层20热处理,此时,硅基板10或半导体层20上将产生应力,容易产生裂缝或基板翘曲。
在图1所示的一例中,半导体层20是由缓冲层21与功能层22的积层体所构成。功能层22可根据使用外延基板1所制造的半导体装置,而采用各种构成。关于功能层22的详细,将于后文中详述。
由于硅基板10与半导体层20的热膨胀系数不同,因此,外延基板1上将产生较大的应变能。缓冲层21配置于硅基板10与功能层22之间,抑制由于功能层22中的应变所引起的裂缝的产生或结晶品质的下降或基板的翘曲等。
缓冲层21一般可采用积层有复数种氮化物半导体层的结构,所述氮化物半导体层的晶格常数和热膨胀系数互不相同。例如,使用积层有一对组成比互不相同的AlGaN层而成的多层膜等,来作为缓冲层21。具体而言,如图3(a)所示,可使用由第1氮化物半导体层211与第2氮化物半导体层212交替积层而成的多层膜等。例如,第1氮化物半导体层211为膜厚5nm左右的氮化铝(AlN)层,第2氮化物半导体层212为膜厚20nm左右的氮化镓(GaN)层。
或者,缓冲层21可采用由氮化物半导体所构成的复数个多层膜、与在该多层膜间配置有较厚的氮化物半导体层的“断续缓冲结构”。例如图3(b)所示,断续缓冲结构的缓冲层21,具有多层膜210、和邻接所述多层膜210积层而成的第3氮化物半导体层213,其中多层膜210是将由彼此组成不同的第1氮化物半导体层211与第2氮化物半导体层212所组成的一对,积层复数层而成。将多层膜210与第3氮化物半导体层213的积层体作为1个单元,并利用将该单元积层复数层,来构成断续缓冲结构。
作为断续缓冲结构的具体例,在将AlN层与GaN层的交替积层而成的对,重叠10对左右而成的多层膜210上,配置GaN层作为第3氮化物半导体层213,构成1单元份的积层体。通过周期性地重复该积层体结构,可形成断续缓冲结构的缓冲层21。例如,构成多层膜210的AlN膜与GaN膜的膜厚为5nm左右,第3氮化物半导体层213为膜厚200nm左右的GaN层。通过采用断续缓冲结构,相较于单纯积层有由一对AlGaN层等所组成的多层膜210的结构,可使缓冲层21的膜厚更厚。由此,可提高外延基板1的纵向(膜厚方向)的耐压。
以下,说明实施方式的硅基板10的特性。于硅基板10中,掺杂有一定浓度的硼原子。通过使硅基板10中含有硼原子,可利用硼使硅基板10中的位错停止而获得位错锁定效果(固定效果)。
根据本发明人的验证,可确认以下事项:当硅基板10中所含有的硼原子的浓度低于5×1018cm-3时,由硼所达成的位错锁定效果较小。另一方面,若提高所含有的硼原子的浓度,则硅基板10变成过硬,制造过程中产生不良情况。具体而言,发现以下事项:当硅基板10的硼原子浓度大于6×1019cm-3时,难以将硅锭(硅晶棒)切片来制造适当厚度的硅基板10、或研磨硅基板10。
因此,通过使硅基板10以原子浓度为5×1018cm-3以上且6×1019cm-3以下的范围来含有硼原子,可使硅基板10中的由硼原子所达成的位错锁定效果有效地发挥作用,且工艺工序不会产生障碍。也即,利用由硼原子所达成的位错锁定效果,可提高硅基板10的翘曲控制性。
又,为了防止半导体层20生长时的硅基板10的塑性变形,硅基板10是如下述般地采用使氧析出核的生成延迟进行或难以进行的结晶方法。
通常,在制造硅基板的材料即硅锭时,硅锭内引入氧原子,生成氧析出核。而且,当在硅基板上形成半导体层时等的情况,温度升高的硅基板内将形成SiO2的氧化物(析出物)。一般而言,硅基板10中所含有的氧原子浓度越高,越容易锁定位错,并提高硅基板10的强度。然而,若因先前所述的半导体层20与硅基板10的热膨胀系数不同而使氧化物周围产生应力,或因氧化物而产生冲压(punch out)位错,则较小的外部应力便会使硅基板上产生结晶轴的偏移(滑动)或缺陷,硅基板上产生翘曲。因此,在本发明的实施方式的硅基板10上,通过使氧析出核的生成延迟进行、或不产生,可抑制该氧化物的形成。其结果为,可减小硅基板10的翘曲。
具体而言,以使氧原子的浓度为4×1017cm-3以上且6×1017cm-3以下的方式,来决定以上述浓度范围含有硼原子的硅基板10的结晶方法。
图4中表示硼原子浓度为5~8×1018cm-3的硅基板中所含有的氧原子浓度与硅基板的良率的关系。在图4中,“翘曲量”为硅基板(硅晶片(wafer))主面的最高点与最低点的差值,“良率”为硅基板的翘曲量在可用于半导体装置的容许范围内的比率。良率是对于直径为6英寸的硅基板,将负侧(在图4中向下凸)的翘曲量为100μm以上的情况判定为不良。
如图4所示,在氧原子浓度为4~6×1017cm-3的硅基板中,良率为100%。与此相对,氧原子浓度为6×1017cm-3以上的硅基板的良率为50%以下。因此,硅基板10中所含有的氧原子浓度,优选为6×1017cm-3以下。
另一方面,当利用柴氏拉晶(Czochralski,CZ)法来制造硅基板10的材料即硅锭(硅晶棒)时,若硅基板10中所含有的氧原子浓度低于4×1017cm-3,则生产率下降。其原因在于,在通常所使用的硅锭的制造装置中,可精度良好地控制硅锭的氧原子浓度的该氧原子浓度的下限为4×1017cm-3左右。因此,硅基板10中所含有的氧原子浓度,优选为4×1017cm-3以上。
如上所述,通过使硅基板10所含有的氧原子浓度在4×1017cm-3以上且6×1017cm-3以下的范围内,可抑制硅基板10中氧析出核生成的进行。由此,当通过外延生长形成半导体层20并降低硅基板10的温度时,可抑制硅基板10的翘曲。再者,当由氮化物半导体所构成的半导体层20的膜厚为6μm以上时,尤其期望可抑制硅基板10的塑性变形,优选为使用本发明。
如上所述,根据本发明的实施方式的外延基板1,通过将硅基板10中所含有的氧原子浓度和硼原子浓度控制在规定范围内,可抑制由于硅基板10与半导体层20之间的应力所导致的翘曲。其结果为,在硅基板10上积层有与硅基板10的热膨胀系数不同的半导体层20而成的结构的外延基板1中,可抑制由于硅基板10的塑性变形所导致的半导体层20上的裂缝的产生。
以下,说明外延基板1的制造方法。再者,以下所述的外延基板1的制造方法为一个实例,当然可利用包含此变化例在内的除此以外的各种制造方法来实现。
利用外加磁场柴氏拉晶(Magnetic field applied Czochralski,MCZ)法等,来制造硅锭。此时,向容置多晶硅的石英坩埚中,装入规定量的硼。硼的量可调整为使所制造的硅锭中所含有的硼原子浓度为5×1018cm-3以上且6×1019cm-3以下。
又,通过使例如规定量的氧原子自石英坩埚的表面混入,将硅锭中所含有的氧原子浓度调整为4×1017cm-3以上且6×1017cm-3以下。
通过将所制造的硅锭切片,可获得所需厚度的硅基板10。
再者,通过测定硅基板10的电阻率,可确认硼原子浓度。使用例如欧文曲线(Irvin Curve),由电阻率换算硼原子浓度,保证硅基板10的特性。或,利用二次离子质谱法(secondary ion mass spectrometry,SIMS)或化学分析,来确认硼原子浓度。硅基板10的氧原子浓度,可利用例如红外线吸收法或溶气分析法(gas fusion analysis,GFA法)等来测定。
根据以上步骤,可准备一硅基板10,其以4×1017cm-3以上且6×1017cm- 3以下的浓度含有氧原子,进一步以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼原子。
其次,通过金属有机气相沉积法(metal organic chemical vapor deposition,MOCVD)等,在硅基板10上,使由具有与硅基板10不同的热膨胀系数的材料所构成的半导体层20外延生长。具体而言,在成膜装置内容纳硅基板10,向成膜装置内供给规定的原料气体,形成半导体层20。作为适合作为缓冲层21的结构,是将AlN层与GaN层交替积层而成的结构。在加热至900℃以上例如在1350℃的硅基板10上,将缓冲层21和功能层22依次积层,形成半导体层20。
例如,在使AlN层生长的工序中,将Al原料的三甲基铝(trimethylaluminum,TMA)气体与氮原料的氨(NH3)气供给至成膜装置中。又,在使AlGaN层生长的工序中,除TMA气体和氨气以外,再将Ga原料的三甲基镓(trimethyl gallium,TMG)气体供给至成膜装置中。在使GaN层生长的工序中,将TMG气体与氨气供给至成膜装置中。根据以上步骤,完成图1所示的外延基板1。
即便将硅基板10加热至例如900℃以上,以使半导体层20外延生长,通过将硅基板10中所含有的氧原子浓度和硼原子浓度控制在上述规定范围内,也可在外延基板1形成后,抑制由于硅基板10与半导体层20之间的应力所导致的翘曲的产生。因此,可防止制造出因翘曲较大而无法用于半导体装置的制造的外延基板1。
采用规定结构的半导体薄膜来作为功能层22,进一步在半导体层20上配置电极等,并将与功能层22电性连接的电极配置在外延基板1上,由此,可制造一种实现各种功能的半导体装置。
图5中表示使用外延基板1来制造高电子迁移率晶体管(high electronmobility transistor,HEMT)的一个实例。也即,图5所示的半导体装置具有功能层22,所述功能层22为将载子输运层221、和与载子输运层221形成异质接合的载子供给层222积层而成的结构。由带隙能量(band gap energy)互不相同的氮化物半导体所组成的载子输运层221与载子供给层222之间的界面上形成有异质接合面,且在异质接合面附近的载子输运层221上形成有作为电流路径(通道)的二维载气层223。为形成良好的二维载气层223且提高耐压,由氮化物半导体所组成的半导体层20的膜厚优选为6μm以上,形成有通道的载子输运层221的膜厚优选为3μm以上。
载子输运层221,是通过金属有机气相沉积法等,形成例如未添加杂质的非掺杂GaN。此处非掺杂指未故意添加杂质。
载子输运层221上所配置的载子供给层222是由氮化物半导体所构成,所述氮化物半导体,频带隙大于载子输运层221,且晶格常数小于载子输运层221。作为载子供给层222,可采用非掺杂的AlxGa1-xN。
载子供给层222,是通过金属有机气相沉积法等,形成于载子输运层221上。由于载子供给层222与载子输运层221的晶格常数不同,因此,晶格应变导致产生压电极化(piezoelectric polarization)。因该压电极化与载子供给层222的结晶所具有的自发极化(spontaneous polarization),异质接合附近的载子输运层221中将产生高密度的载子,形成二维载气层223。
如图5所示,于功能层22上,配置有源极(source)电极31、漏极(drain)电极32与栅极(gate)电极33。源极电极31和漏极电极32,是由可与功能层22低电阻接触(欧姆接触)的金属所形成。源极电极31和漏极电极32可采用例如铝(Al)、钛(Ti)等。或以Ti与Al的积层体的形式,来形成源极电极31和漏极电极32。配置于源极电极31与漏极电极32之间的栅极电极33,可采用例如镍金(NiAu)等。
在上述中,示出使用外延基板1的半导体装置为高电子迁移率晶体管(HEMT)的一个实例,但也可使用外延基板1,来形成金属绝缘体半导体场效晶体管(metal-insulator-semiconductor field effect transistor,MISFET)或纵型的场效晶体管(FET)等其它结构的晶体管。
又,为了使用外延基板1来实现肖特基势垒二极管(schottky-barrier diode,SBD),可采用图6所示的结构。即,与HEMT的情况同样地,利用例如由GaN膜所构成的载子输运层221与由AlGaN膜所构成的载子供给层222,来构成功能层22。而且,在功能层22上,将阳极电极41与阴极电极42彼此相隔离地配置。阳极电极41与功能层22之间形成有肖特基接合,阴极电极42与功能层22之间形成有欧姆接合。在图6所示的SBD中,经由二维载气层223,在阳极电极41与阴极电极42之间流经电流。
又,也可使用外延基板1,来制造发光二极管(light emitting diode,LED)等发光装置。图7所示的发光装置,是将积层有n型包覆层225、有源层226及p型包覆层227的双异质接合结构的功能层22配置在缓冲层21上的一例。
n型包覆层225,为掺杂有例如n型杂质的GaN膜等。如图7所示,n型包覆层225上连接有n侧电极51,电子自发光装置外部的负电源供给至n侧电极51。由此,自n型包覆层225向有源层226供给电子。
p型包覆层227,为掺杂有例如p型杂质的AlGaN膜。p型包覆层227上连接有p侧电极52,正电孔(空穴)自发光装置外部的正电源供给至p侧电极52。由此,正电孔自p型包覆层227供给至有源层226。
有源层226,为例如非掺杂的InGaN膜、或掺杂有p型或n型导电型杂质的氮化物半导体薄膜。由n型包覆层225所供给的电子与由p型包覆层227所供给的正电孔在有源层226再次结合,并产生光。再者,作为有源层226,也可采用多量子阱(multiple quantum well,MQW)结构,也就是由障壁层与带隙小于该障壁层的阱层交替配置而成。该MQW结构,为例如由Alx1Ga1 -x1-y1Iny1N(0.5<x1≤1、0≤y1<1、0<x1+y1≤1)构成的氮化物半导体层、与由Alx2Ga1-x2-y2Iny2N(0.01<x2<0.5、0≤y2<1、0<x2+y2≤l)所构成的氮化物半导体层的积层结构。
再者,在将掺杂有硼的p型硅基板10作为电流路径的一部分使用的半导体装置的情况下,本发明的实施方式的外延基板1尤其有效。也就是说,通过在需掺杂硼以便带有导电性的硅基板10中,适当设定氧原子浓度,可抑制硅基板10的翘曲。由此,也可降低硅基板10的电阻。
例如图8所示,可使用外延基板1,制造一种将硅基板10作为电流路径的一部分使用的发光装置。在图8所示的发光装置中,在掺杂有硼的硅基板10的一个主面上配置有半导体层20,在另一个主面上配置有n侧电极51。正电孔(空穴)自半导体层20的p型包覆层227上所配置的p侧电极52,供给至p型包覆层227。电子自硅基板10上所配置的n侧电极51,经由硅基板10和缓冲层21,供给至n型包覆层225。
如上所述,通过使用外延基板1,可制造一种半导体装置,其具有裂缝的产生得以被抑制的半导体层20,且实现各种功能。
(其它实施方式)
如上所述,本发明是利用实施方式来加以记载,但应理解为,构成此部分所公开的论述和附图并非用以限定本发明。根据此公开,本领域技术人员可知悉各种代替实施方式、实施例及运用技术。
例如,上述已示出半导体层20是由缓冲层21与功能层22的积层体所组成的一个实例,但半导体层20也可为并不具有缓冲层21的结构。又,也可于功能层20上设置公知的顶盖层(cap layer)或分隔层(spacer layer)等。
如此,本发明当然包含此处未记载的各种实施方式等。因此,根据上述说明,本发明的技术范围仅受权利要求书中的发明特定事项所规定。
Claims (7)
1.一种外延基板,其特征在于,其具备:
硅基板,该硅基板以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧原子,并且以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼原子;及,
半导体层,该半导体层配置于前述硅基板上,并且由具有与前述硅基板不同的热膨胀系数的材料所构成。
2.如权利要求1所述的外延基板,其中,前述半导体层是由氮化物半导体薄膜的积层体所构成。
3.一种半导体装置,其特征在于,其具备:
硅基板,该硅基板以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧原子,并且以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼原子;
半导体层,该半导体层配置于前述硅基板上,并且由具有与前述硅基板不同的热膨胀系数的材料所构成;及,
电极,该电极与前述半导体层电性连接。
4.如权利要求3所述的半导体装置,其中,前述半导体层是由氮化物半导体薄膜的积层体所构成。
5.一种半导体装置的制造方法,其特征在于,其包含:
准备硅基板的步骤,所述硅基板以4×1017cm-3以上且6×1017cm-3以下的浓度含有氧原子,并且以5×1018cm-3以上且6×1019cm-3以下的浓度含有硼原子;
一边加热前述硅基板一边通过外延生长法在前述硅基板上形成半导体层的步骤,所述半导体层是由具有与前述硅基板不同的热膨胀系数的材料所构成;及,
以与前述半导体层电性连接的方式来形成电极的步骤。
6.如权利要求5所述的半导体装置的制造方法,其中,形成氮化物半导体薄膜的积层体,来作为前述半导体层。
7.如权利要求5或6所述的半导体装置的制造方法,其中,在前述形成半导体层的步骤中,将前述硅基板加热至900℃以上。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012-109637 | 2012-05-11 | ||
| JP2012109637A JP2013239474A (ja) | 2012-05-11 | 2012-05-11 | エピタキシャル基板、半導体装置及び半導体装置の製造方法 |
| PCT/JP2013/002646 WO2013168371A1 (ja) | 2012-05-11 | 2013-04-19 | エピタキシャル基板、半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104303268A true CN104303268A (zh) | 2015-01-21 |
Family
ID=49550440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201380024651.8A Pending CN104303268A (zh) | 2012-05-11 | 2013-04-19 | 外延基板、半导体装置及半导体装置的制造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20150084163A1 (zh) |
| JP (1) | JP2013239474A (zh) |
| KR (1) | KR20150009965A (zh) |
| CN (1) | CN104303268A (zh) |
| DE (1) | DE112013002033T5 (zh) |
| TW (1) | TW201401338A (zh) |
| WO (1) | WO2013168371A1 (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6311480B2 (ja) * | 2014-06-24 | 2018-04-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| KR102256628B1 (ko) * | 2014-08-26 | 2021-05-26 | 엘지이노텍 주식회사 | 반도체 소자 |
| JP2017216257A (ja) * | 2014-10-14 | 2017-12-07 | シャープ株式会社 | 窒化物半導体およびそれを用いた電子デバイス |
| CN107533152B (zh) * | 2015-04-28 | 2019-11-05 | 佳里多控股公司 | 由硅材料构成的光学器件以及具有该光学器件的光学机器 |
| US9704705B2 (en) * | 2015-09-08 | 2017-07-11 | Macom Technology Solutions Holdings, Inc. | Parasitic channel mitigation via reaction with active species |
| TWI589023B (zh) * | 2016-06-27 | 2017-06-21 | 國立暨南國際大學 | 半導體裝置用基材及使用其之半導體裝置 |
| EP3686323B1 (en) * | 2017-09-22 | 2024-07-31 | Tokuyama Corporation | Group iii nitride single crystal substrate |
| JP6863423B2 (ja) * | 2019-08-06 | 2021-04-21 | 信越半導体株式会社 | 電子デバイス用基板およびその製造方法 |
| JP2024077071A (ja) * | 2022-11-28 | 2024-06-07 | 信越半導体株式会社 | ヘテロエピタキシャル用単結晶シリコン基板、エピタキシャル基板、半導体装置、及び、ヘテロエピタキシャル用単結晶シリコン基板の製造方法。 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380200A (ja) * | 1989-08-24 | 1991-04-04 | Fujitsu Ltd | 高強度シリコンウェハの製造方法 |
| JP2005158846A (ja) * | 2003-11-21 | 2005-06-16 | Sanken Electric Co Ltd | 半導体素子形成用板状基体及びその製造方法 |
| CN1708606A (zh) * | 2002-10-31 | 2005-12-14 | 小松电子金属股份有限公司 | 硅晶片的制造方法 |
| CN101675507A (zh) * | 2007-05-02 | 2010-03-17 | 硅电子股份公司 | 硅晶片及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340239A (ja) * | 1998-05-27 | 1999-12-10 | Sumitomo Metal Ind Ltd | ボロンを添加したシリコンウェーハの熱処理方法 |
| JP5504664B2 (ja) * | 2009-03-25 | 2014-05-28 | 株式会社Sumco | シリコンエピタキシャルウェーハおよびその製造方法 |
| JP5636183B2 (ja) * | 2009-11-11 | 2014-12-03 | コバレントマテリアル株式会社 | 化合物半導体基板 |
| JP2012038973A (ja) * | 2010-08-09 | 2012-02-23 | Siltronic Ag | シリコンウエハ及びその製造方法 |
| JP5439675B2 (ja) * | 2010-09-21 | 2014-03-12 | 株式会社シリコンテクノロジー | 窒化物半導体形成用基板及び窒化物半導体 |
| KR20120032329A (ko) * | 2010-09-28 | 2012-04-05 | 삼성전자주식회사 | 반도체 소자 |
-
2012
- 2012-05-11 JP JP2012109637A patent/JP2013239474A/ja active Pending
-
2013
- 2013-04-19 KR KR1020147031210A patent/KR20150009965A/ko not_active Withdrawn
- 2013-04-19 WO PCT/JP2013/002646 patent/WO2013168371A1/ja not_active Ceased
- 2013-04-19 CN CN201380024651.8A patent/CN104303268A/zh active Pending
- 2013-04-19 US US14/397,779 patent/US20150084163A1/en not_active Abandoned
- 2013-04-19 DE DE201311002033 patent/DE112013002033T5/de not_active Withdrawn
- 2013-05-01 TW TW102115614A patent/TW201401338A/zh unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380200A (ja) * | 1989-08-24 | 1991-04-04 | Fujitsu Ltd | 高強度シリコンウェハの製造方法 |
| CN1708606A (zh) * | 2002-10-31 | 2005-12-14 | 小松电子金属股份有限公司 | 硅晶片的制造方法 |
| JP2005158846A (ja) * | 2003-11-21 | 2005-06-16 | Sanken Electric Co Ltd | 半導体素子形成用板状基体及びその製造方法 |
| CN101675507A (zh) * | 2007-05-02 | 2010-03-17 | 硅电子股份公司 | 硅晶片及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013239474A (ja) | 2013-11-28 |
| TW201401338A (zh) | 2014-01-01 |
| DE112013002033T5 (de) | 2015-04-16 |
| WO2013168371A1 (ja) | 2013-11-14 |
| KR20150009965A (ko) | 2015-01-27 |
| US20150084163A1 (en) | 2015-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104303268A (zh) | 外延基板、半导体装置及半导体装置的制造方法 | |
| JP5524235B2 (ja) | 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法 | |
| CN107408511B (zh) | 化合物半导体基板 | |
| CN108140561B (zh) | 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法 | |
| US8928000B2 (en) | Nitride semiconductor wafer including different lattice constants | |
| CN102460664B (zh) | 电子器件用外延衬底及其制造方法 | |
| TWI663635B (zh) | 使用離子植入之使高電阻率氮化物緩衝層的半導體材料生長 | |
| US20140361337A1 (en) | Semiconductor Device and Method for Manufacturing Semiconductor Device | |
| EP2565906A1 (en) | Epitaxial substrate and process for producing epitaxial substrate | |
| EP2290696B1 (en) | Epitaxial substrate for semiconductor device, semiconductor device, and method of manufacturing epitaxial substrate for semiconductor device | |
| CN112701160A (zh) | 氮化镓基高电子迁移率晶体管外延片及其制备方法 | |
| US9099383B2 (en) | Semiconductor substrate and semiconductor device, and manufacturing method of semiconductor substrate | |
| JP2018117064A (ja) | 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法 | |
| EP2600393A1 (en) | Semiconductor element, hemt element, and production method for semiconductor element | |
| CN113921608B (zh) | Iii族氮化物层叠物、半导体元件和iii族氮化物层叠物的制造方法 | |
| CN113539786B (zh) | 硅基氮化镓外延结构及其制备方法 | |
| JP6205497B2 (ja) | 窒化物半導体の製造方法 | |
| KR20230090574A (ko) | 입체구조를 갖는 AlGaN/GaN 이종 접합 구조의 고전자 이동도 트랜지스터 소자 | |
| CN114420753B (zh) | HEMT器件、基于GaN衬底的HEMT外延结构及制作方法 | |
| JP2014192246A (ja) | 半導体基板およびそれを用いた半導体素子 | |
| CN213459745U (zh) | 高电子迁移率晶体管外延结构及高电子迁移率晶体管 | |
| JP2012186268A (ja) | エピタキシャル基板 | |
| CN120390423A (zh) | 高电子迁移率晶体管芯片及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150121 |