[go: up one dir, main page]

TWI712075B - 化合物半導體基板 - Google Patents

化合物半導體基板 Download PDF

Info

Publication number
TWI712075B
TWI712075B TW105102886A TW105102886A TWI712075B TW I712075 B TWI712075 B TW I712075B TW 105102886 A TW105102886 A TW 105102886A TW 105102886 A TW105102886 A TW 105102886A TW I712075 B TWI712075 B TW I712075B
Authority
TW
Taiwan
Prior art keywords
layer
gan
composite
layers
compound semiconductor
Prior art date
Application number
TW105102886A
Other languages
English (en)
Other versions
TW201707063A (zh
Inventor
深澤暁
生川満久
川村啓介
Original Assignee
日商愛沃特股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商愛沃特股份有限公司 filed Critical 日商愛沃特股份有限公司
Publication of TW201707063A publication Critical patent/TW201707063A/zh
Application granted granted Critical
Publication of TWI712075B publication Critical patent/TWI712075B/zh

Links

Images

Classifications

    • H10P14/3416—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10P14/20—
    • H10P14/24—
    • H10P14/2904—
    • H10P14/2905—
    • H10P14/2908—
    • H10P14/3208—
    • H10P14/3216—
    • H10P14/3251—
    • H10P14/3252—
    • H10P14/3254—
    • H10P14/3408—
    • H10P14/3444—
    • H10P14/3446—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本發明係提供一種可耐壓及提高結晶之品質的化合物半導體基板。
化合物半導體基板係具備Si(矽)基板、與形成於Si基板之表面的SiC(碳化矽)層、與形成於SiC層表面的AlN(氮化鋁)層、與形成於AlN層之表面的複合層、與形成於複合層之表面的GaN(氮化鎵)層。複合層係含有AlN(氮化鋁)層、與形成於AlN層之表面的GaN層。在至少1個之複合層，GaN層中之C及Fe之平均濃度係高於AlN層中之C及Fe之平均濃度。

Description

化合物半導體基板
本發明係關於化合物半導體基板，更特定為關於具備SiC(碳化矽)層的化合物半導體基板。
SiC係相較於Si(矽)而能帶間隙較大，具有高的絕緣破壞電場強度。因此，SiC係作為具有高耐壓的半導體裝置之材料而被期待。另外，3C-SiC(具有3C型之晶體結構的SiC)係因為與GaN(氮化鎵)之晶格常數接近，所以可作為用以使GaN成長的緩衝層。作為用以使GaN成長的緩衝層，在使用3C-SiC的情況，因為GaN及3C-SiC均為具有高的絕緣破壞電場強度，所以可實現更高耐壓的GaN之半導體裝置。
作為用以使SiC層成長之底板係廣泛地使用Si基板或塊狀之SiC基板。其中，SiC基板只有存在4英吋左右者，尚有難以大口徑化的問題。為了得到廉價且大口徑之SiC層係作為底板使用Si基板為理想。
於下述專利文獻1係開示一種半導體基板之製造方法，其係具備在Si基板上成膜的SiC層上，以相 較於GaN成膜溫度更高溫下將AlxInyGa1-x-yN層(0<x≦1，0≦y≦1，x+y≦1)成膜，之後以GaN成膜溫度將GaN成膜的第1步驟、與以相較於GaN成膜溫度更低溫下將AlxInyGa1-x-yN層(0<x≦1，0≦y≦1，x+y≦1)成膜，之後以GaN成膜溫度將GaN成膜的第2步驟。
於下述專利文獻2~4，開示以改善含有氮化物半導體層的半導體裝置之耐壓作為目的，於氮化物半導體層摻雜C(碳)等的方法。亦即，於下述專利文獻2中，開示一種化合物半導體基板，其於Si單晶基板上，將C以1×1018~1×1021原子/cm3含有的AlxGa1-xN單晶層(0.6≦x≦1.0)、與C以1×1017~1×1021原子/cm3含有的AlyGa1-yN單晶層(0.1≦y≦0.5)依序交互重覆層積的多層緩衝層、與由C含有濃度為5×1017原子/cm3以下的電子行走層、與電子供給層所構成的氮化物活性層予以依序堆積。AlxGa1-xN單晶層與AlyGa1-yN單晶層之C含有濃度係由基板側向活性層側減少。
於下述專利文獻3，開示具備基板、與含有AlxGa1-xN層(0≦x≦0.05)、與AlyGa1-yN層(0<y≦1，而且x<y)之交互層，與基板上之緩衝層的氮化物半導體晶圓。在交互層，僅AlyGa1-yN層含有受體。
更進一步於下述專利文獻4，開示一種氮化物半導體元件，具備基座基板、與形成於基座基板之上方的緩衝層、與形成於緩衝層上的活性層、與形成於活性層之上方的至少2個電極。緩衝層係具有1層以上之含有晶格 常數相異的複數之氮化物半導體層的複合層，複合層之至少1層係於複數之氮化物半導體層之中晶格常數最大的氮化物半導體層之載子區域中，有意圖地摻雜事先決定濃度之碳原子及事先決定濃度之氧原子。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2013-179121號公報
[專利文獻2]日本特開2011-82494號公報
[專利文獻3]日本特開2014-49674號公報
[專利文獻4]日本特開2013-69714號公報
在製作使用了GaN的半導體裝置時，作為開始基板(底板)使用了Si基板的情況，起因於GaN與Si之晶格常數及熱膨脹係數之差為大，容易發生基板之彎曲或向GaN層之龜裂。於是，以專利文獻1之技術之方式，藉由將SiC層及AlxInyGa1-x-yN層作為緩衝層使用，緩和GaN與Si之晶格常數或熱膨脹係數，可抑制基板之彎曲或向GaN層之龜裂。另一方面，於專利文獻1之技術，有耐壓低的問題。
另外，以專利文獻2~4之技術之方式，將改 善耐壓作為目的，於氮化物半導體層摻雜C等的情況，有因摻雜的C而氮化物半導體層之結晶之品質惡化的問題。
本發明係為了解決上述課題而為者，其目的為提供一種可耐壓及提高結晶之品質的化合物半導體基板。
根據本發明之一之局面的化合物半導體基板，具備Si基板或SOI(Silicon On Insulator絕緣層上覆矽)基板、與形成於前述基板之表面的SiC層、與形成於前述SiC層之表面的AlaInbGa1-a-bN層(0<a≦1，0≦b<1，0≦1-a-b<1，a>b，a>1-a-b)、與形成於前述AlaInbGa1-a-bN層之表面的複合層、與形成於前述複合層表面的前述AlcIndGa1-c-dN層(0≦c≦0.3，0≦d≦0.4，c<a，1-a-b<1-c-d)，前述複合層係含有AlvInwGa1-v-wN層(0≦v≦0.3，0≦w≦0.4，v<a，1-a-b<1-v-w)與形成於前述AlvInwGa1-v-wN層之表面的AlxInyGa1-x-yN層(v<x≦1，0≦y<1，0≦1-x-y<1，1-x-y<1-v-w，c<x，1-x-y<1-c-d，x>y，x>1-x-y)，在至少1個之前述複合層中，前述AlvInwGa1-v-wN層中之C及Fe之平均濃度係高於前述AlxInyGa1-x-yN層中之C及Fe之平均濃度。
在上述化合物半導體基板，理想中複合層係1層以上9層以下。
在上述化合物半導體基板中，理想係複合層 為複數，在複數之複合層之中至少在1個複合層的AlvInwGa1-v-wN層含有C。
在上述化合物半導體基板，理想係在複數之複合層的AlvInwGa1-v-wN層之各自之C及Fe之平均濃度，是由最接近SiC層的AlvInwGa1-v-wN層，朝向對SiC層最遠的AlvInwGa1-v-wN層而減少。
在上述化合物半導體基板，理想中複數之複合層係3層以上6層以下。
在上述化合物半導體基板，理想係在複數之複合層的AlvInwGa1-v-wN層之Al、In及Ga之各自之組成比，與其他之AlvInwGa1-v-wN層之Al、In及Ga之各自之組成比為互異，在複數之複合層的AlxInyGa1-x-yN層之Al、In及Ga之各自之組成比，與其他之AlxInyGa1-x-yN層之Al、In及Ga之各自之組成比為互異。
在上述化合物半導體基板，理想為在至少1個複合層的AlvInwGa1-v-wN層中之C及Fe之平均濃度係1×1018原子/cm3以上1×1020原子/cm3以下。
在上述化合物半導體基板，理想為在至少1個複合層的AlvInwGa1-v-wN層中之C及Fe之平均濃度係3×1018原子/cm3以上1×1019原子/cm3以下。
在上述化合物半導體基板，理想為在至少1個複合層的AlvInwGa1-v-wN層之內部之C及Fe之濃度係在由接近SiC層側朝向遠離SiC層側的方向上變化。
在上述化合物半導體基板中，理想為在至少1 個複合層的AlvInwGa1-v-wN層係包含第1之層、與形成於第1之層之表面的第2之層、與形成於第2之層之表面的第3之層，第2之層中之C及Fe之平均濃度係高於第1之層中之C及Fe之平均濃度及第3之層中之C及Fe之平均濃度。
在上述化合物半導體基板中，理想為AlvInwGa1-v-wN層係AlvGa1-vN層(0≦v≦0.3，v<a，1-a-b<1-v)，AlxInyGa1-x-yN層係AlxGa1-xN層(v<x≦1，0<x≦1，1-x<1-v，c<x，1-x<1-c-d，x>1-x)。
在上述化合物半導體基板中，理想為AlvInwGa1-v-wN層係GaN層，AlxInyGa1-x-yN層係AlN層。
在上述化合物半導體基板中，理想為更具備形成於AlcIndGa1-c-dN層之表面側的第1及第2電極，流過第1之電極與第2之電極之間的電流之大小係相依於第1之電極與第2之電極之間的電壓。
如藉由本發明，則可提供可耐壓及提高結晶之品質的化合物半導體基板。
1‧‧‧Si(矽)基板或SOI(Silicon On Insulator絕緣層上覆矽)基板
2‧‧‧SiC層
3、5、5a、5b、5c‧‧‧AlN(氮化鋁)層
4、4a、4b、4c、7‧‧‧GaN(氮化鎵)層
6、6a、6b、6c‧‧‧複合層
8‧‧‧AlGaN(氮化鋁鎵)層
11‧‧‧源極電極
12‧‧‧汲極電極
13:閘極電極
21:Si基板
22:SiO2(氧化矽)層
23:SOI層
31:第1之層
32:第2之層
33:第3之層
[第1圖]表示在本發明之第1之實施形態的化合物 半導體基板之構成的剖面圖。
[第2圖]表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第1之例的線圖。
[第3圖]表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第2之例的線圖。
[第4圖]表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第3之例的線圖。
[第5圖]表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第4之例的線圖。
[第6圖]表示在本發明之第2之實施形態的化合物半導體基板之構成的剖面圖。
以下，關於本發明之實施形態，根據圖面來說明。在以下之說明，所謂構成化合物半導體基板的各層之「表面」係指圖中上側之面，所謂「裏面」係指圖中下側之面。另外，所謂「表面側」係含有與「表面」接觸的位置、和與「表面」係隔開距離的圖中上側之位置的位置的意思。所謂「裏面側」係含有與「裏面」接觸的位置、和與「裏面」係隔開距離的圖中下側之位置的意思。
[第1之實施形態]
第1圖係表示在本發明之第1之實施形態的化合物半導體基板之構成的剖面圖。
參照第1圖，在本實施形態的化合物半導體基板係含有HEMT(High Electron Mobility Transistor高電子遷移率電晶體)。化合物半導體基板係具備Si基板1、與SiC層2、與AlN層3、與複合層6a、6b及6c、與GaN層7、與AlGaN層8、與源極電極11、與汲極電極12(第1及第2之電極之一例)、與閘極電極13。
Si基板1係以無摻雜之Si而形成。於Si基板1之表面係(111)面露出。尚，Si基板1係亦可具有p型或n型之導電型。於Si基板1之表面，亦可露出(100)面或(110)面。
SiC層2係形成於Si基板1之表面。SiC層2係藉由3C-SiC、4H-SiC或6H-SiC等而形成。特別是，在SiC層2為於Si基板1之表面磊晶成長的情況，一般而言，SiC層2係藉由3C-SiC而形成。
SiC層2係亦可於以將Si基板1之表面碳化而得到的SiC而成的底層上，使用MBE(Molecular Beam Epitaxy分子束磊晶)法、CVD(Chemical Vapor Deposition化學氣相沉積)法、或LPE(Liquid Phase Epitaxy液相磊晶)法等，使SiC以同質磊晶成長而形成。SiC層2係亦可僅由碳化Si基板1之表面而形成。更 進一步，SiC層2係亦可於Si基板1之表面(或挾持緩衝層)進行異質磊晶成長而形成。
尚，SiC層2亦可為n型化或p型化。作為p型化SiC層2的不純物(摻雜物)，例如可使用B(硼)、Al(鋁)、Ga(鎵)及In(銦)之中至少1種者。作為n型化SiC層2的不純物，例如可使用N(氮)、P(磷)及As(砷)之中至少1種者。尚，為了控制p型及n型之載子濃度，所以亦可摻雜V(釩)等之過渡元素。
AlN層3係形成於SiC層2之表面。AlN層3係實現作為緩和SiC層2與GaN層4之晶格常數之差的緩衝層之機能。AlN層3係例如使用MOCVD(Metal Organic Chemical Vapor Deposition有機金屬化學氣相沈積)法而形成。AlN層3之成長溫度係例如設為1100℃以上1300℃以下。此時，作為Al源氣體，例如可使用TMA(Tri Methyl Aluminium三甲基鋁)、或TEA(Tri Ethyl Aluminium三乙基鋁)等。作為N源氣體，例如可使用NH3(氨)。AlN層3之厚度係10nm以上500nm以下為理想。
尚，AlN層3係亦可藉由將Al原子之一部分以In原子及Ga原子之中至少任一方取代(但是，In之組成比係不高於Al之組成比)，作為AlaInbGa1-a-bN層(0<a≦1，0≦b<1，0≦1-a-b<1，a>b，a>1-a-b)。另外，AlN層3係亦可藉由將Al原子之一部分以Ga原子取 代，作為AlaGa1-aN層(0<a≦1，a>1-a)。但是，為了確保GaN層4之結晶之品質，AlaInbGa1-a-bN層係AlN層(不將Al原子以In原子及Ga原子取代)為理想。
複合層6a、6b及6c各自係以此順序形成於SiC層2之表面。複合層6a、6b及6c各自係均含有GaN層與AlN層。複合層6a之GaN層4a係形成於AlN層3之表面。複合層6a之AlN層5a係形成於GaN層4a之表面。複合層6b之GaN層4b係形成於AlN層5a之表面。複合層6b之AlN層5b係形成於GaN層4b之表面。複合層6c之GaN層4c係形成於AlN層5b之表面。複合層6c之AlN層5c係形成於GaN層4c之表面。
以下，有將GaN層4a、4b及4c之中任意者記為GaN層4，有將AlN層5a、5b及5c之中任意者記為AlN層5，有將複合層6a、6b及6c之中任意者記為複合層6。化合物半導體基板係具備至少1個複合層6即可。化合物半導體基板係理想為具備1層以上9層以下，較理想為具備複數(2層以上9層以下)，更理想為具備3層以上6層以下之複合層。
GaN層4之厚度係50nm以上5μm以下為理想。由此，可抑制基板之彎曲而且可得到高品質的GaN層。
GaN層4a係例如使用MOCVD法，用以下之方法形成。一開始，以藉由GaN結晶所生的三維核成為特定的密度之方式來形成。接著，以低於AlN層5之成長 溫度的溫度，使藉由GaN結晶所生的三維核進行橫方向成長而設為連續的GaN單結晶膜。此時，作為Ga源氣體，例如可使用TMG(Tri Methyl Gallium三甲基鎵)、或TEG(Tri Ethyl Gallium三乙基鎵)等。作為N源氣體，例如可使用NH3。
更進一步，GaN層4b及4c(GaN層4a以外之GaN層)各自係例如使用MOCVD法，用以下之方法形成。以低於AlN層5之成長溫度的溫度使二維核成長(同調成長)而形成連續的GaN單結晶膜。此時，作為Ga源氣體，例如可使用TMG或TEG等。作為N源氣體，例如可使用NH3。
在使三維核形成的步驟、使以GaN結晶所生的三維核於橫方向成長的步驟及二維核成長步驟的處理溫度(GaN層4之成長溫度)係高於AlN層5之成長溫度的溫度。GaN層4之成長溫度係例如設為900℃以上1200℃以下。
尚，GaN層4係亦可藉由將Ga原子之一部分以Al原子及In原子之中至少任一方取代，設為AlvInwGa1-v-wN層(0≦v≦0.3，0≦w≦0.4，v<a，1-a-b<1-v-w)。另外，GaN層4係亦可藉由將Ga原子之一部分以Al原子取代，作為AlvGa1-vN層(0≦v≦0.3，v<a，1-a-b<1-v)。但是，為了確保GaN層4之結晶之品質，AlvInwGa1-v-wN層係GaN層(不將Ga原子以Al原子及In原子取代)為理想。
AlN層5係發揮抑制彎曲之發生的機能。另外，在AlN層5係被2個GaN層4挾持的情況係發揮緩和2個GaN層4之間之應力的機能。AlN層5係例如使用MOCVD法而形成。AlN層5之成長溫度係低於AlN層3之成長溫度，例如設為800℃以上1200℃以下。此時，作為Al源氣體，例如可使用TMA或TEA等。作為N源氣體，例如可使用NH3。AlN層5之厚度係10nm以上500nm以下為理想。由此，可降低形成於AlN層5內的差排，可將GaN層4之結晶之品質設為良好。除此之外，可縮短在AlN層5之形成所需的時間。
尚，AlN層5係亦可藉由將Al原子之一部分以In原子及Ga原子之中至少任一方取代(但是，In之組成比係不高於Al之組成比)，作為AlxInyGa1-x-yN層(v<x≦1，0≦y<1，0≦1-x-y<1，1-x-y<1-v-w，c<x，1-x-y<1-c-d，x>y，x>1-x-y)。另外，AlN層5係亦可藉由將Al原子之一部分以Ga原子取代，設為AlxGa1-xN層(v<x≦1，0<x≦1，1-x<1-v，c<x，1-x<1-c-d)。但是，為了確保GaN層4之結晶之品質，AlxInyGa1-x-yN層係AlN層(不將Al原子以In原子及Ga原子取代)為理想。
在GaN層4為AlvInwGa1-v-wN層，AlN層5為AlxInyGa1-x-yN層的情況，AlxInyGa1-x-yN層之Al之組成比係高於AlvInwGa1-v-wN層之Al之組成比(也就是v<x)，AlxInyGa1-x-yN層之Ga之組成比係低於AlvInwGa1-v-wN層之 Ga之組成比(也就是1-x-y<1-v-w)。
AlN與GaN係晶格常數非常接近，AlN之晶格常數係小於GaN之晶格常數。若AlN層係將GaN層作為基底而形成，則AlN層係不承繼基底之GaN層之晶體結構，於AlN層與GaN層之界面產生滑動。另一方面，若GaN層將AlN層作為基底而形成，則GaN層係相對於基底之AlN層而同調地成長，受到AlN層內之晶格常數之影響而於GaN層內係壓縮應力產生作用。其結果，可抑制向GaN層之龜裂或彎曲之發生。除此之外，於SiC層2之表面，藉由以上述之成長條件各自形成AlN層3、GaN層4及AlN層5，可提高GaN層4及AlN層5之結晶之品質。
在至少1個之複合層6，GaN層4中之C及Fe之平均濃度係高於AlN層5中之C及Fe之平均濃度。
在至少1個複合層6的GaN層4之C及Fe之平均濃度係1×1018原子/cm3以上為理想，3×1018原子/cm3以上為較理想，5×1018原子/cm3以上為較理想。由此，可使GaN層4阻抗大幅增加，可提高耐壓。另一方面，在至少1個複合層6的GaN層4之C及Fe之平均濃度係1×1020原子/cm3以下為理想，1×1019原子/cm3以下為較理想。由此，可抑制GaN層4之結晶品質之低下。在至少1個複合層6的GaN層4係含有C為理想。
所謂C及Fe之平均濃度係在層內的Si基板1之表面之法線方向(深度方向)之C及Fe之合計之濃度 分布之平均值。在層內的Si基板1之表面之法線方向之C及Fe之濃度分布係可使用SIMS(Secondary Ion Mass Spectrometry二次離子質譜法)而測定。
C係例如以以下之方法而被摻雜於GaN層4。在使用MOCVD法而形成積極地摻雜了C的GaN層4的情況，以採用與成膜不積極地摻雜C的GaN層的情況相異的成膜溫度及成膜壓力，含有於Ga之有機金屬的C被摻雜於GaN層4。另外，藉由於進行MOCVD的腔室內導入有機氣體，C亦可被摻雜於GaN層4。更進一步，C離子亦可被注入GaN層4。
Fe係例如以以下之方法而被摻雜於GaN層4。在使用MOCVD法而形成GaN層4的情況，藉由於進行MOCVD的腔室內導入Fe之有機金屬，Fe可被摻雜於GaN層4。另外，Fe離子亦可被注入GaN層4。
尚，O(氧)係因為對GaN層之結晶之品質帶來不良影響，所以GaN層4係不含有O為理想。
GaN層7係形成於複合層6c之表面。於GaN層7係未導入不純物，GaN層7係成為HEMT之電子行走層。GaN層7係以與GaN層5相同的方法形成。
AlGaN層8係形成於GaN層7之表面。AlGaN層8係具有n型之導電型，成為HEMT之障壁層。AlGaN層8係例如藉由MOCVD法等而形成。
源極電極11、汲極電極12及閘極電極13各自係於AlGaN層8之表面互相空出間隔而形成。源極電 極11及汲極電極12各自係於AlGaN層8進行歐姆接觸。閘極電極13係於AlGaN層8進行蕭特基接觸。源極電極11及汲極電極12各自係例如具有從AlGaN層8側依序層積Ti(鈦)層及Al(鋁)層的構造。閘極電極13係例如具有從AlGaN層8側依序層積Ni(鎳)層及Au(金)層的構造。源極電極11、汲極電極12及閘極電極13各自係例如藉由蒸鍍法、MOCVD法或濺鍍法等而形成。
本實施形態之HEMT係如以下方式動作。起因於GaN層7與AlGaN層8之能隙之差，在AlGaN層8產生的電子係聚集在GaN層7中的與AlGaN層8之異質接合界面，形成2次元電子氣體。隨著2次元電子氣體之形成，AlGaN層8內係由與GaN層7之異質接合界面延伸向第1圖中上方向的空乏層、和由與閘極電極13之接合界面延伸於第1圖中下方向的空乏層而完全地空乏層化。
在源極電極11被保持於接地電位的狀態，若於閘極電極13及汲極電極12各自施加正電壓，則因電場效果而2次元電子氣體之濃度變高，由汲極電極12向源極電極11流過電流。
如藉由本實施形態之化合物半導體基板，則藉由於SiC層2之表面形成AlN層3，於AlN層3之表面形成GaN層4，可提高GaN層4之結晶之品質。另外，在至少1個複合層6因為GaN層4中之C及Fe之平均濃 度高，所以GaN層4之電氣阻抗增加，可提高化合物半導體基板之耐壓。更進一步，在至少1個複合層6因為AlN層5中之C及Fe之平均濃度低，所以可提高形成於該表面的GaN層4之結晶之品質。亦即，若AlN層5中之C及Fe之平均濃度高，則AlN層5之表面之平滑性惡化，壓縮力成為不作用於形成在AlN層5表面的GaN層4。該結果，於形成在AlN層5之表面的GaN層4變得容易產生龜裂或彎曲。向GaN層4產生龜裂或彎曲係招致相較於GaN層4而形成於更表面側的各層之品質低下。為了確保AlN層5表面之平滑性，有必要將AlN層5中之C及Fe之平均濃度儘可能降低。
尚，AlN層係相較於GaN層而電氣阻抗較高，所以即使向AlN層積極地摻雜C或Fe，提高耐壓的效果亦小。因此，不向AlN層3層積極地摻雜C或Fe為理想。
接著，說明關於複合層中之C及Fe之濃度分布之例。
第2圖係表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第1之例的線圖。
參照第2圖，在本例係在全部之複合層6a、6b及6c各自，GaN層4a、4b及4c之各自之層中之C及Fe之平均濃度為高於AlN層5a、5b及5c之各自之層中之C及Fe之平均濃度。在GaN層4a、4b及4c之各自之 內部的C及Fe之濃度係無關於由Si基板1之表面之距離而為一定值(濃度C1)。GaN層4a、4b及4c之各自之層中之C及Fe之平均濃度均為濃度C1。在AlN層5a、5b及5c之各自的C及Fe之濃度係無關於由Si基板1之表面之距離而為一定值(濃度C11)。AlN層5a、5b及5c之各自之層中之C及Fe之平均濃度均為濃度C11(<C1)。
如藉由本例，可形成C及Fe之濃度分布為均勻的複合層。
第3圖係表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第2之例的線圖。
參照第3圖，在本例係在複合層6a、6b各自，GaN層4a、4b及4c之各自之層中之C及Fe之平均濃度為高於AlN層5a、5b之各自之層中之C及Fe之平均濃度。另一方面，在複合層6c，GaN層4c中之C及Fe之平均濃度係低於AlN層5c中之C及Fe之平均濃度。在GaN層4a、4b及4c之各自之內部的C及Fe之濃度係無關於由Si基板1之表面之距離而為一定值。在AlN層5a、5b及5c之各自的C及Fe之濃度係無關於由Si基板1之表面之距離而為一定值(濃度C11)。AlN層5a、5b及5c之各自之層中之C及Fe之平均濃度均為濃度C11(C3<C11<C2)。
GaN層4a、4b及4c之各自之C及Fe之平均 濃度係由最接近SiC層2的GaN層4a開始，由SiC層2朝向最遠的GaN層4c而減少。具體而言，GaN層4a之C及Fe之平均濃度為濃度C1。GaN層4b之C及Fe之平均濃度為濃度C2(<C1)。GaN層4c之C及Fe之平均濃度為濃度C3(<C2)。
如藉由本例，則接近SiC層2的GaN層4(主要是GaN層4a)係起到提高耐壓的作用，遠離SiC層2的GaN層4(主要是GaN層4c)係起到提高GaN層4之結晶之品質的作用。此結果，可有效地提高耐壓及結晶之品質雙方。
尚，AlN層5a、5b及5c之各自之C及Fe之平均濃度，亦可由最接近SiC層2的AlN層5a開始，由SiC層2朝向最遠的AlN層5c而減少。
第4圖係表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第3之例的線圖。
參照第4圖，在本例中於GaN層4a、4b及4c之各自之內部的C及Fe之濃度係由裏面側(接近Si基板1側)，朝向表面側(遠離Si基板1側)而變化。具體而言，GaN層4a內之C及Fe之濃度係由裏面側朝向表面側而由濃度C1A減少至濃度C1B(<C1<C1A)。GaN層4b內之C及Fe之濃度係由裏面側朝向表面側而由濃度C2A減少至濃度C2B(<C2<C2A)。GaN層4c內之C及Fe之濃度係由裏面側朝向表面側而由濃度C3A減少至濃 度C3B(<C3<C3A)。
GaN層4a、4b及4c之各自之C及Fe之平均濃度係由最接近SiC層2的GaN層4a開始，由SiC層2朝向最遠的GaN層4d而減少。具體而言，GaN層4a之C及Fe之平均濃度為濃度C1。GaN層4b之C及Fe之平均濃度為濃度C2(<C1)。GaN層4c之C及Fe之平均濃度為濃度C3(<C2)。在AlN層5a、5b及5c之各自的C及Fe之濃度係無關於由Si基板1之表面之距離而為一定值(濃度C11)。AlN層5a、5b及5c之各自之層中之C及Fe之平均濃度均為濃度C11(C3<C11<C2)。
如藉由本例，則可與第2例得到相同的效果，同時可將GaN層4之內部之C及Fe之濃度分布設為有變動者。
尚，於AlN層5a、5b及5c之各自之內部的C及Fe之濃度，亦可由裏面側(接近Si基板1側)，朝向表面側(遠離Si基板1側)而變化。
第5圖係表示在本發明之第1之實施形態的化合物半導體基板，由Si基板表面之距離與複合層中之C及Fe之濃度之關係之第4之例的線圖。尚，在第5圖中係僅摘錄GaN層4a內之C及Fe之濃度分布。
參照第5圖，在本例中，GaN層4a係以C及Fe之濃度相異的複數之層而構成。GaN層4a係含有第1之層31、第2之層32與第3之層33。第2之層32係形成於第1之層31之表面。第3之層33係形成於第2之層 32之表面。第1之層31、第2之層32及第3之層33之各自之內部之C及Fe之濃度係無關於由Si基板1之表面之距離而為一定值。第2之層32之C及Fe之平均濃度為濃度C4。第1之層31及第3之層33之各自之C及Fe之平均濃度係濃度C5(<C4)。GaN層4a之C及Fe之平均濃度係C1(C5<C1<C4，C11<C1)。
如藉由本例，第2之層32係實現提高耐壓的作用，第1之層31及第3之層各自係實現將與AlN層3及5a之各自之界面平坦化的作用。其結果，有效地提高耐壓及結晶之品質雙方，同時可有效地抑制彎曲及龜裂發生。
尚，在本例中GaN層4b及4c各自係可與GaN層4a之內部之C及Fe之濃度分布具有同樣的C及Fe之濃度分布，亦可與GaN層4a之內部之C及Fe之濃度分布具有相異的C及Fe之濃度分布。AlN層5係與GaN層4a相同，亦可以C及Fe之濃度相異的複數之層而形成。
[第2之實施形態]
第6圖係表示在本發明之第2之實施形態的化合物半導體基板之構成的剖面圖。
參照第6圖，在本實施形態的化合物半導體基板係取代Si基板而具備SOI基板1之點，與第1之實施形態的化合物半導體基板不同。所謂SOI基板係形成於 絕緣膜上的單晶Si之基板。SOI基板1係含有Si基板21、SiO2(二氧化矽)層22、與SOI層23。於Si基板21之表面係形成有SiO2層22。於SiO2層22之表面係形成由Si而構成的SOI層23。SOI基板1係以任意之方法製作。
在本實施形態的化合物半導體基板之上述以外之構成、或複合層中之C及Fe之濃度分布等係因為與第1之實施形態的化合物半導體基板之情況相同，所以於同一之構件係附上同一符號，不重複該說明。
如藉由本實施形態，則作為SiC層2之基底使用SOI基板1，可將化合物半導體基板之接合容量變小，可提高耐壓。
[其他]
化合物半導體基板為具備複數之複合層6，相當於在複數之複合層6各自的GaN層4的層為以AlvInwGa1-v-wN層(0≦v≦0.3，0≦w≦0.4，v<a，1-a-b<1-v-w)構成的情況，在複數之複合層6的一之AlvInwGa1-v-wN層之Al、In及Ga之各自之組成比、與其他之AlvInwGa1-v-wN層之Al、In及Ga之各自之組成比亦可相異。另外，相當於在複數之複合層6各自的AlN層5的層為以AlxInyGa1-x-yN層(v<x≦1，0≦y<1，0<x+y≦1，1-x-y<1-v-w，c<x，1-x-y<1-c-d)構成的情況，在複數之複合層6的一之AlxInyGa1-x-yN層之Al、In及Ga之各 自之組成比、與其他之AlxInyGa1-x-yN層之Al、In及Ga之各自之組成比亦可相異。
形成於化合物半導體基板的裝置係任意之裝置為佳，除了上述者以外，亦可為電晶體、LED(Light Emitting Diode發光二極體)、閘流體、或半導體雷射等。化合物半導體基板，流過形成於AlxInyGa1-x-yN層之表面側的第1之電極與第2電極之間的電流之大小，可相依於第1之電極與第2之電極之間的電壓。
上述之實施形態係應認為全部之點均為例示而不受任何限制。本發明之範圍不以上述的說明而藉由申請專利範圍表示，仍亦含有與申請專利範圍均等的意義及在範圍內之全部之變更的意旨。
1‧‧‧Si(矽)基板或SOI(Silicon On Insulator絕緣 層上覆矽)基板
2‧‧‧SiC層
3、5a、5b、5c‧‧‧AlN(氮化鋁)層
4a、4b、4c、7‧‧‧GaN(氮化鎵)層
6a、6b、6c‧‧‧複合層
8‧‧‧AlGaN(氮化鋁鎵)層
11‧‧‧源極電極
12‧‧‧汲極電極
13‧‧‧閘極電極

Claims (12)

  1. 一種化合物半導體基板，其特徵為具備Si基板或SOI(Silicon On Insulator絕緣層上覆矽)基板、與形成於前述基板之表面的SiC層、與形成於前述SiC層之表面的AlaInbGa1-a-bN層(0<a≦1，0≦b<1，0≦1-a-b<1，a>b，a>1-a-b)、與形成於前述AlaInbGa1-a-bN層之表面的複合層、與形成於前述複合層表面的AlcIndGa1-c-dN層(0≦c≦0.3，0≦d≦0.4，c<a，1-a-b<1-c-d)，前述複合層係含有AlvInwGa1-v-wN層(0≦v≦0.3，0≦w≦0.4，v<a，1-a-b<1-v-w)與形成於前述AlvInwGa1-v-wN層之表面的AlxInyGa1-x-yN層(v<x≦1，0≦y<1，0≦1-x-y<1，1-x-y<1-v-w，c<x，1-x-y<1-c-d，x>y，x>1-x-y)，在至少1個之前述複合層中，前述AlvInwGa1-v-wN層中之C及Fe之平均濃度係高於前述AlxInyGa1-x-yN層中之C及Fe之平均濃度，前述AlvInwGa1-v-wN層具有50nm以上5μm以下的厚度，前述AlxInyGa1-x-yN層具有10nm以上500nm以下的厚度，前述複合層係1層以上9層以下。
  2. 如請求項1之化合物半導體基板，其中，前述複合層為複數，在複數之前述複合層之中至少在1個前述複合層的前述AlvInwGa1-v-wN層係含有C。
  3. 如請求項2之化合物半導體基板，其中，在前述複數之複合層的前述AlvInwGa1-v-wN層之各自之C及Fe之平均濃度，是由最接近前述SiC層的前述AlvInwGa1-v-wN層，朝向對前述SiC層最遠的前述AlvInwGa1-v-wN層而減少。
  4. 如請求項2之化合物半導體基板，其中，前述複數之複合層係3層以上6層以下。
  5. 如請求項2之化合物半導體基板，其中，在前述複數之複合層的一之前述AlvInwGa1-v-wN層之Al、In及Ga之各自之組成比，與其他之前述AlvInwGa1-v-wN層之Al、In及Ga之各自之組成比為互異，在前述複數之複合層的一之前述AlxInyGa1-x-yN層之Al、In及Ga之各自之組成比，與其他之前述AlxInyGa1-x-yN層之Al、In及Ga之各自之組成比為互異。
  6. 如請求項1之化合物半導體基板，其中，在至少1個前述複合層的前述AlvInwGa1-v-wN層中之C及Fe之平均濃度係1×1018原子/cm3以上1×1020原子/cm3以下。
  7. 如請求項6之化合物半導體基板，其中，在至少1個前述複合層的前述AlvInwGa1-v-wN層中之C及Fe之平均濃度係3×1018原子/cm3以上1×1019原子/cm3以下。
  8. 如請求項1之化合物半導體基板，其中，在至少1個前述複合層的前述AlvInwGa1-v-wN層之內部之C及Fe之濃度係在由接近前述SiC層側朝向遠離前述SiC層側的方向上變化。
  9. 如請求項1之化合物半導體基板，其中，在至少1個前述複合層的前述AlvInwGa1-v-wN層係包含第1之層、與形成於前述第1之層之表面的第2之層、與形成於前述第2之層之表面的第3之層，前述第2之層中之C及Fe之平均濃度係高於前述第1之層中之C及Fe之平均濃度及前述第3之層中之C及Fe之平均濃度。
  10. 如請求項1之化合物半導體基板，其中，前述AlvInwGa1-v-wN層係AlvGa1-vN層(0≦v≦0.3，v<a，1-a-b<1-v)，前述AlxInyGa1-x-yN層係AlxGa1-xN層(v<x≦1，0<x≦1，1-x<1-v，c<x，1-x<1-c-d，x>1-x)。
  11. 如請求項10之化合物半導體基板，其中，前述AlvInwGa1-v-wN層係GaN層，前述AlxInyGa1-x-yN層係AlN層。
  12. 如請求項1之化合物半導體基板，其中，更具備形成於前述AlcIndGa1-c-dN層之表面側的第1及第2電極，流過前述第1之電極與前述第2之電極之間的電流之大小係相依於前述第1之電極與前述第2之電極之間的電壓。
TW105102886A 2015-03-09 2016-01-29 化合物半導體基板 TWI712075B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-046375 2015-03-09
JP2015046375A JP6473017B2 (ja) 2015-03-09 2015-03-09 化合物半導体基板

Publications (2)

Publication Number Publication Date
TW201707063A TW201707063A (zh) 2017-02-16
TWI712075B true TWI712075B (zh) 2020-12-01

Family

ID=56880187

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105102886A TWI712075B (zh) 2015-03-09 2016-01-29 化合物半導體基板

Country Status (7)

Country Link
US (1) US10186421B2 (zh)
EP (1) EP3270409A4 (zh)
JP (1) JP6473017B2 (zh)
KR (1) KR102573938B1 (zh)
CN (1) CN107408511B (zh)
TW (1) TWI712075B (zh)
WO (1) WO2016143381A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6925117B2 (ja) 2016-11-18 2021-08-25 エア・ウォーター株式会社 化合物半導体基板の製造方法および化合物半導体基板
JP6781095B2 (ja) 2017-03-31 2020-11-04 エア・ウォーター株式会社 化合物半導体基板
JP6692334B2 (ja) 2017-09-20 2020-05-13 株式会社東芝 半導体基板及び半導体装置
JP6812333B2 (ja) * 2017-12-08 2021-01-13 エア・ウォーター株式会社 化合物半導体基板
EP3503163A1 (en) * 2017-12-21 2019-06-26 EpiGan NV A method for forming a silicon carbide film onto a silicon substrate
JP6898222B2 (ja) * 2017-12-27 2021-07-07 エア・ウォーター株式会社 化合物半導体基板
JP2020098829A (ja) * 2018-12-17 2020-06-25 株式会社ナノマテリアル研究所 パワーデバイスの製造方法およびそれにより製造されるパワーデバイス
JP7158272B2 (ja) 2018-12-25 2022-10-21 エア・ウォーター株式会社 化合物半導体基板
JP2020113693A (ja) * 2019-01-16 2020-07-27 エア・ウォーター株式会社 化合物半導体基板
WO2020155096A1 (zh) 2019-02-01 2020-08-06 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
WO2020161791A1 (ja) * 2019-02-05 2020-08-13 三菱電機株式会社 半導体装置および半導体装置の製造方法
DE112019007835T5 (de) * 2019-10-23 2022-07-07 Mitsubishi Electric Corporation Halbleiter-Wafer und Verfahren zu dessen Herstellung
US12274082B2 (en) 2021-04-12 2025-04-08 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12317532B2 (en) 2021-04-12 2025-05-27 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12148713B2 (en) 2021-04-12 2024-11-19 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12279444B2 (en) 2021-04-12 2025-04-15 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12125902B2 (en) 2021-04-12 2024-10-22 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12289901B2 (en) 2021-04-12 2025-04-29 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220328678A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12125801B2 (en) 2021-04-12 2024-10-22 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN117099212A (zh) * 2021-04-15 2023-11-21 索尼集团公司 半导体器件和无线通信装置
JP2023103681A (ja) * 2022-01-14 2023-07-27 富士電機株式会社 窒化物半導体装置の製造方法
CN114864379B (zh) * 2022-04-22 2026-01-27 江苏第三代半导体研究院有限公司 改善位错缺陷的外延方法及其外延片
TW202414543A (zh) * 2022-07-27 2024-04-01 日商新唐科技日本股份有限公司 半導體裝置及半導體裝置之製造方法
CN118588710A (zh) * 2023-03-02 2024-09-03 苏州晶湛半导体有限公司 一种复合衬底及其制备方法
EP4614548A1 (en) * 2024-03-08 2025-09-10 Epinovatech AB A semiconductor structure with strained bottom layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060170003A1 (en) * 2005-02-02 2006-08-03 Kabushiki Kaisha Toshiba Nitride semiconductor device
US20130069208A1 (en) * 2011-09-21 2013-03-21 International Rectifier Corporation Group III-V Device Structure Having a Selectively Reduced Impurity Concentration
US20130328106A1 (en) * 2011-05-17 2013-12-12 Advanced Power Device Research Association Semiconductor device and method for manufacturing semiconductor device
US20140091318A1 (en) * 2012-09-28 2014-04-03 Fujitsu Limited Semiconductor apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3752810B2 (ja) * 1997-11-26 2006-03-08 昭和電工株式会社 エピタキシャルウェハおよびその製造方法並びに半導体素子
JP5224311B2 (ja) * 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
JP2010123725A (ja) 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2010232297A (ja) 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体装置
JP5188545B2 (ja) 2009-09-14 2013-04-24 コバレントマテリアル株式会社 化合物半導体基板
JP5546514B2 (ja) * 2011-09-20 2014-07-09 古河電気工業株式会社 窒化物半導体素子及び製造方法
JP6052570B2 (ja) * 2012-02-28 2016-12-27 エア・ウォーター株式会社 半導体基板の製造方法
JP6002508B2 (ja) 2012-09-03 2016-10-05 住友化学株式会社 窒化物半導体ウェハ
US9276066B2 (en) * 2012-09-25 2016-03-01 Fuji Electric Co., Ltd. Semiconductor multi-layer substrate and semiconductor element
US9245736B2 (en) * 2013-03-15 2016-01-26 Semiconductor Components Industries, Llc Process of forming a semiconductor wafer
US9748344B2 (en) * 2015-07-08 2017-08-29 Coorstek Kk Nitride semiconductor substrate having recesses at interface between base substrate and initial nitride
FR3041470B1 (fr) * 2015-09-17 2017-11-17 Commissariat Energie Atomique Structure semi-conductrice a tenue en tension amelioree
JP6465785B2 (ja) * 2015-10-14 2019-02-06 クアーズテック株式会社 化合物半導体基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060170003A1 (en) * 2005-02-02 2006-08-03 Kabushiki Kaisha Toshiba Nitride semiconductor device
US20130328106A1 (en) * 2011-05-17 2013-12-12 Advanced Power Device Research Association Semiconductor device and method for manufacturing semiconductor device
US20130069208A1 (en) * 2011-09-21 2013-03-21 International Rectifier Corporation Group III-V Device Structure Having a Selectively Reduced Impurity Concentration
US20140091318A1 (en) * 2012-09-28 2014-04-03 Fujitsu Limited Semiconductor apparatus

Also Published As

Publication number Publication date
KR20170122267A (ko) 2017-11-03
EP3270409A4 (en) 2018-11-21
WO2016143381A1 (ja) 2016-09-15
JP2016167517A (ja) 2016-09-15
CN107408511A (zh) 2017-11-28
US20180053647A1 (en) 2018-02-22
KR102573938B1 (ko) 2023-09-05
EP3270409A1 (en) 2018-01-17
TW201707063A (zh) 2017-02-16
JP6473017B2 (ja) 2019-02-20
US10186421B2 (en) 2019-01-22
CN107408511B (zh) 2021-01-08

Similar Documents

Publication Publication Date Title
TWI712075B (zh) 化合物半導體基板
JP5787417B2 (ja) 窒化物半導体基板
CN107068749B (zh) 在异质基底上的第III族氮化物缓冲层结构的p型掺杂
JP5524235B2 (ja) 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法
TWI791495B (zh) 化合物半導體基板
TWI814756B (zh) 化合物半導體基板
US7948009B2 (en) Nitride semiconductor epitaxial wafer and nitride semiconductor device
US20150084163A1 (en) Epitaxial substrate, semiconductor device, and method for manufacturing semiconductor device
US9099383B2 (en) Semiconductor substrate and semiconductor device, and manufacturing method of semiconductor substrate
US20110248241A1 (en) Nitride semiconductor element
US10186585B2 (en) Semiconductor device and method for manufacturing the same
JP4888537B2 (ja) Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
JP2007095858A (ja) 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
TWI740457B (zh) 半導體結構以及半導體裝置
JP2012064977A (ja) Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
JPWO2016047534A1 (ja) ＳｉＣ層を備えた半導体装置